JP2002516501A - デジタル符号化されたビデオ信号を復号化する可変長デコーダ - Google Patents

デジタル符号化されたビデオ信号を復号化する可変長デコーダ

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Abstract

(57)【要約】 ＭＰＥＧ−１及びＭＰＥＧ−２準拠のビデオビットストリームを復号化する可変長デコーダ（ＶＬＤ）（１０４）である。ＶＬＤ（１０４）は、マイクロシーケンサ（１３４）と、新たなインストラクションセット（２１４ａ〜２１４ｇ）を用いてＭＰＥＧ復号化プロセスを制御するＶＬＤコマンド復号化／実行ユニット（１３６）を備える。インストラクションセット（２１４ａ〜２１４ｇ）は、ビデオデータを復号化するためのコマンドセットやフローコントロールインストラクションセットからなる。ロテータ／バレルシフタ（１５８）が設けられ、ＶＬＤ（１０４）と、ＭＰＥＧ規格の可変長コード（ＶＬＣ）テーブルを用いて可変長復号化を行う可変長テーブルデコーダ（１８６）に対して、ビデオビットストリームからの所定数の復号化ビットを使用可能とする。可変長テーブルデコーダ（１８６）は、ＶＬＣテーブルのすべてにおいてプレフィクスパターンマッチ方式を共用し、可変長コードを一連のサブテーブルに配置する。各サブテーブルはユニークプレフィクスパターンのいずれかに対応する。可変長コードは、ビデオデータビットストリームにおける先頭パターンを識別すると同時にその先頭パターンに対応するサブテーブルにアクセスすることにより復号化される。ランレングスと振幅レベルのＤＣＴ係数シンボルは圧縮された状態で記憶され、逆変換ユニット（２０８）で必要となると復号化される。動きベクトルも、動き補償ユニット（２１２）で必要となるまで記憶される。

Description

【発明の詳細な説明】
【０００１】 相互参照 本願は、１９９８年５月１８日に出願された係属中の仮特許出願６０／０８５
，７９７の優先日を主張し、その開示内容を全体として参照することにより特に
本願に組み込むものとする。
【０００２】 発明の分野 本発明はデジタル符号化されたビデオ信号の復号化に関し、特に、固定長の値
や可変長コードを用いて符号化されたビデオデータや制御情報を復号化するデコ
ーダに関する。
【０００３】 発明の背景 近年、特に家庭用電子機器業界においてビデオ信号のデジタル送信が普及して
いる。このようなデジタルビデオ信号送信の使用や、例えばＤＶＤ（digital ve
rsatile disc）プレーヤやデジタルビデオ放送（ＤＶＢ）セットトップボックス
での受信の普及により、送信された画像シーケンスの画質や、既存のＮＴＳＣや
ＰＡＬアナログ送信システムにおけるビデオ信号の記憶、操作、表示をより効果
的に制御する性能が改善している。このような高性能化を促進するため、業界は
、国際標準化機構（ＩＳＯ）に規定されるＭＰＥＧ(Moving Picture Experts Gr
oup)によって提唱されるデジタルビデオ圧縮のフォーマット、すなわち、ＩＳＯ
−１１１７２−２（ＭＰＥＧ−１）及びＩＳＯ−１３８１８−２（ＭＰＥＧ−２
）という２つの規格で定義されたビデオビットストリームを符号化するためのシ
ンタックスを特定している。以下の説明では、これらの規格によるビデオ信号を
デジタル符号化するのに使用されるビットストリームシンタックスをより詳細に
説明するため、ＩＳＯ−１１１７２−２（ＭＰＥＧ−１）及びＩＳＯ−１３８１
８−２（ＭＰＥＧ−２）を参照する。これらの規格はいずれも全体として参照す
ることにより、特に本明細書に組み込むものとする。
【０００４】 ＭＰＥＧ−１及びＭＰＥＧ−２により定義されるビットストリームシンタック
スは、ビットストリームにおける一般的な３種類の情報又はデータ、すなわち、
ビットストリームを定義するのに必要な制御情報と、送信された画像シーケンス
を適切に圧縮解除し再生するのに必要な制御情報と、符号化されたビデオデータ
とに関するものである。ビットストリーム制御情報は、ビットストリームがパケ
ット化されたビデオ又はオーディオデータであること、あるいは、ビットストリ
ームが例えばＭＰＥＧ−１又はＭＰＥＧ−２のいずれかを用いて符号化されたビ
デオ信号であることを識別することもできる。画像制御情報には、例えばフレー
ムの縦横のサイズ、すなわち、ライン毎の画素（ペル）数、フレーム毎のライン
数、フレーム又はフィールドレート、アスペクト比等が含まれる。以下により詳
細に説明するが、符号化されたビデオデータは、各フレーム又はフィールドの再
形成に必要な、ＤＣＴ変換及び量子化が施されたクロミナンス及び輝度ペル値を
表す。
【０００５】 ＭＰＥＧ−１及びＭＰＥＧ−２はそれぞれ、空間的及び時間的冗長性を除去す
ることにより情報密度及び符号化効率を改善するように構成されたビットストリ
ームシンタックスを特定する。各ＭＰＥＧピクチャは、１６×１６輝度ペル（Ｙ
）、又は、４つの８×８変換ブロックのペルの２×２の列からなる一連のマクロ
ブロックに分割される。各マクロブロックは、さらに８×１６クロミナンスペル
（Ｕ，Ｖ）、又は、２つの８×８ブロックのペルの１×２の列からなる。符号化
プロセスでは、８×８ペルブロックの離散的コサイン変換（ＤＣＴ）符号化の後
に、量子化、ジグザグスキャン、ゼロであるラン（ランレングス）及び振幅レベ
ルの可変長符号化を行うことにより空間的冗長性が除去される。時間的冗長性を
除去するには動き補償予測を用いる。
【０００６】 ビデオに関しては、ＭＰＥＧではイントラ（Ｉ）フレーム、順方向予測（Ｐ）
フレーム、双方向予測（Ｂ）フレームを考慮する。Ｉフレームは独立して符号化
され、３つのフレームタイプのうち符号化効率が最も悪い。ＰフレームはＩフレ
ームより符号化効率が良く、その前に符号化されたＩ又はＰフレームに関して符
号化される。Ｂフレームは３つのフレームタイプのうち符号化効率が最も良く、
前後のＩ又はＰフレームの両方に関して符号化される。ＭＰＥＧシステムにおけ
るフレームの符号化の順序は、フレームのプレゼンテーション順と必ずしも同じ
ではない。ビットストリームのヘッダにより、デコーダが動画のプレゼンテーシ
ョンのためのフレームの時間及びシーケンスを適切に復号化するために使用する
情報が得られる。
【０００７】 デジタル送信されたビデオビットストリームを復号化するのに使用される一般
的なビデオデコーダは、ビットストリームのパージングを行ってＭＰＥＧ可変長
コードテーブル（ＶＬＣ）を用いて量子化ＤＣＴ係数及び動きベクトルを復号化
するように構成された可変長デコーダ（ＶＬＤ）を制御するためのマイクロコン
トローラ又はシーケンサを備えている。各ブロックの量子化係数値をそのブロッ
クの逆ジグザグを表す値のストリームに変換し、その値を逆量子化するには、逆
変換プロセッサを用いる。逆量子化されたＤＣＴ係数は、逆ＤＣＴ変換を行って
クロミナンス及び輝度ペル値を回復する逆離散的コサイン変換（ＩＤＣＴ）プロ
セッサに供給される。そして、これらの値は復号化された動きベクトルと共に動
き補償（ＭＣ）プロセッサに供給され、動き補償プロセッサがＭＰＥＧ圧縮解除
を行ってＩ、Ｐ、Ｂフレームをフルビデオフレームに変換する。
【０００８】 ＭＰＥＧシンタックス準拠のビットストリームのパージング及び復号化を行う
一般的なＶＬＤ構造では、ビデオビットストリームの所定数の未復号化ビットが
１以上のレジスタに記憶される。ＶＬＤは、これらのビットのうちの少数のビッ
トをレジスタから抽出し、最も左のビットが常にＶＬＤにより抽出された最初の
ビットに整合するようになっている。そして、ＶＬＤはＭＰＥＧ ＶＬＣテーブ
ルのうちの１つのルックアップを行い、可変長符号化データを復号化すると共に
コード長を得る。抽出されたビットにおける可変長コードを復号化した後、ＶＬ
Ｄはレジスタ内のビットに対してマスク／シフト／ＯＲ（ＭＡＳＫ／ＳＨＩＦＴ
／ＯＲ）処理を行い、レジスタ内の最も左の位置にある最初の未使用ビットの再
整合を行う。ＶＬＣテーブルは、通常、約２ｎ×ｍ個のメモリ位置を有する１以
上のＰＡＬ又はＲＯＭに含まれている。ここで、「ｎ」はＶＬＣテーブルのそれ
ぞれにおいて可能な最大可変コード長を表し、「ｍ」はユニークＶＬＣテーブル
数を表す。
【０００９】 なお、ＶＬＤ構造によっては、復号化プロセス後の未使用ビットの整合に必要
なシフト／マスク／ＯＲ処理によりＶＬＤの全体的な復号化速度が大幅に影響さ
れることは、当該分野の技術者にとっては明らかであろう。これらの処理はそれ
ぞれ１サイクル以上を必要とすることがあるため、各ＤＣＴ係数シンボル（すな
わち、ランレングス及び振幅レベルの各対）を復号化して未使用ビットの再整合
を行うのにＶＬＤが多数のサイクルを必要とするので、ＶＬＤの復号化効率は大
幅に低下してしまう。さらに、ＶＬＤ構造によっては、各ユニークＶＬＣテーブ
ルの各可変長コードが別々のメモリ位置に記憶されるので、ＶＬＣテーブルがＶ
ＬＤのコストと複雑性を増加させてしまう。
【００１０】 従って、ＭＰＥＧ−１又はＭＰＥＧ−２規格により符号化された可変長ＤＣＴ
係数及び動きベクトルを効率的に復号化するＶＬＤが必要である。また、種々の
ＭＰＥＧ可変長コードを復号化するのに必要なメモリ量を最小限にするＶＬＤが
必要である。さらに、所定のインストラクションセットに従ってマイクロシーケ
ンサからインストラクションを受信すると共にマスタコントローラからインスト
ラクションを受信するＶＬＤが必要である。
【００１１】 米国特許出願第５５０２４９３号（US-A-5,502,493）では、可変長デコーダに
より構成されるＭＰＥＧ信号のデコーダを開示している。
【００１２】 ＩＴＵ−Ｔ勧告Ｈ．２２２．０、情報通信技術−動画及び関連するオーディオ
情報の一般的符号化：システム、１９９５年７月（ITU-T Recommendation H.222
.0, Information Technology - Generic Coding of Moving Pictures and Assoc
iated Audio Information: Systems, July 1995）（ＩＳＯ／ＩＥＣ国際規格１
３８１８−１と同一）では、オーディオ及びビデオデータが復号化の前にデマル
チプレクスされるシステムを開示している。
【００１３】 また、米国特許出願第５６０４４９９号（US-A-5,604,499）では、圧縮された
ビデオデータを可変長コードテーブルを用いて復号化する可変長テーブルデコー
ダを開示している。
【００１４】 発明の概要 本発明は、特にＭＰＥＧ−１及びＭＰＥＧ−２シンタックス準拠のビデオビッ
トストリームを復号化するのに適した可変長ビデオデコーダにより実現される。
このビデオデコーダは、マクロブロックと個々のスライスからなるブロックレイ
ヤとを復号化してＤＣＴ係数値と動きベクトルを生成する、１サイクル当たり単
一イベントのスライスパージングエンジンとして構成される。
【００１５】 このビデオデコーダは、ＭＰＥＧ規格により可変長復号化プロセスを制御する
ＶＬＤコマンド復号化／実行ユニットとのインターフェースを行うマイクロシー
ケンサを備える。復号化プロセスにおいて、マイクロシーケンサは、可変長復号
化を行うＶＬＤコマンド復号化／実行ユニットに対するコマンドの送出、又は、
インストラクションＲＯＭに記憶されるインストラクションセットを通して得ら
れるプログラムフローの制御のいずれかを行う。さらに、ビデオデコーダは、上
位レイヤパージングや復号化された画像シーケンスの再構成のための全体的な復
号化プロセスの制御を司るＲＩＳＣ ＣＰＵからのデコードインストラクション
を受信することができる。
【００１６】 符号化されたビデオデータはＤＲＡＭメモリに記憶され、チャネルバッファＦ
ＩＦＯを介してビデオデコーダに供給可能とされる。本発明によれば、これら符
号化されたビデオデータビットのうちの所定数が、ロテータ／バレルシフタ及び
ポインタレジスタを使用して、ビデオデコーダと可変長テーブルデコーダに対し
て認識可能とされる。バレルシフタ及びポインタレジスタは、ポインタアドレス
＋３１までのポインタアドレスからのビットをロテータ／バレルシフタデータと
して、ビデオデコーダと可変長テーブルデコーダの両方に対して認識可能とする
。ビデオデコーダは、ロテータ／バレルシフタデータの可変長コードを復号化し
て、各スライス毎に必要なＤＣＴ係数と動きベクトルを得る。可変長コードが復
号化された後、ロテータ／バレルシフタのポインタレジスタはインクリメントさ
れ、次の復号化サイクルの準備を行う。
【００１７】 また、本発明によれば、ビデオデコーダが各ＭＰＥＧ ＶＬＣテーブルにアク
セスして必要な復号化された値を得ることを可能にするため、新規な方式が提供
される。各ＭＰＥＧ ＶＬＣテーブルは、各テーブルにおいて識別されたユニー
クプレフィクスパターンにより定義される一連のサブテーブルに分割されている
。可変長復号化プロセスにおいて、抽出されたロテータ／バレルシフタデータの
３２ビットが、可変長テーブルデコーダにおけるパターンマッチロジック及びＭ
ＵＸコントロールに用いられ、ロテータ／バレルシフタデータのユニークプレフ
ィクスパターンを識別する。同時に、プレフィクスパターンの後のビットが、各
ＭＰＥＧ ＶＬＣテーブルのサブテーブルすべてに用いられる。可変長符号化さ
れたデータが復号化された後、可変長テーブルデコーダは復号化された値と有効
コードステータスビットを供給する。また、可変長テーブルデコーダは、ロテー
タ／バレルシフタのポインタレジスタにコード長信号を供給して、ポインタレジ
スタをコード長によりインクリメントする。
【００１８】 さらに、本発明によれば、復号化されたＤＣＴ係数は圧縮されたランレングス
と振幅レベルの対として、ランレベルデコーダ／ＦＩＦＯに記憶される。ランレ
ベルデコーダ／ＦＩＦＯは、ランレングスと振幅レベルの対の圧縮解除を行って
、逆変換ユニットで必要なＤＣＴ係数を得る。これにより、ハフマン符号化され
た可変長の対の復号化を、先に復号化されたランレベルの対のランレベル復号化
と同時に行うことが可能となる。動きベクトルは、動き補償ユニットで必要とな
るまでｍｖ／ｄｍｖＦＩＦＯに記憶される。
【００１９】 本発明の上述の及び他の特徴、目的、利点については、添付図面とその説明に
より明らかにされる。
【００２０】 好ましい実施例の詳細な説明 図面を参照して、特にＦｉｇ．１を参照して、デジタル符号化されたビデオ信
号のオーディオ／ビデオ復号化や圧縮解除されたビデオ画像のプレゼンテーショ
ンを行うための種々の機能モジュール１０２〜１１２を備えた復号化システム１
００を示す。好ましくは、復号化システム１００は、例えば、ＤＶＤ(digital v
ersatile disk)やデジタルビデオ放送（ＤＶＢ）セットトップボックス（ＳＴＢ
）等におけるデジタルオーディオ／ビデオ受信を目的とした特定用途向けＩＣ（
ＡＳＩＣ）として構成される。なお、Ｆｉｇ．１に示す機能ユニットは例であり
、実際にはさらに機能ユニットを追加してもよい。機能ユニット１０２〜１１２
はそれぞれ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）である大型オフ
チップメモリ１１４と種々の方法でインタラクションを行う。ＤＲＡＭ１１４へ
のアクセスはＡＳＩＣ１００上のメモリコントローラ１１６により制御される。
【００２１】 例として、ＡＳＩＣ１００の機能ユニットのうちの幾つかについて説明する。
これらの機能ユニットには、好ましくはデジタル符号化されたビデオ／オーディ
オ入力信号をライン１１８にて最大で７２Ｍｂｐｓのデータレートで受信するプ
ログラマブル入力デマルチプレクサ１０２が含まれる。デジタル符号化されたビ
デオ／オーディオ信号は、パケットデータの構造を識別するための所定のビット
ストリームシンタックスを有する「パケット化エレメンタリストリーム」（ＰＥ
Ｓストリーム）として一般に知られているパケット化データのシリアルビットス
トリームである。デマルチプレクサ１０２は、供給されるデジタル符号化された
信号のパージングを行って、ビデオ、オーディオ、その他のデータのパケットに
分解し、メモリコントローラ１１６を用いてＤＲＡＭ１１４内のバッファに入力
信号を記憶する。以下により詳細に説明するが、本発明の原理によるビデオデコ
ーダ１０４は、ＤＲＡＭ１１４内のバッファに記憶されたビデオデータと画像制
御情報を検索し、（ＤＲＡＭ１１４に頻繁且つ繰り返しアクセスすることにより
）そのビデオデータと制御情報を復号化し、その後、復号化されたビデオ情報を
出力エンコーダ１０８に供給して、バス１２０を介してモニタに出力されるよう
に機能する。出力エンコーダ１０８は、好ましくは、ＮＴＳＣの場合、３０ｆｐ
ｓで７２０×４８０画素の画像サイズを供給し、ＰＡＬの場合、２５ｆｐｓで７
２０×５７６画素を供給するＮＴＳＣ／ＰＡＬエンコーダである。オーディオデ
コーダ１０６は、ＤＲＡＭ１１４からオーディオ情報を検索し、そのオーディオ
情報を出力するために復号化し、出力するためのオーディオ情報をバス１２２を
介してスピーカに供給する。また、ＡＳＩＣ１００は、ライン１２４を介してホ
ストマイクロコントローラとのインターフェースを行い、ＡＳＩＣ１００の動作
の監視及び制御をホストコンピュータに行わせるホストインターフェース１１０
を備えている。
【００２２】 上述の機能ユニット以外にも、ビデオデコーダ１０４により復号化されるメイ
ンビデオに伴うサブタイトルやその他の情報を含むサブピクチャビデオ情報を復
号化する、さらに１以上のビデオ復号化ユニットを備えてもよい。さらに、Ｒバ
ス１２６及びＧバス１２８に接続されたＯＳＤ部により、ＡＳＩＣ１００内で画
面表示を生成してもよい。画面表示は、ホストＣＰＵの動作、及び／又は、ＡＳ
ＩＣ１００が使用されている装置の再生又は受信状態に対するフィードバックを
与えるように、ホストＣＰＵから受信したコマンドに応じて生成することができ
る。
【００２３】 特定用途向けＩＣ１００の制御は、ＡＳＩＣ１００上の他の各機能ユニットの
動作の制御及び監視を行う縮小命令セット中央処理装置（ＲＩＳＣ ＣＰＵ）１
１２により行われる。ＲＩＳＣ ＣＰＵ１１２は、インストラクションメモリ１
３０に記憶されている１６ビットのインストラクションに応じる。インストラク
ションメモリ１３０は、ＡＳＩＣ１００の比較的簡単なプログラムに適した４０
９６個の１６ビットインストラクションを保持している。ＡＳＩＣ１００により
実行される複雑なプログラムについては、ＤＲＡＭ１１４内のより大きなインス
トラクションバッファからプログラムメモリ１３０に対して、４０９６個のイン
ストラクションの「ページ」のスワップイン、スワップアウトを行えばよい。
【００２４】 Ｆｉｇ．１に示すように、ＲＩＳＣ ＣＰＵ１１２は、Ｒバス１２６及びＧバ
ス１２８として知られる２つのメインバスを介してＡＳＩＣ１００内の各機能ユ
ニットとインタラクションを行う。具体的には、各機能ユニットは、メモリコン
トローラ１１６に対して、そしてＤＲＡＭ１１４に対してデータの検索及び供給
を行うための６４ビットＧバス１２８に接続されている。さらに、Ｇバス１２８
を介してある機能ユニットから他の機能ユニットに各ブロックのデータを転送し
てもよい。
【００２５】 種々のコマンドの他、メモリアクセス又は転送の要求が、Ｒバス１２６を介し
てある機能ユニットから他の機能ユニットに送られる。Ｒバス１２６は、メモリ
アクセスを頻繁に行う機能ユニットにより使用される１以上の３２ビットバス、
あるいは、幾つかの機能ユニットにより共有される単一の８ビット時間多重化バ
スにより構成されてもよい。Ｒバスコントローラ１３２は、Ｒバス１２６の使用
要求を受信し、必要に応じてこれらの要求を調整し、要求の優先順位が最も高い
機能ユニットに対してＲバスへのアクセスを供給する。
【００２６】 メモリアクセスが要求されると、要求した機能ユニット１０２〜１１２は、Ｒ
バス１２６を介してメモりコントローラ１１６に仮想アドレスを供給する。メモ
リアクセス要求は、単一のメモリ位置の供給を要求するものであってもよく、ま
た、要求に応じてアクセスされる多数のメモリ位置の識別を含むものであっても
よい。メモリコントローラ１１６は、要求に応じてＤＲＡＭ１１４における識別
位置へのアクセスを管理することにより要求に応答する。多数のメモリアクセス
要求が未処理である場合、メモリコントローラ１１６は、その未処理の要求を調
整して、要求の優先順位が最も高い機能ユニットに対してアクセスを許可する。
要求に応じてのメモリコントローラ１１６の動作の詳細については、１９９７年
４月３０日出願の米国特許出願第０８／８４６５９０号（U.S. Patent applicat
ion Serial No. 08/846,590）「デジタルビデオのためのメモリアドレス生成（M
EMORY ADDRESS GENERATION FOR DIGITAL VIDEO）」に記載されており、本願では
、これを全体として参照することにより組み込むものとする。さらに、ＲＩＳＣ ＣＰＵ１１２の動作とその縮小命令セットの詳細については、１９９７年５月
３０日出願の米国特許出願第０８／８６５７４９号（U.S. Patent application
Serial No. 08/865,749）「デジタルオーディオ復号専用処理装置（SPECIAL PUR
POSE PROCESSOR FOR DIGITAL AUDIO VIDEO DECODING）」に記載されており、本
願では、これを全体として参照することにより組み込むものとする。
【００２７】 さらに、Ｒバス１２６を介して、種々の機能ユニットの状態に関するデータが
使用可能である。機能ユニットは、Ｒバス１２６を介して識別された特定アドレ
スにてアクセスすることができるステータス情報を供給する。従って、例えば、
ビデオデコーダ１０４からステータスワードにアクセスするには、DEC_VALUEア
ドレスを識別するアクセス要求をＲバスコントローラ１３２に供給する。これに
応じて、Ｒバスコントローラ１３２は、要求している機能ユニットに対してビデ
オデコーダ１０４のステータスワードを供給させる。
【００２８】 機能ブロックにはＲバス１２６を介してコマンドも送られる。ある機能ブロッ
クにコマンドを供給するには、Ｒバスを介してその機能ユニットの特定アドレス
にコマンドを送る。従って、例えば、ビデオデコーダ１０４にコマンドを供給す
るには、VLD_CMDアドレスを識別するアクセス要求をＲバスコントローラ１３２
に供給する。これに応じて、Ｒバスコントローラ１３２は、要求している機能ユ
ニットがＲバス１２６にコマンドを供給することを可能にすると共に、ビデオデ
コーダ１０４のコマンドバッファ内にコマンドを受信させる。
【００２９】 ビデオデコーダ１０４は本発明の主要部であり、その動作や特徴についてはＦ
ｉｇ．２〜６Ｇに明確に示す。本発明の原理によれば、ビデオデコーダ１０４は
、特にＭＰＥＧ−１及びＭＰ＠ＭＬ（Main Profile @ Main Level）ＭＰＥＧ−
２シンタックス準拠のデジタル符号化されたビデオ信号のビデオ復号化を行うよ
うに構成されている。本願において全体として参照することにより組み込まれた
ＩＳＯ／ＩＥＣ１３１８２−２：１９９５（Ｅ）に記載されているように、ＭＰ
ＥＧ−２シンタックスは、特に、シーケンスレイヤ、グループオブピクチャレイ
ヤ、ピクチャレイヤ、スライスレイヤ、マクロブロックレイヤ、ブロックレイヤ
という６レイヤの画像シーケンスを表すビデオデータ及び制御情報の圧縮ビット
ストリームを定義する。符号化されたビットストリームにおける各レイヤには、
そのレイヤを識別すると共に、ビデオデコーダ１０４によりパージング及び復号
化を行う必要がある固定長データ値又は可変長ハフマン符号化データのいずれか
あるいは両方を与えるユニークスタートコードが含まれる。スライスレイヤより
上の画像制御情報の上位レイヤパージングは、ＲＩＳＣ ＣＰＵ１１２により行
われる。このようにして、ＲＩＳＣ ＣＰＵ１１２は、ビデオビットストリーム
において送信された画像シーケンスの圧縮解除、再構成、プレゼンテーションを
制御するための十分な情報を圧縮ビデオビットストリームから得る。
【００３０】 次に、Ｆｉｇ．２及び２Ａを参照して、ビデオデコーダ１０４のブロック図を
詳細に示す。以下に詳細に説明するが、ビデオデコーダ１０４の主な機能は、個
々のスライスのマクロブロック及びブロックレイヤを復号化するための、１サイ
クル当たり１順序シンボルのスライスパージングエンジンである。スライスエン
ドに達すると、ＲＩＳＣ ＣＰＵ１１２に割り込みが送られて、種々のメモリチ
ェックを行うと共に次のスライスの処理を命令する。ビデオデコーダ１０４は主
として、ライン１３８を介してＶＬＤコマンド復号化／実行ユニット１３６との
インターフェースを行うマイクロシーケンサ１３４を通して制御される。マイク
ロシーケンサ１３４は、２５６×１６インストラクションＲＯＭ１４０とインス
トラクション復号化／制御ユニット１４２を備えている（Ｆｉｇ．２Ａ参照）。
各スライス毎のマクロブロック及びブロックレイヤの復号化プロセスにおいて、
マイクロシーケンサ１３４は、ＶＬＤコマンド復号化／実行ユニット１３６にコ
マンドを送って可変長復号化を行うか、あるいは、インストラクションセットに
より与えられるプログラムフローを制御するようにプログラムされている。さら
に、ＶＬＤコマンド復号化／実行ユニット１３６は、Ｒバスインターフェース１
４４、ライン１４６、マルチプレクサ１４８を介してＲＩＳＣ ＣＰＵ１１２か
らインストラクションを直接受信してもよい。以下に詳細に説明するが、ＲＩＳ
Ｃ ＣＰＵ１１２、マイクロシーケンサ１３４、ＶＬＤコマンド復号化／実行ユ
ニット１３６は、ＶＬＤ構造データパスの一部を構成する一連のＶＬＤコマンド
インストラクションレジスタ（ＶＣＩレジスタ）１５０のコンテンツの読み出し
及び書き込みを行うことができる。
【００３１】 上述のように、符号化されたビデオデータは、まずＤＲＡＭ１１４に記憶され
る。符号化されたビデオデータは、Ｇバス１２８を介してビデオデコーダ１０４
からメモリコントローラ１１６までの各ユニットに使用可能とされる。ビデオデ
コーダ１０４は、１６×６４チャネルバッファＦＩＦＯ１５２としてのＧバスを
備え、このバッファＦＩＦＯ１５２は、復号化プロセス中にそれがバッファＦＩ
ＦＯ１５２が空になったり溢れたりしないように十分な量の符号化されたビデオ
ビットストリームを記憶する。
【００３２】 ビデオデコーダ１０４の主な機能の一つとして、ビデオビットストリームにお
ける可変長符号化されたデータを復号化することが挙げられる。可変長データは
、ＭＰＥＧ−１及びＭＰＥＧ−２規格で定義されるＶＬＣテーブルに従ってハフ
マン符号化される。本発明のＶＬＤはＭＰＥＧ ＶＬＣテーブルのうちの少なく
とも１１個のテーブルをサポートする。すなわち、macroblock_type_I、macrobl
ock_type_P、macroblock_type_B、macroblock_type_D、macroblock_address_inc
rement、dct_dc_size_luma、dct_dc_size_chrominance、ac_table（テーブル０
及びテーブル１）、coded_block_pattern、motion_code、dmvector である。
【００３３】 Ｆｉｇ．２に明確に示すように、チャネルバッファＦＩＦＯ１５２は、チャネ
ルバッファＦＩＦＯ１５２から各６４ビットバスを介して一対のＡ、Ｂレジスタ
１５６Ａ、１５６Ｂのそれぞれに６４ビットのビデオデータを供給する。本発明
によれば、ポインタアドレス＋３１までのポインタアドレスからのビットをＶＬ
Ｄコマンド復号化／実行ユニット１３６に対して認識可能にするため、ロテータ
／バレルシフタ１５８とポインタレジスタ１６０が設けられている。これら３２
ビットは、ロテータ／バレルシフタデータ１６２としてＶＬＤコマンド復号化／
実行ユニット１３６に供給される。
【００３４】 Ｆｉｇ．２及び３を参照して、Ａ、Ｂレジスタ１５６Ａ、１５６Ｂは、１２８
ビットリングに接続され、Ａレジスタのビット６３からＢレジスタのビット６４
へのポインタの境界切り替えと、Ｂレジスタのビット１２７からＡレジスタのビ
ット０への境界切り替えを可能にする。ポインタがＡレジスタからＢレジスタへ
切り替わるとき、Ａレジスタのコンテンツは新たなデータによりリフレッシュさ
れる。同様に、ポインタがＢレジスタからＡレジスタへ切り替わるとき、Ｂレジ
スタのコンテンツは新たなデータによりリフレッシュされる。リングを回るポイ
ンタの動きを可能にすると共に１２８ビットのそれぞれをポインタに対してアク
セス可能にするため、Ｆｉｇ．３に示すバレルシフタ１６４は、２のべき乗分だ
けデータの左方向への種々のインクリメント的シフトを行うか、全くシフトを行
わない７つのセレクタステージを有している。第１ステージ１６６は、「ステー
ジ６４／０」と称するもので、１２８ビットのそれぞれを左方向に６４ビットシ
フトさせるか、全くシフトさせない１２８個のセレクタ（Ｄ０〜Ｄ１２７）を有
している。第２ステージ１６８は、「ステージ３２／０」と称するもので、左方
向へ３２ビット分のシフトを行うか、全くシフトを行わない９５個のセレクタを
有している。第３ステージ１７０は、「ステージ１６／０」と称するもので、左
方向へ１６ビット分のシフトを行うか、全くシフトを行わない６３個のセレクタ
を有している。第４ステージ１７２は、「ステージ８／０」と称するもので、左
方向へ８ビット分のシフトを行うか、全くシフトを行わない４７個のセレクタを
有している。第５ステージ１７４は、「ステージ４／０」と称するもので、左方
向へ４ビット分のシフトを行うか、全くシフトを行わない３９個のセレクタを有
している。第６ステージ１７６は、「ステージ２／０」と称するもので、左方向
へ２ビット分のシフトを行うか、全くシフトを行わない３５個のセレクタを有し
ている。第７ステージ１７８は、「ステージ１／０」と称するもので、左方向へ
１ビット分のシフトを行うか、全くシフトを行わない３３個のセレクタを有して
いる。
【００３５】 バレルシフタ１６４の構造により、Ａ、Ｂレジスタ１５６Ａ、１５６Ｂの１２
８ビットのうちいずれか３２ビットをロテータ／バレルシフタデータ１６２とし
てＶＬＤコマンド復号化／実行ユニット１３６に対して使用可能とすることがで
きる。各ステージ１６６〜１７８では、左方向へのシフトを矢印１８０で示し、
シフトなしを矢印１８２で示している。バレルシフタ１６４に関して用いている
ように、「セレクタ」という用語が、先に詳細に説明した左シフト又はシフトな
しの動作を行ういかなる回路をも意味することは、当該分野の技術者にとっては
理解できるであろう。本発明によるバレルシフタ１６４の動作では、Ｆｉｇ．３
に仮想的な三角形１８２に示すように、種々のセレクタをステージ１６８〜１７
８の幾つかから除くことができる。バレルシフタ１６４を対称的な長方形ではな
く台形に切ることにより、不要なセレクタを除去して、コストとハードウェアの
節約ができることがわかる。
【００３６】 Ｆｉｇ．２及び５に明確に示すように、ロテータ／バレルシフタデータ１６２
の３２ビットは、ＭＰＥＧ規格の可変長コード（ＶＬＣ）テーブルを組み込んだ
可変長テーブルデコーダ１８４に対しても使用可能とされる。本発明によれば、
ＶＬＤコマンド復号化／実行ユニット１３６が１１個のＭＰＥＧ ＶＬＣテーブ
ルのそれぞれにアクセスすることを可能にする新規な方式が提供される。Ｆｉｇ
．４の"macroblock_address_increment"についてのＶＬＣテーブルを例として、
可変コードにおける最初の「１」に至る「０」の数を定めるプレフィクスパター
ンと、すべてのユニークプレフィクスパターンからなるセットを発生させるのに
必要なエキストラロジックが各ＭＰＥＧ ＶＬＣテーブルにおいて識別されてい
る。
【００３７】 例えば、Ｆｉｇ．４の"macroblock_address_increment"テーブルでは、各可変
長コードが、Ｋ０、Ｋ１、Ｋ２、Ｋ３、Ｋ４＿０、Ｋ４＿１、Ｋ５＿１、Ｋ５＿ ０１ 、Ｋ５＿００１、Ｋ５＿０００、Ｋ６と定義されたプレフィクスパターンを
有している。Ｋ０は、最初の「１」の前に「０」がないことを示し、Ｋ１は、最
初の「１」の前に「０」が１つであることを示し、以下、Ｋ２、Ｋ３、Ｋ６につ
いても同様である。可変長コードの幾つかについては、すべてのユニークプレフ
ィクスパターンのセットを発生させるのに、Ｋ４＿０、Ｋ４＿１、Ｋ５＿１、Ｋ ５＿０１ 、Ｋ５＿００１、Ｋ５＿０００のように「１」の前に「０」が続いてい
るパターンの後にエキストラロジックが必要である。このように、各サブテーブ
ルがユニークプレフィクスパターンのいずれかに対応するように、サブテーブル
のセットをＭＰＥＧ ＶＬＣテーブルのそれぞれにおいてプレフィクスパターン
により定義してもよい。さらに、各可変長コードは、可変長コードにおけるビッ
ト数を定めるコード長を有している。インクリメント値は、ピクチャの左端に対
する、あるスライスにおける最初のマクロブロックの水平位置、あるいは、最後
に送信されたマクロブロックからの差分インクリメント値を定義する"macrobloc
k_address_increment"の各可変長コードに関連している。この例から、当該分野
の技術者にとっては、他のＭＰＥＧ ＶＬＣテーブルについてのプレフィクスパ
ターンとエキストラロジックがどのように定義されるかが容易にわかるであろう
。
【００３８】 次にＦｉｇ．５に示す可変長テーブルデコーダ１８６を参照して、可変長復号
化プロセスにおいて、ロテータ／バレルシフタデータ１６２の３２ビットがパタ
ーンマッチロジック及びＭＵＸコントロール１８８に送られ、ロテータ／バレル
シフタデータ１６２におけるユニークプレフィクスパターンを識別する。識別さ
れたプレフィクスパターンマッチ、例えばＫ０、Ｋ１等は、１１個のＭＰＥＧ
ＶＬＣテーブルのそれぞれにおける各ＭＵＸ１９２の出力を制御するための信号
［ＭＵＸ ＣＮＴＬ」１９０として使用される。従って、パターンマッチロジッ
ク及びＭＵＸコントロール１８８により決定されたプレフィクスパターンマッチ
は、Ｆｉｇ．５に示すような"macroblock_address_increment"や"motion_code"
のＶＬＣテーブルを含む１１個のＭＰＥＧ ＶＬＣテーブルのすべての間で共用
され、それぞれのＭＵＸ１９２の出力を制御する。
【００３９】 以下に詳細に説明するが、ある時点で復号化されるＶＬＣテーブルは、ＶＬＤ
コマンド復号化／実行ユニット１３６により与えられる「ＶＬＣテーブル選択」
信号１９４により決定される。各ＭＵＸ１９２に送られるＭＵＸ ＣＮＴＬ信号
１９０を定義するためにプレフィクスパターンマッチをパターンマッチロジック
及びＭＵＸコントロール１８８により識別するのと同時に、バス１９６で示すよ
うに、ロテータ／バレルシフタデータ１６２の３２ビットにおける先頭のパター
ンマッチ後のビットが、１１個のＭＰＥＧ ＶＬＣテーブルのそれぞれにおける
サブテーブルのすべてに同時に送られる。従って、"macroblock_address_increm
ent"のＶＬＣテーブルが「ＶＬＣテーブル選択」信号１９４により選択され、プ
レフィクスパターンマッチがＫ５＿１であり、バス１９６を介してサブテーブル
Ｋ５＿１に「１」が適用された場合、ＭＵＸ１９２は、（インクリメント値を示
す）復号値１４と、（可変長コードにおけるビット数を示す）コード長８と、（
コードの有効性を示す）有効ステータスビットをＶＬＤコマンド復号化／実行ユ
ニット１３６に出力する。従って、復号化プロセスの終了後、可変長テーブルデ
コーダ１８６は、復号化値１９８と有効コードステータスビット２００からなる
２つの信号をＶＬＤコマンド復号化／実行ユニット１３６に供給する。また、可
変長テーブルデコーダ１８６は、ライン２０４を介してポインタレジスタ１６０
にコード長信号２０２を供給して、コード長によりポインタレジスタをインクリ
メントする。可変長テーブルデコーダ１８６は、ＲＡＭ又はＲＯＭであってもよ
いが、好ましくは配線による最適化ランダムロジックである。
【００４０】 次にＦｉｇ．２及び３を参照し、可変長テーブルデコーダ１８６からのコード
長信号２０２を使用して、ポインタレジスタ１６０をインクリメントする。コー
ド長信号２０２は、バレルシフタ１６４によりバレルシフタにおける必要なシフ
トパターンを制御するのにも使用される。例えば、コード長信号２０２の値が１
３である場合、バレルシフタ１６４のステージ１７２（８／０）、１７４（４／
０）、１７８（１／０）が左方向に１３ビットのシフトを生じることが可能とな
り、他のステージはシフトがない。バレルシフタ１６４によりシフト処理がおこ
なれた後、ＶＬＤコマンド復号化／実行ユニット１３６と可変長テーブルデコー
ダ１８６に対して新たなセットのロテータ／バレルシフタデータ１６２が認識可
能とされる。本発明の可変長テーブルデコーダ１８６とバレルシフタ１６４は、
ＭＰＥＧ可変長コードの効率的な復号化を行うと共にＶＬＣテーブルのメモリ要
件を低減する。
【００４１】 ＭＰＥＧ規格によれば、可変長符号化されたＤＣＴ係数は、Ｆｉｇ．２にシン
ボル＜ｒ、ｌ＞として示すようにランレングスと振幅レベルの対として復号化さ
れる。値「ｒ」は、「ｌ」により示される振幅レベルを有する係数の前のゼロ値
係数の数を表す。例えば、シンボル＜５、２＞は、係数値２の前にゼロが５つで
あることを示す。また、本発明によれば、ランレングスと振幅レベルの対が可変
長テーブルデコーダ１８６により復号化されると、ランレングスと振幅レベルの
対のシンボルは、ＶＬＤコマンド復号化／実行ユニット１３６から６４×１８ラ
ンレベルデコーダ／ＦＩＦＯ２０６に送られ、６４×１８ランレベルデコーダ／
ＦＩＦＯ２０６では、逆ジグザグ／逆量子化／逆ＤＣＴ変換ユニット２０８で必
要となるまで、それらの対のシンボルを圧縮した対として記憶する。なお、圧縮
シンボルの数はＤＣＴ係数の数よりも少ないので、ランレベルデコーダ／ＦＩＦ
Ｏ２０６は、先に復号化されたランレベルの対のランレベル復号化と同時に、ハ
フマン符号化された可変長対の復号化を行うことができる。
【００４２】 また、Ｆｉｇ．２に示すように、復号化された動きベクトル「ｍｖ」と差分動
きベクトル「ｄｍｖ」がＶＬＤコマンド復号化／実行ユニット１３６から１６×
１３ｍｖ／ｄｍｖＦＩＦＯ２１０に送られ、１６×１３ｍｖ／ｄｍｖＦＩＦＯ２
１０は、動き補償ユニット２１２で必要となるまでそれらを記憶する。本願では
、１９９７年１２月３０日出願の米国特許出第願０９／００１１２２号（U.S. P
atent Application Serial No. 09/001,122）「動き補償されたデジタルビデオ
復号及びこのためのバッファメモリアドレッシング（MOTION COMPENSATED DIGIT
AL VIDEO DECODING AND BUFFER MEMORY ADDRESSING THEREFOR）」を全体として
参照することにより組み込むが、これに詳細に記載されるように、復号化された
ビデオデータ値と動きベクトルは、動き補償ユニット２１２により組み合わせら
れて表示用の完全なＩ、Ｐ、Ｂフレームを形成する。ＶＬＤコマンド復号化／実
行ユニット１３６は、好ましくは動きベクトル、差分動きベクトル、マクロブロ
ックインクリメントアドレス、ｄｃ係数、ａｃ係数の計算のためのステートマシ
ンを有している。
【００４３】 Ｆｉｇ．２Ａが、マイクロシーケンサ１３４とＶＬＤコマンド復号化／実行ユ
ニット１３６との間の全体的なプログラムフローコントロールを示すの対して、
Ｆｉｇ．６Ａ〜６Ｇは、ビデオデコーダ１０４のマイクロシーケンサ１３４によ
りサポートされるインストラクションセットを示す。特に、マイクロシーケンサ
のインストラクションセットは８つのインストラクション２１４ａ〜２１４ｇか
らなり、それぞれ３ビットのｏｐコード２１６を有し、インストラクション２１
４ｂは２つの異なるインストラクションを表す。Ｆｉｇ．６Ａ〜６Ｇに示すイン
ストラクションのうち、インストラクション２１４ｂのインストラクションＩＣ
ＭＤ及びＣＭＤＩのみが実行コマンドである。他の６つのインストラクション２
１４ａ及び２１４ｃ〜２１４ｇはすべて、以下に詳細に説明するが、フローコン
トロールインストラクションである。インストラクション２１４ａ〜２１４ｇの
ほとんどは、ＶＣＩレジスタ１５０において求めたデータからオフで動作する。
【００４４】 以下に示す表は、種々のＶＣＩレジスタ１５０の記述を行うものである。表１
はＶＣＩコントロールレジスタの記述を定義する。表２はマクロブロック及びブ
ロックレイヤレジスタの記述を定義する。表３は上位レイヤ復号化のためのピク
チャレイヤレジスタの記述を定義する。表３のレジスタはＲＩＳＣ ＣＰＵ１１
２により書かれている。表４はコントロール及びステータスレジスタの記述を定
義し、表５はプレディクタ及びステートマシンレジスタの記述を定義する。
【００４５】 表１：ＶＣＩコントロールレジスタの定義 名称 フィールド タイプ 記述 vci_addr ［５：０］ ｒ／ｗ ＶＣＩ間接レジスタアドレス vci_data ［１５：０］ ｒ／ｗ ＶＣＩ間接レジスタアドレス
【００４６】 ＶＣＩコントロールレジスタは、以下の表２〜５において定義されるＶＣＩ間
接レジスタにアクセスするのに使用される。ＲＩＳＣ ＣＰＵ１１２は、特定ア
ドレスのＶＣＩ間接レジスタのコンテンツの読み出し及び書き込みを行うように
ＶＣＩ＿ａｄｄｒレジスタをセットアップする。この読み出し及び書き込み動作
はＶＣＩ＿ｄａｔａレジスタにより行われる。
【００４７】 表２：マクロブロックレベルのＶＣＩ間接レジスタの定義 名称 アドレス 幅 Ｄｉｒ 記述 vci_mba_x ０×００ ７ ｒ／ｗ マクロブロックアドレスｘ次元 vci_mba_y ０×０１ ７ ｒ／ｗ マクロブロックアドレスｙ次元 vci_vld_out ０×０２ １６ ｒ／ｗ ＶＬＤの仮出力 vci_q_scale ０×０３ ５ ｒ／ｗ 量子化スケール情報 vci_cbp ０×０４ ８ ｒ／ｗ 符号化ブロックパターン
【００４８】 表２：マクロブロックレベルのＶＣＩ間接レジスタの定義（続き） 名称 アドレス 幅 Ｄｉｒ 記述 vci_mtype ０×０５ ５ ｒ／ｗ マクロブロックタイプ vci_motype ０×０６ ３ ｒ／ｗ 復号化された動きのタイプ ［０］mv_count ０：１ベクトル、１：２ベクトル ［１］mv_format ０：フィールド、１：フレーム ［２］dmv vci_dct_type ０×０７ １ ｒ／ｗ dctタイプ ０：フレーム、１：フィールド vci_mvfsl ０×０８ １ ｒ／ｗ 動き垂直フィールド選択１ reserved ０×０９ １ リザーブ vci_temp_0 ０×０ａ〜 ｒ／ｗ リザーブ ０×０ｆ
【００４９】 表３：ピクチャレベルレイヤのＶＣＩ間接レジスタの定義 名称 アドレス 幅 Ｄｉｒ 記述 vci_pic_init ０×１０ ２６ ｒ／ｗ ［２５：２４］：ＤＣ精度 −−＞００：８ビット、０１：９ビッ ト、１０：１０ビット、 −−＞１１：１１ビット ［２３：２０］：後方垂直ｆコード ［１９：１６］：後方水平ｆコード ［１５：１２］：前方垂直ｆコード ［１１：８］：前方水平ｆコード ［７］：コンシールメント動きベクトル ［６］：イントラｖｌｃフォーマット ［５］：frame_pred_frame_dct ［４：２］：ピクチャ符号化タイプ （Ｉ，Ｐ，Ｂ，Ｄ） ［１：０］：ピクチャストラクチャ （フィールド、フレーム） −−＞［００］：リザーブ −−＞［０１］：トップフィールド −−＞［１０］：ボトムフィールド −−＞［１１］：フレーム vci_seq_init ０×１１ １０ ｒ／ｗ ［１０：４］：mb数×次元 ［３］：０：レギュラー、 １：スペシャル−−blkタイプ ［２］：０：mpeg２、１：mpeg１ ［１：０］：クロマフォーマット −−＞００：リザーブ、０１：４２０、 １０：４２２、 −−＞１１：４４４ vci_conceal ０×１２ ３ ｒ／ｗ コンシールメントカウント レジスタ vci_temp_1 ０×１３〜 ｒ／ｗ リザーブ ０×１ｆ
【００５０】 表４：コントロール及びステータスのＶＣＩ間接レジスタの定義 名称 アドレス 幅 Ｄｉｒ 記述 vci_cntl ０×２０ ２ ｒ／ｗ vciステートコントロールレジスタ ［３１：３０］＝００：ラン ［３１：３０］＝１０：ホールト ［３１：３０］＝１１：リセット vci_pc ０×２１ ８ ｒ／ｗ vciプログラムカウンタ vci_rom ０×２２ １６ ｒ／ｗ vci_rom出力ポート vci_dmvfifo_adr ０×２３ ３ ｒ／ｗ dmb_fifo読み出し／書き込みアド レス vci_dmvfifo ０×２４ ２ ｒ／ｗ dmv_fifoデータポート vci_pointer ０×２５ ７ ｒ／ｗ ロテータポインタ vci_dec_lped ０×２６ １２ ｒ／ｗ 輝度DC予測値。DClpredへの書き 込みは、DEC_modeレジスタにおけ るDC精度ビットにより示される定 数値へリセットする。 vci_dec_cpred ０×２７ ｒ／ｗ クロマDC予測値。DEC_cpredへの 書き込みは、DEC_modeレジスタに おけるDC精度ビットにより示され る定数値にリセットする。 ［２３：１２］ Ｖ ［１１：１０］ Ｕ vci_temp_2 ０×２８〜 リザーブ ０×２ｆ
【００５１】 表５：プレディクタ及びステートマシンのＶＣＩ間接レジスタの定義 名称 アドレス 幅 Ｄｉｒ 記述 vci_mv_predfh0 ０×３０ １３ ｒ／ｗ mvfs、動きベクトルプレディクタ 前方水平−ファースト vci_mv_predfv0 ０×３１ １３ ｒ／ｗ mvfs、動きベクトルプレディクタ 前方垂直−ファースト vci_mv_predbh0 ０×３２ １３ ｒ／ｗ mvfs、動きベクトルプレディクタ 後方垂直−ファースト vci_mv_predfh1 ０×３４ １３ ｒ／ｗ mvfs、動きベクトルプレディクタ 前方水平−セカンド vci_mv_predfv1 ０×３５ １３ ｒ／ｗ mvfs、動きベクトルプレディクタ 前方垂直−セカンド vci_mv_predbh1 ０×３６ １３ ｒ／ｗ mvfs、動きベクトルプレディクタ 後方水平−セカンド vci_mv_predbv1 ０×３７ １３ ｒ／ｗ mvfs、動きベクトルプレディクタ 後方垂直−セカンド vci_err_bits ０×３８ １０ ｒ エラー条件 ［９］motype_err ［８］coef_err ［７］rl_error ［６］cbp_err ［５］mv_err ［４］mbi_err ［３］mtype_err ［２］get_ac_err ［１］dctdcsz_chroma_err ［０］dctdcsz_luma_err
【００５２】 表５：プレディクタ及びステートマシンのＶＣＩ間接レジスタの定義（続き） 名称 アドレス 幅 Ｄｉｒ 記述 vci_stm ０×３９ ４ ｒ ステートマシン： ［１４：１２］vstate: motion vec STM ［１１：９］dc_cstate: dc STM ［８：７］sc_state: start-code STM ［６：３］ms_cstate: MB STM ［２：０］lc_cstate: block STM vci_tmp_3 ０×３ａ〜 ０×３ｆ
【００５３】 表６は、Ｒバスインターフェース１４４を備えたＶＬＤコントロールレジスタ
を定義する。
【００５４】 表６：ｒバスインターフェースを備えたＶＬＤレジスタ 名称 Ｄｉｒ ビットフィールド 記述 dec_value1 ｒ／ｗ ［１５：０］ DECODE BLOCKコマンドを除くすべて のコマンドについての復号化値を保 持する。DECODE BLOCKコマンドはこ のフィールドの復号化ＤＣ係数を戻 す。 dec_value2 ｒ／ｗ この値は現在のラン及びレベルを保 持する。 ［１７：１２］ 復号化ランレングス ［１１：０］ 復号化レベル mvfifo_adr ｒ／ｗ ［４：０］ mv_fifo読み出し／書き込みアドレ スビット４−０：読み出し、 １：書き込み mvfifo_data ｒ／ｗ ［１２：０］ mv_fifoデータポート
【００５５】 表６：ｒバスインターフェースを備えたＶＬＤレジスタ（続き） 名称 Ｄｉｒ ビットフィールド 記述 vld_cntl ｒ／ｗ ［３１：３０］ ００：ラン、１０：ホールト、 １１：リセット vld_pic_hdr ｒ／ｗ ［３１：０］］ ピクチャレベルパラメータ： [31:28]f_code[0][0](F,H) [27:24]f_code[0][1](F,V) [23:20]f_code[1][0](B,H) [19:16]f_code[1][1](B,V) [15:14]intra_dc_prec [13:12]pic_structure [11]topfld_first [10]frame_prediction_frame_dct [9]concealment_motion_vectors [8]q_scale_type [7]intra_vlc_format [6]alternate_scan [5]repeat_first_field [4]chroma_420 [3]progressive_frame [2:0]pic_type rlfifo_adr ｒ／ｗ ［６：０］ rl_fifo読み出し／書き込みアドレ スビット６−０：読み出し、 １：書き込み rlfifo_data ｒ／ｗ ［１７：０］ rl_fifoデータポート vld_status ｒ／ｗ ［１０：０］ ステータスビット [10]vld_busy [9]vld_mv_fifo_empty [8]vld_cfifo_empty [7:4]chfifo_wr_addr [3:0]chfifo_rd_addr vld_cmd ｒ／ｗ ［７：０］ cpuからの実行されるvldコマンド dec_status ｒ／ｗ ［１５］ エラー。ビットストリームが検出さ れた場合にセット。スティッキービ ット。
【００５６】 表６：ｒバスインターフェースを備えたＶＬＤレジスタ（続き） 名称 Ｄｉｒ ビットフィールド 記述 ［１４］ chan_fifo_empty チャネルＦＩＦＯ空き ［１３：１０］ chan_fifo_wrprt チャネルＦＩＦＯライトポインタ ［９：６］ chan_fifo_rdptr チャネルＦＩＦＯリードポインタ ［５：０］ bitcnt デコーダビットストリームリ ードポインタ。デコーダにより次に読 み出されるビットの数。 vld_cmd ｒ／ｗ ［７：０］ cpuからのvldコマンド−このアドレ スがｒバスインターフェースから書き 込まれるとvldコマンドが実行される 。
【００５７】 表７は、Ｇバスインターフェースを備えたＶＬＤコントロールレジスタを定義
する。
【００５８】 表７：ｇバスインターフェースを備えたＶＬＤレジスタ 名称 Ｄｉｒ ビットフィールド 記述 word_fifo ｒ／ｗ ［６３：０］ デコーダＦＩＦＯデータポート
【００５９】 次にＦｉｇ．６Ａ〜６Ｇのマイクロシーケンサインストラクション２１４ａ〜
２１４ｇについて、ＴＢＩＴ（テストビット）インストラクション２１４ａは、
ＶＣＩレジスタ２２０における（"bitnum"２１８により与えられる）ビットのテ
ストを行い、４ビット前方相対アドレス２２２の値と等しい場合に分岐する。Ｃ
ＯＭＰ（比較）インストラクション２１４ｃは、（"msb"２２４のステータスに
より決定される）vci_vld_outレジスタの８ｍｓｂ又は８ｌｓｂのデータコンテ
ンツを即時データ２２６と比較し、その結果をフラグレジスタ２２８に保存する
。"st_code"２３０＝１である場合、vci_vld_outレジスタのコンテンツはスター
トコードパターンと比較され、それらがマッチしてスタートコードが求められた
ことを示す場合に、フラグレジスタ２２８が設定される。ＢＲＡＮＣＨインスト
ラクション２１４ｄは、８ビットの分岐目標アドレス２３２に対する絶対分岐を
行う。"err"ビット２３４はvciエラーを示し、"halt"ビット２３６はｖｃｉコン
トロールレジスタをホールトステートに変更することを示す。ＳＥＴＦ（フラグ
設定）インストラクション２１４ｅは、即時データ２３８に応じた値によりフラ
グレジスタの８ｌｓｂを設定する。ＩＮＣＭ（インクリメントマクロブロック）
インストラクション２１４ｆは、ＶＣＩレジスタ２４０の下位バイトを即時デー
タ２４２と比較し、等しくなければストールする。フローコントロールインスト
ラクションの最後には、ＨＡＬＴインストラクション２１４ｇがビデオデコーダ
１０４のホールトを行い、vld_busy信号を取り下げる。
【００６０】 ＩＣＭＤ及びＣＭＤＩ（コマンド発生）インストラクション２１４ｂは、２２
のコマンドのうちのいずれかをビデオデコーダ１０４に送り、出力をＶＣＩレジ
スタ２４４に記憶する。ＩＣＭＤインストラクションにより、マイクロシーケン
サ１３４はビデオデコーダ１０４にコマンドを送り、待機する。ＣＭＤＩインス
トラクションは、マイクロシーケンサ１３４によりビデオデコーダ１０４へコマ
ンドを送り、マイクロコードをランし続ける。
【００６１】 ビデオデコーダ１０４に送られる種々のコマンドを表８に示す。
【００６２】 表８：ＶＬＤコマンド ＯＰコード シンボル 記述 0000 0001 <vld_escape> マクロブロックエスケープ 0000 0010 <vld_peek> ピーク−単にアップデートＣＣを実行し ない 0000 0011 <vld_startcode> ファーストスタートコード 0000 0100 <vld_mbi> マクロブロックアドレスインクリメント 0000 0101 <vld_cbp> 符号化ブロックパターン 0000 0110 <vld_intra_luma> イントラ輝度ブロックをラン 0000 0111 <vld_intra_chromau> イントラクロマＵブロックをラン 0000 1000 <vld_intra>chromav> イントラクロマＶブロックをラン 0000 1001 <vld_non_intra> 非イントラブロックをラン 0000 1010* <vld_mbs> マクロブロックスタート信号を発生 0000 1100* <vld_dpcm> 輝度及びクロマプレディクタをリセット 0000 1101* <vld_mv_pred> 動きベクトルプレディクタをリセット 0001 0000 <vld_dmv> デュアルプライム動きベクトルを得る 0001 0100 <vld_non_coded> 非符号化ブロックをラン 0001 0101 <vld_field_motype> 復号化フィールド動きタイプ 0001 0110 <vld_frame_motype> 復号化フレーム動きタイプ 0001 1000 <vld_mtypei> Ｉピクチャのマクロブロックタイプを得 る 0001 1001 <vld_mtypep> Ｐピクチャのマクロブロックタイプを得 る 0001 1010 <vld_mtypeb> Ｂピクチャのマクロブロックタイプを得 る 0001 1011 <vld_mtyped> Ｄピクチャのマクロブロックタイプを得 る 0010 xxxx <vld_get<bitxx> 次の１〜１６ビット（０＝＞１６）を得 る 0011 0xyz <vld_mvxyz> 動きベクトルを得る：ｘ−前方、ｙ−水 平、ｚ−ファースト ＊：ｃｍｄｉインストラクションから送る必要がある。
【００６３】 表８のＶＬＤコマンドは、多種多様の符号化に共通な自立的動作である。ＶＬ
Ｄインストラクションは、一般に、ＭＰＥＧ ＶＬＣテーブルからの値を得るた
めの可変長テーブル復号化コマンド、符号化ビデオデータからのパラメータ化さ
れたビット数を受信するためのインストラクション、又はブロック動作として分
類される。
【００６４】 例えば、<vld_get_bitxx>コマンドは、ロテータ／バレルシフタ１５８から特
定数のビットを取り出し、取り出したビット数によりポインタレジスタ１６０を
インクリメントする。<vld_dmv>コマンドは、ビデオデータビットストリームか
らの３つのパラメータを用いてＭＰＥＧ ＶＬＣテーブルのうちのいずれかから
動きベクトル値を取り出す。具体的には、各動きベクトルは前の動きベクトルと
予測の組み合わせとして記憶される。予測はそれ自体、（可変長符号化された）
商と（固定長符号の）余りとして符号化される。<vld_dmv>コマンドは、ＭＰＥ
Ｇ ＶＬＣテーブルを介して商を復号化し、余りの位置と商の値を求めるのに使
用される。余りは<vld_get_bitxx>コマンドを用いて得られる。そして、商と余
りが組み合わせられて、動きベクトル成分を生成する。<vld_peek>コマンドは、
取り出したビット数によりポインタレジスタ１６０をインクリメントすることな
しに、ロテータ／バレルシフタ１５８からの特定数のビットを認識可能にする。
【００６５】 本発明を種々の実施例を用いて説明し、これらの実施例については非常に詳細
に説明したが、当該分野の技術者にとってはさらなる利点及び変更が容易に明ら
かとなるであろう。従って、本発明は広義において、特定の詳細事項、代表的な
装置や方法、説明及び図示した具体例に限定されるものではない。従って、本願
の一般的発明概念の範囲を逸脱しない限り、このような詳細事項を変更してもよ
い。
【図面の簡単な説明】
【図１】 Ｆｉｇ．１は、本発明の原理に従ってデジタルオーディオ／ビデオ信号データ
の圧縮解除及び出力を行うビデオ／オーディオデコーダのブロック図である。
【図２】 Ｆｉｇ．２は、デジタル符号化されたビデオデータ及び制御情報を復号化する
ための可変長デコーダ（ＶＬＤ）により構成される、Ｆｉｇ．１に示す復号化シ
ステムにおけるビデオデコーダのブロック図である。
【図３】 Ｆｉｇ．２Ａは、Ｆｉｇ．２に示すビデオデコーダのマイクロシーケンサとＶ
ＬＤコマンド復号化／実行ユニットのブロック図である。
【図４】 Ｆｉｇ．３は、Ｆｉｇ．２の可変長デコーダ（ＶＬＤ）コマンド復号化／実行
ユニットと可変長テーブルデコーダに、符号化されたビデオデータの３２ビット
インクリメントを供給するロテータ／バレルシフタ回路の概略図である。
【図５】 Ｆｉｇ．４は、Ｆｉｇ．２の可変長デコーダ（ＶＬＤ）コマンド復号化／実行
ユニットによりアクセスされる「macroblock_address_increment」可変長コード
（ＶＬＣ）テーブルにおけるパターンマッチ構造を示す図である。
【図６】 Ｆｉｇ．５は、ビデオデータ圧縮解除プロセスにおいて可変長コード（ＶＬＣ
）テーブルにアクセスするときにＦｉｇ．２の可変長デコーダ（ＶＬＤ）により
使用される復号化論理回路の機能ブロック図である。
【図７】 Ｆｉｇ．６Ａは、ＴＢＩＴインストラクションのマイクロシーケンサインスト
ラクションフォーマットを示す図である。 Ｆｉｇ．６Ｂは、ＩＣＭＤ、ＣＭＤＩインストラクションのマイクロシーケン
サインストラクションフォーマットを示す図である。 Ｆｉｇ．６Ｃは、ＣＯＭＰＩインストラクションのマイクロシーケンサインス
トラクションフォーマットを示す図である。 Ｆｉｇ．６Ｄは、ＢＲＡＮＣＨインストラクションのマイクロシーケンサイン
ストラクションフォーマットを示す図である。 Ｆｉｇ．６Ｅは、ＳＥＴＦインストラクションのマイクロシーケンサインスト
ラクションフォーマットを示す図である。 Ｆｉｇ．６Ｆは、ＩＮＣＭインストラクションのマイクロシーケンサインスト
ラクションフォーマットを示す図である。 Ｆｉｇ．６Ｇは、ＨＡＬＴインストラクションのマイクロシーケンサインスト
ラクションフォーマットを示す図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年８月１１日（２０００．８．１１）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】 従って、ＭＰＥＧ−１又はＭＰＥＧ−２規格により符号化された可変長ＤＣＴ
係数及び動きベクトルを効率的に復号化するＶＬＤが必要である。また、種々の
ＭＰＥＧ可変長コードを復号化するのに必要なメモリ量を最小限にするＶＬＤが
必要である。さらに、所定のインストラクションセットに従ってマイクロシーケ
ンサからインストラクションを受信すると共にマスタコントローラからインスト
ラクションを受信するＶＬＤが必要である。 米国特許出願第５５０２４９３号（US-A-5,502,493）では、可変長デコーダに
より構成されるＭＰＥＧ信号のデコーダを開示している。 ＩＴＵ−Ｔ勧告Ｈ．２２２．０、情報通信技術−動画及び関連するオーディオ
情報の一般的符号化：システム、１９９５年７月（ITU-T Recommendation H.222
.0, Information Technology - Generic Coding of Moving Pictures and Assoc
iated Audio Information: Systems, July 1995）（ＩＳＯ／ＩＥＣ国際規格１
３８１８−１と同一）では、オーディオ及びビデオデータが復号化の前にデマル
チプレクスされるシステムを開示している。 また、米国特許出願第５６０４４９９号（US-A-5,604,499）では、圧縮された
ビデオデータを可変長コードテーブルを用いて復号化する可変長テーブルデコー
ダを開示している。
【手続補正書】
【提出日】平成１２年１１月２０日（２０００．１１．２０）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【発明の名称】デジタル符号化されたビデオ信号を復号化する可変長デコーダ
【特許請求の範囲】
【発明の詳細な説明】
【０００１】 相互参照 本願は、１９９８年５月１８日に出願された係属中の仮特許出願６０／０８５
，７９７の優先日を主張し、その開示内容を全体として参照することにより特に
本願に組み込むものとする。
【０００２】 発明の分野 本発明はデジタル符号化されたビデオ信号の復号化に関し、特に、固定長の値
や可変長コードを用いて符号化されたビデオデータや制御情報を復号化するデコ
ーダに関する。
【０００３】 発明の背景 近年、特に家庭用電子機器業界においてビデオ信号のデジタル送信が普及して
いる。このようなデジタルビデオ信号送信の使用や、例えばＤＶＤ（digital ve
rsatile disc）プレーヤやデジタルビデオ放送（ＤＶＢ）セットトップボックス
での受信の普及により、送信された画像シーケンスの画質や、既存のＮＴＳＣや
ＰＡＬアナログ送信システムにおけるビデオ信号の記憶、操作、表示をより効果
的に制御する性能が改善している。このような高性能化を促進するため、業界は
、国際標準化機構（ＩＳＯ）に規定されるＭＰＥＧ(Moving Picture Experts Gr
oup)によって提唱されるデジタルビデオ圧縮のフォーマット、すなわち、ＩＳＯ
−１１１７２−２（ＭＰＥＧ−１）及びＩＳＯ−１３８１８−２（ＭＰＥＧ−２
）という２つの規格で定義されたビデオビットストリームを符号化するためのシ
ンタックスを特定している。以下の説明では、これらの規格によるビデオ信号を
デジタル符号化するのに使用されるビットストリームシンタックスをより詳細に
説明するため、ＩＳＯ−１１１７２−２（ＭＰＥＧ−１）及びＩＳＯ−１３８１
８−２（ＭＰＥＧ−２）を参照する。これらの規格はいずれも全体として参照す
ることにより、特に本明細書に組み込むものとする。
【０００４】 ＭＰＥＧ−１及びＭＰＥＧ−２により定義されるビットストリームシンタック
スは、ビットストリームにおける一般的な３種類の情報又はデータ、すなわち、
ビットストリームを定義するのに必要な制御情報と、送信された画像シーケンス
を適切に圧縮解除し再生するのに必要な制御情報と、符号化されたビデオデータ
とに関するものである。ビットストリーム制御情報は、ビットストリームがパケ
ット化されたビデオ又はオーディオデータであること、あるいは、ビットストリ
ームが例えばＭＰＥＧ−１又はＭＰＥＧ−２のいずれかを用いて符号化されたビ
デオ信号であることを識別することもできる。画像制御情報には、例えばフレー
ムの縦横のサイズ、すなわち、ライン毎の画素（ペル）数、フレーム毎のライン
数、フレーム又はフィールドレート、アスペクト比等が含まれる。以下により詳
細に説明するが、符号化されたビデオデータは、各フレーム又はフィールドの再
形成に必要な、ＤＣＴ変換及び量子化が施されたクロミナンス及び輝度ペル値を
表す。
【０００５】 ＭＰＥＧ−１及びＭＰＥＧ−２はそれぞれ、空間的及び時間的冗長性を除去す
ることにより情報密度及び符号化効率を改善するように構成されたビットストリ
ームシンタックスを特定する。各ＭＰＥＧピクチャは、１６×１６輝度ペル（Ｙ
）、又は、４つの８×８変換ブロックのペルの２×２の列からなる一連のマクロ
ブロックに分割される。各マクロブロックは、さらに８×１６クロミナンスペル
（Ｕ，Ｖ）、又は、２つの８×８ブロックのペルの１×２の列からなる。符号化
プロセスでは、８×８ペルブロックの離散的コサイン変換（ＤＣＴ）符号化の後
に、量子化、ジグザグスキャン、ゼロであるラン（ランレングス）及び振幅レベ
ルの可変長符号化を行うことにより空間的冗長性が除去される。時間的冗長性を
除去するには動き補償予測を用いる。
【０００６】 ビデオに関しては、ＭＰＥＧではイントラ（Ｉ）フレーム、順方向予測（Ｐ）
フレーム、双方向予測（Ｂ）フレームを考慮する。Ｉフレームは独立して符号化
され、３つのフレームタイプのうち符号化効率が最も悪い。ＰフレームはＩフレ
ームより符号化効率が良く、その前に符号化されたＩ又はＰフレームに関して符
号化される。Ｂフレームは３つのフレームタイプのうち符号化効率が最も良く、
前後のＩ又はＰフレームの両方に関して符号化される。ＭＰＥＧシステムにおけ
るフレームの符号化の順序は、フレームのプレゼンテーション順と必ずしも同じ
ではない。ビットストリームのヘッダにより、デコーダが動画のプレゼンテーシ
ョンのためのフレームの時間及びシーケンスを適切に復号化するために使用する
情報が得られる。
【０００７】 デジタル送信されたビデオビットストリームを復号化するのに使用される一般
的なビデオデコーダは、ビットストリームのパージングを行ってＭＰＥＧ可変長
コードテーブル（ＶＬＣ）を用いて量子化ＤＣＴ係数及び動きベクトルを復号化
するように構成された可変長デコーダ（ＶＬＤ）を制御するためのマイクロコン
トローラ又はシーケンサを備えている。各ブロックの量子化係数値をそのブロッ
クの逆ジグザグを表す値のストリームに変換し、その値を逆量子化するには、逆
変換プロセッサを用いる。逆量子化されたＤＣＴ係数は、逆ＤＣＴ変換を行って
クロミナンス及び輝度ペル値を回復する逆離散的コサイン変換（ＩＤＣＴ）プロ
セッサに供給される。そして、これらの値は復号化された動きベクトルと共に動
き補償（ＭＣ）プロセッサに供給され、動き補償プロセッサがＭＰＥＧ圧縮解除
を行ってＩ、Ｐ、Ｂフレームをフルビデオフレームに変換する。
【０００８】 ＭＰＥＧシンタックス準拠のビットストリームのパージング及び復号化を行う
一般的なＶＬＤ構造では、ビデオビットストリームの所定数の未復号化ビットが
１以上のレジスタに記憶される。ＶＬＤは、これらのビットのうちの少数のビッ
トをレジスタから抽出し、最も左のビットが常にＶＬＤにより抽出された最初の
ビットに整合するようになっている。そして、ＶＬＤはＭＰＥＧ ＶＬＣテーブ
ルのうちの１つのルックアップを行い、可変長符号化データを復号化すると共に
コード長を得る。抽出されたビットにおける可変長コードを復号化した後、ＶＬ
Ｄはレジスタ内のビットに対してマスク／シフト／ＯＲ（ＭＡＳＫ／ＳＨＩＦＴ
／ＯＲ）処理を行い、レジスタ内の最も左の位置にある最初の未使用ビットの再
整合を行う。ＶＬＣテーブルは、通常、約２ｎ×ｍ個のメモリ位置を有する１以
上のＰＡＬ又はＲＯＭに含まれている。ここで、「ｎ」はＶＬＣテーブルのそれ
ぞれにおいて可能な最大可変コード長を表し、「ｍ」はユニークＶＬＣテーブル
数を表す。
【０００９】 なお、ＶＬＤ構造によっては、復号化プロセス後の未使用ビットの整合に必要
なシフト／マスク／ＯＲ処理によりＶＬＤの全体的な復号化速度が大幅に影響さ
れることは、当該分野の技術者にとっては明らかであろう。これらの処理はそれ
ぞれ１サイクル以上を必要とすることがあるため、各ＤＣＴ係数シンボル（すな
わち、ランレングス及び振幅レベルの各対）を復号化して未使用ビットの再整合
を行うのにＶＬＤが多数のサイクルを必要とするので、ＶＬＤの復号化効率は大
幅に低下してしまう。さらに、ＶＬＤ構造によっては、各ユニークＶＬＣテーブ
ルの各可変長コードが別々のメモリ位置に記憶されるので、ＶＬＣテーブルがＶ
ＬＤのコストと複雑性を増加させてしまう。
【００１０】 従って、ＭＰＥＧ−１又はＭＰＥＧ−２規格により符号化された可変長ＤＣＴ
係数及び動きベクトルを効率的に復号化するＶＬＤが必要である。また、種々の
ＭＰＥＧ可変長コードを復号化するのに必要なメモリ量を最小限にするＶＬＤが
必要である。さらに、所定のインストラクションセットに従ってマイクロシーケ
ンサからインストラクションを受信すると共にマスタコントローラからインスト
ラクションを受信するＶＬＤが必要である。
【００１１】 発明の概要 本発明は、特にＭＰＥＧ−１及びＭＰＥＧ−２シンタックス準拠のビデオビッ
トストリームを復号化するのに適した可変長ビデオデコーダにより実現される。
このビデオデコーダは、マクロブロックと個々のスライスからなるブロックレイ
ヤとを復号化してＤＣＴ係数値と動きベクトルを生成する、１サイクル当たり単
一イベントのスライスパージングエンジンとして構成される。
【００１２】 このビデオデコーダは、ＭＰＥＧ規格により可変長復号化プロセスを制御する
ＶＬＤコマンド復号化／実行ユニットとのインターフェースを行うマイクロシー
ケンサを備える。復号化プロセスにおいて、マイクロシーケンサは、可変長復号
化を行うＶＬＤコマンド復号化／実行ユニットに対するコマンドの送出、又は、
インストラクションＲＯＭに記憶されるインストラクションセットを通して得ら
れるプログラムフローの制御のいずれかを行う。さらに、ビデオデコーダは、上
位レイヤパージングや復号化された画像シーケンスの再構成のための全体的な復
号化プロセスの制御を司るＲＩＳＣ ＣＰＵからのデコードインストラクション
を受信することができる。
【００１３】 符号化されたビデオデータはＤＲＡＭメモリに記憶され、チャネルバッファＦ
ＩＦＯを介してビデオデコーダに供給可能とされる。本発明によれば、これら符
号化されたビデオデータビットのうちの所定数が、ロテータ／バレルシフタ及び
ポインタレジスタを使用して、ビデオデコーダと可変長テーブルデコーダに対し
て認識可能とされる。バレルシフタ及びポインタレジスタは、ポインタアドレス
＋３１までのポインタアドレスからのビットをロテータ／バレルシフタデータと
して、ビデオデコーダと可変長テーブルデコーダの両方に対して認識可能とする
。ビデオデコーダは、ロテータ／バレルシフタデータの可変長コードを復号化し
て、各スライス毎に必要なＤＣＴ係数と動きベクトルを得る。可変長コードが復
号化された後、ロテータ／バレルシフタのポインタレジスタはインクリメントさ
れ、次の復号化サイクルの準備を行う。
【００１４】 また、本発明によれば、ビデオデコーダが各ＭＰＥＧ ＶＬＣテーブルにアク
セスして必要な復号化された値を得ることを可能にするため、新規な方式が提供
される。各ＭＰＥＧ ＶＬＣテーブルは、各テーブルにおいて識別されたユニー
クプレフィクスパターンにより定義される一連のサブテーブルに分割されている
。可変長復号化プロセスにおいて、抽出されたロテータ／バレルシフタデータの
３２ビットが、可変長テーブルデコーダにおけるパターンマッチロジック及びＭ
ＵＸコントロールに用いられ、ロテータ／バレルシフタデータのユニークプレフ
ィクスパターンを識別する。同時に、プレフィクスパターンの後のビットが、各
ＭＰＥＧ ＶＬＣテーブルのサブテーブルすべてに用いられる。可変長符号化さ
れたデータが復号化された後、可変長テーブルデコーダは復号化された値と有効
コードステータスビットを供給する。また、可変長テーブルデコーダは、ロテー
タ／バレルシフタのポインタレジスタにコード長信号を供給して、ポインタレジ
スタをコード長によりインクリメントする。
【００１５】 さらに、本発明によれば、復号化されたＤＣＴ係数は圧縮されたランレングス
と振幅レベルの対として、ランレベルデコーダ／ＦＩＦＯに記憶される。ランレ
ベルデコーダ／ＦＩＦＯは、ランレングスと振幅レベルの対の圧縮解除を行って
、逆変換ユニットで必要なＤＣＴ係数を得る。これにより、ハフマン符号化され
た可変長の対の復号化を、先に復号化されたランレベルの対のランレベル復号化
と同時に行うことが可能となる。動きベクトルは、動き補償ユニットで必要とな
るまでｍｖ／ｄｍｖＦＩＦＯに記憶される。
【００１６】 本発明の上述の及び他の特徴、目的、利点については、添付図面とその説明に
より明らかにされる。
【００１７】 好ましい実施例の詳細な説明 図面を参照して、特にＦｉｇ．１を参照して、デジタル符号化されたビデオ信
号のオーディオ／ビデオ復号化や圧縮解除されたビデオ画像のプレゼンテーショ
ンを行うための種々の機能モジュール１０２〜１１２を備えた復号化システム１
００を示す。好ましくは、復号化システム１００は、例えば、ＤＶＤ(digital v
ersatile disk)やデジタルビデオ放送（ＤＶＢ）セットトップボックス（ＳＴＢ
）等におけるデジタルオーディオ／ビデオ受信を目的とした特定用途向けＩＣ（
ＡＳＩＣ）として構成される。なお、Ｆｉｇ．１に示す機能ユニットは例であり
、実際にはさらに機能ユニットを追加してもよい。機能ユニット１０２〜１１２
はそれぞれ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）である大型オフ
チップメモリ１１４と種々の方法でインタラクションを行う。ＤＲＡＭ１１４へ
のアクセスはＡＳＩＣ１００上のメモリコントローラ１１６により制御される。
【００１８】 例として、ＡＳＩＣ１００の機能ユニットのうちの幾つかについて説明する。
これらの機能ユニットには、好ましくはデジタル符号化されたビデオ／オーディ
オ入力信号をライン１１８にて最大で７２Ｍｂｐｓのデータレートで受信するプ
ログラマブル入力デマルチプレクサ１０２が含まれる。デジタル符号化されたビ
デオ／オーディオ信号は、パケットデータの構造を識別するための所定のビット
ストリームシンタックスを有する「パケット化エレメンタリストリーム」（ＰＥ
Ｓストリーム）として一般に知られているパケット化データのシリアルビットス
トリームである。デマルチプレクサ１０２は、供給されるデジタル符号化された
信号のパージングを行って、ビデオ、オーディオ、その他のデータのパケットに
分解し、メモリコントローラ１１６を用いてＤＲＡＭ１１４内のバッファに入力
信号を記憶する。以下により詳細に説明するが、本発明の原理によるビデオデコ
ーダ１０４は、ＤＲＡＭ１１４内のバッファに記憶されたビデオデータと画像制
御情報を検索し、（ＤＲＡＭ１１４に頻繁且つ繰り返しアクセスすることにより
）そのビデオデータと制御情報を復号化し、その後、復号化されたビデオ情報を
出力エンコーダ１０８に供給して、バス１２０を介してモニタに出力されるよう
に機能する。出力エンコーダ１０８は、好ましくは、ＮＴＳＣの場合、３０ｆｐ
ｓで７２０×４８０画素の画像サイズを供給し、ＰＡＬの場合、２５ｆｐｓで７
２０×５７６画素を供給するＮＴＳＣ／ＰＡＬエンコーダである。オーディオデ
コーダ１０６は、ＤＲＡＭ１１４からオーディオ情報を検索し、そのオーディオ
情報を出力するために復号化し、出力するためのオーディオ情報をバス１２２を
介してスピーカに供給する。また、ＡＳＩＣ１００は、ライン１２４を介してホ
ストマイクロコントローラとのインターフェースを行い、ＡＳＩＣ１００の動作
の監視及び制御をホストコンピュータに行わせるホストインターフェース１１０
を備えている。
【００１９】 上述の機能ユニット以外にも、ビデオデコーダ１０４により復号化されるメイ
ンビデオに伴うサブタイトルやその他の情報を含むサブピクチャビデオ情報を復
号化する、さらに１以上のビデオ復号化ユニットを備えてもよい。さらに、Ｒバ
ス１２６及びＧバス１２８に接続されたＯＳＤ部により、ＡＳＩＣ１００内で画
面表示を生成してもよい。画面表示は、ホストＣＰＵの動作、及び／又は、ＡＳ
ＩＣ１００が使用されている装置の再生又は受信状態に対するフィードバックを
与えるように、ホストＣＰＵから受信したコマンドに応じて生成することができ
る。
【００２０】 特定用途向けＩＣ１００の制御は、ＡＳＩＣ１００上の他の各機能ユニットの
動作の制御及び監視を行う縮小命令セット中央処理装置（ＲＩＳＣ ＣＰＵ）１
１２により行われる。ＲＩＳＣ ＣＰＵ１１２は、インストラクションメモリ１
３０に記憶されている１６ビットのインストラクションに応じる。インストラク
ションメモリ１３０は、ＡＳＩＣ１００の比較的簡単なプログラムに適した４０
９６個の１６ビットインストラクションを保持している。ＡＳＩＣ１００により
実行される複雑なプログラムについては、ＤＲＡＭ１１４内のより大きなインス
トラクションバッファからプログラムメモリ１３０に対して、４０９６個のイン
ストラクションの「ページ」のスワップイン、スワップアウトを行えばよい。
【００２１】 Ｆｉｇ．１に示すように、ＲＩＳＣ ＣＰＵ１１２は、Ｒバス１２６及びＧバ
ス１２８として知られる２つのメインバスを介してＡＳＩＣ１００内の各機能ユ
ニットとインタラクションを行う。具体的には、各機能ユニットは、メモリコン
トローラ１１６に対して、そしてＤＲＡＭ１１４に対してデータの検索及び供給
を行うための６４ビットＧバス１２８に接続されている。さらに、Ｇバス１２８
を介してある機能ユニットから他の機能ユニットに各ブロックのデータを転送し
てもよい。
【００２２】 種々のコマンドの他、メモリアクセス又は転送の要求が、Ｒバス１２６を介し
てある機能ユニットから他の機能ユニットに送られる。Ｒバス１２６は、メモリ
アクセスを頻繁に行う機能ユニットにより使用される１以上の３２ビットバス、
あるいは、幾つかの機能ユニットにより共有される単一の８ビット時間多重化バ
スにより構成されてもよい。Ｒバスコントローラ１３２は、Ｒバス１２６の使用
要求を受信し、必要に応じてこれらの要求を調整し、要求の優先順位が最も高い
機能ユニットに対してＲバスへのアクセスを供給する。
【００２３】 メモリアクセスが要求されると、要求した機能ユニット１０２〜１１２は、Ｒ
バス１２６を介してメモりコントローラ１１６に仮想アドレスを供給する。メモ
リアクセス要求は、単一のメモリ位置の供給を要求するものであってもよく、ま
た、要求に応じてアクセスされる多数のメモリ位置の識別を含むものであっても
よい。メモリコントローラ１１６は、要求に応じてＤＲＡＭ１１４における識別
位置へのアクセスを管理することにより要求に応答する。多数のメモリアクセス
要求が未処理である場合、メモリコントローラ１１６は、その未処理の要求を調
整して、要求の優先順位が最も高い機能ユニットに対してアクセスを許可する。
要求に応じてのメモリコントローラ１１６の動作の詳細については、１９９７年
４月３０日出願の米国特許出願第０８／８４６５９０号（U.S. Patent applicat
ion Serial No. 08/846,590）「デジタルビデオのためのメモリアドレス生成（M
EMORY ADDRESS GENERATION FOR DIGITAL VIDEO）」に記載されており、本願では
、これを全体として参照することにより組み込むものとする。さらに、ＲＩＳＣ ＣＰＵ１１２の動作とその縮小命令セットの詳細については、１９９７年５月
３０日出願の米国特許出願第０８／８６５７４９号（U.S. Patent application
Serial No. 08/865,749）「デジタルオーディオ復号専用処理装置（SPECIAL PUR
POSE PROCESSOR FOR DIGITAL AUDIO VIDEO DECODING）」に記載されており、本
願では、これを全体として参照することにより組み込むものとする。
【００２４】 さらに、Ｒバス１２６を介して、種々の機能ユニットの状態に関するデータが
使用可能である。機能ユニットは、Ｒバス１２６を介して識別された特定アドレ
スにてアクセスすることができるステータス情報を供給する。従って、例えば、
ビデオデコーダ１０４からステータスワードにアクセスするには、DEC_VALUEア
ドレスを識別するアクセス要求をＲバスコントローラ１３２に供給する。これに
応じて、Ｒバスコントローラ１３２は、要求している機能ユニットに対してビデ
オデコーダ１０４のステータスワードを供給させる。
【００２５】 機能ブロックにはＲバス１２６を介してコマンドも送られる。ある機能ブロッ
クにコマンドを供給するには、Ｒバスを介してその機能ユニットの特定アドレス
にコマンドを送る。従って、例えば、ビデオデコーダ１０４にコマンドを供給す
るには、VLD_CMDアドレスを識別するアクセス要求をＲバスコントローラ１３２
に供給する。これに応じて、Ｒバスコントローラ１３２は、要求している機能ユ
ニットがＲバス１２６にコマンドを供給することを可能にすると共に、ビデオデ
コーダ１０４のコマンドバッファ内にコマンドを受信させる。
【００２６】 ビデオデコーダ１０４は本発明の主要部であり、その動作や特徴についてはＦ
ｉｇ．２〜６Ｇに明確に示す。本発明の原理によれば、ビデオデコーダ１０４は
、特にＭＰＥＧ−１及びＭＰ＠ＭＬ（Main Profile @ Main Level）ＭＰＥＧ−
２シンタックス準拠のデジタル符号化されたビデオ信号のビデオ復号化を行うよ
うに構成されている。本願において全体として参照することにより組み込まれた
ＩＳＯ／ＩＥＣ１３１８２−２：１９９５（Ｅ）に記載されているように、ＭＰ
ＥＧ−２シンタックスは、特に、シーケンスレイヤ、グループオブピクチャレイ
ヤ、ピクチャレイヤ、スライスレイヤ、マクロブロックレイヤ、ブロックレイヤ
という６レイヤの画像シーケンスを表すビデオデータ及び制御情報の圧縮ビット
ストリームを定義する。符号化されたビットストリームにおける各レイヤには、
そのレイヤを識別すると共に、ビデオデコーダ１０４によりパージング及び復号
化を行う必要がある固定長データ値又は可変長ハフマン符号化データのいずれか
あるいは両方を与えるユニークスタートコードが含まれる。スライスレイヤより
上の画像制御情報の上位レイヤパージングは、ＲＩＳＣ ＣＰＵ１１２により行
われる。このようにして、ＲＩＳＣ ＣＰＵ１１２は、ビデオビットストリーム
において送信された画像シーケンスの圧縮解除、再構成、プレゼンテーションを
制御するための十分な情報を圧縮ビデオビットストリームから得る。
【００２７】 次に、Ｆｉｇ．２及び２Ａを参照して、ビデオデコーダ１０４のブロック図を
詳細に示す。以下に詳細に説明するが、ビデオデコーダ１０４の主な機能は、個
々のスライスのマクロブロック及びブロックレイヤを復号化するための、１サイ
クル当たり１順序シンボルのスライスパージングエンジンである。スライスエン
ドに達すると、ＲＩＳＣ ＣＰＵ１１２に割り込みが送られて、種々のメモリチ
ェックを行うと共に次のスライスの処理を命令する。ビデオデコーダ１０４は主
として、ライン１３８を介してＶＬＤコマンド復号化／実行ユニット１３６との
インターフェースを行うマイクロシーケンサ１３４を通して制御される。マイク
ロシーケンサ１３４は、２５６×１６インストラクションＲＯＭ１４０とインス
トラクション復号化／制御ユニット１４２を備えている（Ｆｉｇ．２Ａ参照）。
各スライス毎のマクロブロック及びブロックレイヤの復号化プロセスにおいて、
マイクロシーケンサ１３４は、ＶＬＤコマンド復号化／実行ユニット１３６にコ
マンドを送って可変長復号化を行うか、あるいは、インストラクションセットに
より与えられるプログラムフローを制御するようにプログラムされている。さら
に、ＶＬＤコマンド復号化／実行ユニット１３６は、Ｒバスインターフェース１
４４、ライン１４６、マルチプレクサ１４８を介してＲＩＳＣ ＣＰＵ１１２か
らインストラクションを直接受信してもよい。以下に詳細に説明するが、ＲＩＳ
Ｃ ＣＰＵ１１２、マイクロシーケンサ１３４、ＶＬＤコマンド復号化／実行ユ
ニット１３６は、ＶＬＤ構造データパスの一部を構成する一連のＶＬＤコマンド
インストラクションレジスタ（ＶＣＩレジスタ）１５０のコンテンツの読み出し
及び書き込みを行うことができる。
【００２８】 上述のように、符号化されたビデオデータは、まずＤＲＡＭ１１４に記憶され
る。符号化されたビデオデータは、Ｇバス１２８を介してビデオデコーダ１０４
からメモリコントローラ１１６までの各ユニットに使用可能とされる。ビデオデ
コーダ１０４は、１６×６４チャネルバッファＦＩＦＯ１５２としてのＧバスを
備え、このバッファＦＩＦＯ１５２は、復号化プロセス中にそれがバッファＦＩ
ＦＯ１５２が空になったり溢れたりしないように十分な量の符号化されたビデオ
ビットストリームを記憶する。
【００２９】 ビデオデコーダ１０４の主な機能の一つとして、ビデオビットストリームにお
ける可変長符号化されたデータを復号化することが挙げられる。可変長データは
、ＭＰＥＧ−１及びＭＰＥＧ−２規格で定義されるＶＬＣテーブルに従ってハフ
マン符号化される。本発明のＶＬＤはＭＰＥＧ ＶＬＣテーブルのうちの少なく
とも１１個のテーブルをサポートする。すなわち、macroblock_type_I、macrobl
ock_type_P、macroblock_type_B、macroblock_type_D、macroblock_address_inc
rement、dct_dc_size_luma、dct_dc_size_chrominance、ac_table（テーブル０
及びテーブル１）、coded_block_pattern、motion_code、dmvector である。
【００３０】 Ｆｉｇ．２に明確に示すように、チャネルバッファＦＩＦＯ１５２は、チャネ
ルバッファＦＩＦＯ１５２から各６４ビットバスを介して一対のＡ、Ｂレジスタ
１５６Ａ、１５６Ｂのそれぞれに６４ビットのビデオデータを供給する。本発明
によれば、ポインタアドレス＋３１までのポインタアドレスからのビットをＶＬ
Ｄコマンド復号化／実行ユニット１３６に対して認識可能にするため、ロテータ
／バレルシフタ１５８とポインタレジスタ１６０が設けられている。これら３２
ビットは、ロテータ／バレルシフタデータ１６２としてＶＬＤコマンド復号化／
実行ユニット１３６に供給される。
【００３１】 Ｆｉｇ．２及び３を参照して、Ａ、Ｂレジスタ１５６Ａ、１５６Ｂは、１２８
ビットリングに接続され、Ａレジスタのビット６３からＢレジスタのビット６４
へのポインタの境界切り替えと、Ｂレジスタのビット１２７からＡレジスタのビ
ット０への境界切り替えを可能にする。ポインタがＡレジスタからＢレジスタへ
切り替わるとき、Ａレジスタのコンテンツは新たなデータによりリフレッシュさ
れる。同様に、ポインタがＢレジスタからＡレジスタへ切り替わるとき、Ｂレジ
スタのコンテンツは新たなデータによりリフレッシュされる。リングを回るポイ
ンタの動きを可能にすると共に１２８ビットのそれぞれをポインタに対してアク
セス可能にするため、Ｆｉｇ．３に示すバレルシフタ１６４は、２のべき乗分だ
けデータの左方向への種々のインクリメント的シフトを行うか、全くシフトを行
わない７つのセレクタステージを有している。第１ステージ１６６は、「ステー
ジ６４／０」と称するもので、１２８ビットのそれぞれを左方向に６４ビットシ
フトさせるか、全くシフトさせない１２８個のセレクタ（Ｄ０〜Ｄ１２７）を有
している。第２ステージ１６８は、「ステージ３２／０」と称するもので、左方
向へ３２ビット分のシフトを行うか、全くシフトを行わない９５個のセレクタを
有している。第３ステージ１７０は、「ステージ１６／０」と称するもので、左
方向へ１６ビット分のシフトを行うか、全くシフトを行わない６３個のセレクタ
を有している。第４ステージ１７２は、「ステージ８／０」と称するもので、左
方向へ８ビット分のシフトを行うか、全くシフトを行わない４７個のセレクタを
有している。第５ステージ１７４は、「ステージ４／０」と称するもので、左方
向へ４ビット分のシフトを行うか、全くシフトを行わない３９個のセレクタを有
している。第６ステージ１７６は、「ステージ２／０」と称するもので、左方向
へ２ビット分のシフトを行うか、全くシフトを行わない３５個のセレクタを有し
ている。第７ステージ１７８は、「ステージ１／０」と称するもので、左方向へ
１ビット分のシフトを行うか、全くシフトを行わない３３個のセレクタを有して
いる。
【００３２】 バレルシフタ１６４の構造により、Ａ、Ｂレジスタ１５６Ａ、１５６Ｂの１２
８ビットのうちいずれか３２ビットをロテータ／バレルシフタデータ１６２とし
てＶＬＤコマンド復号化／実行ユニット１３６に対して使用可能とすることがで
きる。各ステージ１６６〜１７８では、左方向へのシフトを矢印１８０で示し、
シフトなしを矢印１８２で示している。バレルシフタ１６４に関して用いている
ように、「セレクタ」という用語が、先に詳細に説明した左シフト又はシフトな
しの動作を行ういかなる回路をも意味することは、当該分野の技術者にとっては
理解できるであろう。本発明によるバレルシフタ１６４の動作では、Ｆｉｇ．３
に仮想的な三角形１８２に示すように、種々のセレクタをステージ１６８〜１７
８の幾つかから除くことができる。バレルシフタ１６４を対称的な長方形ではな
く台形に切ることにより、不要なセレクタを除去して、コストとハードウェアの
節約ができることがわかる。
【００３３】 Ｆｉｇ．２及び５に明確に示すように、ロテータ／バレルシフタデータ１６２
の３２ビットは、ＭＰＥＧ規格の可変長コード（ＶＬＣ）テーブルを組み込んだ
可変長テーブルデコーダ１８４に対しても使用可能とされる。本発明によれば、
ＶＬＤコマンド復号化／実行ユニット１３６が１１個のＭＰＥＧ ＶＬＣテーブ
ルのそれぞれにアクセスすることを可能にする新規な方式が提供される。Ｆｉｇ
．４の"macroblock_address_increment"についてのＶＬＣテーブルを例として、
可変コードにおける最初の「１」に至る「０」の数を定めるプレフィクスパター
ンと、すべてのユニークプレフィクスパターンからなるセットを発生させるのに
必要なエキストラロジックが各ＭＰＥＧ ＶＬＣテーブルにおいて識別されてい
る。
【００３４】 例えば、Ｆｉｇ．４の"macroblock_address_increment"テーブルでは、各可変
長コードが、Ｋ０、Ｋ１、Ｋ２、Ｋ３、Ｋ４＿０、Ｋ４＿１、Ｋ５＿１、Ｋ５＿ ０１ 、Ｋ５＿００１、Ｋ５＿０００、Ｋ６と定義されたプレフィクスパターンを
有している。Ｋ０は、最初の「１」の前に「０」がないことを示し、Ｋ１は、最
初の「１」の前に「０」が１つであることを示し、以下、Ｋ２、Ｋ３、Ｋ６につ
いても同様である。可変長コードの幾つかについては、すべてのユニークプレフ
ィクスパターンのセットを発生させるのに、Ｋ４＿０、Ｋ４＿１、Ｋ５＿１、Ｋ ５＿０１ 、Ｋ５＿００１、Ｋ５＿０００のように「１」の前に「０」が続いてい
るパターンの後にエキストラロジックが必要である。このように、各サブテーブ
ルがユニークプレフィクスパターンのいずれかに対応するように、サブテーブル
のセットをＭＰＥＧ ＶＬＣテーブルのそれぞれにおいてプレフィクスパターン
により定義してもよい。さらに、各可変長コードは、可変長コードにおけるビッ
ト数を定めるコード長を有している。インクリメント値は、ピクチャの左端に対
する、あるスライスにおける最初のマクロブロックの水平位置、あるいは、最後
に送信されたマクロブロックからの差分インクリメント値を定義する"macrobloc
k_address_increment"の各可変長コードに関連している。この例から、当該分野
の技術者にとっては、他のＭＰＥＧ ＶＬＣテーブルについてのプレフィクスパ
ターンとエキストラロジックがどのように定義されるかが容易にわかるであろう
。
【００３５】 次にＦｉｇ．５に示す可変長テーブルデコーダ１８６を参照して、可変長復号
化プロセスにおいて、ロテータ／バレルシフタデータ１６２の３２ビットがパタ
ーンマッチロジック及びＭＵＸコントロール１８８に送られ、ロテータ／バレル
シフタデータ１６２におけるユニークプレフィクスパターンを識別する。識別さ
れたプレフィクスパターンマッチ、例えばＫ０、Ｋ１等は、１１個のＭＰＥＧ
ＶＬＣテーブルのそれぞれにおける各ＭＵＸ１９２の出力を制御するための信号
［ＭＵＸ ＣＮＴＬ」１９０として使用される。従って、パターンマッチロジッ
ク及びＭＵＸコントロール１８８により決定されたプレフィクスパターンマッチ
は、Ｆｉｇ．５に示すような"macroblock_address_increment"や"motion_code"
のＶＬＣテーブルを含む１１個のＭＰＥＧ ＶＬＣテーブルのすべての間で共用
され、それぞれのＭＵＸ１９２の出力を制御する。
【００３６】 以下に詳細に説明するが、ある時点で復号化されるＶＬＣテーブルは、ＶＬＤ
コマンド復号化／実行ユニット１３６により与えられる「ＶＬＣテーブル選択」
信号１９４により決定される。各ＭＵＸ１９２に送られるＭＵＸ ＣＮＴＬ信号
１９０を定義するためにプレフィクスパターンマッチをパターンマッチロジック
及びＭＵＸコントロール１８８により識別するのと同時に、バス１９６で示すよ
うに、ロテータ／バレルシフタデータ１６２の３２ビットにおける先頭のパター
ンマッチ後のビットが、１１個のＭＰＥＧ ＶＬＣテーブルのそれぞれにおける
サブテーブルのすべてに同時に送られる。従って、"macroblock_address_increm
ent"のＶＬＣテーブルが「ＶＬＣテーブル選択」信号１９４により選択され、プ
レフィクスパターンマッチがＫ５＿１であり、バス１９６を介してサブテーブル
Ｋ５＿１に「１」が適用された場合、ＭＵＸ１９２は、（インクリメント値を示
す）復号値１４と、（可変長コードにおけるビット数を示す）コード長８と、（
コードの有効性を示す）有効ステータスビットをＶＬＤコマンド復号化／実行ユ
ニット１３６に出力する。従って、復号化プロセスの終了後、可変長テーブルデ
コーダ１８６は、復号化値１９８と有効コードステータスビット２００からなる
２つの信号をＶＬＤコマンド復号化／実行ユニット１３６に供給する。また、可
変長テーブルデコーダ１８６は、ライン２０４を介してポインタレジスタ１６０
にコード長信号２０２を供給して、コード長によりポインタレジスタをインクリ
メントする。可変長テーブルデコーダ１８６は、ＲＡＭ又はＲＯＭであってもよ
いが、好ましくは配線による最適化ランダムロジックである。
【００３７】 次にＦｉｇ．２及び３を参照し、可変長テーブルデコーダ１８６からのコード
長信号２０２を使用して、ポインタレジスタ１６０をインクリメントする。コー
ド長信号２０２は、バレルシフタ１６４によりバレルシフタにおける必要なシフ
トパターンを制御するのにも使用される。例えば、コード長信号２０２の値が１
３である場合、バレルシフタ１６４のステージ１７２（８／０）、１７４（４／
０）、１７８（１／０）が左方向に１３ビットのシフトを生じることが可能とな
り、他のステージはシフトがない。バレルシフタ１６４によりシフト処理がおこ
なれた後、ＶＬＤコマンド復号化／実行ユニット１３６と可変長テーブルデコー
ダ１８６に対して新たなセットのロテータ／バレルシフタデータ１６２が認識可
能とされる。本発明の可変長テーブルデコーダ１８６とバレルシフタ１６４は、
ＭＰＥＧ可変長コードの効率的な復号化を行うと共にＶＬＣテーブルのメモリ要
件を低減する。
【００３８】 ＭＰＥＧ規格によれば、可変長符号化されたＤＣＴ係数は、Ｆｉｇ．２にシン
ボル＜ｒ、ｌ＞として示すようにランレングスと振幅レベルの対として復号化さ
れる。値「ｒ」は、「ｌ」により示される振幅レベルを有する係数の前のゼロ値
係数の数を表す。例えば、シンボル＜５、２＞は、係数値２の前にゼロが５つで
あることを示す。また、本発明によれば、ランレングスと振幅レベルの対が可変
長テーブルデコーダ１８６により復号化されると、ランレングスと振幅レベルの
対のシンボルは、ＶＬＤコマンド復号化／実行ユニット１３６から６４×１８ラ
ンレベルデコーダ／ＦＩＦＯ２０６に送られ、６４×１８ランレベルデコーダ／
ＦＩＦＯ２０６では、逆ジグザグ／逆量子化／逆ＤＣＴ変換ユニット２０８で必
要となるまで、それらの対のシンボルを圧縮した対として記憶する。なお、圧縮
シンボルの数はＤＣＴ係数の数よりも少ないので、ランレベルデコーダ／ＦＩＦ
Ｏ２０６は、先に復号化されたランレベルの対のランレベル復号化と同時に、ハ
フマン符号化された可変長対の復号化を行うことができる。
【００３９】 また、Ｆｉｇ．２に示すように、復号化された動きベクトル「ｍｖ」と差分動
きベクトル「ｄｍｖ」がＶＬＤコマンド復号化／実行ユニット１３６から１６×
１３ｍｖ／ｄｍｖＦＩＦＯ２１０に送られ、１６×１３ｍｖ／ｄｍｖＦＩＦＯ２
１０は、動き補償ユニット２１２で必要となるまでそれらを記憶する。本願では
、１９９７年１２月３０日出願の米国特許出第願０９／００１１２２号（U.S. P
atent Application Serial No. 09/001,122）「動き補償されたデジタルビデオ
復号及びこのためのバッファメモリアドレッシング（MOTION COMPENSATED DIGIT
AL VIDEO DECODING AND BUFFER MEMORY ADDRESSING THEREFOR）」を全体として
参照することにより組み込むが、これに詳細に記載されるように、復号化された
ビデオデータ値と動きベクトルは、動き補償ユニット２１２により組み合わせら
れて表示用の完全なＩ、Ｐ、Ｂフレームを形成する。ＶＬＤコマンド復号化／実
行ユニット１３６は、好ましくは動きベクトル、差分動きベクトル、マクロブロ
ックインクリメントアドレス、ｄｃ係数、ａｃ係数の計算のためのステートマシ
ンを有している。
【００４０】 Ｆｉｇ．２Ａが、マイクロシーケンサ１３４とＶＬＤコマンド復号化／実行ユ
ニット１３６との間の全体的なプログラムフローコントロールを示すの対して、
Ｆｉｇ．６Ａ〜６Ｇは、ビデオデコーダ１０４のマイクロシーケンサ１３４によ
りサポートされるインストラクションセットを示す。特に、マイクロシーケンサ
のインストラクションセットは８つのインストラクション２１４ａ〜２１４ｇか
らなり、それぞれ３ビットのｏｐコード２１６を有し、インストラクション２１
４ｂは２つの異なるインストラクションを表す。Ｆｉｇ．６Ａ〜６Ｇに示すイン
ストラクションのうち、インストラクション２１４ｂのインストラクションＩＣ
ＭＤ及びＣＭＤＩのみが実行コマンドである。他の６つのインストラクション２
１４ａ及び２１４ｃ〜２１４ｇはすべて、以下に詳細に説明するが、フローコン
トロールインストラクションである。インストラクション２１４ａ〜２１４ｇの
ほとんどは、ＶＣＩレジスタ１５０において求めたデータからオフで動作する。
【００４１】 以下に示す表は、種々のＶＣＩレジスタ１５０の記述を行うものである。表１
はＶＣＩコントロールレジスタの記述を定義する。表２はマクロブロック及びブ
ロックレイヤレジスタの記述を定義する。表３は上位レイヤ復号化のためのピク
チャレイヤレジスタの記述を定義する。表３のレジスタはＲＩＳＣ ＣＰＵ１１
２により書かれている。表４はコントロール及びステータスレジスタの記述を定
義し、表５はプレディクタ及びステートマシンレジスタの記述を定義する。
【００４２】 表１：ＶＣＩコントロールレジスタの定義 名称 フィールド タイプ 記述 vci_addr ［５：０］ ｒ／ｗ ＶＣＩ間接レジスタアドレス vci_data ［１５：０］ ｒ／ｗ ＶＣＩ間接レジスタアドレス
【００４３】 ＶＣＩコントロールレジスタは、以下の表２〜５において定義されるＶＣＩ間
接レジスタにアクセスするのに使用される。ＲＩＳＣ ＣＰＵ１１２は、特定ア
ドレスのＶＣＩ間接レジスタのコンテンツの読み出し及び書き込みを行うように
ＶＣＩ＿ａｄｄｒレジスタをセットアップする。この読み出し及び書き込み動作
はＶＣＩ＿ｄａｔａレジスタにより行われる。
【００４４】 表２：マクロブロックレベルのＶＣＩ間接レジスタの定義 名称 アドレス 幅 Ｄｉｒ 記述 vci_mba_x ０×００ ７ ｒ／ｗ マクロブロックアドレスｘ次元 vci_mba_y ０×０１ ７ ｒ／ｗ マクロブロックアドレスｙ次元 vci_vld_out ０×０２ １６ ｒ／ｗ ＶＬＤの仮出力 vci_q_scale ０×０３ ５ ｒ／ｗ 量子化スケール情報 vci_cbp ０×０４ ８ ｒ／ｗ 符号化ブロックパターン
【００４５】 表２：マクロブロックレベルのＶＣＩ間接レジスタの定義（続き） 名称 アドレス 幅 Ｄｉｒ 記述 vci_mtype ０×０５ ５ ｒ／ｗ マクロブロックタイプ vci_motype ０×０６ ３ ｒ／ｗ 復号化された動きのタイプ ［０］mv_count ０：１ベクトル、１：２ベクトル ［１］mv_format ０：フィールド、１：フレーム ［２］dmv vci_dct_type ０×０７ １ ｒ／ｗ dctタイプ ０：フレーム、１：フィールド vci_mvfsl ０×０８ １ ｒ／ｗ 動き垂直フィールド選択１ reserved ０×０９ １ リザーブ vci_temp_0 ０×０ａ〜 ｒ／ｗ リザーブ ０×０ｆ
【００４６】 表３：ピクチャレベルレイヤのＶＣＩ間接レジスタの定義 名称 アドレス 幅 Ｄｉｒ 記述 vci_pic_init ０×１０ ２６ ｒ／ｗ ［２５：２４］：ＤＣ精度 −−＞００：８ビット、０１：９ビット 、１０：１０ビット、 −−＞１１：１１ビット ［２３：２０］：後方垂直ｆコード ［１９：１６］：後方水平ｆコード ［１５：１２］：前方垂直ｆコード ［１１：８］：前方水平ｆコード ［７］：コンシールメント動きベクトル ［６］：イントラｖｌｃフォーマット ［５］：frame_pred_frame_dct ［４：２］：ピクチャ符号化タイプ （Ｉ，Ｐ，Ｂ，Ｄ） ［１：０］：ピクチャストラクチャ （フィールド、フレーム） −−＞［００］：リザーブ −−＞［０１］：トップフィールド −−＞［１０］：ボトムフィールド −−＞［１１］：フレーム vci_seq_init ０×１１ １０ ｒ／ｗ ［１０：４］：mb数×次元 ［３］：０：レギュラー、 １：スペシャル−−blkタイプ ［２］：０：mpeg２、１：mpeg１ ［１：０］：クロマフォーマット −−＞００：リザーブ、０１：４２０、 １０：４２２、 −−＞１１：４４４ vci_conceal ０×１２ ３ ｒ／ｗ コンシールメントカウント レジスタ vci_temp_1 ０×１３〜 ｒ／ｗ リザーブ ０×１ｆ
【００４７】 表４：コントロール及びステータスのＶＣＩ間接レジスタの定義 名称 アドレス 幅 Ｄｉｒ 記述 vci_cntl ０×２０ ２ ｒ／ｗ vciステートコントロールレジス タ ［３１：３０］＝００：ラン ［３１：３０］＝１０：ホールト ［３１：３０］＝１１：リセット vci_pc ０×２１ ８ ｒ／ｗ vciプログラムカウンタ vci_rom ０×２２ １６ ｒ／ｗ vci_rom出力ポート vci_dmvfifo_adr ０×２３ ３ ｒ／ｗ dmb_fifo読み出し／書き込みアド レス vci_dmvfifo ０×２４ ２ ｒ／ｗ dmv_fifoデータポート vci_pointer ０×２５ ７ ｒ／ｗ ロテータポインタ vci_dec_lped ０×２６ １２ ｒ／ｗ 輝度DC予測値。DClpredへの書き 込みは、DEC_modeレジスタにおけ るDC精度ビットにより示される定 数値へリセットする。 vci_dec_cpred ０×２７ ｒ／ｗ クロマDC予測値。DEC_cpredへの 書き込みは、DEC_modeレジスタに おけるDC精度ビットにより示され る定数値にリセットする。 ［２３：１２］ Ｖ ［１１：１０］ Ｕ vci_temp_2 ０×２８〜 リザーブ ０×２ｆ
【００４８】 表５：プレディクタ及びステートマシンのＶＣＩ間接レジスタの定義 名称 アドレス 幅 Ｄｉｒ 記述 vci_mv_predfh0 ０×３０ １３ ｒ／ｗ mvfs、動きベクトルプレディクタ 前方水平−ファースト vci_mv_predfv0 ０×３１ １３ ｒ／ｗ mvfs、動きベクトルプレディクタ 前方垂直−ファースト vci_mv_predbh0 ０×３２ １３ ｒ／ｗ mvfs、動きベクトルプレディクタ 後方垂直−ファースト vci_mv_predfh1 ０×３４ １３ ｒ／ｗ mvfs、動きベクトルプレディクタ 前方水平−セカンド vci_mv_predfv1 ０×３５ １３ ｒ／ｗ mvfs、動きベクトルプレディクタ 前方垂直−セカンド vci_mv_predbh1 ０×３６ １３ ｒ／ｗ mvfs、動きベクトルプレディクタ 後方水平−セカンド vci_mv_predbv1 ０×３７ １３ ｒ／ｗ mvfs、動きベクトルプレディクタ 後方垂直−セカンド vci_err_bits ０×３８ １０ ｒ エラー条件 ［９］motype_err ［８］coef_err ［７］rl_error ［６］cbp_err ［５］mv_err ［４］mbi_err ［３］mtype_err ［２］get_ac_err ［１］dctdcsz_chroma_err ［０］dctdcsz_luma_err
【００４９】 表５：プレディクタ及びステートマシンのＶＣＩ間接レジスタの定義（続き） 名称 アドレス 幅 Ｄｉｒ 記述 vci_stm ０×３９ ４ ｒ ステートマシン： ［１４：１２］vstate: motion vec STM ［１１：９］dc_cstate: dc STM ［８：７］sc_state: start-code STM ［６：３］ms_cstate: MB STM ［２：０］lc_cstate: block STM vci_tmp_3 ０×３ａ〜 ０×３ｆ
【００５０】 表６は、Ｒバスインターフェース１４４を備えたＶＬＤコントロールレジスタ
を定義する。
【００５１】 表６：ｒバスインターフェースを備えたＶＬＤレジスタ 名称 Ｄｉｒ ビットフィールド 記述 dec_value1 ｒ／ｗ ［１５：０］ DECODE BLOCKコマンドを除くすべて のコマンドについての復号化値を保 持する。DECODE BLOCKコマンドはこ のフィールドの復号化ＤＣ係数を戻 す。 dec_value2 ｒ／ｗ この値は現在のラン及びレベルを保 持する。 ［１７：１２］ 復号化ランレングス ［１１：０］ 復号化レベル mvfifo_adr ｒ／ｗ ［４：０］ mv_fifo読み出し／書き込みアドレ ス ビット４−０：読み出し、 １：書き込み mvfifo_data ｒ／ｗ ［１２：０］ mv_fifoデータポート
【００５２】 表６：ｒバスインターフェースを備えたＶＬＤレジスタ（続き） 名称 Ｄｉｒ ビットフィールド 記述 vld_cntl ｒ／ｗ ［３１：３０］ ００：ラン、１０：ホールト、 １１：リセット vld_pic_hdr ｒ／ｗ ［３１：０］］ ピクチャレベルパラメータ： [31:28]f_code[0][0](F,H) [27:24]f_code[0][1](F,V) [23:20]f_code[1][0](B,H) [19:16]f_code[1][1](B,V) [15:14]intra_dc_prec [13:12]pic_structure [11]topfld_first [10]frame_prediction_frame_dct [9]concealment_motion_vectors [8]q_scale_type [7]intra_vlc_format [6]alternate_scan [5]repeat_first_field [4]chroma_420 [3]progressive_frame [2:0]pic_type rlfifo_adr ｒ／ｗ ［６：０］ rl_fifo読み出し／書き込みアドレ スビット６−０：読み出し、 １：書き込み rlfifo_data ｒ／ｗ ［１７：０］ rl_fifoデータポート vld_status ｒ／ｗ ［１０：０］ ステータスビット [10]vld_busy [9]vld_mv_fifo_empty [8]vld_cfifo_empty [7:4]chfifo_wr_addr [3:0]chfifo_rd_addr vld_cmd ｒ／ｗ ［７：０］ cpuからの実行されるvldコマンド dec_status ｒ／ｗ ［１５］ エラー。ビットストリームが検出さ れた場合にセット。スティッキービ ット。
【００５３】 表６：ｒバスインターフェースを備えたＶＬＤレジスタ（続き） 名称 Ｄｉｒ ビットフィールド 記述 ［１４］ chan_fifo_empty チャネルＦＩＦＯ空き ［１３：１０］ chan_fifo_wrprt チャネルＦＩＦＯライトポインタ ［９：６］ chan_fifo_rdptr チャネルＦＩＦＯリードポインタ ［５：０］ bitcnt デコーダビットストリームリ ードポインタ。デコーダにより次に読 み出されるビットの数。 vld_cmd ｒ／ｗ ［７：０］ cpuからのvldコマンド−このアドレ スがｒバスインターフェースから書き 込まれるとvldコマンドが実行される 。
【００５４】 表７は、Ｇバスインターフェースを備えたＶＬＤコントロールレジスタを定義
する。
【００５５】 表７：ｇバスインターフェースを備えたＶＬＤレジスタ 名称 Ｄｉｒ ビットフィールド 記述 word_fifo ｒ／ｗ ［６３：０］ デコーダＦＩＦＯデータポート
【００５６】 次にＦｉｇ．６Ａ〜６Ｇのマイクロシーケンサインストラクション２１４ａ〜
２１４ｇについて、ＴＢＩＴ（テストビット）インストラクション２１４ａは、
ＶＣＩレジスタ２２０における（"bitnum"２１８により与えられる）ビットのテ
ストを行い、４ビット前方相対アドレス２２２の値と等しい場合に分岐する。Ｃ
ＯＭＰ（比較）インストラクション２１４ｃは、（"msb"２２４のステータスに
より決定される）vci_vld_outレジスタの８ｍｓｂ又は８ｌｓｂのデータコンテ
ンツを即時データ２２６と比較し、その結果をフラグレジスタ２２８に保存する
。"st_code"２３０＝１である場合、vci_vld_outレジスタのコンテンツはスター
トコードパターンと比較され、それらがマッチしてスタートコードが求められた
ことを示す場合に、フラグレジスタ２２８が設定される。ＢＲＡＮＣＨインスト
ラクション２１４ｄは、８ビットの分岐目標アドレス２３２に対する絶対分岐を
行う。"err"ビット２３４はvciエラーを示し、"halt"ビット２３６はｖｃｉコン
トロールレジスタをホールトステートに変更することを示す。ＳＥＴＦ（フラグ
設定）インストラクション２１４ｅは、即時データ２３８に応じた値によりフラ
グレジスタの８ｌｓｂを設定する。ＩＮＣＭ（インクリメントマクロブロック）
インストラクション２１４ｆは、ＶＣＩレジスタ２４０の下位バイトを即時デー
タ２４２と比較し、等しくなければストールする。フローコントロールインスト
ラクションの最後には、ＨＡＬＴインストラクション２１４ｇがビデオデコーダ
１０４のホールトを行い、vld_busy信号を取り下げる。
【００５７】 ＩＣＭＤ及びＣＭＤＩ（コマンド発生）インストラクション２１４ｂは、２２
のコマンドのうちのいずれかをビデオデコーダ１０４に送り、出力をＶＣＩレジ
スタ２４４に記憶する。ＩＣＭＤインストラクションにより、マイクロシーケン
サ１３４はビデオデコーダ１０４にコマンドを送り、待機する。ＣＭＤＩインス
トラクションは、マイクロシーケンサ１３４によりビデオデコーダ１０４へコマ
ンドを送り、マイクロコードをランし続ける。
【００５８】 ビデオデコーダ１０４に送られる種々のコマンドを表８に示す。
【００５９】 表８：ＶＬＤコマンド ＯＰコード シンボル 記述 0000 0001 <vld_escape> マクロブロックエスケープ 0000 0010 <vld_peek> ピーク−単にアップデートＣＣを実行し ない 0000 0011 <vld_startcode> ファーストスタートコード 0000 0100 <vld_mbi> マクロブロックアドレスインクリメント 0000 0101 <vld_cbp> 符号化ブロックパターン 0000 0110 <vld_intra_luma> イントラ輝度ブロックをラン 0000 0111 <vld_intra_chromau> イントラクロマＵブロックをラン 0000 1000 <vld_intra>chromav> イントラクロマＶブロックをラン 0000 1001 <vld_non_intra> 非イントラブロックをラン 0000 1010* <vld_mbs> マクロブロックスタート信号を発生 0000 1100* <vld_dpcm> 輝度及びクロマプレディクタをリセット 0000 1101* <vld_mv_pred> 動きベクトルプレディクタをリセット 0001 0000 <vld_dmv> デュアルプライム動きベクトルを得る 0001 0100 <vld_non_coded> 非符号化ブロックをラン 0001 0101 <vld_field_motype> 復号化フィールド動きタイプ 0001 0110 <vld_frame_motype> 復号化フレーム動きタイプ 0001 1000 <vld_mtypei> Ｉピクチャのマクロブロックタイプを得 る 0001 1001 <vld_mtypep> Ｐピクチャのマクロブロックタイプを得 る 0001 1010 <vld_mtypeb> Ｂピクチャのマクロブロックタイプを得 る 0001 1011 <vld_mtyped> Ｄピクチャのマクロブロックタイプを得 る 0010 xxxx <vld_get<bitxx> 次の１〜１６ビット（０＝＞１６）を得 る 0011 0xyz <vld_mvxyz> 動きベクトルを得る：ｘ−前方、ｙ−水 平、ｚ−ファースト ＊：ｃｍｄｉインストラクションから送る必要がある。
【００６０】 表８のＶＬＤコマンドは、多種多様の符号化に共通な自立的動作である。ＶＬ
Ｄインストラクションは、一般に、ＭＰＥＧ ＶＬＣテーブルからの値を得るた
めの可変長テーブル復号化コマンド、符号化ビデオデータからのパラメータ化さ
れたビット数を受信するためのインストラクション、又はブロック動作として分
類される。
【００６１】 例えば、<vld_get_bitxx>コマンドは、ロテータ／バレルシフタ１５８から特
定数のビットを取り出し、取り出したビット数によりポインタレジスタ１６０を
インクリメントする。<vld_dmv>コマンドは、ビデオデータビットストリームか
らの３つのパラメータを用いてＭＰＥＧ ＶＬＣテーブルのうちのいずれかから
動きベクトル値を取り出す。具体的には、各動きベクトルは前の動きベクトルと
予測の組み合わせとして記憶される。予測はそれ自体、（可変長符号化された）
商と（固定長符号の）余りとして符号化される。<vld_dmv>コマンドは、ＭＰＥ
Ｇ ＶＬＣテーブルを介して商を復号化し、余りの位置と商の値を求めるのに使
用される。余りは<vld_get_bitxx>コマンドを用いて得られる。そして、商と余
りが組み合わせられて、動きベクトル成分を生成する。<vld_peek>コマンドは、
取り出したビット数によりポインタレジスタ１６０をインクリメントすることな
しに、ロテータ／バレルシフタ１５８からの特定数のビットを認識可能にする。
【００６２】 本発明を種々の実施例を用いて説明し、これらの実施例については非常に詳細
に説明したが、当該分野の技術者にとってはさらなる利点及び変更が容易に明ら
かとなるであろう。従って、本発明は広義において、特定の詳細事項、代表的な
装置や方法、説明及び図示した具体例に限定されるものではない。従って、本願
の一般的発明概念の範囲を逸脱しない限り、このような詳細事項を変更してもよ
い。
【図面の簡単な説明】
【図１】 Ｆｉｇ．１は、本発明の原理に従ってデジタルオーディオ／ビデオ信号データ
の圧縮解除及び出力を行うビデオ／オーディオデコーダのブロック図である。
【図２】 Ｆｉｇ．２は、デジタル符号化されたビデオデータ及び制御情報を復号化する
ための可変長デコーダ（ＶＬＤ）により構成される、Ｆｉｇ．１に示す復号化シ
ステムにおけるビデオデコーダのブロック図である。
【図３】 Ｆｉｇ．２Ａは、Ｆｉｇ．２に示すビデオデコーダのマイクロシーケンサとＶ
ＬＤコマンド復号化／実行ユニットのブロック図である。
【図４】 Ｆｉｇ．３は、Ｆｉｇ．２の可変長デコーダ（ＶＬＤ）コマンド復号化／実行
ユニットと可変長テーブルデコーダに、符号化されたビデオデータの３２ビット
インクリメントを供給するロテータ／バレルシフタ回路の概略図である。
【図５】 Ｆｉｇ．４は、Ｆｉｇ．２の可変長デコーダ（ＶＬＤ）コマンド復号化／実行
ユニットによりアクセスされる「macroblock_address_increment」可変長コード
（ＶＬＣ）テーブルにおけるパターンマッチ構造を示す図である。
【図６】 Ｆｉｇ．５は、ビデオデータ圧縮解除プロセスにおいて可変長コード（ＶＬＣ
）テーブルにアクセスするときにＦｉｇ．２の可変長デコーダ（ＶＬＤ）により
使用される復号化論理回路の機能ブロック図である。
【図７】 Ｆｉｇ．６Ａは、ＴＢＩＴインストラクションのマイクロシーケンサインスト
ラクションフォーマットを示す図である。 Ｆｉｇ．６Ｂは、ＩＣＭＤ、ＣＭＤＩインストラクションのマイクロシーケン
サインストラクションフォーマットを示す図である。 Ｆｉｇ．６Ｃは、ＣＯＭＰＩインストラクションのマイクロシーケンサインス
トラクションフォーマットを示す図である。 Ｆｉｇ．６Ｄは、ＢＲＡＮＣＨインストラクションのマイクロシーケンサイン
ストラクションフォーマットを示す図である。 Ｆｉｇ．６Ｅは、ＳＥＴＦインストラクションのマイクロシーケンサインスト
ラクションフォーマットを示す図である。 Ｆｉｇ．６Ｆは、ＩＮＣＭインストラクションのマイクロシーケンサインスト
ラクションフォーマットを示す図である。 Ｆｉｇ．６Ｇは、ＨＡＬＴインストラクションのマイクロシーケンサインスト
ラクションフォーマットを示す図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＵＧ，ＺＷ)，Ｅ Ａ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ， ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，Ｇ Ｅ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ， ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，Ｍ Ｎ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ， ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，Ｚ Ｗ (72)発明者 ガダー、シリシュ、シー アメリカ合衆国 カリフォルニア州 94132 サン ホセ ノース キャピタル アベニュー ナンバー 78 1265 Ｆターム(参考） 5C059 KK15 MA23 MC14 ME02 PP04 RC14 RC26 SS01 SS06 SS12 UA05 UA37 5J064 AA04 BA09 BA16 BB05 BC01 BC02 BC04 BC29 BD02 BD03 【要約の続き】 ットストリームにおける先頭パターンを識別すると同時 にその先頭パターンに対応するサブテーブルにアクセス することにより復号化される。ランレングスと振幅レベ ルのＤＣＴ係数シンボルは圧縮された状態で記憶され、 逆変換ユニット（２０８）で必要となると復号化され る。動きベクトルも、動き補償ユニット（２１２）で必 要となるまで記憶される。

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 送信されたフレームの画像エリアを表す複数の可変長符号化デ
    ータからなる圧縮ビデオデータストリームを復号化する可変長デコーダ（１０４
    ）であって、 可変長符号化されたデータを記憶するメモリ（１１４）と、 メモリに接続され、メモリ（１１４）からの選択された可変長符号化データを
    受信するコマンド復号化及び実行回路（１３６）と、 コマンド復号化及び実行回路（１３６）に接続され、コマンド復号化及び実行
    回路（１３６）にコマンドを供給して可変長符号化データを対応する復号化値に
    変換するシーケンサ（１３４）と、 コマンド復号化及び実行回路（１３６）に接続され、シーケンサ（１３４）と
    は独立してコマンド復号化及び実行回路（１３６）にコマンドを供給して、コマ
    ンド復号化及び実行回路（１３６）の復号化動作を制御するマスタコントローラ
    （１１２）とを有し、 シーケンサ（１３４）とマスタコントローラ（１１２）に接続された複数のコ
    マンドインストラクションレジスタ（１５０）が設けられ、シーケンサ（１３４
    ）とマスタコントローラ（１１２）はコマンドインストラクションレジスタ（１
    ５０）のコンテンツの読み出し及び書き込みを行うことを特徴とする可変長デコ
    ーダ（１０４）。
  2. 【請求項２】 シーケンサ（１３４）は、複数のインストラクションを記憶す
    るメモリ（１４０）と、インストラクションメモリ（１４０）に接続されてメモ
    リ（１４０）からのインストラクションを復号化すると共にコマンド復号化及び
    実行回路（１３６）にコマンドを供給して可変長符号化データを対応する復号化
    値に変換するインストラクション復号化及び制御回路（１４２）とを備えること
    を特徴とする請求項１記載の可変長デコーダ（１０４）。
  3. 【請求項３】 コマンドインストラクションレジスタ（１５０）は、コマンド
    復号化及び実行回路（１４２）に供給されたインストラクションに関連すること
    を特徴とする請求項１記載の可変長デコーダ（１０４）。
  4. 【請求項４】 コマンド復号化及び実行回路（１３６）に接続され、可変長符
    号化データを受信すると共に、対応する復号化値をコマンド復号化及び実行回路
    （１４２）に供給する可変長テーブルデコーダ（１８６）をさらに有することを
    特徴とする請求項１記載の可変長デコーダ（１０４）。
  5. 【請求項５】 コマンド復号化及び実行回路（１３６）は、ＭＰＥＧシンタッ
    クスに従った可変長符号化データを復号化することを特徴とする請求項１記載の
    可変長デコーダ（１０４）。
  6. 【請求項６】 コマンド復号化及び実行回路（１３６）は、可変長符号化デー
    タを復号化して、それぞれランレングス値と振幅レベル値とからなるＤＣＴ係数
    シンボルを得ることを特徴とする請求項５記載の可変長デコーダ（１０４）。
  7. 【請求項７】 コマンド復号化及び実行回路（１３６）に接続され、ＤＣＴ係
    数シンボルを圧縮されたランレングスと振幅レベルの対として記憶するファース
    トインファーストアウトメモリ及びデコーダ（２０６）をさらに有することを特
    徴とする請求項６記載の可変長デコーダ（１０４）。
  8. 【請求項８】 ファーストインファーストアウトメモリ及びデコーダ（２０６
    ）に接続された逆ＤＣＴ変換回路（２０８）をさらに有し、ファーストインファ
    ーストアウトメモリ及びデコーダ（２０６）が、ランレングスと振幅レベルの対
    の圧縮解除を行って、送信されたフレームの画像データを再構成する際にＤＣＴ
    変換回路（２０８）により使用されるＤＣＴ係数を得ることを特徴とする請求項
    ７記載の可変長デコーダ（１０４）。
  9. 【請求項９】 コマンド復号化及び実行回路（１３６）は、可変長符号化デー
    タを復号化して動きベクトル値を得ることを特徴とする請求項５記載の可変長デ
    コーダ（１０４）。
  10. 【請求項１０】 コマンド復号化及び実行回路（１３６）に接続され、動きベ
    クトル値を記憶するファーストインファーストアウトメモリ（２１０）をさらに
    有することを特徴とする請求項９記載の可変長デコーダ（１０４）。
  11. 【請求項１１】 ファーストインファーストアウトメモリ（２１０）に接続さ
    れた動き補償回路（２１２）をさらに有し、ファーストインファーストアウトメ
    モリ（２１０）が、送信されたフレームの画像データを再構成する際に動き補償
    回路（２１２）に動きベクトル値を供給することを特徴とする請求項１０記載の
    可変長デコーダ（１０４）。
  12. 【請求項１２】 可変長コードテーブルを用いて、送信されたフレームの画像
    エリアを表す可変長符号化データからなる圧縮ビデオデータを復号化する可変長
    テーブルデコーダ（１８６）であって、 可変長符号化データを記憶するメモリ（１５６Ａ、１５６Ｂ、１６２）と、 メモリ（１５６Ａ、１５６Ｂ）に関連して、可変長符号化データの所定数のビ
    ット（１６２）を認識可能にするシフタ回路（１６４）と、 メモリ（１５６Ａ、１５６Ｂ）及びシフタ回路（１６４）に接続され、シフタ
    回路（１６４）により認識可能とされた可変長符号化データ（１６２）における
    ユニークプレフィクスパターンを識別するパターンマッチ回路（１８８）と、 複数の可変長コードのそれぞれに関連する復号化値を有し、可変長コードにお
    けるユニークプレフィクスパターンにそれぞれ関連する複数のサブテーブルデー
    タからなる可変長コードテーブルデータと、 パターンマッチ回路（１８８）に応じて、可変長符号化データにおける識別さ
    れたプレフィクスパターンとマッチする可変長コードにおけるユニークプレフィ
    クスパターンに関連するサブテーブルデータ回路から復号化値（１９８）を得る
    と共に、識別されたプレフィクスパターン後の可変長符号化データにおける追加
    データとマッチするユニークプレフィクスパターン後の可変長コードにおける追
    加データを得る制御回路（１９０、１９２）とを有し、 シフタ回路（１６４）により認識可能とされた可変長符号化データ（１６２）
    を、パターンマッチ回路（１８８）とサブテーブルデータ回路のそれぞれに接続
    して、パターンマッチ回路（１８８）とサブテーブルデータ回路のそれぞれに対
    して可変長符号化データを（１６２）を同時に送るデータパス（１９６）を設け
    ることを特徴とする可変長テーブルデコーダ（１８６）。
  13. 【請求項１３】 可変長コードのそれぞれが関連するコード長を有し、制御回
    路（１９０、１９２）は、パターンマッチ回路（１８８）に応じて、可変長符号
    化データにおける識別されたプレフィクスパターンとマッチする可変長コードに
    おけるユニークプレフィクスパターンに関連するサブテーブルデータ回路からコ
    ード長（２０２）を得ると共に、識別されたプレフィクスパターン後の可変長符
    号化データにおける追加データとマッチするユニークプレフィクスパターン後の
    可変長コードにおける追加データを得ることを特徴とする請求項１２記載の可変
    長テーブルデコーダ（１８６）。
  14. 【請求項１４】 シフタ回路（１６４）は、メモリ（１５６Ａ、１５６Ｂ）に
    おける可変長符号化データを選択的にシフトする複数のセレクタ回路を有するこ
    とを特徴とする請求項第１２項記載の可変長テーブルデコーダ（１８６）。
  15. 【請求項１５】 複数のセレクタ回路は複数のセレクタステージに配置され、
    各セレクタステージが、２のべき乗でメモリ（１５６Ａ、１５６Ｂ）における可
    変長符号化データをシフトする、あるいは、可変長符号化データのシフトを全く
    行わないことを特徴とする請求項１４記載の可変長テーブルデコーダ（１８６）
    。
  16. 【請求項１６】 セレクタステージのうちの少なくとも１つは、前のセレクタ
    ステージより少ないセレクタ回路を有することを特徴とする請求項１５記載の可
    変長テーブルデコーダ（１８６）。
  17. 【請求項１７】 各セレクタステージは、その前のセレクタステージより少な
    いセレクタ回路を有することを特徴とする請求項１５記載の可変長テーブルデコ
    ーダ（１８６）。
  18. 【請求項１８】 シフタ回路（１６４）は、最後に得られたコード値に応じて
    、得られたコード値と等しい数のビット分だけメモリ（１５６Ａ、１５６Ｂ）に
    おける可変長符号化データをシフトすることを特徴とする請求項１４記載の可変
    長テーブルデコーダ（１８６）。
  19. 【請求項１９】 可変長コードテーブルを用いて、送信されたフレームの画像
    エリアを表す複数の可変長符号化データからなる圧縮ビデオデータストリームを
    復号化する方法であって、 複数の可変長コードのそれぞれに関連する復号化値を有する可変長コードテー
    ブルを定義し、 可変長コードに関連する複数のユニークプレフィクスパターンを定義し、 各サブテーブルが可変長コードにおけるユニークプレフィクスパターンのうち
    のいずれかに関連すると共にユニークプレフィクスパターンに関連する少なくと
    も１つの復号化値とユニークプレフィクスパターン後の可変長コードにおける追
    加データとを有するように構成された複数のサブテーブルを定義し、 可変長符号化データにおいて、可変長コードに関連するユニークプレフィクス
    パターンのうちの１つを識別し、 複数のサブテーブルのそれぞれに対して可変長符号化データを同時に送り、 可変長符号化データにおける識別されたプレフィクスパターンとマッチする可
    変長コードにおけるユニークプレフィクスパターンに関連するサブテーブルから
    復号化値（１９８）を得ると共に、識別されたプレフィクスパターン後の可変長
    符号化データにおける追加データとマッチするユニークプレフィクスパターン後
    の可変長コードにおける追加データを得る 工程を有することを特徴とする方法。
  20. 【請求項２０】 コード長を複数の可変長コードのそれぞれに関連させ、 可変長符号化データにおける識別されたプレフィクスパターンとマッチするプ
    レフィクスパターンを有する可変長コードに関連するコード長（２０２）と、識
    別されたプレフィクスパターン後の可変長符号化データにおける追加データとマ
    ッチするプレフィクスパターン後の追加データとを得る 工程をさらに有すること特徴とする請求項１９記載の方法。
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