JP2002511203A - 配備可能な見通し線チャンネルを介してａｔｍを伝送するための方法および装置 - Google Patents

Abstract

(57)【要約】 配備ないし展開可能な見通し線チャンネルを介して非同期転送モードでボイス、ビデオ、データおよびイメージを伝送するためのシステムを提供する。システムは、変幻性のマルチレートエンコーダおよびデコーダを含むＡＴＭアダプテーション層およびＡＴＭセル形態を包含する。ＡＴＭセル形態はまた、ヘッダおよびペイロードコードの別個のコード化および解読、ヘッダビットとペイロードビットのインターリーフィング、セル同期のための技法を包含する。このシステムを使用すると、軍用および戦術環境においてＡＴＭ伝送のために配備ないし展開可能な見通し線チャンネルが利用可能である。加えて、このシステムは、市民または商用ＡＴＭを軍用または戦術ＡＴＭチャンネルと動作させることができる。

Description

【発明の詳細な説明】 配備可能な見通し線チャンネルを介して ＡＴＭを伝送するための方法および装置 ［発明の分野］ 本発明は、非同期式転送モード（ＡＴＭ）信号伝送に関する。特定すると、本 発明は、配備可能ないし展開可能な見通し線（ＬＯＳ）チャンネルを介してＡＴ Ｍボイス、ビデオ、データおよびイメージを伝送するための方法および装置に関 する。 ［発明の背景］ ボイス、ビデオ、データおよびイメージの伝送のための通信リンクは、通信お よび軍用ネットワーク両者に対する基本的なビルディングブロックである。ＡＴ Ｍは、効率的な帯域利用特性を有し、ボイス、ビデオ、データおよびイメージに 対して同時的の支持を可能にし、可変の伝送レートに対して固有の支持を可能に し、商業的に利用可能である。これらの理由のため、異なる形式の通信リンクを 介してのＡＴＭの使用が増加しつつある。ＬＯＳ ＡＴＭリンクおよびサテライ トリンクＡＴＭリンクは、商業的インフラストラクチャーネットワークのワイヤ ードＡＴＭリンタ（例えばオプチカルファイバーリンタ）を増加させる傾向があ る。ＡＴＭ ＬＯＳおよびＡＴＭサテライト通信リンクも、種々の地理的条件下 においてフィールド内に迅速に配備ないし展開されねばならぬ戦術的軍用通信ネ ットワーク用のバックボーンリンクとして役立つことが多い。 商業的環境において、ＬＯＳおよびサテライトリンタは、注意深く計画され、 管理される。これらのリンクの配備は、如何なる地理的領域においても、その領 域の地形や大気の影響について注意を払うことを要する。例えば、減衰を軽減し 低ビットエラーレート（ＢＥＲ）を提供するために十分のリンクマージン（すな わち十分の伝送パワーおよび十分のアンテナサイズ）が利用可能であるように、 領域の平均の降雨量に起因する信号減衰を考慮できる。これは、平均で年の９９ ．９％に対して良好なリンク品質を提供する。したがって、環境によりこのよう な注意深い計画が許容されれば、非常に高品質のリンク（すなわち低ＢＥＲリン ク）を提供することができる。その結果、ＡＴＭは、一般的に使用されるもの以 上に追加の物理層エラー制御装置を必要とすることなくこれらのリンクを介して 有効に実施できる。例えば、商業的ＡＴＭエラー検出および補正は非常に強力で あることを要しない。何故ならば、これは１０ないし１０^-12のＢＥＲをもつ伝 送リンタを使用するからである。 しかしながら、軍用の環境においては、通信リンクに対する要求は若干より厳 しい。さらに、現在、従来の時分割多重化（ＴＤＭ）基準のネットワークから、 ＵＳ軍、ＮＡＴＯおよびその他の類似の組織の戦略的および戦術的ネットワーク 内の全ＡＴＭインフラストラタチャアへの転換が行われつつある。それゆえ、こ れらの軍用および同様の応用に対しては、ある無線リンクにより与えられる挑戦 と戦うために、物理層エラー制御機構を提供することが必要である。このような エラー制御機構は、地形または大気条件に拘わりなく、高品質のＡＴＭネットワ ータが如何なる状況においても展開されることを可能にするであろう。結局、こ れらの場合、無線リンクを設定する前に、地形や動作環境を注意深く研究すると いう状況は存在しない。この理由で、この種のすべての物理層（ＰＨＹ）エラー 制御機構も、データに対して１０^-3程度およびボイスに対して１０^-2程度のチャ ンネルＢＥＲに対してさえ、有効なＡＴＭ伝送を可能にするために十分に低いデ コードされたＢＥＲを提供しなければならない。 軍用環境における通信リンクの必要性に適合するように、配備可能なＬＯＳリ ンク（またはチャンネル）は、理想的には、このような極端な状況においてリン クサービスを提供するように適合される。さらに、配備可能なＬＯＳチャンネル はまた、インフラストラクチュアネットワークの恒久的な延長物として使用して もよいし、ワイヤラインまたは重工学装備のワイヤレスチャンネルが禁止される ような領域に対する遠隔的アクセスを可能にするように使用してよい。これらの チャンネルはまた、ＡＴＭを介して入手可能な一群のアプリケーションを提供し 、代替物に比し敷設し維持するのにあまり費用のかからない迅速かつ容易に配備 可能なワイヤレス伝送システムを提供してもよい。しかしながら、配備可能なＬ ＯＳチャンネルの明らかな利点とともに、固有の制約が存在する。最も顕著なも のとしては、商用の配備可能なＬＯＳチャンネルは、この形式の媒体と関連する 帯域幅の制約とビットエラーレート（ＢＥＲ）の制約を受ける。また、軍用の（ または戦術的な）ＬＯＳチャンネルはほんの１０^-3ないし１０^-6のＢＥＲしか生 じず、標準的ＬＯＳチャンネルによる商業的ＡＴＭにより提供されるよりもより 強力なエラー修正および検出を強要する。 これらの問題に拘わらず、数千もの配備可能なＬＯＳが、２０年以上にわたり 世界的で成功裏に使用されてきた。軍特に陸上移動部隊は、この技術の最大の使 用者の一つを構成する。しかし、使用者の他の例は、商業的組織のみならず、市 民的組織ならびに緊急救助部隊および災害救助部隊を含め、沢山存在する。例え ば、最近ハワイやフロリダを襲った破壊的なハリケーンの後、配備可能なＬＯＳ が直ちにセットアップされ、ハワイの多くの島を結び災害によりやられたフロリ ダの諸地区にサービスを提供する緊急のボイスおよびデータ通信を提供した。 配備可能なＬＯＳの使用がＡＴＭ伝送に対してより効果的となるにつれ、市民 および商業的ＡＴＭと軍用および戦術ＡＴＭとの結合がより重要となった。現在 のところ、軍用／戦術ユーザに十分のエラー制御は、標準的な市民用および商業 用ＡＴＭよりも大きなエラー修正能力を必要とし、したがって大きなオーバーヘ ッドを必要とする。配備可能なチャンネルをＡＴＭリンクに結合することはまた 、伝送効率を最大化したり配備可能なＬＯＳ（例えば戦術的な）環境に見られる 諸形式のデータをパックするというような他の問題を引き起こす。その結果、市 民団体や商業団体により使用される標準的なＡＴＭのフォーマットは、戦術伝送 チャンネルよりも忠実に伝送できない。 ［発明の開示］ したがって、本発明は、戦術環境においてＡＴＭネットワークの接続を可能に する方法および装置に向けられる。このシステムおよび方法は、（１）新しいＡ ＴＭセル形態、（２）ヘッダおよびペイロードコードの別個のコード化および解 読、（３）変幻自在のマルチレートエンコーダおよびデコーダ、（４）ヘッダお よびペイロードビットのインターリーフィング、（５）新しい方法のセル同期、 および独特な戦術ＡＴＭアダプテーション層を使用する。 戦術ペイロードデータを含むフレームを創成する本発明に従う方法は、ペイロ ードデータの一部をフレーム内のセルの固定サイズ戦術ペイロード部分に入れ、 セルに対するルーティング情報を含むセルの戦術的固定サイズヘッダ部分を形成 し、そしてセルに同期記号を付加する、データプロセッサにより実行される諸ス テップを含む。 エラー検出／修正コードをもつヘッダデータおよびペイロードデータを有する ＡＴＭセルから戦術ＡＴＭフレームを創成する本発明にに従う方法は、フレーム のヘッダ部分中に、エラー検出／修正コード以外のＡＴＭセルからのヘッダデー タを入れ、ＡＴＭからのペイロードデータ部分をフレームのヘッダ部分中に入れ 、ペイロードデータの残部をフレームのペイロード部分中に入れ、そしてセルに 同期記号を付加する、データプロセッサにより実行される諸ステップを含む。 戦術ペイロードデータを含むフレームを創成する本発明に従う方法は、フレー ム内のセルの固定サイズ戦術部分中にペイロードデータの一部を入れ、セルに対 するルーティング情報を含むセルの戦術固定サイズヘッダ部分を形成し、そして 第１のエラー検出／修正コードを使用して、セルのヘッダ部分をペイロード部分 と別個にコード化する、データプロセッサにより実行される諸ステップを含む。 チャンネル上で伝送のため戦術セルの一部を変幻自在にコード化する本発明に 従う方法は、チャンネルの伝送特性に一致するようにエラー検出／修正コードを 選択し、選択されたエラー検出／修正コードを表すジェネレータ多項式係数を記 憶することによってセルの一部上でエラー検出／修正コードを実施するようにエ ンコーダを設定し、戦術セル部分の情報ビットをシフトインし、そして係数に基 づいて情報ビットの組合せを形成して、戦術セル部分を選択されたエラー検出／ 修正コードでコード化する諸ステップを含む。 戦術ペイロードデータビットおよびヘッダビットを含むフレームを伝送するた めの本発明に従う方法は、ヘッダビットを第１の複数のペイロードの後に挿入す ることによってヘッダビットとペイロードビットをインターリーフし、インター リーフされたヘッダビットおよびペイロードビットを伝送する、データプロセッ サにより実行される諸ステップを含む。 戦術的ペイロードデータを含むフレームを創成する本発明に従う方法は、フレ ーム内のセルの固定サイズ戦術ペイロード部分にペイロードデータの一部を入れ 、セルに対するルーティン情報を含むセルの戦術固定サイズヘッダ部分を形成し 、そしてセルに交番値を採る同期記号を付加する、データプロセッサにより実行 される諸ステップを含む。 高層伝送を戦術セルと適合するフォーマット中に変換する本発明に従う方法は 、伝送を戦術ペイロードデータ中に多重化し、伝送のため情報を再組立てすると きに使用するためのヘッダを形成し、ペイロードデータの一部をセルの固定サイ ズ戦術ペイロード部分中に入れ、ルーティング情報を含むセルに対する戦術固定 サイズヘッダ部分を形成し、セルに対して同期記号を設定する、データプロセッ サにより実行される諸ステップを含む。 本発明は、上述の梗概および以下の詳細な説明から関連技術に精通したものに は明らかであろう。ここに提示される例と記述は、単なる例示であり、本発明を 限定するものではない。 ［図面の簡単な説明］ 図１は本発明に従う伝送ネットワークのブロック図である。 図２Ａは標準的ＡＴＭセルの線図である。 図２Ｂ図は本発明に従う戦術ＡＴＭフレームの線図である。 図３は本発明に従う戦術ＡＴＭセルエンコーダの実施形態を示す線図である。 図４は本発明に従う戦術ＡＴＭセルデコーダのブロック図である。 図５Ａは異なるエラー検出／修正コードに対する数種のエンコーダ／デコーダ セットをもつシステム５００を示す線図である。 図５Ｂは選択可能なエラーコード化を提供するための本発明に従うアーキテク チャを示す線図である。 図５Ｃは戦術ＡＴＭフレームのヘッダ部分の部分的シンドロームを計算するた めの本発明に従うアーキテクチャを示す線図である。 図６は本発明に従う変幻自在のデコーダのブロック図である。 図７は標準ＡＡＬが本発明に従うＡＴＭプロトコルスタック内に如何に適合す るかを示す例示である。 図８は一般的なＡＡＬ構造を示す記号図である。 図９は本発明に従うＴＡＡＬ−１セルの線図である。 ［発明を実施するため最良のモード］ 本発明に従うシステムを、この種のシステムに含まれる下記の特徴点について の内容を示す下記の表にしたがって説明する。 Ａ．概観 Ｂ．特定の特徴 １．ＡＴＭセルの構成 ２．ヘッダおよびペイロードの別個のコード化 ａ．ヘッダのみコード化 ｂ．エラー制御コード ３．ハードウェア設計 ａ．戦術ＡＴＭセルエンコーダ ｂ．戦術ＡＴＭセルデコーダ ４．マルチレートエンコーダ／デコーダ ５．インターリーヴィィング ６．セル同期 ７．戦略ＡＴＭアダプテーション層形式１ Ａ．概観 下記の記述において、同じ参照番号は同じまたは類似の要素をさすものとする 。記述は下記の６つの特徴を示すように組織化される。すなわち、（１）新しい ＡＴＭセル構成、（２）ヘッダおよびペイロードコードの別個のコード化と解読 、（３）変幻性のあるマルチレートエンコーダおよびデコーダ、（４）ヘッダお よびペイロードビットのインターリーヴィング、（５）新しいセル同期法、（６ ）独特な戦術ＡＴＭアダプテーション層。各特徴は本発明の全具体例に存在する ことを要しない。 本発明に従うエラー制御の実施は、標準ＡＴＭヘッダおよびペイロードデータ を転送するための新しいセルフォーマットを発生することを含む。新しい形態は 、ヘッダを拡張し、必要とされるエラー検出と修正を可能にする。加えて、セル のヘッダおよびペイロード部分は、例えば特に選ばれたBose-Chaudhuri-Hocqu enghem（BCH）コードにより別個にエンコードできる。ヘッダに対するコードは 、ペイロードに対するものより強力である。何故ならば、ヘッダは、特にボイス およびビデオ伝送に対してより重要であるからである。これらの伝送は、実時間 にある傾向があり、セルヘッダ鋸ウドに忠実な供給を必要とする。ボイスおよび ビデオは、ペイロードエラーを必要とし得る。何故ならば、これらのエラーはサ ウンドまたはビユーを一時的にしか劣化せず、普通認識されることはない。デー タ伝送はビデオまたはボイスと同じ問題を受けない。何故ならば、データ伝送は 、普通、トランスボート層のオートマティック−リピートリタェスト（ＡＲＱ） 方式を使用し、そしてこの方式は、無修正のエラーをもつ失われたセルまたはペ イロードを再伝送するからである。 本方法に従うシステムおよび方法は、異なるペイロードを許容するように数種 のオプションを提供し得る。例えば、このシステムは、ヘッダとペイロードの両 方をコード化することを許容し得るし、ヘッダのみをコード化することを許容し 得る。本発明に従う他のシステムおよび方法は、エラー検出／修正コードを優勢 なチャンネル条件に一致させることができる。 加えて、ヘッダ部分上のバーストエラーの影響を緩和するために、ヘッダビッ トは全セルにわたりインターリーフできる。インターリーフすることはまた、ヘ ッダコードの周期的構造を破壊し、このため、受信されたフレームが非整合のと きヘッダコードを不正にデコードする確率は減ぜられる。これはフレーム同期を より有効にする。何故ならば、フレーム同期の決定は、一部ヘッダの好結果の解 読に基づくからである。 図１は、本発明の方法に従うシステムおよび方法が作用する場合を説明する伝 送ネットワークのブロック図である。伝送ネットワーク１００は、アクセス／ス イッチングユニット１１２，１１４，１１６および１１８に接続されたネットワ ーク１１０およびアクセス／１２２，１２４，１２６および１２８に接続される ネットワーク１２０を含む。 アクセス／スイッチユニット１１６，１１８，１２６および１２８は、商用の のＡＴＭユニットを含む。したがって、アクセス／ユニット１１６，１１８，１ ２６および１２８は、ネットワーク１１０，１２０を介して伝送の際、標準的な 商用のＡＴＭセルを利用する。 アクセス／スイッチングユニット１１２，１２２は、それぞれＣＶＳＤ(conti nuously variable slope delta)アナログ／ディジタルおよびディジタル／アナ ログコンバータ１３２，１３７に接続されるＴＡＡＬ(tactical ATM adaption l ayer)プロセッサ１３０，１３５を含む。 アクセス／ユニット１１４は、ＡＴＭインターフェース１４０、戦術ＡＴＭエ ンコーダ１４２および戦術的ＡＴＭデコーダ１４８を含む。アクセス／スイッチ ングユニット１２４は、ＡＴＭインターフェース１５０、戦術的ＡＴＭエンコー ダ１５２および戦術的ＡＴＭデコーダ１５８を含む。 ＡＴＭインターフェース１４０，１５０は、それぞれネットワーク１１０およ び１２０を介して標準的ＡＴＭを送信、受信するのに必要なプロトコルに従う。 エンコーダ１４２，１５２は、標準ＡＴＭセルからヘッダおよびペイロードを 取り、以下に記述する戦術ＡＴＭのためにそれらをフォーマット化する。最初の ５バイトがヘッダ部分１８５を形成し、１サイクリカルリダンダンシチェック（ ＣＲＣ）バイト１９０が、エラー修正を取り扱い、そして残りの４８バイト（３ ８４ビット）がペイロード１９５を構成する。 デコーダ１４８，１５８は戦術ＡＴＭセルに対するヘッダおよびペイロードを 取り、標準ＡＴＭセル用のヘッダおよびペイロードを抽出するに必要な動作を遂 行する。図２Ａは、標準ＡＴＭセルに対する同期記号ないし体系を示していない が、ある種の同期手法(例えばSONET)は必要であろう。 アクセス／スイッチングユニット、１１２，１１４，１１６，１１８，１２２ ，１２４，１２６および１２８は、すべて商業的ワイヤードリンク１５９を介し て相互に通信する。 アクセス／スイッチング１１２，１１４，１２２および１２４もまた、配備可 能なＬＯＳチャンネル１６０を介して相互に通信する。アクセス／スイッチング ユニット１１４，１２４は、チャンネル１６０を介して伝送のためＡＴＭデータ を再パックする。エンコーダ１４２，１５２は、普通標準ＡＴＭセルの形式にあ るデータを、戦術ＡＴＭセルのフォーマットに変換する。しかしながら、戦術Ａ ＴＭセルに対するデータは、標準ＡＴＭセルから来ることを要せず、戦術セルか らのデータがＡＴＭセル中に入れられることを要しない。しかし、図１はそのよ うな接続を示している。 配備可能なＬＯＳチャンネル１６０は、好ましくは戦術チャンネルさらに詳し くは戦術ＬＯＳチャンネルを含むのがよいが、チャンネル１６０はまたサテライ トチャンネルまたは任意の形式の配備可能なＬＯＳチャンネルを含んでもよい。 好ましい具体例により利用される実施形態は、主として米国陸軍により使用され る戦術ＬＯＳチャンネルに対して展開された。これらのチャンネルに対しては、 （非コヒーレントな）２進周波数シフトキーイング（ＦＳＫ）が、２進のハード な判断の実施のための変調形式として使用される。これらのチャンネルは、一般 に、Ｒｉｃｉａｎフェーディングとともに１０^-3〜１０^-6のＢＥＲに遭遇する。 また、設計および分析の目的で、米国陸軍は、バーストエラー仕様を使用する（ 「Performance Specification Central Office Telephone,Automatic AN/TTC-39 ()(V)」仕様No.TT-B1-1101-0001C,Joint Tactical Command，Cobtrol and Commu nication Agency，Fort Monmouth，New Jersy，1984年６月15日）。 サテライトチャンネルは戦術ＬＯＳチャンネルより厳しくない。何故ならば、 サテライトチャンネルは、フェージングを受けず、一般に約１０^-6程度のＢＥＲ を有するからである。しかしながら、サテライトチャンネルは、典型的には、普 通コンボリューショナルコーディングと結合された直交位相シフトキーイング（ ＱＰＳＫ）または２進位相シフトキーイング（ＢＰＳＫ）を使用する。サテライ トチャンネルは戦術ＬＯＳチャンネルより厳しくないから、開示される実施形態 は、人工衛星チャンネル上に容易に利用できる。実際に、開示された実施形態は 、ＬＯＳチャンネル上におけるよりもサテライトチャンネル上においてよりよい 性能をもたらすであろう。 さらに、好ましい実施形態において、配備可能なＬＯＳチャンネルは、自立型 ユニットを包含してもよいし、代わりに、コンバータユニットを包含して、商業 的チャンネルを配備可能な戦術ＬＯＳチャンネルとして機能させてもよい。この 代替実施形態においては、コンバータユニットは、商業用および戦術用の両用途 を一つの通信チャンネルとして許容することになろう。例えば、好ましい具体例 は、主として、Ricianフェージングを受ける戦術用チャンネル特に見通し線（ ＬＯＳ）チャンネル上に使用するように設計される。ＬＯＳチャンネルと関連す るＢＥＲは、１０^-3〜１０^-6の範囲にある。しかしながら、開示される発明は、 ＢＥＲが１０^-9〜１０^-12の代表的商業的ＢＥＲよりも高いどのようなチャンネ ル上でのＡＴＭの伝送にも有用であり有益である。それゆえ、簡単にするために 、開示では、好ましい具体例について言及するために、「戦術用ＡＴＭ」、「戦 術用ヘッダ」、「戦術用ペイロード」等の用語を使用する。しかしながら、この 軍事用語の仕様は、品質が劣る（すなわちチャンネルＢＥＲが高い）非軍事用の 商業的応用における本発明の仕様を排除するものではない。 １．ＡＴＭセル構成 図２Ｂは本発明に従う戦術用ＡＴＭフレーム２００を示す線図である。図１に 示されるシステムにおいて、エンコーダ１４２，１５２はフレーム２００を構築 し、デコーダ１４８，１５８はフレーム２００からデータを抽出する。 フレーム２００は５ビットの同期記号２１０と、標準ＡＴＭセルからのヘッダ およびペイロード情報を包含するＡＴＭセル２２０とを含む。全フレーム（同期 記号プラス戦術用ＡＴＭセル）は、３８４ペイロード／５０８全ビット、すなわ ち７５．６％の伝送効率（ペイロード／セル）のため５０８ビットより成る。標 準ＡＴＭセルの伝送効率は、４８／５３，すなわち９０．６％である。 戦術用ＡＴＭセル２２０は、ヘッダ２３０およびペイロード２４０を含む。ヘ ッダ２３０は、５バイト（すなわち４０ビット）のデータと、ヘッダ部分の最高 ６のエラーを修正し得る（８２，４０）ＢＣＨヘッダコードに従う４２ヘッダパ リティチェックビット２３５とを包含する。戦術ＡＴＭセルが標準ＡＴＭセルか ら形成される場合、ヘッダ２３０からの４０ビットは、おそらく、ＣＲＣバイト を除き標準ＡＴＭセルのヘッダ部分からの３２ビットと、ペイロード部分からの 最初の８ビットとを含む。８ＣＲＣびっとは放棄される。何故ならば、ヘッダ位 置チェックビット２３５が、（８２，４０）ヘッダコードを使って同じまたは類 似の機能を果たすからである。 戦術ＡＴＭセル２００のペイロード２４０は、標準ＡＴＭセルのペイロード部 分からの３７６ビット（３８４ペイロードビットマイナスヘッダ２３０に位置す る８ビット）プラス４５ペイロードパリティチェックビット２４５とを包含する 。この（４２１，３７６）ＢＣＨペイロードコードは、ペイロード内の最高５つ のエラーを修正し得る。注目すべきことは、基本のＢＣＨコードの自然のブロッ ク長は、ｎ＝２^m-1として定義される。ここでｍは整数である。コードは最高ｔ のエラーまでの全エラーパターンを修正するから、コードワード間の最小距離は ２ｔ＋１である。それゆえ、一つのコードワードが異なるコードワードにデコー ドされるまでに少なくともｔ＋１ビットのエラーが起こるはずである。コードワ ードは、ｎ−ｋ＝ｒ≦ｍｔのパリティチェックビットを含む。非短縮コードワー ドはｋの情報ビットを有する、ここでｋ＝ｎ−ｒ。 ヘッダ中への８ペイロードビットの配置は、ペイロード２４０がボイスデータ を含むとき特別の利益を提供する。その場合、ペイロード部分の最初の８ビット は、ＡＴＭアダプテーション−Ｔｙｐｅ１（ＡＡＬ−１）ヘッダを構成する。Ａ ＴＭセルヘッダの一部でないが、ＡＡＬ−１ヘッダは、ボイスペイロードの処理 （すなわちリアセンブリ）に重要である。実際に、（４２１，３７６）ペイロー ドコードでなく、より強力な（８２，４０）ヘッダコーダが、ボイス伝送のため 最初の８の戦術ＡＡＬ−１ヘッダビットを保護する。 図２Ｂが示すように、先に述べたように、戦術ＡＴＭセルヘッダ２３０の４０ ビットは、（１）仮想パスアイデンティファイヤ（ＶＰＩ）またはリンク保守（ ＬＭ）情報に対する３ビットフィールド２５２、（２）ＶＰＩに対する９ビット フィールド２５０、（３）仮想チャンネルアイデンティファイヤ（ＶＣＩ）に対 する１６ビットフィールド２５４、（４）ペイロードタイプインジケータ（ＰＴ Ｉ）に対する３ビットフィールド２５６、（５）セルロスプライオリティ（ＣＬ Ｐ）に対する１ビットフィールド２５８，および（６）最初の８のペイロードビ ットまたはＡＡＬ−１ヘッダのいずれかを表す８ビットフィールド２６０を含む 。 ２．ヘッダおよびペイロードの別個のコード化 ａ．ヘッダのみのコード化 伝送効率を増す一つの方法は、ヘッダのみをコード化および解読し、ペイロー ドのみを残すことである。ヘッダと最初の８のペイロードコードは、なお（８２ ，４０）コードを使用し、ヘッダ構造は同じに残ることとなろう。他方、残りの ３７６のペイロードビットは、コード化されずに残り、そして５ビットの同期記 号２１０がなおヘッダ２３０に先行することとなる。生じたヘッダのみがコード 化されたフレームは、４６３ビットを含み、伝送効率を３８４／４６３、すなわ ち８２．９％に上げる。 ｂ．エラー制御コード （８２，４０）および（４２１，３７６）エラー検出／修正コードは２進ＢＣ Ｈコードである。これらのコードは非常に強力である。１０^-5のＢＥＲにて動作 するランダムな（すなわち独立の）エラーチャンネルに対して、（４２１，３７ ６）ＢＣＨコードは、ペイロードに対して商業品質リンク（ＢＥＲ＜１０^-16） に等価なＢＥＲを提供する。１０^-3のＢＥＲにて動作するランダムエラーチャン ネルに対して、（４２１，３７６）コードは、ペイロードに対してＢＥＲ＜１０^-7 に等価な解読ＢＥＲ性能を提供する。これらのペイロードＢＥＲは、ＴＣＰ／ ＩＰが関係するパケットサイズに対して数回の再伝送を必要とするほどに十分低 く、それにより非常に高いスループット効率を生ずる。 １０^-3にて動作するランダムエラーチャンネルに対して、（８２，４０）ヘッ ダコードは、３．６×１０^-12のセルロス比を提供する。１０^-5の平均ＢＥＲで 動作する戦術ＬＯＳリンクに対して、（８２，４０）ヘッダコードは、２．７× １０^-18のセルロス比（ＣＬＲ）を提供する。低いＣＬＲは、ボイス伝送に必須 である。何故ならば、上述のように、ボイス伝送は、セルが忠実に供給される限 り、これらの戦術ＬＯＳリンクのＢＥＲにて受け入れることができるからである 。 これらのコードの一つの利点は、その性能がRicianフェージングチャンネルに 優ることである。Ricianフェージングチャンネルは、ＬＯＳチャンネルに対して 妥当なモデルを提供するが、ランダムなフェージングチャンネルは、ＬＯＳチャ ンネルに対して妥当なモデルを提供し、ランダムなエラーチャンネルよりも厳し い。１０^-3および１０^-5のＫ＝１０ｄＢおよびＫ＝２０ｄＢのRicianチャンネル に対して、ペイロードに対するセルロス比および解読ＢＥＲ性能は、ボイス、ビ デオ、データおよびイメージ伝送を支持するに十分に低い。 ヘッダコード（８２，４０）およびペイロードコード（４２１，３７６）はベ ースラインを表す。他のブロックコードは、チャンネル条件および所望のエラー 制御レベルに依存して使用できる。したがって、他のコードの仕様は、戦術フレ ームサイズを増減し得る。 ３．ハードウェア設計 ａ．戦術ＡＴＭセルエンコーダ 図３は、本発明に従う戦術ＡＴＭセルエンコーダ３００の実施形態を示す線図 である。図１においてエンコーダ１４２および１５２として働くエンコーダ３０ ０は、標準ＡＴＭセルフォーマットを有するセルを受信する。好ましくは、エン コーダ３００は、ＶＨＤＬ（ＶＨＳＩＣハードウェア記述言語）を使用して設計 された単一のフィールドプログラマブルゲートアレイで実施される。もちろん、 多くの他の実施形態および設計が可能である。 この具体例において、エンコーダ３００は４つの主たる機能を提供する。すな わち、（１）ヘッダパリティを生成すること、（２）ペイロードパリティを生成 すること、（３）ヘッダをインターリーフすること、および（４）セルフレーミ ングである。エンコーダ３００の好ましい実施形態は、これらの機能を遂行する ために別個の要素を有する。けれども、同じ要素で機能の組合せを同様に遂行で きる。ヘッダパリティジェネレータ３１０は、ＡＴＭセルヘッダの最初の４バイ トおよびセルペイロードの最初のバイトを抽出し、それを（８２，４０）ＢＣＨ にしたがってって処理して、４０の情報ビットと４２のチェックビットをもつコ ードワードを創成する。ヘッダパリティジェネレータ３１０は、マイクロプロセ ッサのような他の回路もしようできるが、処理のため直線フィードバック４２ビ ットシフトレジスタを使用する。 ペイロードパリティジェネレータ３２０は、（４２１，３７６）ＢＣＨコード を使用して４７ペイロードバイト（第１ペイロードバイトを除く全部の）を処理 して、３７６情報ビットおよび４５チェックビットをもつコードワードを創成す る。ペイロードパリティジェネレータ３２０は、好ましくは４５ビット直線フィ ードバックシフトレジスタを含むのがよい。 制御装置３３０は、マルチプレクサ３４０をして、ペイロードコードワードの ４２１ビットを横切って（あるいはペイロードコーディング／デコーディング） ８２のヘッダコードワードビットをインターリーフさせる。上述のように、イン ターリーフする一つの方法は、ヘッダコードワードからのビットとして第１ビッ トから始めて各第１５のビットを使用する。 制御装置３３０はまた、マルチプレクサ３４０により、同期記号ジェネレータ ３５からの５ビット同期記号を各セルの始めに挿入させる。完全なコード化ＡＴ Ｍセルは、図２Ｂに示されるように５０８ビットを含む（ヘッダのコード化とペ イロードのコード化の両方が使用されるものと仮定して）。 並列−直列レジスタ３６０は、適当なクロック３８０を用いて、コード化信号 を直列ＢＣＨコード化ＡＴＭセルビットストリーム３７０に変換する。これは、 戦術チャンネル１６０（図１）を介して送られるセルである。 ｂ．戦術ＡＴＭセルデコーダ 図４は、戦術チャンネル１６０（図１）を介して５０８ビット直列ビットスト リームを受信する戦術ＡＴＭセルデコーダ４００のブロッタ図である。デコーダ ４００は４つの主たる機能を果たす。すなわち、（１）フレーミング記号を検出 すること、（２）ヘッダおよびペイロードシンドロームを決定すること、（３） Masseyアルゴリズムを適用すること、および（４）Chien捜索／エラー修正を遂 行することである。 デコーダ４００は、フレーム記号を検出するために相関を使用するフレームプ ロセッサ４１０を含む。フレームプロセッサ４１０は、到来ビットストリームを 試験し、各ＡＴＭセルに先立つ５ビットの同期記号を捜索する。以下に説明され るように、プロセッサ４１０は、ＡＴＭセルヘッダの正しい解読を保証すること によってフレーミングを確認する。 別個のヘッダおよびペイロードシンドロームプロセッサ４２０，４２５は、ヘ ッダおよびペイロードビットを独立的に分析する。好ましい実施形態において、 ヘッダおよびペイロードシンドロームプロセッサ４２０，４２５は、それぞれ６ ビットおよび５ビット直線フィードバックシフトレジスタを使用する。ＲＡＭ４ ３０は、ディジタル信号プロセッサ４４０がMasseyアルゴリズムを完成するまで プロセッサ４２０，４２５からのヘッダおよびペイロードビットを記憶する。 プロセッサ４２０，４２５による全セルの受信は、ディジタル信号プロセッサ ４４０に対する割込み信号を生成するが、このディジタル信号プロセッサは、Me s seyアルゴリズム、すなわちＢＣＨコード化データを解読するための既知のアル ゴリズムを実施するものである。Messeyアルゴリズムは、ヘッダコードワードに 対する最高６のエラーロケータ多項式係数と、ペイロードコードワードに対する 最高５のエラーロケータ多項係数を生成する。Massey algorithmに関する詳細は 、IEEE Transactions on Information Theory,IT-15pp，122-127(1969)のJ.L.Ma sseyの「Shift-Register Synthesis and BCH Decoding」なる論文に記載されて いる。 Chienのサーチ機能プロセッサ４５０は、デュアルポートＲＡＭから記憶され たＡＴＭセルを検索し、それらのエラーロケータ多項係数を使用してヘッダおよ びペイロードを修正する。好ましくは、Chienサーチ機能プロセッサ４５０は、 それぞれヘッダおよびペイロードに対する６および７の直線フィードバックシフ トレジスタを有する。Chienサーチ機能についての詳細は、IEEE Transaction on Information Theory，IT-18，pp.357-363(1964)のR.T.Chienの「Cyclic Decodi ng Procedures for Bose-Chaudhuri-Hocquenghen Codes」なる論文に記載されて いる。 修正されたビットの数は、エラーロケータ多項式の次数に等しくすべきである 。不一致は修正不能なビットエラーを指示する。修正不能なエラーがセルペイロ ード内に起こると、プロセッサ４５０は、それ自身の判断で、無変更のものに沿 ってペイロードをパスする。上述のように、ボイスおよびビデオ内のエラーは容 認でき、そしてＴＣＰ／ＩＰ関数は、再伝送を要求することによってペイロード エラーを処理する。プロセッサ４５０内のカウンタは、受信されたセルの総数、 ヘッダコードのデコーディングの失敗２起因して捨てられるセルの数を記録し、 そして変幻性のあるレートの設計を指示する。 戦術ＡＴＭセルデコーダ４００は、好ましくは、ＶＨＤＬコード化ハードウェ アおよびアセンブリラングウイッジファームウェアを含むのがよい。フレームプ ロセッサ４１０、ヘッダおよびペイロードシンドロームプロセッサ４２０，４２ ５，およびChienサーチ機能プロセッサ４５は、好ましくは２つのフィールドプ ログラマブルゲート配列で実施されるのがよい。ディジタル信号プロセッサ４４ ０は、好ましくはファームウエアで実施されるのがよい。もちろん、他の技術も 使用できる。 ４．マルチレートエンコーダ／デコーダ 可変チャンネル条件は、最悪の条件に対するエラー修正／検出コードセットを 採用すべきことを従来のエンコーダおよびデコーダに強制した。本発明に従う方 法は、エラー修正／検出コードを選択して現在のチャンネル条件に一致させるこ とによって、戦術ＡＴＭフォーマットの効率を改善する。選択のコードは、現在 のＢＥＲに対して必要とされるサービスの品質を生ずる最高効率コードである。 これは、効率が高くなればなるほど、パリティビットの数は少なくなり、オーバ ーヘッド（コードパリティビット）は低くなり、そしてそのときチャンネル条件 は厳しさが減ずるからである。 ２進ＢＣＨコードはこのような変幻性に対して手頃な機構を提供する。何故な らば、多数の２進ＢＣＨコードの存在は、選択すべき広い選択のブロック長、レ ート、エラー修正パワーを提供する。さらに、ＢＣＨデコーダは、制御レートの 変更に必要な情報を提供する、コードワード当たり修正されるエラーの平均数を 計算するように構成できる。戦術ＡＴＭに対する全デュプレックス通信回路は、 レートの変更を要求する機構を提供する。 図５Ａは、数種のエンコーダ／デコーダセット５１２〜５１２をもつシステム ５００を示している。各エンコーダ／デコーダセットは、三つのキーパラメータ 、すなわち（１）修正されるべき数またはエラー、（２）基本多項式係数、およ び（３）ジェネレータ多項式係数より成る。最初の二つのパラメータは、ハード ウェアを構成するのに使用される。エンコーダ／デコーダセット５１０〜５１２ は、ヘッダに対する単一、二重および三重エラー検出および修正を構成するのに しようできるような３つのパラメータセットを例示する。類似のパラメータセッ トが、ペイロードエラー検出および修正コードを構成するのに必要とされよう。 図５Ｂは、選択可能なエラーコード化を行うための一つの可能な代替アーキテ クチャを示す線図である。変幻性のエンコーダ５２０は、所望の範囲におけるコ ードを処理するように構成される。 エンコーダ５２０は、次数ｒのジェネレータ多項式ｇ（ｘ）により形成される 周期的コードである（ここで、ｒはコードワードあたりのパリティチェックの数 である）。エンコーダ５２０は、所望の構造をもつコードワードを発生し得るか ら、ｒ段をもつ直線フィードバックシフトレジスタを使用する。コードワードを 生成するのに使用されるデータを変更することによって、エンコーダ５２０の変 幻性のあるアーキテクチャは、ｒより小さい次数をもつジェネレータ多項式によ り定められるＢＣＨコードを実施し得る。 エンコーダ５２０内の制御装置５２５は、その記憶要素５３２，５３３，５３ ４，５３５および５３６をゼロにセットし、ジェネレータ多項式係数ｇ_iを係数 レジスタ５４０にロードすることによってシフトレジスタ５３０をイニシャライ ズする。次に、制御装置５２５は、フィードバックを可能化しながら情報ビット （ｉｊ）を通信チャンネル５５０およびシフトレジスタ５３０中にシフトするこ とによってコードワードのパリティチェックビットを生ずる。最後の情報ビット を処理後、シフトレジスタ５３０は、ｒのパリティチェックビットを含む。フィ ードバックを不能状態にしてレジスタ５３０をさらにｒ回クロックすると、ｒの パリティチェックビットはチャンネルにシフトされる。この最後の動作も、レジ スタの記憶要素をゼロに再イニシャライズする。 同数のパリティビットを維持しながらコードワード当りの情報ビットの数を減 ずることによりコードを短縮すると、エラー修正性能が改善される。コードをｓ ビットだけ短縮すると、長さｎ’＝ｎ−ｓのブロックを生ずるが、これはコード ワード当りｒのパリティチェックをもつｋ’＝ｋ−ｓの情報を保護する。短縮化 されたコードは、非短縮コードと同数のエラーを修正するのに使用できる。 ＢＣＨコードは、ｓの上位情報ビット位置を除去することによって短縮される 。ｋ’の情報ビットは、同時にシフトレジスタ５３０にシフトされ、通信チャン ネルおよびｒのパリティチェックビットが上述のように決定される。これは、非 短縮の上位のｓの情報ビット位置をゼロにセットすることを有効に包含する。上 位のゼロはコード化プロセスに影響を有しないから、廃棄される。 （８２）および（４２１、３７６）コードは、ペイロードおよびヘッダサイズ に整合すべき短縮ＢＣＨコードである。（８２、４０）コードは、４５ビットだ け短縮された（１２７，８５）コードである。（４２１，３７６）コードは、９ ０ビットだけ短縮された（５１１，４６６）コードである。 シフトレジスタ５３０のアーキテクチャは、次数ｒ’＜ｒをもつをもつ多項式 を受け入れる。そうするには、ｒ’の係数を係数レジスタ５４０にロードするこ とを要し、それにより多項式の最上位ビットをレジスタ５３０の最上位ビットと 整列させる。係数をもたない残りのレジスタ５３０の残りの回ビット位置は、ゼ ロにセットされる。これは、入力または出力回路を変えることなく、レジスタの 必要でない段階を有効にマスタする。 好ましい実施形態において、制御装置５２５は、適当なコードを決定し、係数 およびコードワードのロードを適当に制御する。好ましくは、制御装置５２５は 、変幻自在ににコード化されたワードを解読するに必要な情報をデコーダに指示 するものである。 エンコーダ５２０はｒの単一ビットレジスタを有しており、そして該レジスタ は、次数ｒのＧＦ（２）からの係数をもつ２進多項式の全係数ｇ₀−ｇ_r-1を含む 。最上位ビットｇ_rは、「１」にハードワイヤ接続されおり、シフトレジスタの 最上位ビットからフィードバックを提供する。係数が「１」であれば、その係数 に対するＡＮＤゲートがイネーブルされ、シフトレジスタのＭＳＢが対応するシ フトレジスタ段階に対する通常入力と排他的ＯＲを取られることを可能にする。 係数が「０」であると、フィードバックは不能化され、通常入力は変更されない 。 同じ回路を使用し、次数ｒ’＜ｒの他のジェネレータ多項式ｇ’を使用してデ ータをコード化すると、ｒ’の２進係数が最高位でスタートする対応するｇｉの レジスタにロードされる。残りの低位のレジスタは、それに「０」をロードする ことによって不能化される。 図５Ｃは７段の一般化シフトレジスタのブロック図である。このシフトレジス タは、変幻性デコーダにより使用され、戦術ＡＴＭフレームのヘッダ部分の部分 的シンドロームを計算する。シフトレジスタの各ビットｂ０〜ｂ６は、一組のＡ ＮＤゲートとそれに続く排他的ＯＲトリーを介して全シフトレジスタに相互接続 されることに注目されたい。ＡＮＤゲートは、シフトレジスタビットｂ０〜ｂ７ のどれが特定の位置におけるフィードバックにフィードバックに貢献するかを選 択する。フィードバックは、図５のマスク値テーブルにより特定されるマスクレ ジスタ値により可能化される。例えば、もしもシフトレジスタ値が、図５Ａの単 一のエラー修正コードに対するＳ１部分シンドロームを計算するように構成され るべき場合、マスクレジスタ値ｍ１、ｊ（ｊ＝０，１，----，６）が、コラムＳ １／Ｃ１化にリストされた７つの１６進数字である。例えば、マスクレジスタ値 ２０（Ｈ）＝１０００００（Ｂ）は、ｂ０にたいする入力を形成するため到来す る受信メッセージビットビットｒｉと加算されるべきビット位置ｂ５からのフィ ードバックを選択する。テーブル内のマスクレジスタ値は、コードを特定する基 本多項式から直接に生成される。 図６は、２進ＢＣＨコードワードを解読する次の３ステップを遂行する本発明 に従う変幻自在のデコーダ６００のブロック図である。すなわち、（１）受信さ れたワードのシンドロームを計算し、（２）シンドロームからエラーロケータ多 項式を見出し、そして（３）エラーロケータ多項式のルートを見つけてエラーを 修正する。デコーダ６００は、シンドロームコンピュータセクション６１０、Ch ienサーチセクション６２０およびMesseyアルゴリズムセクション６３０を含む 。シンドロームコンピュータセクション６０およびChienサーチセクション６２ ０、すなわちエラーロケータ多項式のルートを見出すセクションは両方とも、一 般化されたフィードバックシフトレジスタ回路で実施できる。Messeyアルゴリズ ムは、修正されるべき最大数のエラーの選択を可能にする一般的方法で実施され る。 受信されたコードワード内のｔのエラー修正できるデコーダ６００は、シンド ロームを計算するための１または２ｔの一般化されたシフトレジスタ６１１，６ １２，----，（ｔを図示）およびChienサーチセクション６２０内の追加のｔの 一般化されたシフトレジスタを有する。ｔの一般化シフトレジスタがシンドロー ム計算のために使用されるならば、他のｔのシンドロームは平方により計算され る。 シンドロームについての詳細は、MIT press，Cambridge,マサチュセッツ所在， １９６１年発行、のW.W.Peterson著「Error-Correcting Code」に記載されてい る。一般化シフトレジスタ６１１〜６１４および６２１〜６２４の各々は、最高 ２ｍ−１ビットまでのコードワードに作用すべきｍ段を有している。 Masseyアルゴリズムセクション６３０は、プログラマブルプロセッサ６３１ を含む。好ましくは、プロセッサ６３１およびシンドローム計算および遅延サー チのための２ｔまたは３ｔの一般化シフトレジスタは、アプリケーションに特有 の集積回路（ＡＳＩＣ）中に集積される。ＡＳＩＣは、すべての必要なシフトレ ジスタ構成データを保持するために十分のメモリ記憶位置を含む。 デコーダ６００は、Masseyプロセッサに（ｔ）修正されるべきエラーの数ｔ、 （２）ＧＦ（２^m）の表示を得るためにしようされる基本多項式ｐ（ｘ）次数ｍ 、（３）ＧＦ（２）からのｐ（ｘ）の係数を表すｍ−組および（４）短縮コード ワード長ｎ’≦ｎ＝２^m−１を供給することによってイニシャライズされる。 Masseyプロセッサ６３１はそれ自体を構成し、ＧＦ（２^m）を表す表を発生す る。プロセッサ６３１は、マトリックスＭ^Tとして表されるシフトレジスタ構成 マスク値Ｍ_k,i+jを構成メモリ６３２に書き込む。 この設計により、チャンネル条件が変わるときにそれ自体を構成し得る高速度 集積回路（ＶＨＳＩＣ）２進ＢＣＨデコーダが可能となる。またこのアーキテク チャは、チャンネル条件に一致するようにコードレートおよびエラー修正パワー の選択を可能にする。効率は、必要とされるＱＯＳを提供する最高レートコード を選択することによって改善される。 ５．インターリーヴィング エラーは普通チャンネルのノイズまたはフェージングから来る。独立のエラー はランダムに起こるが、他の相関エラーはバーストで起こる。バーストエラーは 特別の問題を与える。何故ならば、これらのエラーは、コードの修正能力を越え 、エラー修正を阻止することがときどきあるからである。ブーストエラーは、一 組の連続エラービットとして、あるいはエラービットにより囲まれた連続ビット として現れ、そして後者の場合囲まれたビットの約半分がエラーである。 バーストエラーの存在下に低セル損出を維持することは、ボイスおよびビデオ 伝送のために重要である。何故ならば、上述のように、適時のセルの供給が特に 重要だからである。 ヘッダ２３０をペイロード２４０とインターリーフィングすることは、戦術Ａ ＴＭセル２２０に対するバーストエラーの影響を軽減する。何故ならば、ヘッダ ビットをセル２２０上に広げることは、エラーの連続性を減ずるからである。適 正なインターリーフィングに関するセル損出は、非常に長いバーストに対しての み起こる。 簡単にするために、各戦術ＡＴＭフレーム２００の開始時点における同期記号 ２１０内の５つの同期ビットは、ヘッダおよびペイロードとインターリーフされ ない。その代わり、同期記号２１０は各フレームの開始時点に留まる。同期記号 ２１０は、各フレームの開始時点に現れる。 フレーム２００に対する好ましいインターリーフィングは４つのペイロードを ヘッダビットで交番させ、各パターン内に下記のパターンを創成することである 。すなわち、 Ｓ−Ｓ−Ｓ−Ｓ−Ｈ−Ｐ−Ｐ−Ｐ−Ｐ−Ｈ−Ｐ−Ｐ−Ｐ−Ｐ−Ｈ−Ｐ−Ｐ−Ｐ −Ｐ−Ｈ−Ｐ−Ｐ−Ｐ−Ｐ−Ｈ−---- ここで、Ｓは同期ビットを表し、Ｈはヘッダビットを表し、Ｐはペイロードビッ トを表す。このパターンは、全フレームに対して保持できない。何故ならば、４ ２１のペイロードと８２のみのヘッダビットが存在するからである。それゆえ、 第１の８２組のペイロード度ビットのみがインターリーフされる。このため、セ ルの端部の最後のヘッダビットに続いて、４２１−（８２×４）すなわち（４２ １−３２８）＝９３のペイロードが残る。ペイロードの自然の順番はその他の点 では変更されない。 各ヘッダビット間に４つのペイロードを挿入することは、ヘッダとペイロード の両者がコード化されるときと、ヘッダのみがコード化されるときに有効である 。後者の場合、セルの端部の最後のヘッダに続いて（３７６−３２８）＝４８の ペイロードが存在する。 インターリーフィングも同期中に役立つ。セルおよびフレーム同期は、二つの 未関連の事象、同期記号の検出およびヘッダコードワードの成功裏のでコーディ ングに基づく。インターリーフィング技術は、ヘッダコードの周期的構造を除去 し、セルが若干非整合のときの不正なでコーディングの確率を減ずる。これは、 誤フレーミングの確率を減ずる。 ６．セル同期 セル同期は、各フレーム２００（図２Ｂ）の開始時における５ビットフレーミ ング記号２１０を使用する。収集中、フレームプロセッサ４１０は、２つの連続 セルに先行する２つの同期セルの成功裏の検出後のみ、戦術的フレーミングの前 提を発生する。違いのない（すなわちエラーのない）二つの記号の検出を厳格に 要求することも、誤同期の確率を減ずる。不正なデコーディングの確率を減ずる インターリーヴィングと違いのない同期記号の検出の必要性の組合せは、誤同期 の確率は容認し得る程度に低い結果をもたらす。 もしも、二つの同期記号２１０を成功裏に検出後、フレームプロセッサ４１０ が第２の同期記号に続くヘッダコードワードを成功裏に検出すると、フレームプ ロセッサ４１０はフレーミング成功を宣言する。そうでない場合、フレームプロ セッサ４１０は、フレーミング記号を検出する次の試みを開始する。同期が一度 設定されて、もしもフレームプロセッサ４１０がその後２連続セルの間ヘッダを 検出しないと、プロセッサはフレーミングが失われるべきことを宣言する。 同期記号値に対する好ましいビットシーケンスは、下記の５ビットパターンで あり、そしてこれは１０００１および０１１１０を交番する。これらの記号値は 、各逐次の戦術ＡＴＭセル（例えば１０００１，０１１１０，１０００１，０１ １１０，----）と交番する。それゆえ、有効な１０ビットフレーミングパターン （２つの連続セルからの）は、１０００１０１１１０パターンか０１１１０１０ ００１パターンとなる。 １０ビットのフレーミングパターンは、次の理由で二つの同期フィールド（す なわち２つの連続セルに先行する５ビット記号）に分割される。まず、そのよう にすることは、フレーミング記号の伝送帯域幅のオーバーヘッドを半分にする。 第２にパターンを分割することはまた、ＡＴＭセルトラフィックの反復的性質（ 例えば、すべて１であるアイドルセル）を利用する。 上述の戦術ＡＴＭアイドルセルは、ＡＴＭ Forum/ITU標準に従う。ＶＰＩ／Ｖ ＣＩフィールドは、リンク保守モードが同調されたときのＬＭビットを除きすべ てゼロである。アイドルセルのペイロードは、すべてゼロを含むＢＣＨコードワ ードとの混同を招くことがある全部ゼロの使用を避けるために全部１である。ほ とんどゼロを含む非整合ワードは不正に解読されるかもしれないが、これは誤フ レーミングをもたらすことがある。 上述のフレーミング記号および分割されたフレーミングパターンは、誤フレー ミングの仮定の確率を減ずる。一つのパターンは、少なくとも４つのゼロのスト リングであるが、これはインターリーフされたアイドル戦術ＡＴＭセルでは起こ らない。他のパターンにおける４より少ない連続の１のストリングは、インター リーフされた戦術ＡＴＭアイドルセルで支配的である４つの連続の１を避けてい る。 加えて、二つの同期フィールドは、他のパターンの対応するビットと反対の５ ビットを有する。これらの「対蹠的」ビットは、誤フレームの仮定のかの確率を 減ずる。何故ならばフレーミングパターンの同期フィールドは、二つの連続セル を横切って広げられるからである。連続的な同一セルの場合、誤フレームの仮定 は不可能である。何故ならば、各セルのヘッダおよびペイロードが同一であった としても、各セルの同期フィールドは異なるであろうからである。整合が一つの 同期フィールド内で起こった場合、定義により、４ビットだけ異なる他の同期フ ィールド整合しないであろう。何故ならば、同期フィールドは、同じ連続セル内 の同じビット位置に比較されるからである。 平均収集時間は、三つのＡＴＭセルを受信するに必要な時間より短い。誤フレ ーミングの確率は、単位試行１．７×１０^-7である。フレーミングの誤宣言損失 は、１０^-3のランダムなエラーチャンネル上で１．３×１０^-23である。フレー ミングの誤宣言損失の確率は、０．９９９８である。 エラー検出／修正コード、インターリーフィングおよび同期の先行の説明で、 全セルについて理解できる。基本のホーマットは、５ビットフレーミング記号（ Ａ＝１０００１またはＢ＝０．１１１０）およびそれに続く、ヘッダおよびペイ ロードコードワードを表す５０３ビットである。８２ビットのヘッダコードワー ドは、隣接ビット間に４の分離を使用して４２１ビットのペイロードコードワー ド内にインターリーフされる。ヘッダコードは、各受信されたワード内の６ビッ トまでのエラーを修正でき、インターリーフィングは、受信されたワード内に６ ワード以上のエラーがある場合、密なエラーバーストは少なくとも３５の連続チ ャンネルビットに影響するはずであることを意味する。 基本のセルホーマットは、長い一連の戦術ＡＴＭセルの伝送を許容するように 反復される。フレミングセルは、各伝送されるセルがＡＢパターンまたはＢＡパ ターンにより登録されるように交番する。かくして、必要とされる５０３ビット の分離をもついずれかのフレーミングパターンの検出は、フレーミングの仮定を 定める。 小さなフォームアラームの確率を得るためには、正確なＡＢまたはＢＡ整合が 行われなければならない。一度試験的な仮定が生成されると、これは、コードか セルのインターリーフを解き、得られたヘッダコードワードを解読を試みること によって試験される。解読の試みが成功すると、すなわち、６またはそれより少 ないエラーは修正され、フレーミングの仮定が確認される。そうでない場合、他 の仮定に対する探求が続けられる。 以下はフレーミングのアルゴリズムを記述する。 （１）到来ビットストリームを一時メモリに保存。 （２）フレーミングパターンＡＢ（またはＢＡ）の発生について試験。 （３）違いのない５０３ビットにより表示される代替のフレーミングパターン ＢＡ（またはＡＢ）の一時記憶を試験。なければ、ステップ（５）に進行。 （４）検出されたフレーミング記号に続く仮定されたセル内のヘッダコードワ ードのインターリーフを解き、対応するヘッダコードワードの解読を試行。この 試行が成功ならば、すなわち、６またはそれ以下のエラーが見出され修正されれ ば、フレーミング収集を宣言、解読されたヘッダおよびペイロードデータの供給 を開始。そうでなければ、ステップ（５）に進行。 （５）登録の仮定をスリップ、ステップ（２）に戻る。 このアルゴリズムにおいて、フレーミングの仮定の確認のためには一つの満足 できるヘッダの解読が必要とされ、フレーミングの損失の宣言するためには、二 つの連続的ヘッダコードの損失の失敗が必要とされる。しかし、いずれかの決定 のためには、他のパラメータも使用されよう。 ７．戦術ＡＴＭアダプテーション層形式１ ＡＴＭアダプテーション層（ＡＡＬ）は、より高い層伝送フォーマットをＡＴ Ｍ層と両立するフォーマットに適合させる。ＡＡＬ形式は、伝送されるより高い 層のフォーマットに依存する。ボイス、ビデオおよびデータはすべて、異なるＡ ＡＬを必要とする。 商業的環境においては、ＡＴＭネットワークは、アナログボイスを、６４ｋｂ ／ｓパルスコード変調（ＰＣＭ）ワードとして電話回路網中に伝送する。個々の ６４ｋｂ／ｓＰＣＭ呼び（ＤＳ−０）は、２４の群（ＤＳ−１）に時分割多重化 される。これらの２４の呼びの群は、より高レベル（２４の多重）の群に多重化 される。かくして、商業的ＡＴＭ形式１の場合、ＡＡＬ（ＡＡＬ−１）は、単一 の６４ｋｂ／ｓＰＣＭ呼びまたはＮの多重化６４ｋｂ／ｓＰＣＭ予備を標準のＡ ＴＭセル１８０（図２Ａ）のペイロードに挿入のため３８４ビットセグメントに 変換できる。 より一般的には、ＰＣＭボイスに対するＡＡＬ１の商業的実施形態は、普通Ｔ １（２４チャンネル）またはＥ１（３２チャンネル）群にインターフェース接続 されるように設計される。これらのＴ１またはＥ１群は、全体としてセルに収納 するか（非構造化ＡＡＬ１と称される）、個々の６４Ｋｂｐｓチャンネルをデマ ルチプレックスし、個々にすなわちＮの群で（Ｎ＝Ｔ１に対して１〜２４、Ｅ１ に対して１〜３２）セル中に収納する（構造化ＡＡＬ１と称される）。Ｔ１また はＥ１群上の各チャンネルは、６４Ｋｂｐｓにおいてのみ動作し、ボイスまたは データとし得る。標準構造化ＡＡＬ１は、最高４７バイトのデータを単一のセル 中に多重化する。各バイトはソースＴ１またはＥ１群上のあるチャンネルに対応 する。ただし、Ａ／Ｂビット信号情報がセル内の最後のバイトのあるものを占め るあるモードにあるものを除く。個々のチャンネルは特定のセル内において反復 してよく、そして、１以上のチャンネルがセルストリームに割り当てられる場合 （ＡＡＬプロセス）、反復チャンネルパターンは、多くのセルを跨いてよい。こ の場合、受信端で、セルストリームをどのように再組立し、チャンネルをＴ１ま たはＥ１インターフェース上の適正な時関すスロット中に多重化すべきかを決定 できるようにストラクチャポインタが使用される。この８ビットストラクチャポ インタは、各８セルに１度セルペイロード内に追加の１バイとを取り、その特定 のセル内にＰＣＭそーすチャンネルに対する４６バイトのみを残す。 図７は、標準ＡＡＬが本発明に従うＡＴＭプロトコルスタック内に適合するか を示素概略線図である。特定のサービス形式（例えばデータまたはボイス）に対 するＡＡＬは、ユーザの情報をＡＴＭフォーマットに変換し、ついで目的地へ供 給のためユーザ情報を原フォーマットに再組立する。 図８は一般的ＡＡＬ構造体の記号図である。ＡＡＬプロセッサは、ＡＴＭペイ ロードを作り出すまでヘッダまたはトレイラをもつユーザ情報ストリームのセグ メントを逐次カプセル化する。デスティネーションノードにて、ＡＡＬプロセッ サは、ヘッダおよびトレイラ情報を使用して、ペイロードを原フォーマットに変 換し、到来カプセルか情報を以下に処理すべきかをＡＡＬサブ層の各々に指示す る。 標準ＡＡＬは戦術的環境においては作用しない。何故ならば、戦術的環境にお いては、それぞれＣＶＳＤ（連続的可変スロープデルタ）アナログ／ディジタル およびディジタル／アナログコンバータ１３２，１３７（図１）のようなＡ／Ｄ およびＤ／Ａコンバータで、アナログボイスを１６ｋｂ／ｓおよび３２ｋｂ／ｓ ＣＶＳＤ変調信号に、およびその逆に変換する。代わりに、本発明に従う方法は 、ＴＡＡＬ−１プロセッサ１３０、１３５（図１）を必要とする。これらのプロ セッサは、ＣＶＳＤ変調信号を、図２Ｂに示されるフォーマットを有する戦術Ａ ＴＭセルで伝送のためペイロードセグメントにパックする。 商業的応用と同様に、ＴＡＡＬ−１プロセッサ１３０，１３５は、戦術ＣＶＳ Ｄボイスまたはデータ呼びを多重化解除し、単一の１６または３２ｋｂ／ｓＣＶ ＳＤボイスまたはデータ呼び（または一群のＮの多重化１６または３２ｋｂ／ｓ ＣＶＳＤ呼び）を３８４ビットのセグメントに入れる。図９は、本発明に従うＴ ＡＡＬ−セル９００の線図である。セル９００の第１の８ビットは、ＴＡＡＬ− １ヘッダ９１０を構成し、後続の３７６ビットはＣＶＳＤ情報（またはデータ） ９２０を含む。ＴＡＡＬ−ヘッダ９１０は、下記のものを含む。すなわち、（１ ）ＣＳＩ(Convergence Sublayer Indicator)、これはＴＡＡＬ−１に対して０に セットされる、（２）ＳＮ(Sequence Number)、これはソースＴＡＡＬ−１プロ セスにより計算され挿入され、そしてセルが失われたかどうかを決定するために 受信端部で使用されるモジュロ８計数値である、（３）ＣＲＣ(Cyclic Redundan cy Check)、これはＣＳＩおよびＳＮビットを横切ってソースＴＡＡＬ−１プロ セスにより計算され挿入され、かつＰビットと一緒にＣＳＩおよびＳＮのエ ラー検出および１ビット修正のため受信端部により使用される、および（４）パ リティ、これはＣＳＩ，ＳＮおよびＣＲＣより成る７ビットコードワードを横切 ってソースＴＡＡＬ−１プロセスにより計算され挿入された偶数パリティである 、を含む。 ＴＡＡＬ−プロセッサ１３０、１３５は、単位セル当り単一のボイスまたはデ ータチャンネル、または単位セル当たり多重の（時同期ＴＤＭ）ボイスまたはデ ータチャンネルを可能にする。これらのプロセッサはまた、ボイスまたはデータ を搬送するセルのタンデムなＡＴＭスイッチングを可能にし、仮想回路当り一つ のＡＡＬプロセスを提供する。加えて、ＴＡＡＬ−１におけるセル損出期間中、 またはバッファアンダーフロー中、指示されている呼びの形式に適当なフィルデ ータがＴＤＭのユーザに提示される。 二つの１０２４チャンネル群へのＣＶＳＤインターフェースに対するＴＡＡＬ −１プロセッサおよび各チャンネルは、１６，３２または６４Ｋｂｐｓで動作し 、ＣＶＳＤボイスボイス、ＰＣＭボイスまたはデータを搬送し得る。二つの１０ ２４チャンネル群は多重化を解除され、そしてこれらのチャンネルの４００まで が、ＴＡＡＬ−１を使用してセルへの個々のカプセル化のため動的に選択できる 。加えて、各ＴＡＡＬ−１は、適正な速度で動作するように、ソースチャンネル （１６、３２または６４Ｋｂｐｓ）のデータ速度に基づいて動的に構成される。 ４７バイトまでのデータを単一のセルにカプセル化できるが、ここで各バイトは ソースの１０２４チャンネル群上のチャンネルに対応している。単一セルストリ ーム内にな重化された各チャンネル（単一ＡＡＬプロセス）は、同じデータ速度 で動作しなければならない。個々のチャンネルは特定のセル内で反復でき、そし てもしも１以上のチャンネルがセルストリームに割り当てられると（ＡＡＬプロ セス）、チャンネルの反復パターンは、複数のチャンネルを跨ぐことを許容され ない。何故ならば、ＴＡＡＬ−１はストラクチャポインタを使用しないからであ る。ストラクチャポインタの代わりに、ＴＡＡＬ−１は、セルペイロード内にお いて重整列を使用し、伝送のため情報を組み立てるときに使用するための複数チ ャンネル構造を表す。 商用ＡＡＬ１に対して定められたストラクチャポインタは、ある種のエラー検 出または修正により保護されず、それゆえ、高ビットエラーレート（ＢＥＲ）の 環境においては検出されないような変造を受ける。加えて、高セル損失の状況下 においては、商用ＡＡＬはソースに関する同期を損失し、同期に戻る前にストラ クチャポインタの再収集しなければならないが、これはデータが頻繁に損失する ことを意味する。ＡＡＬ−１は、構造が各セルにおいて一貫的に反復されること を保証するから、受信端がセルストリームを再組立しチャンネルを１０２４のチ ャンネル群上においてチャンネルを適正位置に多重化できることを保証するため に何らかの種類のポインタ機構に依存することを要しない。それゆえ、ＴＡＡＬ −１は、商用ＡＡＬ１と同様に何ら同期損失の問題を受けない。 セル遅延変動（ＣＤＶ）は商用ネットワークにおいては小さいから、商用ＡＡ Ｌ−１の実施は普通小さなりアセンブリバッファを使用する。これらのリアセン ブリバッファは、マイクロ秒ないし非常に小さなミリ秒範囲におけるＣＤＶを吸 収するように設計される。戦術環境においては、ＣＤＶは大きくなり時々ほとん ど２００ｍｓになることがある。ＴＡＡＬ−１の実施形態は、特に、非常に小さ な商用類似の値から最悪の場合の戦術用の値までの予測される幅広いＣＤＶ値を 取り扱うように設計された。 加えて、ＡＡＬ−１の商用の実施は、普通、損失セルまたはセルの欠乏がある とき、リアセンブリプロセスから提示されるフィルパターンの選択を許容しない 。商用の実施は、ユーザが選択可能でないデフォルトを使用する。ＴＡＡＬ−１ は、最高４００のＡＡＬの各々に対して反復的８ビットパターンの個々の選択を 可能にする。それゆえ、フィルパターンは、カプセル化されるべきソースデータ の性質に基づいて適当に選択することができる。 １具体例において、単一のカードは、単位セル当たり４７のＴＤＭチャネルお よび二重のＴＤＭインターフェースと同時にランする４００の独立のＡＡＬプロ セスを支持し得る。単位ＡＡＬプロセス当たり１６のセルリアセンブリバッファ 、１２８まで拡張し得る、迅速ＡＡＬシーケンスナンバアルゴリズムが存在し得 、ストラクチャポインタを要しない。さらに、単位ＡＡＬプロセス当り一つの動 的に構成可能なフィルパターン、単位ＡＡＬプロセス当り変幻性のあるバッファ 機構も存在する。加えて、本発明に従うシステムは、単位ＡＡＬプロセス当り可 変のセルの利用（セルが部分的に充填される方法）、１６ｋｂ／ｓのＣＶＳＤ、 ３２ｋｂ／ｓのＣＶＳＤ、および／または６４ｋｂ／ｓのＰＣＭ動作を同時に支 持する。また、ＴＡＡＬ−１ヘッダは、パワフルなエラー制御コード化、例えば （８２、４０）２進ＢＣＨコードにより保護される。 当技術に精通したものであれば、請求の範囲の記載から逸脱することなく本発 明の方法および装置に種々の変化、変更をなしえることが認められよう。 当業者であれば、明細書および本発明の実施例例についての考察から本発明の 他の具体例は明らかであろう。本発明は、以下の請求の範囲の記載によってのみ 限定されるものであることを理解されたい。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＣＡ，ＪＰ (72)発明者 ミチェルソン，アーノルド エム. アメリカ合衆国 02090 マサチューセッ ツ，ウエストウッド，ハートフォード ス トリート 569 (72)発明者 フリーマン，デイビッド エフ. アメリカ合衆国 01730―1308 マサチュ ーセッツ，ベッドフォード，バーリントン ロード 44 (72)発明者 サンフォード，ジョーゼフ エム. アメリカ合衆国 14120 ニューヨーク, ノース トナワンダ，ロンクロフ ドライ ブ 401 (72)発明者 ポープ，フランク ビー．，ジュニア アメリカ合衆国 02174 マサチューセッ ツ，アーリントン，ジョージ ストリート 134 (72)発明者 ウエットモー，ロレンス シー. アメリカ合衆国 02192 マサチューセッ ツ，ニーダム，ハイ ロック ストリート 398 (72)発明者 ネイグル，ラッセル ジェイ. アメリカ合衆国 01453 マサチューセッ ツ，レミンスター，フィフス ストリート 128 (72)発明者 シモネリ，ジョーゼフ ジェイ. アメリカ合衆国 01746 マサチューセッ ツ，ホリストン，ウッズ クローシング 20

Claims (1)

1. 【特許請求の範囲】 １． 戦術ペイロードデータを含むフレームを作成する方法であって、 ペイロードデータの一部をフレーム内のセルの固定サイズ戦術ペイロード部分に 配置し、 セルに対するルーティング情報を含むセルの戦術固定サイズヘッダ部分を形成 し、 セルに同期記号を付加する データプロセッサにより実行される諸ステップを含むことを特徴とするフレーム 作成方法。 ２． 前記のペイロードデータの一部をセルのペイロード部分に配置するステッ プが、ヘッダ情報に対するヘッダ位置の４０ビットを使用するサブステップを含 む請求項１記載の方法。 ３． 前記の戦術固定サイズヘッダ部分を形成するステップが、ヘッダをヘッダ 部分の４０ビット中に配置するサブステップを含む請求項１記載の方法。 ４． 前記の戦術固定サイズヘッダ部分を形成するステップが、ペイロードの８ ビットをヘッダ部分中に配置するサブステップを含む請求項１記載の方法。 ５． 前記の同期記号を付加するステップが、５ビットの同期記号を挿入するサ ブステップを含む請求項１記載の方法。 ６． 前記の同期記号を付加するステップが、交互のフレーム上に異なる同期記 号を配置するサブステップを含む請求項５記載の方法。 ７． 前記の交互のフレーム上に異なる同期記号を配置するサブステップが、５ ビットの同期記号を使用するサブステップを含む請求項６記載の方法。 ８． 前記の５ビットの同期記号を使用するサブステップが、同期記号として１ ０００１および０１１１０を使用することを含む請求項７記載の方法。 ９． 第１のエラー検出／修正コードを使用して、ペイロード部分と別個にセル のヘッダ部分をコード化するステップを含む請求項４記載の方法。 １０． 前記第１コードと異なる第２のエラー検出／修正コードでセルのペイロ ード部分をコード化するステップを含む請求項９記載の方法。 １１． （４２１，３７６）ＢＣＨエラー検出／修正コードでセルのペイロード 部分をコード化するステップを含む請求項１０記載の方法。 １２． 前記のセルのヘッダ部分をコード化するステップが、（８２，４０）Ｂ ＣＨコードを使用するサブステップを含む請求項９記載の方法。 １３． エラー検出／修正コードをもつヘッダデータおよびペイロードデータを 有するＡＴＭセルから戦術ＡＴＭフレームを作成する方法であって、 フレームのヘッダ部分中に、エラー検出／修正コード以外のＡＴＭセルからの データを配置し、 ＡＴＭセルからのペイロードデータの一部をフレームのヘッダ部分中に配置し 、ペイロードの残部をフレームのペイロード部分中に配置し、 セルに同期記号を付加する データプロセッサにより実行される諸ステップを含むことを特徴とするＡＴＭセ ルから戦術ＡＴＭフレームを作成する方法。 １４． 前記のペイロードデータの一部をセルのペイロード部分中に配置するス テップが、前記ペイロードデータの３７６ビットをペイロード部分中に配置する サブステップを含む請求項１３記載の方法。 １５． 前記のフレームのヘッダ部分中にヘッダデータを配置するステップが、 ヘッダデータの３２ビットをヘッダ部分の４０ビット中に配置するサブステップ を含む請求項１３記載の方法。 １６． 前記のＡＴＭセルからのペイロードデータの一部をフレームのヘッダ部 分中に配置するステップが、ペイロードデータの８ビットをヘッダ部分中に配置 するサブステップを含む請求項１３記載の方法。 １７． 前記の同期記号を付加するステップが、５ビットの同期記号を挿入する サブステップを含む請求項１３記載の方法。 １８． 前記の同期記号を付加する段階が、交互のフレーム上に異なる同期記号 を配置するサブステップを含む請求項１７記載の方法。 １９． 前記の交互のフレーム上に異なる同期記号を付加するサブステップが、 ５ビットの同期記号を使用するサブステップを含む請求項１８記載の方法。 ２０． 前記の５ビットの同期記号を使用するステップが、同期記号として１０ ００１および０１１１０を使用するサブステップを含む請求項１９記載の方法。 ２１． 第１のエラー検出／修正コードを使用してペイロード部分と別個にヘッ ド部分をコード化するステップを含む請求項１３記載の方法。 ２２． 前記第１コードと異なる第２の検出／修正コードでセルのペイロード部 分をコード化するステップを含む請求項２１記載の方法。 ２３． ペイロード部分を（４２１，３７６）ＢＣＨエラー検出／修正コードで コード化するステップを含む請求項２２記載の方法。 ２４． 前記のヘッダ部分をコード化するステップが、（８２，４０）ＢＣＨコ ードを使用するサブステップを含む請求項２１記載の方法。 ２５． 戦術ペイロードデータを含むフレームを構築するためのエンコーダであ って、 ペイロードデータの一部をフレーム内のセルの固定サイズ戦術ペイロード部分 に配置する手段と、 セルに対するルーティング情報を含むセルの戦術固定サイズヘッダ部分を形成 する手段と、 セルに同期記号を付加する手段と を備えることを特徴とするエンコーダ。 ２６． 前記のペイロードデータの一部をセルのペイロード部分中に配置するた めの手段が、ペイロードの３７６ビットをペイロード部分に配置するための手段 を備える請求項２５記載のエンコーダ。 ２７． 前記のセルの戦術固定サイズヘッダ部分を形成するための手段が、ヘッ ダデータをヘッダ部分の４０ビット中に配置するための手段を備える請求項２５ 記載のエンコーダ。 ２８． 前記のセルの戦術固定サイズヘッダ部分を形成するための手段が、ペイ ロードの８ビットをヘッダ部分中に配置するための手段を備える請求項２５記載 のエンコーダ。 ２９． 前記の同期記号を付加するための手段が、５ビットの同期記号を挿入す るための手段を備える請求項２５記載のエンコーダ。 ３０． 前記の同期記号を付加するための手段が、フレームの交互のもの上に異 なる同期記号を配置するための手段を備える請求項２９記載のエンコーダ。 ３１． 前記の交互のフレーム上に異なる同期記号を配置するための手段が、５ ビットの同期記号を使用するための手段を備える請求項３０記載のエンコーダ。 ３２． 前記の５ビットの同期記号を使用するための手段が、同期記号として１ ０００１および０１１１０を使用するための手段を備える請求項３１記載のエン コーダ。 ３３． 第１のエラー検出／修正コードを使用して、ペイロード部分と別個にセ ルのヘッダ部分をコード化するための手段を備える請求項２５記載のエンコーダ 。 ３４． 前記第１コードと異なる第２のエラー検出／修正コードでセルのペイロ ード部分をコード化するための手段を備える請求項３３記載のエンコーダ。 ３５． （４２１，３７６）ＢＣＨエラー検出／修正コードでセルのペイロード 部分をコード化するための手段を備える請求項３４記載のエンコーダ。 ３６． 前記のセルのヘッダ部分をコード化するための手段が、（８２，４０） ＢＣＨコードを使用するための手段を備える請求項３０記載のエンコーダ。 ３７． エラー検出／修正コードをもつヘッダデータおよびペイロードデータを 有するＡＴＭセルから戦術ＡＴＭフレームを作成するためのエンコーダであって 、 ＡＴＭセルを受信するための手段と、 フレームのヘッダ部分中に、エラー検出／修正コード以外のＡＴＭセルからの データを転送するための手段と、 ＡＴＭセルからのペイロードデータの一部をフレームのヘッダ部分中に転送す るための手段と、 ペイロードデータの残部をフレームのペイロード部分中に転送するための手段 と、 セルに同期記号を付加するための手段と を備えることを特徴とするフレーム作成用エンコーダ。 ３８． 前記のペイロードデータの一部をセルのペイロード部分中に転送するた めの手段が、前記ペイロードデータの３７６ビットをペイロード部分中に配置す るための手段を備える請求項３７記載のエンコーダ。 ３９． 前記のフレームのヘッダ部分中にヘッダデータを転送するための手段が 、ヘッダデータの３２ビットをヘッダ部分の４０ビット中に配置するための手段 を備える請求項３７記載のエンコーダ。 ４０． 前記のＡＴＭセルからのペイロードデータの一部をフレームのヘッダ部 分中に転送するための手段が、ペイロードデータの８ビットをヘッダ部分中に配 置するための手段を備える請求項３７記載のエンコーダ。 ４１． 前記の同期記号を付加するための手段が、５ビットの同期記号を挿入す るための手段を備える請求項３７記載のエンコーダ。 ４２． 前記の同期記号を付加するための手段が、交互のフレーム上に異なる同 期記号を配置するための手段を備える請求項４１記載のエンコーダ。 ４３． 前記の交互のフレーム上に異なる同期記号を付加するための手段が、５ ビットの同期記号を使用するための手段を備える請求項４２記載のエンコーダ。 ４４． 前記の５ビットの同期記号を使用するための手段が、同期記号として１ ０００１および０１１１０を使用するための手段を備える請求項４３記載のエン コーダ。 ４５． 第１のエラー検出／修正コードを使用してペイロード部分と別個にヘッ ダ部分をコード化するための手段を備える請求項３７記載のエンコーダ。 ４６． 前記第１コードと異なる第２のエラー検出／修正コードでセルのペイロ ード部分をコード化するための手段を備える請求項４５記載のエンコーダ。 ４７． ペイロード部分を（４２１，３７６）ＢＣＨエラー検出／修正コードで コード化するための手段を備える請求項４６記載のエンコーダ。 ４８． 前記のヘッダ部分をコード化するための手段が、（８２，４０）ＢＣＨ コードを使用するための手段を備える請求項４５記載のエンコーダ。 ４９． 前記のヘッダ部分をコード化するための手段が、ヘッダパリティジェネ レータを備える請求項４５記載のエンコーダ。 ５０． 前記ヘッダパリティジェネレータが、直線フィードバック４２ビットシ フトレジスタを備える請求項４９記載のエンコーダ。 ５１． 前記のペイロード部分をコード化するための手段が、ペイロードパリテ ィジェネレータを備える請求項４６記載のエンコーダ。 ５２． 前記ペイロードパリティジェネレータが、４５ビット直線フィードバッ クシフトレジスタを備える請求項５１記載のエンコーダ。 ５３． ヘッダ部分およびおよびペイロード部分をインターリーフするための手 段を備える請求項３７記載のエンコーダ。 ５４． 前記のインターリーフするための手段が、 制御回路と、 ヘッダ部分およびペイロード部分からのデータを受信し、制御回路に応答して 、ヘッダ部分からのビットをペイロード部分からのビットのインターリーフする マルチプレクサ を備える請求項５３記載のエンコーダ。 ５５． 戦術ペイロードデータを含むフレームを作成する方法であって、 ペイロードデータの一部をフレーム内のセルの固定サイズ戦術部分に配置し、 セルに対するルーティング情報を含むセルの戦術固定サイズヘッダ部分を形成 し、 第１のエラー検出／修正コードを使用してペイロードと別個にセルのヘッダ部 分をコード化する データプロセッサにより実行される諸ステップを含むことを特徴とするフレーム 作成方法。 ５６． 前記第１コードと異なる第２のエラー検出／修正コードでセルのペイロ ード部分をコード化するステップを含む請求項５５記載の方法。 ５７． 前記のペイロードデータの一部をセルの固定サイズ戦術部分中に配置す るステップが、前記ペイロードデータの３７６ビットをペイロード部分中に配置 するサブステップを含む請求項５５記載の方法。 ５８． （４２１，３７６）ＢＣＨエラー検出／修正コードでセルのペイロード 部分をコード化するステップを含む請求項５７記載の方法。 ５９． 前記のセルの固定サイズ戦術部分を形成するステップが、ヘッダをヘッ ダ部分の４０ビット中に配置するサブステップを含む請求項５７記載の方法。 ６０． 前記のセルのヘッダ部分をコード化するステップが、（８２，４０）Ｂ ＣＨコードを使用するサブステップを含む請求項５９記載の方法。 ６１． 前記の戦術固定サイズヘッダ部分を形成するステップが、ペイロードの ８ビットをヘッダ部分中に配置するサブステップを含む請求項５９記載の方法。 ６２． 戦術ペイロードを含むフレームを構築するためのエンコーダであって、 ペイロードデータの一部をフレーム内のセルの固定サイズ戦術部分に配置する ための手段と、 セルに対するルーティング情報を含むセルの戦術固定サイズヘッダ部分を形成 するための手段と、 第１のエラー検出／修正コードを使用してペイロード部分と別個にセルのヘッ ダ部分をコード化するための手段と を備えることを特徴とするフレーム構築用エンコーダ。 ６３． 前記第１コードと異なる第２のエラー検出／修正コードでセルのペイロ ード部分をコード化するための手段を備える請求項６２記載のエンコーダ。 ６４． 前記のペイロードデータの一部をセルの固定サイズ戦術部分に配置する ための手段が、ペイロードの３７６ビットをペイロード部分中に配置するための 手段を備える請求項６２記載のエンコーダ。 ６５． （４２１，３７６）ＢＣＨエラー検出／修正コードでセルのペイロード 部分をコード化するための手段を備える請求項６３記載のエンコーダ。 ６６． 前記のセルの固定サイズ戦術部分にヘッダを配置するための手段が、ヘ ッダデータをヘッダ部分の４０ビット中に配置するための手段を備える請求項６ ２記載のエンコーダ。 ６７． 前記のセルのヘッダ部分をコード化するための手段が、（８２，４０） ＢＣＨコードを使用するための手段を備える請求項６６記載のエンコーダ。 ６８． 前記の戦術固定サイズヘッダ部分を形成するための手段が、ペイロード の８ビットをヘッダ部分中に配置するための手段を備える請求項６６記載のエン コーダ。 ６９． チャンネル上に伝送のため戦術セルの一部を変幻自在にコード化する方 法であって、 チャンネルの伝送特性に整合するようにエラー検出／修正コードを選択し、 選択されたエラー検出／修正コードを表すジェネレータ多項式係数を記憶し、 戦術セル部分の情報ビットにおいてシフトすることによって、セルの一部上でエ ラー検出／修正コードを実施するようにエンコーダを設定し、 係数に基づいて情報ビットの組合せを形成して、選択されたエラー検出／修正 コードで戦術セル部分をコード化する 諸ステップを含むことを特徴とするコード化方法。 ７０． 前記のエラー検出／修正コードを選択するステップが、チャンネルの品 質を決定するサブステップを含む請求項６９記載の方法。 ７１． 前記のエラー検出／修正コードを選択するステップが、チャンネルの品 質が劣化した場合係数の数を減ずるサブステップを含む請求項７０記載の方法。 ７２． 前記のエラー検出／修正コードを選択するステップが、チャンネルの品 質が劣化した場台係数の数を増すサブステップを含む請求項７０記載の方法。 ７３． 前記のエラー検出／修正コードを選択するステップが、チャンネルの品 質が改良された場合パリティチェックビットの数を減ずるサブステップを含む請 求項７０記載の方法。 ７４． 前記のエラー検出／修正コードを選択するステップが、チャンネルの品 質が改善された場合係数の数を減ずるサブステップを含む請求項７０記載の方法 。 ７５． チャンネルの品質を指示するフィードバックを受信するステップが、修 正されるエラー数の平均数を指示するメッセ−ジを受信するサブステップを含む 請求項６９記載の方法。 ７６． 前記のエラー検出／修正コードを選択するステップが、エラーの数が減 少するとき係数の数を減ずるサブステップを含む請求項７５記載の方法。 ７７． 前記のエラー検出／修正コードを選択するステップが、エラーの数が増 大するとき係数の数を増すサブステップを含む請求項７５記載の方法。 ７８． 前記のエラー検出／修正コードを選択するステップが、エラーの数が増 大するときパリティビットの数を増すサブステップを含む請求項７５記載の方法 。 ７９． 前記のエラー検出／修正コードを選択するステップが、エラーの数が増 大するとき係数の数を減ずるサブステップを含む請求項７５記載の方法。 ８０． 前記のエラー検出／修正コードを選択するステップが、２進ＢＣＨコー ドを使用するサブステップ請求項７５記載の方法。 ８１． チャンネル上に伝送のため戦術セルの一部を変幻自在にコード化するた めのエンコーダであって、 チャンネルの伝送特性に整合するようにエラー検出／修正コードを選択するた めの手段と、 選択されたエラー検出／修正コードを表すジェネレータ多項式係数を記憶する 手段と、戦術セル部分の情報ビットにおいてシフトするための手段とによって、 セルの一部上でエラー検出／修正コードを実施するようにエンコーダを設定する ための手段と、 係数に基づいて情報ビットの組合せを形成して、選択されたエラー検出／修正 コードで戦術セル部分をコード化するための手段と を備えることを特徴とするエンコーダ。 ８２． 前記のエラー検出／修正コードを選択するための手段が、チャンネルの 品質を決定するための手段を備える請求項８１記載のエンコーダ。 ８３． 前記のエラー検出／修正コードを選択するための手段が、チャンネルの 品質が劣化した場合係数の数を減ずるための手段を備える請求項８２記載のエン コーダ。 ８４． 前記のエラー検出／修正コードを選択するための手段が、チャンネルの 品質が劣化した場合係数の数を増すための手段を備える請求項82記載のエンコー ダ。 ８５． 前記のエラー検出／修正コードを選択するための手段が、チャンネルの 品質が改良された場合パリティチェックビットの数を減ずるための手段を備える 請求項８２記載のエンコーダ。 ８６． エラー検出／修正コードを選択するための手段が、チャンネルの品質が 改善された場合係数の数を減ずるための手段を備える請求項８２記載のエンコー ダ。 ８７． チャンネルの品質を指示するフィードバックを受信するための手段が、 修正されるエラー数の平均数を指示するメッセージを受信するための手段を備え る請求項８１記載のエンコーダ。 ８８． 前記のエラー検出／修正コードを選択するための手段が、エラーの数が 減少するとき係数の数を減ずるための手段を備える請求項８７記載のエンコーダ 。 ８９． 前記のエラー検出／修正コードを選択するための手段が、エラーの数が 増大するとき係数の数を増すための手段を備える請求項８７記載のエンコーダ。 ９０． 前記のエラー検出／修正コードを選択するための手段が、エラーの数が 増大するときパリティビットの数を増すための手段を備える請求項８７記載のエ ンコーダ。 ９１． エラー検出／修正コードを選択するための手段が、エラーの数が増大す るとき係数の数を減ずるための手段を備える請求項８７記載のエンコーダ。 ９２． エラー検出／修正コードを選択するための手段が、２進ＢＣＨコードを 使用するための手段を備える請求項８１記載のエンコーダ。 ９３． 戦術セルを解読する方法であって、 基本多項式から回路およびテーブルを誘導し、 複数の回路を使って受信ワードのシンドロームを計算し、 テーブルを使用してシンドロームからエラーロケータ多項式を見出し、 複数の回路を使用してエラーロケータ多項式のルートを見出し、そして エラーロケータ多項式を受信ワードに適用することによってエラーを修正する 諸ステップを含むことを特徴とする戦術セル解読方法。 ９４． 前記のシンドロームを計算するステップが、受信ワードをｔの一般化シ フトレジスタ、ここにｔはコードにより修正できるエラーの最大数である、にシ フトするサブステップを含む請求項９３記載の方法。 ９５． 前記の受信されるワードをｔの一般化シフトレジスタにシフトするサブ ステップが、受信ワードをｍ段のシフトレジスタ、ここでコードの最大ブロック 長は２^m−１である、中にシフトするサブステップを含む請求項９４記載の方法 。 ９６． 前記のエラーロケータ多項式を見出すステップが、Chienサーチを遂行 するサブステップを含む請求項９３記載の方法。 ９７． 前記のChienサーチを遂行するためのサブステップが、受信ワードをｔ の一般化シフトレジスタ中にシフトするサブステップを含む、ここにｔはコード により修正可能なエラーの最大数である、請求項９６記載の方法。 ９８． 前記の受信ワードをｔの一般化シフトレジスタ中にシフトするサブステ ップが、受信ワードをｍ段のシフトレジスタ中にシフトするサブステップを含む 、ここにコードの最大ブロック長は、２^m-１である、請求項９７記載の方法。 ９９． 前記のエラーロケータ多項式のルートを見出すためのステップが、Mass eyアルゴリズムを遂行するサブステップを含む請求項９３記載の方法。 １００． 前記のMasseyアルゴリズムを遂行する方法が、ＧＦ（２^m）を表すｍ −ｔｕｐｌｅのテーブルを生成するサブステップを含む、ここでコードの最大ブ ロック長は２^m-１である、請求項９９記載の方法。 １０１． Masseyアルゴリズムを修正されるべきエラーの数、基本多項式の次数 、基本多項式の係数およびセルの長さでイニシャライズするステップを含む請求 項９９記載の方法。 １０２． 基本多項式から回路およびテーブルを誘導するための手段と、 複数の回路を使って受信ワードのシンドロームを計算するための手段と、 テーブルを使用してシンドロームからエラーロケータ多項式を見出すための手 段と、 複数の回路を使用してエラーロケータ多項式のルートを見出すための手段と、 エラーロケータ多項式を受信ワードに適用することによってエラーを修正する ための手段と を備えることを特徴とするデコーダ。 １０３． 前記のシンドロームを計算するための手段が、ｔのシフトレジスタを 備える、ここにｔはコードにより修正できるエラーの最大数である、請求項１０ ２記載のデコーダ。 １０４． 前記シフトレジスタが各々ｍ段のシフトレジスタを備える、ここでコ ードの最大ブロック長は２^m−１である、請求項１０３記載のデコーダ。 １０５． 前記シフトレジスタがＡＳＩＣで集積される請求項１０３記載のデコ ーダ。 １０６． 前記のエラーロケータ多項式を見出すための手段が、Chienサーチエ ンジンを備える請求項１０２記載のデコーダ。 １０７． 前記Chienサーチエンジンがｔのシフトレジスタを備える、ここにｔ はコードにより修正可能なエラーの最大数である、請求項１０６記載のデコーダ 。 １０８． 前記シフトレジスタが各々ｍ段のシフトレジスタを含む、ここでコー ドの最大ブロック長は２^m-１である、請求項１０７記載のデコーダ。 １０９． 前記シフトレジスタがＡＳＩＣで集積される請求項１０８記載のデコ ーダ。 １１０． 前記のエラーロケータ多項式のルートを見出すための手段が、Messay アルゴリズムプロセッサを備える請求項１０２記載のデコーダ。 １１１． 前記Masseyアルゴリズムプロセッサが、ＧＦ（２^m）を表すｍ−ｔｕ ｐｌｅのテーブルを含む、ここでコードの最大ブロック長は２^m-1である、請求 項１１０記載のデコーダ。 １１２． Masseyアルゴリズムプロセッサを修正されるべきエラーの数、基本多 項式の次数、基本多項式の係数およびセルの長さでイニシャライズするための手 段を備える請求項１１０記載のデコーダ。 １１３． MasseyアルゴリズムプロセッサがＡＳＩＣで集積される請求項１１０ 記載のデコーダ。 １１４． 戦術ペイロードデータビットおよびヘッダビットを含むフレームを伝 送する方法であって、 最初のある数のペイロードビットの後にヘッダビットを挿入することによって ヘッダビットおよびペイロードビットをインターリーフし、 インターリーフされたヘッダビットおよびペイロードビットを伝送するデータ プロセッサにより実行される諸ステップを含むことを特徴とするフレーム伝送方 法。 １１５． 前記のインターリーフするステップが、インターリーフされたヘッダ およびペイロードビットの後に追加のペイロードビットを配置するサブステップ を含む請求項１１４記載の方法。 １１６． ８２のヘッダビットおよび４２１のペイロードビットが存在し、前記 のインターリーフするステップが、４つのペイロードビットと１つのヘッダビッ トを交番させるサブステップを含む請求項１１４記載の方法。 １１７． 最後のヘッダビットの後に９３のペイロードビットを配置するステッ プを含む請求項１１６記載の方法。 １１８． ８２のヘッダビットと３７６のペイロードビットが存在し、前記のイ ンターリーフするステップが、４つのペイロードビットと１つのヘッダビットを 交番させるサブステップを含む請求項１１４記載の方法。 １１９． 最後のヘッダビットの後に４８のペイロードビットを配置するステッ プを含む請求項１１６記載の方法。 １２０． セルに同期記号を付加するステップを含む請求項１１４記載の方法。 １２１． 前記の同期記号を付加するステップが、５ビットの同期記号を付加す るサブステップを含む請求項１２０記載の方法。 １２２． 前記の同期記号を付加するステップが、交番する値を有する同期記号 を付加するサブステップを含む請求項１２０記載の方法。 １２３． 戦術ペイロードデータビットおよびヘッダビットを含むフレームを伝 送するための装置であって、 最初のある数のペイロードビットの後にヘッダビットを挿入することによって ヘッダビットおよびペイロードビットをインターリーフするための手段と、 インターリーフされたヘッダビットおよびペイロードビットを伝送するための 手段と を備えることを特徴とするフレーム伝送装置。 １２４． 前記のインターリーフするための手段が、マルチプレクサを備える請 求項１２３記載のフレーム伝送装置。 １２５． 前記のインターリーフするための手段が、インターリーフされたヘッ ダおよびペイロードの後に追加のペイロードビットを配置するための手段を備え る請求項１２３記載のフレーム伝送装置。 １２６． ８２のヘッダビットおよび４２１のペイロードビットが存在し、前記 のインターリーフするための手段が、４つのペイロードビットと１つのヘッダビ ッ トを交番させるための手段を備える１２３記載のフレーム伝送装置。 １２７． 最後のヘッダビットの後に９３のペイロードビットを配置するための 手段を備える請求項１２６記載のフレーム伝送装置。 １２８． ８２のヘッダビットと３７６のペイロードビットが存在し、前記のイ ンターリーフするための手段が、４つのペイロードビットと１つのヘッダビット を交番させるための手段を備える請求項１２３記載のフレーム伝送装置。 １２９． 最後のヘッダビットの後に４８のペイロードビットを配置するための 手段を備える請求項１２６記載のフレーム伝送装置。 １３０． セルに同期記号を付加するための手段を備える請求項１２３記載のフ レーム伝送装置。 １３１． 前記の同期記号を付加するための手段が、５ビットの同期記号を付加 するための手段を備える請求項１３０記載のフレーム伝送装置。 １３２． 前記の同期記号を付加するための手段が、交番する値を有する同期記 号を付加するための手段を備える請求項１３０記載のフレーム伝送装置。 １３３． 戦術ペイロードデータを含むフレームを作成する方法であって、 ペイロードデータの一部をフレーム内のセルの固定サイズ戦術ペイロード部分 に配置し、 セルに対するルーティング情報を含むセルの戦術固定サイズヘッダ部分を形成 し、 セルに交番値を取る同期記号を付加する データプロセッサにより実行される諸ステップを含むことを特徴とするフレーム 作成方法。 １３４． ５ビットの同期記号を挿入するサブステップを含む請求項１３３記載 の方法。 １３５． 前記の５ビットの同期記号を挿入するサブステップが、同期記号とし て１０００１および０１１１０を使用するサブステップを含む請求項１３４記載 の方法。 １３６． 前記のセルの戦術固定サイズヘッダ部分を形成するステップが、ＡＴ Ｍセルからヘッダを抽出するサブステップを含む請求項１３３記載の方法。 １３７． 前記のペイロードデータの一部をセルの固定サイズ戦術ペイロード部 分中に配置するステップが、ＡＴＭセルからペイロードを抽出するサブステップ を含む請求項１３３記載の方法。 １３８． 同期記号およびヘッダ部分を含むフレームを解読する方法であって、 第１のフレームに対する第１の記号を検出し、 第１フレームに引き続いて第２のフレームに対する第２の同期記号を検出し、 フレームの少なくとも一つの構造についての仮定を形成し、 前記仮定に従ってフレームの一つ内のヘッダ部分を突き止め、 ヘッダ部分を解読し、そして もしも同期記号が検出されヘッダ部分が成功裏に解読されればフレーミング成 功を宣言する データプロセッサにより実行されるステップを含むことを特徴とするフレーム解 読方法。 １３９． 同期記号が検出されヘッダ部分が成功裏に解読された場合方法を開始 する請求項１３８記載の方法。 １４０． 前記の第２同期記号を検出するステップが、第１同期記号と異なる第 ２の同期記号を検出するサブステップを含む請求項１３８記載の方法。 １４１． 前記の第１の同期記号を検出するステップが、１０００１の記号を検 出するサブステップを含み、前記の第２の同期記号を検出するステップが、０１ １１０の記号を検出するサブステップを含む請求項１４０記載の方法。 １４２． 戦術ペイロードデータを含むフレームを作成するためのエンコーダで あって、 ペイロードデータの一部をフレーム内のセルの固定サイズ戦術ペイロード部分 中に配置するための手段と、 セルに対するルーティング情報を含むセルの戦術固定サイズヘッダ部分を形成 するための手段と、 セルに交番値を取る同期記号を付加するための手段と を備えることを特徴とするエンコーダ。 １４３． 前記の同期記号を付加するための手段が、５ビットの同期記号を挿入 するための手段を備える請求項１４２記載のエンコーダ。 １４４． 前記の５ビットの同期記号を挿入するための手段が、同期記号として １０００１および０１１１０を使用するための手段を備える請求項１４３記載の エンコーダ。 １４５． 前記のセルの戦術固定サイズヘッダ部分を形成するための手段が、Ａ ＴＭセルからヘッダを抽出するための手段を備える請求項１４２記載のエンコー ダ。 １４６． 前記のペイロードデータの一部をセルの固定サイズ戦術ペイロード部 分中に配置するための手段が、ＡＴＭセルからペイロードを抽出するための手段 を備える請求項１４２記載のエンコーダ。 １４７． 同期記号およびヘッダ部分を含むフレームを解読するためのデコーダ であって、 第１のフレームに対する第１の記号を検出するための手段と、 第１フレームに引き続いて第２のフレームに対する第２の同期記号を検出する ための手段と、 フレームの少なくとも一つの構造についての仮定を形成するための手段と、 前記仮定に従ってフレームの一つ内のヘッダ部分を突き止めるための手段と、 ヘッダ部分を解読するための手段と、 もしも同期記号が検出されヘッダ部分が成功裏に解読されればフレーミング成 功を宣言するための手段と を備えることを特徴とするデコーダ。 １４８． 同期記号が検出されヘッダ部分が成功裏に解読された場合方法を開始 するための手段を備える請求項１４７記載のデコーダ。 １４９． 前記の第２同期記号を検出するための手段が、第１同期記号と異なる 第２の同期記号を検出するための手段を備える請求項１４７記載のデコーダ。 １５０． 前記の第１の同期記号を検出するための手段が、１０００１の記号を 検出するための手段を備え、前記の第２の同期記号を検出するための手段が、０ １１１０の記号を検出するための手段を備える請求項１４９記載のデコーダ。 １５１． 高層の伝送を戦術セルと両立するフォーマットに変換する方法であっ て、 伝送を戦術ペイロードデータに多重化し、 伝送のため情報を再組立するときに使用のためにヘッダを形成し、 ペイロードデータの一部をセルの固定サイズ戦術ペイロード部分中に配置し、 ルーティング情報を含むセルに対して戦術固定サイズヘッダ部分を形成し、そ して セルに同期記号を設定する 諸ステップを含むことを特徴とする変換方法。 １５２． 各セルに対して可変のセルの利用を支持するステップを含む請求項１ ５１記載の方法。 １５３． 前記のペイロードデータの一部をセルの固定サイズ戦術ペイロード部 分中に配置するステップが、ヘッダを（８２，４０）ＡＴＭセルヘッダコードワ ードにより保護するサブステップを含む請求項１５１記載の方法。 １５４． 同時にランする４００の独立のＡＡＬ（ＡＴＭアダプテーション層） プロセスがあり、デュアルＴＤＭ（時分割多重化）インターフェースを使用する ステップを含む請求項１５１記載の方法。 １５５． 単位セル当り４７までのＴＤＭチャンネルを利用することを含む請求 項１５４記載の方法。 １５６． 高層の伝送を戦術セルと両立するフォーマットに変更するためのコン バータあって、 伝送を戦術ペイロードデータに多重化するための手段と、 伝送のため情報を再組立するときに使用のためにヘッダを形成するための手段 と、 ペイロードデータの一部をセルの固定サイズ戦術ペイロード部分中に配置する ための手段と、 ルーティング情報を含むセルに対して戦術固定サイズヘッダ部分を形成するた めの手段と、 セルに同期記号を設定するための手段と を備えることを特徴とするコンバータ。 １５７． 各セルに対して可変のセルの利用を支持するための手段を備える請求 項１５６記載のコンバータ。 １５８． 前記のペイロードデータの一部をセルの固定サイズ戦術ペイロード部 分中に配置するための手段が、ヘッダを（８２，４０）ＡＴＭセルヘッダコード ワードにより保護するための手段を備える請求項１５６記載のコンバータ。 １５９． 同時にランする４００の独立のＡＡＬ（ＡＴＭアダプテーション層） プロセスがあり、デュアルＴＤＭ（時分割多重化）インターフェースを使用する ための手段を備える請求項１５６記載のコンバータ。 １６０． 単位セル当り４７までのＴＤＭチャンネルを利用するための手段を備 える請求項１５９記載のコンバータ。 １６１． 高層の伝送を戦術セルと両立するフォーマットに変換する方法であっ て、 伝送を戦術ペイロードデータにデマルチプレックスし、 ペイロードの一部をセルの固定サイズ戦術ペイロード部分中に配置し、 伝送のため情報を再組立するときに使用のためにヘッダを形成し、 ルーティング情報を含むセルに対して戦術固定サイズヘッダ部分を形成し、そ して セルに同期記号を設定する 諸ステップを含むことを特徴とする変換方法。 １６２． 各セルに対して可変のセルの利用を支持するステップを含む請求項１ ６１記載の方法。 １６３． 前記のペイロードデータの一部をセルの固定サイズ戦術ペイロード部 分中に配置するステップが、ヘッダを（８２，４０）ＡＴＭセルヘッダコードワ ードにより保護するサブステップを含む請求項１６１記載の方法。 １６４． 同時にランする４００の独立のＡＡＬ（ＡＴＭアダプション層）プロ セスがあり、デュアルＴＤＭ（時分割多重化）インターフェースを使用するステ ップを含む請求項１６１記載の方法。 １６５． 単位セル当り４７までのＴＤＭチャンネルを利用することを含む請求 項１６４記載の方法。 １６６． 高層の伝送を戦術セルと両立するフォーマットに変更するためのコン バータあって、 伝送を戦術ペイロードデータにデマルチプレクシングするための手段と、 ペイロードの一部をセルの固定サイズ戦術ペイロード部分中に配置するための 手段と、 伝送のため情報を再組立するときに使用のためにヘッダを形成するための手段 と、 ルーティング情報を含むセルに対して戦術固定サイズヘッダ部分を形成するた めの手段と、 セルに同期記号を設定するための手段と を備えることを特徴とするコンバータ。 １６７． 各セルに対して可変のセルの利用を支持するための手段を備える請求 項１６６記載のコンバータ。 １６８． 前記のペイロードデータの一部をセルの固定サイズ戦術ペイロード部 分中に配置するための手段が、ヘッダを（８２，４０）ＡＴＭセルヘッダコード ワードにより保護するための手段を備える請求項１６６記載のコンバータ。 １６９． 同時にランする４００の独立のＡＡＬ（ＡＴＭアダプテーション層） プロセスがあり、デュアルＴＤＭ（時分割多重化）インターフェースを使用する ための手段を備える請求項１６６記載のコンバータ。 １７０． 単位セル当り４７までのＴＤＭチャンネルを利用するための手段を備 える請求項１６９記載のコンバータ。 １７１． チャンネル上で伝送のため、戦術フレームの一部を変幻自在にコード 化および解読する方法であって、 チャンネルの伝送特性に整合するようにエラー検出／修正コードを選択し、 選択されたエラー検出／修正コードのジェネレータ多項式を記憶することによ って、セルの一部上で選択されたエラー検出／修正コードを実施するようにエン コーダを設定し、 修正されるべきエラーの最大数を記憶することによって、セルの一部上で選択 されたエラー検出／修正コードを実施するようにデコーダを設定し、そして 選択されたエラー検出／修正コードの基本多項式を記憶する 諸ステップを含むことを特徴とするコード化および解読方法。 １７２． 前記のエラー検出／修正コードを選択するステップが、チャンネルの 品質が劣化する場合ジェネレータ多項式をより大きな次数を有する多項式に変更 するサブステップを含む請求項１７１記載の方法。 １７３． 前記のエラー検出／修正コードを選択するステップが、チャンネルの 品質が劣化した場合修正されるべきエラーの最大数を増すサブステップを含む請 求項１７１記載の方法。 １７４． 前記のエラー検出／修正コードを選択するステップが、チャンネルの 品質が改良された場合ジェネレータ多項式をより小さい次数を有する多項式に変 更するサブステップを含む請求項１７１記載の方法。 １７５． 前記のエラー検出／修正コードを選択するステップが、チャンネルの 品質が改良された場合デコーダにより修正されるべきエラーの最大数を減するサ ブステップを含む請求項１７１記載の方法。 １７６． チャンネルの品質を指示するフィードバックを受信するステップが、 単位フレーム当り修正されるエラーの数の平均数を指示するメッセージを受信す るサブステップを含む請求項１７１記載の方法。 １７７． 前記のエラー検出／修正コードを選択するステップが、単位当り修正 されるエラーの平均数が十分に減ずる場合、デコーダにより修正されるエラーの 最大数を減するサブステップを含む請求項１７６記載の方法。 １７８． 前記のエラー検出／修正コードを選択するステップが、単位フレーム 当り修正されるエラーの平均数が十分に増すとき、またはヘッダコードの解読の 失敗の数が十分に増すとき、デコーダにより修正されるエラーの最大数を増すサ ブステップを含む請求項１７６記載の方法。 １７９． 前記のエラー検出／修正コードを選択するステップが、フレーム当り 修正されるエラーの数が十分に減ずるとき、ジェネレータ多項式をより小さい次 数を有する多項式に変更するサブステップを含む請求項１７６記載の方法。 １８０． 前記のエラー検出／修正コードを選択するステップが、単位フレーム 当り修正されるエラーの平均数が十分に増すとき、または解読の失敗の数が十分 に増すとき、ジェネレータ多項式をより大きな次数を有する多項式に変更するサ ブステップを含む請求項１７６記載の方法。 １８１． チャンネル上で伝送のため、戦術セルの一部を変幻自在にコード化お よび解読するエンコーダ／デコーダであって、 チャンネルの伝送特性に整合するようにエラー検出／修正コードを選択するた めの手段と、 前記エラー検出／修正コードをセルの一部に適用するための手段と を備え、該手段が、 コードジェネレータ多項式を記憶するための手段と、 修正されるべきエラーの最大数を記憶するための手段と、 基本多項式を記憶する手段と を含むことを特徴とするエンコーダ／デコーダ。 １８２． 前記のエラー検出／修正コードを選択するための手段が、もしもチャ ンネル条件が改善された場合、修正されるエラーの最大数を減ずるための手段を 備える請求項１８１記載のエンコーダ／デコーダ。 １８３． 前記のエラー検出／修正コードを選択するための手段が、もしもチャ ンネル品質が劣化した場合、修正されるエラーの最大数を増すための手段を備え る請求項１８１記載のエンコーダ／デコーダ。 １８４． 前記のエラー検出／修正コードを選択するための手段が、もしもチャ ンネル品質が改善された場合、コードのジェネレータ多項式をより小さい次数を 有する多項式に変更するための手段を備える請求項１８１記載のエンコーダ／デ コーダ。 １８５． 前記のエラー検出／修正コードを選択するための手段が、もしもチャ ンネルの品質が改善された場合、コードのジェネレータ多項式をより大きい次数 を有する多項式に変更するための手段を備える請求項１８１記載のエンコーダ／ デコーダ。 １８６． チャンネルの品質を指示するフィードバック受信するステップが、単 位フレーム当り修正されるエラーの数の平均数および解読失敗の数を指示するメ ッセージを受信するための手段を含む請求項１８１記載のエンコーダ／デコーダ 。 １８７． 前記のエラー検出／修正コードを選択するための手段が、単位フレー ム当り修正されるエラーの平均数が減ずる場合修正されるエラーの最大数を減ず るための手段を備える請求項１８１記載のエンコーダ／デコーダ。 １８８． 前記のエラー検出／修正コードを選択するための手段が、単位フレー ム当りエラーの平均数が増すとき、または解読失敗の数が増すとき修正されるエ ラーの最大数を増すための手段を備える請求項１８７記載のエンコーダ／デコー ダ。 １８９． 前記のエラー検出／修正コードを選択するための手段が、フレーム当 り修正されるエラーの平均数が減ずるとき、コードのジェネレータ多項式をより 小さい次数を有する多項式に変更するための手段を備える請求項１８７記載のエ ンコーダ／デコーダ。 １９０． 前記のエラー検出／修正コードを選択するための手段が、単位フレー ム当り修正されるエラーの平均数が増すとき、または解読失敗の数が増すとき、 コードのジェネレータ多項式をより大きい次数を有する多項式に変更するための 手段を備える請求項１８７記載のエンコーダ／デコーダ。 １９１． 戦術セルを解読する方法であって、 受信ワードのシンドロームを計算し、 シンドロームからエラーロケータ多項式を見出し、 エラーロケータ多項式のルートを見出し、そして エラーロケータ多項式を受信された受信ワードに適用することによって、エラ ーを修正する 諸ステップを含むことを特徴とする戦術セル解読方法。 １９２． 前記のシンドロームを計算するステップが、受信ワードをｔの一般化 シフトレジスタ、ここにｔはコードにより修正できるエラーの最大数である、に シフトするサブステップを含む請求項１９１記載の方法。 １９３． 前記のシンドロームを計算するステップが、受信ワードを２ｔの一般 化シフトレジスタ、ここに２ｔはコードにより修正できるエラーの最大数である 、にシフトするサブステップを含む請求項１９１記載の方法。 １９４． 受信ワードのシンドロームを計算するための手段と、 シンドロームからエラーロケータ多項式を見出すための手段と、 エラーロケータ多項式のルートを見出すための手段と、そして エラーロケータ多項式を受信された受信ワードに適用することによって、エラ ーを修正するための手段と を備えることを特徴とするデコーダ。 １９５． 前記のシンドロームを計算するための手段が、受信ワードをｔの一般 化シフトレジスタ、ここにｔはコードにより修正できるエラーの最大数である、 にシフトするための手段を備える請求項１９４記載のデコーダ。 １９６． 前記シフトレジスタが、２ｔの一般化シフトレジスタ、ここに２ｔは コードにより修正できるエラーの最大数である、にシフトするための手段を備え る請求項１９４記載のデコーダ。