JP2002504251A - 無停止要求テクスチャキャッシュシステム及び方法 - Google Patents

Abstract

(57)【要約】 画素合成のために必要なテクセルに対応する受信メモリブロックの識別子と、キャッシュモジュール内に局所的に記憶されたテクセルに対応するメモリブロック識別子を比較することによって、キャッシュモジュールとメモリモジュールとの動作の同時性を向上させるためのキャッシュシステムである。受信メモリブロックの識別子が、局所的にキャッシュされたテクセルに対応するメモリブロック識別子に一致（合致）する場合は、システムは、画素合成のために、これらのテクセルをテクスチャフィルタユニットに送信する。受信メモリブロックの識別子が、局所的にキャッシュされたテクセルに対応するメモリブロック識別子に一致しない場合は、システムは、可能な限りはやくメモリモジュールからこれらのテクセルを検索して、新たなテクセルでキャッシュモジュールを更新する。複数の先入れ先出しバッファが制御モジュールを支援するために使用され、キャッシュモジュールからのテクセルの送信と、メモリモジュールから受信されたテクセルのキャッシュモジュールへの上書きを同期化する。局所的にキャッシュされると、これらのテクセルは、画素合成のためにテクスチャフィルタユニットに送信される。

Description

【発明の詳細な説明】 発明の名称 無停止要求テクスチャキャッシュシステム及び方法 発明の背景 発明の分野 本発明は、一般に、コンピュータグラフィッタスシステムの分野に関連し、詳 しくは、コンピュータ化されたグラフィックイメージのテクスチャの生成及び処 理に関連する。 従来技術の説明 コンピュータによって生成される３次元画素（ピクセル）ベースのグラフィッ クイメージにおいて臨場感を得るためには、表面のテクスチャ（texture：構造 ／模様）のような実世界の表面構造をシミュレートするために、現実的な表面シ ェーディングをグラフィックイメージに付加しなければならない。かかる表面特 性を作り出すための従来方式が、テクスチャマッピングである。 テクスチャマッピングは、複雑なイメージ（画像）の外観を作成するための比 較的効率の良い技法であり、３次元グラフィックイメージの表面に３次元の細部 を直接描写しなければならないという、時間がかかりかつ負荷の大きい計算上の コストをかける必要がない。具体的には、個々の要素（texel：テクセル）から 構成されるソース（テクスチャ）イメージは、３次元グラフィックイメージ上に 画素合成によりマッピングされる。例えば、オーク製のテーブルのグラフィック イメージを作成するために、先ず、いすの構造が作成される。次に、オーク材の テクスチャイメージがいすの構造表面にマッピングされる。このオークのテクス チャイメージをいす上に正確に統合するために、所定数のテクセルを補間して、 いすの表面の各画素を生成する。 当該分野において周知のように、テクスチャイメージから画素を効率的に補間 するための、より一般的なテクスチャマッピング技法に、双一次型フィルタリン グ法（bi-linear filtering）と３−一次型フィルタリング法（tri-linear filtering）の２つがある。 双一次型フィルタリング法では、グラフィックイメージの各画素を補間するた めに４つのテクセルが使用される。３−一次フィルタリング法では、グラフィッ クイメージの各画素を補間するために８つのテクセルが使用される。 これらのテクスチャマッピング技法を使用すると、極めて大きな帯域幅を必要 とする可能性があるが、これを防止するために、ミップ（multum in parvo：圧 縮）マッピングを使用して、テクスチャイメージを個々の「ｄ」レベルの解像度 からなるテクスチャマップに圧縮することが多い。ラスター化の走査変換段階の 間、テクスチャマップのこれらのミップマップの各々は、特定の「ｄ」レベルの 細部について事前計算され、個別に記録される。画素ベースのグラフィックイメ ージの細部のレベルに応じて、特定の「ｄ」レベルのテクスチャマップが、テク スチャのフィルタリングのために検索される。例えば、グラフィックイメージが 、コンピュータによって作成されたグラフィックシーンの背景内のより小さなイ メージとして表示される場合は、細部のレベルは低く、そのため、より低い解像 度（例えば、ｄ＝４）のテクスチャマップを使用することができる。テクスチャ のフィルタリングに必要とされるテクセルが少ないので、低解像度のテクスチャ マップでは、システムに要求される帯域幅は小さくなる。一方、グラフィックイ メージが、グラフィックシーンの前景に原寸大のイメージとして表示される場合 は、より高解像度のテクスチャマップ表面（例えば、ｄ＝０）が使用され、この ため、システム全体が必要とする帯域幅は大きくなる。 あいにく、本明細書に参考として組み込んでいる、「Hardware Accelerated Re ndering of Anti-aliasing Using a Modified A-Buffer Algorithm」(Computer G raphics,307-316(Siggraph'97 Proceedings))に記載されているように、実時間 の環境では、これらの複雑なテクスチャマッピング技法によって毎秒数千万画素 を作成しなければならず、テクスチャマッピングシステムのために高度な計算能 力と極めて大きな帯域が必須となる。例えば、テクスチャマッピングシステムの 主たる目的が、キャッシュを使用せずに、１クロックサイクル当たり１画素の平 均的な画素合成速度を実現することである場合、１つのメモリブロ ック（例えば、２×２マトリックス構成における４つの３２ビットテクセル）を １クロックサイクル毎に検索しなければならない。クロック周波数が約100MHzの 場合、かかる理想的なデータ転送速度を実現するために必要な帯域幅は、約1600 メガバイト／秒(MBps)である。 コンピュータによって作成されるグラフィックにおける現実感に対するユーザ の期待、並びに、経済的なテクスチャマッピングシステムに対する需要が絶え間 なく増加しているために、かかる理想的なデータ転送速度を経済的なコストで実 現することはとらえ所のない問題となることが多い。例えば、テクスチャマッピ ングシステムを並列DRAMメモリモジュールサブシステム構成と統合する商用シス テムが利用可能である。このようなシステムでは高速のデータ転送速度が得られ るが、そのようなシステムは、コストが高いために、平均的な需要者には経済的 に非現実的なものである。 より廉価なテクスチャマッピングシステム構成は、テクスチャマッピングシス テムをグラフィックアクセラレータカードに統合したものである。グラフィック アクセラレータカードは、アドバンストグラフィックポート／周辺機器相互接続 （AGP/PCI）インターフェースによって比較的安価な汎用のパーソナルコンピュ ータにインターフェースするものである。しかしながら、これには、性能を制限 する少なくとも２つの重大な問題がある。 第１に、AGP/PCIインターフェースが、約５１２MBpsの帯域幅しかもたないた めに、1600MBpsのデータ転送速度を実現するテクスチャマッピングの能力が大き く制限される。具体的には、かかる帯域幅がネッタとなって、メモリモジュール から複数のテクセル（メモリブロック）を要求するシステムと、要求されたメモ リブロックを受け取るシステムとの間にかなり長い待ち時間が生じる。第２に、 画素識別子が走査モジュールによって生成される順に、これらのメモリブロック 要求を発行することにより、テクスチャマッピングシステムは、メモリモジュー ル内のDRAMページをページ切り換えして、必要なメモリブロックを取得しなけれ ばならないことが多い。このため、テクスチャマッピングシステム全体にさらに 待ち時間が追加されることになる。 かかる性能に関する問題に対処するために、コストに敏感なテクスチャマッ ピングシステムは、AGP/PCIの制限を最小限にすべくシステム内部に配置される キャッシュモジュールを使用する。メモリブロック内に含まれている任意のテク セルを必要とする前にメモリブロックを検索することによって、AGP/PCIインタ ーフェースによってこれらのテクセルを検索することに起因する待ち時間が低減 される。 しかし、この局所配置キャッシュ（ローカルキャッシュ）構成の性能上の利点 は、キャッシュモジュール内に必要とされるメモリブロックを記憶するヒット率 に依存する。例えば、テクスチャのプリミティブとして所定の形状（例えば、細 長い三角形）を描写するときには、メモリブロックの局所性が不十分であるとい う問題が生じる。コスト上の制限により、キャッシュモジュールが限定された記 憶サイズであることが要求されるために、走査変換の開始に関連するキャッシュ モジュール内に記憶されたメモリブロックは、走査変換期間が終了するときには 、もはや、キャッシュモジュール内に局所的に記憶されていない。この状況では 、キャッシュモジュール内に特定のメモリブロックを配置するのに失敗する割合 が増加するだけでなく、メモリブロックをキャッシュモジュール内外にスワップ する回数も多くなる。この局所性の問題を最小限にするために、テクスチャマッ ピングシステムでは、システムのコストを劇的に増加させることなく、メモリモ ジュールとキャッシュモジュールとを正確に同期化させることが必要である。 多くのテクセル要求をできるだけ速く送信し、テクセル要求と対応するテクセ ルの処理を同期化させ、コスト効果の高い方式で帯域幅の制限を回避するという 問題に効果的に対処することが可能なテクスチャマッピングシステム及び方法が 必要とされている。 発明の要約 本発明のシステム及び方法に従えば、先入れ先出し方式を効率的に同期化にし て、キャッシュモジュールとメモリモジュール間の動作の同時性を高める高速キ ャッシングシステムが提供される。キャッシングシステムは、走査モジュール、 メモリモジュール、テクスチャキャッシュモジュール、テクスチャフィ ルタモジュール及び画素処理装置から構成することができる。 走査モジュールは、３次元グラフィックイメージとメモリモジュール内のテク セルのメモリブロックの両方の特定画素に対応する画素識別子を生成する。テク スチャキャッシュモジュールは、これらの画素識別子の各々を対応するメモリブ ロック（MB）識別子サブコンポーネントとテクセル識別子サブコンポーネントに 分離する。先入れ先出し方式に基づき、テクスチャキャッシュモジュールは、各 MB識別子を利用して、MB識別子に対応するメモリブロックがキャッシュモジュー ル内にすでに局所的に記憶されているかどうかを判定する。メモリブロックがす でに局所的にキャッシュされている場合は、テクスチャキャッシュモジュールは 、メモリブロック内のテクセルのテクスチャフィルタモジュールへの送信を同期 化する。メモリブロッタがテクスチャキャッシュモジュール内にまだ局所的にキ ャッシュされていない場合には、テクスチャキャッシュモジュールは、メモリモ ジュールから必要なメモリブロックを検索して、テクスチャキャッシュモジュー ル内の特定の場所にそのメモリブロックを記憶する。これらのテクセルが画素合 成のために必要なときに、テクスチャキャッシュモジュールは、これらのテクセ ルをテクスチャフィルタモジュールに送信する。 このシステム及び方法は、キャッシュモジュールとメモリモジュール間の動作 の同時性を効率的な同期化により高めることによって、高性能で、かつコスト効 果の高い先入れ先出しキャッシュ方式を確実に実現するものである。 図面の簡単な説明 図１は、本発明の好適な実施態様におけるテクスチャマッピングシステムの好 適な実施態様を示す高レベル図である。 図２は、好適な実施態様のテクスチャキャッシュモジュールの詳細図である。 図３は、好適な実施態様のアドレスモジュールの詳細図である。 図４は、好適な実施態様の制御モジュールを示す図である。 図５は、好適な実施態様におけるメモリブロック記憶方式からキャッシュブロ ック記憶方式への変換を示す図である。 好ましい実施態様の詳細な説明 図面を参照して本発明の好適な実施態様を説明する。図面では、同一のまたは 機能的に類似の要素には同じ参照番号を付しており、各参照番号の最も左側の数 字は、参照番号を最初に使用している図面に対応する。 図１は、画素合成のためのテクセルのキャッシュ性能を改善するための本発明 の好適な実施態様のシステムの概要図である。システム１００は、メモリモジュ ール１４０、走査モジュール１６０、テクスチャキャッシュモジュール（TCM） １３０，テクスチャフィルタモジュール（TFM）１８０、及び画素処理ユニット （PPU）１９０を備える。この実施態様では、メモリモジュール１４０は、複数 のメモリブロックの１つに、４×４のマトリックスの各テクセルを記憶するダイ ナミックランダムアタセスメモリ（DRAM）から構成される。 TCM１３０に結合された走査モジュール１６０は、複数の画素識別子５１０（ 図５に示す）をTCM１３０に送信する。TCM１３０は、これらの画素識別子５１０ の各々を使用して、画素識別子５１０に対応するメモリブロックがメモリモジュ ール１４０から検索されて、TCM１３０内に局所的にキャッシュされることを確 実にしている。メモリブロックが局所的にキャッシュされると、画素識別子５１ ０に対応するメモリブロック内の各テクセルが、TFM１８０に送信される。TFM１ ８０は、受信したテクセルをフィルタリングする。フィルタリングされたテクセ ルは、画素合成のためにPPU１９０に送信される。 図２は、本発明の好適な実施態様のTCM１３０の詳細図である。TCM１３０は、 キャッシュモジュール２２０，データフォーマッター２５５、検索バッファ２６ ０、リクエストバッファ２５０、アドレスモジュール２１０、バッファモジュー ル２４０，及び制御モジュール２９０から構成される。 本実施態様では、４ウェイ−４セットアソシェーション（4 way-4 setassocia tion）を有するSRAMから構成されるキャッシュモジュール２２０は、メモリモジ ュール１４０内に記憶されたメモリブロックのサブセットを局所的に記憶する。 図５に示すように、かかるアソシェーション（関連）により、キャッシュモジュ ール２２０は、各ウェイが４象限（組）を有する４つのウェイ （例えば、ウェイ０〜３）に構成上分割される。固有のキャッシュブロックアド レス（例えば、０と１５の間の数）を有する各組は、テクセルの４×４のマトリ ックス（キャッシュブロック）を表す。 走査モジュール１６０とキャッシュモジュール２２０に結合されたアドレスモ ジュール２１０は、走査モジュール１６０から、整数部（u._，v._，d._）及び 小数部（_.U_f，_.V_f，_.d_f）を各走査画素について備える画素識別子５１０（u. u_f，v.v_f，d.d_f）を受信する。各画素識別子５１０の整数部から、アドレスモジ ュール２１０は、メモリブロック（MB）識別子とテクセル識別子５２０を生成す る。アドレスモジュール２１０は、MB識別子５３０を使用して、メモリモジュー ル１４０内のメモリブロックを識別する。アドレスモジュール２１０は、テクセ ル識別子５２０を使用して、そのメモリブロック内に特定のテクセルを配置する 。アドレスモジュール２１０は、画素合成のためにテクセル識別子５２０に対応 するテクセルを線形補間するための補間係数として、画素識別子５１０の小数部 を使用する。 図５に図２と連携して、好適な実施態様におけるこれらの各識別子の用途をよ り良く示す。双一次型フィルタリングでは、走査モジュール１６０が、３次元グ ラフィックイメージの各画素毎に４つの１１ビット[10:0]画素識別子５１０を生 成する。アドレスモジュール２１０は、画素識別子５１０の各整数部を、９ビッ トのMB識別子５３０と２ビットのテクセル識別子５２０に分離する。メモリモジ ュール１４０内の４×４のテクセルメモリブロックを表すMB識別子５３０は、整 数部の上位８ビット[10:2]である。このメモリブロック内のテクセルに対して直 交座標を表すテクセル識別子５２０は、整数部の下位２ビット[1:0]である。 アドレスモジュール２１０は、MB識別子５３０を使用して、MB識別子５３０に 対応するメモリブロックが、すでにキャッシュモジュール２２０のキャッシュブ ロック内に局所的に記憶されたかどうかを判定する。アドレスモジュール２１０ が、メモリブロックがすでに特定のキャッシュブロックアドレスに局所的にキャ ッシュされている（ヒット）と判定した場合には、アドレスモジュール２１０は 、送信タグ信号を生成してバッファモジュール２４０に送信す る。送信タグ信号は、キャッシュブロックアドレス、テクセル識別子５２０、補 間係数及びヒットマーカーを備える。TCM１３０は、ヒットマーカーを使用して 、キャッシュモジュール２２０にすでに局所的にキャッシュされているメモリブ ロックに対応する送信タグ信号を識別する。 メモリブロックが、まだ局所的にキャッシュされていない（ミスヒット）場合 は、アドレスモジュール２１０は、FIFOキューとして動作するリクエストバッフ ァ２５０に検索信号を送信することによって、メモリモジュール１４０からメモ リブロックを検索するための要求を開始する。本実施態様では、リクエストバッ ファ２５０は、４つまでの検索信号を同時に受信することができる。検索信号は 、MB識別子５３０と１次元のメモリモジュールアドレスを含む。AGP/PCIインタ ーフェース（不図示）が許容する速度まででしか検索信号をメモリモジュール１ ４０に送信することができないので、リクエストバッファ２５０は、対応する画 素識別子５１０がアドレスモジュール２１０によって受信された順番で、メモリ モジュール１４０に検索信号を連続して送信する。しかし、AGP/PCIインターフ ェースにより、リクエストバッファ２５０の送信速度は最高約５１２MBpsまでに 制限される。 メモリモジュール１４０は、MB識別子５３０に対応するメモリブロックをTCM １３０に送信することにより、検索信号の受信に応答する。しかしながら、コス ト上の制約のために、キャッシュモジュール２２０の記憶容量が有限の大きさに 制限されるので、メモリモジュール１４０から検索されたすべてのメモリブロッ クを、キャッシュモジュール２２０内に直ちに記憶することができるわけではな い。メモリブロックに関連するキャッシュブロックが、メモリブロックを記憶す るために利用可能になるまで、FIFOキューとしても動作する検索バッファ２６０ が、受信したメモリブロックを受信した順番で一時的に記憶する。本実施態様で は、検索バッファ２６０は、システムクロックの２クロックサイクル内で２５６ ビットのメモリブロックを受信する。 アドレスモジュール２１０は、検索信号をリクエストバッファ２５０に送信す るのに加えて、検索タグ信号と送信タグ信号を生成してバッファモジュール２４ ０に送信する。検索タグ信号は、図３を参照して説明するタグ基準計数値 とキャッシュブロックアドレスを含む。キャッシュブロックアドレスは、MB識別 子５３０に対応する検索されたメモリブロックが記憶されることになるキャッシ ュモジュール２２０内の特定のキャッシュブロックを指定するものである。アド レスモジュール２１０は、最長時間未使用（LRU）アルゴリズムを使用して、各 検索タグ信号に対する特定のキャッシュブロックアドレスを決定する。送信タグ 信号は、キャッシュブロックアドレス、テクセル識別子、補間係数及びミスマー カーを含む。 制御モジュール２９０は、バッファモジュール２４０内の検索タグ信号を使用 して、検索バッファ２６０からメモリブロックに関連するキャッシュブロックへ のメモリブロックの送信を制御する。図４を参照してさらに詳述するように、制 御モジュール２９０が、キャッシュブロックが検索バッファ２６０の最上部の関 連するメモリブロックに利用可能であると判定すると、制御モジュール２９０は 、データフォーマッター２５５へのメモリブロックの送信をトリガする。データ フォーマッター２５５は、このメモリブロックをその元の形式(フォーマット)か らキャッシュモジュール形式に変換するが、それは、本実施態様では、従来のAR GB形式である。データフォーマッター２５５は、次に、これらの再フォーマット された各メモリブロックをキャッシュモジュール２２０に送信し、そこで、メモ リブロックは、それらの関連するキャッシュブロックに記憶される。 制御モジュール２９０は、アドレスモジュール２１０によって分離された補間 情報を使用して、キャッシュモジュール２２０から各送信タグ信号に関連する各 テクセルのTFM１８０への送信をいつトリガするかを決定する。双一次型フィル タリングのようなフィルタリング技法は、画素合成を実行するために２つ以上の テクセルを必要し、これらのテクセルの各々は、キャッシュモジュール２２０が ４ウェイ−４セット構成であるために、異なるキャッシュブロックに配置される 可能性があり、従って、画素を合成する度に、最大４つの送信タグ信号をキャッ シュモジュール２２０に送信しなければならない。 図３は、アドレスモジュール２１０とバッファモジュール２４０をより詳細に 示す図である。アドレスモジュール２１０は、アドレスコントローラ３１０、 タグモジュール３２０、及びタグ基準カウンタ（TRC）３３０を備える。バッフ ァモジュール２４０は、キャッシュバッファ３３５と送信バッファ３４５から構 成される。各バッファ３３５と３４５は、最大４つまでのタグ信号を同時に受信 することができる。アドレスコントローラ３１０に結合されたタグモジュールは 、各キャッシュブロックのアドレスと、そのキャッシュブロックに記憶されたメ モリブロックに対応するMB識別子５３０とのアソシェーションを記憶する。本実 施態様では、タグモジュール３２０は、アドレスコントローラ３１０によって編 集されるテーブルである。 アドレスコントローラ３１０は、リクエストバッファ２５０、タグモジュール ３２０、TRC３３０、キャッシュバッファ３３５、送信バッファ３４５及び走査 モジュール１６０に結合される。この好適な実施態様では、アドレスコントロー ラ３１０は、状態マシンであり、この状態マシンは、インテル準拠のパーソナル コンピュータの中央処理装置（CPU）(不図示)によって実行されるソフトウエア プログラムであるか、または、状態マシンを実施するよう構成されたハードウエ アから代替的に構成される。走査モジュール１６０から画素識別子５１０を受信 すると、アドレスコントローラ３１０は、各画素識別子５１０のMB識別子５３０ の部分と、タグモジュール３２０に記憶されたMB識別子５３０を比較する。TRC ３３０は、アドレスコントローラ３１０がこれら２つのMB識別子５３０の一致（ ヒット）を連続して検出した回数を記録する。この実施態様では、TRC３３０は ８ビットカウンタであり、最初は０に設定される。 アドレスコントローラ３１０が、受信したMB識別子５３０と、タグモジュール ３２０に記憶されたMB識別子５３０が一致を検出すると、アドレスコントローラ ３１０は、ヒットマーカー、MB識別子５３０に対応するテクセル識別子５２０、 及び、MB識別子５３０に関連するキャッシュブロックアドレスを含む前述の送信 タグ信号を生成する。アドレスコントローラ３１０は、また、TRC３３０の値を １だけ増加させる。 アドレスコントローラ３１０が、受信したMB識別子５３０と、タグモジュール ３２０に記憶されたMB識別子５３０の１つとの一致を検出できない場合 は、アドレスコントローラ３１０は、MB識別子５３０と一次元メモリモジュール アドレスを含む検索タグ信号を生成する。さらに、送信タグ信号と検索タグ信号 が生成されて、バッファモジュール２４０に送信される。検索タグ信号は、現在 のTRC値、及び、前述したように、アドレスコントローラ３１０によって、LRUア ルゴリズムを使用することにより、一致検出されなかったMB識別子５３０に関連 付けられるキャッシュブロックアドレスとを含む。このキャッシュブロックアド レスは、キャッシュモジュール２２０内の位置として使用され、そこで、一致検 出されなかったMB識別子５３０に対応する検索されたメモリブロックが記憶され る。「ヒット」した場合と異なり、「ミス」した場合には、TRC３３０の値が１ だけ増加されることはなく、TRC３３０の現在の値が、検索タグ信号に組み込ま れ、TRC３３０は１に戻される。このTRCの値は、アドレスコントローラ３１０が 「ミス」の状態を識別する前の連続して「ヒット」した数を表す。「ミス」の状 態用の送信タグ信号は、テクセル識別子５２０、テクセル識別子５２０に対応す るキャッシュブロックアドレス、及び「ミス」マーカーを含む。「ミス」マーカ ーは、メモリモジュール１４０から検索されなければならないメモリブロックに 対応するそれらの送信タグ信号を識別するために使用される。この場合、検索タ グ信号と送信タグ信号はいずれも、キャッシュバッファ３３５と送信バッファ３ ４５の終わりにそれぞれ追加される。 図４は、TCM１３０の制御モジュール２９０の詳細図である。制御モジュール ２９０は、検索コントローラ４１０、送信コントローラ４３０、データ基準カウ ンタ（DRC）４４０及びステータスモジュール４５０を備える。DRC４４０は、キ ャッシュモジュール２２０に送信される、「ヒット」マーカーを有する連続した 送信タグ信号の数を記録する。本実施態様では、DRC４４０は８ビットカウンタ であり、ステータスモジュール４５０はテーブルであり、このテーブルで、各キ ャッシュブロックアドレスは、ある論理状態（例えば、「リードオンリー(読み 出しのみ)」の論理状態または「ライトオンリー(書き込みのみ)」の論理状態） に関連付けられる。 送信バッファ３５０、DRC４４０、及びステータスモジュール４５０に結合 される送信コントローラ４３０は、送信バッファ３５０の最上部における送信タ グ信号に対応するメモリブロック内のテクセルを、いつTCM１３０によってさら に処理するかを制御する。好適な実施態様では、送信コントローラ４３０は状態 マシンであり、この状態マシンは、インテル準拠のパーソナルコンピュータのＣ ＰＵによって実行されるソフトウエアプログラムであるか、または、代替的に、 かかる状態マシンを実施するために構成されたハードウエアコンポーネントから なる。特定の画素に関連する送信タグ信号がいずれも、「ヒット」マーカーを含 み、送信バッファ３５０によって送信されるべき次の信号であり、対応するキャ ッシュブロックのステータスモジュール４５０の論理状態が、「リードオンリー 」状態に設定されている場合は、送信コントローラ４３０は、送信タグ信号をキ ャッシュモジュール２２０に送信するために送信バッファ３５０をトリガする。 次に、キャッシュモジュール２２０は、送信タグ信号に対応するテクセルをTFM １８０に送信する。ほぼ同じ時間に、送信コントローラ４３０は、また、最初は ０の値に設定されているDRC４４０を１だけ増加させる。送信バッファ３５０の 最上部にあり、特定の画素識別子５１０に関連する送信タグ信号の少なくとも１ つが、「ミス」マーカーを含む場合は、送信コントローラ４３０は、ただちに送 信バッファ３５０をトリガして、送信タグ信号をキャッシュモジュール２２０に 送信するのではなく、検索コントローラ４１０が、キャッシュブロックの論理状 態を「リードオンリー」から「ライトオンリー」状態に変更して、検索バッファ ２６０からのメモリブロックの検索をトリガする。「ライトオンリー」への論理 状態の変化を検出すると、送信コントローラ４３０は、その論理状態を「リード オンリー」状態に再び変更し、DRCを１だけ増加して、画素合成のために必要と される送信タグ信号をキャッシュモジュール２２０に送信するために送信バッフ ァ３５０をトリガする。 検索コントローラ４１０は、検索バッファ２６０、キャッシュバッファ３４０ 、DRC４４０及びステータスモジュール４５０に結合される。好適な実施態様で は、検索コントローラ４１０は状態マシンであり、この状態マシンは、インテル 準拠のパーソナルコンピュータのＣＰＵによって実行されるソフトウエアプログ ラムであるか、代替的に、かかる状態マシンを実施するために構成さ れたハードウエアからなる。検索コントローラ４１０には、ステータスモジュー ル４５０内の特定のキャッシュブロックに関連付けられた論理状態を「リードオ ンリー」から「ライトオンリー」に変更することによって、キャッシュブロック ２２０内のメモリブロックの書き込みを同期させる役目がある。具体的には、検 索コントローラ４１０は、検索タグ信号に対応するメモリブロックが、メモリモ ジュール１４０から検索バッファ２６０によって受信されるのを待つ。受信され ると、検索コントローラ４１０は、現在のDRCの値を検索タグ信号内のTRCの値と 比較する。このTRCの値が０より大きくてDRCの値より小さい場合は、検索コント ローラ４１０は停止する。DRCの値がTRCの値以上であり、検索バッファ２６０が 空でない場合は、検索コントローラ４１０は、キャッシュブロックアドレスに対 応する論理状態を「ライトオンリー」に設定し、DRCの値を０に戻す。 上述したように、「ライトオンリー」に論理状態を変更することによって、検 索コントローラ４１０が、キャッシュバッファ３４０をトリガして、検索バッフ ァ２６０の最上部における検索されたメモリブロックを再フォーマットのために データフォーマッター２５５に送信することになる。次に、データフォーマッタ ー２５５は、再フォーマットされたメモリブロックをキャッシュモジュール２２ ０に送信し、そこで、メモリブロックは、検索タグ信号に対応するキャッシュブ ロックに記憶される。メモリブロックが、キャッシュモジュール２２０内に記憶 されると、送信コントローラ４３０は、キャッシュブロックの論理状態を「リー ドオンリー」に戻すことによって、「ライトオンリー」への論理状態の変化に応 答する。この一連の技法には、後で必要になるテクセルを含むメモリブロックを 上書きしてしまうリスクがあるが、この技法によって回避される待ち時間の大き さは、これらのメモリブロックを再検索することに起因するわずかな遅延を補っ て余りあるものである。 好適な実施態様についての以上の説明は、例示と説明のために提示したもので ある。開示したそのままの形態を本発明の全てとすることも、また、本発明をそ れに限定することも意図したものではない。上記の教示に照らして、多くの修正 及び変更が可能である。例えば、本発明の代替の実施態様では、双一次 型フィルタリングではなくて、３−一次型フィルタリングをサポートすることが できる。好適な実施態様は、本発明の原理とその実際の用途を最良に説明するた めに選択され、記述されたものであり、これにより、当業者は、種々の態様で本 発明を最良に利用することが可能であり、かつ、意図した特定の用途に適するよ うな種々の修正を施してそれらを利用する事が可能である。一方、本システム及 び方法は、帯域幅がネックとなって大量のデータを効率的に処理できないような 状況でも使用することができる。本発明の範囲は、請求の範囲とその均等物によ って規定されるべきものである。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＵＧ，ＺＷ)，Ｅ Ａ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ， ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，Ｇ Ｈ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ， ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，Ｍ Ｗ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ， ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＷ (72)発明者 ツァオ，ランディ アメリカ合衆国カリフォルニア州94539, フレモント，サン・セバスチャン・プレイ ス・40338 (72)発明者 ニウ，ロジャー アメリカ合衆国カリフォルニア州94539, フレモント，ハーラン・ドライブ・1061 (72)発明者 ラオ，プーナチャンドラ アメリカ合衆国カリフォルニア州95051, サンタクララ，ホームステッド・ロード・ ナンバー９エイ・3131 (72)発明者 チェン，リン アメリカ合衆国カリフォルニア州94086, サニーベイル，カリエンテ・ドライブ・ナ ンバー６・639 (72)発明者 アルベス，ジェレミー アメリカ合衆国カリフォルニア州94041, マウンテンビュー，レインボウ・ドライ ブ・ナンバー160・600 【要約の続き】 クセルは、画素合成のためにテクスチャフィルタユニッ トに送信される。

Claims (1)

1. 【特許請求の範囲】 １．無停止要求システムであって、 複数のテクセルを記憶するための第１の記憶装置と、 複数のテクセルのうちの第１のテクセルを記憶するために、前記第１の記憶装 置に結合された第２の記憶装置と、 第１の識別信号と前記第１のテクセルとのアソシェーションを記憶するための 第３の記憶装置と、 前記第２の記憶装置からの前記第１のテクセルの送信をトリガすることにより 、前記第１の識別信号に合致する第２の信号に応答するために、及び、前記第１ の記憶装置から複数のテクセルのうちの第２のテクセルを検索することにより、 前記第１の識別信号に合致しない第２の信号に応答するために、前記第２の記憶 装置と前記第３の記憶装置に結合された第１の論理装置であって、前記第２のテ クセルが、前記第２の識別信号と関連することからなる、第１の論理装置 とから構成される、無停止要求システム。 ２．前記第２の記憶装置からの前記第１のテクセルの送信を同期化するために、 前記第１の論理装置に結合された第２の論理装置をさらに含む、請求項１のシス テム。 ３．前記第２の記憶装置における前記第２のテクセルの記憶を同期化するために 、前記第１の論理装置に結合された第３の論理装置をさらに含む、請求項１のシ ステム。 ４．前記第２の記憶装置と複数の論理状態のアソシェーションを記憶するために 、第２の論理装置に結合された第４の記憶装置をさらに含む、請求項２のシステ ム。 ５．第１の値を第２の値に変更することによって前記第１の識別信号に合致する 前記第２の識別信号に応答するために、前記第１の論理装置に結合された第１の カウンタをさらに含む、請求項１のシステム。 ６．第３の値を第４の値に変更することによって前記第２の記憶装置による前 記第１のテクセルの送信に応答するために、前記第２の論理装置に結合された第 ２のカウンタをさらに含む、請求項２のシステム。 ７．第３の値を第４の値に変更することによって、前記第２の記憶装置による前 記第１のテクセルの送信に応答するための第２のカウンタと 前記第２の記憶装置における前記第２のテクセルの記憶をトリガすることによ って、少なくとも前記第２の値と同じ大きさの値を有する前記第４の値に応答す るために、前記第１の論理装置と前記第２のカウンタに結合された第３の論理装 置 をさらに含む、請求項５のシステム。 ８．前記第２の記憶装置からの前記第１のテクセルの送信を制御するために、前 記第２の記憶装置に結合された第２の論理装置と、 前記第２の記憶装置における前記第２のテクセルの記憶をトリガするために、 前記第２の記憶装置に結合された第３の論理装置と、 前記第１のテクセルの送信と前記第２のテクセルの記憶を同期化するために、 前記第２の論理装置と前記第３の論理装置に結合された第３の記憶装置をさらに 含む、請求項１のシステム。 ９．前記第３の論理装置が、前記第２の記憶装置における前記第２のテクセルの 記憶をトリガするまで、第２の記憶モジュールにおける前記第２のテクセルの記 憶を遅延させるために、前記第１の記憶装置、前記第２の記憶装置、及び前記第 ３の論理装置に結合された第１のバッファ をさらに含む、請求項３のシステム。 １０．前記第１のバッファが先入れ先出しキューである、請求項９のシステム。 １１．テクセルを要求するための方法であって、 第１の記憶装置に複数のテクセルを記憶するステップと、 第２の記憶装置に複数のテクセルのうちの第１のテクセルを記憶するステップ と、 第１の識別信号と前記第１のテクセルとのアソシェーションを記憶するステッ プと、 前記第２の記憶装置からの前記第１のテクセルの送信をトリガすることによ って、前記第１の識別信号に合致する第２の識別信号に応答するステップと、 前記第１の記憶装置から、前記第２の識別信号と関連する、複数のテクセルの うちの第２のテクセルを検索することによって、前記第１の識別信号に合致しな い第２の識別信号に応答するステップ からなる方法。 １２．前記第２の記憶装置からの前記第１のテクセルの送信を同期化するステッ プをさらに含む、請求項１１の方法。 １３．前記第２の記憶装置における前記第２のテクセルの記憶を同期化するステ ップをさらに含む、請求項１１の方法。 １４．前記第２の記憶装置と複数の論理状態とのアソシェーションを記憶するス テップをさらに含む、請求項１２の方法。 １５．第１の値を第２の値に変更することによって、前記第１の識別信号に合致 する前記第２の識別信号に応答するステップをさらに含む、請求項１１の方法。 １６．第３の値を第４の値に変更することによって、前記第２の記憶装置による 前記第１のテクセルの送信に応答するステップをさらに含む、請求項１２の方法 。 １７．第３の値を第４の値に変更することによって、前記第２の記憶装置による 前記第１のテクセルの送信に応答するステップと、 前記第２の記憶装置における前記第２のテクセルの記憶をトリガすることによ り、前記第２の値と少なくとも同じ大きさの値を有する前記第４の値に応答する ステップ をさら含む、請求項１５の方法。 １８．前記第２の記憶装置からの前記第１のテクセルの送信を制御するステップ と、 前記第２の記憶装置における前記第２のテクセルの記憶をトリガするステップ と、 前記第１のテクセルの送信と前記第２のテクセルの記憶を同期化するステップ をさらに含む、請求項１１の方法。 １９．前記第３の論理装置が、前記第２の記憶装置における前記第２のテクセル の記憶をトリガするまで、第２の記憶モジュールにおける前記第２のテクセルの 記憶を遅延させるステップをさらに含む、請求項１３の方法。 ２０．前記第２のテクセルの記憶を遅延させるステップが、 第３のテクセルを送信する前に、該第３のテクセルに先立って受信された前記 第２のテクセルを送信するステップ をさらに含む、請求項１９の方法。