【発明の詳細な説明】
埋込チャネルＦＥＴを含む半導体デバイスを製造する方法
技術分野
本発明は、埋込チャネルＦＥＴを含む半導体デバイスを製造する方法に関し、
このプロセスは当該ＦＥＴを具現化するために、能動（アクティブ）層を含む基
板上に層を積み重ねた構成を形成し、ゲート用凹部と称される前記能動層に凹部
を形成するステップと、ソース電極とドレイン電極との間にチャネルを構成する
ステップと、及び前記ゲート用凹部の前記能動層に接触するゲート電極を形成す
るステップとを備えて成るプロセスに関する。
本発明は、例えば、ＩＩＩ−Ｖ族の半導体材料の技術で一体構造として集積化
されたマイクロ波周波数回路（ＭＭＩＣ）の製造に使用される。
背景技術
埋込チャネルを備えるＦＥＴは米国特許公報第４，９８４，０３６号により既
知である。このトランジスタは基板上に形成された能動層、及びこの能動層に３
つのレベルに配置された凹部によって構成された埋込チャネルを有する。このト
ランジスタにおけるそれぞれの埋め込まれたチャネルの凹部は、該チャネルが基
板に近づくにつれてそれぞれ順にレベルでより狭く及びより深くなるように形成
されている。このトランジスタはまた、基板に最も近いチャネルの中央の凹部の
能動層と接触するように配されているゲート電極を有している。
このゲート電極はゲート電極が備えられているチャネルの中央の凹部より狭く
なるように形成されている。このようにして形成されたＦＥＴは、２層がヘテロ
接合を形成するように、該能動層が異なる電子親和力を有する材料の当該２層に
よって構成されるという点で、高い電子移動度（モビリィティ）を持ちうる。当
該ＦＥＴはＧａＡｓから作製された基板を用いたＩＩＩ−Ｖ族の半導体材料の系
により具現化され得る。
既知のトランジスタを製造する方法は、基板上に能動層を形成するステップと
、異なるレベルで埋設されたチャネルのために凹部を形成するステップと、一番
狭く、かつ一番深い凹部においてゲート用の金属被覆を蒸着するステップとを有
する。
当該凹部を形成するステップは、誘電体材料（ＳｉＮ又はＳｉＯ2）の保護層
を蒸着するステップと、フォトレジスト層を蒸着するステップと、当該トランジ
スタのこれから施されることになるゲート用金属被覆の幅と正確に等しい幅を持
つフォトレジスト層に開口部を備えるステップと、該フォトレジストに該開口部
と等しい幅を有する第２及び第３の開口部を形成するために、土台となる保護層
及び能動層を選択的にエッチングするステップと、該フォトレジストの開口部に
対して前記保護層を選択的なエッチング及びアンダーエッチングすることによっ
て保護層において第二の開口部を拡大するステップと、選択的に該能動層をエッ
チングし、その結果、保護膜及びより狭いかつより深い中央部の凹部に対して能
動層をアンダーエッチングするステップとを有する。
既知のプロセスにおけるこのステージでは、トランジスタは２つの段のゲート
凹部を有する。この既知のプロセスによれば、結果として得られるトランジスタ
は、最後の二つのステップを繰り返すことによって形成される非常に多くの数の
凹部を有している。その次のプロセスのステップはフォトレジストの開口部を介
してゲート用金属被覆の蒸着ステップを有し、このステップは前記ステップの最
初と同様であり、このようにして最も深い凹部よりも狭いゲート電極用電極の接
点を備える。
このプロセスは最後に、該凹部及びゲート電極を覆う最終保護層を提供するこ
とによってソース及びドレイン電極を具現化するステップと、該最終保護層に開
口部を形成するステップと、該最終保護層の該開口部にソース及びドレインの金
属被覆を蒸着するステップとを有する。
前記能動層が属する前記複数のステップのエッチングプロセスは、前記凹部の
最も深い箇所の凹部の幅を次第に増加させる。しかし、選択的なエッチングによ
れば、該レジストの第一の開口部の幅は決して拡大されない。このようにして、
ついには、前記複数のエッチングプロセスによって形成される凹部の最も深い部
分の幅が、フォトレジストの開口部の幅を越えてしまう。これが、フォトレジス
トの開口部と同じ幅を有するゲート電極の接点が前記最も深い凹部よりも狭くな
る理由である。
この既知のトランジスタによって解決された技術的課題は、ゲート−ソース間
の抵抗を増加することなく降伏電圧の改良を得ることである。
いくつかのＦＥＴのタイプが現在使用されており、それらの内には、ソースと
同じポテンシャルにゲートのポテンシャルがあるとき通常は導通しており（Ｎ−
ＯＮ）、及びゲートのポテンシャルがソースのポテンシャルよりもより負である
ときは空乏を介してピンチオフされるトランジスタ、及びゲートがソースと同じ
ポテンシャルのとき通常はピンチオフ（Ｎ−ＯＦＦ）されており、ゲートのポテ
ンシャルがソースのポテンシャルよりもより正であるときはエンハンスメントに
よって導通するトランジスタがある。
これらのデプレッション型及びエンハンスメント型ＦＥＴにおいて、ゲート電
極の下方の能動層が所定の厚さを有し、特には、デプレッション型トランジスタ
におけるよりもエンハンスメント型トランジスタにおいてのほうが薄い厚さを有
している。好ましいケースではＧａＡｓ化合物のようなＩＩＩ−Ｖ族の材料から
作製された集積半導体デバイスにおいてデプレッション層型トランジスタによる
アクティブ形式で蓄電が行われている一方で、エンハンスメント型トランジスタ
により増幅器用トランジスタを具現化するのがしばしば都合がよい。
真空中又は大気中において、例えば、能動層のドーピングされたＧａＡｓ材料
は通常、フェルミレベルによって決定される表面張力を持っており、この表面状
態は−０．５Ｖのオーダーにある禁止帯の中央部に位置する。結果として、この
能動層は、いわゆるアクセスゾーンにおいてゲートコンタクトのいずれか又は両
方の側で通常空乏化している。したがって、このアクセスゾーンは通常の状態に
おいては導通していない。
空乏層型トランジスタにおいて、この表面効果は能動層がゲートの下で比較的
厚い場合のみ、好ましい。この場合、負のゲート電圧印加がゲート自身の下でも
能動層を空乏化して、該トランジスタを完全に非導通化させるときまではトラン
ジスタを通常は導通させる。
ゲートの下の能動層がより薄くなっているエンハンスメント型トランジスタ（
Ｎ−ＯＦＦ）において、この表面効果は常に非常に好ましくない。なぜならば、
空乏化したアクセス領域がゲートの両側の厚さに対して能動層の無視できない部
分を占めているからである。これらの空乏化したアクセス領域はソースに対して
正のゲート電圧の印加によって導通されず、その結果、能動層はゲートの下での
み実際上増大され、従って、発生された電子の数が予想よりも低い。さらにその
飽和速度が減少される。それゆえに、発生した電子の数及び飽和速度に依存する
、飽和電流はこれによって減少される。
これらの空乏化されたアクセス領域によってもたらされた問題に対する解決策
は、特にエンハンスタイプのトランジスタ（Ｎ−ＯＦＦ）の場合には、例えばチ
ャネル幅の大きさが小さいような大変狭いアクセス領域を持つようにこれらのト
ランジスタを具現化することによって達成される。この解決策は工業的には実用
的ではない。事実、特に小さいアクセス領域を有するトランジスタの実用化は特
殊な技術の履行を必要とする。この技術は大変コストがかかり、実行するのに困
難であり、作製される回路が小さなバッチの場合にのみ適し、すなわち工業的な
発展には相応しくない。
発明の開示
本発明は、高性能のＦＥＴを有する半導体デバイスを提供することを目的とす
る。このＦＥＴは、半導体デバイスを多量で低いコストで製造可能となる大変シ
ンプルな技術を使用する製造方法を実施することによって、改善された飽和電流
を有する。
本発明によるプロセスを使用して製造されたトランジスタでは、二重の凹部の
チャネルが一つのより深い中央の凹部と一つのより浅い周辺の凹部とからなり、
ゲート電極が一番深い凹部全体及びより浅い上記周辺の凹部を覆って延在する。
このようなトランジスタを含む半導体デバイスを製造する方法は請求項１に記
載されたようなトランジスタを具現化するために必要なステップを備えて成る。
好適には、より浅い周辺の凹部は該能動層においてではなく、該能動層を覆う
キャップ状の層において具現化される。
この製造方法はＦＥＴが増大された飽和電圧を持つように得られることを可能
とし、エンハンスメントタイプのトランジスタを具現化するように＋０．２Ｖ又
は＋０．３Ｖのオーダーの取得されるべき完全に正の閾電圧か、空乏型トランジ
スタを具現化するように負の閾電圧かのいずれかを許容する。
本発明は、添付された概略図を参照して以下に詳細に説明されるだろう。
図面の簡単な説明
第１Ａ図及び第１Ｂ図は、２つのＦＥＴの断面図を示し、第１Ｃ図はこれらの
ＦＥＴの頂面図を示す。
第２Ａ図乃至第２Ｋ図は、第１Ａ図のＦＥＴの作製のステップである。
第３図は、第１Ｂ図のＦＥＴを作製するプロセスの有利な変形例の内で第２Ｈ
図のステップに類似するステップである。
発明を実施するための最良の形態
本発明はモノリシックマイクロ波用集積回路（ＭＭＩＣ）のような半導体デバ
イスの製造法に関する。この半導体デバイスは、第１Ａ図及び第１Ｂ図に示され
るように、ＦＥＴを備えて成り、このＦＥＴは、半導体基板１上にスタックされ
た、少なくとも半導体能動層３を有する。好適実施例では、能動層３は低い抵抗
率の半導体のキャップ状の層４で覆われている。該ＦＥＴはさらに半導体層上に
おいて、ソース電極Ｓ及びドレイン電極Ｄを有しており、このソース電極Ｓとド
レイン電極Ｄとの間でチャネルが二重のレベルを持つ凹部によって具現化される
。この二重のレベルの凹部はより深く、かつより狭い中央凹部３１，３２とより
浅く、かつより大きい周辺凹部３３，３４とを有している。このトランジスタは
さらにゲート電極Ｇを有しており、このゲート電極Ｇは、この中央凹部３１，３
２全体で能動層３と接触し、ゲート電極Ｇのである横断寸法が、中央凹部３１，
３２の幅である全体的横断寸法よりも大きく、周辺凹部３２，３４の幅である全
体的横断寸法よりも小さい事実により、この中央の凹部３１，３２を越えて及び
周辺の凹部３３，３４の一部を覆って連続して延在している。これら横断寸法は
図のＸ−Ｘ’軸に沿って測られる。
第１Ａ図及び第１Ｂ図において、トランジスタは高電子移動度型（ＨＥＭＴ）
であり、このトランジスタは、基板１上に能動層を形成するスタック状の配置に
おいて、第一の禁止帯幅を持つ第一の材料により作製された、より下部の能動層
12とより大きい禁止帯幅を持ち、第一の層１２とでヘテロ構造を形成する第二の
材料により作製された、より上部の層３と、これらの間のインターフェイス１９
とを有して、ヘテロ結合を形成するように、異なる電子親和力を持つ少なくとも
２つの層を有する。これら横断寸法は、図のＸ−Ｘ’軸に沿って測られる。
第１Ａ図及び第１Ｂ図では、前記ＨＥＭＴ（高電子移動型トランジスタ）の構
造を形成するために、好適には、過剰にｎ＋＋をドーピングしたキャップ状の層
４が存在する。このキャップ状の層は、抵抗のソース及びドレイン接点Ｓ，Ｄの
下に位置する領域における半導体材料の導通を増大させることによって、トラン
ジスタのソース及びドレインの抵抗を減じる役目と、チャネル領域と抵抗のソー
ス及びドレイン接点Ｓ，Ｄの下に横たわっている領域との間に空間的な仕切りを
形成する役目とを果たす。この後者の領域は該抵抗の接点Ｓ及びＤを供給する材
料９の溶融の間、機械的及び電気的に妨害される。それは材料９が金属−半導体
合金を形成する共晶材料であるという事実による。より浅い周辺の凹部３３，３
４はキャップ状の層４で実現される。
当該ＨＥＭＴの構造はまた、ゲートＧ用のメタルパッド８を有している。この
メタルパッド８はショットキバリアを形成するように上部の能動層３の材料に直
接、蒸着される。このショットキバリアは能動層３の底部から、すなわちヘテロ
構造のインターフェイス１９から大変正確な距離３０の所に存在している。この
距離３０は上部の能動層３の実効的な厚さを呈し、トランジスタの動作、すなわ
ちピンチオフ電圧を支配している。その結果、エンハンスメントタイプ又はデプ
レッションタイプのトランジスタが形成される。
一例として、エンハンスメント型のＦＥＴは２０ｎｍのオーダーのヘテロ構造
のインターフェイス１９とゲート接点Ｇとの間に一定の距離を有している。この
距離は上部の能動層３でのチャネル凹部により得られ、５０ｎｍのオーダーであ
る。このトランジスタは、＋３５０ｍＶのオーダーのピンチオフ電圧で、＋２０
０ｍＶと＋７００ｍＶとの間の範囲のゲート−ソース間の電圧で動作する。
このＦＥＴは、低いアクセス抵抗と同様に、改善した飽和電圧ばかりでなく、
増大したブレークダウン電圧も呈する。この破壊電圧値は周辺の凹部３３、３４
のエッジ部３３からゲート用金属被覆８のエッジ18を分離する距離に依存してい
る。上記のようなトランジスタでは、より深い中央の凹部の下に横たわっている
能動層３の部分３０は好適には意図的にドーピングされていない。
上述したような、二重のレベルの凹部を持つゲートを有するＦＥＴ、及びソー
スかつドレイン電極の接点を具現化する効果的なプロセスは、第２Ａ図乃至第２
Ｋ図及び第３図によって示されているいくつかのステップを含む。
ａ）第２Ａ図によれば、ＦＥＴを形成するプロセスの第一の態様では、前記プ
ロセスが、半絶縁体のガリウム−砒素からの基板１の形成と、ショットキ層と称
される、ガリウム−砒素（ＧａＡｓ）の能動層３の形成とを有する。
トランジスタであるＨＥＭＴを形成するための好適実施例では、当該プロセス
が半絶縁体のガリウム砒素からの基板１の形成と、層２の形成であって、１００
乃至１０００ｎｍの間の、好適には４００ｎｍの厚さを有し、第一の禁止帯幅を
有する、意図しないドーピングされたガリウム砒素のいわゆる緩衝層の形成と、
ガリウム−アルミニウム砒素（ＧａＡｌＡｓ）の層３、いわゆるショットキ層の
形成であって、この層が２２％のオーダーのアルミニウム（Ａｌ）濃度を有し、
第一の凹部に対応する部分には意図的にドーピングされず、例えば１０18Ｘｃｍ-2
以上の濃さの濃度のシリコン（Ｓｉ）によって、この部分のいずれか又は両方
の側にｎ++が強くドーピングされており、さらにこの層が２０乃至８０ｎｍの範
囲の、好適には５０ｎｍの厚さを有しており、また土台となっている層２よりも
広い第二の禁止帯幅を有している層の形成と、キャップ状の層４であって、この
層４の半導体材料がアルミニウムを含んでいない層の形成とを有する。層３は好
適には、半導体化合物の式において、０でないアルミニウム（Ａｌ）濃度、例え
ば０．１の値を有する。これは提案するプロセスを実行するのに既に十分である
。
第２Ａ図を参照すると、トランジスタを形成するプロセスの改良された好適態
様において、このプロセスが、意図的にドーピングされないガリウム砒素（Ｇａ
Ａｓ）のいわゆる緩衝層である前記層２の基板１上での形成と、ガリウム−イン
ジウム砒素（ＧａＩｎＡｓ）の層１２、いわゆるチャネル層の形成であって、こ
の層が２２％のオーダーのインジウム濃度を有し、そして、この層は第一の凹部
の下には意図的にドーピングされておらず、またこの層は約０乃至３０ｎｍの範
囲、好適には１０ｎｍの厚さを有している形成と；ガリウム−アルミニウム砒素
（ＧａＡｌＡｓ）の層３の形成であって、この層が２２％のオーダーのアルミニ
ウム（Ａｌ）濃度を有するいわゆるショットキ層であり、またこの層が意図的に
ドーピングされておらず、１０乃至４０ｎｍの範囲の、好適には２５ｎｍの厚さ
の層である形成と；ガリウム砒素（ＧａＡｓ）のキャップ状の層４の形成であっ
て、この層が１０18ｘｃｍ-3よりも高い濃度でｎ++で過剰にドーピングされてお
り、またこの層が５乃至１００ｎｍの間、好適には５０ｎｍの厚さを有している
形成とを有するプロセスである。
当該ガリウム−インジウム砒素（ＧａＩｎＡｓ）のチャネル層１２は所定の禁
止帯幅を有しており、一方、ガリウム−アルミニウム砒素（ＧａＡｌＡｓ）のシ
ョットキ層３はより大きな禁止帯幅を有している。この配置による当該ＨＥＭＴ
は仮像（pseudomorphic）と呼ばれ、改良された性能を有している。なぜならば
、材料の禁止帯幅間の相違がより大きいからである。二次元の電子ガスは異なる
禁止帯幅の層のインターフェイス１９におけるHEMTの中で成長する。
半導体材料のスタック層は例えば、エピタキシャル成長により完成される。そ
のために、当業者に知られている好適な技術は、分子ビームのエピタキシ又は有
機金属被覆蒸着のような技術が使用されている。
第2A図を参照すると、電極を形成するために必要なステップを実行するために
、第一の連続的な誘電体層D1がこの層のスタック上に形成されている。この第一
の誘電体層はSiO2の一層のD1又は連続したSiO2及びSi3N4の複数の層D1−D2であ
ることが可能であり、これらは第1B図又は第３図の結果として得られるトランジ
スタで示されるように配置されている。
好都合なことには、次のステップで、ソースＳ及びドレインＤの抵抗接触が形
成される。さらに第2A図を参照すると、これらのステップは、第一の誘電体層D1
又はD1−D2の上方で、PHRによって示されているフォトレジスト層の形成と、標
準のフォトリソグラフィーのプロセスによるフォトレジストPHRにおける孔ASO及
びADOの形成とを備えて成る。これらの孔ASO及びADOは、ソースＳ及び
ドレイン電極Ｄを規定するのに適している。
ｂ）第２Ｂ図を参照すると、ＲＩＥ法を使用する孔ＡS及びＡDの形成であって
、例えば、CHF3と混合したSF6のようなガスを含み、ASO及びADOを介して、誘電
体層D1又はD1−D2をエッチングすることを目的とし、前記誘電体層がフォトレジ
スト層PHRに対してアンダーエッチングされている形成が示されている。
ｃ）第２Ｃ図を参照すると、土台となる半導体層の上部表面上の孔AS及びADに
おいて抵抗接点Ｓ及びＤを形成する金属層９の蒸着が示されている。これらのASO
及びADO以外の領域で蒸着される金属層９は例えば、フォトレジストPHRを取り
除くリフトオフ法により取り除かれる。その結果、第2A図に示される、ステップ
b)において蒸着される第一の誘電体層D1又はD1−D2が露出され、ゲートの二重の
レベルの凹部を形成する更なるステップにおいて使用される。
さらなるステップを実行する前にソース及びドレインの接点を形成する重要な
点は、チャネルを形成する中央の凹部のエッチングの深さが、エッチング中にこ
のドレイン−ソース間の電流を制御することによって非常に簡易に監視され得る
ことにある。この方法を使用することで、中央の凹部をエッチングするステップ
が、正しい電流に達したときに完遂することが分かった。このことは層３０の正
しい厚さが得られることを意味する。
次に、ゲート用の二重レベルの凹部を具現化するプロセスが実行される。この
プロセスは以下に記載されている後続ステップからなる。
ｄ）第2D図を参照すると、第一の誘電体層とは異なるエッチング特性を有する
第二の誘電体層の形成が示されている。この第二の誘電体層は好適には感光性樹
脂であり、例えばいわゆるレジストＲ（resist R）のような伝統的に使用され
ているフォトレジストであり、ステップｃ）で提供されるシステムの上部表面を
覆っている。
ｅ）第２Ｅ図を参照すると、孔Ａ0の形成が示されており、この孔Ａ0は第二の
誘電体層における第一の幅として言及される第一の横断寸法を有している。この
第二の誘電体層は、すなわち標準的なフォトリソグラフィー法によって得られる
レジスト層Ｒである。
ｆ）第２Ｆ図を参照すると、開口部Ａ1の第一の誘電体層Ｄ1又はＤ1−Ｄ2にお
いて、第一の開口部Ａ1が形成されているが、この第一の開口部Ａ1は、前記開口
部Ａ0を介したエッチングによって開口部Ａ0と同一の第一の横断寸法を有してい
る。この横断寸法は図のＡ−Ａ’軸に沿って測定されるゲートＧの長さ部分と平
行に測定される。この第一の開口部Ａ1は、ステップｂ）に記載されるようなＲ
ＩＥにより作製されるのが好都合である。このＲＩＥは第一及び第二の誘電体層
の方向を定めたエッチングを可能とする。前記第一の開口部の横断寸法は、トラ
ンジスタの前記ゲートの長さに依存し、ミクロン又はサブミミクロンの範囲に存
在し得る。第一の開口部Ａ1をエッチングする間、レジストＲにおいて形成され
る前の開口部Ａ0はＡ1のそれぞれの側で拡大され、この拡大が第一の誘電体層Ｄ
１の厚さに等しく、その結果、第二の誘電体層、すなわちレジストＲである、第
二の開口部Ａ２と称される、第二の幅を持つ拡大された開口部を得る。第一の誘
電体層が複数層Ｄ1−Ｄ2であるときに、両方の層がこのステップにおいてＲＩＥ
によってエッチングされる。
ｇ）第２Ｇ図を参照すると、半導体のスタック層の上部の予備的な凹部Ａ4の
エッチングが示されている。ＨＥＭＴの作製プロセスでは、キャップ状の層４が
第一の誘電体層Ｄ1又はＤ1−Ｄ2の第一の開口部Ａ1を介してエッチングされる。
この凹部は土台となる能動層３の上部表面３１へと下っていくように延びて形成
される。この凹部はＳＦ6やＳｉＣｌ4のプラズマを含むＲＩＥ法を使って形成さ
れる。このＳＦ6やＳｉＣｌ4のプラズマはキャップ状の層４のＧａＡｓ材料をエ
ッチングし、該能動層３のＧａＡｌＡｓ材料のところで留まっている。事実とし
て、このＲＩＥ法により、アルミニウム弗化物（ＡｌＦ3）の層が自発的に能動
層３の表面３１に形成され、ストッパー層が構成される。このストッパー層は水
中でのリンスによってさらに除去される。この結果、土台をなす能動層３、すな
わちガリウム−アルミニウム砒素（ＧａＡｌＡｓ）の材料の表面３１の外観を得
る。
ｈ）第２Ｈ図を参照すると、第一の誘電体層Ｄ1又はＤ1−Ｄ2に既に作製され
ている第一の開口部Ａ1が拡大されて示されている。この目的は、レジスト層Ｒ
に対して第一の誘電体層をバックエッチングすることによって、レジストＲにあ
る第二の開口部Ａ2よりも大きい第三の開口部Ａ3と称される拡大された開口部Ａ3
を形成するためである。この第一の誘電体材料のバックエッチングは水中でＨ
Ｆ
及びＮＨ4の水溶液を含むＨＦで緩衝された湿式のエッチング剤（HF buffered
wet etchant）を使用して実行されうる。
第二の誘電体層、すなわちレジストＲの開口部Ａ2はトランジスタのゲートＧ
のためのさらなる金属被覆８の蒸着を定めるのに適している。なぜならば、第一
の誘電体層D1又はD1−D2が前記第三の開口部A3の第三の幅に従ってバックエッチ
ングして、第２Ｋ図又は第１Ａ図に更に示される、中央のゲートの凹部の周辺部
にも、金属被覆の層８の蒸着が延在するように許容するからである。
第３図を参照すると、複数層D1−D2が使用されるときに、一層のD1の使用に対
して有利な点がある。この有利な点は、D1のために使用される材料SiO2の上方に
有る、D2のために使用されるSi3N4が前記D1の材料よりも速い速度でエッチング
されるという事実による。このようにして、D2の前記材料はレジストＲに対して
D1の材料よりもさらにバックエッチングされる。この結果、第三の開口部A3が得
られる。この第三の開口部A3はその上部において、より大きく、中央の凹部３１
，３２の周辺部３４を覆って延びるゲート用電極Ｇの金属被覆８を蒸着するのに
相応しい二つのレベルの開口部A3を形成する。これは第１Ｂ図で依然見られる。
ｉ）第２１図を参照すると、非選択のエッチングステップが半導体層４及び３
上で実行され、より深く、及びより狭い中央の凹部A6が形成されている。この凹
部A6は一つのステップにおいてチャネルのより浅い及びより大きい周辺の凹部A5
とチャネルの底部31及び壁部３２とを有する。第２Ｈ図で示されるように先に具
現化している予備的な凹部A4は中央の凹部A6をエッチングするマスクとしても使
用される。このエッチングの間、GaAlAsの能動層３が、当業者に知られている比
率よりもわずかにまだ高くして、予備的な凹部A4の寸法までエッチングされる。
そして、これは中央の凹部A6氏の形成を導く。エッチングは、能動層３の残存す
る厚さ３０の機能である電気的な性質が達成された深さで停止される。この電気
的な性質は既に存するソース及びドレインの接点によりエッチングプロセスの間
トランジスタ上で電気的にテストされる。第２Ｈ図で示されたように先に作製さ
れた第一の誘電体層の第三の開口部A3は壁部３３を有する周辺の凹部を具現化す
るマスクとしても使用される。この同時のエッチング中、GaAsのキャッ
プ状の層４はこの第三の開口部A3の寸法に、すなわち、アンダーエッチングによ
り前記第三の開口部A6よりもわずかに大きい寸法にエッチングされる。このエッ
チングはNH4OHとH2O2及びH2Oとの混合液によって湿式プロセスによって為し得る
。得られたエッチング表面は清浄面であり、エッチングプロセスによってアッタ
クされないことが利点である。キャップ状の層４はその厚さの一部を横切るか、
その厚さそのものを横切るかしてエッチングされうる。後者の場合には周辺の凹
部の底部がGaAlAsの能動層３の上部表面３４となる。
ｊ）第2J図を参照すると、周辺の凹部の底部が、第2I図にある２４のようにキ
ャップ状の層４には存在しないが、好適には上部の能動層３の上部表面３４には
一致する。レベル２４からレベル３４へ層４を移動させるために、エッチングス
テップが、例えばＳｉＣｌ4及びＳＦ6の混合物から構成される合成剤によって形
成された、プラズマを用いた反応性イオンエッチングＲＩＥによって実行される
。上述の例で、ガリウム砒素（ＧａＡｓ）のキャップ状の層４の材料のエッチン
グは、これらの条件下、ガリウム−アルミニウム砒素（ＧａＡｌＡｓ）の土台と
なる層３の材料に対して選択的に行われる。エッチングは一又は二の原子の一層
の厚さで自発的に形成され、水中でリンスされることによって除去されるアルミ
ニウム弗化物（ＡｌＦ3）の層上で土台となる能動層３の上部表面３０のレベル
で自動的に停止する。
引き続いて、さらに第２Ｊ図を参照すると、第２１図で実行されるプロセスに
従う湿式プロセスが、良好な表面を得るために、及び電圧の閾値に調整するため
に遂行される。当業者は半導体材料の最大でも２，３の単一層の要求される正確
さでこのようなエッチングステップをどのように実行するかを知得する。このエ
ッチング速度は高い正確性で知られているエッチング剤の濃度の関数である。す
なわち、エッチングの深さは、エッチング速度及びエッチング時間の関数である
。
ｋ）第２Ｋ図を参照すると、当該プロセスは周辺の凹部３３，３４の底部３４
上ばかりでなく中央の凹部の壁３２上まで延び、及び中央の凹部の底部３１に接
触するように金属層が蒸着されるステップを備えて成る。このステップは第二の
誘電体層、すなわち第二の開口部Ａ2の正確さでゲート電極Ｇを具現化するレジ
ストＲの第二の開口部Ａ2を介して実行され、この蒸着はさらにレジスト層Ｒ上
にも
実行される。このレジスト層Ｒは続いて既知のリフトオフ法によって取り除かれ
る。さらにリフトオフ法は金属層８の望まれない部分ＧＬも取り除く。
第１Ｃ図を参照すると、トランジスタを含む半導体デバイスの上部の表面は保
護的な誘電体層Ｄ’1で覆われている。しかし、接点のパッドＳＣ，ＤＣ，及び
ＧＣはソースＳ，ドレインＤ及びゲートＧに対応して前記保護層を介して露出さ
れる。DETAILED DESCRIPTION OF THE INVENTION
Method of manufacturing a semiconductor device including a buried channel FET
Technical field
The present invention relates to a method of manufacturing a semiconductor device including a buried channel FET,
This process is based on a process that includes an active layer to implement the FET.
A structure in which layers are stacked on a plate is formed, and a concave portion is formed in the active layer, which is called a gate concave portion.
Forming a channel and forming a channel between the source electrode and the drain electrode
And forming a gate electrode in contact with the active layer in the gate recess.
And a process comprising the steps of:
The present invention is, for example, integrated as an integral structure in the technology of III-V semiconductor material.
Used in the manufacture of customized microwave frequency circuits (MMICs).
Background art
FETs with buried channels have been described in U.S. Pat. No. 4,984,036.
Is knowledge. This transistor has an active layer formed on a substrate, and 3
It has a buried channel constituted by recesses arranged at two levels. This
The recess of each buried channel in the transistor is
Formed to become narrower and deeper in level as they approach the board, respectively
Have been. This transistor also has a central recess in the channel closest to the substrate.
A gate electrode is provided to be in contact with the active layer.
This gate electrode is narrower than the central recess of the channel in which the gate electrode is provided.
It is formed so that it becomes. In the FET thus formed, the two layers are heterogeneous.
The active layer is connected to the two layers of materials having different electron affinities so as to form a junction.
Thus, it can have high electron mobility (mobility). This
The FET is a group of III-V semiconductor materials using a substrate made of GaAs.
Can be embodied by
A known method for manufacturing a transistor comprises forming an active layer on a substrate.
Forming recesses for buried channels at different levels;
Depositing a metallization for the gate in the narrow and deepest recess.
I do.
The step of forming the concave portion includes a step of forming a dielectric material (SiN or SiOTwo) Protective layer
Depositing a photoresist layer; depositing a photoresist layer;
The gate has a width exactly equal to the width of the gate metallization to be applied.
Providing an opening in the photoresist layer; and providing the opening in the photoresist.
Protective layer serving as a base for forming second and third openings having a width equal to
Selectively etching the active layer and the active layer;
By selectively etching and under-etching the protective layer,
Enlarging the second opening in the protective layer by selectively etching the active layer.
To the protective film and narrower and deeper central recess.
Underetching the moving layer.
At this stage in the known process, the transistor is a two-stage gate
It has a recess. According to this known process, the resulting transistor
Is a very large number formed by repeating the last two steps
It has a recess. The next process step is through the photoresist opening
A step of depositing a metallization for the gate, this step being the last of said steps.
As in the first case, the contact of the gate electrode narrower than the deepest recess is thus obtained.
Provide points.
This process finally provides a final protective layer over the recess and the gate electrode.
Embodying the source and drain electrodes, and opening the final protective layer.
Forming an opening; and providing source and drain gold in the opening of the final protective layer.
Depositing a metal coating.
The plurality of steps of etching process to which the active layer belongs,
The width of the deepest recess is gradually increased. However, due to selective etching
If so, the width of the first opening of the resist is never enlarged. In this way,
Finally, the deepest part of the recess formed by the plurality of etching processes
The width of the minute exceeds the width of the opening in the photoresist. This is the Photo Regis
The contact of the gate electrode having the same width as the opening of the gate is narrower than the deepest recess.
That's why.
The technical problem solved by this known transistor is the gate-source
To improve the breakdown voltage without increasing the resistance.
Several FET types are currently used, some of which include sources and
When the gate potential is at the same potential, it is normally conducting (N-
ON), and the gate potential is more negative than the source potential
When the transistor is pinched off via depletion, and the gate is the same as the source
Normally, pinch-off (N-OFF) is performed at the time of potential, and
When the initial is more positive than the source potential,
Therefore, there is a transistor that conducts.
In these depletion-type and enhancement-type FETs,
The active layer below the pole has a predetermined thickness, in particular a depletion type transistor
Thinner in enhancement type transistors than in
are doing. In a preferred case, from a III-V material such as a GaAs compound
Depletion layer type transistor in fabricated integrated semiconductor device
While active storage is used, enhancement-type transistors
It is often convenient to implement the transistor for the amplifier.
In vacuum or in air, for example, doped GaAs material for the active layer
Usually has a surface tension determined by the Fermi level,
The state is located in the center of the forbidden band on the order of -0.5V. As a result, this
The active layer may have one or both gate contacts in the so-called access zone.
The other side is usually depleted. Therefore, this access zone is in a normal state.
Is not conducting.
In a depletion layer transistor, this surface effect is caused by the active layer being relatively under the gate.
Only when thick is preferred. In this case, even if the negative gate voltage is applied under the gate itself,
Transistors are not used until the active layer is depleted and the transistor is completely turned off.
The resistor is normally turned on.
Enhancement type transistors with a thinner active layer below the gate (
In N-OFF), this surface effect is always very undesirable. because,
The depleted access area is a non-negligible part of the active layer for the thickness on both sides of the gate
Because they occupy a minute. These depleted access areas are
It is not conducted by the application of a positive gate voltage, so that the active layer
Only the actual number is increased, and thus the number of electrons generated is lower than expected. Moreover
The saturation speed is reduced. Therefore depends on the number of electrons generated and the saturation rate
, The saturation current is thereby reduced.
Solutions to the problems posed by these depleted access areas
In particular, in the case of an enhancement type transistor (N-OFF),
These tunnels have a very narrow access area with a small channel width.
Achieved by implementing a transistor. This solution is industrially practical
Not a target. In fact, the practical application of transistors with particularly small access areas is particularly
Requires the implementation of special techniques. This technology is very costly and difficult to implement.
Difficult and suitable only for small batches
Not suitable for development.
Disclosure of the invention
An object of the present invention is to provide a semiconductor device having a high-performance FET.
You. This FET is a very system that can manufacture a large number of semiconductor devices at low cost.
Improve saturation current by implementing manufacturing methods that use simple techniques
Having.
In a transistor manufactured using the process according to the invention, a double recess
The channel consists of one deeper central recess and one shallower peripheral recess,
A gate electrode extends over the entire deepest recess and the shallower surrounding recesses.
A method for manufacturing a semiconductor device including such a transistor is described in claim 1.
It comprises the steps necessary to implement a transistor as described.
Preferably, a shallower peripheral recess covers the active layer, but not in the active layer
It is embodied in a cap-like layer.
This manufacturing method allows FETs to be obtained with increased saturation voltage
+ 0.2V or so as to realize an enhancement type transistor.
Is a completely positive threshold voltage to be obtained, on the order of + 0.3V, or a depletion-type transistor.
Allow any of the negative threshold voltages to implement the star.
The present invention will be described in detail below with reference to the accompanying schematic drawings.
BRIEF DESCRIPTION OF THE FIGURES
1A and 1B show cross-sectional views of two FETs, and FIG.
FIG. 3 shows a top view of the FET.
2A to 2K are steps for fabricating the FET of FIG. 1A.
FIG. 3 shows an advantageous variation of the process for fabricating the FET of FIG.
This step is similar to the step shown in the figure.
BEST MODE FOR CARRYING OUT THE INVENTION
The present invention relates to a semiconductor device such as a monolithic microwave integrated circuit (MMIC).
It relates to a method of manufacturing a chair. This semiconductor device is shown in FIGS. 1A and 1B.
And the FETs are stacked on the semiconductor substrate 1.
It has at least a semiconductor active layer 3. In a preferred embodiment, the active layer 3 has a low resistance.
Of the semiconductor is covered with a cap-shaped layer 4. The FET is further placed on a semiconductor layer.
Has a source electrode S and a drain electrode D.
The channel between the rain electrode D is embodied by a recess having a double level
. This dual level recess has a deeper and narrower central recess 31, 32 and
It has shallow and larger peripheral recesses 33,34. This transistor is
Further, a gate electrode G is provided.
2 is in contact with the active layer 3 as a whole, and the transverse dimension of the gate electrode G is
32, which is greater than the overall transverse dimension, which is the width of 32, and which is the width of the peripheral recesses 32, 34.
Due to the fact that it is smaller than the body transverse dimension, beyond this central recess 31, 32 and
It extends continuously covering a part of the peripheral recesses 33 and 34. These transverse dimensions are
It is measured along the X-X 'axis in the figure.
1A and 1B, the transistor is a high electron mobility type (HEMT)
This transistor is arranged in a stack arrangement in which an active layer is formed on a substrate 1.
A lower active layer made of a first material having a first bandgap.
A second layer having a larger band gap of 12 and forming a heterostructure with the first layer 12.
The upper layers 3 made of material and the interfaces 19 between them
Having at least different electron affinities so as to form a hetero bond.
It has two layers. These transverse dimensions are measured along the X-X 'axis of the figure.
FIGS. 1A and 1B show the structure of the HEMT (high electron transfer transistor).
In order to form the structure, preferably a cap-like layer which is excessively doped with n ++
There are four. This cap-shaped layer is used for the source and drain contacts S, D of the resistor.
By increasing the conduction of the semiconductor material in the underlying region,
The function of reducing the resistance of the source and drain of the transistor and the source and drain of the channel region.
Space between the drain and drain contacts S, D
Plays the role of shaping. This latter area is the material that supplies the contacts S and D of the resistor.
During the melting of the material 9, it is interrupted mechanically and electrically. Material 9 is metal-semiconductor
Due to the fact that it is a eutectic material forming an alloy. Recess 33, 3 in shallower periphery
4 is realized by a cap-shaped layer 4.
The structure of the HEMT also has a metal pad 8 for the gate G. this
The metal pad 8 is directly applied to the material of the upper active layer 3 so as to form a Schottky barrier.
Contact and vapor deposition. This Schottky barrier is formed from the bottom of the active layer 3,
It is at a very precise distance 30 from the structural interface 19. this
The distance 30 represents the effective thickness of the upper active layer 3 and the operation of the transistor, i.e.
Dominates the pinch-off voltage. As a result, the enhancement type or depth
A recession type transistor is formed.
As an example, the enhancement type FET has a heterostructure of the order of 20 nm.
Has a certain distance between the interface 19 and the gate contact G. this
The distance is obtained by the channel recess in the upper active layer 3 and is of the order of 50 nm.
You. This transistor has a pinch-off voltage of the order of +350 mV,
It operates with gate-source voltages in the range between 0 mV and +700 mV.
This FET not only has improved saturation voltage, as well as low access resistance,
It also exhibits an increased breakdown voltage. This breakdown voltage value is equal to that of the peripheral recesses 33, 34.
Depends on the distance separating the edge 18 of the gate metallization 8 from the edge 33 of the gate.
You. In a transistor like the one above, lying under a deeper central recess
The part 30 of the active layer 3 is preferably not intentionally doped.
An FET having a gate with a dual level recess, as described above, and a saw.
An effective process for implementing the contact of the drain and drain electrodes is shown in FIGS.
It includes several steps as illustrated by the K diagrams and FIG.
a) According to FIG. 2A, in a first aspect of the process for forming an FET,
Processes forms a substrate 1 from a semi-insulating gallium-arsenide and calls it a Schottky layer.
Forming an active layer 3 of gallium-arsenic (GaAs).
In a preferred embodiment for forming a transistor HEMT, the process comprises
Are the formation of the substrate 1 from the semi-insulating gallium arsenide and the formation of the layer 2,
Having a thickness of between 400 and 1000 nm, preferably 400 nm, with a first bandgap
Having a so-called buffer layer of unintentionally doped gallium arsenide;
Gallium-aluminum arsenide (GaAlAs) layer 3, a so-called Schottky layer
Forming, wherein the layer has an aluminum (Al) concentration on the order of 22%;
The portion corresponding to the first recess is not intentionally doped, for example, 1018Xcm-2
Depending on the concentration of silicon (Si) at the above concentration, one or both of these parts
N on the side of++Is heavily doped and this layer is in the range of 20 to 80 nm.
The enclosure, preferably having a thickness of 50 nm, and more than the underlying layer 2
Forming a layer having a wide second bandgap, and a cap-shaped layer 4;
Forming a layer in which the semiconductor material of layer 4 does not contain aluminum. Layer 3 is good
Suitably, in the formula of the semiconductor compound, a non-zero aluminum (Al) concentration, e.g.
For example, it has a value of 0.1. This is already enough to carry out the proposed process
.
Referring to FIG. 2A, an improved embodiment of the process for forming a transistor
In this manner, the process is intended to remove gallium arsenide (Ga
Formation of the layer 2 which is a so-called buffer layer of As) on the substrate 1;
This is a formation of a layer 12 of diarsenic (GaInAs), a so-called channel layer.
Has an indium concentration on the order of 22%, and this layer has a first recess
Underneath is not intentionally doped and this layer is in the range of about 0 to 30 nm.
Gallium-aluminum arsenide, preferably having a thickness of 10 nm;
(GaAlAs) layer 3, which is an aluminum layer of the order of 22%.
Is a so-called Schottky layer having a concentration of
Undoped, 10 to 40 nm thick, preferably 25 nm thick
And a cap-shaped layer 4 of gallium arsenide (GaAs).
This layer is 1018xcm-3At higher concentrations than n++Overdoped with
And this layer has a thickness between 5 and 100 nm, preferably 50 nm
And forming.
The gallium-indium arsenide (GaInAs) channel layer 12 has a predetermined
It has a stop band width, while a gallium-aluminum arsenide (GaAlAs)
The yoke layer 3 has a larger band gap. HEMT by this arrangement
Are called pseudomorphic and have improved performance. because
The difference between the band gaps of the materials is greater. Two-dimensional electron gas is different
Grow in the HEMT at the interface 19 of the bandgap layer.
The stack layer of the semiconductor material is completed, for example, by epitaxial growth. So
For this reason, suitable techniques known to those skilled in the art include the epitaxy or
Techniques such as metallization deposition have been used.
Referring to FIG. 2A, to perform the steps required to form the electrodes
, The first continuous dielectric layer D1Are formed on this stack of layers. This first
The dielectric layer is SiOTwoFurther D1Or continuous SiOTwoAnd SiThreeNFourMultiple layers of D1−DTwoIn
It is possible that these are the transients resulting from FIG. 1B or FIG.
It is arranged as shown by a star.
Advantageously, in the next step, the resistive contacts of source S and drain D are formed.
Is done. Still referring to FIG. 2A, these steps comprise a first dielectric layer D1
Or D1−DTwoAbove, form a photoresist layer as indicated by the PHR,
Hole A in photoresist PHR by quasi-photolithographic processSOPassing
And ADOAnd the formation of These holes ASOAnd ADOIs the source S and
It is suitable for defining the drain electrode D.
b) Referring to FIG. 2B, hole A using RIE methodSAnd ADThe formation of
, For example, CHFThreeSF mixed with6Containing gas such as ASOAnd ADOThrough the dielectric
Body layer D1Or D1−DTwoThe dielectric layer is photoresist
The formation that is under-etched for the strike layer PHR is shown.
c) Referring to FIG. 2C, a hole A on the upper surface of the semiconductorSAnd ADTo
The deposition of a metal layer 9 forming the resistance contacts S and D is shown there. These ASO
And ADOThe metal layer 9 to be deposited in the area other than the area is formed by removing the photoresist PHR, for example.
Removed by lift-off method. As a result, the steps shown in FIG.
b) the first dielectric layer D deposited in1Or D1−DTwoIs exposed and the gate double
Used in a further step of forming a level recess.
Important to form source and drain contacts before performing further steps
The point is that the etching depth of the central recess forming the channel
Can be monitored very easily by controlling the drain-source current of the
It is in. Etching the central recess using this method
It turned out to be completed when the correct current was reached. This is true for layer 30
It means that a new thickness can be obtained.
Next, a process that implements a dual level recess for the gate is performed. this
The process consists of the following steps described below.
d) Referring to FIG. 2D, having different etching characteristics from the first dielectric layer
The formation of a second dielectric layer is shown. This second dielectric layer is preferably a photosensitive resin.
Fat, which is used traditionally such as so-called resist R
The top surface of the system provided in step c)
Covering.
e) Referring to FIG. 2E, hole A0The formation of this hole A0Is the second
It has a first transverse dimension, referred to as a first width in the dielectric layer. this
The second dielectric layer is obtained by standard photolithographic methods, i.e.
It is a resist layer R.
f) Referring to FIG. 2F, the opening A1First dielectric layer D1Or D1-DTwoIn
And the first opening A1Is formed in the first opening A1Is the opening
Part A0Opening A by etching through0Has the same first transverse dimension as
You. This transverse dimension is equal to the length of the gate G measured along the A-A 'axis in the figure.
Measured in rows. This first opening A1Is R as described in step b)
Conveniently made by IE. This RIE includes first and second dielectric layers
Is possible. The transverse dimension of the first opening is
Depending on the length of the gate of the transistor, in the micron or sub-micron range.
Can be. First opening A1Formed in the resist R while etching
A before opening0Is A1On each side of the first dielectric layer D
The thickness of the second dielectric layer, ie the resist R,
Obtain an enlarged opening with a second width, called the second opening A2. First invitation
Electric layer is composed of multiple layers D1-DTwoWhen both layers are RIE in this step
Etched by
g) Referring to FIG. 2G, a preliminary recess A above the semiconductor stack layerFourof
Etching is shown. In the HEMT fabrication process, the cap-shaped layer 4
First dielectric layer D1Or D1-DTwoFirst opening A of1Is etched through.
This recess is formed so as to extend down to the upper surface 31 of the active layer 3 serving as a base.
Is done. This recess is SF6And SiClFourFormed using RIE method involving plasma
It is. This SF6And SiClFourPlasma etches the GaAs material of the cap-like layer 4.
And remains at the GaAlAs material of the active layer 3. As fact
The aluminum fluoride (AlF) is formed by the RIE method.Three) Layer is spontaneously active
The stopper layer is formed on the surface 31 of the layer 3. This stopper layer is made of water
It is further removed by rinsing in. As a result, the active layer 3, which forms the base,
That is, the appearance of the surface 31 of the gallium-aluminum arsenide (GaAlAs) material is obtained.
You.
h) Referring to FIG. 2H, the first dielectric layer D1Or D1-DTwoAlready made in
First opening A1Is shown enlarged. The purpose of this is
Back etching of the first dielectric layer
Second opening ATwoThird opening A larger thanThreeEnlarged opening A calledThree
Is formed. The back etching of this first dielectric material is performed in water with H
F
And NHFourHF buffered wet etchant containing aqueous solution of HF
wet etchant).
Opening A of second dielectric layer, ie, resist RTwoIs the gate G of the transistor
Suitable for determining the deposition of a further metallization 8 for Because first
Dielectric layer D1Or D1−DTwoBack etch according to the third width of the third opening A3
The periphery of the central gate recess, further shown in FIG. 2K or FIG. 1A.
This also allows the deposition of the metallization layer 8 to extend.
Referring to FIG. 3, the multilayer D1−DTwoIs used when more D1For use with
There are advantages. The advantage is that D1Material used for SiOTwoAbove
Yes, DTwoSi used forThreeNFourIs said D1Etches faster than other materials
Depends on the fact that In this way, DTwoOf the above material with respect to the resist R
D1Back etching is performed more than the material. As a result, the third opening AThreeGet
Can be This third opening AThreeIs larger at its upper part, the central recess 31
, 32 to cover the peripheral portion 34 of the gate electrode G.
Suitable two levels of opening AThreeTo form This is still seen in FIG. 1B.
i) Referring to FIG. 21, the non-selective etching steps are performed in the semiconductor layers 4 and 3
Performed on a deeper and narrower central recess A6Are formed. This concave
Part A6Is the shallower and larger peripheral recess A of the channel in one stepFive
And a channel bottom 31 and a wall 32. First, as shown in FIG.
Preliminary recess A embodiedFourIs the central recess A6Also used as a mask to etch
Used. During this etching, the active layer 3 of GaAlAs is applied with a ratio known to those skilled in the art.
Preliminary recess A, still slightly higher than the rateFourIs etched to the dimensions of FIG.
And this is the central recess A6Lead the formation of Mr. The etching removes the remaining active layer 3.
The electrical properties, a function of the thickness 30, are stopped at the achieved depth. This electricity
Characteristics during the etching process due to the existing source and drain contacts
Electrically tested on transistors. Made earlier as shown in FIG. 2H
Third opening A of the first dielectric layerThreeEmbodies a peripheral recess having a wall 33
Also used as a mask. During this simultaneous etching, the GaAs cap is removed.
Layer 4 is the third opening AThreeTo the dimensions of
The third opening A6Etched to slightly larger dimensions. This edge
Ching is NHFourOH and HTwoOTwoAnd HTwoCan be done by wet process with a mixture with O
. The resulting etched surface is clean and the etching process
The advantage is that it is not locked. The cap-like layer 4 crosses part of its thickness,
It can be etched across its thickness itself. Peripheral concave in the latter case
The bottom of the part becomes the upper surface 34 of the active layer 3 of GaAlAs.
j) Referring to FIG. 2J, the bottom of the peripheral recess is keyed like 24 in FIG. 2I.
The upper surface 34 of the upper active layer 3 is not present in the
Matches. Etch to move layer 4 from level 24 to level 34
Step is, for example, SiClFourAnd SF6Shaped by a synthetic agent composed of a mixture of
Performed by reactive ion etching RIE using plasma
. In the above example, the etching of the material of the cap-shaped layer 4 of gallium arsenide (GaAs) is performed.
Under these conditions, the gallium-aluminum arsenide (GaAlAs) platform
Selectively for the material of the layer 3. Etching is a layer of one or two atoms
Aluminum spontaneously formed with a thickness of and removed by rinsing in water
Fluoride (AlFThreeThe level of the upper surface 30 of the active layer 3 on which the layer is based
To stop automatically.
Subsequently, referring further to FIG. 2J, the process performed in FIG.
Wet process to follow, to get good surface and to adjust to voltage threshold
Will be performed. Those skilled in the art will appreciate that the required accuracy of at most a few monolayers of semiconductor material
Now we know how to perform such an etching step. This d
The etching rate is a function of the concentration of the etchant, which is known with high accuracy. You
That is, the etching depth is a function of the etching rate and the etching time.
.
k) Referring to FIG. 2K, the process is performed at the bottom 34 of the peripheral recesses 33, 34.
It extends not only above but also over the wall 32 of the central recess and contacts the bottom 31 of the central recess.
A step of depositing a metal layer to touch. This step is the second
Dielectric layer, ie second opening ATwoThat realizes the gate electrode G with high accuracy
Second opening A of strike RTwoThis deposition is further performed on the resist layer R
Also
Be executed. This resist layer R is subsequently removed by a known lift-off method.
You. Furthermore, the lift-off method also removes unwanted portions GL of the metal layer 8.
Referring to FIG. 1C, the top surface of the semiconductor device including the transistor is maintained.
Protective dielectric layer D '1Covered with. However, contact pads SC, DC, and
GC is exposed through the protective layer corresponding to the source S, the drain D and the gate G.
It is.
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【要約の続き】
記周辺部のより浅い凹部の上に延在する、ゲート用金属
材料を蒸着するステップと、を有する方法に関する。
────────────────────────────────────────────────── Depositing a gate metal material extending over a shallower recess in the perimeter.