JP2002368120A - Semiconductor device and manufacturing method therefor - Google Patents
Semiconductor device and manufacturing method thereforInfo
- Publication number
- JP2002368120A JP2002368120A JP2001177214A JP2001177214A JP2002368120A JP 2002368120 A JP2002368120 A JP 2002368120A JP 2001177214 A JP2001177214 A JP 2001177214A JP 2001177214 A JP2001177214 A JP 2001177214A JP 2002368120 A JP2002368120 A JP 2002368120A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- semiconductor device
- etching
- base
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本願の発明は、バイポーラト
ランジスタを含む半導体装置及びその製造方法に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device including a bipolar transistor and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】バイポーラトランジスタは高負荷駆動
力、高速性、低ノイズ性等を有しているので、バイポー
ラトランジスタを含む半導体装置はアナログ回路に適し
た半導体装置である。図４は、縦型ＮＰＮバイポーラト
ランジスタを含む半導体装置の一従来例を示している。
この一従来例の半導体装置を製造するためには、Ｐ型の
Ｓｉ基板等である半導体基板１１の表面部にＮ型のコレ
クタ埋め込み層１２を選択的に形成した後、Ｎ型のＳｉ
層等である半導体層１３を半導体基板１１上にエピタキ
シャル成長させて、半導体基板１１とエピタキシャル層
である半導体層１３とで半導体基体１４を形成する。2. Description of the Related Art Bipolar transistors have high load driving power, high speed, low noise, and the like, and therefore, a semiconductor device including a bipolar transistor is a semiconductor device suitable for an analog circuit. FIG. 4 shows a conventional example of a semiconductor device including a vertical NPN bipolar transistor.
In order to manufacture this conventional semiconductor device, an N-type collector buried layer 12 is selectively formed on the surface of a semiconductor substrate 11 such as a P-type Si substrate, and then N-type Si buried layers are formed.
A semiconductor layer 13 such as a layer is epitaxially grown on the semiconductor substrate 11, and a semiconductor substrate 14 is formed by the semiconductor substrate 11 and the semiconductor layer 13 as an epitaxial layer.
【０００３】次に、半導体基体１４の表面部にＬＯＣＯ
Ｓ法等によって素子分離用の絶縁膜１５を選択的に形成
し、各バイポーラトランジスタの形成予定領域の周囲に
素子分離用のＰ型のウェル１６を形成する。また、コレ
クタ取り出し領域に半導体層１３よりも高濃度のＮ型の
ウェル１７を形成し、このウェル１７の表面部にウェル
１７よりも高濃度のコレクタ取り出し用のＮ型の拡散領
域１８を形成する。そして、ＳｉＯ2 膜等である絶縁膜
２１を半導体基体１４上に形成し、絶縁膜２１のうちで
ベースの形成予定領域に開口２２を形成する。Next, LOCO is applied to the surface of the semiconductor substrate 14.
An insulating film 15 for element isolation is selectively formed by the S method or the like, and a P-type well 16 for element isolation is formed around a region where each bipolar transistor is to be formed. Further, an N-type well 17 having a higher concentration than the semiconductor layer 13 is formed in the collector take-out region, and an N-type diffusion region 18 for taking out the collector having a higher concentration than the well 17 is formed in the surface of the well 17. . Then, an insulating film 21 such as a SiO 2 film is formed on the semiconductor substrate 14, and an opening 22 is formed in a region of the insulating film 21 where a base is to be formed.
【０００４】次に、開口２２を介するＮ型の不純物のイ
オン注入によって第一の選択イオン注入コレクタ２３を
形成する。選択イオン注入コレクタ２３は、コレクタ抵
抗を低減させることによって遮断周波数を高めるための
ものである。そして、Ｓｉを主成分とするＰ型のＳｉＧ
ｅ層等である半導体層２４を全面にエピタキシャル成長
させる。但し、開口２２内の半導体基体１４上では半導
体層１３と接合している単結晶の半導体層２４ａが形成
されるが、絶縁膜２１上ではエピタキシャル成長が生じ
なくて多結晶の半導体層２４ｂが形成される。その後、
半導体層２４をベース及びベース取り出し電極のパター
ンに加工する。Next, a first selective ion implantation collector 23 is formed by ion implantation of an N-type impurity through the opening 22. The selective ion implantation collector 23 is for increasing the cutoff frequency by reducing the collector resistance. And a P-type SiG containing Si as a main component.
A semiconductor layer 24 such as an e-layer is epitaxially grown on the entire surface. However, a single-crystal semiconductor layer 24a bonded to the semiconductor layer 13 is formed on the semiconductor substrate 14 in the opening 22, but a polycrystalline semiconductor layer 24b is formed on the insulating film 21 without epitaxial growth. You. afterwards,
The semiconductor layer 24 is processed into a pattern of a base and a base extraction electrode.
【０００５】次に、ＳｉＯ2 膜等である絶縁膜２５をＣ
ＶＤ法によって全面に堆積させ、絶縁膜２５上にフォト
レジスト（図示せず）を塗布する。そして、エミッタの
形成予定領域の開口を有するパターンにフォトリソグラ
フィによってフォトレジストを加工する。その後、フォ
トレジストをマスクとするＲＩＥによって絶縁膜２５に
開口２６を形成する。従って、単結晶の半導体層２４ａ
のうちで開口２６下の部分が真性ベースになり、その周
囲の部分が外部ベースになる。また、多結晶の半導体層
２４ｂはベース取り出し電極になる。Next, the insulating film 25 such as an SiO 2 film is
The photoresist is deposited on the entire surface by the VD method, and a photoresist (not shown) is applied on the insulating film 25. Then, a photoresist is processed by photolithography into a pattern having an opening in a region where the emitter is to be formed. Thereafter, an opening 26 is formed in the insulating film 25 by RIE using a photoresist as a mask. Therefore, the single-crystal semiconductor layer 24a
Of these, the portion below the opening 26 becomes the intrinsic base, and the surrounding portion becomes the external base. Further, the polycrystalline semiconductor layer 24b becomes a base extraction electrode.
【０００６】次に、開口２６を介するＮ型の不純物のイ
オン注入によって第二の選択イオン注入コレクタ２７を
形成する。選択イオン注入コレクタ２７は、真性ベース
の直下におけるコレクタの不純物濃度を高めることによ
ってカーク効果が生じる電流値を高め、また、コレクタ
抵抗を低減させることによって遮断周波数を高めるため
のものである。その後、フォトレジストを除去する。そ
して、Ｎ型の不純物が添加されている多結晶Ｓｉ膜等で
ある半導体層２８を堆積させ、エミッタを包含するパタ
ーンに半導体層２８と絶縁膜２５とを連続的に加工し
て、半導体層２４の表面を露出させる。[0006] Next, a second selective ion implantation collector 27 is formed by ion implantation of N-type impurities through the opening 26. The selective ion implantation collector 27 is for increasing the current value at which the Kirk effect occurs by increasing the impurity concentration of the collector immediately below the intrinsic base, and for increasing the cutoff frequency by reducing the collector resistance. After that, the photoresist is removed. Then, a semiconductor layer 28 such as a polycrystalline Si film or the like to which an N-type impurity is added is deposited, and the semiconductor layer 28 and the insulating film 25 are continuously processed into a pattern including the emitter. Expose the surface.
【０００７】次に、半導体層２４、２８の夫々の露出面
にシリサイド膜３１を形成した後、ＢＰＳＧ膜等である
絶縁膜３２を全面に堆積させる。そして、化学的機械研
磨によって絶縁膜３２の表面を平坦化させた後、半導体
層２８上のシリサイド膜３１と半導体層２４上のシリサ
イド膜３１と拡散領域１８とに達するコンタクト孔３３
を形成する。Next, after a silicide film 31 is formed on each of the exposed surfaces of the semiconductor layers 24 and 28, an insulating film 32 such as a BPSG film is deposited on the entire surface. Then, after the surface of the insulating film 32 is planarized by chemical mechanical polishing, the contact hole 33 reaching the silicide film 31 on the semiconductor layer 28, the silicide film 31 on the semiconductor layer 24, and the diffusion region 18 is formed.
To form
【０００８】次に、厚さが５ｎｍ／４０ｎｍ／３０ｎｍ
のＴｉ／ＴｉＮ／Ｔｉ膜等と厚さが１０００ｎｍである
Ｗ膜等とを順次に全面に堆積させ、これらに化学的機械
研磨を施すことによって、コンタクト孔３３内にプラグ
３４を形成する。そして、厚さが１００ｎｍ／５ｎｍ／
４００ｎｍ／５ｎｍ／２０ｎｍ／２０ｎｍのＴｉＮ／Ｔ
ｉ／ＡＬ／Ｔｉ／ＴｉＮ／Ｔｉ膜等である金属層を堆積
させ、この金属層をエミッタ電極３５、ベース電極３６
及びコレクタ電極３７のパターンに加工する。以上で、
この一従来例の半導体装置が製造される。Next, when the thickness is 5 nm / 40 nm / 30 nm
A Ti / TiN / Ti film and the like and a W film and the like having a thickness of 1000 nm are sequentially deposited on the entire surface, and these are subjected to chemical mechanical polishing to form plugs 34 in the contact holes 33. And the thickness is 100 nm / 5 nm /
400 nm / 5 nm / 20 nm / 20 nm TiN / T
A metal layer such as an i / AL / Ti / TiN / Ti film is deposited, and this metal layer is deposited on the emitter electrode 35 and the base electrode 36.
And a pattern of the collector electrode 37. Above,
This conventional semiconductor device is manufactured.
【０００９】[0009]
【発明が解決しようとする課題】ところで、図４に示さ
れている一従来例の半導体装置に、エミッタの面積つま
り絶縁膜２５における開口２６の面積が互いに異なる複
数のバイポーラトランジスタが含まれていることがあ
る。そして、開口２６は上述の様にフォトレジストをマ
スクとするＲＩＥつまりドライエッチングによって形成
される。このため、面積が互いに異なる開口２６間で
は、マイクロ・ローディング効果によって絶縁膜２５の
エッチング速度に差が生じて、開口２６の底まで絶縁膜
２５がエッチングされる時間も異なる。The conventional semiconductor device shown in FIG. 4 includes a plurality of bipolar transistors having different emitter areas, that is, different opening areas 26 in the insulating film 25. Sometimes. The opening 26 is formed by RIE using a photoresist as a mask, that is, dry etching, as described above. Therefore, a difference occurs in the etching rate of the insulating film 25 due to the microloading effect between the openings 26 having different areas, and the time for etching the insulating film 25 to the bottom of the opening 26 also differs.
【００１０】一方、絶縁膜２５としてＳｉＯ2 膜を用い
てもＳｉＮ膜を用いても、Ｓｉを主成分とする半導体層
２４と絶縁膜２５との間のエッチング選択比は、無限大
ではなく１０〜２０程度である。このため、開口２６を
確実に形成するための絶縁膜２５のオーバエッチング時
に半導体層２４も多少エッチングされる。そして、面積
が互いに異なる開口２６間では、上述の様に開口２６の
底まで絶縁膜２５がエッチングされる時間が異なるの
で、半導体層２４がエッチングされる時間も異なって、
半導体層２４のエッチング量がばらついている。On the other hand, regardless of whether a SiO 2 film or a SiN film is used as the insulating film 25, the etching selectivity between the semiconductor layer 24 containing Si as a main component and the insulating film 25 is not infinity but 10%. About 20. For this reason, the semiconductor layer 24 is also slightly etched when the insulating film 25 is over-etched to form the opening 26 reliably. Since the time for etching the insulating film 25 to the bottom of the opening 26 differs between the openings 26 having different areas as described above, the time for etching the semiconductor layer 24 also differs.
The etching amount of the semiconductor layer 24 varies.
【００１１】この結果、図４に示されている一従来例の
半導体装置では、エミッタの面積に依存してバイポーラ
トランジスタの特性がばらついている。具体的には、エ
ミッタの面積が広いと、半導体層２４のエッチング量が
多くてベース幅が薄く、電流増幅率（ｈFE）の増大やコ
レクタ・エミッタ間耐圧（Ｖceo ）の低下等が生じてい
る。また、半導体層２４がエッチングされていると、ベ
ースの表面状態が良好ではなく、表面再結合電流が生
じ、低電流での電流増幅率（ｈFE）の低下等が生じて、
バイポーラトランジスタの信頼性が低い。As a result, in the conventional semiconductor device shown in FIG. 4, the characteristics of the bipolar transistor vary depending on the area of the emitter. Specifically, if the area of the emitter is large, the amount of etching of the semiconductor layer 24 is large and the base width is small, so that the current amplification factor (h FE ) increases, and the collector-emitter breakdown voltage (V ceo ) decreases. ing. Also, if the semiconductor layer 24 is etched, the surface condition of the base is not good, a surface recombination current occurs, and a decrease in current amplification factor (h FE ) at a low current occurs.
The reliability of the bipolar transistor is low.
【００１２】これに対して、絶縁膜２５を薄くすれば、
開口２６を確実に形成するための絶縁膜２５のオーバエ
ッチング量を少なくすることができる。この結果、半導
体層２４のエッチング量を少なくすることができ、エッ
チング量のばらつきも少なくなる。しかし、図４に示さ
れている様に、開口２６以外の部分では絶縁膜２５を介
して半導体層２４と半導体層２８とが対向している。こ
のため、絶縁膜２５を薄くすると、絶縁膜２５を介した
エミッタ・ベース間の寄生容量が増加して、バイポーラ
トランジスタの特性が低下する。On the other hand, if the thickness of the insulating film 25 is reduced,
The amount of over-etching of the insulating film 25 for reliably forming the opening 26 can be reduced. As a result, the amount of etching of the semiconductor layer 24 can be reduced, and the variation in the amount of etching is also reduced. However, as shown in FIG. 4, the semiconductor layer 24 and the semiconductor layer 28 face each other via the insulating film 25 except for the opening 26. Therefore, when the thickness of the insulating film 25 is reduced, the parasitic capacitance between the emitter and the base via the insulating film 25 increases, and the characteristics of the bipolar transistor deteriorate.
【００１３】従って、本願の発明の目的は、複数のバイ
ポーラトランジスタにおいてエミッタの面積に依存した
特性のばらつきが少なく、エミッタ・ベース間の寄生容
量の増加が防止されて特性の低下が防止されており、ベ
ースの表面状態が良好であり且つ外部からベースの表面
への可動イオン等の侵入も防止されるので信頼性が高い
半導体装置及びその製造方法を提供することである。Accordingly, an object of the present invention is to reduce the variation in characteristics depending on the area of the emitter in a plurality of bipolar transistors, to prevent an increase in the parasitic capacitance between the emitter and the base, and to prevent the characteristics from deteriorating. Another object of the present invention is to provide a highly reliable semiconductor device and a method for manufacturing the same, since the surface condition of the base is good and mobile ions and the like are prevented from entering the surface of the base from the outside.
【００１４】[0014]
【課題を解決するための手段】請求項１に係る半導体装
置では、面積が互いに異なるエミッタと表面の高さが互
いに等しいベースとを有する複数のバイポーラトランジ
スタが含まれている。このため、複数のバイポーラトラ
ンジスタにおいてエミッタの面積に拘らずベース幅が互
いに等しい。According to a first aspect of the present invention, there is provided a semiconductor device including a plurality of bipolar transistors having emitters having different areas and bases having the same surface height. Therefore, the base widths of the plurality of bipolar transistors are equal to each other regardless of the area of the emitter.
【００１５】請求項２に係る半導体装置では、バイポー
ラトランジスタのベース上に順次に積層されている第
一、第二及び第三の絶縁膜にベースに達する開口が設け
られており、バイポーラトランジスタのエミッタが開口
を介してベースに接合すると共に第一〜第三の絶縁膜を
介してベース上に広がっており、第一及び第三の絶縁膜
と第二の絶縁膜とでエッチング特性が互いに異なってお
り、第三の絶縁膜が第一及び第二の絶縁膜よりも厚い。According to a second aspect of the present invention, an opening reaching the base is provided in the first, second, and third insulating films sequentially laminated on the base of the bipolar transistor, and the emitter of the bipolar transistor is provided. Are joined to the base through the opening and spread on the base through the first to third insulating films, and the first and third insulating films and the second insulating film have different etching characteristics from each other. And the third insulating film is thicker than the first and second insulating films.
【００１６】この様に第三の絶縁膜と第二の絶縁膜とで
エッチング特性が互いに異なっているので、第三〜第一
の絶縁膜にエミッタ用の開口を形成する際に、第二の絶
縁膜をエッチングストッパにして第三の絶縁膜をエッチ
ングすることができる。このため、第一及び第二の絶縁
膜よりも厚い第三の絶縁膜を確実にエッチングするため
に第三の絶縁膜に十分なオーバエッチングを施しても、
第三の絶縁膜まででエッチングを停止させることができ
て、マイクロ・ローディング効果によるエッチング量の
ばらつきが殆どない。Since the etching characteristics of the third insulating film and the second insulating film are different from each other as described above, when forming the opening for the emitter in the third to first insulating films, The third insulating film can be etched using the insulating film as an etching stopper. For this reason, even if the third insulating film is sufficiently over-etched to reliably etch the third insulating film thicker than the first and second insulating films,
Etching can be stopped up to the third insulating film, and there is almost no variation in the etching amount due to the micro-loading effect.
【００１７】また、第二の絶縁膜と第一の絶縁膜とでも
エッチング特性が互いに異なっており、しかも、第二及
び第一の絶縁膜が第三の絶縁膜よりも薄いので、第二の
絶縁膜及び第一の絶縁膜に対するオーバエッチング量が
少なくても、第二及び第一の絶縁膜を確実にエッチング
することができて、マイクロ・ローディング効果による
エッチング量のばらつきが少ない。このため、第二及び
第一の絶縁膜のエッチング時にエミッタ用の開口下のベ
ースがエッチングされる量が少なく、ベースの表面状態
も良好である。Further, the etching characteristics of the second insulating film and the first insulating film are different from each other, and the second and first insulating films are thinner than the third insulating film. Even if the amount of over-etching with respect to the insulating film and the first insulating film is small, the second and first insulating films can be surely etched, and the variation in the etching amount due to the micro-loading effect is small. For this reason, the amount of etching of the base under the opening for the emitter during the etching of the second and first insulating films is small, and the surface condition of the base is good.
【００１８】また、上述の様に、第三の絶縁膜が第一及
び第二の絶縁膜よりも厚くても、第三の絶縁膜を確実に
エッチングすることができる。しかも、第三の絶縁膜が
第一の絶縁膜よりも厚いので、第一の絶縁膜をエッチン
グする前にエミッタ用の開口のパターンのマスクが除去
され且つ第一の絶縁膜と第三の絶縁膜とでエッチング特
性が互いに等しくても、エミッタ用の開口の形成後にも
十分な厚さの第三の絶縁膜が残る。従って、エミッタ用
の開口の形成後にも十分な厚さの第一〜第三の絶縁膜が
残る。更に、第二の絶縁膜が第一の絶縁膜よりも緻密で
あるので、外部からベースの表面への可動イオン等の侵
入が防止される。As described above, even if the third insulating film is thicker than the first and second insulating films, the third insulating film can be surely etched. In addition, since the third insulating film is thicker than the first insulating film, the mask of the pattern of the opening for the emitter is removed before the first insulating film is etched, and the first insulating film and the third insulating film are removed. Even if the film has the same etching characteristics, the third insulating film having a sufficient thickness remains even after the opening for the emitter is formed. Therefore, the first to third insulating films having a sufficient thickness remain after the formation of the opening for the emitter. Further, since the second insulating film is denser than the first insulating film, invasion of mobile ions and the like from the outside to the surface of the base is prevented.
【００１９】請求項３に係る半導体装置では、第一及び
第三の絶縁膜がシリコン酸化膜であり、第二の絶縁膜が
シリコン窒化膜である。このため、第一及び第三の絶縁
膜と第二の絶縁膜とでエッチング選択比を４０程度以上
にすることができ、エミッタ用の開口を形成しても、開
口下のベースがエッチングされる量が更に少なく、ベー
スの表面状態も更に良好である。また、シリコン窒化膜
は非常に緻密であり、外部からベースの表面への可動イ
オン等の侵入が効果的に防止される。In the semiconductor device according to the third aspect, the first and third insulating films are silicon oxide films, and the second insulating film is a silicon nitride film. For this reason, the etching selectivity between the first and third insulating films and the second insulating film can be made about 40 or more, and even if an opening for the emitter is formed, the base under the opening is etched. The amount is even smaller and the surface condition of the base is even better. Further, the silicon nitride film is very dense, and effectively prevents mobile ions and the like from entering the surface of the base from the outside.
【００２０】請求項４〜６に係る半導体装置では、第一
〜第三の絶縁膜が所定の厚さを有している。このため、
エミッタ用の開口を形成しても、開口下のベースがエッ
チングされる量が更に少なく、ベースの表面状態も更に
良好である。また、エミッタ用の開口の形成後にも更に
十分な厚さの第一〜第三の絶縁膜が残る。また、外部か
らベースの表面への可動イオン等の侵入が効果的に防止
される。In the semiconductor device according to the fourth to sixth aspects, the first to third insulating films have a predetermined thickness. For this reason,
Even when the opening for the emitter is formed, the amount of etching of the base below the opening is further reduced, and the surface condition of the base is further improved. Further, even after the formation of the opening for the emitter, the first to third insulating films having a more sufficient thickness remain. Further, invasion of mobile ions and the like from the outside to the surface of the base is effectively prevented.
【００２１】請求項７に係る半導体装置の製造方法で
は、バイポーラトランジスタのベース上に第一の絶縁膜
を形成し、第一の絶縁膜とはエッチング特性が異なって
おり且つ第一の絶縁膜よりも緻密な第二の絶縁膜を第一
の絶縁膜上に形成し、第二の絶縁膜とはエッチング特性
が異なっており且つ第一及び第二の絶縁膜よりも厚い第
三の絶縁膜を第二の絶縁膜上に形成する。According to a seventh aspect of the present invention, the first insulating film is formed on the base of the bipolar transistor, the first insulating film has an etching characteristic different from that of the first insulating film, and the first insulating film has a different etching characteristic. Also, a dense second insulating film is formed on the first insulating film, and a third insulating film having etching characteristics different from that of the second insulating film and being thicker than the first and second insulating films is formed. It is formed on the second insulating film.
【００２２】この様に、第二の絶縁膜とはエッチング特
性が異なる第三の絶縁膜を第二の絶縁膜上に形成するの
で、第三〜第一の絶縁膜にエミッタ用の開口を形成する
際に、第二の絶縁膜をエッチングストッパにして第三の
絶縁膜をエッチングすることができる。このため、第一
及び第二の絶縁膜よりも厚い第三の絶縁膜を確実にエッ
チングするために第三の絶縁膜に十分なオーバエッチン
グを施しても、第三の絶縁膜まででエッチングを停止さ
せることができて、マイクロ・ローディング効果による
エッチング量のばらつきが殆どない。As described above, since the third insulating film having an etching characteristic different from that of the second insulating film is formed on the second insulating film, an opening for the emitter is formed in the third to first insulating films. Then, the third insulating film can be etched using the second insulating film as an etching stopper. For this reason, even if the third insulating film is sufficiently over-etched to surely etch the third insulating film thicker than the first and second insulating films, the etching is performed up to the third insulating film. It can be stopped and there is almost no variation in the etching amount due to the micro loading effect.
【００２３】また、第一の絶縁膜とはエッチング特性が
異なる第二の絶縁膜を第一の絶縁膜上に形成し、しか
も、第二及び第一の絶縁膜を第三の絶縁膜よりも薄くす
るので、第二の絶縁膜及び第一の絶縁膜に対するオーバ
エッチング量が少なくても、第二及び第一の絶縁膜を確
実にエッチングすることができて、マイクロ・ローディ
ング効果によるエッチング量のばらつきが少ない。この
ため、第二及び第一の絶縁膜のエッチング時にエミッタ
用の開口下のベースがエッチングされる量が少なく、ベ
ースの表面状態も良好である。In addition, a second insulating film having an etching characteristic different from that of the first insulating film is formed on the first insulating film, and the second and first insulating films are formed more than the third insulating film. Since the thickness is reduced, the second and first insulating films can be surely etched even if the amount of overetching with respect to the second insulating film and the first insulating film is small, and the etching amount due to the microloading effect is reduced. There is little variation. For this reason, the amount of etching of the base under the opening for the emitter during the etching of the second and first insulating films is small, and the surface condition of the base is good.
【００２４】また、上述の様に、第三の絶縁膜が第一及
び第二の絶縁膜よりも厚くても、第三の絶縁膜を確実に
エッチングすることができる。しかも、第三の絶縁膜を
第一の絶縁膜よりも厚くするので、第一の絶縁膜をエッ
チングする前にエミッタ用の開口のパターンのフォトレ
ジストが除去され且つ第一の絶縁膜と第三の絶縁膜とで
エッチング特性が互いに等しくても、エミッタ用の開口
の形成後にも十分な厚さの第三の絶縁膜が残る。従っ
て、エミッタ用の開口の形成後にも十分な厚さの第一〜
第三の絶縁膜が残る。更に、第一の絶縁膜よりも緻密な
第二の絶縁膜を形成するので、外部からベースの表面へ
の可動イオン等の侵入が防止される。As described above, even if the third insulating film is thicker than the first and second insulating films, the third insulating film can be surely etched. Moreover, since the third insulating film is made thicker than the first insulating film, the photoresist in the pattern of the opening for the emitter is removed before the first insulating film is etched, and the first insulating film and the third insulating film are removed. Even if the etching characteristics are equal to each other, the third insulating film having a sufficient thickness remains even after the opening for the emitter is formed. Therefore, even after the formation of the opening for the emitter, the first to
The third insulating film remains. Further, since the second insulating film is formed more densely than the first insulating film, invasion of mobile ions and the like from the outside to the surface of the base is prevented.
【００２５】請求項８に係る半導体装置の製造方法で
は、第一及び第三の絶縁膜としてシリコン酸化膜を形成
し、第二の絶縁膜としてシリコン窒化膜を形成する。こ
のため、第一及び第三の絶縁膜と第二の絶縁膜とでエッ
チング選択比を４０程度以上にすることができ、エミッ
タ用の開口を形成しても、開口下のベースがエッチング
される量が更に少なく、ベースの表面状態も更に良好で
ある。また、シリコン窒化膜は非常に緻密であり、外部
からベースの表面への可動イオン等の侵入が効果的に防
止される。In the method of manufacturing a semiconductor device according to the present invention, a silicon oxide film is formed as the first and third insulating films, and a silicon nitride film is formed as the second insulating film. For this reason, the etching selectivity between the first and third insulating films and the second insulating film can be made about 40 or more, and even if an opening for the emitter is formed, the base under the opening is etched. The amount is even smaller and the surface condition of the base is even better. Further, the silicon nitride film is very dense, and effectively prevents mobile ions and the like from entering the surface of the base from the outside.
【００２６】請求項９に係る半導体装置の製造方法で
は、１２０〜１７０℃のリン酸を用いて、シリコン窒化
膜である第二の絶縁膜をエッチングする。１２０〜１７
０℃のリン酸では、シリコン酸化膜である第一及び第三
の絶縁膜はシリコン窒化膜である第二の絶縁膜の１／２
０程度以下しかエッチングされないので、第二の絶縁膜
をエッチングしても、第一及び第三の絶縁膜はエッチン
グされにくい。このため、エミッタ用の開口を形成して
も、開口下のベースがエッチングされる量が更に少な
く、ベースの表面状態も更に良好である。また、エミッ
タ用の開口の形成後にも更に十分な厚さの第一〜第三の
絶縁膜が残る。According to a ninth aspect of the present invention, the second insulating film, which is a silicon nitride film, is etched using phosphoric acid at 120 to 170 ° C. 120-17
With phosphoric acid at 0 ° C., the first and third insulating films, which are silicon oxide films, are １ ／ of the second insulating film, which is a silicon nitride film.
Since only about 0 or less is etched, even if the second insulating film is etched, the first and third insulating films are hardly etched. For this reason, even if the opening for the emitter is formed, the amount of etching of the base below the opening is further reduced, and the surface condition of the base is further improved. Further, even after the formation of the opening for the emitter, the first to third insulating films having a more sufficient thickness remain.
【００２７】請求項１０に係る半導体装置の製造方法で
は、シリコンを主成分とするエピタキシャル層をベース
として形成し、１／１０以下に希釈されたフッ酸を用い
て、シリコン酸化膜である第一の絶縁膜をエッチングす
る。１／１０以下に希釈されたフッ酸では、シリコンは
エッチングされないので、第一の絶縁膜をエッチングし
ても、シリコンを主成分とするエピタキシャル層である
ベースはエッチングされない。このため、エミッタ用の
開口を形成しても、開口下のベースがエッチングされる
量が更に少なく、ベースの表面状態も更に良好である。According to a tenth aspect of the present invention, in a method of manufacturing a semiconductor device, a first silicon oxide film is formed by using a hydrofluoric acid diluted to 1/10 or less, based on an epitaxial layer containing silicon as a main component. Is etched. With hydrofluoric acid diluted to 1/10 or less, silicon is not etched. Therefore, even if the first insulating film is etched, the base, which is an epitaxial layer containing silicon as a main component, is not etched. For this reason, even if the opening for the emitter is formed, the amount of etching of the base below the opening is further reduced, and the surface condition of the base is further improved.
【００２８】請求項１１〜１３に係る半導体装置では、
第一〜第三の絶縁膜の厚さを所定の値にする。このた
め、エミッタ用の開口を形成しても、開口下のベースが
エッチングされる量が更に少なく、ベースの表面状態も
更に良好である。また、エミッタ用の開口の形成後にも
更に十分な厚さの第一〜第三の絶縁膜が残る。また、外
部からベースの表面への可動イオン等の侵入が効果的に
防止される。In the semiconductor device according to the present invention,
The thickness of the first to third insulating films is set to a predetermined value. For this reason, even if the opening for the emitter is formed, the amount of etching of the base below the opening is further reduced, and the surface condition of the base is further improved. Further, even after the formation of the opening for the emitter, the first to third insulating films having a more sufficient thickness remain. Further, invasion of mobile ions and the like from the outside to the surface of the base is effectively prevented.
【００２９】請求項１４に係る半導体装置の製造方法で
は、第二の絶縁膜をエッチングする前、または第二の絶
縁膜をエッチングした後で第一の絶縁膜をエッチングす
る前、または第一の絶縁膜をエッチングした後の何れか
にフォトレジストを除去する。フォトレジストの耐熱温
度よりも高い温度のエッチング液で第二の絶縁膜をエッ
チングする場合は、第二の絶縁膜をエッチングする前に
フォトレジストを除去しておく必要があるが、第二の絶
縁膜をドライエッチングする場合は、第二の絶縁膜をエ
ッチングする前にフォトレジストを除去しておいても除
去しておかなくてもよい。In the method of manufacturing a semiconductor device according to a fourteenth aspect, before etching the second insulating film, or after etching the second insulating film, before etching the first insulating film, or After etching the insulating film, the photoresist is removed somewhere. When etching the second insulating film with an etchant having a temperature higher than the heat resistant temperature of the photoresist, it is necessary to remove the photoresist before etching the second insulating film. When the film is dry-etched, the photoresist may or may not be removed before etching the second insulating film.
【００３０】第二の絶縁膜をドライエッチングする場合
に、フォトレジストを予め除去しておけば、第三の絶縁
膜の表面もエッチングされるが、フォトレジストが存在
していないのでマイクロ・ローディング効果が殆ど生じ
ない。第二の絶縁膜をドライエッチングする場合に、フ
ォトレジストを予め除去しておかなければ、マイクロ・
ローディング効果が生じるが、僅かである。このため、
フォトレジストを除去する時期の自由度が大きい。If the photoresist is removed in advance when the second insulating film is dry-etched, the surface of the third insulating film is also etched, but since the photoresist is not present, the micro-loading effect is obtained. Hardly occurs. When dry etching the second insulating film, if the photoresist is not removed beforehand,
A loading effect occurs, but only slightly. For this reason,
The degree of freedom in removing the photoresist is large.
【００３１】[0031]
【発明の実施の形態】以下、縦型ＮＰＮバイポーラトラ
ンジスタを含む半導体装置及びその製造方法に適用した
本願の発明の一実施形態を、図１〜３を参照しながら説
明する。本実施形態の半導体装置の製造に際しても、図
２（ａ）に示されている様に、半導体層２４をベース及
びベース取り出し電極のパターンに加工するまでは、図
４に示されている一従来例の半導体装置を製造する場合
と同様の工程を実行する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention applied to a semiconductor device including a vertical NPN bipolar transistor and a method of manufacturing the same will be described below with reference to FIGS. Also in manufacturing the semiconductor device of the present embodiment, as shown in FIG. 2A, until the semiconductor layer 24 is processed into a pattern of a base and a base extraction electrode, as shown in FIG. Steps similar to those in the case of manufacturing the example semiconductor device are performed.
【００３２】しかし、本実施形態では、その後、厚さ
０．１〜５０ｎｍのＳｉＯ2 膜である絶縁膜４１を、Ｃ
ＶＤ法による堆積か半導体層２４の表面の低温酸化かに
よって形成する。続いて、厚さ０．１〜１００ｎｍのＳ
ｉＮ膜である絶縁膜４２をＣＶＤ法によって堆積させ、
更に、厚さ１０〜１０００ｎｍのＳｉＯ2 膜である絶縁
膜４３をＣＶＤ法によって堆積させる。そして、図２
（ｂ）に示されている様に、絶縁膜４３上にフォトレジ
スト４４を塗布し、エミッタの形成予定領域のパターン
の開口４５をフォトリソグラフィによってフォトレジス
ト４４に形成する。However, in the present embodiment, the insulating film 41, which is a SiO 2 film having a thickness of 0.1 to 50 nm, is
It is formed by deposition using the VD method or low-temperature oxidation of the surface of the semiconductor layer 24. Subsequently, S having a thickness of 0.1 to 100 nm
An insulating film 42 as an iN film is deposited by a CVD method,
Further, an insulating film 43 which is a SiO 2 film having a thickness of 10 to 1000 nm is deposited by a CVD method. And FIG.
As shown in (b), a photoresist 44 is applied on the insulating film 43, and an opening 45 of a pattern in a region where an emitter is to be formed is formed in the photoresist 44 by photolithography.
【００３３】次に、図３（ａ）に示されている様に、フ
ォトレジスト４４をマスクにして絶縁膜４３をエッチン
グする。この場合、ＳｉＯ2 膜とＳｉＮ膜とのエッチン
グ選択比が４０程度以上になるエッチング条件を採用し
て絶縁膜４２をエッチングストッパにすることによっ
て、絶縁膜４３に十分なオーバエッチングを施しても、
絶縁膜４３まででエッチングを停止させることができ
る。そして、開口４５を介するＮ型の不純物のイオン注
入によって第二の選択イオン注入コレクタ２７を形成す
る。Next, as shown in FIG. 3A, the insulating film 43 is etched using the photoresist 44 as a mask. In this case, even if the insulating film 43 is used as an etching stopper by employing an etching condition in which an etching selectivity between the SiO 2 film and the SiN film is about 40 or more, even if the insulating film 43 is sufficiently over-etched,
The etching can be stopped up to the insulating film 43. Then, a second selective ion implantation collector 27 is formed by ion implantation of an N-type impurity through the opening 45.
【００３４】次に、図３（ｂ）に示されている様に、フ
ォトレジスト４４を除去し、１５０℃のリン酸を用いて
絶縁膜４２をウエットエッチングする。１５０℃のリン
酸では、ＳｉＯ2 膜である絶縁膜４１、４３はＳｉＮ膜
である絶縁膜４２の１／２０程度以下しかエッチングさ
れない。続いて、１／１０以下に希釈されたフッ酸を用
いて絶縁膜４１をウエットエッチングする。Next, as shown in FIG. 3B, the photoresist 44 is removed, and the insulating film 42 is wet-etched using phosphoric acid at 150 ° C. The 0.99 ° C. phosphoric acid, the insulating film 41, 43 is a SiO 2 film is not only etched than about 1/20 of the insulating film 42 is SiN film. Subsequently, the insulating film 41 is wet-etched using hydrofluoric acid diluted to 1/10 or less.
【００３５】この際、ＳｉＯ2 膜である絶縁膜４３もエ
ッチングされるが、絶縁膜４３は絶縁膜４１よりも遥か
に厚いので、絶縁膜４１と同程度の厚さだけ絶縁膜４３
がエッチングされても特に支障はない。一方、１／１０
以下に希釈されたフッ酸では、ＳｉＮ膜である絶縁膜４
２やＳｉを主成分とするＳｉＧｅ層等である半導体層２
４はエッチングされない。ここまでで、絶縁膜４１〜４
３に開口２６が形成される。その後は、再び、図４に示
されている一従来例の半導体装置を製造する場合と同様
の工程を実行して、図１に示されている本実施形態の半
導体装置を製造する。At this time, the insulating film 43, which is a SiO 2 film, is also etched. However, since the insulating film 43 is much thicker than the insulating film 41, the insulating film 43 is almost as thick as the insulating film 41.
There is no particular problem even if is etched. On the other hand, 1/10
In the case of hydrofluoric acid diluted below, the insulating film 4 which is a SiN film is used.
2 or a semiconductor layer 2 such as a SiGe layer mainly containing Si
4 is not etched. Up to this point, the insulating films 41 to 4
3, an opening 26 is formed. Thereafter, the same steps as those for manufacturing the conventional semiconductor device shown in FIG. 4 are executed again to manufacture the semiconductor device of the present embodiment shown in FIG.
【００３６】なお、以上の実施形態は縦型ＮＰＮバイポ
ーラトランジスタを含む半導体装置及びその製造方法に
本願の発明を適用したものであるが、本願の発明は縦型
ＰＮＰバイポーラトランジスタを含む半導体装置及びそ
の製造方法にも適用することができる。また、以上の実
施形態では絶縁膜４１、４３としてＳｉＯ2 膜が用いら
れており、絶縁膜４２としてＳｉＮ膜が用いられている
が、所定のエッチング特性等を得られる絶縁膜であれば
他の種類の絶縁膜が用いられてもよい。In the above embodiments, the invention of the present application is applied to a semiconductor device including a vertical NPN bipolar transistor and a method of manufacturing the same. However, the present invention is directed to a semiconductor device including a vertical PNP bipolar transistor and its manufacturing method. It can be applied to a manufacturing method. In the above embodiments, the SiO 2 films are used as the insulating films 41 and 43, and the SiN film is used as the insulating film 42. However, any other insulating film that can obtain predetermined etching characteristics or the like may be used. Different types of insulating films may be used.
【００３７】[0037]
【発明の効果】請求項１に係る半導体装置では、複数の
バイポーラトランジスタにおいてエミッタの面積に拘ら
ずベース幅が互いに等しいので、エミッタの面積に依存
した特性のばらつきがない。In the semiconductor device according to the first aspect, since the base widths are equal to each other regardless of the emitter area in the plurality of bipolar transistors, there is no variation in characteristics depending on the emitter area.
【００３８】請求項２に係る半導体装置では、第三〜第
一の絶縁膜にエミッタ用の開口を形成する際に、これら
第三〜第一の絶縁膜を確実にエッチングすることができ
るにも拘らずエミッタ用の開口下のベースがエッチング
される量が少ない。このため、複数のバイポーラトラン
ジスタにおいてエミッタの面積が互いに異なっていて
も、ベース幅のばらつきが少なく、エミッタの面積に依
存した特性のばらつきが少ない。In the semiconductor device according to the second aspect, when the opening for the emitter is formed in the third to first insulating films, the third to first insulating films can be surely etched. Regardless, the amount of etching of the base under the opening for the emitter is small. For this reason, even if the areas of the emitters are different from each other in a plurality of bipolar transistors, variations in the base width are small, and variations in characteristics depending on the area of the emitter are small.
【００３９】また、エミッタ用の開口の形成後にも十分
な厚さの第一〜第三の絶縁膜が残るので、第一〜第三の
絶縁膜を介したエミッタ・ベース間の寄生容量の増加が
防止されており、特性の低下が防止されている。更に、
ベースの表面状態が良好であり、外部からベースの表面
への可動イオン等の侵入も防止されるので、信頼性が高
い。Since the first to third insulating films having a sufficient thickness remain even after the formation of the opening for the emitter, the parasitic capacitance between the emitter and the base increases through the first to third insulating films. Are prevented, and a decrease in characteristics is prevented. Furthermore,
Since the surface condition of the base is good and the penetration of mobile ions and the like from the outside to the surface of the base is prevented, the reliability is high.
【００４０】請求項３に係る半導体装置では、エミッタ
用の開口を形成しても、開口下のベースがエッチングさ
れる量が更に少なく、ベースの表面状態も更に良好であ
る。また、外部からベースの表面への可動イオン等の侵
入が効果的に防止される。このため、エミッタの面積に
依存した特性のばらつきが更に少なく、信頼性も更に高
い。In the semiconductor device according to the third aspect, even when the opening for the emitter is formed, the amount of etching of the base under the opening is further reduced, and the surface condition of the base is further improved. Further, invasion of mobile ions and the like from the outside to the surface of the base is effectively prevented. For this reason, variations in characteristics depending on the area of the emitter are further reduced, and reliability is further improved.
【００４１】請求項４〜６に係る半導体装置では、エミ
ッタ用の開口を形成しても、開口下のベースがエッチン
グされる量が更に少なく、ベースの表面状態も更に良好
である。また、エミッタ用の開口の形成後にも更に十分
な厚さの第一〜第三の絶縁膜が残る。また、外部からベ
ースの表面への可動イオン等の侵入が効果的に防止され
る。このため、エミッタの面積に依存した特性のばらつ
きが更に少なく、特性が更に優れており、信頼性も更に
高い。In the semiconductor device according to the fourth to sixth aspects, even when the opening for the emitter is formed, the amount of etching of the base under the opening is further reduced, and the surface condition of the base is further improved. Further, even after the formation of the opening for the emitter, the first to third insulating films having a more sufficient thickness remain. Further, invasion of mobile ions and the like from the outside to the surface of the base is effectively prevented. Therefore, variations in characteristics depending on the area of the emitter are further reduced, characteristics are more excellent, and reliability is higher.
【００４２】請求項７に係る半導体装置の製造方法で
は、第三〜第一の絶縁膜にエミッタ用の開口を形成する
際に、これら第三〜第一の絶縁膜を確実にエッチングす
ることができるにも拘らずエミッタ用の開口下のベース
がエッチングされる量が少ない。このため、複数のバイ
ポーラトランジスタにおいてエミッタの面積が互いに異
なっていても、ベース幅のばらつきが少なく、エミッタ
の面積に依存した特性のばらつきが少ない半導体装置を
製造することができる。In the method of manufacturing a semiconductor device according to the present invention, when forming the opening for the emitter in the third and first insulating films, the third and first insulating films can be surely etched. Despite being possible, the amount of etching of the base under the opening for the emitter is small. Therefore, even if the emitter areas of the plurality of bipolar transistors are different from each other, it is possible to manufacture a semiconductor device in which variation in base width is small and variation in characteristics depending on the area of the emitter is small.
【００４３】また、エミッタ用の開口の形成後にも十分
な厚さの第一〜第三の絶縁膜が残るので、第一〜第三の
絶縁膜を介したエミッタ・ベース間の寄生容量の増加が
防止されて、特性の低下が防止されている半導体装置を
製造することができる。更に、ベースの表面状態が良好
であり、外部からベースの表面への可動イオン等の侵入
も防止されるので、信頼性が高い半導体装置を製造する
ことができる。Since the first to third insulating films having a sufficient thickness remain even after the formation of the opening for the emitter, the parasitic capacitance between the emitter and the base is increased through the first to third insulating films. Is prevented, and a semiconductor device in which deterioration in characteristics is prevented can be manufactured. Further, the surface condition of the base is good, and the intrusion of mobile ions and the like from the outside to the surface of the base is prevented, so that a highly reliable semiconductor device can be manufactured.
【００４４】請求項８に係る半導体装置の製造方法で
は、エミッタ用の開口を形成しても、開口下のベースが
エッチングされる量が更に少なく、ベースの表面状態も
更に良好である。また、外部からベースの表面への可動
イオン等の侵入が効果的に防止される。このため、エミ
ッタの面積に依存した特性のばらつきが更に少なく、信
頼性も更に高い半導体装置を製造することができる。In the method of manufacturing a semiconductor device according to the eighth aspect, even when the opening for the emitter is formed, the amount of etching of the base under the opening is further reduced, and the surface condition of the base is further improved. Further, invasion of mobile ions and the like from the outside to the surface of the base is effectively prevented. Therefore, it is possible to manufacture a semiconductor device with less variation in characteristics depending on the area of the emitter and higher reliability.
【００４５】請求項９に係る半導体装置の製造方法で
は、エミッタ用の開口を形成しても、開口下のベースが
エッチングされる量が更に少なく、ベースの表面状態も
更に良好である。また、エミッタ用の開口の形成後にも
更に十分な厚さの第一〜第三の絶縁膜が残る。このた
め、エミッタの面積に依存した特性のばらつきが更に少
なく、特性が更に優れており、信頼性も更に高い半導体
装置を製造することができる。In the method of manufacturing a semiconductor device according to the ninth aspect, even when the opening for the emitter is formed, the amount of etching of the base under the opening is further reduced, and the surface condition of the base is further improved. Further, even after the formation of the opening for the emitter, the first to third insulating films having a more sufficient thickness remain. Therefore, it is possible to manufacture a semiconductor device having less variation in characteristics depending on the area of the emitter, more excellent characteristics, and higher reliability.
【００４６】請求項１０に係る半導体装置の製造方法で
は、エミッタ用の開口を形成しても、開口下のベースが
エッチングされる量が更に少なく、ベースの表面状態も
更に良好である。このため、エミッタの面積に依存した
特性のばらつきが更に少なく、特性が更に優れている半
導体装置を製造することができる。In the method of manufacturing a semiconductor device according to the tenth aspect, even when the opening for the emitter is formed, the amount of etching of the base under the opening is further reduced, and the surface condition of the base is further improved. Therefore, it is possible to manufacture a semiconductor device in which the variation in characteristics depending on the area of the emitter is further reduced and the characteristics are more excellent.
【００４７】請求項１１〜１３に係る半導体装置では、
エミッタ用の開口を形成しても、開口下のベースがエッ
チングされる量が更に少なく、ベースの表面状態も更に
良好である。また、エミッタ用の開口の形成後にも更に
十分な厚さの第一〜第三の絶縁膜が残る。また、外部か
らベースの表面への可動イオン等の侵入が効果的に防止
される。このため、エミッタの面積に依存した特性のば
らつきが更に少なく、特性が更に優れており、信頼性も
更に高い半導体装置を製造することができる。In the semiconductor device according to the present invention,
Even when the opening for the emitter is formed, the amount of etching of the base below the opening is further reduced, and the surface condition of the base is further improved. Further, even after the formation of the opening for the emitter, the first to third insulating films having a more sufficient thickness remain. Further, invasion of mobile ions and the like from the outside to the surface of the base is effectively prevented. Therefore, it is possible to manufacture a semiconductor device having less variation in characteristics depending on the area of the emitter, more excellent characteristics, and higher reliability.
【００４８】請求項１４に係る半導体装置の製造方法で
は、フォトレジストを除去する時期の自由度が大きい。
このため、エミッタの面積に依存した特性のばらつきが
更に少なく、特性が更に優れており、信頼性も更に高い
半導体装置を低コストで製造することができる。In the method of manufacturing a semiconductor device according to the fourteenth aspect, the degree of freedom in removing the photoresist is large.
For this reason, a variation in characteristics depending on the area of the emitter is further reduced, the characteristics are more excellent, and a semiconductor device with higher reliability can be manufactured at low cost.
【図１】本願の発明の一実施形態による半導体装置の側
断面図である。FIG. 1 is a side sectional view of a semiconductor device according to an embodiment of the present invention.
【図２】本願の発明の一実施形態による半導体装置の製
造工程の前半を順次に示す側断面図である。FIG. 2 is a side sectional view sequentially showing a first half of a manufacturing process of a semiconductor device according to one embodiment of the present invention;
【図３】本願の発明の一実施形態による半導体装置の製
造工程の後半を順次に示す側断面図である。FIG. 3 is a side sectional view sequentially showing the latter half of the manufacturing process of the semiconductor device according to the embodiment of the present invention;
【図４】本願の発明の一従来例による半導体装置の側断
面図である。FIG. 4 is a side sectional view of a semiconductor device according to a conventional example of the present invention.
２４ａ…半導体層（ベース、エピタキシャル層）、２６
…開口、２８…半導体層（エミッタ）、４１…絶縁膜
（第一の絶縁膜）、４２…絶縁膜（第二の絶縁膜）、４
３…絶縁膜（第三の絶縁膜）、４４…フォトレジスト、
４５…開口24a: semiconductor layer (base, epitaxial layer), 26
... opening, 28 ... semiconductor layer (emitter), 41 ... insulating film (first insulating film), 42 ... insulating film (second insulating film), 4
3 ... insulating film (third insulating film), 44 ... photoresist,
45 ... Opening
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/417 Ｈ０１Ｌ 29/72 Ｚ 29/73 29/737 Ｆターム(参考） 4M104 AA01 BB01 BB14 BB30 CC01 DD63 DD64 DD72 EE09 EE12 EE16 EE17 GG06 HH14 5F003 AP03 AP04 BA13 BB04 BB07 BB08 BC01 BC02 BC08 BE07 BE08 BF03 BF06 BH04 BH06 BH18 BH94 BJ01 BM01 BP11 BP21 BP31 BP33 BP34 BP94 BP96 BS03 5F004 AA01 AA06 DB03 DB07 EA10 EA23 EA28 EB01 EB03 5F082 AA17 AA21 BA21 BA36 BA47 BC03 CA01 DA01 EA18 EA24 EA25 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification FI FI Theme Court ゛ (Reference) H01L 29/417 H01L 29/72 Z 29/73 29/737 F Term (Reference) 4M104 AA01 BB01 BB14 BB30 CC01 DD63 DD64 DD72 EE09 EE12 EE16 EE17 GG06 HH14 5F003 AP03 AP04 BA13 BB04 BB07 BB08 BC01 BC02 BC08 BE07 BE08 BF03 BF06 BH04 BH06 BH18 BH94 BJ01 BM01 BP11 BP21 BP31 BP33 BP34 A03 EB94 A03 BP94 BP96 A03 5 BA36 BA47 BC03 CA01 DA01 EA18 EA24 EA25
Claims (14)
さが互いに等しいベースとを有する複数のバイポーラト
ランジスタを含む半導体装置。1. A semiconductor device including a plurality of bipolar transistors each having an emitter having a different area and a base having an equal surface height.
次に積層されている第一、第二及び第三の絶縁膜に前記
ベースに達する開口が設けられており、 前記バイポーラトランジスタのエミッタが前記開口を介
して前記ベースに接合すると共に前記第一〜第三の絶縁
膜を介して前記ベース上に広がっており、 前記第一及び第三の絶縁膜と前記第二の絶縁膜とでエッ
チング特性が互いに異なっており、 前記第三の絶縁膜が前記第一及び第二の絶縁膜よりも厚
く、 前記第二の絶縁膜が前記第一の絶縁膜よりも緻密である
半導体装置。2. An opening reaching the base is provided in first, second, and third insulating films sequentially laminated on a base of the bipolar transistor, and an emitter of the bipolar transistor passes through the opening. And is spread on the base via the first to third insulating films while being joined to the base, and the first and third insulating films and the second insulating film have different etching characteristics from each other. A semiconductor device in which the third insulating film is thicker than the first and second insulating films, and the second insulating film is denser than the first insulating film.
化膜であり、 前記第二の絶縁膜がシリコン窒化膜である請求項２記載
の半導体装置。3. The semiconductor device according to claim 2, wherein said first and third insulating films are silicon oxide films, and said second insulating film is a silicon nitride film.
上で５０ｎｍ以下である請求項３記載の半導体装置。4. The semiconductor device according to claim 3, wherein said first insulating film has a thickness of 0.1 nm or more and 50 nm or less.
上で１００ｎｍ以下である請求項３記載の半導体装置。5. The semiconductor device according to claim 3, wherein said second insulating film has a thickness of 0.1 nm or more and 100 nm or less.
で１０００ｎｍ以下である請求項３記載の半導体装置。6. The semiconductor device according to claim 3, wherein said third insulating film has a thickness of not less than 10 nm and not more than 1000 nm.
一の絶縁膜を形成する工程と、 前記第一の絶縁膜とはエッチング特性が異なっており且
つ前記第一の絶縁膜よりも緻密な第二の絶縁膜を前記第
一の絶縁膜上に形成する工程と、 前記第二の絶縁膜とはエッチング特性が異なっており且
つ前記第一及び第二の絶縁膜よりも厚い第三の絶縁膜を
前記第二の絶縁膜上に形成する工程と、 前記バイポーラトランジスタのエミッタのパターンの開
口を有するフォトレジストを前記第三の絶縁膜上に形成
する工程と、 前記フォトレジストをマスクにして前記第三の絶縁膜を
エッチングする工程と、 前記第三の絶縁膜から露出している前記第二及び第一の
絶縁膜を順次にエッチングする工程とを具備する半導体
装置の製造方法。7. A step of forming a first insulating film on a base of a bipolar transistor; and a second insulating film having a different etching characteristic from the first insulating film and being denser than the first insulating film. Forming an insulating film on the first insulating film; and forming a third insulating film having a different etching characteristic from the second insulating film and a thickness greater than the first and second insulating films. Forming on the second insulating film, forming a photoresist having an opening of the pattern of the emitter of the bipolar transistor on the third insulating film, and using the photoresist as a mask to form the third A method of manufacturing a semiconductor device, comprising: a step of etching an insulating film; and a step of sequentially etching the second and first insulating films exposed from the third insulating film.
ン酸化膜を形成し、 前記第二の絶縁膜としてシリコン窒化膜を形成する請求
項７記載の半導体装置の製造方法。8. The method according to claim 7, wherein a silicon oxide film is formed as the first and third insulating films, and a silicon nitride film is formed as the second insulating film.
第二の絶縁膜をエッチングする請求項８記載の半導体装
置の製造方法。9. The method according to claim 8, wherein the second insulating film is etched using phosphoric acid at 120 to 170 ° C.
ル層を前記ベースとして形成し、 １／１０以下に希釈されたフッ酸を用いて前記第一の絶
縁膜をエッチングする請求項８記載の半導体装置の製造
方法。10. The semiconductor device according to claim 8, wherein an epitaxial layer containing silicon as a main component is formed as said base, and said first insulating film is etched using hydrofluoric acid diluted to 1/10 or less. Production method.
以上で５０ｎｍ以下にする請求項８記載の半導体装置の
製造方法。11. The first insulating film has a thickness of 0.1 nm.
9. The method for manufacturing a semiconductor device according to claim 8, wherein the thickness is not more than 50 nm.
以上で１００ｎｍ以下にする請求項８記載の半導体装置
の製造方法。12. The thickness of the second insulating film is 0.1 nm.
9. The method for manufacturing a semiconductor device according to claim 8, wherein the thickness is set to 100 nm or less.
上で１０００ｎｍ以下にする請求項８記載の半導体装置
の製造方法。13. The method of manufacturing a semiconductor device according to claim 8, wherein the thickness of the third insulating film is set to 10 nm or more and 1000 nm or less.
前、または前記第二の絶縁膜をエッチングした後で前記
第一の絶縁膜をエッチングする前、または前記第一の絶
縁膜をエッチングした後の何れかに前記フォトレジスト
を除去する請求項８記載の半導体装置の製造方法。14. After etching the second insulating film, or after etching the second insulating film, before etching the first insulating film, or after etching the first insulating film. 9. The method according to claim 8, wherein the photoresist is removed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001177214A JP2002368120A (en) | 2001-06-12 | 2001-06-12 | Semiconductor device and manufacturing method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001177214A JP2002368120A (en) | 2001-06-12 | 2001-06-12 | Semiconductor device and manufacturing method therefor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002368120A true JP2002368120A (en) | 2002-12-20 |
Family
ID=19018088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001177214A Pending JP2002368120A (en) | 2001-06-12 | 2001-06-12 | Semiconductor device and manufacturing method therefor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002368120A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005067056A1 (en) * | 2004-01-09 | 2005-07-21 | Sony Corporation | Bipolar transistor, semiconductor device comprising the bipolar transistor and process for fabricating them |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000332025A (en) * | 1999-03-15 | 2000-11-30 | Matsushita Electric Ind Co Ltd | Semiconductor device and manufacture thereof |
-
2001
- 2001-06-12 JP JP2001177214A patent/JP2002368120A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000332025A (en) * | 1999-03-15 | 2000-11-30 | Matsushita Electric Ind Co Ltd | Semiconductor device and manufacture thereof |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005067056A1 (en) * | 2004-01-09 | 2005-07-21 | Sony Corporation | Bipolar transistor, semiconductor device comprising the bipolar transistor and process for fabricating them |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8067290B2 (en) | Bipolar transistor with base-collector-isolation without dielectric | |
| US20090212394A1 (en) | Bipolar transistor and method of fabricating the same | |
| CN100452426C (en) | Semiconductor device and its manufacturing method | |
| US8173511B2 (en) | Method of manufacturing a semiconductor device and semiconductor device obtained with such a method | |
| JPH0684929A (en) | Semiconductor device | |
| US5479047A (en) | Self-aligned bipolar transistor with very thin dielectric layer interfacing between poly and active area | |
| JP2002368120A (en) | Semiconductor device and manufacturing method therefor | |
| US7994611B1 (en) | Bipolar transistor fabricated in a biCMOS process | |
| US6962842B1 (en) | Method of removing a sacrificial emitter feature in a BICMOS process with a super self-aligned BJT | |
| US5843828A (en) | Method for fabricating a semiconductor device with bipolar transistor | |
| JPWO2003026018A1 (en) | Semiconductor device and manufacturing method thereof | |
| US5256589A (en) | Method of improving the flatness of wiring layer | |
| JP2663632B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH0136710B2 (en) | ||
| JPH07288284A (en) | Manufacture of semiconductor device | |
| JP2006019631A (en) | Bipolar transistor, semiconductor device, and method for manufacturing the same | |
| JP2625373B2 (en) | Method for manufacturing semiconductor device | |
| JP3219191B2 (en) | Method for manufacturing semiconductor device | |
| JPH11354530A (en) | Bi-polar type semiconductor device and its manufacture | |
| JP3104282B2 (en) | Method for manufacturing semiconductor device | |
| JP2001068478A (en) | Semiconductor device and its manufacture | |
| JPH06338510A (en) | Manufacture of semiconductor device | |
| JPH03246947A (en) | Semiconductor device | |
| JPH0974088A (en) | Manufacture of semiconductor device | |
| JPH0240921A (en) | Manufacture of bipolar transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080123 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20091207 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111108 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111229 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120221 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120423 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120703 |