JP2002328152A - インサーキットエミュレータ用レジスタ制御装置及び方法 - Google Patents
インサーキットエミュレータ用レジスタ制御装置及び方法Info
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- JP2002328152A JP2002328152A JP2001133674A JP2001133674A JP2002328152A JP 2002328152 A JP2002328152 A JP 2002328152A JP 2001133674 A JP2001133674 A JP 2001133674A JP 2001133674 A JP2001133674 A JP 2001133674A JP 2002328152 A JP2002328152 A JP 2002328152A
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- Test And Diagnosis Of Digital Computers (AREA)
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Abstract
(57)【要約】
【課題】 ＪＴＡＧインタフェースを用いるＩＣＥ（イ
ンサーキットエミュレータ）に関し、バウンダリスキャ
ン機能を制御するＴＡＰＣの命令不足を解消することを
目的とする。 【解決手段】 ＴＡＰＣの命令のうち、ユーザが自由に
定義できるプライベート命令にＩＣＥレジスタ制御部選
択命令を割り当てる。さらに、ＴＡＰＣ内に新たに専用
のＩＣＥレジスタ制御部を設けて前記ＩＣＥレジスタ制
御部選択命令から、ＩＣＥレジスタ制御コードを生成す
る。
ンサーキットエミュレータ）に関し、バウンダリスキャ
ン機能を制御するＴＡＰＣの命令不足を解消することを
目的とする。 【解決手段】 ＴＡＰＣの命令のうち、ユーザが自由に
定義できるプライベート命令にＩＣＥレジスタ制御部選
択命令を割り当てる。さらに、ＴＡＰＣ内に新たに専用
のＩＣＥレジスタ制御部を設けて前記ＩＣＥレジスタ制
御部選択命令から、ＩＣＥレジスタ制御コードを生成す
る。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、インターフェース
にＪＴＡＧ（Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇ
ｒｏｕｐ）を採用したＩＣＥ（Ｉｎ Ｃｉｒｃｕｉｔ
Ｅｍｕｌａｔｏｒ）に関するものである。
にＪＴＡＧ（Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇ
ｒｏｕｐ）を採用したＩＣＥ（Ｉｎ Ｃｉｒｃｕｉｔ
Ｅｍｕｌａｔｏｒ）に関するものである。
【０００２】近年、ディジタルシグナルプロセッサ（Ｄ
ＳＰ）や、マイクロプロセッサ（ＭＰＵ）は、高速化、
高集積化が進み、従来のＩＣＥでは十分なエミュレーシ
ョンが困難となった。すなわち、従来のＩＣＥではター
ゲットプロセッサとＩＣＥとの接続にターゲットプロー
ブを使用していたが、このプローブ自体に容量や抵抗成
分が含まれるため、信号の遅延や波形のなまりなどが生
じＩＣＥの開発を困難にしてきた。また、高集積化によ
りピン数が増加する一方、高密度実装の需要から、パッ
ケージの小型化が進んでいるため、ピン間隔が非常に狭
まっている。さらに、プログラムの開発を行う上で必要
となるＩＣＥに割り当てることのできるピンの数にも限
界がある。
ＳＰ）や、マイクロプロセッサ（ＭＰＵ）は、高速化、
高集積化が進み、従来のＩＣＥでは十分なエミュレーシ
ョンが困難となった。すなわち、従来のＩＣＥではター
ゲットプロセッサとＩＣＥとの接続にターゲットプロー
ブを使用していたが、このプローブ自体に容量や抵抗成
分が含まれるため、信号の遅延や波形のなまりなどが生
じＩＣＥの開発を困難にしてきた。また、高集積化によ
りピン数が増加する一方、高密度実装の需要から、パッ
ケージの小型化が進んでいるため、ピン間隔が非常に狭
まっている。さらに、プログラムの開発を行う上で必要
となるＩＣＥに割り当てることのできるピンの数にも限
界がある。
【０００３】これらの理由から、従来のターゲットプロ
ーブを当ててのインサーキットテストが非常に困難にな
っており、それに変わる方法として、少数（４又は５）
のピンで通信を行うことが可能な、ＪＴＡＧインタフェ
ースを採用したＩＣＥが普及してきた。ターゲットとの
接続には、ＴＡＰ（Ｔｅｓｔ Ａｃｃｅｓｓ Ｐｏｒ
ｔ）信号のほか、数本の信号をターゲット上のコネクタ
に配線するだけでエミュレーション環境が実現できる。
ーブを当ててのインサーキットテストが非常に困難にな
っており、それに変わる方法として、少数（４又は５）
のピンで通信を行うことが可能な、ＪＴＡＧインタフェ
ースを採用したＩＣＥが普及してきた。ターゲットとの
接続には、ＴＡＰ（Ｔｅｓｔ Ａｃｃｅｓｓ Ｐｏｒ
ｔ）信号のほか、数本の信号をターゲット上のコネクタ
に配線するだけでエミュレーション環境が実現できる。
【０００４】
【従来の技術】まずＪＴＡＧテストの仕組みを説明す
る。ＪＴＡＧは国際標準規格ＩＥＥＥ１１４９．１とし
て普及しているが、機能の名称ではなく、この規格化作
業を推進したグループの名称である。機能の名称として
は「バウンダリスキャン」である。バウンダリスキャン
では、本来のコアロジックと各ピンの間にターゲットプ
ローブと等価な働きをするセルと呼ばれるレジスタを配
置し、これを結合してシフトレジスタを構成、このシフ
トレジスタを制御することにより、テストコードの入力
とこれに応答するテストを実行する。
る。ＪＴＡＧは国際標準規格ＩＥＥＥ１１４９．１とし
て普及しているが、機能の名称ではなく、この規格化作
業を推進したグループの名称である。機能の名称として
は「バウンダリスキャン」である。バウンダリスキャン
では、本来のコアロジックと各ピンの間にターゲットプ
ローブと等価な働きをするセルと呼ばれるレジスタを配
置し、これを結合してシフトレジスタを構成、このシフ
トレジスタを制御することにより、テストコードの入力
とこれに応答するテストを実行する。
【０００５】このバウンダリスキャンの機能を組み込ん
だデバイスをＪＴＡＧデバイスと呼ぶ。ＪＴＡＧデバイ
スはＴＡＰと呼ばれるＴＤＩ、ＴＤＯ、ＴＣＫ、ＴＭＳ
及びＴＲＳＴ（これのみオプション）の５本の端子を持
ち、そこからデバイスに組み込まれたテスト回路にアク
セスできる。図９にこれら５本の信号線の機能をまとめ
て示す。
だデバイスをＪＴＡＧデバイスと呼ぶ。ＪＴＡＧデバイ
スはＴＡＰと呼ばれるＴＤＩ、ＴＤＯ、ＴＣＫ、ＴＭＳ
及びＴＲＳＴ（これのみオプション）の５本の端子を持
ち、そこからデバイスに組み込まれたテスト回路にアク
セスできる。図９にこれら５本の信号線の機能をまとめ
て示す。
【０００６】ＴＤＩ（Ｔｅｓｔ Ｄａｔａ Ｉｎｐｕ
ｔ）ピンは、シリアルのテストデータパスであり、ここ
からデータあるいは命令が入力され、それぞれデータレ
ジスタ、命令レジスタに転送される。
ｔ）ピンは、シリアルのテストデータパスであり、ここ
からデータあるいは命令が入力され、それぞれデータレ
ジスタ、命令レジスタに転送される。
【０００７】データレジスタには （１）コアロジックと入出力ピンの境界に配置されるバ
ウンダリスキャンレジスタ（ＢＳＲと略される）。 （２）ＴＤＩから入力されるデータをＴＤＯ（Ｔｅｓｔ
Ｄａｔａ Ｏｕｔｐｕｔ）ピンへバイパスさせる経路
であるバイパスレジスタ。 （３）その他のデータレジスタ。から構成される。その
他のデータレジスタはオプションであり、例えばデバイ
ス及び製造メーカを識別するためのＩＤｃｏｄｅレジス
タなどがある。
ウンダリスキャンレジスタ（ＢＳＲと略される）。 （２）ＴＤＩから入力されるデータをＴＤＯ（Ｔｅｓｔ
Ｄａｔａ Ｏｕｔｐｕｔ）ピンへバイパスさせる経路
であるバイパスレジスタ。 （３）その他のデータレジスタ。から構成される。その
他のデータレジスタはオプションであり、例えばデバイ
ス及び製造メーカを識別するためのＩＤｃｏｄｅレジス
タなどがある。
【０００８】ＴＤＩから入力されたデータが命令コード
であれば、命令レジスタに格納される。デコードされた
結果として内部制御信号が生成されてデータレジスタを
選択、制御する。
であれば、命令レジスタに格納される。デコードされた
結果として内部制御信号が生成されてデータレジスタを
選択、制御する。
【０００９】ＴＡＰコントローラは１６種のステートを
持つステートマシーンであり、ステートの遷移の仕方
は、ＴＣＫ（Ｔｅｓｔ Ｃｌｏｃｋ）信号の立ち上がり
エッジにおけるＴＭＳ（Ｔｅｓｔ Ｍｏｄｅ Ｓｅｌｅ
ｃｔｏｒ）信号の値で決定される。これにより、データ
レジスタや命令レジスタ及びマルチプレクサ等を制御し
てＪＴＡＧ機能を実現する。
持つステートマシーンであり、ステートの遷移の仕方
は、ＴＣＫ（Ｔｅｓｔ Ｃｌｏｃｋ）信号の立ち上がり
エッジにおけるＴＭＳ（Ｔｅｓｔ Ｍｏｄｅ Ｓｅｌｅ
ｃｔｏｒ）信号の値で決定される。これにより、データ
レジスタや命令レジスタ及びマルチプレクサ等を制御し
てＪＴＡＧ機能を実現する。
【００１０】例えば、入力ピンに入力されているデータ
は、Ｃａｐｔｕｒｅ−ＤＲでシフトレジスタ（以下、Ｆ
Ｆ）に取り込まれる。次に、Ｓｈｉｆｔ−ＤＲステート
になるとＴＤＩからのデータがＦＦを通過して、ＴＤＯ
へ出力される。さらに、Ｕｐｄａｔｅ−ＤＲステートで
はＦＦに設定値がセットされる、などである。
は、Ｃａｐｔｕｒｅ−ＤＲでシフトレジスタ（以下、Ｆ
Ｆ）に取り込まれる。次に、Ｓｈｉｆｔ−ＤＲステート
になるとＴＤＩからのデータがＦＦを通過して、ＴＤＯ
へ出力される。さらに、Ｕｐｄａｔｅ−ＤＲステートで
はＦＦに設定値がセットされる、などである。
【００１１】ＴＲＳＴ（Ｔｅｓｔ Ｒｅｓｅｔ）信号は
ＴＡＰコントローラを初期化する信号でオプションであ
る。ＴＭＳが”Ｈ”状態で、ＴＣＫの立ち上がりエッジ
を５回検出した場合もＴＡＰコントローラが初期化され
る。
ＴＡＰコントローラを初期化する信号でオプションであ
る。ＴＭＳが”Ｈ”状態で、ＴＣＫの立ち上がりエッジ
を５回検出した場合もＴＡＰコントローラが初期化され
る。
【００１２】次にＴＡＰコントローラ（ＴＡＰＣ）の命
令セット（ＪＴＡＧ命令セット）を図１０に示す。ここ
で、パブリック命令は、ＩＥＥＥ１１４９．１に規定さ
れている命令で、このうち必須命令は、ＪＴＡＧデバイ
スが基本的に備えるべき命令セットでボードテストに必
須となる。オプション命令は、デバイスの設計者が必要
に応じて選択するオプションの命令セットである。プラ
イベート命令は、規格に規定されていない、デバイスの
設計者が独自に設定する命令セットである。以上の背景
技術を踏まえて、本発明に関連する従来の技術構成を図
４に示す。図４において、１はコアロジックであり、ユ
ーザが開発したＤＳＰやＭＰＵが接続される。２はＩＣ
Ｅレジスタであり、ＩＣＥ入力用レジスタ１１（ＩＮ）
とＩＣＥ出力用レジスタ１２（ＯＵＴ）を含む。３はＴ
ＤＩ端子であり、ここからシリアルデータが入力され
る。１４はＴＡＰＣで命令コード（ＩＲ ＣＯＤＥ）を
１６のＩＲＤＥＣへ送り、そこでデコードされ生成され
た信号がＩＣＥレジスタ２の選択制御を行う。
令セット（ＪＴＡＧ命令セット）を図１０に示す。ここ
で、パブリック命令は、ＩＥＥＥ１１４９．１に規定さ
れている命令で、このうち必須命令は、ＪＴＡＧデバイ
スが基本的に備えるべき命令セットでボードテストに必
須となる。オプション命令は、デバイスの設計者が必要
に応じて選択するオプションの命令セットである。プラ
イベート命令は、規格に規定されていない、デバイスの
設計者が独自に設定する命令セットである。以上の背景
技術を踏まえて、本発明に関連する従来の技術構成を図
４に示す。図４において、１はコアロジックであり、ユ
ーザが開発したＤＳＰやＭＰＵが接続される。２はＩＣ
Ｅレジスタであり、ＩＣＥ入力用レジスタ１１（ＩＮ）
とＩＣＥ出力用レジスタ１２（ＯＵＴ）を含む。３はＴ
ＤＩ端子であり、ここからシリアルデータが入力され
る。１４はＴＡＰＣで命令コード（ＩＲ ＣＯＤＥ）を
１６のＩＲＤＥＣへ送り、そこでデコードされ生成され
た信号がＩＣＥレジスタ２の選択制御を行う。
【００１３】１０はＢＳＲ（Ｂｏｕｎｄａｒｙ Ｓｃａ
ｎ Ｒｅｇｉｓｔｅｒ）であり、ＴＤＩ３から入力され
たシリアルデータをパラレルデータとしてＩＣＥ用入力
レジスタ（ＩＮ）１１に転送するか、もしくは、ＩＣＥ
用出力レジスタ（ＯＵＴ）１２からのパラレルデータを
１８のＴＤＯ端子から出力するため、シリアルデータに
変更する。
ｎ Ｒｅｇｉｓｔｅｒ）であり、ＴＤＩ３から入力され
たシリアルデータをパラレルデータとしてＩＣＥ用入力
レジスタ（ＩＮ）１１に転送するか、もしくは、ＩＣＥ
用出力レジスタ（ＯＵＴ）１２からのパラレルデータを
１８のＴＤＯ端子から出力するため、シリアルデータに
変更する。
【００１４】ところで、従来のＪＴＡＧインタフェース
を用いたＩＣＥ（以下、ＪＴＡＧ−ＩＣＥ）は、ＪＴＡ
ＧテストをコントロールするＴＡＰＣの命令セットにお
いて、ユーザが自由に定義できるプライベート命令を、
ＩＣＥコントロール命令に割り当てることでＩＣＥを制
御していたが、プライベート命令の数が少ないため図８
のように、他のデバイステストで使用すべき命令コード
を、ＩＣＥ用の命令として割り当てていた。しかし、本
来の目的であるデバイスのテストのため、ＴＡＰＣ命令
セットのほとんどは、各種テストを行うための命令に割
り当てられており、ＩＣＥコントロール用に割り当てる
ことのできる命令を十分に確保することができなかっ
た。
を用いたＩＣＥ（以下、ＪＴＡＧ−ＩＣＥ）は、ＪＴＡ
ＧテストをコントロールするＴＡＰＣの命令セットにお
いて、ユーザが自由に定義できるプライベート命令を、
ＩＣＥコントロール命令に割り当てることでＩＣＥを制
御していたが、プライベート命令の数が少ないため図８
のように、他のデバイステストで使用すべき命令コード
を、ＩＣＥ用の命令として割り当てていた。しかし、本
来の目的であるデバイスのテストのため、ＴＡＰＣ命令
セットのほとんどは、各種テストを行うための命令に割
り当てられており、ＩＣＥコントロール用に割り当てる
ことのできる命令を十分に確保することができなかっ
た。
【００１５】
【発明が解決しようとする課題】ＩＣＥコントロール命
令割り当てのため、デバイステストの一部を取り除いて
おり、これに代わる代替手段でテストを行わなければな
らなくなるため、プロセッサ検証の過程で余分な工数が
かかってしまう。また、取り除ける命令にも限りがあ
り、必ずしもＩＣＥコントロール命令に必要十分な命令
数が確保できているとはいえない状況となっていた。本
発明の目的は、このような命令数不足を解消することに
ある。
令割り当てのため、デバイステストの一部を取り除いて
おり、これに代わる代替手段でテストを行わなければな
らなくなるため、プロセッサ検証の過程で余分な工数が
かかってしまう。また、取り除ける命令にも限りがあ
り、必ずしもＩＣＥコントロール命令に必要十分な命令
数が確保できているとはいえない状況となっていた。本
発明の目的は、このような命令数不足を解消することに
ある。
【００１６】
【課題を解決するための手段】前記目的を達成するため
に、本発明の第１の形態においては、ＩＣＥ動作設定用
データ、入出力データ等を格納するためのレジスタ（以
下、ＩＣＥレジスタ）を搭載し、ＩＣＥレジスタとの通
信方式にＪＴＡＧインタフェースを用いるＩＣＥにおい
て、バウンダリスキャン機能を組み込んだＪＴＡＧイン
タフェースを制御するＴＡＰＣ（Ｔｅｓｔ Ａｃｃｅｓ
ｓ Ｐｏｒｔ Ｃｏｎｔｒｏｌｌｅｒ）の命令のうち、
ユーザが自由に定義できるプライベート命令にＩＣＥレ
ジスタ制御用の命令を割り当てることによって、プライ
ベート命令数不足を解消する。
に、本発明の第１の形態においては、ＩＣＥ動作設定用
データ、入出力データ等を格納するためのレジスタ（以
下、ＩＣＥレジスタ）を搭載し、ＩＣＥレジスタとの通
信方式にＪＴＡＧインタフェースを用いるＩＣＥにおい
て、バウンダリスキャン機能を組み込んだＪＴＡＧイン
タフェースを制御するＴＡＰＣ（Ｔｅｓｔ Ａｃｃｅｓ
ｓ Ｐｏｒｔ Ｃｏｎｔｒｏｌｌｅｒ）の命令のうち、
ユーザが自由に定義できるプライベート命令にＩＣＥレ
ジスタ制御用の命令を割り当てることによって、プライ
ベート命令数不足を解消する。
【００１７】本発明の第２の形態においては、ＴＡＰＣ
のステートマシーンのＣａｐｔｕｒｅ−ＩＲステートで
選択したＩＣＥレジスタ制御コード格納レジスタに、Ｃ
ａｐｔｕｒｅ−ＤＲステートでＩＣＥレジスタ制御コー
ドを入力し、その結果選択されたＩＣＥレジスタに対し
て、次のＣａｐｔｕｒｅ−ＤＲステートでＩＣＥレジス
タに動作設定用データを入力する。これによりプライベ
ート命令への割り当てを、ＩＣＥレジスタ制御部選択命
令とＩＣＥレジスタへのデータ入出力命令の計２命令に
することができ、ＴＡＰＣのプライベート命令の命令数
不足を解消する。
のステートマシーンのＣａｐｔｕｒｅ−ＩＲステートで
選択したＩＣＥレジスタ制御コード格納レジスタに、Ｃ
ａｐｔｕｒｅ−ＤＲステートでＩＣＥレジスタ制御コー
ドを入力し、その結果選択されたＩＣＥレジスタに対し
て、次のＣａｐｔｕｒｅ−ＤＲステートでＩＣＥレジス
タに動作設定用データを入力する。これによりプライベ
ート命令への割り当てを、ＩＣＥレジスタ制御部選択命
令とＩＣＥレジスタへのデータ入出力命令の計２命令に
することができ、ＴＡＰＣのプライベート命令の命令数
不足を解消する。
【００１８】また本発明の第３の形態においては、ＴＡ
ＰＣのステートマシーンのＵｐｄａｔｅ−ＤＲステート
でＵｐｄａｔｅされる先に制御回路を置き、Ｕｐｄａｔ
ｅ−ＩＲステートと同様の動作をさせることで、ＴＡＰ
Ｃのプライベート命令不足を補うことができる。
ＰＣのステートマシーンのＵｐｄａｔｅ−ＤＲステート
でＵｐｄａｔｅされる先に制御回路を置き、Ｕｐｄａｔ
ｅ−ＩＲステートと同様の動作をさせることで、ＴＡＰ
Ｃのプライベート命令不足を補うことができる。
【００１９】また本発明の第４の形態においては、ＩＣ
Ｅレジスタ制御コードを格納するためのレジスタと、Ｉ
ＣＥレジスタ制御コードをデコードするための回路から
構成される制御回路を搭載することで、レジスタ制御信
号を生成する。
Ｅレジスタ制御コードを格納するためのレジスタと、Ｉ
ＣＥレジスタ制御コードをデコードするための回路から
構成される制御回路を搭載することで、レジスタ制御信
号を生成する。
【００２０】さらにまた、本発明の第５の形態において
は、制御回路内に搭載される命令を割り当てるためのＩ
ＣＥレジスタ制御コードのｂｉｔ数ｎを変更すること
で、制御するＩＣＥレジスタ数を任意に変更することも
できる。
は、制御回路内に搭載される命令を割り当てるためのＩ
ＣＥレジスタ制御コードのｂｉｔ数ｎを変更すること
で、制御するＩＣＥレジスタ数を任意に変更することも
できる。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。なお、同等の機能、信号等には前
記図４（従来の技術の構成図）をも含め共通の番号と名
称を付けている。
を参照して説明する。なお、同等の機能、信号等には前
記図４（従来の技術の構成図）をも含め共通の番号と名
称を付けている。
【００２２】図１は原理を説明する基本構成図を示す。
ＪＴＡＧインタフェースをコントロールするためのＴＡ
ＰＣ１４と、シリアル入力されたデータをパラレルに変
換するか、逆にパラレルで入力されたデータをシリアル
に変換することができるＢＳＲ（Ｂｏｕｎｄａｒｙ Ｓ
ｃａｎ Ｒｅｇｉｓｔｅｒ）１３と、ＩＣＥレジスタ２
を制御するためのＩＣＥレジスタ制御部５から構成され
ている。図５に５ｂｉｔＴＡＰＣのプライベート命令の
割り当て例を示す。
ＪＴＡＧインタフェースをコントロールするためのＴＡ
ＰＣ１４と、シリアル入力されたデータをパラレルに変
換するか、逆にパラレルで入力されたデータをシリアル
に変換することができるＢＳＲ（Ｂｏｕｎｄａｒｙ Ｓ
ｃａｎ Ｒｅｇｉｓｔｅｒ）１３と、ＩＣＥレジスタ２
を制御するためのＩＣＥレジスタ制御部５から構成され
ている。図５に５ｂｉｔＴＡＰＣのプライベート命令の
割り当て例を示す。
【００２３】図２は、図１の中のＩＣＥレジスタ制御部
５の基本構成を示す。ＩＣＥレジスタ制御部５はＩＣＥ
レジスタ２を制御するためのコード（以下、制御コー
ド）を格納するレジスタ（以下、制御コード格納レジス
タ６）、制御コードをデコードするための制御回路（以
下、制御信号生成回路７）から構成されている。図６に
ＩＣＥレジスタ制御命令の割り当て例（制御コードが２
ｂｉｔの場合）を示す。
５の基本構成を示す。ＩＣＥレジスタ制御部５はＩＣＥ
レジスタ２を制御するためのコード（以下、制御コー
ド）を格納するレジスタ（以下、制御コード格納レジス
タ６）、制御コードをデコードするための制御回路（以
下、制御信号生成回路７）から構成されている。図６に
ＩＣＥレジスタ制御命令の割り当て例（制御コードが２
ｂｉｔの場合）を示す。
【００２４】図３は本発明の実施例の構成図を示す。制
御コードが３ｂｉｔ、ＩＣＥレジスタが６本の場合を示
している。ＴＤＩ３はシリアルデータを入力するための
ＪＴＡＧインタフェースの一部であり、セレクタ４はＴ
ＤＩ３からのシリアルデータをＩＣＥレジスタ制御部５
か、ＢＳＲ１３のどちらかに接続するためのセレクタで
ある。
御コードが３ｂｉｔ、ＩＣＥレジスタが６本の場合を示
している。ＴＤＩ３はシリアルデータを入力するための
ＪＴＡＧインタフェースの一部であり、セレクタ４はＴ
ＤＩ３からのシリアルデータをＩＣＥレジスタ制御部５
か、ＢＳＲ１３のどちらかに接続するためのセレクタで
ある。
【００２５】ＩＣＥレジスタ制御部５は、ＩＣＥレジス
タ制御用のコードを格納するための制御コード格納レジ
スタ６とそれをデコードするための制御信号生成回路７
から構成される。８Ａ、８Ｂは、それぞれＩＣＥ用入力
レジスタ１１Ａ、１１Ｂ、１１Ｃ及び、ＩＣＥ用出力レ
ジスタ１２Ａ、１２Ｂ、１２Ｃを制御するための制御信
号である。
タ制御用のコードを格納するための制御コード格納レジ
スタ６とそれをデコードするための制御信号生成回路７
から構成される。８Ａ、８Ｂは、それぞれＩＣＥ用入力
レジスタ１１Ａ、１１Ｂ、１１Ｃ及び、ＩＣＥ用出力レ
ジスタ１２Ａ、１２Ｂ、１２Ｃを制御するための制御信
号である。
【００２６】９はＢＳＲ１３からのパラレルデータを転
送する先のＩＣＥ用入力レジスタ（１１Ａ、１１Ｂ、１
１Ｃ）を選択するためのセレクタであり、１０はＢＳＲ
１３へ転送するパラレルデータの転送元であるＩＣＥ用
出力レジスタ（１２Ａ、１２Ｂ、１２Ｃ）のセレクタで
あり、それぞれ上記８Ａ及び８Ｂにより制御される。
送する先のＩＣＥ用入力レジスタ（１１Ａ、１１Ｂ、１
１Ｃ）を選択するためのセレクタであり、１０はＢＳＲ
１３へ転送するパラレルデータの転送元であるＩＣＥ用
出力レジスタ（１２Ａ、１２Ｂ、１２Ｃ）のセレクタで
あり、それぞれ上記８Ａ及び８Ｂにより制御される。
【００２７】ＢＳＲ１３はＴＤＩ３経由で入力されたシ
リアルデータをパラレルデータとしてＩＣＥ用入力レジ
スタ（１１Ａ、１１Ｂ、１１Ｃ）に転送するか、もしく
は、ＩＣＥ用出力レジスタ（１２Ａ、１２Ｂ、１２Ｃ）
からのパラレルデータをＴＤＯ１８から出力するための
シリアルデータに変更するためのレジスタである。
リアルデータをパラレルデータとしてＩＣＥ用入力レジ
スタ（１１Ａ、１１Ｂ、１１Ｃ）に転送するか、もしく
は、ＩＣＥ用出力レジスタ（１２Ａ、１２Ｂ、１２Ｃ）
からのパラレルデータをＴＤＯ１８から出力するための
シリアルデータに変更するためのレジスタである。
【００２８】１４はＢｏｕｎｄａｒｙ−Ｓｃａｎ−Ｔｅ
ｓｔのためにデバイスに搭載された命令コード５ｂｉｔ
のＴＡＰＣである。１５はＴＤＩ３から入力されたＩＣ
Ｅ用命令を格納するためのレジスタで、１６はＩＣＥ用
命令をデコードするための制御回路である。１７は、シ
リアルデータセレクタ４を制御するセレクタ制御信号で
ある。
ｓｔのためにデバイスに搭載された命令コード５ｂｉｔ
のＴＡＰＣである。１５はＴＤＩ３から入力されたＩＣ
Ｅ用命令を格納するためのレジスタで、１６はＩＣＥ用
命令をデコードするための制御回路である。１７は、シ
リアルデータセレクタ４を制御するセレクタ制御信号で
ある。
【００２９】図１及び図３において、ＴＤＩピン３より
ＴＡＰＣ１４にシリアルで入力されたＩＲコード１９
が、ＴＡＰＣ１４のＩＲ ＲＥＧ（ＩＲコード格納レジ
スタ）１５に格納され、ＪＴＡＧの状態遷移（Ｕｐｄａ
ｔｅ−ＩＲステート）により、シリアルデータセレクタ
制御信号生成回路（以下、ＩＲＤＥＣ）１６にパラレル
で入力され（２０）、それがデコードされることにより
生成された制御信号１７により、ＴＤＩピン３から入力
されるシリアルデータをＩＣＥレジスタ制御部５に接続
するか、パラレル変換するためのレジスタであるＢＳＲ
１３へ接続するかを選択する。
ＴＡＰＣ１４にシリアルで入力されたＩＲコード１９
が、ＴＡＰＣ１４のＩＲ ＲＥＧ（ＩＲコード格納レジ
スタ）１５に格納され、ＪＴＡＧの状態遷移（Ｕｐｄａ
ｔｅ−ＩＲステート）により、シリアルデータセレクタ
制御信号生成回路（以下、ＩＲＤＥＣ）１６にパラレル
で入力され（２０）、それがデコードされることにより
生成された制御信号１７により、ＴＤＩピン３から入力
されるシリアルデータをＩＣＥレジスタ制御部５に接続
するか、パラレル変換するためのレジスタであるＢＳＲ
１３へ接続するかを選択する。
【００３０】これにより、図５に示すように、ＴＡＰＣ
１４のプライベート命令に割り当てられるＩＣＥ用の命
令は、上述したＴＤＩピン３からのシリアルデータの入
力先の選択を行うための２命令のみとなる。
１４のプライベート命令に割り当てられるＩＣＥ用の命
令は、上述したＴＤＩピン３からのシリアルデータの入
力先の選択を行うための２命令のみとなる。
【００３１】図２に示したように、ＴＡＰＣ１４でＩＣ
Ｅレジスタ制御部５が選択された場合には、ＩＣＥレジ
スタ２の制御コードがシリアルデータとしてＴＤＩ３よ
り制御コード格納レジスタ６へ入力され、ＪＴＡＧの状
態遷移（Ｕｐｄａｔｅ−ＤＲステート）によって制御回
路（制御信号生成回路）７にパラレルで入力され（２１
Ａ）、制御コードをデコードすることにより、各レジス
タを選択するための制御信号（ＩＣＥレジスタ制御信
号）８を生成する。
Ｅレジスタ制御部５が選択された場合には、ＩＣＥレジ
スタ２の制御コードがシリアルデータとしてＴＤＩ３よ
り制御コード格納レジスタ６へ入力され、ＪＴＡＧの状
態遷移（Ｕｐｄａｔｅ−ＤＲステート）によって制御回
路（制御信号生成回路）７にパラレルで入力され（２１
Ａ）、制御コードをデコードすることにより、各レジス
タを選択するための制御信号（ＩＣＥレジスタ制御信
号）８を生成する。
【００３２】このように、ＩＣＥレジスタ制御信号８を
ＴＡＰＣ１４から出力されるＩＲコード２０で生成する
従来の方法（図４参照）ではなく、専用のＩＣＥレジス
タ制御部５を設けることによって、制御コードの数と同
じだけのＩＣＥレジスタ２を選択することができるよう
になる。図７に制御コードが３ビットの場合のＩＣＥ制
御命令の割り当て例を示す。
ＴＡＰＣ１４から出力されるＩＲコード２０で生成する
従来の方法（図４参照）ではなく、専用のＩＣＥレジス
タ制御部５を設けることによって、制御コードの数と同
じだけのＩＣＥレジスタ２を選択することができるよう
になる。図７に制御コードが３ビットの場合のＩＣＥ制
御命令の割り当て例を示す。
【００３３】一方、ＴＡＰＣ１４でＢＳＲ１３が選択さ
れた場合には、ＩＣＥレジスタ２とＢＳＲ１３との間で
データの入出力が行われる。
れた場合には、ＩＣＥレジスタ２とＢＳＲ１３との間で
データの入出力が行われる。
【００３４】すなわち、ＩＣＥレジスタ制御部５で選択
されたＩＣＥレジスタ２が入力レジスタ１１の場合（８
Ａ）には、ＢＳＲ１３に入力されたシリアルデータがパ
ラレルデータ（ＩＣＥ用入力レジスタデータ１３Ａ）と
して、ＩＣＥ用入力レジスタ１１に格納される。逆に、
出力レジスタが選択された場合（８Ｂ）には、ＩＣＥ用
出力レジスタ１２からパラレルデータ（ＩＣＥ用出力レ
ジスタデータ１３Ｂ）がＢＳＲ１３に格納され、その後
シリアルデータとして、ＴＤＯ１８から出力される（２
３）。
されたＩＣＥレジスタ２が入力レジスタ１１の場合（８
Ａ）には、ＢＳＲ１３に入力されたシリアルデータがパ
ラレルデータ（ＩＣＥ用入力レジスタデータ１３Ａ）と
して、ＩＣＥ用入力レジスタ１１に格納される。逆に、
出力レジスタが選択された場合（８Ｂ）には、ＩＣＥ用
出力レジスタ１２からパラレルデータ（ＩＣＥ用出力レ
ジスタデータ１３Ｂ）がＢＳＲ１３に格納され、その後
シリアルデータとして、ＴＤＯ１８から出力される（２
３）。
【００３５】（付記１）シリアル入力端子部（以下、Ｔ
ＤＩ）及びシリアル出力端子部（以下、ＴＤＯ）と、Ｊ
ＴＡＧインタフェースをコントロールするためのＴＡＰ
Ｃ（Ｔｅｓｔ Ａｃｃｅｓｓ Ｐｏｒｔ Ｃｏｎｔｒｏ
ｌｌｅｒ）部と、シリアル入力されたデータをパラレル
変換するか、パラレル入力されたデータをシリアル変換
することができるＢＳＲ（Ｂｏｕｎｄａｒｙ Ｓｃａｎ
Ｒｅｇｉｓｔｅｒ）部と、ＩＣＥのターゲットである
コアロジックと接続するＩＣＥレジスタ部と、前記ＴＡ
ＰＣ部からの命令コードをデコードすることにより、前
記ＴＤＩから入力されるシリアルデータを、ＩＣＥレジ
スタ制御部へ接続するか、前記ＢＳＲへ接続するかを選
択するシリアルデータ制御信号を生成するＩＲＤＥＣ部
と、入力した前記シリアルデータをデコードすることに
より、ＩＣＥレジスタ制御信号を生成し、前記ＩＣＥレ
ジスタを制御する前記ＩＣＥレジスタ制御部とを備える
ことを特徴としたＩＣＥレジスタ制御装置。
ＤＩ）及びシリアル出力端子部（以下、ＴＤＯ）と、Ｊ
ＴＡＧインタフェースをコントロールするためのＴＡＰ
Ｃ（Ｔｅｓｔ Ａｃｃｅｓｓ Ｐｏｒｔ Ｃｏｎｔｒｏ
ｌｌｅｒ）部と、シリアル入力されたデータをパラレル
変換するか、パラレル入力されたデータをシリアル変換
することができるＢＳＲ（Ｂｏｕｎｄａｒｙ Ｓｃａｎ
Ｒｅｇｉｓｔｅｒ）部と、ＩＣＥのターゲットである
コアロジックと接続するＩＣＥレジスタ部と、前記ＴＡ
ＰＣ部からの命令コードをデコードすることにより、前
記ＴＤＩから入力されるシリアルデータを、ＩＣＥレジ
スタ制御部へ接続するか、前記ＢＳＲへ接続するかを選
択するシリアルデータ制御信号を生成するＩＲＤＥＣ部
と、入力した前記シリアルデータをデコードすることに
より、ＩＣＥレジスタ制御信号を生成し、前記ＩＣＥレ
ジスタを制御する前記ＩＣＥレジスタ制御部とを備える
ことを特徴としたＩＣＥレジスタ制御装置。
【００３６】（付記２）通信方式にＪＴＡＧインタフェ
ースを用い、少なくとも動作設定用データが設定可能
で、かつ少なくとも入出力データを格納するためのレジ
スタ（以下、ＩＣＥレジスタ）を有するＩＣＥ（インサ
ーキットエミュレータ）システムにおいて、バウンダリ
スキャン機能を組み込んだ前記ＪＴＡＧインタフェース
を制御するＴＡＰＣ（Ｔｅｓｔ Ａｃｃｅｓｓ Ｐｏｒ
ｔ Ｃｏｎｔｒｏｌｌｅｒ）の命令セットのうちの、ユ
ーザが任意に定義できるプライベート命令セットに、Ｉ
ＣＥレジスタ制御部選択命令を割り当てることを特徴と
するＩＣＥレジスタ制御方式。
ースを用い、少なくとも動作設定用データが設定可能
で、かつ少なくとも入出力データを格納するためのレジ
スタ（以下、ＩＣＥレジスタ）を有するＩＣＥ（インサ
ーキットエミュレータ）システムにおいて、バウンダリ
スキャン機能を組み込んだ前記ＪＴＡＧインタフェース
を制御するＴＡＰＣ（Ｔｅｓｔ Ａｃｃｅｓｓ Ｐｏｒ
ｔ Ｃｏｎｔｒｏｌｌｅｒ）の命令セットのうちの、ユ
ーザが任意に定義できるプライベート命令セットに、Ｉ
ＣＥレジスタ制御部選択命令を割り当てることを特徴と
するＩＣＥレジスタ制御方式。
【００３７】（付記３）前記プライベート命令セットへ
の前記割り当てを、前記ＩＣＥのレジスタ制御部選択命
令と前記ＩＣＥレジスタへのデータ入出力命令との、少
なくとも２命令によっておこなうことを特徴とする付記
２記載のＩＣＥレジスタ制御方式。
の前記割り当てを、前記ＩＣＥのレジスタ制御部選択命
令と前記ＩＣＥレジスタへのデータ入出力命令との、少
なくとも２命令によっておこなうことを特徴とする付記
２記載のＩＣＥレジスタ制御方式。
【００３８】（付記４）前記ＴＡＰＣの状態制御のＣａ
ｐｔｕｒｅ−ＩＲステートで選択したＩＣＥレジスタ制
御部に、前記ＴＡＰＣの状態制御の第１のＣａｐｔｕｒ
ｅ−ＤＲステートでＩＣＥレジスタ制御コードを入力
し、前記ＩＣＥレジスタ制御コードより生成したＩＣＥ
レジスタ制御信号によって選択した前記ＩＣＥレジスタ
に対して、第２のＣａｐｔｕｒｅ−ＤＲステートで前記
選択したＩＣＥレジスタに、前記動作設定用データを入
力することを特徴とする付記２記載のＩＣＥレジスタ制
御方式。（請求項４） （付記５）前記ＩＣＥレジスタ制御コードを格納するた
めの制御コード格納レジスタと、前記ＩＣＥレジスタ制
御信号を生成するための制御信号生成回路から構成され
るＩＣＥレジスタ制御部とを有することを特徴とする付
記４記載のＩＣＥレジスタ制御方式。
ｐｔｕｒｅ−ＩＲステートで選択したＩＣＥレジスタ制
御部に、前記ＴＡＰＣの状態制御の第１のＣａｐｔｕｒ
ｅ−ＤＲステートでＩＣＥレジスタ制御コードを入力
し、前記ＩＣＥレジスタ制御コードより生成したＩＣＥ
レジスタ制御信号によって選択した前記ＩＣＥレジスタ
に対して、第２のＣａｐｔｕｒｅ−ＤＲステートで前記
選択したＩＣＥレジスタに、前記動作設定用データを入
力することを特徴とする付記２記載のＩＣＥレジスタ制
御方式。（請求項４） （付記５）前記ＩＣＥレジスタ制御コードを格納するた
めの制御コード格納レジスタと、前記ＩＣＥレジスタ制
御信号を生成するための制御信号生成回路から構成され
るＩＣＥレジスタ制御部とを有することを特徴とする付
記４記載のＩＣＥレジスタ制御方式。
【００３９】（付記６）前記制御コード格納レジスタ内
に格納される、命令を割り当てるための前記ＩＣＥレジ
スタ制御コードのｂｉｔ数を変更することで、制御する
前記ＩＣＥレジスタの数を任意に変更することを特徴と
する付記５記載のＩＣＥレジスタ制御方式。
に格納される、命令を割り当てるための前記ＩＣＥレジ
スタ制御コードのｂｉｔ数を変更することで、制御する
前記ＩＣＥレジスタの数を任意に変更することを特徴と
する付記５記載のＩＣＥレジスタ制御方式。
【００４０】
【発明の効果】本発明により、ＩＣＥ用入出力レジスタ
を制御するための制御回路を別途設けることにより、Ｂ
ｏｕｎｄａｒｙ−Ｓｃａｎ−Ｔｅｓｔを行うために搭載
されたＴＡＰＣをＩＣＥ用に流用する際に生じるＩＣＥ
用命令のプライベート命令数不足を解消することがで
き、制御回路のデコーダのｂｉｔ数を変更することによ
り、ＩＣＥ用レジスタの増減に柔軟に対応できる。
を制御するための制御回路を別途設けることにより、Ｂ
ｏｕｎｄａｒｙ−Ｓｃａｎ−Ｔｅｓｔを行うために搭載
されたＴＡＰＣをＩＣＥ用に流用する際に生じるＩＣＥ
用命令のプライベート命令数不足を解消することがで
き、制御回路のデコーダのｂｉｔ数を変更することによ
り、ＩＣＥ用レジスタの増減に柔軟に対応できる。
【図１】原理を説明する基本構成図。
【図２】ＩＣＥレジスタ制御部の基本構成図。
【図３】実施例の構成図。
【図４】従来の技術の構成図。
【図５】５ｂｉｔＴＡＰＣの場合のＩＣＥ用命令割り当
て例。
て例。
【図６】制御コードが２ビットのＩＣＥレジスタ制御命
令割り当て例。
令割り当て例。
【図７】制御コードが３ビットのＩＣＥレジスタ制御命
令割り当て例。
令割り当て例。
【図８】５ｂｉｔＴＡＰＣの場合のプライベート命令へ
のＩＣＥレジスタ制御命令割り当て例（従来例）。
のＩＣＥレジスタ制御命令割り当て例（従来例）。
【図９】ＪＴＡＧの信号線と機能。
【図１０】ＪＴＡＧデバイスの命令セット。
１ ＣＯＲＥ ２ ＩＣＥレジスタ ３ シリアルデータ入力（ＴＤＩ） ４ シリアルデータセレクタ ５ ＩＣＥレジスタ制御部 ６ 制御コード格納レジスタ（ＩＣＥ ＲＥＧ制御用レ
ジスタ） ７ 制御信号生成回路 ８ ＩＣＥレジスタ制御信号 ８Ａ ＩＣＥ用入力レジスタ制御信号 ８Ｂ ＩＣＥ用出力レジスタ制御信号 ９ ＩＣＥ用入力レジスタセレクタ １０ ＩＣＥ用出力レジスタセレクタ １１ ＩＣＥ用入力レジスタ １１Ａ ＩＣＥ用入力レジスタＡ １１Ｂ ＩＣＥ用入力レジスタＢ １１Ｃ ＩＣＥ用入力レジスタＣ １２ ＩＣＥ用出力レジスタ １２Ａ ＩＣＥ用出力レジスタＡ １２Ｂ ＩＣＥ用出力レジスタＢ １２Ｃ ＩＣＥ用出力レジスタＣ １３ ＢＳＲ（Ｂｏｕｎｄａｒｙ Ｓｃａｎ Ｒｅｇｉ
ｓｔｅｒ） １３Ａ ＩＣＥ用入力レジスタデータ １３Ｂ ＩＣＥ用出力レジスタデータ １４ ＴＡＰＣ（Ｔｅｓｔ Ａｃｃｅｓｓ Ｐｏｒｔ
Ｃｏｎｔｒｏｌｌｅｒ） １５ ＴＡＰＣ内ＩＲコード格納レジスタ １６ シリアルデータセレクタ制御信号生成回路 １７ シリアルデータセレクタ制御信号 １８ シリアルデータ出力 １９ ＩＲコード（シリアル） ２０ ＩＲコード（パラレル） ２１ ＩＣＥレジスタの制御コード（シリアル） ２１Ａ ＩＣＥレジスタの制御コード（パラレル） ２２ ＢＳＲへのシリアルデータ ２３ ＴＤＯへのシリアルデータ
ジスタ） ７ 制御信号生成回路 ８ ＩＣＥレジスタ制御信号 ８Ａ ＩＣＥ用入力レジスタ制御信号 ８Ｂ ＩＣＥ用出力レジスタ制御信号 ９ ＩＣＥ用入力レジスタセレクタ １０ ＩＣＥ用出力レジスタセレクタ １１ ＩＣＥ用入力レジスタ １１Ａ ＩＣＥ用入力レジスタＡ １１Ｂ ＩＣＥ用入力レジスタＢ １１Ｃ ＩＣＥ用入力レジスタＣ １２ ＩＣＥ用出力レジスタ １２Ａ ＩＣＥ用出力レジスタＡ １２Ｂ ＩＣＥ用出力レジスタＢ １２Ｃ ＩＣＥ用出力レジスタＣ １３ ＢＳＲ（Ｂｏｕｎｄａｒｙ Ｓｃａｎ Ｒｅｇｉ
ｓｔｅｒ） １３Ａ ＩＣＥ用入力レジスタデータ １３Ｂ ＩＣＥ用出力レジスタデータ １４ ＴＡＰＣ（Ｔｅｓｔ Ａｃｃｅｓｓ Ｐｏｒｔ
Ｃｏｎｔｒｏｌｌｅｒ） １５ ＴＡＰＣ内ＩＲコード格納レジスタ １６ シリアルデータセレクタ制御信号生成回路 １７ シリアルデータセレクタ制御信号 １８ シリアルデータ出力 １９ ＩＲコード（シリアル） ２０ ＩＲコード（パラレル） ２１ ＩＣＥレジスタの制御コード（シリアル） ２１Ａ ＩＣＥレジスタの制御コード（パラレル） ２２ ＢＳＲへのシリアルデータ ２３ ＴＤＯへのシリアルデータ
【手続補正書】
【提出日】平成１３年１０月２５日（２００１．１０．
２５）
２５）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 インサーキットエミュレータ用レジス
タ制御装置及び方法
タ制御装置及び方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、インターフェース
にジョイントテストアクショングループ（ＪＴＡＧ；Ｊ
ｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ）を採
用したインサーキットエミュレータ（ＩＣＥ；Ｉｎ Ｃ
ｉｒｃｕｉｔ Ｅｍｕｌａｔｏｒ）に関するものであ
る。
にジョイントテストアクショングループ（ＪＴＡＧ；Ｊ
ｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ）を採
用したインサーキットエミュレータ（ＩＣＥ；Ｉｎ Ｃ
ｉｒｃｕｉｔ Ｅｍｕｌａｔｏｒ）に関するものであ
る。
【０００２】近年、ディジタルシグナルプロセッサ（Ｄ
ＳＰ）や、マイクロプロセッサ（ＭＰＵ）は、高速化、
高集積化が進み、従来のＩＣＥでは十分なエミュレーシ
ョンが困難となった。すなわち、従来のＩＣＥではター
ゲットプロセッサとＩＣＥとの接続にターゲットプロー
ブを使用していたが、このプローブ自体に容量や抵抗成
分が含まれるため、信号の遅延や波形のなまりなどが生
じＩＣＥの開発を困難にしてきた。また、高集積化によ
りピン数が増加する一方、高密度実装の需要から、パッ
ケージの小型化が進んでいるため、ピン間隔が非常に狭
まっている。さらに、プログラムの開発を行う上で必要
となるＩＣＥに割り当てることのできるピンの数にも限
界がある。
ＳＰ）や、マイクロプロセッサ（ＭＰＵ）は、高速化、
高集積化が進み、従来のＩＣＥでは十分なエミュレーシ
ョンが困難となった。すなわち、従来のＩＣＥではター
ゲットプロセッサとＩＣＥとの接続にターゲットプロー
ブを使用していたが、このプローブ自体に容量や抵抗成
分が含まれるため、信号の遅延や波形のなまりなどが生
じＩＣＥの開発を困難にしてきた。また、高集積化によ
りピン数が増加する一方、高密度実装の需要から、パッ
ケージの小型化が進んでいるため、ピン間隔が非常に狭
まっている。さらに、プログラムの開発を行う上で必要
となるＩＣＥに割り当てることのできるピンの数にも限
界がある。
【０００３】これらの理由から、従来のターゲットプロ
ーブを当ててのインサーキットテストが非常に困難にな
っており、それに変わる方法として、少数（４又は５）
のピンで通信を行うことが可能な、ＪＴＡＧインタフェ
ースを採用したＩＣＥが普及してきた。ターゲットとの
接続には、テストアクセスポート（ＴＡＰ；ＴｅｓｔＡ
ｃｃｅｓｓ Ｐｏｒｔ）信号のほか、数本の信号をター
ゲット上のコネクタに配線するだけでエミュレーション
環境が実現できる。
ーブを当ててのインサーキットテストが非常に困難にな
っており、それに変わる方法として、少数（４又は５）
のピンで通信を行うことが可能な、ＪＴＡＧインタフェ
ースを採用したＩＣＥが普及してきた。ターゲットとの
接続には、テストアクセスポート（ＴＡＰ；ＴｅｓｔＡ
ｃｃｅｓｓ Ｐｏｒｔ）信号のほか、数本の信号をター
ゲット上のコネクタに配線するだけでエミュレーション
環境が実現できる。
【０００４】
【従来の技術】まずＪＴＡＧテストの仕組みを説明す
る。ＪＴＡＧは国際標準規格ＩＥＥＥ１１４９．１とし
て普及しているが、機能の名称ではなく、この規格化作
業を推進したグループの名称である。機能の名称として
は「バウンダリスキャン」である。バウンダリスキャン
では、本来のコアロジックと各ピンの間にターゲットプ
ローブと等価な働きをするセルと呼ばれるレジスタを配
置し、これを結合してシフトレジスタを構成、このシフ
トレジスタを制御することにより、テストコードの入力
とこれに応答するテストを実行する。
る。ＪＴＡＧは国際標準規格ＩＥＥＥ１１４９．１とし
て普及しているが、機能の名称ではなく、この規格化作
業を推進したグループの名称である。機能の名称として
は「バウンダリスキャン」である。バウンダリスキャン
では、本来のコアロジックと各ピンの間にターゲットプ
ローブと等価な働きをするセルと呼ばれるレジスタを配
置し、これを結合してシフトレジスタを構成、このシフ
トレジスタを制御することにより、テストコードの入力
とこれに応答するテストを実行する。
【０００５】このバウンダリスキャンの機能を組み込ん
だデバイスをＪＴＡＧデバイスと呼ぶ。ＪＴＡＧデバイ
スはＴＡＰと呼ばれるＴＤＩ、ＴＤＯ、ＴＣＫ、ＴＭＳ
及びＴＲＳＴ（これのみオプション）の５本の端子を持
ち、そこからデバイスに組み込まれたテスト回路にアク
セスできる。 図９にこれら５本の信号線の機能をまと
めて示す。
だデバイスをＪＴＡＧデバイスと呼ぶ。ＪＴＡＧデバイ
スはＴＡＰと呼ばれるＴＤＩ、ＴＤＯ、ＴＣＫ、ＴＭＳ
及びＴＲＳＴ（これのみオプション）の５本の端子を持
ち、そこからデバイスに組み込まれたテスト回路にアク
セスできる。 図９にこれら５本の信号線の機能をまと
めて示す。
【０００６】シリアル入力端子部（ＴＤＩ；Ｔｅｓｔ
Ｄａｔａ Ｉｎｐｕｔ）ピンは、シリアルのテストデー
タパスであり、ここからデータあるいは命令が入力さ
れ、それぞれデータレジスタ、命令レジスタに転送され
る。
Ｄａｔａ Ｉｎｐｕｔ）ピンは、シリアルのテストデー
タパスであり、ここからデータあるいは命令が入力さ
れ、それぞれデータレジスタ、命令レジスタに転送され
る。
【０００７】データレジスタには （１）コアロジックと入出力ピンの境界に配置されるバ
ウンダリスキャンレジスタ（ＢＳＲと略される）。 （２）ＴＤＩから入力されるデータをシリアル出力端子
部（ＴＤＯ；ＴｅｓｔＤａｔａ Ｏｕｔｐｕｔ）ピンへ
バイパスさせる経路であるバイパスレジスタ。 （３）その他のデータレジスタ。から構成される。その
他のデータレジスタはオプションであり、例えばデバイ
ス及び製造メーカを識別するためのＩＤｃｏｄｅレジス
タなどがある。
ウンダリスキャンレジスタ（ＢＳＲと略される）。 （２）ＴＤＩから入力されるデータをシリアル出力端子
部（ＴＤＯ；ＴｅｓｔＤａｔａ Ｏｕｔｐｕｔ）ピンへ
バイパスさせる経路であるバイパスレジスタ。 （３）その他のデータレジスタ。から構成される。その
他のデータレジスタはオプションであり、例えばデバイ
ス及び製造メーカを識別するためのＩＤｃｏｄｅレジス
タなどがある。
【０００８】ＴＤＩから入力されたデータが命令コード
であれば、命令レジスタに格納される。デコードされた
結果として内部制御信号が生成されてデータレジスタを
選択、制御する。
であれば、命令レジスタに格納される。デコードされた
結果として内部制御信号が生成されてデータレジスタを
選択、制御する。
【０００９】ＴＡＰコントローラは１６種のステートを
持つステートマシーンであり、ステートの遷移の仕方
は、ＴＣＫ（Ｔｅｓｔ Ｃｌｏｃｋ）信号の立ち上がり
エッジにおけるＴＭＳ（Ｔｅｓｔ Ｍｏｄｅ Ｓｅｌｅ
ｃｔｏｒ）信号の値で決定される。これにより、データ
レジスタや命令レジスタ及びマルチプレクサ等を制御し
てＪＴＡＧ機能を実現する。
持つステートマシーンであり、ステートの遷移の仕方
は、ＴＣＫ（Ｔｅｓｔ Ｃｌｏｃｋ）信号の立ち上がり
エッジにおけるＴＭＳ（Ｔｅｓｔ Ｍｏｄｅ Ｓｅｌｅ
ｃｔｏｒ）信号の値で決定される。これにより、データ
レジスタや命令レジスタ及びマルチプレクサ等を制御し
てＪＴＡＧ機能を実現する。
【００１０】例えば、入力ピンに入力されているデータ
は、Ｃａｐｔｕｒｅ−ＤＲでシフトレジスタ（以下、Ｆ
Ｆ）に取り込まれる。次に、Ｓｈｉｆｔ−ＤＲステート
になるとＴＤＩからのデータがＦＦを通過して、ＴＤＯ
へ出力される。さらに、Ｕｐｄａｔｅ−ＤＲステートで
はＦＦに設定値がセットされる、などである。
は、Ｃａｐｔｕｒｅ−ＤＲでシフトレジスタ（以下、Ｆ
Ｆ）に取り込まれる。次に、Ｓｈｉｆｔ−ＤＲステート
になるとＴＤＩからのデータがＦＦを通過して、ＴＤＯ
へ出力される。さらに、Ｕｐｄａｔｅ−ＤＲステートで
はＦＦに設定値がセットされる、などである。
【００１１】ＴＲＳＴ（Ｔｅｓｔ Ｒｅｓｅｔ）信号は
ＴＡＰコントローラを初期化する信号でオプションであ
る。ＴＭＳが”Ｈ”状態で、ＴＣＫの立ち上がりエッジ
を５回検出した場合もＴＡＰコントローラが初期化され
る。
ＴＡＰコントローラを初期化する信号でオプションであ
る。ＴＭＳが”Ｈ”状態で、ＴＣＫの立ち上がりエッジ
を５回検出した場合もＴＡＰコントローラが初期化され
る。
【００１２】次にＴＡＰコントローラ（ＴＡＰＣ）の命
令セット（ＪＴＡＧ命令セット）を図１０に示す。ここ
で、パブリック命令は、ＩＥＥＥ１１４９．１に規定さ
れている命令で、このうち必須命令は、ＪＴＡＧデバイ
スが基本的に備えるべき命令セットでボードテストに必
須となる。オプション命令は、デバイスの設計者が必要
に応じて選択するオプションの命令セットである。 プ
ライベート命令は、規格に規定されていない、デバイス
の設計者が独自に設定する命令セットである。
令セット（ＪＴＡＧ命令セット）を図１０に示す。ここ
で、パブリック命令は、ＩＥＥＥ１１４９．１に規定さ
れている命令で、このうち必須命令は、ＪＴＡＧデバイ
スが基本的に備えるべき命令セットでボードテストに必
須となる。オプション命令は、デバイスの設計者が必要
に応じて選択するオプションの命令セットである。 プ
ライベート命令は、規格に規定されていない、デバイス
の設計者が独自に設定する命令セットである。
【００１３】以上の背景技術を踏まえて、本発明に関連
する従来の技術構成を図４に示す。
する従来の技術構成を図４に示す。
【００１４】図４において、１はコアロジックであり、
ユーザが開発したＤＳＰやＭＰＵが接続される。２はＩ
ＣＥレジスタであり、ＩＣＥ入力用レジスタ１１（Ｉ
Ｎ）とＩＣＥ出力用レジスタ１２（ＯＵＴ）を含む。３
はＴＤＩ端子であり、ここからシリアルデータが入力さ
れる。１４はＴＡＰＣで命令コード（ＩＲ ＣＯＤＥ）
を１３のＩＲＤＥＣへ送り、そこでデコードされ生成さ
れた信号がＩＣＥレジスタ２の選択制御を行う。
ユーザが開発したＤＳＰやＭＰＵが接続される。２はＩ
ＣＥレジスタであり、ＩＣＥ入力用レジスタ１１（Ｉ
Ｎ）とＩＣＥ出力用レジスタ１２（ＯＵＴ）を含む。３
はＴＤＩ端子であり、ここからシリアルデータが入力さ
れる。１４はＴＡＰＣで命令コード（ＩＲ ＣＯＤＥ）
を１３のＩＲＤＥＣへ送り、そこでデコードされ生成さ
れた信号がＩＣＥレジスタ２の選択制御を行う。
【００１５】１０は境界走査レジスタ部（ＢＳＲ；Ｂｏ
ｕｎｄａｒｙ Ｓｃａｎ Ｒｅｇｉｓｔｅｒ）であり、
ＴＤＩ３から入力されたシリアルデータをパラレルデー
タとしてＩＣＥ用入力レジスタ（ＩＮ）１１に転送する
か、もしくは、ＩＣＥ用出力レジスタ（ＯＵＴ）１２か
らのパラレルデータを１８のＴＤＯ端子から出力するた
め、シリアルデータに変更する。
ｕｎｄａｒｙ Ｓｃａｎ Ｒｅｇｉｓｔｅｒ）であり、
ＴＤＩ３から入力されたシリアルデータをパラレルデー
タとしてＩＣＥ用入力レジスタ（ＩＮ）１１に転送する
か、もしくは、ＩＣＥ用出力レジスタ（ＯＵＴ）１２か
らのパラレルデータを１８のＴＤＯ端子から出力するた
め、シリアルデータに変更する。
【００１６】ところで、従来のＪＴＡＧインタフェース
を用いたＩＣＥ（以下、ＪＴＡＧ−ＩＣＥ）は、ＪＴＡ
ＧテストをコントロールするＴＡＰＣの命令セットにお
いて、ユーザが自由に定義できるプライベート命令を、
ＩＣＥコントロール命令に割り当てることでＩＣＥを制
御していたが、プライベート命令の数が少ないため図８
のように、他のデバイステストで使用すべき命令コード
を、ＩＣＥ用の命令として割り当てていた。しかし、本
来の目的であるデバイスのテストのため、ＴＡＰＣ命令
セットのほとんどは、各種テストを行うための命令に割
り当てられており、ＩＣＥコントロール用に割り当てる
ことのできる命令を十分に確保することができなかっ
た。
を用いたＩＣＥ（以下、ＪＴＡＧ−ＩＣＥ）は、ＪＴＡ
ＧテストをコントロールするＴＡＰＣの命令セットにお
いて、ユーザが自由に定義できるプライベート命令を、
ＩＣＥコントロール命令に割り当てることでＩＣＥを制
御していたが、プライベート命令の数が少ないため図８
のように、他のデバイステストで使用すべき命令コード
を、ＩＣＥ用の命令として割り当てていた。しかし、本
来の目的であるデバイスのテストのため、ＴＡＰＣ命令
セットのほとんどは、各種テストを行うための命令に割
り当てられており、ＩＣＥコントロール用に割り当てる
ことのできる命令を十分に確保することができなかっ
た。
【００１７】
【発明が解決しようとする課題】ＩＣＥコントロール命
令割り当てのため、デバイステストの一部を取り除いて
おり、これに代わる代替手段でテストを行わなければな
らなくなるため、プロセッサ検証の過程で余分な工数が
かかってしまう。また、取り除ける命令にも限りがあ
り、必ずしもＩＣＥコントロール命令に必要十分な命令
数が確保できているとはいえない状況となっていた。本
発明の目的は、このような命令数不足を解消することに
ある。
令割り当てのため、デバイステストの一部を取り除いて
おり、これに代わる代替手段でテストを行わなければな
らなくなるため、プロセッサ検証の過程で余分な工数が
かかってしまう。また、取り除ける命令にも限りがあ
り、必ずしもＩＣＥコントロール命令に必要十分な命令
数が確保できているとはいえない状況となっていた。本
発明の目的は、このような命令数不足を解消することに
ある。
【００１８】
【課題を解決するための手段】前記目的を達成するため
に、本発明の第１の形態においては、ＩＣＥ動作設定用
データ、入出力データ等を格納するためのレジスタ（以
下、ＩＣＥレジスタ）を搭載し、ＩＣＥレジスタとの通
信方式にＪＴＡＧインタフェースを用いるＩＣＥにおい
て、バウンダリスキャン機能を組み込んだＪＴＡＧイン
タフェースを制御するＴＡＰＣ（Ｔｅｓｔ Ａｃｃｅｓ
ｓ Ｐｏｒｔ Ｃｏｎｔｒｏｌｌｅｒ）の命令のうち、
ユーザが自由に定義できるプライベート命令にＩＣＥレ
ジスタ制御用の命令を割り当てることによって、プライ
ベート命令数不足を解消する。
に、本発明の第１の形態においては、ＩＣＥ動作設定用
データ、入出力データ等を格納するためのレジスタ（以
下、ＩＣＥレジスタ）を搭載し、ＩＣＥレジスタとの通
信方式にＪＴＡＧインタフェースを用いるＩＣＥにおい
て、バウンダリスキャン機能を組み込んだＪＴＡＧイン
タフェースを制御するＴＡＰＣ（Ｔｅｓｔ Ａｃｃｅｓ
ｓ Ｐｏｒｔ Ｃｏｎｔｒｏｌｌｅｒ）の命令のうち、
ユーザが自由に定義できるプライベート命令にＩＣＥレ
ジスタ制御用の命令を割り当てることによって、プライ
ベート命令数不足を解消する。
【００１９】本発明の第２の形態においては、ＴＡＰＣ
のステートマシーンのＣａｐｔｕｒｅ−ＩＲステートで
選択したＩＣＥレジスタ制御コード格納レジスタに、Ｃ
ａｐｔｕｒｅ−ＤＲステートでＩＣＥレジスタ制御コー
ドを入力し、その結果選択されたＩＣＥレジスタに対し
て、次のＣａｐｔｕｒｅ−ＤＲステートでＩＣＥレジス
タに動作設定用データを入力する。これによりプライベ
ート命令への割り当てを、ＩＣＥレジスタ制御部選択命
令とＩＣＥレジスタへのデータ入出力命令の計２命令に
することができ、ＴＡＰＣのプライベート命令の命令数
不足を解消する。
のステートマシーンのＣａｐｔｕｒｅ−ＩＲステートで
選択したＩＣＥレジスタ制御コード格納レジスタに、Ｃ
ａｐｔｕｒｅ−ＤＲステートでＩＣＥレジスタ制御コー
ドを入力し、その結果選択されたＩＣＥレジスタに対し
て、次のＣａｐｔｕｒｅ−ＤＲステートでＩＣＥレジス
タに動作設定用データを入力する。これによりプライベ
ート命令への割り当てを、ＩＣＥレジスタ制御部選択命
令とＩＣＥレジスタへのデータ入出力命令の計２命令に
することができ、ＴＡＰＣのプライベート命令の命令数
不足を解消する。
【００２０】また本発明の第３の形態においては、ＴＡ
ＰＣのステートマシーンのＵｐｄａｔｅ−ＤＲステート
でＵｐｄａｔｅされる先に制御回路を置き、Ｕｐｄａｔ
ｅ−ＩＲステートと同様の動作をさせることで、ＴＡＰ
Ｃのプライベート命令不足を補うことができる。
ＰＣのステートマシーンのＵｐｄａｔｅ−ＤＲステート
でＵｐｄａｔｅされる先に制御回路を置き、Ｕｐｄａｔ
ｅ−ＩＲステートと同様の動作をさせることで、ＴＡＰ
Ｃのプライベート命令不足を補うことができる。
【００２１】また本発明の第４の形態においては、ＩＣ
Ｅレジスタ制御コードを格納するためのレジスタと、Ｉ
ＣＥレジスタ制御コードをデコードするための回路から
構成される制御回路を搭載することで、レジスタ制御信
号を生成する。
Ｅレジスタ制御コードを格納するためのレジスタと、Ｉ
ＣＥレジスタ制御コードをデコードするための回路から
構成される制御回路を搭載することで、レジスタ制御信
号を生成する。
【００２２】さらにまた、本発明の第５の形態において
は、制御回路内に搭載される命令を割り当てるためのＩ
ＣＥレジスタ制御コードのｂｉｔ数ｎを変更すること
で、制御するＩＣＥレジスタ数を任意に変更することも
できる。
は、制御回路内に搭載される命令を割り当てるためのＩ
ＣＥレジスタ制御コードのｂｉｔ数ｎを変更すること
で、制御するＩＣＥレジスタ数を任意に変更することも
できる。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。なお、同等の機能、信号等には前
記図４（従来の技術の構成図）をも含め共通の番号と名
称を付けている。
を参照して説明する。なお、同等の機能、信号等には前
記図４（従来の技術の構成図）をも含め共通の番号と名
称を付けている。
【００２４】図１は原理を説明する基本構成図を示す。
ＪＴＡＧインタフェースをコントロールするためのＴＡ
ＰＣ１４と、シリアル入力されたデータをパラレルに変
換するか、逆にパラレルで入力されたデータをシリアル
に変換することができるＢＳＲ（Ｂｏｕｎｄａｒｙ Ｓ
ｃａｎ Ｒｅｇｉｓｔｅｒ）１３と、ＩＣＥレジスタ２
を制御するためのＩＣＥレジスタ制御部５から構成され
ている。図５に５ｂｉｔＴＡＰＣのプライベート命令の
割り当て例を示す。
ＪＴＡＧインタフェースをコントロールするためのＴＡ
ＰＣ１４と、シリアル入力されたデータをパラレルに変
換するか、逆にパラレルで入力されたデータをシリアル
に変換することができるＢＳＲ（Ｂｏｕｎｄａｒｙ Ｓ
ｃａｎ Ｒｅｇｉｓｔｅｒ）１３と、ＩＣＥレジスタ２
を制御するためのＩＣＥレジスタ制御部５から構成され
ている。図５に５ｂｉｔＴＡＰＣのプライベート命令の
割り当て例を示す。
【００２５】図２は、図１の中のＩＣＥレジスタ制御部
５の基本構成を示す。ＩＣＥレジスタ制御部５はＩＣＥ
レジスタ２を制御するためのコード（以下、制御コー
ド）を格納するレジスタ（以下、制御コード格納レジス
タ６）、制御コードをデコードするための制御回路（以
下、制御信号生成回路７）から構成されている。図６に
ＩＣＥレジスタ制御命令の割り当て例（制御コードが２
ｂｉｔの場合）を示す。
５の基本構成を示す。ＩＣＥレジスタ制御部５はＩＣＥ
レジスタ２を制御するためのコード（以下、制御コー
ド）を格納するレジスタ（以下、制御コード格納レジス
タ６）、制御コードをデコードするための制御回路（以
下、制御信号生成回路７）から構成されている。図６に
ＩＣＥレジスタ制御命令の割り当て例（制御コードが２
ｂｉｔの場合）を示す。
【００２６】図３は本発明の実施例の構成図を示す。制
御コードが３ｂｉｔ、ＩＣＥレジスタが６本の場合を示
している。ＴＤＩ３はシリアルデータを入力するための
ＪＴＡＧインタフェースの一部であり、セレクタ４はＴ
ＤＩ３からのシリアルデータをＩＣＥレジスタ制御部５
か、ＢＳＲ１３のどちらかに接続するためのセレクタで
ある。
御コードが３ｂｉｔ、ＩＣＥレジスタが６本の場合を示
している。ＴＤＩ３はシリアルデータを入力するための
ＪＴＡＧインタフェースの一部であり、セレクタ４はＴ
ＤＩ３からのシリアルデータをＩＣＥレジスタ制御部５
か、ＢＳＲ１３のどちらかに接続するためのセレクタで
ある。
【００２７】ＩＣＥレジスタ制御部５は、ＩＣＥレジス
タ制御用のコードを格納するための制御コード格納レジ
スタ６とそれをデコードするための制御信号生成回路７
から構成される。８Ａ、８Ｂは、それぞれＩＣＥ用入力
レジスタ１１Ａ、１１Ｂ、１１Ｃ及び、ＩＣＥ用出力レ
ジスタ１２Ａ、１２Ｂ、１２Ｃを制御するための制御信
号である。
タ制御用のコードを格納するための制御コード格納レジ
スタ６とそれをデコードするための制御信号生成回路７
から構成される。８Ａ、８Ｂは、それぞれＩＣＥ用入力
レジスタ１１Ａ、１１Ｂ、１１Ｃ及び、ＩＣＥ用出力レ
ジスタ１２Ａ、１２Ｂ、１２Ｃを制御するための制御信
号である。
【００２８】９はＢＳＲ１３からのパラレルデータを転
送する先のＩＣＥ用入力レジスタ（１１Ａ、１１Ｂ、１
１Ｃ）を選択するためのセレクタであり、１０はＢＳＲ
１３へ転送するパラレルデータの転送元であるＩＣＥ用
出力レジスタ（１２Ａ、１２Ｂ、１２Ｃ）のセレクタで
あり、それぞれ上記８Ａ及び８Ｂにより制御される。
送する先のＩＣＥ用入力レジスタ（１１Ａ、１１Ｂ、１
１Ｃ）を選択するためのセレクタであり、１０はＢＳＲ
１３へ転送するパラレルデータの転送元であるＩＣＥ用
出力レジスタ（１２Ａ、１２Ｂ、１２Ｃ）のセレクタで
あり、それぞれ上記８Ａ及び８Ｂにより制御される。
【００２９】ＢＳＲ１３はＴＤＩ３経由で入力されたシ
リアルデータをパラレルデータとしてＩＣＥ用入力レジ
スタ（１１Ａ、１１Ｂ、１１Ｃ）に転送するか、もしく
は、ＩＣＥ用出力レジスタ（１２Ａ、１２Ｂ、１２Ｃ）
からのパラレルデータをＴＤＯ１８から出力するための
シリアルデータに変更するためのレジスタである。
リアルデータをパラレルデータとしてＩＣＥ用入力レジ
スタ（１１Ａ、１１Ｂ、１１Ｃ）に転送するか、もしく
は、ＩＣＥ用出力レジスタ（１２Ａ、１２Ｂ、１２Ｃ）
からのパラレルデータをＴＤＯ１８から出力するための
シリアルデータに変更するためのレジスタである。
【００３０】１４はＢｏｕｎｄａｒｙ−Ｓｃａｎ−Ｔｅ
ｓｔのためにデバイスに搭載された命令コード５ｂｉｔ
のＴＡＰＣである。１５はＴＤＩ３から入力されたＩＣ
Ｅ用命令を格納するためのレジスタで、１６はＩＣＥ用
命令をデコードするための制御回路である。１７は、シ
リアルデータセレクタ４を制御するセレクタ制御信号で
ある。
ｓｔのためにデバイスに搭載された命令コード５ｂｉｔ
のＴＡＰＣである。１５はＴＤＩ３から入力されたＩＣ
Ｅ用命令を格納するためのレジスタで、１６はＩＣＥ用
命令をデコードするための制御回路である。１７は、シ
リアルデータセレクタ４を制御するセレクタ制御信号で
ある。
【００３１】図１及び図３において、ＴＤＩピン３より
ＴＡＰＣ１４にシリアルで入力されたＩＲコード１９
が、ＴＡＰＣ１４のＩＲ ＲＥＧ（ＩＲコード格納レジ
スタ）１５に格納され、ＪＴＡＧの状態遷移（Ｕｐｄａ
ｔｅ−ＩＲステート）により、シリアルデータセレクタ
制御信号生成回路（以下、ＩＲＤＥＣ）１６にパラレル
で入力され（２０）、それがデコードされることにより
生成された制御信号１７により、ＴＤＩピン３から入力
されるシリアルデータをＩＣＥレジスタ制御部５に接続
するか、パラレル変換するためのレジスタであるＢＳＲ
１３へ接続するかを選択する。
ＴＡＰＣ１４にシリアルで入力されたＩＲコード１９
が、ＴＡＰＣ１４のＩＲ ＲＥＧ（ＩＲコード格納レジ
スタ）１５に格納され、ＪＴＡＧの状態遷移（Ｕｐｄａ
ｔｅ−ＩＲステート）により、シリアルデータセレクタ
制御信号生成回路（以下、ＩＲＤＥＣ）１６にパラレル
で入力され（２０）、それがデコードされることにより
生成された制御信号１７により、ＴＤＩピン３から入力
されるシリアルデータをＩＣＥレジスタ制御部５に接続
するか、パラレル変換するためのレジスタであるＢＳＲ
１３へ接続するかを選択する。
【００３２】これにより、図５に示すように、ＴＡＰＣ
１４のプライベート命令に割り当てられるＩＣＥ用の命
令は、上述したＴＤＩピン３からのシリアルデータの入
力先の選択を行うための２命令のみとなる。
１４のプライベート命令に割り当てられるＩＣＥ用の命
令は、上述したＴＤＩピン３からのシリアルデータの入
力先の選択を行うための２命令のみとなる。
【００３３】図２に示したように、ＴＡＰＣ１４でＩＣ
Ｅレジスタ制御部５が選択された場合には、ＩＣＥレジ
スタ２の制御コードがシリアルデータとしてＴＤＩ３よ
り制御コード格納レジスタ６へ入力され、ＪＴＡＧの状
態遷移（Ｕｐｄａｔｅ−ＤＲステート）によって制御回
路（制御信号生成回路）７にパラレルで入力され（２１
Ａ）、制御コードをデコードすることにより、各レジス
タを選択するための制御信号（ＩＣＥレジスタ制御信
号）８を生成する。
Ｅレジスタ制御部５が選択された場合には、ＩＣＥレジ
スタ２の制御コードがシリアルデータとしてＴＤＩ３よ
り制御コード格納レジスタ６へ入力され、ＪＴＡＧの状
態遷移（Ｕｐｄａｔｅ−ＤＲステート）によって制御回
路（制御信号生成回路）７にパラレルで入力され（２１
Ａ）、制御コードをデコードすることにより、各レジス
タを選択するための制御信号（ＩＣＥレジスタ制御信
号）８を生成する。
【００３４】このように、ＩＣＥレジスタ制御信号８を
ＴＡＰＣ１４から出力されるＩＲコード２０で生成する
従来の方法（図４参照）ではなく、専用のＩＣＥレジス
タ制御部５を設けることによって、制御コードの数と同
じだけのＩＣＥレジスタ２を選択することができるよう
になる。図７に制御コードが３ビットの場合のＩＣＥ制
御命令の割り当て例を示す。
ＴＡＰＣ１４から出力されるＩＲコード２０で生成する
従来の方法（図４参照）ではなく、専用のＩＣＥレジス
タ制御部５を設けることによって、制御コードの数と同
じだけのＩＣＥレジスタ２を選択することができるよう
になる。図７に制御コードが３ビットの場合のＩＣＥ制
御命令の割り当て例を示す。
【００３５】一方、ＴＡＰＣ１４でＢＳＲ１３が選択さ
れた場合には、ＩＣＥレジスタ２とＢＳＲ１３との間で
データの入出力が行われる。
れた場合には、ＩＣＥレジスタ２とＢＳＲ１３との間で
データの入出力が行われる。
【００３６】すなわち、ＩＣＥレジスタ制御部５で選択
されたＩＣＥレジスタ２が入力レジスタ１１の場合（８
Ａ）には、ＢＳＲ１３に入力されたシリアルデータがパ
ラレルデータ（ＩＣＥ用入力レジスタデータ１３Ａ）と
して、ＩＣＥ用入力レジスタ１１に格納される。逆に、
出力レジスタが選択された場合（８Ｂ）には、ＩＣＥ用
出力レジスタ１２からパラレルデータ（ＩＣＥ用出力レ
ジスタデータ１３Ｂ）がＢＳＲ１３に格納され、その後
シリアルデータとして、ＴＤＯ１８から出力される（２
３）。
されたＩＣＥレジスタ２が入力レジスタ１１の場合（８
Ａ）には、ＢＳＲ１３に入力されたシリアルデータがパ
ラレルデータ（ＩＣＥ用入力レジスタデータ１３Ａ）と
して、ＩＣＥ用入力レジスタ１１に格納される。逆に、
出力レジスタが選択された場合（８Ｂ）には、ＩＣＥ用
出力レジスタ１２からパラレルデータ（ＩＣＥ用出力レ
ジスタデータ１３Ｂ）がＢＳＲ１３に格納され、その後
シリアルデータとして、ＴＤＯ１８から出力される（２
３）。
【００３７】（付記１）シリアル入力端子部（ＴＤＩ）
及びシリアル出力端子部（ＴＤＯ）と、ジョイントテス
トアクショングループ（ＪＴＡＧ）インタフェースを制
御するためのテストアクセスポート制御部（ＴＡＰＣ）
と、シリアル入力されたデータをパラレル変換するか、
パラレル入力されたデータをシリアル変換することがで
きる境界走査レジスタ部（ＢＳＲ）と、インサーキット
エミュレータのターゲットであるコアロジックと接続す
るインサーキットエミュレータ用レジスタ部と、前記テ
ストアクセスポート制御部からの命令コードをデコード
することにより、前記シリアル入力端子部から入力され
るシリアルデータを、インサーキットエミュレータ用レ
ジスタ制御部へ接続するか、前記境界走査レジスタ部へ
接続するかを選択するシリアルデータ制御信号を生成す
る生成回路部と、入力した前記シリアルデータをデコー
ドすることにより、インサーキットエミュレータ用レジ
スタ制御信号を生成し、前記インサ−キットエミュレー
タ用レジスタを制御する前記インサーキットエミュレー
タ用レジスタ制御部とを備えることを特徴としたインサ
ーキットエミュレータ用レジスタ制御装置。（請求項
１） （付記２）通信方式に前記ジョイントテストアクション
グループインタフェースを用い、少なくとも動作設定用
データが設定可能で、かつ少なくとも入出力データを格
納するためのレジスタを有するインサーキットエミュレ
ータシステムの動作方法であって、バウンダリスキャン
機能を組み込んだ前記ジョイントテストアクショングル
ープインタフェースを制御するテストアクセスポート制
御部の命令セットのうちの、ユーザが任意に定義できる
プライベート命令セットに、インサーキットエミュレー
タ用レジスタ制御部選択命令を割り当てることを特徴と
するインサーキットエミュレータ用レジスタ制御方法。
（請求項２） （付記３）前記プライベート命令セットへの前記割り当
てを、前記インサーキットエミュレータ用レジスタ制御
部選択命令と前記インサーキットエミュレータ用レジス
タへのデータ入出力命令との、少なくとも２命令によっ
ておこなうことを特徴とする付記２記載のインサーキッ
トエミュレータ用レジスタ制御方法。 （付記４）前記テストアクセスポート制御部の状態制御
のＣａｐｔｕｒｅ−ＩＲステートで選択したインサーキ
ットエミュレータ用レジスタ制御部に、前記テストアク
セスポート制御部の状態制御の第１のＣａｐｔｕｒｅ−
ＤＲステートでインサーキットエミュレータ用レジスタ
制御コードを入力し、前記インサーキットエミュレータ
用レジスタ制御コードより生成した前記インサーキット
エミュレータ用レジスタ制御信号によって選択した前記
インサーキットエミュレータ用レジスタに対して、第２
のＣａｐｔｕｒｅ−ＤＲステートで前記選択したインサ
ーキットエミュレータ用レジスタに、前記動作設定用デ
ータを入力することを特徴とする付記２記載のインサー
キットエミュレータ用レジスタ制御方法。 （付記５）制御コード格納レジスタへ、前記インサーキ
ットエミュレータ用レジスタ制御コードを格納し、イン
サーキットエミュレータ用レジスタ制御部の生成回路に
て、前記インサーキットエミュレータ用レジスタ制御信
号を生成することを特徴とする付記４記載のインサーキ
ットエミュレータ用レジスタ制御方法。 （付記６）前記制御コード格納レジスタ内に格納され
る、命令を割り当てるための前記インサーキットエミュ
レータ用レジスタ制御コードのｂｉｔ数を変更すること
で、制御する前記インサーキットエミュレータ用レジス
タの数を任意に変更することを特徴とする付記５記載の
インサーキットエミュレータ用レジスタ制御方法。
及びシリアル出力端子部（ＴＤＯ）と、ジョイントテス
トアクショングループ（ＪＴＡＧ）インタフェースを制
御するためのテストアクセスポート制御部（ＴＡＰＣ）
と、シリアル入力されたデータをパラレル変換するか、
パラレル入力されたデータをシリアル変換することがで
きる境界走査レジスタ部（ＢＳＲ）と、インサーキット
エミュレータのターゲットであるコアロジックと接続す
るインサーキットエミュレータ用レジスタ部と、前記テ
ストアクセスポート制御部からの命令コードをデコード
することにより、前記シリアル入力端子部から入力され
るシリアルデータを、インサーキットエミュレータ用レ
ジスタ制御部へ接続するか、前記境界走査レジスタ部へ
接続するかを選択するシリアルデータ制御信号を生成す
る生成回路部と、入力した前記シリアルデータをデコー
ドすることにより、インサーキットエミュレータ用レジ
スタ制御信号を生成し、前記インサ−キットエミュレー
タ用レジスタを制御する前記インサーキットエミュレー
タ用レジスタ制御部とを備えることを特徴としたインサ
ーキットエミュレータ用レジスタ制御装置。（請求項
１） （付記２）通信方式に前記ジョイントテストアクション
グループインタフェースを用い、少なくとも動作設定用
データが設定可能で、かつ少なくとも入出力データを格
納するためのレジスタを有するインサーキットエミュレ
ータシステムの動作方法であって、バウンダリスキャン
機能を組み込んだ前記ジョイントテストアクショングル
ープインタフェースを制御するテストアクセスポート制
御部の命令セットのうちの、ユーザが任意に定義できる
プライベート命令セットに、インサーキットエミュレー
タ用レジスタ制御部選択命令を割り当てることを特徴と
するインサーキットエミュレータ用レジスタ制御方法。
（請求項２） （付記３）前記プライベート命令セットへの前記割り当
てを、前記インサーキットエミュレータ用レジスタ制御
部選択命令と前記インサーキットエミュレータ用レジス
タへのデータ入出力命令との、少なくとも２命令によっ
ておこなうことを特徴とする付記２記載のインサーキッ
トエミュレータ用レジスタ制御方法。 （付記４）前記テストアクセスポート制御部の状態制御
のＣａｐｔｕｒｅ−ＩＲステートで選択したインサーキ
ットエミュレータ用レジスタ制御部に、前記テストアク
セスポート制御部の状態制御の第１のＣａｐｔｕｒｅ−
ＤＲステートでインサーキットエミュレータ用レジスタ
制御コードを入力し、前記インサーキットエミュレータ
用レジスタ制御コードより生成した前記インサーキット
エミュレータ用レジスタ制御信号によって選択した前記
インサーキットエミュレータ用レジスタに対して、第２
のＣａｐｔｕｒｅ−ＤＲステートで前記選択したインサ
ーキットエミュレータ用レジスタに、前記動作設定用デ
ータを入力することを特徴とする付記２記載のインサー
キットエミュレータ用レジスタ制御方法。 （付記５）制御コード格納レジスタへ、前記インサーキ
ットエミュレータ用レジスタ制御コードを格納し、イン
サーキットエミュレータ用レジスタ制御部の生成回路に
て、前記インサーキットエミュレータ用レジスタ制御信
号を生成することを特徴とする付記４記載のインサーキ
ットエミュレータ用レジスタ制御方法。 （付記６）前記制御コード格納レジスタ内に格納され
る、命令を割り当てるための前記インサーキットエミュ
レータ用レジスタ制御コードのｂｉｔ数を変更すること
で、制御する前記インサーキットエミュレータ用レジス
タの数を任意に変更することを特徴とする付記５記載の
インサーキットエミュレータ用レジスタ制御方法。
【００３８】
【発明の効果】本発明により、ＩＣＥ用入出力レジスタ
を制御するための制御回路を別途設けることにより、Ｂ
ｏｕｎｄａｒｙ−Ｓｃａｎ−Ｔｅｓｔを行うために搭載
されたＴＡＰＣをＩＣＥ用に流用する際に生じるＩＣＥ
用命令のプライベート命令数不足を解消することがで
き、制御回路のデコーダのｂｉｔ数を変更することによ
り、ＩＣＥ用レジスタの増減に柔軟に対応できる。
を制御するための制御回路を別途設けることにより、Ｂ
ｏｕｎｄａｒｙ−Ｓｃａｎ−Ｔｅｓｔを行うために搭載
されたＴＡＰＣをＩＣＥ用に流用する際に生じるＩＣＥ
用命令のプライベート命令数不足を解消することがで
き、制御回路のデコーダのｂｉｔ数を変更することによ
り、ＩＣＥ用レジスタの増減に柔軟に対応できる。
【図面の簡単な説明】
【図１】原理を説明する基本構成図
【図２】ＩＣＥレジスタ制御部の基本構成図
【図３】実施例の構成図
【図４】従来の技術の構成図
【図５】５ｂｉｔＴＡＰＣの場合のＩＣＥ用命令割り当
て例
て例
【図６】制御コードが２ビットのＩＣＥレジスタ制御命
令割り当て例
令割り当て例
【図７】制御コードが３ビットのＩＣＥレジスタ制御命
令割り当て例
令割り当て例
【図８】５ｂｉｔＴＡＰＣの場合のプライベート命令へ
のＩＣＥレジスタ制御命令割り当て例（従来例）
のＩＣＥレジスタ制御命令割り当て例（従来例）
【図９】ＪＴＡＧの信号線と機能
【図１０】ＪＴＡＧデバイスの命令セット
【符号の説明】 １ ＣＯＲＥ ２ ＩＣＥレジスタ ３ シリアルデータ入力（ＴＤＩ） ４ シリアルデータセレクタ ５ ＩＣＥレジスタ制御部 ６ 制御コード格納レジスタ（ＩＣＥ ＲＥＧ制御用レ
ジスタ） ７ 制御信号生成回路 ８ ＩＣＥレジスタ制御信号 ８Ａ ＩＣＥ用入力レジスタ制御信号 ８Ｂ ＩＣＥ用出力レジスタ制御信号 ９ ＩＣＥ用入力レジスタセレクタ １０ ＩＣＥ用出力レジスタセレクタ １１ ＩＣＥ用入力レジスタ １１Ａ ＩＣＥ用入力レジスタＡ １１Ｂ ＩＣＥ用入力レジスタＢ １１Ｃ ＩＣＥ用入力レジスタＣ １２ ＩＣＥ用出力レジスタ １２Ａ ＩＣＥ用出力レジスタＡ １２Ｂ ＩＣＥ用出力レジスタＢ １２Ｃ ＩＣＥ用出力レジスタＣ １３ ＢＳＲ（Ｂｏｕｎｄａｒｙ Ｓｃａｎ Ｒｅｇｉ
ｓｔｅｒ） １３Ａ ＩＣＥ用入力レジスタデータ １３Ｂ ＩＣＥ用出力レジスタデータ １４ ＴＡＰＣ（Ｔｅｓｔ Ａｃｃｅｓｓ Ｐｏｒｔ
Ｃｏｎｔｒｏｌｌｅｒ） １５ ＴＡＰＣ内ＩＲコード格納レジスタ １６ シリアルデータセレクタ制御信号生成回路 １７ シリアルデータセレクタ制御信号 １８ シリアルデータ出力 １９ ＩＲコード（シリアル） ２０ ＩＲコード（パラレル） ２１ ＩＣＥレジスタの制御コード（シリアル） ２１Ａ ＩＣＥレジスタの制御コード（パラレル） ２２ ＢＳＲへのシリアルデータ ２３ ＴＤＯへのシリアルデータ
ジスタ） ７ 制御信号生成回路 ８ ＩＣＥレジスタ制御信号 ８Ａ ＩＣＥ用入力レジスタ制御信号 ８Ｂ ＩＣＥ用出力レジスタ制御信号 ９ ＩＣＥ用入力レジスタセレクタ １０ ＩＣＥ用出力レジスタセレクタ １１ ＩＣＥ用入力レジスタ １１Ａ ＩＣＥ用入力レジスタＡ １１Ｂ ＩＣＥ用入力レジスタＢ １１Ｃ ＩＣＥ用入力レジスタＣ １２ ＩＣＥ用出力レジスタ １２Ａ ＩＣＥ用出力レジスタＡ １２Ｂ ＩＣＥ用出力レジスタＢ １２Ｃ ＩＣＥ用出力レジスタＣ １３ ＢＳＲ（Ｂｏｕｎｄａｒｙ Ｓｃａｎ Ｒｅｇｉ
ｓｔｅｒ） １３Ａ ＩＣＥ用入力レジスタデータ １３Ｂ ＩＣＥ用出力レジスタデータ １４ ＴＡＰＣ（Ｔｅｓｔ Ａｃｃｅｓｓ Ｐｏｒｔ
Ｃｏｎｔｒｏｌｌｅｒ） １５ ＴＡＰＣ内ＩＲコード格納レジスタ １６ シリアルデータセレクタ制御信号生成回路 １７ シリアルデータセレクタ制御信号 １８ シリアルデータ出力 １９ ＩＲコード（シリアル） ２０ ＩＲコード（パラレル） ２１ ＩＣＥレジスタの制御コード（シリアル） ２１Ａ ＩＣＥレジスタの制御コード（パラレル） ２２ ＢＳＲへのシリアルデータ ２３ ＴＤＯへのシリアルデータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石原 輝雄 神奈川県川崎市高津区坂戸３丁目２番１号 富士通エルエスアイテクノロジ株式会社 内 Ｆターム(参考） 2G132 AA03 AA08 AB01 AC09 AC15 5B048 AA11 BB02 CC18 5B062 AA02 CC01 CC06 EE10 JJ05 JJ08
Claims (5)
- 【請求項１】シリアル入力端子部（以下、ＴＤＩ）及び
シリアル出力端子部（以下、ＴＤＯ）と、ＪＴＡＧイン
タフェースをコントロールするためのＴＡＰＣ（Ｔｅｓ
ｔ Ａｃｃｅｓｓ Ｐｏｒｔ Ｃｏｎｔｒｏｌｌｅｒ）
部と、シリアル入力されたデータをパラレル変換する
か、パラレル入力されたデータをシリアル変換すること
ができるＢＳＲ（Ｂｏｕｎｄａｒｙ Ｓｃａｎ Ｒｅｇ
ｉｓｔｅｒ）部と、ＩＣＥ（インサーキットエミュレー
タ）のターゲットであるコアロジックと接続するＩＣＥ
レジスタ部と、前記ＴＡＰＣ部からの命令コードをデコ
ードすることにより、前記ＴＤＩから入力されるシリア
ルデータを、ＩＣＥレジスタ制御部へ接続するか、前記
ＢＳＲへ接続するかを選択するシリアルデータ制御信号
を生成するＩＲＤＥＣ部と、入力した前記シリアルデー
タをデコードすることにより、ＩＣＥレジスタ制御信号
を生成し、前記ＩＣＥレジスタを制御する前記ＩＣＥレ
ジスタ制御部とを備えることを特徴としたＩＣＥレジス
タ制御装置。 - 【請求項２】通信方式にＪＴＡＧインタフェースを用
い、少なくとも動作設定用データが設定可能で、かつ少
なくとも入出力データを格納するためのレジスタ（以
下、ＩＣＥレジスタ）を有するＩＣＥ（インサーキット
エミュレータ）システムにおいて、バウンダリスキャン
機能を組み込んだ前記ＪＴＡＧインタフェースを制御す
るＴＡＰＣ（Ｔｅｓｔ Ａｃｃｅｓｓ Ｐｏｒｔ Ｃｏ
ｎｔｒｏｌｌｅｒ）の命令セットのうちの、ユーザが任
意に定義できるプライベート命令セットに、ＩＣＥレジ
スタ制御部選択命令を割り当てることを特徴とするＩＣ
Ｅレジスタ制御方式。 - 【請求項３】前記プライベート命令セットへの前記割り
当てを、前記ＩＣＥのレジスタ制御部選択命令と前記Ｉ
ＣＥレジスタへのデータ入出力命令との、少なくとも２
命令によっておこなうことを特徴とする請求項２記載の
ＩＣＥレジスタ制御方式。 - 【請求項４】前記ＴＡＰＣの状態制御のＣａｐｔｕｒｅ
−ＩＲステートで選択したＩＣＥレジスタ制御部に、前
記ＴＡＰＣの状態制御の第１のＣａｐｔｕｒｅ−ＤＲス
テートでＩＣＥレジスタ制御コードを入力し、前記ＩＣ
Ｅレジスタ制御コードより生成したＩＣＥレジスタ制御
信号によって選択した前記ＩＣＥレジスタに対して、第
２のＣａｐｔｕｒｅ−ＤＲステートで前記選択したＩＣ
Ｅレジスタに、前記動作設定用データを入力することを
特徴とする請求項２記載のＩＣＥレジスタ制御方式。 - 【請求項５】前記ＩＣＥレジスタ制御コードを格納する
ための制御コード格納レジスタと、前記ＩＣＥレジスタ
制御信号を生成するための制御信号生成回路から構成さ
れるＩＣＥレジスタ制御部とを有することを特徴とする
請求項４記載のＩＣＥレジスタ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001133674A JP2002328152A (ja) | 2001-04-27 | 2001-04-27 | インサーキットエミュレータ用レジスタ制御装置及び方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001133674A JP2002328152A (ja) | 2001-04-27 | 2001-04-27 | インサーキットエミュレータ用レジスタ制御装置及び方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002328152A true JP2002328152A (ja) | 2002-11-15 |
Family
ID=18981488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001133674A Withdrawn JP2002328152A (ja) | 2001-04-27 | 2001-04-27 | インサーキットエミュレータ用レジスタ制御装置及び方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002328152A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008310792A (ja) * | 2007-05-11 | 2008-12-25 | Nec Electronics Corp | テスト回路 |
-
2001
- 2001-04-27 JP JP2001133674A patent/JP2002328152A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008310792A (ja) * | 2007-05-11 | 2008-12-25 | Nec Electronics Corp | テスト回路 |
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