JP2002305448A - Sample and hold circuit and ad converter utilizing the same - Google Patents
Sample and hold circuit and ad converter utilizing the sameInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、サンプルホールド
回路とサンプルホールド回路を用いたＡＤ変換器に関す
る。The present invention relates to a sample and hold circuit and an AD converter using the sample and hold circuit.
【０００２】[0002]
【従来の技術】従来のサンプルホールド回路は、図６
（ａ）、（ｂ）に示すように、同時に論理値が“１”と
はならず、オーバーラップしない第１、第２のクロック
で駆動制御されて、サンプルモードとホールドモードと
での動作を行うもので、図５に示すような構成を有して
いる。このサンプルホールド回路２５Ａは、差動形のオ
ペアンプ１０の反転入力端子と出力端子ｔｏ１間に、フ
ィードバックコンデンサＣ２とスイッチＳＷ３とが、互
いに並列に接続され、オペアンプ１０の非反転入力端子
と出力端子ｔｏ２間に、フィードバックコンデンサＣ４
とスイッチＳＷ６とが、互いに並列に接続されている。
また、入力端子ｔｉ１とオペアンプ１０の反転入力端子
間に、スイッチＳＷ１とサンプルコンデンサＣ１が直列
に接続され、入力端子ｔｉ２とオペアンプ１０の非反転
入力端子間に、スイッチＳＷ５とサンプルコンデンサＣ
３が直列に接続され、スイッチＳＷ１とホールドコンデ
ンサＣ１との接続点と、入力端子ｔ３間にスイッチＳＷ
４が、スイッチＳＷ５とホールドコンデンサＣ３との接
続点と、入力端子ｔ３間にスイッチＳＷ２が、それぞれ
接続されている。2. Description of the Related Art FIG.
As shown in (a) and (b), the logical value does not become “1” at the same time, and the driving is controlled by the first and second clocks which do not overlap, and the operation in the sample mode and the hold mode is performed. It has a configuration as shown in FIG. In this sample and hold circuit 25A, a feedback capacitor C2 and a switch SW3 are connected in parallel between an inverting input terminal and an output terminal to1 of a differential operational amplifier 10, and a non-inverting input terminal and an output terminal to2 of the operational amplifier 10 are connected. In between, feedback capacitor C4
And the switch SW6 are connected in parallel with each other.
A switch SW1 and a sample capacitor C1 are connected in series between the input terminal ti1 and the inverting input terminal of the operational amplifier 10, and a switch SW5 and the sample capacitor C1 are connected between the input terminal ti2 and the non-inverting input terminal of the operational amplifier 10.
3 is connected in series, and the switch SW is connected between the connection point between the switch SW1 and the hold capacitor C1 and the input terminal t3.
4, a switch SW2 is connected between a connection point between the switch SW5 and the hold capacitor C3 and the input terminal t3.
【０００３】サンプルモードでは、スイッチＳＷ３、Ｓ
Ｗ６がＯＮされることによって、オペアンプ１０の入力
端子と出力端子間が短絡され、オペアンプ１０は最大利
得の動作点の参照電圧Ｖａｇにバイアスされ、入力電圧
Ｖｉｐ、Ｖｉｎは、サンプルコンデンサＣ１、或いはサ
ンプルコンデンサＣ３に、電圧Ｖａｇに対して入力され
てチャージされる。ここで、サンプルコンデンサＣ１と
フィードバックコンデンサＣ２にチャージされる電荷に
着目すると次式が得られる。In the sample mode, switches SW3, S
When W6 is turned on, the input terminal and the output terminal of the operational amplifier 10 are short-circuited, the operational amplifier 10 is biased to the reference voltage Vag at the operating point of the maximum gain, and the input voltages Vip and Vin are supplied to the sample capacitor C1 or the sample capacitor C1. The capacitor C3 is input and charged with respect to the voltage Vag. Here, focusing on the charges charged in the sample capacitor C1 and the feedback capacitor C2, the following equation is obtained.
【０００４】 ＱＣ１＝Ｃ１（Ｖｉｐ−Ｖａｇ） ・・ （１） ＱＣ２＝０ ・・ （２）QC1 = C1 (Vip−Vag) (1) QC2 = 0 (2)
【０００５】一方、ホールドモードでは、スイッチＳＷ
３、ＳＷ６はＯＦＦとされ、オペアンプ１０は容量帰還
形のアンプとなり、その後にスイッチＳＷ１がＯＦＦ、
スイッチＳＷ４がＯＮとなる。この時Ｖｉｐ−Ｖａｇの
電圧変分△Ｖがオペアンプ１０の入力端子に生じ、この
変分△Ｖに従ってオペアンプ１０から電流が出力され、
この電流はオペアンプ１０の入力端子の電圧変分△Ｖが
０になるまで出力される。この場合、サンプルコンデン
サＣ１とフィードバックコンデンサＣ２に、それぞれチ
ャージされる電荷は次式で表される。On the other hand, in the hold mode, the switch SW
3, SW6 is turned off, the operational amplifier 10 becomes a capacitance feedback type amplifier, and then the switch SW1 is turned off,
The switch SW4 turns ON. At this time, a voltage variation ΔV of Vip-Vag is generated at the input terminal of the operational amplifier 10, and a current is output from the operational amplifier 10 according to the variation ΔV.
This current is output until the voltage variation ΔV at the input terminal of the operational amplifier 10 becomes zero. In this case, the charges respectively charged in the sample capacitor C1 and the feedback capacitor C2 are represented by the following equations.
【０００６】 ＱＣ１＝０ ・・ （３） ＱＣ２＝Ｃ２（Ｖｏｎ−Ｖａｇ） ・・ （４）QC1 = 0 (3) QC2 = C2 (Von-Vag) (4)
【０００７】サンプルモードとホールドモードとで全電
荷量は一定なので、（５）式が得られ（５）式から出力
電圧Ｖｏｎが（６）に示すように求められる。Since the total amount of charge is constant in the sample mode and the hold mode, equation (5) is obtained, and the output voltage Von is obtained from equation (5) as shown in equation (6).
【０００８】 Ｃ１（Ｖｉｐ−Ｖａｇ）＝Ｃ２（Ｖｏｎ−Ｖａｇ） ・・ （５） Ｖｏｎ＝（Ｃ１／Ｃ２）（Ｖｉｐ−Ｖａｇ）＋Ｖａｇ ・・ （６）C1 (Vip-Vag) = C2 (Von-Vag) (5) Von = (C1 / C2) (Vip-Vag) + Vag (6)
【０００９】（６）式から明らかなように、この種のサ
ンプルホールド回路２５Ａでは、参照電圧Ｖａｇを基準
にして、入力電圧がＣ１／Ｃ２倍されて出力され、Ｃ１
／Ｃ２＝１に選択すると、ゲイン１倍のリセット型サン
プルホールド回路が得られる。As is apparent from equation (6), in this type of sample-and-hold circuit 25A, the input voltage is output by multiplying the input voltage by C1 / C2 with reference to the reference voltage Vag, and C1 is output.
When / C2 = 1 is selected, a reset type sample-and-hold circuit with a gain of 1 is obtained.
【００１０】[0010]
【発明が解決しようとする課題】前述の従来のサンプル
ホールド回路２５Ａでは、サンプルモードからホールド
モードへの切換時に、サンプルコンデンサＣ１への入力
電圧が入力電圧Ｖｉｐから参照電圧Ｖａｇに切り換えら
れるので、オペアンプ１０の反転入力端子にＶｉｐ−Ｖ
ａｇの電圧変化が発生し、オペアンプ１０からはこの電
圧変化に対応する電流が出力され、フィードバックコン
デンサＣ２の電荷に変化を与える。一般にこの種のサン
プルホールド回路では、サンプリング電圧が入力電圧に
到達するまでの遅延時間を示すアクイジョンタイムより
も、オペアンプの応答特性によってその性能が決まるセ
トリング特性が性能上では重要である。この場合、オペ
アンプの相互コンダクタンスｇｍが重要であり、ｇｍが
大きいほどオペアンプの入力端子に生じる電圧変化が、
オペアンプの出力電流に大きく変換され、セトリング時
間が短縮され迅速なセトリング動作が行われる。In the above-mentioned conventional sample and hold circuit 25A, the input voltage to the sample capacitor C1 is switched from the input voltage Vip to the reference voltage Vag when switching from the sample mode to the hold mode. Vip-V is connected to the inverting input terminal 10
A voltage change of ag occurs, and a current corresponding to this voltage change is output from the operational amplifier 10 to change the charge of the feedback capacitor C2. In general, in this type of sample-and-hold circuit, the settling characteristic determined by the response characteristic of the operational amplifier is more important than the acquisition time indicating the delay time until the sampling voltage reaches the input voltage. In this case, the transconductance gm of the operational amplifier is important, and the voltage change occurring at the input terminal of the operational amplifier increases as gm increases.
The output current is largely converted into the output current of the operational amplifier, and the settling time is shortened, whereby a quick settling operation is performed.
【００１１】しかし、ＭＯＳ・ＦＥＴの場合には、バイ
ポーラトランジスタのように、バイアス電流当たりのｇ
ｍの値が大きくないために、ｇｍを大きくするには高電
流の大型サイズのものが要求され、ＭＯＳ・ＦＥＴを大
型化すると、トランジスタ自体の寄生容量が増大し、ノ
ンドミナントポールとなってアンプの周波数特性上悪影
響を及ぼす。このように、ｇｍが大きいとアンプの動作
帯域は拡大するが、帰還アンプとして使用する場合に、
前述したようなコンデンサ切換式のサンプルホールド回
路では、サンブルモードとホールドモードで帰還率が変
化するために、ノンドミナントポールが原因で、動作が
不安定になるおそれがあり安定な回路の設計が困難にな
る。このように、従来のサンプルホールド回路２５Ａで
は、オペアンプにＭＯＳ・ＦＥＴを使用する場合に、安
定した動作を行うオペアンプを得るためには、ｇｍを大
きく設定することができず、ｐチャネル形ＭＯＳとｎチ
ャネル形ＭＯＳを用いたＣ−ＭＯＳ（Ｃｏｍｐｌｅｍｅ
ｎｔａｒｙ ｔｒａｎｓｉｓｔｏｒ）回路を利用した場
合に期待される高速動作が抑制されることになる。However, in the case of a MOS-FET, g per bias current is different from that of a bipolar transistor.
Since the value of m is not large, a large current and large size is required to increase gm. When the size of the MOSFET is increased, the parasitic capacitance of the transistor itself increases, and the amplifier becomes a non-dominant pole. Adversely affect the frequency characteristics of Thus, when gm is large, the operating band of the amplifier is expanded, but when used as a feedback amplifier,
In the sample-and-hold circuit of the capacitor switching type described above, the feedback ratio changes between the sample mode and the hold mode, and the operation may become unstable due to the non-dominant pole, making it difficult to design a stable circuit. become. As described above, in the conventional sample and hold circuit 25A, when using a MOS-FET as an operational amplifier, gm cannot be set large in order to obtain an operational amplifier that performs stable operation. C-MOS (Complete) using n-channel MOS
Thus, high-speed operation expected when a nary transistor (transistor) circuit is used is suppressed.
【００１２】本発明は、前述したような従来のサンプル
ホールド回路の動作の現状に鑑みてなされたものであ
り、その第１の目的は、常にサンプルホールド動作を安
定且つ高速に行うことが可能なサンプルホールド回路を
提供することにある。また、本発明の第２の目的は、常
に高精度のＡＤ変換を安定且つ高速に行うことが可能な
ＡＤ変換器を提供することにある。The present invention has been made in view of the current state of operation of the conventional sample and hold circuit as described above, and the first object of the present invention is to enable the sample and hold operation to be always performed stably and at high speed. It is to provide a sample and hold circuit. A second object of the present invention is to provide an AD converter that can always perform high-precision AD conversion stably and at high speed.
【００１３】[0013]
【課題を解決するための手段】前記第１の目的を達成す
るために、請求項１記載の発明は、オペアンプの入力端
子にサンプルコンデンサが接続され、前記オペアンプの
入力端子と出力端子間に、フィードバックコンデンサと
切換スイッチとが互いに並列に接続され、サンプルモー
ドでは、前記切換スイッチのＯＮによって、前記入力端
子と前記出力端子間が短絡された状態で、前記サンプル
コンデンサに参照電圧に基づいた入力信号に対応する電
荷が蓄積され、ホールドモードでは、前記切換スイッチ
のＯＦＦによって、前記入力信号が、前記サンプルコン
デンサと前記フィードバックコンデンサの容量比に応じ
て増幅されて前記出力信号として出力されるサンプルホ
ールド回路において、前記サンプルモードから前記ホー
ルドモードへの切換時において、前記オペアンプの入力
端子に発生する信号レベルの変化を検出し、該変化に対
応する電流を前記フィードバックコンデンサに供給する
電圧制御電流供給手段を有することを特徴とするもので
ある。According to a first aspect of the present invention, a sample capacitor is connected to an input terminal of an operational amplifier, and a sample capacitor is connected between an input terminal and an output terminal of the operational amplifier. A feedback capacitor and a changeover switch are connected in parallel with each other, and in a sample mode, an input signal based on a reference voltage is supplied to the sample capacitor in a state where the input terminal and the output terminal are short-circuited by turning on the changeover switch. In the hold mode, the input signal is amplified in accordance with the capacitance ratio between the sample capacitor and the feedback capacitor and output as the output signal in the hold mode. Switch from the sample mode to the hold mode During the detecting a change in signal level occurring at the input terminal of the operational amplifier, is characterized in that it has a voltage controlled current supply means for supplying to said feedback capacitor a current corresponding to said change.
【００１４】このような手段によると、電圧制御電流供
給手段によって、サンプルモードからホールドモードへ
の切換時において、オペアンプの入力端子に発生する信
号レベルの変化が検出され、得られる変化に対応する電
流が、オペアンプの出力電流とは別にフィードバックコ
ンデンサに供給され、ｇｍの小さいオペアンプを使用し
た場合でも、セトリング時間を短縮して、迅速安定に高
精度のサンプルホールド動作が行われる。According to such means, the change in the signal level generated at the input terminal of the operational amplifier is detected by the voltage control current supply means when switching from the sample mode to the hold mode, and the current corresponding to the obtained change is detected. However, the signal is supplied to a feedback capacitor separately from the output current of the operational amplifier. Even when an operational amplifier having a small gm is used, the settling time is reduced, and a high-precision sample-and-hold operation is performed quickly and stably.
【００１５】同様に前記第１の目的を達成するために、
請求項２記載の発明は、請求項１記載のサンプルホール
ド回路において、前記電圧制御電流供給手段の初段に
は、利得がほぼ２倍の差動増幅器がプリアンプとして設
けられていることを特徴とするものである。Similarly, in order to achieve the first object,
According to a second aspect of the present invention, in the sample and hold circuit according to the first aspect, a differential amplifier having a gain of about twice is provided as a preamplifier at an initial stage of the voltage control current supply means. Things.
【００１６】このような手段によると、電圧制御電流供
給手段の初段にプリアンプとして設けられた利得がほぼ
２倍の差動増幅器による増幅によって、請求項１記載の
発明で得られる効果がより高められる。According to such a means, the effect obtained by the invention according to claim 1 is further enhanced by amplification by a differential amplifier having a gain almost doubled and provided as a preamplifier at the first stage of the voltage control current supply means. .
【００１７】前記第２の目的を達成するために、請求項
３記載の発明は、アナログ信号をサンプルホールドする
前段サンプルホールド回路と、前段から入力される第１
のアナログ信号をデジタルコードに変換するＡＤ変換
器、前記デジタルコードをＤＡ変換するＤＡ変換器、及
び前記第１のアナログ信号と前記ＤＡ変換器の出力信号
に基づき設定される第２のアナログ信号との差信号を、
所定の増幅度てサンプルホールドするサンプルホールド
回路からなる単位ＡＤ変換ブロックが、複数段従属接続
されたＡＤ変換ユニットとを備えたＡＤ変換器におい
て、前記前段サンプルホールド回路と前記単位ＡＤ変換
プロックのサンプルホールド回路とが、以下のように構
成されている。即ちこの場合は、オペアンプの入力端子
にサンプルコンデンサが接続され、前記オペアンプの入
力端子と出力端子間に、フィードバックコンデンサと切
換スイッチとが互いに並列に接続され、サンプルモード
では、前記切換スイッチのＯＮによって、前記入力端子
と前記出力端子間が短絡された状態で、前記サンプルコ
ンデンサに参照電圧に基づいた入力信号に対応する電荷
が蓄積され、ホールドモードでは、前記切換スイッチの
ＯＦＦによって、前記入力信号が、前記サンプルコンデ
ンサと前記ホールドコンデンサの容量比に応じて増幅さ
れて前記出力信号として出力されるサンプルホールド回
路に対して、前記サンプルモードから前記ホールドモー
ドへの切換時において、前記オペアンプの入力端子に発
生する信号レベルの変化を検出し、該変化に対応する電
流をフィードバックコンデンサに供給する電圧制御電流
供給手段が設けられ、該電圧制御電流供給手段を備えた
サンプルホールド回路が、前段サンプルホールド回路と
単位ＡＤ変換プロックのサンプルホールド回路とに用い
られている。According to a third aspect of the present invention, there is provided a sample-and-hold circuit for sampling and holding an analog signal, and a first sample-and-hold circuit input from the previous stage.
A / D converter for converting an analog signal into a digital code, a D / A converter for converting the digital code from D / A, and a second analog signal set based on the first analog signal and the output signal of the D / A converter The difference signal of
A unit A / D conversion block comprising a sample / hold circuit for sampling and holding at a predetermined amplification degree is provided with an A / D conversion unit connected in a plurality of stages in an A / D converter. The hold circuit is configured as follows. That is, in this case, a sample capacitor is connected to the input terminal of the operational amplifier, a feedback capacitor and a changeover switch are connected in parallel between the input terminal and the output terminal of the operational amplifier, and in the sample mode, the changeover switch is turned on. In a state where the input terminal and the output terminal are short-circuited, charges corresponding to the input signal based on the reference voltage are accumulated in the sample capacitor. In the hold mode, the input signal is generated by turning off the changeover switch. For a sample-and-hold circuit that is amplified according to the capacitance ratio of the sample capacitor and the hold capacitor and output as the output signal, when switching from the sample mode to the hold mode, the input terminal of the operational amplifier Detects changes in signal level that occur Voltage control current supply means for supplying a current corresponding to the change to the feedback capacitor is provided, and a sample and hold circuit provided with the voltage control current supply means is connected to the sample and hold circuit of the preceding stage and the sample and hold circuit of the unit AD conversion block. Used.
【００１８】このような手段によると、前段サンプルホ
ールド回路と単位ＡＤ変換ブロックのサンプルホールド
回路において、サンプルモードからホールドモードへの
切換時において、ｇｍの小さいオペアンプを使用した場
合でも、セトリング時間を短縮して、迅速安定に高精度
のサンプルホールド動作を行わせることにより、高速で
安定したＡＤ変換動作が行われる。According to such means, the settling time can be reduced in the sample-and-hold circuit of the preceding stage and the sample-and-hold circuit of the unit A / D conversion block even when an operational amplifier having a small gm is used when switching from the sample mode to the hold mode. Then, by performing the sample-hold operation with high accuracy quickly and stably, a high-speed and stable AD conversion operation is performed.
【００１９】同様に前記目的を達成するために、請求項
４記載の発明は、請求項３記載のＡＤ変換器において、
前記所定増幅度は、前記ＡＤ変換器の分解能をａとした
場合に、２（a-1）であることを特徴とするものであ
る。According to another aspect of the present invention, there is provided an AD converter according to the third aspect.
The predetermined amplification degree is 2 (a-1) , where a is the resolution of the AD converter.
【００２０】このような手段によると、ＡＤ変換器の分
解能をａとした場合に、所定増幅度が２（a-1）の状態
で、請求項３記載の発明での効果が実現される。According to such means, when the resolution of the AD converter is a, the effect according to the third aspect of the present invention is realized when the predetermined amplification degree is 2 (a-1) .
【００２１】[0021]
【発明の実施の形態】［第１の実施の形態］サンプルホ
ールド回路に係る本発明の第１の実施の形態を図１を参
照して説明する。図１は本実施の形態の構成を示す回路
図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS [First Embodiment] A first embodiment of the present invention relating to a sample hold circuit will be described with reference to FIG. FIG. 1 is a circuit diagram showing a configuration of the present embodiment.
【００２２】本実施の形態のサンプルホールド回路２５
では、すでに図５を参照して説明した従来のサンプルホ
ールド回路２５Ａに対して、サンプルモードからホール
ドモードへの切換時において、オペアンプ１０の反転入
力端子と非反転入力端子間に発生する電圧の変化量であ
る電圧変分を△Ｖとし、自己の相互コンダクタンスをｇ
ｍ’として、電圧変分△Ｖを検出して、対応する変分補
償電流△Ｉ＝△Ｖ・ｇｍ’を、フィードバックコンデン
サＣ２の出力端子ｔｏ１と の接続点に供給する電圧 制
御電流供給回路１１ａが設けられている。同様にして、
サンプルモードからホールドモードへの切換時におい
て、オペアンプ１０の反転入力端子と非反転入力端子間
に生じる電圧変分△Ｖを検出して、対応する変分補償電
流△Ｉ＝△Ｖ・ｇｍ’を、ホールドコンデンサＣ４の出
力端子ｔｏ２との接続点に供給する電圧制御電流供給回
路１１ｂが設けられている。本実施の形態のその他の部
分の構成は、すでに図５を参照して説明した従来のサン
プルホールド回路２５Ａと同一なので、重複する説明は
行わない。The sample and hold circuit 25 of the present embodiment
In contrast to the conventional sample-and-hold circuit 25A already described with reference to FIG. Let the voltage variation, which is the quantity, be △ V, and let its mutual conductance be g
A voltage control current supply circuit 11a that detects a voltage variation ΔV as m ′ and supplies a corresponding variation compensation current ΔI = ΔV · gm ′ to a connection point between the feedback capacitor C2 and the output terminal to1. Is provided. Similarly,
At the time of switching from the sample mode to the hold mode, the voltage variation ΔV generated between the inverting input terminal and the non-inverting input terminal of the operational amplifier 10 is detected, and the corresponding variation compensation current ΔI = ΔV · gm ′ is obtained. And a voltage control current supply circuit 11b for supplying a connection point to the output terminal to2 of the hold capacitor C4. The configuration of the other parts of the present embodiment is the same as that of the conventional sample and hold circuit 25A already described with reference to FIG. 5, and therefore, will not be described repeatedly.
【００２３】このような構成の本実施の形態の動作を説
明する。本実施の形態では、入力電圧が正値のＶｉｐの
場合について説明すると、サンプルモードからホールド
モードへの切換時には、スイッチＳＷ３はＯＮからＯＦ
Ｆに切り換えられ、その後にスイッチＳＷ１がＯＦＦ、
スイッチＳＷ４がＯＮとなる。この際にＶｉｐ−Ｖａｇ
の電圧変分△Ｖが、オペアンプ１０の入力端子に発生
し、オペアンプ１０からは、入力端子の電圧変分△Ｖが
０になるまで、電圧変分△Ｖに対応する電流が出力され
る。本実施の形態では、この電圧変分△Ｖが検出され、
電圧制御電流供給回路１１ａの相互コンダクタンスをｇ
ｍ’として、得られる電圧変分△Ｖに対応する電流△Ｉ
＝△Ｖ・ｇｍ’が、オペアンプ１０の出力電流とは別に
フィードバックコンデンサに供給され、相互コンダクタ
ンスｇｍの小さいオペアンプを使用した場合でも、セト
リング時間を短縮して迅速安定に高精度のサンプルホー
ルド動作が行なわれる。The operation of this embodiment having such a configuration will be described. In the present embodiment, the case where the input voltage is a positive value Vip will be described. When switching from the sample mode to the hold mode, the switch SW3 is turned from ON to OFF.
F, then switch SW1 is turned off,
The switch SW4 turns ON. At this time, Vip-Vag
Is generated at the input terminal of the operational amplifier 10, and a current corresponding to the voltage variation ΔV is output from the operational amplifier 10 until the voltage variation ΔV at the input terminal becomes zero. In the present embodiment, this voltage variation ΔV is detected,
Let g be the transconductance of the voltage control current supply circuit 11a.
m ′, the current ΔI corresponding to the obtained voltage variation ΔV
= △ V · gm ′ is supplied to the feedback capacitor separately from the output current of the operational amplifier 10, and even when an operational amplifier with a small mutual conductance gm is used, the settling time is shortened, and the highly accurate sample-and-hold operation is performed quickly and stably. Done.
【００２４】このように、本実施の形態では、サンプル
コンデンサＣ１とフィードバックコンデンサ２によるサ
ンプルホールド動作の場合を説明すると、サンプルホー
ルド回路２５におけるサンプルモードからホールドモー
ドへの切換時に、オペアンプ１０の反転入力端子と非反
転入力端子間に発生する電圧変分△Ｖ＝Ｖｉｐ−Ｖａｇ
が、相互コンダクタンスｇｍ’の電圧制御電流供給回路
１１ａによって検出され、電圧変分△Ｖに対応する変分
補償電流△Ｉ＝△Ｖ・ｇｍ’が、電圧制御電流供給回路
１１ａから、オペアンプ１０の出力電流とは別にフィー
ドバックコンデンサＣ２に供給されるので、相互コンダ
クタンスｇｍの小さいオペアンプを使用した場合でも、
セトリング時間が短縮され、安定したサンプリング動作
を高速で行うサンプルホールド回路を提供することが可
能になる。As described above, in the present embodiment, the case of the sample and hold operation using the sample capacitor C1 and the feedback capacitor 2 will be described. When the sample and hold circuit 25 switches from the sample mode to the hold mode, the inverting input of the operational amplifier 10 is set. Variation occurring between the terminal and the non-inverting input terminal ΔV = Vip−Vag
Is detected by the voltage-controlled current supply circuit 11a having a mutual conductance gm ′, and a variation compensation current ΔI = △ V · gm ′ corresponding to the voltage variation ΔV is output from the voltage-controlled current supply circuit 11a to the operational amplifier 10 Since the current is supplied to the feedback capacitor C2 separately from the output current, even when an operational amplifier having a small mutual conductance gm is used,
It is possible to provide a sample-and-hold circuit in which settling time is shortened and stable sampling operation is performed at high speed.
【００２５】［第２の実施の形態］サンプルホールド回
路に係る本発明の第２の実施の形態を図２を参照して説
明する。図２は本実施の形態の電圧制御電流供給回路の
構成を示す回路図である。[Second Embodiment] A second embodiment of the present invention relating to a sample hold circuit will be described with reference to FIG. FIG. 2 is a circuit diagram showing a configuration of the voltage control current supply circuit according to the present embodiment.
【００２６】本実施の形態では、すでに説明した第１の
実施の形態に対して、図２に示すような構成の電圧制御
電流供給回路１１ＣＭが、電圧制御電流供給回路として
使用されている。本実施の形態のその他の部分の構成
は、すでに説明した第１の実施の形態と同一なので、重
複する説明は行わない。In the present embodiment, a voltage control current supply circuit 11CM having a configuration as shown in FIG. 2 is used as the voltage control current supply circuit in the first embodiment described above. The configuration of the other parts of the present embodiment is the same as that of the first embodiment already described, and therefore, will not be described repeatedly.
【００２７】本実施の形態の電圧制御電流供給回路１１
ＣＭは、図２に示すように、プリアンプとしての差動増
幅回路Ａの出力端子にソースフォロワＢが接続され、ソ
ースフォロワＢの出力端子にカスコード形の電圧電流変
換回路Ｃが接続されており、差動増幅回路Ａに入力され
る入力差電圧が０の時には、電圧電流変換回路Ｃから出
力される出力電流が０となるのが望ましいので、全体が
Ｂ級回路構成となっている。電圧制御電流供給回路１１
ＣＭの差動増幅回路Ａは、ゲートが互いに接続されたｎ
チャネルエンハンスメント形のＭＯＳ・ＦＥＴ（以下ｎ
−ＭＯＳ・ＦＥＴと表示する）Ｔｒ１、Ｔｒ２をアクテ
ィブ負荷とするｎ−ＭＯＳ・ＦＥＴＴｒ３、Ｔｒ４で構
成され、ソースフォロワＢには、ｎ−ＭＯＳ・ＦＥＴＴ
ｒ６とｐチャネルエンハンスメント形のＭＯＳ・ＦＥＴ
（以下ｐ−ＭＯＳ・ＦＥＴと表示する）Ｔｒ５とが設け
られ、差動増幅回路Ａのｎ−ＭＯＳ・ＦＥＴＴｒ３、Ｔ
ｒ４のドレインが、ｎ−ＭＯＳ・ＦＥＴＴｒ６のゲート
とｐ−ＭＯＳ・ＦＥＴＴｒ５のゲートにそれぞれ接続さ
れている。The voltage control current supply circuit 11 of the present embodiment
In the CM, as shown in FIG. 2, a source follower B is connected to an output terminal of a differential amplifier circuit A as a preamplifier, and a cascode-type voltage-current conversion circuit C is connected to an output terminal of the source follower B. When the input differential voltage input to the differential amplifier circuit A is 0, it is desirable that the output current output from the voltage-current conversion circuit C be 0, so that the entire circuit has a class B circuit configuration. Voltage control current supply circuit 11
The CM differential amplifier circuit A has n gates connected to each other.
Channel enhancement type MOS-FET (hereinafter referred to as n
N-MOS FETs Tr3 and Tr4 having Tr1 and Tr2 as active loads, and the source follower B has an n-MOS FET T
r6 and p-channel enhancement type MOS-FET
Tr5 (hereinafter referred to as p-MOS-FET) is provided, and n-MOS-FETs Tr3, T of the differential amplifier circuit A are provided.
The drain of r4 is connected to the gate of the n-MOS-FET Tr6 and the gate of the p-MOS-FET Tr5, respectively.
【００２８】また、電圧制御電流供給回路１１ＣＭのカ
スコード形の電圧電流変換回路Ｃには、ゲートが互いに
接続されたｐ−ＭＯＳ・ＦＥＴＴｒ７、ｎ−ＭＯＳ・Ｆ
ＥＴＴｒ８、及びｐ−ＭＯＳ・ＦＥＴＴｒ９、ｎ−ＭＯ
Ｓ・ＦＥＴＴｒ１０がそれぞれ設けられ、ｐ−ＭＯＳ・
ＦＥＴＴｒ７のドレインとｐ−ＭＯＳ・ＦＥＴＴｒ９の
ソースが互いに接続され、ｎ−ＭＯＳ・ＦＥＴＴｒ８の
ソースとｎ−ＭＯＳ・ＦＥＴＴｒ１０のドレインが互い
に接続されている。また、ｐ−ＭＯＳＦＥＴＴｒ９のド
レインが、ｎ−ＭＯＳ・ＦＥＴＴｒ１１のドレインに接
続され、ｎ−ＭＯＳ・ＦＥＴＴｒ１１のソースがｐ−Ｍ
ＯＳ・ＦＥＴＴｒ１２のソースに接続され、ゲートが互
いに接続されたｎ−ＭＯＳ・ＦＥＴＴｒ１３、ｎ−ＭＯ
Ｓ・ＦＥＴＴｒ１４、及びｎ−ＭＯＳ・ＦＥＴＴｒ１
５、ｎ−ＭＯＳ・ＦＥＴＴｒ１６がそれぞれ設けられて
いる。The cascode-type voltage-current conversion circuit C of the voltage-controlled current supply circuit 11CM has a p-MOS-FET Tr7 and an n-MOS-F
ETTr8, p-MOS-FETTr9, n-MO
S-FET Tr10 is provided, respectively, and p-MOS
The drain of the FET Tr7 and the source of the p-MOS-FET Tr9 are connected to each other, and the source of the n-MOS-FET Tr8 and the drain of the n-MOS-FET Tr10 are connected to each other. Further, the drain of the p-MOSFET Tr9 is connected to the drain of the n-MOS-FET Tr11, and the source of the n-MOS-FET Tr11 is p-M
N-MOS-FET Tr13, n-MO connected to the source of the OS-FET Tr12 and having the gates connected to each other
S • FETTr14 and n-MOS • FETTr1
5. An n-MOS-FET Tr16 is provided.
【００２９】さらに、ｐ−ＭＯＳ・ＦＥＴＴｒ１２のド
レインが、ｎ−ＭＯＳ・ＦＥＴＴｒ１３のドレインに接
続され、ｎ−ＭＯＳ・ＦＥＴＴｒ１３のソースが、ｎ−
ＭＯＳ・ＦＥＴＴｒ１５のドレインに接続され、ｎ−Ｍ
ＯＳ・ＦＥＴＴｒ１４のソースが、ｎ−ＭＯＳ・ＦＥＴ
Ｔｒ１６のドレインに接続されている。そして、ソース
フォロワＢのｐ−ＭＯＳ・ＦＥＴＴｒ５、ｎ−ＭＯＳ・
ＦＥＴＴｒ６のソースが、カスコード形の電圧電流変換
回路Ｃのｎ−ＭＯＳ・ＦＥＴＴｒ１１、ｐ−ＭＯＳ・Ｆ
ＥＴＴｒ１２のゲートにそれぞれ接続され、ｎ−ＭＯＳ
・ＦＥＴＴｒ１１とｐ−ＭＯＳ・ＦＥＴＴｒ１２のドレ
インが、ｎ−ＭＯＳ・ＦＥＴＴｒ７とｎ−ＭＯＳＦＥＴ
Ｔｒ１５のゲートにそれぞれ接続されている。Further, the drain of the p-MOS-FET Tr12 is connected to the drain of the n-MOS-FET Tr13, and the source of the n-MOS-FET Tr13 is connected to the n-MOS-FET Tr13.
N-M is connected to the drain of the MOS-FET Tr15.
The source of the OS-FET Tr14 is an n-MOS-FET
It is connected to the drain of Tr16. Then, the p-MOS-FET Tr5 and the n-MOS-FET
The source of the FET Tr6 is the n-MOS-FET Tr11 and the p-MOS-F of the cascode type voltage-current conversion circuit C.
N-MOS connected to the gate of ETTr12
-The drains of FETTr11 and p-MOS-FETTr12 are n-MOS-FETTr7 and n-MOSFET.
Each is connected to the gate of Tr15.
【００３０】本実施の形態においては、このような構成
の電圧制御電流供給回路１１ＣＭの入力端子ｔ１、ｔ２
が、図１を流用して説明すると、オペアンプ１０の反転
入力端子と非反転入力端子にそれぞれ接続されており、
サンプルモードからホールドモードへの切換時に、オペ
アンプ１０の反転入力端子と非反転入力端子間に電圧変
分△Ｖが発生すると、この電圧変分△Ｖが、ｎ−ＭＯＳ
ＦＥＴＴｒ１、Ｔｒ２をアクティブ負荷とする差動増幅
回路Ａで増幅され、その増幅された変化分△Ｖが、ソー
スフォロワＢのｐ−ＭＯＳＦＥＴＴｒ５のゲートと、ｎ
−ＭＯＳＦＥＴＴｒ６にてそれぞれレベルシフトされ
て、電圧電流変換回路Ｃのｎ−ＭＯＳ・ＦＥＴＴｒ１１
とｐ−ＭＯＳ・ＦＥＴＴｒ１２とに印加される。In the present embodiment, the input terminals t1 and t2 of the voltage-controlled current supply circuit 11CM having such a configuration are described.
However, as described with reference to FIG. 1, the operational amplifier 10 is connected to an inverting input terminal and a non-inverting input terminal, respectively.
When a voltage variation ΔV occurs between the inverting input terminal and the non-inverting input terminal of the operational amplifier 10 when switching from the sample mode to the hold mode, the voltage variation ΔV is applied to the n-MOS
The amplified change ΔV is amplified by the differential amplifier circuit A using the FET Tr1 and Tr2 as an active load, and the amplified change ΔV is applied to the gate of the p-MOSFET Tr5 of the source follower B and the n
N-MOS-FET Tr11 of the voltage-current conversion circuit C
And p-MOS-FET Tr12.
【００３１】そして、電圧電流変換回路Ｃのｎ−ＭＯＳ
・ＦＥＴＴｒ１１とｐ−ＭＯＳ・ＦＥＴＴｒ１２は、印
加された電圧に応じて電流を生成し、カレントミラーに
より、出力端子ｔ３、ｔ４間からオペアンプ１０の入力
端子間に発生する電圧変分△Ｖに対応する変分補償電流
△Ｉが出力される。図１を流用して、サンプルコンデン
サＣ１とフィードバックコンデンサＣ２によるサンプル
ホールド動作の場合を説明すると、この変分補償電流△
Ｉは、カスコード形の電圧電流変換回路Ｃの出力端子ｔ
３、ｔ４から、フィードバックコンデンサＣ２に供給さ
れ、相互コンダクタンスの小さいオペアンプを使用した
場合のセトリング時間が短縮され、迅速安定に高精度の
サンプルホールド動作が行なわれる。The n-MOS of the voltage-current conversion circuit C
The FET Tr11 and the p-MOS FET Tr12 generate a current in accordance with the applied voltage, and correspond to a voltage variation ΔV generated between the output terminals t3 and t4 and between the input terminals of the operational amplifier 10 by a current mirror. The variation compensation current ΔI is output. The case of a sample and hold operation using the sample capacitor C1 and the feedback capacitor C2 will be described with reference to FIG.
I is an output terminal t of the cascode type voltage-current conversion circuit C.
From 3 and t4, the settling time when an operational amplifier having a small mutual conductance is supplied to the feedback capacitor C2 is shortened, and a high-precision sample-and-hold operation is performed quickly and stably.
【００３２】このように、本実施の形態によると、オペ
アンプ１０の入力端子間に、サンプルモードからホール
ドモードへの切換時に発生する電圧変分△Ｖが、電圧制
御電流供給回路１１ＣＭに入力され、アクティブ負荷付
きの差動増幅回路Ａで、高利得増幅され、ソースフォロ
ワＢでレベルシフトされた後に、カスコード形の電圧電
流変換回路Ｃに入力される。そして、ミラー係数がほぼ
１で高精度のミラー電流が、出力端子ｔ３、ｔ４から変
分補償電流△Ｉとして、フィードバックコンデンサＣ２
に供給されることにより、第１の実施の形態と同様に、
相互コンダクタンスの小さいオペアンプを使用した場合
でも、安定したサンプルホールド動作を高速で行うサン
プルホールド回路を提供することが可能になる。この場
合、特に本実施の形態の電圧制御電流供給回路１１ＣＭ
に係る相互コンダクタンスｇｍは、差動増幅回路Ａのゲ
イン、ソースフォロワＢのｐ−ＭＯＳ・ＦＥＴＴｒ５、
ｎ−ＭＯＳ・ＦＥＴＴｒ６のサイズと、カスコード形の
電圧電流変換回路Ｃのｎ−ＭＯＳ・ＦＥＴＴｒ１１、ｐ
−ＭＯＳ・ＦＥＴＴｒ１２のサイズの比により設定さ
れ、所望値に設定設計することが可能になり、また、カ
スコード形の電圧電流変換回路Ｃによつて、出力抵抗が
高まり、オペアンプ１０の利得低下を防止することも可
能になる。As described above, according to the present embodiment, the voltage variation ΔV generated at the time of switching from the sample mode to the hold mode is input between the input terminals of the operational amplifier 10 to the voltage control current supply circuit 11CM. The signal is amplified by a differential amplifier circuit A with an active load, gain-gain-amplified, level-shifted by a source follower B, and then input to a cascode-type voltage-current conversion circuit C. Then, a high-precision mirror current having a mirror coefficient of approximately 1 is output from the output terminals t3 and t4 as a variation compensation current ΔI as a feedback capacitor C2.
, As in the first embodiment,
Even when an operational amplifier having a small mutual conductance is used, it is possible to provide a sample and hold circuit that performs stable sample and hold operation at high speed. In this case, in particular, the voltage control current supply circuit 11CM of the present embodiment
The transconductance gm according to the above is the gain of the differential amplifier circuit A, the p-MOS-FET Tr5 of the source follower B,
The size of the n-MOS-FET Tr6 and the n-MOS-FET Tr11, p of the cascode-type voltage-current converter C
-Set by the size ratio of the MOS-FET Tr12, it is possible to set and design a desired value, and the cascode voltage-current conversion circuit C increases the output resistance and prevents the gain of the operational amplifier 10 from decreasing. It is also possible to do.
【００３３】［第３の実施の形態］ＡＤ変換器に係る本
発明の一実施の形態を、第３の実施の形態として、図３
及び図４を参照して説明する。図３は本実施の形態の構
成を示す説明図、図４は図３のマルチプライングＤＡ変
換器の構成を示す回路図である。[Third Embodiment] An embodiment of the present invention relating to an AD converter is shown as a third embodiment in FIG.
This will be described with reference to FIG. FIG. 3 is an explanatory diagram showing the configuration of the present embodiment, and FIG. 4 is a circuit diagram showing the configuration of the multiplying DA converter of FIG.
【００３４】本実施の形態では、図３に示すように、ア
ナログ信号が入力される１倍の前段サンプルホールド回
路１３が設けられ、この前段サンプルホールド回路１３
の後段に、１．５ビット／ｓｔａｇｅのビットブロック
が分解能に応じて複数段従属接続されており、この場合
は、ビットブロック１４ａ〜１４ｉが従属接続され、ビ
ットブロック１４ｉの後段に１．５ビットのＡＤ変換器
１５が接続され、ビッドロック１４ａ〜１４ｉとＡＤ変
換器１５とは、エラー補正したデジタルデータを出力す
るエラー補正出力回路１６に接続されている。各ビット
プロック１４ａ〜１４ｉは同一の構成を有し、ビットブ
ロック１４ａを取り上げて説明すると、図３で矢印で引
き出されて示されるように、前段のアナログ信号Ｆａを
ＡＤ変換する１．５ビットのＡＤ変換器１７が設けら
れ、このＡＤ変換器１７の出力端子は、エラー補正出力
回路１６と、３値のアナログ信号を変換出力するＤＡ変
換器１８とに接続されている。また、前段からのアナロ
グ信号Ｆａと、ＤＡ変換器１８の出力信号とが入力さ
れ、両信号の差分値を出力する減算回路２０が設けら
れ、この減算回路２０の出力端子に、減算回路２０から
出力される差分値を、ａをＡＤ変換器１７の分解能とし
て、２（a-1）に増幅してサンプルホールドするサンプ
ルホ ールド回路２５が接続されている。１．５ビット
ＡＤの場合は、分解能としては２ビット分を有するため
この場合には２倍となる。In the present embodiment, as shown in FIG. 3, a 1-times pre-stage sample-hold circuit 13 to which an analog signal is input is provided.
In the subsequent stage, a 1.5-bit / stage bit block is cascade-connected in accordance with the resolution. In this case, the bit blocks 14a to 14i are cascade-connected, and the 1.5-bit The AD converter 15 is connected, and the bid locks 14a to 14i and the AD converter 15 are connected to an error correction output circuit 16 which outputs error-corrected digital data. Each of the bit blocks 14a to 14i has the same configuration, and the bit block 14a will be described. As shown by an arrow in FIG. 3, a 1.5-bit analog signal Fa of the preceding stage is AD-converted. An AD converter 17 is provided, and an output terminal of the AD converter 17 is connected to an error correction output circuit 16 and a DA converter 18 that converts and outputs a ternary analog signal. An analog signal Fa from the previous stage and an output signal of the DA converter 18 are input, and a subtraction circuit 20 for outputting a difference value between the two signals is provided. The output terminal of the subtraction circuit 20 A sample hold circuit 25 for amplifying the output difference value to 2 (a-1) with a being the resolution of the AD converter 17 and performing sample holding is connected. In the case of the 1.5-bit AD, the resolution is 2 bits because it has 2 bits.
【００３５】図３に一点鎖線で示すように、ＡＤ変換器
１７、ＤＡ変換器１８、減算回路２０及びサンプルホー
ルド回路２５で、各ビットブロック１４ａ〜１４ｉが構
成され、同図で点線で示すように、ＤＡ変換器１８、減
算回路２０及びサンプルホールド回路２５でマルチプラ
イングＤＡ変換器２１が構成される。図４はこのマルチ
プライングＤＡ変換器の一構成例を示したものである。As shown by the dashed line in FIG. 3, the AD converter 17, the DA converter 18, the subtraction circuit 20, and the sample hold circuit 25 constitute the respective bit blocks 14a to 14i. The DA converter 18, the subtraction circuit 20 and the sample-and-hold circuit 25 constitute a multiplying DA converter 21. FIG. 4 shows an example of the configuration of the multiplying DA converter.
【００３６】本実施の形態に係るＡＤ変換器において、
前段サンプルホールド回路１３とマルチプライングＤＡ
変換器２１に図４に示すサンプルホールド回路２１Ａを
使用した場合について説明すると、すでに第１の実施形
態及び第２の実施の形態で説明したように、サンプルモ
ードからホールドモードへの切換時に、オペアンプ１０
の入力端子に発生する電圧変分△Ｖを検出し、自己の相
互コンダクタンスをｇｍ’として、電圧変分△Ｖに対応
する変分補償電流△Ｉ＝△Ｖ・ｇｍ’を出力して、フィ
ードバックコンデンサＣ５、Ｃ６に供給する電圧制御電
流供給回路が設けられている。このために、小さいｇｍ
のオペアンプを使用した場合でも、セトリング時間が短
縮され、高速で高精度のサンプルホールド動作が安定に
行なわれ、高速度で高精度のＡＤ変換動作を行うことが
可能になる。In the AD converter according to the present embodiment,
Pre-stage sample hold circuit 13 and multiplying DA
The case where the sample and hold circuit 21A shown in FIG. 4 is used for the converter 21 will be described. As described in the first and second embodiments, the operational amplifier is used when switching from the sample mode to the hold mode. 10
The voltage variation ΔV generated at the input terminal is detected, and a variation compensation current ΔI = ΔV · gm ′ corresponding to the voltage variation ΔV is output, with its own mutual conductance being gm ′. A voltage control current supply circuit for supplying capacitors C5 and C6 is provided. For this, a small gm
, The settling time is shortened, the high-speed and high-accuracy sample-and-hold operation is performed stably, and the high-speed and high-accuracy AD conversion operation can be performed.
【００３７】[0037]
【発明の効果】請求項１記載の発明によると、オペアン
プの入力端子にサンプルコンデンサが接続され、オペア
ンプの入力端子と出力端子間に、フィードバックコンデ
ンサと切換スイッチとが互いに並列に接続され、サンプ
ルモードでは、切換スイッチのＯＮによって、入力端子
と出力端子間が短絡された状態で、サンプルコンデンサ
に参照電圧に基づいた入力信号に対応する電荷が蓄積さ
れ、ホールドモードでは、切換スイッチのＯＦＦによっ
て、参照電圧に基づいた入力信号が、サンプルコンデン
サとフィードバックコンデンサの容量比に応じて増幅さ
れて出力信号として出力されるが、電圧制御電流供給手
段によって、サンプルモードからホールドモードへの切
換時において、オペアンプの入力端子に発生する信号レ
ベルの変化が検出され、得られる変化に対応する電流
が、オペアンプの出力電流とは別にフィードバックコン
デンサに供給されるので、ｇｍの小さいオペアンプを使
用した場合でも、セトリング時間を短縮して、迅速安定
に高精度のサンプルホールド動作が可能になる。According to the first aspect of the present invention, a sample capacitor is connected to the input terminal of the operational amplifier, and a feedback capacitor and a changeover switch are connected in parallel between the input terminal and the output terminal of the operational amplifier. Then, the charge corresponding to the input signal based on the reference voltage is accumulated in the sample capacitor in a state where the input terminal and the output terminal are short-circuited by turning on the changeover switch. The input signal based on the voltage is amplified according to the capacitance ratio between the sample capacitor and the feedback capacitor and output as an output signal.When the mode is switched from the sample mode to the hold mode by the voltage control current supply means, Changes in signal level occurring at input terminals are detected Since the current corresponding to the obtained change is supplied to the feedback capacitor separately from the output current of the operational amplifier, even if an operational amplifier with a small gm is used, the settling time is shortened, and a high-precision sample can be obtained quickly and stably. Hold operation becomes possible.
【００３８】請求項２記載の発明によると、電圧制御電
流供給手段の初段には、利得がほぼ２倍の差動増幅器が
プリアンプとして設けられているので、請求項１記載の
発明で得られる効果をより高めることが可能になる。According to the second aspect of the present invention, a differential amplifier having a gain of about twice is provided as a preamplifier at the first stage of the voltage control current supply means. Can be further increased.
【００３９】請求項３記載の発明に係るＡＤユニット
は、アナログ信号をサンプルホールドする前段サンプル
ホールド回路と、前段から入力される第１のアナログ信
号をデジタルコードに変換するＡＤ変換器、デジタルコ
ードをＤＡ変換するＤＡ変換器、及び第１のアナログ信
号とＤＡ変換器の出力信号に基づき設定される第２のア
ナログ信号との差信号を、所定の増幅度てサンプルホー
ルドするサンプルホールド回路からなる単位ＡＤ変換ブ
ロックが複数段従属接続されているが、前段サンプルホ
ールド回路と単位ＡＤ変換プロックのサンプルホールド
回路とが以下のように構成されている。即ちこの場合に
は、オペアンプの入力端子にサンプルコンデンサが接続
され、オペアンプの入力端子と出力端子間に、フィード
バックコンデンサと切換スイッチとが互いに並列に接続
され、サンプルモードでは、切換スイッチのＯＮによっ
て、入力端子と出力端子間が短絡された状態で、サンプ
ルコンデンサに参照電圧に基づいた入力信号に対応する
電荷が蓄積され、ホールドモードでは、切換スイッチの
ＯＦＦによって、参照電圧に基づいた入力信号が、サン
プルコンデンサとフィードバックコンデンサの容量比に
応じて増幅されて出力信号として出力されるサンプルホ
ールド回路に対して、サンプルモードからホールドモー
ドへの切換時において、オペアンプの入力端子に発生す
る信号レベルの変化を検出し、該変化率に対応する電流
をホールドコンデンサに供給する電圧制御電流供給手段
が設けられ、該電圧制御電流供給手段を備えたサンプル
ホールド回路が、前段サンプルホールド回路と単位ＡＤ
変換プロックのサンプルホールド回路とに使用されてい
る。このために、前段サンプルホールド回路と単位ＡＤ
変換ブロックのサンプルホールド回路において、サンプ
ルモードからホールドモードへの切換時において、ｇｍ
の小さいオペアンプを使用した場合でも、セトリング時
間を短縮して、迅速安定に高精度のサンプルホールド動
作を行わせることにより、高速で安定したＡＤ変換動作
を行うことが可能になる。According to a third aspect of the present invention, there is provided an AD unit for sampling and holding an analog signal, an AD converter for converting a first analog signal input from the previous stage into a digital code, and a digital code for converting the digital code. A unit including a DA converter for DA conversion, and a sample and hold circuit for sampling and holding a difference signal between a first analog signal and a second analog signal set based on an output signal of the DA converter with a predetermined amplification degree. The AD conversion blocks are cascade-connected in a plurality of stages. The preceding-stage sample-hold circuit and the sample-and-hold circuit of the unit AD conversion block are configured as follows. That is, in this case, a sample capacitor is connected to the input terminal of the operational amplifier, and a feedback capacitor and a changeover switch are connected in parallel between the input terminal and the output terminal of the operational amplifier. In a state in which the input terminal and the output terminal are short-circuited, charges corresponding to the input signal based on the reference voltage are accumulated in the sample capacitor. In the hold mode, the input signal based on the reference voltage is generated by turning off the changeover switch. For a sample-and-hold circuit that is amplified according to the capacitance ratio between the sample capacitor and the feedback capacitor and output as an output signal, the change in the signal level generated at the input terminal of the operational amplifier when switching from the sample mode to the hold mode. Detect the current corresponding to the rate of change. Over field voltage control current supply means for supplying to the capacitor is provided, the sample-hold circuit with the voltage control current supply means, preceding the sample and hold circuits and units AD
It is used for the sample and hold circuit of the conversion block. For this purpose, the sample-and-hold circuit in the preceding stage and the unit AD
In the sample and hold circuit of the conversion block, when switching from the sample mode to the hold mode, gm
Even when an operational amplifier having a small value is used, the settling time is shortened, and a high-precision sample-and-hold operation is performed quickly and stably, whereby a high-speed and stable AD conversion operation can be performed.
【００４０】請求項４記載の発明によると、ＡＤ変換器
の分解能をａとして、所定増幅度が２（a-1）の状態
で、請求項３記載の発明での効果を実現することが可能
になる。According to the fourth aspect of the present invention, the effect of the third aspect of the present invention can be realized when the resolution of the AD converter is a and the predetermined amplification degree is 2 (a-1). become.
【図１】サンプルホールド回路に係る本発明の第１の実
施の形態の構成を示す回路図である。FIG. 1 is a circuit diagram showing a configuration of a sample and hold circuit according to a first embodiment of the present invention.
【図２】サンプルホールド回路に係る本発明の第２の実
施の形態の電圧制御電流供給回路の構成を示す回路図で
ある。FIG. 2 is a circuit diagram showing a configuration of a voltage controlled current supply circuit according to a second embodiment of the present invention relating to a sample and hold circuit.
【図３】ＡＤ変換器に係る本発明の第３の形態の構成を
示す説明図である。FIG. 3 is an explanatory diagram showing a configuration of an AD converter according to a third embodiment of the present invention.
【図４】図３のマルチプライングＤＡ変換器の構成を示
す回路図である。FIG. 4 is a circuit diagram showing a configuration of a multiplying DA converter of FIG. 3;
【図５】従来のサンプルホールド回路の構成を示す回路
図である。FIG. 5 is a circuit diagram showing a configuration of a conventional sample and hold circuit.
【図６】サンプルホールド回路を駆動する制御クロック
の波形図である。FIG. 6 is a waveform diagram of a control clock for driving a sample and hold circuit.
【図７】図５のサンプルホールド回路の動作時の各部の
信号波形図である。7 is a signal waveform diagram of each part when the sample and hold circuit of FIG. 5 operates.
１０・・オペアンプ、１１ａ、１１ｂ、１１ＣＭ・・電
圧制御電流供給回路、１３・・前段サンプルホールド回
路、１４ａ〜１４ｉ・・ビットブロック、１６・・エラ
ー補正出力回路、１７・・ＡＤ変換器、１８・・ＤＡ変
換器、２０・・減算回路、２１・・マルチプライングＤ
Ａ変換器。10 ··· Op amp, 11a, 11b, 11CM ··· Voltage controlled current supply circuit, ························································································································································································································· ..DA converter, 20..subtraction circuit, 21..multipliing D
A converter.
Claims (4)
ンサが接続され、前記オペアンプの入力端子と出力端子
間に、フィードバックコンデンサと切換スイッチとが互
いに並列に接続され、サンプルモードでは、前記切換ス
イッチのＯＮによって、前記入力端子と前記出力端子間
が短絡された状態で、前記サンプルコンデンサに参照電
圧に基づいた入力信号に対応する電荷が蓄積され、ホー
ルドモードでは、前記切換スイッチのＯＦＦによって、
前記入力信号が、前記サンプルコンデンサと前記フィー
ドバックコンデンサの容量比に応じて増幅されて前記出
力信号として出力されるサンプルホールド回路におい
て、 前記サンプルモードから前記ホールドモードへの切換時
において、前記オペアンプの入力端子に発生する信号レ
ベルの変化を検出し、該変化に対応する電流を前記フィ
ードバックコンデンサに供給する電圧制御電流供給手段
を有することを特徴とするサンプルホールド回路。1. A sample capacitor is connected to an input terminal of an operational amplifier. A feedback capacitor and a changeover switch are connected in parallel between an input terminal and an output terminal of the operational amplifier. In a sample mode, the changeover switch is turned on. In a state where the input terminal and the output terminal are short-circuited, a charge corresponding to an input signal based on a reference voltage is accumulated in the sample capacitor. In a hold mode, by turning off the changeover switch,
In the sample and hold circuit, wherein the input signal is amplified according to a capacitance ratio between the sample capacitor and the feedback capacitor and is output as the output signal, when switching from the sample mode to the hold mode, an input of the operational amplifier A sample-and-hold circuit comprising a voltage control current supply unit that detects a change in a signal level generated at a terminal and supplies a current corresponding to the change to the feedback capacitor.
おいて、前記電圧制御電流供給手段の初段には、利得が
ほぼ２倍の差動増幅器がプリアンプとして設けられてい
ることを特徴とするサンプルホールド回路。2. The sample and hold circuit according to claim 1, wherein a differential amplifier having a gain of about twice is provided as a preamplifier at an initial stage of said voltage control current supply means. .
段サンプルホールド回路と、 前段から入力される第１のアナログ信号をデジタルコー
ドに変換するＡＤ変換器、前記デジタルコードをＤＡ変
換するＤＡ変換器、及び前記第１のアナログ信号と前記
ＤＡ変換器の出力信号に基づき設定される第２のアナロ
グ信号との差信号を、所定の増幅度てサンプルホールド
するサンプルホールド回路からなる単位ＡＤ変換ブロッ
クが、複数段従属接続されたＡＤ変換ユニットとを備え
たＡＤ変換器において、 前記前段サンプルホールド回路と前記単位ＡＤ変換ブロ
ックのサンプルホールド回路とが、 オペアンプの入力端子にサンプルコンデンサが接続さ
れ、前記オペアンプの入力端子と出力端子間に、フィー
ドバックコンデンサと切換スイッチとが、互いに並列に
接続され、 サンプルモードでは、前記切換スイッチのＯＮによっ
て、前記入力端子と前記出力端子間が短絡された状態
で、前記サンプルコンデンサに参照電圧に基づいた入力
信号に対応する電荷が蓄積され、ホールドモードでは、
前記切換スイッチのＯＦＦによって、前記参照電圧に基
づいた入力信号が、前記サンプルコンデンサと前記フィ
ードバックコンデンサの容量比に応じて増幅されて前記
出力信号として出力されるサンプルホールド回路に対し
て、 前記サンプルモードから前記ホールドモードへの切換時
において、前記オペアンプの入力端子に発生する信号レ
ベルの変化を検出し、該変化に対応する電流を前記フィ
ードバックコンデンサに供給する電圧制御電流供給手段
が設けられていることを特徴とするＡＤ変換器。3. A pre-stage sample-hold circuit that samples and holds an analog signal, an AD converter that converts a first analog signal input from a previous stage into a digital code, a DA converter that converts the digital code into a digital signal, and A unit AD conversion block composed of a sample-and-hold circuit that samples and holds a difference signal between a first analog signal and a second analog signal set based on an output signal of the DA converter with a predetermined amplification degree is provided in a plurality of stages. An AD converter comprising a cascade-connected AD conversion unit, wherein the pre-stage sample-hold circuit and the sample-hold circuit of the unit A / D conversion block are connected to a sample capacitor at an input terminal of an operational amplifier, and an input terminal of the operational amplifier. Between the output terminal and the feedback capacitor, In the sample mode, charges corresponding to an input signal based on a reference voltage are stored in the sample capacitor in a state where the input terminal and the output terminal are short-circuited by turning on the changeover switch in the sample mode. , In hold mode,
When the changeover switch is turned off, an input signal based on the reference voltage is amplified according to a capacitance ratio between the sample capacitor and the feedback capacitor, and is output as the output signal. And a voltage control current supply means for detecting a change in the signal level generated at the input terminal of the operational amplifier when switching to the hold mode, and supplying a current corresponding to the change to the feedback capacitor. An AD converter characterized by the above-mentioned.
記所定増幅度は、前記ＡＤ変換器の分解能をａとして、
２（a-1）であることを特徴とするＡＤ変換器。4. The A / D converter according to claim 3, wherein the predetermined amplification degree is obtained by setting a resolution of the A / D converter to a.
2 An AD converter characterized by (a-1) .
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