JP2002290425A - 光加入者線終端装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＯＮＵ本体部（ＰＤＳ制御部）とイーサイン
タフェース部とを一体化することで装置の小型化を図る
とともに、単一のシリアルデータ通信ポートを介してＯ
ＮＵ本体部とイーサインタフェース部との双方を検査可
能にする。 【解決手段】 加入者多重分離機能部２１とサービス多
重分離機能部２２とテストモード回路部２３とからなる
ＰＤＳ制御部、及び、イーサネット（登録商標）信号終
端機能部２５とフィルタリング機能部２６とイーサネッ
トパケット処理機能部２７と共通制御部２８とからなる
イーサインタフェース部を１チップＬＳＩ化する。テス
トモード回路部２３と共通制御部２８との間に変換回路
部２４を設ける。共通制御部２８と統合検査治具１０と
をシリアル通信で接続し、共通制御部２８及び変換回路
部２４を介してＰＤＳ制御部の検査を行なうとともに、
共通制御部２８を介してイーサインタフェース部の検査
を行なう。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、１０Ｂａｓｅ−Ｔ
等のＬＡＮインタフェース（イーサインタフェース）を
備えた光加入者線終端装置（ＯＮＵ：ｏｐｔｉｃａｌ
ｎｅｔｗｏｒｋｕｎｉｔ）に係り、詳しくは、ＯＮＵ本
体部とイーサインタフェース部とを一体化することで装
置の小型化を図るとともに、単一のシリアルデータ通信
ポートを介してＯＮＵ本体部とイーサインタフェース部
との双方を検査できるようにした光加入者線終端装置に
関する。

【０００２】

【従来の技術】ＦＴＴＨ（ｆｉｂｅｒ ｔｏｔｈｅ ｈ
ｏｍｅ）システムは、加入者線区間においてユーザ宅ま
で光ファイバで接続するもので、このＦＴＴＨを経済的
に実現するための一構成方法としてパッシブダブルスタ
ー（ＰＤＳ：ｐａｓｓｉｖｅｄｏｕｂｌｅ ｓｔａｒ）
構成が知られている。

【０００３】図９はＰＤＳ構成のＦＴＴＨシステムの一
例を示す図である。このＰＤＳ構成のＦＴＴＨシステム
は、局側設備である光加入者端局装置（ＳＬＴ：ｓｕｂ
ｓｃｒｉｂｅｒ ｌｉｎｅ ｔｅｒｍｉｎａｌまたはＯ
ＬＴ：ｏｐｔｉｃａｌ ｌｉｎｅ ｔｅｒｍｉｎａｌ）
とユーザ側設備（加入者側設備）である光加入者線終端
装置（ＯＮＵ：ｏｐｔｉｃａｌ ｎｅｔｗｏｒｋ ｕｎ
ｉｔ）との間に光受動素子である光スターカプラ（光分
岐回路）を介設し、複数のユーザ（例えば、３２のユー
ザ）を１つの光加入者線終端盤（ＯＳＵ：ｏｐｔｉｃａ
ｌ ｓｕｂｓｃｒｉｂｅｒ ｕｎｉｔ）に収容すること
で、複数ユーザの伝送信号を１本の光ファイバに多重し
て伝送する。このＰＤＳ構成のＦＴＴＨシステムは、Ｓ
ＬＴ−ＯＮＵ間のポイント−マルチポイントアクセスに
よって、光ファイバの広帯域の伝送容量を複数ユーザで
共用でき、各ユーザが必要とするサービスに応じて伝送
容量を配分することで、効率的なユーザ多重を実現でき
る。

【０００４】そして、ＯＮＵ内にＩＳＤＮ基本インタフ
ェース用ラインカード（ＢＲＩ ＬＣ）を設けること
で、ＩＳＤＮ基本インタフェース（２Ｂ＋Ｄ）のＵＮＩ
（ｕｓｅｒ ｎｅｔｗｏｒｋ ｉｎｔｅｒｆａｃｅ）を
ユーザに提供することができる。なお、Ｂは６４ｋｂｉ
ｔ／ｓ、Ｄは１６ｋｂｉｔ／ｓである。また、ＯＮＵ内
にアナログ電話機インタフェース用ラインカード（ＰＯ
ＴＳ ＬＣ：ｐｌａｉｎｏｌｄ ｔｅｌｅｐｈｏｎｅ
ｓｅｒｖｉｃｅ ｌｉｎｅ ｃａｒｄ）を設けること
で、アナログ電話のＵＮＩをユーザに提供することがで
きる。さらに、ＯＮＵ内にイーサインタフェース（Ｅｔ
ｈｅｒ ＩＦ）を設けることで、１０Ｂａｓｅ−Ｔ等の
イーサネット用のＵＮＩ（ＬＡＮインタフェース）をユ
ーザに提供することができる。

【０００５】図１０はＰＤＳ伝送方式を示す図である。
ＰＤＳ構成のＦＴＴＨシステムでは、時分割方向制御伝
送方式（ＴＣＭ：ｔｉｍｅ ｃｏｍｐｅｓｓｉｏｎ ｍ
ｕｌｔｉｐｌｅｘｉｎｇ）が採用されており、ＯＳＵか
ら各ＯＮＵへの下り信号はＴＤＭ（ｔｉｍｅ ｄｅｖｉ
ｓｉｏｎ ｍｕｌｔｉｐｌｅｘ）で伝送され、各ＯＮＵ
からＯＳＵへの上り信号はＴＤＭＡ（ｔｉｍｅ ｄｅｖ
ｉｓｉｏｎ ｍｕｌｔｉｐｌｅｘ ａｃｃｅｓｓ）で伝
送される。

【０００６】図１１はＰＤＳ光加入者システムのフレー
ム衝突防止を示す図である。光スターカプラから各ＯＮ
Ｕまでの各ファイバ長は、ユーザ毎に異なるので、各ユ
ーザ毎に伝送遅延時間が異なる。そこで、各ＯＮＵは、
ＯＳＵから送られてきた下りフレームを受信後、一定時
間経過後に遅延測定フレームを送り返す。ＯＳＵは、遅
延測定フレームを受信した時間と、ＯＮＵからの上りフ
レームを受信すべき時間との差（時間Ｔ）を計算し、こ
の時間Ｔを下りフレームを使ってＯＮＵに通知する。次
にＯＮＵは、下りフレームを受信すると、時間Ｔ経過後
に上りフレームを送出する。これにより、各ＯＮＵがＴ
ＤＭＡ方式で送信する上りフレームの信号が衝突しない
ようにしている。

【０００７】図１２は従来のＯＮＵの機能ブロック図で
ある。ＯＮＵは、光加入者線終端機能部、加入者多重分
離機能部、サービス多重分離機能部、通信ラインカー
ド、イーサインタフェース部、及び電源部からなる。光
加入者線路（光ファイバ）を介して供給された下り信号
は、光接続部を介して１．３μｍ受光素子（ＰＤ：フォ
トダイオード）に供給され、この受光素子で電気信号に
変換され、受信増幅回路で増幅されて加入者多重分離機
能部に供給される。ドライバは、加入者多重分離機能部
から出力された上り信号に基づいて１．３μｍレーザー
ダイオード（ＬＤ）を駆動する。このＬＤによって電気
信号が光信号へ変換され、光信号は光接続部を介して加
入者線路へ送出される。

【０００８】加入者多重分離機能部は、デスクランブル
処理部、フレーム同期部、ＯＨ分離部、秘話解除処理・
ＣＲＣ演算部、スクランブル処理部、ＯＨ生成部、秘話
処理・ＣＲＣ演算部、及び、制御部を備える。光加入者
線終端機能部から出力された下り信号はデスクランブル
処理部でデスクランブル処理が施され、フレーム同期部
によってフレーム同期が取られる。そして、ＯＨ分離部
によって自ＯＮＵ宛ての信号が取り出され、秘話解除処
理・ＣＲＣ演算部によって秘話解除処理ならびに誤り訂
正処理がなされる。秘話解除処理・ＣＲＣ演算部によっ
て復号された信号はサービス多重分離機能部へ供給され
る。

【０００９】サービス多重分離機能部から出力された上
り信号は、秘話処理・ＣＲＣ演算部によって秘話処理が
施されるとともに誤り訂正符号が付与され、ＯＨ生成部
でＯＨが生成され、スクランブル処理部でスクランブル
処理が施された後に、光加入者線終端機能部へ供給され
る。

【００１０】サービス多重分離機能部は、速度変換部、
４Ｍハイウェイ終端部、及び共有帯域ハイウェイ終端部
を備える。４Ｍハイウェイ終端部は４Ｍハイウェイイン
タフェースを介して通信ラインカードに接続され、この
通信ラインカードを介してアナログ電話やＩＳＤＮ等の
ＵＮＩが提供される。共有帯域ハイウェイ終端部は共有
帯域ハイウェイインタフェースを介してイーサインタフ
ェース部に接続され、このイーサインタフェース部を介
して１０Ｂａｓｅ−Ｔ等のＬＡＮインタフェースが提供
される。電源部は、各機能部、通信ラインカード及びイ
ーサインタフェース部に各種の直流電源を供給するとと
もに、停電バックアップ用のバッテリの充電を制御す
る。

【００１１】なお、上記のＰＤＳ構成のＦＴＴＨシステ
ムに波長多重（ＷＤＭ）技術を適用して、例えば波長
１．５μｍの光信号で映像信号を分配するサービスも実
用化されている。

【００１２】図１３は従来のＯＮＵ本体の構成及びその
検査システムを示す図である。ＯＮＵ本体２００は、光
加入者線終端部２０１と、ＰＤＳ制御ＬＳＩ２０２と、
加入者対応部・接続機能部２０３と、電源部２０４とを
有する。ＰＤＳ制御ＬＳＩ２０２は、加入者多重分離機
能部２０５と、サービス多重分離機能部２０６と、テス
トモード回路部２０７とを備える。テストモード回路部
２０７は、多ピンのテスト用コネクタ２０８に接続され
ており、このテスト用コネクタ２０８を介してＯＮＵ検
査治具２０９を接続してＯＮＵ本体２００の検査を行な
う。

【００１３】図１４はイーサインタフェースを備えた従
来のＯＮＵの構成及びその検査システムを示す図であ
る。図１４に示すＯＮＵは、ＯＮＵ本体２１０とイーサ
インタフェース（Ｅｔｈｅｒ−ＩＦ）２２０とからな
る。ＯＮＵ本体２１０は、イーサインタフェース接続機
能部２１１が追加されたＰＤＳ制御ＬＳＩ２０２Ａが用
いられている点が図１３に示したものと異なる。符号２
１２はイーサインタフェース（Ｅｔｈｅｒ−ＩＦ）２２
０を接続するための多ピン（３０ピン）のコネクタであ
り、イーサインタフェース（Ｅｔｈｅｒ−ＩＦ）２２０
を接続するために専用のパラレルインタフェースを定義
している。イーサインタフェース（Ｅｔｈｅｒ−ＩＦ）
２２０は、ＬＡＮ＆ＨＤＬＣ制御ＬＳＩ２２１と、イー
サネット用送受信部（ＥｔｈｅｒｎｅｔＤ／Ｒ）２２２
と、共通制御部２２３とを備える。ＬＡＮ＆ＨＤＬＣ制
御ＬＳＩ２２１は、Ｅｔｈｅｒｎｅｔ信号終端機能部２
２４と、フィルタリング機能部２２５と、Ｅｔｈｅｒｎ
ｅｔパケット処理機能部２２６とを備える。共通制御部
２２３は、ＣＰＵ，ＲＯＭ，ＲＡＭ，ＳＩＯ等を備えた
マイクロコンピュータシステムで構成されている。符号
２２７はシリアルデータ通信ポートであり、このシリア
ルデータ通信ポート２２７を介してＥｔｈｅｒ検査治具
２２８が接続される。

【００１４】

【発明が解決しようとする課題】図１４に示す従来のＯ
ＮＵは、ＯＮＵ本体にイーサインタフェース（Ｅｔｈｅ
ｒ−ＩＦ）を追加接続する構成であるために、接続部に
無駄な部品が多く、また、工程での検査もＯＮＵ本体側
とイーサインタフェース（Ｅｔｈｅｒ−ＩＦ）側とでそ
れぞれ別の検査設備（検査治具）を必要としている。一
方、インターネットアクセス需要の増加に伴い、イーサ
ネットインタフェース機能を備えたＯＮＵが期待されて
おり、その小型化ならびに経済化が要望されている。

【００１５】本発明はこのような課題を解決するために
なされたもので、ＯＮＵ本体部とイーサインタフェース
部とを一体化することで装置の小型化を図るとともに、
検査設備の統一並びに簡略化を図るようにしたＯＮＵを
提供することを目的とする。

【００１６】

【課題を解決するための手段】前記課題を解決するため
本発明に係る光加入者線終端装置（ＯＮＵ）は、加入者
多重分離機能部、サービス多重分離機能部、テストモー
ド回路部を有するＰＤＳ制御部と、イーサネット信号終
端機能部、フィルタリング機能部、イーサネットパケッ
ト処理機能部、共通制御部を有するイーサインタフェー
ス部とが同一の基板に実装されるとともに、共通制御部
を介してＰＤＳ制御部及びイーサインタフェース部の双
方の検査を行なう構成としたことを特徴とする。

【００１７】本発明に係る光加入者線終端装置（ＯＮ
Ｕ）は、ＰＤＳ制御部とイーサインタフェース部とを同
一基板に実装することによって、それらを接続するため
の多ピンコネクタが削減されるとともに、不要輻射対策
部品も削減することができ、ＯＮＵの小型化及び経済化
が図れる。また、共通制御部を介してＰＤＳ制御部及び
イーサインタフェース部の双方の検査が行なう構成とし
たので、検査設備の統一及び簡略化が図れる。

【００１８】また、本発明に係るＰＤＳ制御部及びイー
サインタフェース部は、１チップのシステムＬＳＩ化さ
れていることを特徴とする。

【００１９】本発明に係るＰＤＳ制御部及びイーサイン
タフェース部は、１チップシステムＬＳＩ化すること
で、ＯＮＵをより小型化できる。

【００２０】さらに、本発明に係る共通制御部は、シリ
アルデータ通信ポートを備え、このシリアルデータ通信
ポートを介して検査条件を設定することを特徴とする。

【００２１】本発明に係る共通制御部は、シリアルデー
タ通信ポートを備え、このシリアルデータ通信ポートを
介して検査条件を設定する構成とすることで、検査設備
との接続が容易となり、検査工数を低減できる。

【００２２】また、本発明に係る光加入者線終端装置
（ＯＮＵ）は、テストモード回路部と共通制御部との間
に、変換回路部が介設され、この変換回路部を介してテ
ストモード回路部へ検査条件を供給することを特徴とす
る。

【００２３】本発明に係る光加入者線終端装置（ＯＮ
Ｕ）は、ＰＤＳ制御部のテストモード回路部と共通制御
部との間に変換回路部を介設することで、共通制御部を
介するＰＤＳ制御部の検査条件の設定が容易となる。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態を添付
図面に基づいて説明する。図１は本発明に係る光加入者
線終端装置（ＯＮＵ）とその調整検査システムを示す図
である。図１において、符号１はＯＮＵ本体部とイーサ
ネットインタフェース部とを一体にした一体化基板であ
り、この一体化基板１には、１チップのシステムＬＳＩ
（Ｅｔｈｅｒ／ＰＤＳ−ＬＳＩ）２と、光加入者線終端
部３と、加入者対応部接続機能部４と、電源部５と、イ
ーサネット用送受信部（ＥｔｈｅｒｎｅｔＤ／Ｒ）６と
が実装されている。符号９はシリアルデータ通信ポート
の端子で、この端子９を介して総合検査治具１０が接続
される。

【００２５】システムＬＳＩ（Ｅｔｈｅｒ／ＰＤＳ−Ｌ
ＳＩ）２は、図１４に示したＰＤＳ制御ＬＳＩ２０２
Ａ、ＬＡＮ＆ＨＤＬＣ制御ＬＳＩ２２１および共通制御
部２２３を１チップ化したものであり、加入者多重分離
機能部２１、サービス多重分離機能部２２、テストモー
ド回路部２３、変換回路部２４、イーサネット信号終端
機能部２５、フィルタリング機能部２６、イーサネット
パケット処理機能部２７、共通制御部２８を備える。共
通制御部２８は、ＣＰＵ，ＲＯＭ，ＲＡＭおよびシリア
ルデータ通信部を備える。変換回路部２４は、テストモ
ード回路部２３と共通制御部２８との間に介設される。

【００２６】したがって、総合検査治具１０から端子９
を介し、例えばＲＳ−２３２Ｃ等のシリアルデータ通信
によって検査条件を共通制御部２８に供給し、共通制御
部２８内のＣＰＵによって上記検査条件を変換回路部２
４に供給することにより、変換回路部２４を介してテス
トモード回路部２３に検査条件を供給することができ、
ＰＤＳ制御部の動作を検査することができる。なお、イ
ーサネット信号終端機能部２５，フィルタリング機能部
２６およびイーサネットパケット処理機能部２７からな
るＬＡＮ＆ＨＤＬＣ制御部の検査は、従来と同様に共通
制御部２８内のＣＰＵを介して行なうことができる。

【００２７】図２は本発明に係るＯＮＵにおいて共通制
御部及び変換回路部を介してＰＤＳ制御部の検査を行な
う際の一具体例を示す図である。なお、図２は検査に関
連する回路ブロックのみを示している。

【００２８】一体化基板１は、１チップシステムＬＳＩ
（Ｅｔｈｅｒ／ＰＤＳ−ＬＳＩ）２と、光加入者終端部
３を構成するアナログＩＣ３１およびＬＤ（レーザダイ
オード）とＰＤ（フォトダイオード）とからなる光モジ
ュール部３２と、ＥＥＰＲＯＭ３３と、ＤＳＵのＩＤ番
号を設定するためのＩＤ設定スイッチ部（ＩＤ−ＳＷ）
３４と、Ｉ／Ｏピンテスト用端子群（コネクタ）８と、
シリアル通信ポート９とを備える。

【００２９】１チップシステムＬＳＩ（Ｅｔｈｅｒ／Ｐ
ＤＳ−ＬＳＩ）２は、テストモード回路２３と、アナロ
グＩＣインタフェース回路１２と、ＥＥＰＲＯＭインタ
フェース回路１３と、内部情報格納部１４と、共通制御
部を構成するＣＰＵ部１５と、変換回路部２４とを備え
る。

【００３０】符号４１はＩ／Ｏテスタ、符号４２はＩ／
Ｏテスト用のパーソナルコンピュータ（ＰＣ）である。
Ｉ／Ｏテスタ４１とＩ／Ｏテスト用ＰＣ４２との間は、
例えばＲＳ−２３２Ｃ等のシリアルデータインタフェー
スで接続されている。符号４３はレベルコンバータ、符
号４４は調整検査制御用（設定用）のパーソナルコンピ
ュータ（ＰＣ）である。レベルコンバータ４３と調整検
査制御用ＰＣ４４との間は、ＲＳ−２３２Ｃのシリアル
データインタフェースで接続されている。そして、各Ｐ
Ｃ４２，４４とＩ／Ｏテスタ４１及びレベルコンバータ
４３とで図１に示す総合検査治具（総合検査設備）１０
を構成する。

【００３１】レベルコンバータ４３は、調整検査制御用
ＰＣ４４から供給されたＲＳ−２３２Ｃのシリアルデー
タの論理レベルをＥｔｈｅｒ／ＰＤＳ−ＬＳＩ２の論理
レベルに変換し、論理レベルを変換したシリアルデータ
をシリアル通信ポート（コネクタ）９を介してＣＰＵ部
１５へ供給する。また、レベルコンバータ４３は、ＣＰ
Ｕ部１５から出力されたシリアルデータの論理レベルを
ＲＳ−２３２Ｃの論理レベルに変換し、変換したＲＳ−
２３２Ｃのシリアルデータを調整検査制御用ＰＣ４４へ
供給する。このように、レベルコンバータ４３は、調整
検査制御用ＰＣ４４のシリアル通信ポートの論理レベル
と、ＣＰＵ部１５のシリアル通信ポートの論理レベルと
の相互変換を行なう。

【００３２】調整検査制御用ＰＣ４４とＩ／Ｏテスト用
ＰＣ４２とは、図示しないＬＡＮを介して接続されてい
る。そして、調整検査制御用ＰＣ４４は、Ｉ／Ｏピンテ
ストを実行する際には、Ｉ／Ｏピンテストの実行及びテ
スト項目に係る情報を図示しないＬＡＮを介してＩ／Ｏ
テスト用ＰＣ４２に通知する。Ｉ／Ｏピンテスト時に
は、Ｉ／Ｏテスタ４１によって検出された各Ｉ／Ｏピン
の論理レベルがＩ／Ｏテスト用ＰＣ４２に供給される。
ここで、Ｉ／Ｏテスト用ＰＣ４２は、前述したようにＬ
ＡＮを介してＩ／Ｏピンテストの実行及びテスト項目に
係る情報を得ているので、Ｉ／Ｏテスタ４１から供給さ
れた各Ｉ／Ｏピンの論理レベルに基づいてＩ／Ｏテスト
の良否を判定することができる。

【００３３】ＣＰＵ部１５は、シリアルデータ通信部と
テスト制御部とを備える。テスト制御部は、ソフトウェ
ア制御（テスト制御プログラム）によって構成してい
る。このテスト制御部は、シリアルデータ通信部を介し
て調整検査制御用ＰＣ４４側から供給された各種のコマ
ンドを解読し、変換回路部２４及びテストモード回路部
２３を介して各種テストを実行させ、また、各種テスト
の実行結果として所定の読み出しデータをシリアルデー
タ通信部を介して調整検査制御用ＰＣ４４側へ供給す
る。なお、ＣＰＵ部１５は、イーサインタフェース部に
設けられているものを利用している。

【００３４】変換回路部２４は、光モジュール部３２の
調整検査を行なうためのテストパターン及びクロックを
発生するテストパターン発生部を備えている。このテス
トパターン発生部には、予め登録した複数のテストパタ
ーンが格納されている。調整検査制御用（設定用）ＰＣ
４４は、光モジュール調整モードを指定する指令及びテ
ストパターンを選択指定するデータをＣＰＵ部１５へ供
給することで、ＣＰＵ部１５を介して変換回路部２４内
のテストパターン発生部から発生させるテストパターン
の種類を選択指定することができる。また、調整検査制
御用（設定用）ＰＣ４４は、テストパターンの発生／停
止を指示するデータをＣＰＵ部１５へ供給することで、
ＣＰＵ部１５を介してテストパターンの送出／停止を制
御することができる。なお、変換回路部２４に外部から
供給されたテストパターンを記憶するテストパターン記
憶部を備えようにしてもよい。調整検査制御用（設定
用）ＰＣ４４は、ＣＰＵ部１５を介して上記テストパタ
ーン記憶部にテストパターンデータを書き込ませること
で、書き込んだテストパターンデータに基づくテストパ
ターンを変換回路部２４内のテストパターン発生部から
発生させることができる。これにより、任意のテストパ
ターンを発生させることができる。

【００３５】図３は変換回路部の一具体例を示すブロッ
ク図である。変換回路部２４は、複数のレジスタを有す
るＣＰＵ−ＩＦレジスタ部５１と、シーケンス制御部５
２と、シリアル送受信部５３と、ＰＤＳレジスタ部５６
とからなる。シリアル送受信部５３は、ＥＥＰＲＯＭ強
制送受信部５４と、光調整転送部（クロック発生部）５
５とを備える。

【００３６】ＣＰＵ−ＩＦレジスタ部５１は、モードレ
ジスタ、ステータスレジスタ、アドレスレジスタ及び各
種データレジスタ等のレジスタを有する。各レジスタ
は、それぞれ個別のアドレスが設定されている。そし
て、ＣＰＵ−ＩＦレジスタ部５１は、データバス、アド
レスバス、制御バスを介してＣＰＵ部１５と接続されて
いる。ＣＰＵ−ＩＦレジスタ部５１は、書き込み制御信
号に同期してアドレスで指定されたレジスタにＣＰＵ部
１５から供給されたデータを取り込む。ＣＰＵ−ＩＦレ
ジスタ部５１は、読み出し制御信号に同期してアドレス
で指定されたレジスタの内容をＣＰＵ部１５へ出力す
る。ＣＰＵ−ＩＦレジスタ部５１内の各レジスタに格納
された各値は、レジスタ毎に対応する他のブロックにそ
れぞれ供給される。また、ＣＰＵ−ＩＦレジスタ部５１
は、他のブロックによって書き込まれたデータを保持し
ているので、ＣＰＵ部１５はレジスタのアドレスを指定
してデータの読み出しを行なうことで、他のブロックに
よって書き込まれたデータを得ることができる。

【００３７】シーケンス制御部５２は、ＣＰＵ−ＩＦレ
ジスタ部５１のモードレジスタの値及びステータスレジ
スタの値を監視し、特定のパターン入力に対応したシー
ケンス起動信号を出力する。本実施の形態では、シーケ
ンスは６種類ある。また、シーケンス制御部５２は、シ
ーケンス終了時にＣＰＵ−ＩＦレジスタ部５１のステー
タスレジスタをクリアする。

【００３８】ＥＥＰＲＯＭ強制送受信部５４は、シーケ
ンス制御部５２からのシーケンス起動信号に基づいてＣ
ＰＵ−ＩＦレジスタ５１の内容をシリアルに変換し、内
部レジスタの内容とともにテストモード回路部２３に出
力する。また、ＥＥＰＲＯＭ強制送受信部５４は、シー
ケンス制御部５２からのシーケンス起動信号に基づいて
テストモード回路部２３からのデータ信号をパラレルに
変換し、ＣＰＵ−ＩＦレジスタ５１に出力する。

【００３９】光調整転送部（クロック発生部）５５は、
シーケンス制御部５２からのシーケンス起動信号に基づ
いてＣＰＵ−ＩＦレジスタ５１内のデータレジスタの内
容を取り込み、これをシリアルに変換しテストモード回
路部２３に連続送信する。また、光調整転送部（クロッ
ク発生部）５５は、上記データレジスタの内容が特定の
パターンと一致したときは対応したパターンをテストモ
ード回路部２３に連続送信する。

【００４０】ＰＤＳレジスタ部５６は、シーケンス制御
部５２からのシーケンス起動信号に基づいてＣＰＵ−Ｉ
Ｆレジスタ５１内のアドレスレジスタ、データレジスタ
の内容をテストモード回路部２３に出力する。また、Ｐ
ＤＳレジスタ部５６は、シーケンス制御部５２からのシ
ーケンス起動信号に基づいてテストモード回路部２３か
らのデータをＣＰＵ−ＩＦレジスタ５１に出力する。

【００４１】図４は調整工程における機器構成を示す図
である。前述したように、一体化基板１と調整検査制御
用（設定用）ＰＣ４４とはシリアルデータインタフェー
ス（シリアルＩ／Ｏ）を使用して接続される。符号１８
はＰＤＳ部であり、このＰＤＳ部１８には図２に示した
テストモード回路部２３、アナログＩＣインタフェース
回路１２、ＥＥＰＲＯＭインタフェース回路１３及び内
部情報格納部１４が含まれる。

【００４２】図１４に示したように、従来のＯＮＵは、
ＰＤＳ部（加入者多重分離機能部とサービス多重分離機
能部）とイーサインタフェース部とがそれぞれ別のカー
ド（別基板）となっているため、出荷時の工程検査も各
カード毎に個別の項目が実施されている。これに対して
本発明に係るＯＮＵでは、ＰＤＳ部とイーサインタフェ
ース部とを一体化している。そこで、イーサインタフェ
ース部に対する検査項目の他に次に示す（１）〜（４）
の項目を追加することで、ＰＤＳ部の検査を行なうよう
にしている。 （１）ＰＤＳ内部情報読出機能…ＰＤＳ部の内部設定内
容の読み出しを行なう。 （２）光モジュール調整機能…工程検査時にレーザダイ
オード（ＬＤ）の出力調整、アイパターン測定用のパタ
ーンを送出する。 （３）Ｉ／Ｏピンチェック機能…工程検査におけるＬＳ
ＩのＩ／Ｏピンのチェックモードを提供する。 （４）ＥＥＰＲＯＭ強制書込機能…ＰＤＳ部の設定を保
存するＥＥＰＲＯＭ書込用のインタフェースを提供す
る。

【００４３】図５はモード設定レジスタの構成例を示す
図である。モードレジスタは調整モードの設定を行なう
レジスタである。本実施の形態では、このモードレジス
タの下位３ビットによってモード番号ａ〜ｆの６種類の
調整モードを設定するようにしている。また、モードレ
ジスタの最上位ビットによってＣＰＵ部１５による読出
モード、及び、ＣＰＵ部１５による書込モードを設定す
るようにしている。

【００４４】図６は光モジュール調整モードの動作シー
ケンスを示す図である。設定用ＰＣ４４からＰＤＳテス
ト指令が供給されると、ＣＰＵ部１５はステータスレジ
スタをクリアした後に、ＰＤＳテストモードの設定を行
なう。ＣＰＵ部１５は、データレジスタ０に値書込を行
なうことで波形パターンを設定した後に、ステータスレ
ジスタにレジスタ読出を指令する値を書き込む。これに
より、変換回路部２４からＰＤＳ部に対する信号の送出
／停止が制御される。

【００４５】図７はＥＥＰＲＯＭ強制書込モードの動作
シーケンスを示す図である。設定用ＰＣ４４側から転送
されたデータは、ＣＰＵ部１５内のＳＤＲＡＭ上に蓄積
された後に、ＥＥＰＲＯＭ３３に対して１バイト分ずつ
書き込みが実行される。この１バイト分ずつの書き込み
は、ファイルサイズ分だけ繰り返し実行される。

【００４６】図８は光モジュール調整検査システムの構
成を示す図である。前述の光モジュール調整モードを用
いて光モジュール部３２から光信号を連続的に送出さ
せ、その光信号の強度を光パワーメータ７で測定し、測
定した光強度のデータを、例えばＧＰ−ＩＢ等の計測用
インタフェースバスを介して調整検査制御用（設定用）
ＰＣ４４に供給することで、光信号強度の自動調整が可
能となる。調整検査制御用（設定用）ＰＣ４４は、光パ
ワーメータ７によって検出された光強度が所定のレベル
となるように、ＥＥＰＲＯＭ３３に書き込むレーザダイ
オード（ＬＤ）のバイアス電流を設定するデータやレー
ザダイオードの発光時の駆動電流を設定するデータを変
更する。これにより、上り信号の光信号レベルの自動調
整がなされる。

【００４７】

【発明の効果】以上説明したように、本発明に係る光加
入者線終端装置（ＯＮＵ）は、ＰＤＳ制御部とイーサイ
ンタフェース部とを同一基板に実装する構成としたの
で、それらを接続するための多ピンコネクタが削減され
るとともに、不要輻射対策部品も削減することができ、
ＯＮＵの小型化及び経済化が図れる。また、共通制御部
を介してＰＤＳ制御部及びイーサインタフェース部の双
方の検査が行なう構成としたので、検査設備の統一及び
簡略化が図れる。

【００４８】また、本発明に係るＰＤＳ制御部及びイー
サインタフェース部は、１チップシステムＬＳＩ化する
ことで、ＯＮＵをより小型化できる。

【００４９】さらに、本発明に係る共通制御部は、シリ
アルデータ通信ポートを備え、このシリアルデータ通信
ポートを介して検査条件を設定する構成とすることで、
検査設備との接続が容易となり、検査工数を低減でき
る。

【００５０】また、本発明に係る光加入者線終端装置
（ＯＮＵ）は、ＰＤＳ制御部のテストモード回路部と共
通制御部との間に変換回路部を介設することで、共通制
御部を介するＰＤＳ制御部の検査条件の設定が容易とな
る。

【図面の簡単な説明】

【図１】本発明に係る光加入者線終端装置（ＯＮＵ）と
その調整検査システムを示す図

【図２】本発明に係る光加入者線終端装置（ＯＮＵ）に
おいて共通制御部及び変換回路部を介してＰＤＳ制御部
の検査を行なう際の一具体例を示す図

【図３】変換回路部の一具体例を示すブロック図

【図４】調整工程における機器構成を示す図

【図５】モード設定レジスタの構成例を示す図

【図６】光モジュール調整モードの動作シーケンスを示
す図

【図７】ＥＥＰＲＯＭ強制書込モードの動作シーケンス
を示す図

【図８】光モジュール調整検査システムの構成を示す図

【図９】ＰＤＳ構成のＦＴＴＨシステムの一例を示す図

【図１０】ＰＤＳ伝送方式を示す図

【図１１】ＰＤＳ光加入者システムのフレーム衝突防止
を示す図

【図１２】従来のＯＮＵの機能ブロック図

【図１３】従来のＯＮＵ本体の構成及びその検査システ
ムを示す図

【図１４】イーサインタフェースを備えた従来のＯＮＵ
の構成及びその検査システムを示す図

【符号の説明】

１ 一体化基板 ２ １チップシステムＬＳＩ（Ｅｔｈｅｒ／ＰＤＳ−Ｌ
ＳＩ） ３ 光加入者線終端部 ４ 加入者線対応部接続機能部 ５ 電源部 ６ イーサネット用送受信部（ＥｔｈｅｒＤ／Ｒ） ９ シリアル通信ポート １０ 総合検査治具（総合検査設備） １２ アナログＩＣインタフェース回路 １３ ＥＥＰＲＯＭインタフェース回路 １４内部情報格納部 １５ ＣＰＵ部 ２１ 加入者多重分離機能部 ２２ サービス多重分離機能部 ２３ テストモード回路 ２４ 変換回路部 ２５ イーサネット信号終端機能部 ２６ フィルタリング機能部 ２７ イーサネットパケット処理機能部 ２８ 共通制御部 ３１ アナログＩＣ ３２ 光モジュール部（ＬＤ／ＰＤ） ３３ ＥＥＰＲＯＭ ３４ ＩＤ設定用スイッチ部 ４１ Ｉ／Ｏテスタ ４２ Ｉ／Ｏテスト用ＰＣ ４３ レベルコンバータ ４４ 調整検査用ＰＣ ５１ ＣＰＵ−ＩＦレジスタ部 ５２ シーケンス制御部 ５３ シリアル送受信部 ５４ ＥＥＰＲＯＭ強制送受信部 ５５ 光調整転送部（クロック発生部） ５６ ＰＤＳレジスタ部

Claims (4)

【特許請求の範囲】
1. 【請求項１】 光加入者線路のユーザ側に設置されてユ
   ーザ・網インタフェースを提供する光加入者線終端装置
   であって、 加入者多重分離機能部、サービス多重分離機能部、テス
   トモード回路部を有するＰＤＳ制御部と、イーサネット
   信号終端機能部、フィルタリング機能部、イーサネット
   パケット処理機能部、共通制御部を有するイーサインタ
   フェース部と、が同一の基板に実装されるとともに、前
   記共通制御部を介して前記ＰＤＳ制御部及び前記イーサ
   インタフェース部の双方の検査を行なう構成としたこと
   を特徴とする光加入者線終端装置。
2. 【請求項２】 前記ＰＤＳ制御部及び前記イーサインタ
   フェース部は、１チップのシステムＬＳＩ化されている
   ことを特徴とする請求項１記載の光加入者線終端装置。
3. 【請求項３】 前記共通制御部は、シリアルデータ通信
   ポートを備え、このシリアルデータ通信ポートを介して
   検査条件を設定することを特徴とする請求項１又は２に
   記載の光加入者線終端装置。
4. 【請求項４】 前記テストモード回路部と前記共通制御
   部との間に、変換回路部が介設され、この変換回路部を
   介して前記テストモード回路部へ検査条件を供給するこ
   とを特徴とする請求項１、請求項２または請求項３記載
   の光加入者線終端装置。