JP2002289857A - Manufacturing method of matrix array substrate - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、例えば液晶表示
装置等の平面表示装置に用いられるマトリクスアレイ基
板の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a matrix array substrate used for a flat display device such as a liquid crystal display device.
【０００２】[0002]
【従来の技術】近年、ＣＲＴディスプレイに代わる平面
型の表示装置が盛んに開発されており、なかでも液晶表
示装置は軽量、薄型、低消費電力等の利点から特に注目
を集めている。例えば、各表示画素毎にスイッチ素子が
配置されたアクティブマトリクス型の液晶表示装置は、
アレイ基板と対向基板との間に配向膜を介して液晶層を
保持した構造になっている。2. Description of the Related Art In recent years, flat display devices replacing CRT displays have been actively developed, and among them, liquid crystal display devices have received particular attention because of their advantages such as light weight, thinness, and low power consumption. For example, an active matrix type liquid crystal display device in which a switch element is arranged for each display pixel,
The liquid crystal layer is held between the array substrate and the opposing substrate via an alignment film.
【０００３】アレイ基板は、ガラスや石英等の透明絶縁
基板上に複数本の信号線と走査線とが格子状に配置さ
れ、信号線と走査線との各交点部分には、アモルファス
シリコン（以下、ａ−Ｓｉと略称する。）等の半導体薄
膜を用いた薄膜トランジスタ（以下、ＴＦＴと略称す
る。）が接続されている。そして、ＴＦＴのゲート電極
は走査線に、ドレイン電極は信号線にそれぞれ電気的に
接続され、更にソース電極は透明導電材料、例えばＩＴ
Ｏ（インジウム−ティン−オキサイド）から成る画素電
極に接続されている。In an array substrate, a plurality of signal lines and scanning lines are arranged in a grid on a transparent insulating substrate such as glass or quartz, and amorphous silicon (hereinafter, referred to as an intersection) between the signal lines and the scanning lines. , A-Si) are connected to a thin film transistor (hereinafter, abbreviated as a TFT) using a semiconductor thin film such as a semiconductor thin film. The gate electrode of the TFT is electrically connected to the scanning line, the drain electrode is electrically connected to the signal line, and the source electrode is made of a transparent conductive material such as IT.
It is connected to a pixel electrode made of O (indium-tin-oxide).
【０００４】対向基板は、ガラス等の透明絶縁基板上に
ＩＴＯから成る対向電極が配置され、また、カラー表示
を実現するのであればカラーフィルタ層が重ねて配置さ
れる。In the counter substrate, a counter electrode made of ITO is disposed on a transparent insulating substrate made of glass or the like, and a color filter layer is disposed so as to overlap to realize color display.
【０００５】従来、液晶表示装置用のアレイ基板は以下
の工程により製造されている。まず、ガラス基板上にゲ
ート電極、およびこのゲート電極と一体の走査線をパタ
ーンニングする。次に、ガラス基板上面に第１ゲート絶
縁膜として酸化シリコン膜、および第２ゲート絶縁膜と
して窒化シリコン膜を堆積した後、その上面にａ−Ｓｉ
からなる半導体膜を堆積する。次に、半導体膜の上面に
チャネル保護膜として窒化シリコン膜を堆積した後、パ
ターニングする。Conventionally, an array substrate for a liquid crystal display device has been manufactured by the following steps. First, a gate electrode and a scanning line integrated with the gate electrode are patterned on a glass substrate. Next, a silicon oxide film as a first gate insulating film and a silicon nitride film as a second gate insulating film are deposited on the upper surface of the glass substrate.
Is deposited. Next, after depositing a silicon nitride film as a channel protective film on the upper surface of the semiconductor film, patterning is performed.
【０００６】続いて、ｎ＋ａ−Ｓｉからなる低抵抗半導
体膜、金属膜を堆積した後、ソース電極、信号線、およ
び信号線と一体のドレイン電極をパターニングする。そ
の後、同一のレジストパターンを用いてｎ＋ａ−Ｓｉの
低抵抗半導体膜とａ−Ｓｉからなる半導体膜をＰＥ（プ
ラズマエッチング）によりパターニングする。Subsequently, after depositing a low-resistance semiconductor film and a metal film made of n + a-Si, a source electrode, a signal line, and a drain electrode integrated with the signal line are patterned. Thereafter, the n + a-Si low-resistance semiconductor film and the semiconductor film made of a-Si are patterned by PE (plasma etching) using the same resist pattern.
【０００７】この際、第２ゲート絶縁膜とチャネル保護
膜との選択比（第２ゲート絶縁膜／チャネル保護膜）が
１．１と小さいため、第２ゲート絶縁膜までエッチング
すると、チャネル保護膜のエッチングが同時に進行し、
チャネル保護膜の膜厚が１８０ｎｍ以下となってしま
う。そのため、第２ゲート絶縁膜のエッチングが完了す
る前にエッチングを終了させる。その結果、第２ゲート
絶縁膜の一部はエッチングされずに残る。At this time, since the selectivity between the second gate insulating film and the channel protective film (second gate insulating film / channel protective film) is as small as 1.1, when etching is performed up to the second gate insulating film, the channel protective film is removed. Etching proceeds simultaneously,
The thickness of the channel protective film becomes 180 nm or less. Therefore, the etching is terminated before the etching of the second gate insulating film is completed. As a result, a part of the second gate insulating film remains without being etched.
【０００８】次に、窒化シリコン膜からなる層間絶縁膜
を全面に堆積した後、ＣＤＥ（ケミカルドライエッチン
グ）により、層間絶縁膜をエッチングし、ソース電極と
画素電極とを接続するコンタクトホールを形成する。こ
の際、接続パッドを形成する部位において、第２ゲート
絶縁膜もエッチングする。Next, after depositing an interlayer insulating film made of a silicon nitride film on the entire surface, the interlayer insulating film is etched by CDE (chemical dry etching) to form a contact hole connecting the source electrode and the pixel electrode. . At this time, the second gate insulating film is also etched at a portion where the connection pad is to be formed.
【０００９】続いて、上記接続パッドの形成部位におい
て、第１ゲート絶縁膜を除去するためにＢＨＦ（バッフ
ァード・フッ酸）によるウェットエッチングを行い、信
号線や走査線の接続端を露出したコンタクトホールを形
成する。その後、ＩＴＯを全面に堆積した後、画素電極
および接続パッドをパターニングする。Subsequently, in the portion where the connection pad is to be formed, wet etching is performed by using BHF (buffered hydrofluoric acid) in order to remove the first gate insulating film, and the contact end exposing the connection end of the signal line or the scanning line. Form a hole. Then, after depositing ITO on the entire surface, the pixel electrodes and the connection pads are patterned.
【００１０】[0010]
【発明が解決しようとする課題】上述した従来の製造工
程においては、接続パッド用のコンタクトホールを形成
する際、ＣＤＥにより第２ゲート絶縁膜をパターニング
した後、更にＢＨＦによるウェットエッチングによって
第１ゲート絶縁膜を除去するため、製造に手間がかかる
とともに、エッチングに使用する材料の消費量が多く、
製造コストが高くなるという問題がある。また、このよ
うな製造方法では、層間絶縁膜のサイドエッチング量が
大きいため、コンタクトホールに対応するソース電極の
大きさを拡大しなければならず、開口率の低下を招く。In the above-described conventional manufacturing process, when a contact hole for a connection pad is formed, the second gate insulating film is patterned by CDE, and then the first gate is wet-etched by BHF. In order to remove the insulating film, it takes time to manufacture and consumes a lot of materials used for etching.
There is a problem that the manufacturing cost increases. In addition, in such a manufacturing method, since the amount of side etching of the interlayer insulating film is large, the size of the source electrode corresponding to the contact hole must be increased, and the aperture ratio is reduced.
【００１１】この発明は以上の点に鑑みなされたもの
で、その目的は、エッチング工程を減らして製造工程を
簡略化し、かつ、コンタクトホールのサイドエッチング
量を抑えることで開口率の低下を招くことなく、信頼性
の向上を図ることができるマトリクスアレイ基板の製造
方法を提供することにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above points, and has as its object to reduce the number of etching steps to simplify the manufacturing process, and to reduce the opening ratio by suppressing the amount of side etching of contact holes. It is another object of the present invention to provide a method of manufacturing a matrix array substrate that can improve reliability.
【００１２】[0012]
【課題を解決するための手段】上記目的を達成するた
め、この発明に係るマトリクスアレイ基板の製造方法
は、基板上に配置された走査線と、上記走査線に重ねて
上記基板上に積層配置された第１絶縁膜および第２絶縁
膜と、上記第２絶縁膜上に配置された半導体膜と、上記
半導体膜に電気的に接続されたソース電極およびドレイ
ン電極と、上記ソース電極およびドレイン電極と上記半
導体膜との間に介挿された低抵抗半導体膜と、を含んだ
薄膜トランジスタと、上記ドレイン電極から導出し上記
走査線と略直交して延びた信号線と、上記走査線、ソー
ス電極、ドレイン電極、及び信号線を覆った第３絶縁膜
と、上記第３絶縁膜上に配置され、上記ソース電極と電
気的に接続された画素電極と、を備えたマトリクスアレ
イ基板の製造方法において、上記基板上に走査線を形成
する工程と、上記基板上に、上記走査線に重ねて上記第
１絶縁膜、第２絶縁膜、半導体膜、および金属膜を堆積
する工程と、上記金属薄膜、上記半導体膜、および上記
第２絶縁膜を同一パターンに基づいて上記第１絶縁膜が
露出するまでパターニングして上記信号線、上記ソース
電極及びドレイン電極を形成する工程と、上記走査線、
ソース電極、ドレイン電極、及び信号線を覆う第３絶縁
膜を堆積する工程と、上記ソース電極上の上記第３絶縁
膜にコンタクトホールを形成する工程と、上記コンタク
トホールを介して上記ソース電極に電気的に接続される
画素電極を形成する工程と、を備えたことを特徴として
いる。In order to achieve the above object, a method of manufacturing a matrix array substrate according to the present invention comprises a method of manufacturing a matrix array substrate, the method comprising: a scanning line disposed on a substrate; The first insulating film and the second insulating film, a semiconductor film disposed on the second insulating film, a source electrode and a drain electrode electrically connected to the semiconductor film, and the source electrode and the drain electrode. A thin-film transistor including a low-resistance semiconductor film interposed between the first and second semiconductor films; a signal line derived from the drain electrode and extending substantially orthogonal to the scanning line; And a third insulating film covering the drain electrode and the signal line; and a pixel electrode disposed on the third insulating film and electrically connected to the source electrode. You Forming a scanning line on the substrate, depositing the first insulating film, the second insulating film, a semiconductor film, and a metal film on the substrate so as to overlap the scanning line; Forming the signal line, the source electrode and the drain electrode by patterning the thin film, the semiconductor film, and the second insulating film based on the same pattern until the first insulating film is exposed;
Depositing a third insulating film covering the source electrode, the drain electrode, and the signal line; forming a contact hole in the third insulating film on the source electrode; and forming a contact hole in the source electrode through the contact hole. Forming a pixel electrode to be electrically connected.
【００１３】上記のように構成されたマトリクスアレイ
基板の製造方法によれば、金属薄膜、半導体膜、および
第２絶縁膜を同一マスクに基づいてパターニングするこ
とにより、エッチング工程を減らして製造工程を簡略化
でき、製造コストの低減を図ることができる。また、コ
ンタクトホールのサイドエッチング量を抑えることで開
口率の低下を招くことなく、信頼性の高い液晶表示装置
を製造することができる。According to the method for manufacturing a matrix array substrate configured as described above, the metal thin film, the semiconductor film, and the second insulating film are patterned based on the same mask, so that the number of etching steps is reduced and the manufacturing steps are reduced. It can be simplified and the manufacturing cost can be reduced. Further, by suppressing the side etching amount of the contact hole, a highly reliable liquid crystal display device can be manufactured without lowering the aperture ratio.
【００１４】[0014]
【発明の実施の形態】以下、図面を参照しながら、この
発明の実施の形態について詳細に説明する。まず、この
発明の実施の形態に係る製造方法によって製造された液
晶表示装置のアレイ基板について説明する。図１に示す
ように、アレイ基板１０は、ガラスや石英等の透明な絶
縁基板１２上に設けられた複数本の走査線１４、および
走査線とほぼ直交する複数本の信号線１５を備えてい
る。各信号線１５は基板１０の１つの端辺近傍に引出さ
れ、その端には、信号線接続パッド１６が設けられてい
る。また、各走査線１４は基板１０の他の端辺近傍に引
出され、その端には、走査線接続パッド１８が設けられ
ている。Embodiments of the present invention will be described below in detail with reference to the drawings. First, an array substrate of a liquid crystal display device manufactured by a manufacturing method according to an embodiment of the present invention will be described. As shown in FIG. 1, the array substrate 10 includes a plurality of scanning lines 14 provided on a transparent insulating substrate 12 such as glass or quartz, and a plurality of signal lines 15 substantially orthogonal to the scanning lines. I have. Each signal line 15 is led out near one end of the substrate 10, and a signal line connection pad 16 is provided at that end. Further, each scanning line 14 is led out to the vicinity of another end of the substrate 10, and a scanning line connection pad 18 is provided at that end.
【００１５】走査線１４と信号線１５との各交点部に
は、半導体薄膜を用いた薄膜トランジスタ（以下、ＴＦ
Ｔと略称する。）２０が接続されている。ＴＦＴ２０
は、走査線１４自体をゲート電極とし、その上に、第１
ゲート絶縁膜３２および第２ゲート絶縁膜３４を介して
設けられた半導体膜３６と、低抵抗半導体膜３７を介し
て半導体膜３６上に設けられたドレイン電極２４および
ソース電極２６と、を有している。そして、ＴＦＴ２０
のドレイン電極２４は信号線１５に電気的に接続され、
更に、ソース電極２６は、例えばＩＴＯから成る光透過
性の画素電極２８に接続されている。At each intersection between the scanning line 14 and the signal line 15, a thin film transistor (hereinafter, referred to as a TF) using a semiconductor thin film is provided.
Abbreviated as T. ) 20 are connected. TFT20
Uses the scanning line 14 itself as a gate electrode, on which a first
A semiconductor film provided over the gate insulating film and the second gate insulating film; and a drain electrode and a source electrode provided over the semiconductor film via the low-resistance semiconductor film. ing. And the TFT 20
Drain electrode 24 is electrically connected to the signal line 15,
Further, the source electrode 26 is connected to a light transmissive pixel electrode 28 made of, for example, ITO.
【００１６】信号線１５の接続端１５ａは、第３絶縁膜
としての層間絶縁膜３０に形成されたコンタクトホール
３１に配置されているパッド部材３１ａとともに信号線
接続パッド１６を構成し、また、走査線１４の接続端１
４ａは、層間絶縁膜３０および第１ゲート絶縁膜３２に
形成されたコンタクトホール３５に配置されたパッド部
材３５ａとともに走査線接続パッド１８を構成してい
る。これらのパッド部材３１ａ、３５ａは、画素電極２
８と同時に形成されている。The connection end 15a of the signal line 15 constitutes a signal line connection pad 16 together with a pad member 31a arranged in a contact hole 31 formed in an interlayer insulating film 30 as a third insulating film. Connection end 1 of line 14
4a constitutes the scanning line connection pad 18 together with the pad member 35a arranged in the contact hole 35 formed in the interlayer insulating film 30 and the first gate insulating film 32. These pad members 31a and 35a are connected to the pixel electrode 2
8 and are formed at the same time.
【００１７】そして、画素電極２８は、走査線１４に対
して、第１ゲート絶縁膜３２および層間絶縁膜３０を介
して配設され、また、信号線１５に対して、層間絶縁膜
３０を介して配置されている。なお、高い開口率を達成
するために、画素電極２８の端部を走査線１４や信号線
１５の一部と平面的に重複させることも可能である。更
に、信号線１５、ソース電極２６、およびドレイン電極
２４の輪郭と、低抵抗半導体膜３７、半導体膜３６、お
よび第２ゲート絶縁膜３４の輪郭とは互いに略一致して
形成されている。The pixel electrode 28 is provided for the scanning line 14 via the first gate insulating film 32 and the interlayer insulating film 30, and for the signal line 15 via the interlayer insulating film 30. It is arranged. Note that in order to achieve a high aperture ratio, the end of the pixel electrode 28 may overlap with a part of the scanning line 14 or the signal line 15 in a plan view. Further, the contours of the signal line 15, the source electrode 26, and the drain electrode 24 and the contours of the low-resistance semiconductor film 37, the semiconductor film 36, and the second gate insulating film 34 are formed so as to substantially coincide with each other.
【００１８】次に、アレイ基板のより詳細な構成を、ア
レイ基板の製造方法に沿って説明する。まず、図２
（ａ）に示すように、スパッタリングにより、ガラス基
板１０上にＭｏＷ合金膜を２５０ｎｍ厚で堆積した後、
レジストを塗布し、第１マスタパターンを用いて露光
し、現像し、第１レジストパターンを形成する。そし
て、この第１レジストパターンをマスクとしたパターニ
ング（第１パターニング）を経て、ガラス基板１０上に
複数の走査線１４および補助容量線３８を形成する。各
走査線１４は、ガラス基板１０の一端辺側に引き出され
た接続端部１４ａを有している。Next, a more detailed structure of the array substrate will be described along a method of manufacturing the array substrate. First, FIG.
As shown in (a), after depositing a MoW alloy film to a thickness of 250 nm on the glass substrate 10 by sputtering,
A resist is applied, exposed using the first master pattern, and developed to form a first resist pattern. Then, a plurality of scanning lines 14 and auxiliary capacitance lines 38 are formed on the glass substrate 10 through patterning (first patterning) using the first resist pattern as a mask. Each scanning line 14 has a connection end 14 a drawn out to one end side of the glass substrate 10.
【００１９】続いて、図２（ｂ）に示すように、ＣＶＤ
法により酸化シリコン膜あるいは酸窒化シリコン膜から
成る第１ゲート絶縁膜３２を１７５ｎｍ堆積する。弗酸
で第１ゲート絶縁膜３２の表面を処理した後、その上
に、５０ｎｍ厚の窒化シリコン膜から成る第２ゲート絶
縁膜３４、５０ｎｍ厚のａ−Ｓｉから成る半導体膜３
６、および３００ｎｍ厚の窒化シリコン膜から成るチャ
ネル保護被膜を、ＣＶＤ法により、大気に晒すことなく
連続的に成膜する。Subsequently, as shown in FIG.
A first gate insulating film 32 made of a silicon oxide film or a silicon oxynitride film is deposited by 175 nm by a method. After the surface of the first gate insulating film 32 is treated with hydrofluoric acid, a second gate insulating film 34 of 50 nm thick silicon nitride film and a semiconductor film 3 of 50 nm thick a-Si are formed thereon.
A channel protective film made of a silicon nitride film having a thickness of 6 or 300 nm is continuously formed by a CVD method without being exposed to the air.
【００２０】そして、この上にレジストを塗布し、走査
線１４をマスクとして利用する裏面露光技術により、走
査線１４に自己整合した第２レジストパターンを形成
し、この第２レジストパターンをマスクとしてチャネル
保護被膜をパターニング（第２パターニング）して、島
状のチャネル保護膜４０を形成する。Then, a resist is applied thereon, and a second resist pattern self-aligned with the scanning line 14 is formed by a backside exposure technique using the scanning line 14 as a mask, and the channel is formed using the second resist pattern as a mask. The protection film is patterned (second patterning) to form an island-shaped channel protection film 40.
【００２１】その後、図２（ｃ）に示すように、良好な
オーミックコンタクトが得られるように、半導体膜３７
の露出した表面を弗酸で処理し、その上に、不純物とし
てリンを含む５０ｎｍ厚のｎ＋ａ−Ｓｉから成る低抵抗
半導体膜３９をＣＶＤ法により堆積する。次に、約２５
０ｎｍ厚のＭｏ層、約２５００ｎｍ厚のＡｌ層、および
約５０ｎｍ厚のＭｏ層からなる積層膜５０を、スパッタ
ー法により堆積する。そして、レジストを塗布し、第３
マスタパターンを用いて露光、現像を行い、第３レジス
トパターンを形成し、この第２レジストパターンをマス
クとして、リン酸、硝酸、酢酸の混酸を用いてＭｏ／Ａ
ｌ／Ｍｏ積層膜５０をエッチングする。これにより、ソ
ース電極２６、ドレイン電極２４、およびドレイン電極
と一体の信号線を形成する。Thereafter, as shown in FIG. 2C, the semiconductor film 37 is formed so as to obtain a good ohmic contact.
The exposed surface is treated with hydrofluoric acid, and a low-resistance semiconductor film 39 made of n + a-Si having a thickness of 50 nm and containing phosphorus as an impurity is deposited thereon by CVD. Next, about 25
A laminated film 50 including a 0-nm-thick Mo layer, an approximately 2500-nm-thick Al layer, and an approximately 50-nm-thick Mo layer is deposited by a sputtering method. Then, a resist is applied, and the third
Exposure and development are performed using the master pattern to form a third resist pattern, and using this second resist pattern as a mask, Mo / A using a mixed acid of phosphoric acid, nitric acid, and acetic acid.
The 1 / Mo laminated film 50 is etched. Thus, a signal line integrated with the source electrode 26, the drain electrode 24, and the drain electrode is formed.
【００２２】続いて、第３レジストパターン、あるい
は、ソース電極２６、ドレイン電極２４、および信号線
をマスクとして、低抵抗半導体膜３７、半導体膜３６、
および第２ゲート絶縁膜３４をＰＥ法により一括してパ
ターニングする。この際、ＰＥの条件として、チャネル
保護膜４０とのエッチング選択性のある条件が必要不可
欠である。ガス比を ＨＣｌ／ＳＦ６／Ｈｅ：２００／１００／２００ｓｃｃ
ｍ の条件のもとエッチングを行った場合、選択比は１・３
以上となる。そのため、チャネル保護膜４０が過度にエ
ッチングされてその膜厚が１８０ｎｍ以下になることは
なく、液晶パネル表示特性の信頼性に影響を及ぼすこと
もない。なお、チャネル保護膜４０の過度のエッチング
を抑えるため、予め、チャネル保護膜４０をＮ２Ｏプラ
ズマ処理し、表面を５００Å厚程度の酸化膜に変質させ
てもよい。Subsequently, using the third resist pattern or the source electrode 26, the drain electrode 24, and the signal line as a mask, the low-resistance semiconductor film 37, the semiconductor film 36,
Then, the second gate insulating film 34 is collectively patterned by the PE method. At this time, the condition of PE having etching selectivity with the channel protective film 40 is indispensable as the condition of PE. Gas ratio HCl / SF6 / He: 200/100 / 200scc
When etching is performed under the condition of m, the selectivity is 1.3
That is all. Therefore, the channel protective film 40 is not excessively etched and its thickness does not become 180 nm or less, and the reliability of the liquid crystal panel display characteristics is not affected. Note that, in order to suppress excessive etching of the channel protective film 40, the channel protective film 40 may be previously subjected to N 2 O plasma treatment to transform the surface into an oxide film having a thickness of about 500 °.
【００２３】これにより、半導体膜３６、低抵抗半導体
膜３７、ソース電極２６、信号線１５、および信号線と
一体の接続端、および信号線と一体のドレイン電極２４
が形成される。同時に、上記第３レジストパターン以外
の、窒化シリコン膜からなる第２ゲート絶縁膜３４が完
全に除去される。Thus, the semiconductor film 36, the low-resistance semiconductor film 37, the source electrode 26, the signal line 15, the connection end integral with the signal line, and the drain electrode 24 integral with the signal line
Is formed. At the same time, the second gate insulating film 34 made of a silicon nitride film other than the third resist pattern is completely removed.
【００２４】そして、半導体膜３６、低抵抗半導体膜３
７、ソース電極２６、ドレイン電極２４、および第２ゲ
ート絶縁膜３４は、共通の第３レジストパターンに基い
てエッチングされるため、オーバエッチング量の相違に
より多少の段差は生じるが、ＴＦＴ２０の部分におい
て、ほぼ輪郭が一致して形成されている。Then, the semiconductor film 36 and the low-resistance semiconductor film 3
7, since the source electrode 26, the drain electrode 24, and the second gate insulating film 34 are etched based on the common third resist pattern, a slight level difference occurs due to a difference in the amount of over-etching. , Are formed so as to have substantially the same contour.
【００２５】続いて、図３（ａ）に示すように、上記基
板の全面に亘って、２００ｎｍ厚の窒化シリコン膜から
成る層間絶縁膜３０を堆積した後、レジストを塗布し、
第４マスタパターンを用いてレジストを露光、現像し、
第４レジストパターンを形成する。そして、ＢＨＦによ
るウェットエッチングにより層間絶縁膜３０を第４レジ
ストパターンに基いてパターニング（第４パターニン
グ）し、ソース電極４１に連通するコンタクトホール５
２、信号線４２の接続端に連通するコンタクトホール３
１（図１参照）を形成する。同時に、走査線１４の接続
端１４ａと対向する部位における第１ゲート絶縁膜３２
および層間絶縁膜３０を連続して一括除去し、コンタク
トホール３５を形成する。Subsequently, as shown in FIG. 3A, an interlayer insulating film 30 made of a silicon nitride film having a thickness of 200 nm is deposited over the entire surface of the substrate, and a resist is applied.
Expose and develop the resist using the fourth master pattern,
A fourth resist pattern is formed. Then, the interlayer insulating film 30 is patterned based on the fourth resist pattern (fourth patterning) by wet etching with BHF, and the contact holes 5 communicating with the source electrodes 41 are formed.
2. Contact hole 3 communicating with the connection end of signal line 42
1 (see FIG. 1). At the same time, the first gate insulating film 32 at a portion facing the connection end 14a of the scanning line 14
Then, the interlayer insulating film 30 is continuously and collectively removed to form a contact hole 35.
【００２６】その後、図３（ｂ）に示すように、上記基
板の全面に亘って４０ｎｍ厚のＩＴＯ膜をスパッターに
より堆積し、その上にレジストを塗布する。そして、第
５マスタパターンを用いてレジストを露光、現像して第
５レジストパターンを形成し、この第５レジストパター
ンに基いてＩＴＯ膜をパターニング（第５パターニン
グ）する。これにより、コンタクトホール５２を介して
ソース電極２６に導通した画素電極２８を形成し、これ
と同時に、コンタクトホール３５を介して走査線１４の
接続端１４ａに導通し画素電極２８と同一材料からなる
パッド部材３５ａ、並びに、コンタクトホール３１を介
して信号線１５の接続端に導通し画素電極２８と同一材
料からなるパッド部材３１ａを形成する。この後、必要
に応じて窒化シリコン膜等で保護膜を形成することによ
り、アレイ基板の製造が終了する。Then, as shown in FIG. 3B, an ITO film having a thickness of 40 nm is deposited over the entire surface of the substrate by sputtering, and a resist is applied thereon. Then, the resist is exposed and developed using the fifth master pattern to form a fifth resist pattern, and the ITO film is patterned (fifth patterning) based on the fifth resist pattern. As a result, the pixel electrode 28 electrically connected to the source electrode 26 via the contact hole 52 is formed, and at the same time, the pixel electrode 28 electrically connected to the connection end 14 a of the scanning line 14 via the contact hole 35 and is made of the same material as the pixel electrode 28. The pad member 35a and the pad member 31a made of the same material as the pixel electrode 28 are formed to be electrically connected to the connection end of the signal line 15 via the contact hole 31. Thereafter, a protective film is formed with a silicon nitride film or the like as necessary, thereby completing the manufacture of the array substrate.
【００２７】以上のように、上述したアレイ基板の製造
方法によれば、低抵抗半導体膜３７および半導体膜３６
をパターニングする際の条件として、チャネル保護膜４
０とのエッチング選択性のある条件を用いることによ
り、チャネル保護膜４０を必要以上にエッチングするこ
となく第２ゲート絶縁膜３２を完全に除去することがで
きる。そのため、ソース電極２６と画素電極２８との接
続用のコンタクトホール５２を形成する際、走査線の接
続端１４ａを露出するためのコンタクトホール３５をＢ
ＨＦウェッチングのみで一括して形成することができ
る。As described above, according to the above-described method for manufacturing an array substrate, the low-resistance semiconductor film 37 and the semiconductor film 36 are formed.
The conditions for patterning the channel protection film 4
By using a condition having an etching selectivity of 0, the second gate insulating film 32 can be completely removed without etching the channel protective film 40 more than necessary. Therefore, when forming the contact hole 52 for connection between the source electrode 26 and the pixel electrode 28, the contact hole 35 for exposing the connection end 14a of the scanning line is set to B
It can be formed collectively only by HF wetting.
【００２８】従って、走査線接続パッド用のコンタクト
ホール３５を形成するためのみに行うＣＤＥ工程を省略
でき、製造工程の簡略化を図り、生産性の向上および製
造コストの低減を図ることできる。同時に、チャネル保
護膜４０が過度に薄くなることを防止し、表示特性に関
する信頼性を確保することができる。また、補助容量線
３８上の領域においても第２ゲート絶縁膜３４が除去さ
れていることから、補助容量の拡大を図ることができ
る。Therefore, the CDE process performed only for forming the contact hole 35 for the scanning line connection pad can be omitted, and the manufacturing process can be simplified, and the productivity can be improved and the manufacturing cost can be reduced. At the same time, it is possible to prevent the channel protection film 40 from becoming excessively thin, and to ensure reliability regarding display characteristics. Further, since the second gate insulating film 34 is also removed in the region on the auxiliary capacitance line 38, the auxiliary capacitance can be increased.
【００２９】更に、ＣＤＥを省略することにより、ソー
ス電極２６に対応して層間絶縁膜３０に形成されたコン
タクトホール５２のサイドエッチング量を抑えることが
できる。その結果、ソース電極２６を必要以上に大きく
する必要がなく、上記アレイ基板を用いて液晶表示パネ
ルを構成した場合、高い開口率を維持することができ
る。Further, by omitting the CDE, the amount of side etching of the contact hole 52 formed in the interlayer insulating film 30 corresponding to the source electrode 26 can be suppressed. As a result, it is not necessary to make the source electrode 26 unnecessarily large, and a high aperture ratio can be maintained when a liquid crystal display panel is formed using the array substrate.
【００３０】なお、この発明は上述した実施の形態に限
定されることなく、この発明の範囲内で種々変形可能で
ある。例えば、上記実施の形態では、半導体膜をａ−Ｓ
ｉで構成する場合について説明したが、多結晶シリコン
膜等を用いても良いことは言うまでもない。また、ガラ
ス基板の周辺領域に駆動回路部を一体的に形成する構成
としても良い。The present invention is not limited to the above-described embodiment, but can be variously modified within the scope of the present invention. For example, in the above embodiment, the semiconductor film is a-S
Although the case of i is described, it goes without saying that a polycrystalline silicon film or the like may be used. Further, a configuration in which a drive circuit portion is integrally formed in a peripheral region of the glass substrate may be employed.
【００３１】[0031]
【発明の効果】以上詳述したように、この発明によれ
ば、エッチング工程を減らして製造工程の簡略化および
製造コストの低減を図ることができるとともに、コンタ
クトホールのサイドエッチング量を抑えることで開口率
の低下を招くことなく、液晶表示パネルの信頼性を確保
可能な表示装置用のアレイ基板の製造方法を提供するこ
とができる。As described above in detail, according to the present invention, the number of etching steps can be reduced to simplify the manufacturing steps and reduce the manufacturing cost, and the side etching amount of the contact holes can be reduced. A method for manufacturing an array substrate for a display device that can ensure the reliability of a liquid crystal display panel without causing a decrease in aperture ratio can be provided.
【図１】この発明の実施例に係る製造方法により製造さ
れるアレイ基板を示す断面図。FIG. 1 is a sectional view showing an array substrate manufactured by a manufacturing method according to an embodiment of the present invention.
【図２】上記アレイ基板の製造プロセスを説明するため
の断面図。FIG. 2 is a cross-sectional view for explaining a manufacturing process of the array substrate.
【図３】上記アレイ基板の製造プロセスを説明するため
の断面図。FIG. 3 is a cross-sectional view for explaining a manufacturing process of the array substrate.
１０…ガラス基板 １４…走査線 １４ａ…走査線接続端 １５…信号線 １６…信号線接続パッド １８…走査線接続パッド ２０…ＴＦＴ ２４…ドレイン電極 ２６…ソース電極 ２８…画素電極 ３１、３５、５２…コンタクトホール ３０…層間絶縁膜 ３２…第１ゲート絶縁膜 ３４…第２ゲート絶縁膜 ３６…半導体膜 ３７…低抵抗半導体膜 ４０…チャネル保護膜 DESCRIPTION OF SYMBOLS 10 ... Glass substrate 14 ... Scan line 14a ... Scan line connection terminal 15 ... Signal line 16 ... Signal line connection pad 18 ... Scan line connection pad 20 ... TFT 24 ... Drain electrode 26 ... Source electrode 28 ... Pixel electrode 31, 35, 52 ... contact hole 30 ... interlayer insulating film 32 ... first gate insulating film 34 ... second gate insulating film 36 ... semiconductor film 37 ... low-resistance semiconductor film 40 ... channel protective film
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/3065 Ｈ０１Ｌ 21/88 Ｄ ５Ｆ１１０ 21/3213 21/90 Ｃ 21/768 29/78 ６２７Ｃ (71)出願人 390009531 インターナショナル・ビジネス・マシーン ズ・コーポレーション ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮ ＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯ ＲＡＴＩＯＮ アメリカ合衆国10504、ニューヨーク州 アーモンク ニュー オーチャード ロー ド (72)発明者 平原 東晃 兵庫県姫路市余部区上余部50番地 株式会 社東芝姫路工場内 (72)発明者 岡島 謙二 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社野洲事業所 内 Ｆターム(参考） 2H092 GA59 JA26 JA34 JA37 JA41 JA46 JB01 JB22 JB31 JB61 KA05 KA19 KB05 KB14 KB24 MA15 MA18 NA07 NA28 4M104 AA01 AA09 AA10 BB01 BB16 BB18 BB36 CC01 CC05 DD09 DD17 DD22 DD37 DD43 DD64 DD65 DD67 EE08 EE17 FF13 FF17 FF30 GG20 HH20 5C094 AA10 AA31 AA43 AA44 BA03 BA43 CA19 DA09 DA13 DB01 DB04 FA01 FA02 FB02 FB04 FB05 FB12 FB14 FB15 GB10 5F004 AA05 DA18 DA22 DA29 DB02 DB03 DB07 EA23 EB02 5F033 GG04 HH04 HH05 HH08 HH20 HH22 HH38 JJ01 JJ04 JJ05 JJ08 JJ20 JJ38 KK01 KK04 KK05 KK08 KK20 KK22 LL04 MM08 PP06 PP15 QQ08 QQ09 QQ10 QQ12 QQ15 QQ19 QQ37 QQ92 QQ98 RR06 SS11 VV07 VV15 XX33 XX34 5F110 AA16 AA30 BB01 BB02 CC07 DD02 DD03 EE06 FF02 FF03 FF04 FF09 FF29 FF40 GG02 GG13 GG15 GG44 HK03 HK04 HK09 HK14 HK16 HK22 HK25 HK33 HK34 HK41 HL07 HL23 NN03 NN04 NN14 NN16 NN24 NN35 NN72 NN73 QQ01 QQ04 QQ05 QQ09 QQ12 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01L 21/3065 H01L 21/88 D 5F110 21/3213 21/90 C 21/768 29/78 627C (71) Applicant 390009531 International Business Machines Corporation INTERNATIONAL BUSINESS ESS MASCHINES CORPORATION United States 10504, Armonk New Orchard Road, New York, New York (72) Inventor Toko Hirahara 50-Kamiyome Himeji, Yoyo-ku, Himeji-shi, Hyogo, Japan Inside the factory (72) Inventor Kenji Okajima 800 Miyake, Yasu-cho, Yasu-gun, Yasu-gun, Shiga F-term (reference) 2H092 GA59 JA26 JA 34 JA37 JA41 JA46 JB01 JB22 JB31 JB61 KA05 KA19 KB05 KB14 KB24 MA15 MA18 NA07 NA28 4M104 AA01 AA09 AA10 BB01 BB16 BB18 BB36 CC01 CC05 DD09 DD17 DD22 DD37 DD43 DD64 DD65 DD67 EE08 EE17 FF13 A17A43A30A43A20A DA09 DA13 DB01 DB04 FA01 FA02 FB02 FB04 FB05 FB12 FB14 FB15 GB10 5F004 AA05 DA18 DA22 DA29 DB02 DB03 DB07 EA23 EB02 5F033 GG04 HH04 HH05 HH08 HH20 HH22 HH38 JJ01 JJ04 JJ05 KK08 KK08 KK08 KK08 KK08 KK08 KK20 QQ12 QQ15 QQ19 QQ37 QQ92 QQ98 RR06 SS11 VV07 VV15 XX33 XX34 5F110 AA16 AA30 BB01 BB02 CC07 DD02 DD03 EE06 FF02 FF03 FF04 FF09 FF29 NN40 HK02 HK14 HK04 NN33 NN40 NN73 QQ01 QQ04 QQ05 QQ09 QQ12
Claims (7)
縁膜および第２絶縁膜と、上記第２絶縁膜上に配置され
た半導体膜と、上記半導体膜に電気的に接続されたソー
ス電極およびドレイン電極と、上記ソース電極およびド
レイン電極と上記半導体膜との間に介挿された低抵抗半
導体膜と、を含んだ薄膜トランジスタと、 上記ドレイン電極から導出し上記走査線と略直交して延
びた信号線と、 上記走査線、ソース電極、ドレイン電極、及び信号線を
覆った第３絶縁膜と、 上記第３絶縁膜上に配置され、上記ソース電極と電気的
に接続された画素電極と、を備えたマトリクスアレイ基
板の製造方法において、 上記基板上に走査線を形成する工程と、 上記基板上に、上記走査線に重ねて上記第１絶縁膜、第
２絶縁膜、半導体膜、および金属膜を堆積する工程と、 上記金属薄膜、上記半導体膜、および上記第２絶縁膜を
同一パターンに基づいて上記第１絶縁膜が露出するまで
パターニングして上記信号線、上記ソース電極及びドレ
イン電極を形成する工程と、 上記走査線、ソース電極、ドレイン電極、及び信号線を
覆う第３絶縁膜を堆積する工程と、 上記ソース電極上の上記第３絶縁膜にコンタクトホール
を形成する工程と、 上記コンタクトホールを介して上記ソース電極に電気的
に接続される画素電極を形成する工程と、 を備えたことを特徴とするマトリクスアレイ基板の製造
方法。A scanning line disposed on the substrate; a first insulating film and a second insulating film stacked on the substrate so as to overlap the scanning line; and a scanning line disposed on the second insulating film. A thin film transistor including a semiconductor film, a source electrode and a drain electrode electrically connected to the semiconductor film, and a low-resistance semiconductor film interposed between the source electrode and the drain electrode and the semiconductor film; A signal line derived from the drain electrode and extending substantially orthogonal to the scanning line; a third insulating film covering the scanning line, the source electrode, the drain electrode, and the signal line; A method of manufacturing a matrix array substrate, comprising: a pixel electrode that is disposed and electrically connected to the source electrode; and a step of forming a scanning line on the substrate; and overlapping the scanning line on the substrate. Above Depositing a film, a second insulating film, a semiconductor film, and a metal film; and patterning the metal thin film, the semiconductor film, and the second insulating film based on the same pattern until the first insulating film is exposed. Forming the signal line, the source electrode, and the drain electrode by depositing a third insulating film covering the scanning line, the source electrode, the drain electrode, and the signal line; and forming the third insulating film on the source electrode. A method for manufacturing a matrix array substrate, comprising: a step of forming a contact hole in an insulating film; and a step of forming a pixel electrode electrically connected to the source electrode through the contact hole.
域を有し、上記コンタクトホール形成工程において、上
記走査線の端部領域上の上記第１及び第３絶縁膜に開口
を形成することを特徴とする請求項１に記載のマトリク
スアレイ基板の製造方法。2. The method according to claim 1, wherein the scanning line has an end region extending to an end of the substrate, and in the contact hole forming step, an opening is formed in the first and third insulating films on the end region of the scanning line. The method for manufacturing a matrix array substrate according to claim 1, wherein the substrate is formed.
エッチングによることを特徴とする請求項２記載のマト
リクスアレイ基板の製造方法。3. The method according to claim 2, wherein said contact hole forming step is performed by wet etching.
線を形成する工程はドライエッチングによることを特徴
とする請求項１記載のマトリクスアレイ基板の製造方
法。4. The method according to claim 1, wherein the step of forming the source electrode, the drain electrode, and the signal line is performed by dry etching.
膜上に上記走査線に対応した保護膜を形成する工程を含
むことを特徴とする請求項１記載のマトリクスアレイ基
板の製造方法。5. The method according to claim 1, further comprising the step of forming a protective film corresponding to the scanning line on the semiconductor film before depositing the metal thin film.
コンを主体とした膜であることを特徴とする請求項５記
載のマトリクスアレイ基板の製造方法。6. The method according to claim 5, wherein said second insulating film and said protective film are films mainly composed of silicon nitride.
線を形成する工程が、ＨＣｌ及びＳＦ６を含むガスに基
づくドライエッチングによることを特徴とする請求項６
記載のマトリクスアレイ基板の製造方法。7. The method according to claim 6, wherein the step of forming the source electrode, the drain electrode, and the signal line is performed by dry etching based on a gas containing HCl and SF6.
A manufacturing method of the matrix array substrate described in the above.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001084985A JP2002289857A (en) | 2001-03-23 | 2001-03-23 | Manufacturing method of matrix array substrate |
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Publications (1)
| Publication Number | Publication Date |
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|---|---|---|---|
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| JP (1) | JP2002289857A (en) |
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