JP2002287978A - コンピュータにおいてコードを安全に初期化するための方法およびシステム - Google Patents

Abstract

(57)【要約】 【課題】 コンピュータにおいてコードを安全に初期化
するための方法およびシステムを提供する。 【解決手段】 メモリコントローラ１０６は、ＣＰＵお
よび他のＩ／Ｏバスマスタがコード（たとえば、トラス
テッドコア）初期化プロセス中にメモリ１１０にアクセ
スするのを防止する。メモリコントローラ１０６は、Ｃ
ＰＵをコンピュータにおいてリセットし、ＣＰＵがメモ
リの特定の場所（ＣＰＵに対してメモリコントローラに
よって識別される）でアクセスを開始できるようにす
る。初期化プロセスがそのＣＰＵによって実行された
後、コードは動作状態であり、他のいかなるＣＰＵも
（リセットされた後に）メモリにアクセスすることがで
き、（開始されたコードによって課せられたいかなる制
御も受ける）他のいかなるバスマスタもメモリ１１０に
アクセスすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、安全なコード実行
に関し、より詳細には、コンピュータにおいてコードを
安全に初期化するための方法およびシステムに関する。

【０００２】

【従来の技術】人々がコンピュータを信用できるように
することは、ますます重要なゴールとなってきている。
この信用は一般に、コンピュータが格納あるいは受信す
る情報を正しく使用することを信用できることに集中し
ている。厳密にこの信用が何を内含するかは、環境に基
づいて変わる可能性がある。たとえば、マルチメディア
コンテンツプロバイダは、コンピュータが不適切にそれ
らのコンテンツをコピーしないことを信用できることを
望む。もう１つの例として、ユーザは自分のコンピュー
タが内密の金融情報（たとえば、銀行口座番号）を適切
な宛先のみに転送すること（たとえば、この情報を自分
の銀行に渡すことはできるが、それ以外のところには渡
すことができないようにすること）を信用できることを
望む。残念ながら、大抵のコンピュータの一般に開かれ
た特性が与えられると、幅広い範囲のアプリケーション
を大抵の現在のコンピュータ上で、ユーザが知ることな
く実行させることができ、これらのアプリケーションが
この信用を損なう（たとえば、ユーザの金融情報を、あ
る他の宛先へ不当な使用のために転送する）おそれがあ
る。

【０００３】これらの信用の問題に対処するため、コン
ピュータまたはその一部を信用できるようにする、異な
る機構が提案されている（また、新しい機構が開発され
ている）。一般に、これらの機構は、ある種類の認証手
順を内含しており、コンピュータが、少なくともその一
部（たとえば、メモリのある領域、あるアプリケーショ
ンなど）が少なくともそれらがそれら自体を提示するも
のと同じように信用できること（たとえば、コンピュー
タまたはアプリケーションが実際に、それが主張するも
のであること）を認証あるいは証明することができる。
すなわち、これらの機構は、不当なアプリケーションが
別のアプリケーションのふりをすること（あるいは、コ
ンピュータが別のコンピュータのふりをできるようにす
ること）を防止する。このような機構を確立することが
できるようになった後、ユーザまたは他者（たとえば、
コンテンツプロバイダ）が、特定のアプリケーションを
信用できるものとして受け入れるかどうかについての判
断を行うことができる（たとえば、コンピュータが、特
定のアプリケーションがそれ自体の主張するアプリケー
ションであるという、コンテンツプロバイダの満足を証
明することができるようになった後、マルチメディアコ
ンテンツプロバイダが、特定のアプリケーションを信用
できるものとして受け入れることができる）。しかし、
このような機構をコンピュータ上に設置することは困難
である可能性があり、これは、この機構に干渉する不当
なアプリケーション（たとえば、信用されている機構の
ふりをする不当なアプリケーション）に対する保護が必
要となるからである。

【０００４】１つの解決策は、コンピュータをブートす
るための信用できる機構を含むコンピュータを構築する
ことである。しかし、コンピュータをブートすること
は、典型的には、様々なコード片を使用することを含
み、これはしばしば基本入出力システム（ＢＩＯＳ）と
呼ばれ、また、潜在的に多数のオプションの読取り専用
メモリ（ＲＯＭ）またはＢＩＯＳ拡張機能を使用するこ
とを含み、これはオペレーティングシステムをある他の
記憶デバイス（典型的にはハードディスクドライブ）か
らロードするように動作する。したがって、コンピュー
タをブートするための信用できる機構は、ＢＩＯＳが信
用できるものであり、オプションの各ＲＯＭが信用でき
るものであり、各ＢＩＯＳ拡張機能が信用できるもので
あることを、信用できるオペレーティングシステムをコ
ンピュータにロードできるようになる前に必要とする。
これらの各構成要素を信用できるものにすることが困難
であるだけでなく、ＢＩＯＳ、オプションのＲＯＭ、お
よびＢＩＯＳ拡張機能が頻繁に、コンピュータにおいて
再書き込みすることができるデバイス（たとえば、フラ
ッシュメモリ）上に格納され、したがって、これらの保
全性が損なわれる。したがって、コンピュータをブート
するための信用できる機構を含むコンピュータを構築す
ることは、問題がある可能性がある。

【０００５】

【発明が解決しようとする課題】よって本発明の目的
は、これらの欠点に対処し、コンピュータにおいてコー
ドを安全に初期化するための方法およびシステムを提供
することにある。

【０００６】

【課題を解決するための手段】コンピュータにおいてコ
ードを安全に初期化できるようにするための方法および
システムが本明細書に記載されている。

【０００７】本発明の一形態によれば、メモリコントロ
ーラが、ＣＰＵおよび他のＩ／Ｏバスマスタがコード
（たとえば、ＯＳ、マイクロカーネル、または他のトラ
ステッドコア）初期化プロセス中にメモリにアクセスす
るのを防止する。メモリコントローラは、ＣＰＵをコン
ピュータにおいてリセットし、ＣＰＵがメモリの特定の
場所（ＣＰＵに対してメモリコントローラによって識別
される）でアクセスを開始できるようにする。初期化プ
ロセスがそのＣＰＵによって実行された後、コードが動
作状態であり、他のいかなるＣＰＵも（リセットされた
後に）メモリにアクセスすることができ、（開始された
コードによって課せられたいかなる制御も受ける）他の
いかなるバスマスタもメモリにアクセスすることができ
る。

【０００８】請求項１に係る本発明は、１つまたは複数
のコンピュータ可読媒体であって、コンピュータの１つ
または複数のプロセッサによって実行されたとき、前記
コンピュータの動作を、信用されていないコードに基づ
いて開始できるようにすること、前記信用されていない
コードの制御下で、トラステッドコアをメモリにロード
すること、前記コンピュータにおける１つまたは複数の
中央処理装置の各々および１つまたは複数のバスマスタ
の各々が前記メモリにアクセスするのを防止すること、
前記１つまたは複数の中央処理装置の各々をリセットす
ること、１つの中央処理装置が前記メモリにアクセス
し、かつ前記トラステッドコアを初期化するためにトラ
ステッドコア初期化コードを実行できるようにするこ
と、および、前記トラステッドコアの実行が初期化され
た後、前記コンピュータにおける他のいかなる中央処理
装置およびいかなるバスマスタも前記メモリにアクセス
できるようにすることを含む動作を前記１つまたは複数
のプロセッサに実行させる複数の命令が格納されている
ことを特徴とする１つまたは複数のコンピュータ可読媒
体である。

【０００９】請求項２に係る本発明は、前記１つまたは
複数のプロセッサは、１つまたは複数のメモリコントロ
ーラの１つまたは複数のコントローラを含むことを特徴
とする請求項１に記載の１つまたは複数のコンピュータ
可読媒体である。

【００１０】請求項３に係る本発明は、前記１つまたは
複数のメモリコントローラは、前記１つまたは複数の中
央処理装置の間で分散されていることを特徴とする請求
項２に記載の１つまたは複数のコンピュータ可読媒体で
ある。

【００１１】請求項４に係る本発明は、前記複数の命令
は、前記１つまたは複数のメモリコントローラによって
実行されるマイクロコードを含むことを特徴とする請求
項２に記載の１つまたは複数のコンピュータ可読媒体で
ある。

【００１２】請求項５に係る本発明は、前記信用されて
いないコードは、基本入出力システム（ＢＩＯＳ）から
のコードおよび複数のオプションの読取り専用メモリ
（ＲＯＭ）からのコードを含むことを特徴とする請求項
１に記載の１つまたは複数のコンピュータ可読媒体であ
る。

【００１３】請求項６に係る本発明は、前記防止するこ
とは、前記１つまたは複数の中央処理装置の各々および
前記１つまたは複数のバスマスタの各々が前記メモリに
アクセスすることを、前記１つまたは複数の中央処理装
置の１つから受信された、トラステッドコア初期化コマ
ンドに応答して、防止することを含むことを特徴とする
請求項１に記載の１つまたは複数のコンピュータ可読媒
体である。

【００１４】請求項７に係る本発明は、前記トラステッ
ドコアをロードすることは、前記トラステッドコアの異
なる部分を複数の異なるソースからコピーすることを含
むことを特徴とする請求項１に記載の１つまたは複数の
コンピュータ可読媒体である。

【００１５】請求項８に係る本発明は、前記トラステッ
ドコアをロードすることは、前記トラステッドコアの異
なる部分を１つまたは複数のソースからコピーするこ
と、および、前記異なる部分を結合して前記トラステッ
ドコアを組み立てることを含むことを特徴とする請求項
１に記載の１つまたは複数のコンピュータ可読媒体であ
る。

【００１６】請求項９に係る本発明は、前記異なる部分
を結合することは、前記異なる部分のビットの排他的論
理和を取ることを含むことを特徴とする請求項１に記載
の１つまたは複数のコンピュータ可読媒体である。

【００１７】請求項１０に係る本発明は、前記トラステ
ッドコアをロードすることは、前記トラステッドコアの
少なくとも一部を、ローカルの大容量記憶デバイスから
前記メモリにコピーすることを含むことを特徴とする請
求項１に記載の１つまたは複数のコンピュータ可読媒体
である。

【００１８】請求項１１に係る本発明は、前記トラステ
ッドコアをロードすることは、前記トラステッドコアの
少なくとも一部を、リモートデバイスから前記メモリに
コピーすることを含むことを特徴とする請求項１に記載
の１つまたは複数のコンピュータ可読媒体である。

【００１９】請求項１２に係る本発明は、前記トラステ
ッドコアをロードすることは、前記トラステッドコアの
少なくとも一部を、前記コンピュータのチップからコピ
ーすることを含むことを特徴とする請求項１に記載の１
つまたは複数のコンピュータ可読媒体である。

【００２０】請求項１３に係る本発明は、前記防止する
ことは、前記１つまたは複数の中央処理装置および前記
１つまたは複数のバスマスタからの、前記メモリへのア
クセスのためのすべての要求を無視することを含むこと
を特徴とする請求項１に記載の１つまたは複数のコンピ
ュータ可読媒体である。

【００２１】請求項１４に係る本発明は、前記複数の命
令はさらに、前記メモリにおける前記トラステッドコア
の暗号化措置を抽出すること、および前記抽出された暗
号化措置を格納することを含む動作を前記１つまたは複
数のプロセッサに実行させることを特徴とする請求項１
に記載の１つまたは複数のコンピュータ可読媒体であ
る。

【００２２】請求項１５に係る本発明は、前記複数の命
令はさらに、暗号化プロセッサをリセットすること、前
記暗号化プロセッサに、前記暗号化措置を抽出するよう
に要求すること、および前記抽出された暗号化措置を、
前記暗号化プロセッサから受信することを含む動作を前
記１つまたは複数のプロセッサに実行させることを特徴
とする請求項１４に記載の１つまたは複数のコンピュー
タ可読媒体である。

【００２３】請求項１６に係る本発明は、前記１つまた
は複数の中央処理装置の各々をリセットすることは、プ
ロセッサバスリセット信号を前記１つまたは複数の中央
処理装置の各々にアサートすることを含むことを特徴と
する請求項１に記載の１つまたは複数のコンピュータ可
読媒体である。

【００２４】請求項１７に係る本発明は、前記複数の命
令はさらに、中央処理装置リセットベクトルを、初期化
ベクトルにマップすること、前記中央処理装置リセット
ベクトルに対応する読取り要求を、前記１つの中央処理
装置から受信すること、前記読取り要求に応答して、前
記初期化ベクトルを前記１つの中央処理装置に返すこ
と、および前記１つの中央処理装置は、前記初期化ベク
トルで開始して、前記メモリにアクセスできるようにす
ることを含む動作を前記１つまたは複数のプロセッサに
実行させることを特徴とする請求項１に記載の１つまた
は複数のコンピュータ可読媒体である。

【００２５】請求項１８に係る本発明は、前記初期化ベ
クトルは、前記メモリにおける前記トラステッドコード
内のアドレスであることを特徴とする請求項１７に記載
の１つまたは複数のコンピュータ可読媒体である。

【００２６】請求項１９に係る本発明は、前記複数の命
令はさらに、前記中央処理装置リセットベクトルを、追
加の中央処理装置開始ベクトルに、前記初期化ベクトル
を前記１つの中央処理装置に返した後に再マップするこ
と、および別の中央処理装置からの、前記中央処理装置
リセットベクトルに対応する、他のいかなる読取り要求
にも応答して、前記追加の中央処理装置開始ベクトルを
返すことを含む動作を前記１つまたは複数のプロセッサ
に実行させることを特徴とする請求項１７に記載の１つ
または複数のコンピュータ可読媒体である。

【００２７】請求項２０に係る本発明は、前記初期化ベ
クトルは、前記メモリにおける前記トラステッドコード
内のアドレスであり、前記追加の中央処理装置開始ベク
トルおよび前記初期化ベクトルは、前記メモリにおける
前記トラステッドコード内の異なるアドレスであること
を特徴とする請求項１９に記載の１つまたは複数のコン
ピュータ可読媒体である。

【００２８】請求項２１に係る本発明は、前記初期化ベ
クトルおよび前記追加の中央処理装置開始ベクトルは、
前記トラステッドコアから得られることを特徴とする請
求項１９に記載の１つまたは複数のコンピュータ可読媒
体である。

【００２９】請求項２２に係る本発明は、前記複数の命
令はさらに、マイクロコードを、前記メモリにおけるト
ラステッドコアから前記１つの中央処理装置へ、前記中
央処理装置をリセットした後にロードすることを含む動
作を前記１つまたは複数のプロセッサに実行させること
を特徴とする請求項１に記載の１つまたは複数のコンピ
ュータ可読媒体である。

【００３０】請求項２３に係る本発明は、信用できない
コードに基づいて、コンピュータをブートするステップ
と、トラステッドコアをメモリにロードするステップ
と、前記トラステッドコアの安全な実行を開始するステ
ップとを含むことを特徴とする方法である。

【００３１】請求項２４に係る本発明は、前記トラステ
ッドコアの実行を終了することができるようにするステ
ップと、前記トラステッドコアの安全な実行を、前記コ
ンピュータをリブートすることなく、再び開始するステ
ップとをさらに含むことを特徴とする請求項２３に記載
の方法である。

【００３２】請求項２５に係る本発明は、前記トラステ
ッドコアの実行を終了することができるようにするステ
ップと、別のトラステッドコアをメモリにロードするス
テップと、前記他のトラステッドコアの安全な実行を開
始するステップとをさらに含むことを特徴とする請求項
２３に記載の方法である。

【００３３】請求項２６に係る本発明は、前記トラステ
ッドコアおよび前記他のトラステッドコアは、同じトラ
ステッドコアの異なるバージョンであることを特徴とす
る請求項２５に記載の方法である。

【００３４】請求項２７に係る本発明は、前記開始する
ステップは、前記トラステッドコアの安全な実行を、前
記１つまたは複数の中央処理装置の１つから受信され
た、トラステッドコア初期化コマンドに応答して、開始
するステップを含むことを特徴とする請求項２３に記載
の方法である。

【００３５】請求項２８に係る本発明は、前記開始する
ステップは、前記トラステッドコアの安全な実行を、前
記コンピュータにおけるプロセッサによってサポートさ
れるいかなる追加のバストランザクションも必要とする
ことなく、開始するステップを含むことを特徴とする請
求項２３に記載の方法である。

【００３６】請求項２９に係る本発明は、前記トラステ
ッドコアの安全な実行を開始するステップは、前記コン
ピュータにおける１つまたは複数の中央処理装置の各々
が前記メモリにアクセスするのを防止するステップと、
前記コンピュータにおける１つまたは複数のバスマスタ
の各々が前記メモリにアクセスするのを防止するステッ
プと、前記１つまたは複数の中央処理装置の各々をリセ
ットするステップと、１つの中央処理装置が前記メモリ
にアクセスし、かつトラステッドコア初期化プロセスを
実行できるようにするステップと、前記トラステッドコ
ア初期化プロセスの実行後、他のいかなる中央処理装置
およびいかなる前記１つまたは複数のバスマスタも前記
メモリにアクセスできるようにするステップとを含むこ
とを特徴とする請求項２３に記載の方法である。

【００３７】請求項３０に係る本発明は、中央処理装置
リセットベクトルを、初期化ベクトルにマップするステ
ップと、前記中央処理装置リセットベクトルに対応する
読取り要求を、前記１つの中央処理装置から受信するス
テップと、前記読取り要求に応答して、前記初期化ベク
トルを前記１つの中央処理装置に返すステップと、前記
１つの中央処理装置が、前記初期化ベクトルで開始し
て、前記メモリにアクセスできるようにするステップと
をさらに含むことを特徴とする請求項２９に記載の方法
である。

【００３８】請求項３１に係る本発明は、前記初期化ベ
クトルは、前記メモリにおける前記トラステッドコード
内のアドレスであることを特徴とする請求項３０に記載
の方法である。

【００３９】請求項３２に係る本発明は、前記中央処理
装置リセットベクトルを、追加の中央処理装置開始ベク
トルに、前記初期化ベクトルを前記１つの中央処理装置
に返した後に再マップするステップと、別の中央処理装
置からの、前記中央処理装置リセットベクトルに対応す
る、他のいかなる読取り要求にも応答して、前記追加の
中央処理装置開始ベクトルを返すステップとをさらに含
むことを特徴とする請求項３０に記載の方法である。

【００４０】請求項３３に係る本発明は、前記初期化ベ
クトルは、前記メモリにおける前記トラステッドコード
内のアドレスであり、前記追加の中央処理装置開始ベク
トルおよび前記初期化ベクトルは、前記メモリにおける
前記トラステッドコード内の異なるアドレスであること
を特徴とする請求項３２に記載の方法である。

【００４１】請求項３４に係る本発明は、前記トラステ
ッドコアをロードするステップは、前記トラステッドコ
アの異なる部分を、ローカルの大容量記憶デバイス、リ
モートデバイスおよびローカルのチップセットのうちの
１つまたは複数を含む、複数の異なるソースからコピー
するステップを含むことを特徴とする請求項２３に記載
の方法である。

【００４２】請求項３５に係る本発明は、プロセッサに
よって、請求項２３に記載の方法を実行するように実行
可能であるコンピュータプログラムを含むことを特徴と
する１つまたは複数のコンピュータ可読メモリである。

【００４３】請求項３６に係る本発明は、コンピュータ
が、信用できないコードに基づいて、動作を開始できる
ようにするステップと、前記信用できないコードの制御
下で、追加のコードをメモリにロードするステップと、
前記追加のコードの実行を、前記コンピュータにおける
前記信用できないコードにも関わらず、安全な方法にお
いて開始するステップとを含むことを特徴とする方法で
ある。

【００４４】請求項３７に係る本発明は、前記開始する
ステップは、前記追加のコードの実行を、前記コンピュ
ータにおける前記信用できないコードおよび前記コンピ
ュータの他の先に存在する状態にも関わらず、安全な方
法において開始するステップをさらに含むことを特徴と
する請求項３６に記載の方法である。

【００４５】請求項３８に係る本発明は、前記追加のコ
ードの実行を安全な方法において開始するステップは、
前記コンピュータにおける１つまたは複数の中央処理装
置の各々が前記メモリにアクセスするのを防止するステ
ップと、前記コンピュータにおける１つまたは複数のバ
スマスタの各々が前記メモリにアクセスするのを防止す
るステップと、前記１つまたは複数の中央処理装置の各
々をリセットするステップと、１つの中央処理装置が前
記メモリにアクセスし、コード初期化プロセスを実行で
きるようにするステップと、前記コード初期化プロセス
の実行後、他のいかなる中央処理装置およびいかなる前
記１つまたは複数のバスマスタも前記メモリにアクセス
できるようにするステップとを含むことを特徴とする請
求項３６に記載の方法である。

【００４６】請求項３９に係る本発明は、前記開始する
ステップは、前記追加のコードの実行を、前記コンピュ
ータにおけるプロセッサによってサポートされるいかな
る追加のバストランザクションも必要とすることなく、
安全な方法において開始するステップを含むことを特徴
とする請求項３６に記載の方法である。

【００４７】請求項４０に係る本発明は、中央処理装置
リセットベクトルを、初期化ベクトルにマップするステ
ップと、前記中央処理装置リセットベクトルに対応する
読取り要求を、前記１つの中央処理装置から受信するス
テップと、前記読取り要求に応答して、前記初期化ベク
トルを前記１つの中央処理装置に返すステップと、前記
１つの中央処理装置が、前記初期化ベクトルで開始し
て、前記メモリにアクセスできるようにするステップと
をさらに含むことを特徴とする請求項３６に記載の方法
である。

【００４８】請求項４１に係る本発明は、前記中央処理
装置リセットベクトルを、追加の中央処理装置開始ベク
トルに、前記初期化ベクトルを前記１つの中央処理装置
に返した後に再マップするステップと、別の中央処理装
置からの、前記中央処理装置リセットベクトルに対応す
る、他のいかなる読取り要求にも応答して、前記追加の
中央処理装置開始ベクトルを返すステップとをさらに含
むことを特徴とする請求項４０に記載の方法である。

【００４９】請求項４２に係る本発明は、前記トラステ
ッドコアを、中央処理装置がリセットされた後に実行を
開始するアドレスに現れるように、再マップするステッ
プをさらに含むことを特徴とする請求項３６に記載の方
法である。

【００５０】請求項４３に係る本発明は、中央処理装置
から、中央処理装置リセットベクトルに対応する読取り
要求を受信するステップと、前記読取り要求に、前記中
央処理装置に前記トラステッドコアの開始場所へジャン
プさせるための命令により応答するステップとをさらに
含むことを特徴とする請求項３６に記載の方法である。

【００５１】請求項４４に係る本発明は、前記追加のコ
ードをロードするステップは、前記追加のコードの異な
る部分を、ローカルの大容量記憶デバイス、リモートデ
バイスおよびローカルのチップセットのうちの１つまた
は複数を含む、複数の異なるソースからコピーするステ
ップを含むことを特徴とする請求項３６に記載の方法で
ある。

【００５２】請求項４５に係る本発明は、プロセッサに
よって、請求項３６に記載の方法を実行するように実行
可能であるコンピュータプログラムを含むことを特徴と
する１つまたは複数のコンピュータ可読メモリである。

【００５３】請求項４６に係る本発明は、プロセッサと
の通信を可能にするための第１のインターフェースと、
システムメモリとの通信を可能にするための第２のイン
ターフェースと、前記第１のインターフェースおよび前
記第２のインターフェースに結合され、プロセッサをリ
セットするため、かつ、前記プロセッサがコード初期化
プロセスを実行できるようにし、他のいかなるプロセッ
サもが前記システムメモリにアクセスするのを防止する
ための、コントローラとを含むことを特徴とするメモリ
コントローラである。

【００５４】請求項４７に係る本発明は、前記メモリコ
ントローラはプロセッサに含まれることを特徴とする請
求項４６に記載のメモリコントローラである。

【００５５】請求項４８に係る本発明は、前記第１のイ
ンターフェースは、プロセッサバスインターフェースを
含むことを特徴とする請求項４６に記載のメモリコント
ローラである。

【００５６】請求項４９に係る本発明は、前記メモリコ
ントローラは、前記プロセッサバスインターフェースを
必要とすることなく、前記プロセッサバス上のいかなる
追加のコマンドもサポートするように動作することを特
徴とする請求項４８に記載のメモリコントローラであ
る。

【００５７】請求項５０に係る本発明は、前記システム
メモリは、ダイナミックランダムアクセスメモリを含む
ことを特徴とする請求項４６に記載のメモリコントロー
ラである。

【００５８】請求項５１に係る本発明は、前記コントロ
ーラはさらに、前記プロセッサが前記コード初期化プロ
セスを実行できるようにし、いかなるバスマスタもが前
記システムメモリにアクセスするのを防止するためのも
のであることを特徴とする請求項４６に記載のメモリコ
ントローラである。

【００５９】請求項５２に係る本発明は、前記コントロ
ーラはさらに、前記プロセッサが前記コード初期化プロ
セスを実行できるようにする前に、前記メモリコントロ
ーラに結合された、他のいかなるプロセッサをもリセッ
トし、前記１つの処理が前記コード初期化プロセスを実
行するまで、前記メモリコントローラに結合された、他
のいかなるプロセッサおよびいかなるバスマスタもが、
前記システムメモリにアクセスするのを防止し、前記コ
ード初期化プロセスの実行後、前記メモリコントローラ
に結合された、他のいかなる中央処理装置、および、前
記メモリコントローラに結合されたいかなるバスマスタ
も前記メモリにアクセスできるようにするためのもので
あることを特徴とする請求項４６に記載のメモリコント
ローラである。

【００６０】請求項５３に係る本発明は、前記コントロ
ーラはさらに、プロセッサリセットベクトルを初期化ベ
クトルにマップし、前記プロセッサリセットベクトルに
対応する読取り要求を、前記プロセッサから受信し、前
記読取り要求に応答して、前記初期化ベクトルを前記プ
ロセッサに返し、前記プロセッサは、前記初期化ベクト
ルで開始して、前記メモリにアクセスできるようにする
ためのものであることを特徴とする請求項４６に記載の
メモリコントローラである。

【００６１】請求項５４に係る本発明は、前記初期化ベ
クトルは、前記コード初期化プロセス内のアドレスであ
ることを特徴とする請求項５３に記載のメモリコントロ
ーラである。

【００６２】請求項５５に係る本発明は、前記コントロ
ーラはさらに、前記プロセッサリセットベクトルを、追
加のプロセッサ開始ベクトルに、前記初期化ベクトルを
前記プロセッサに返した後に再マップし、別のプロセッ
サからの、前記プロセッサリセットベクトルに対応す
る、他のいかなる読取り要求にも応答して、前記追加の
プロセッサ開始ベクトルを返すためのものであることを
特徴とする請求項５３に記載のメモリコントローラであ
る。

【００６３】請求項５６に係る本発明は、前記初期化ベ
クトルは、前記コード初期化プロセス内のアドレスであ
り、前記追加のプロセッサ開始ベクトルおよび前記初期
化ベクトルは、前記コード初期化プロセス内の異なるア
ドレスであることを特徴とする請求項５５に記載のメモ
リコントローラである。

【００６４】請求項５７に係る本発明は、リセット信号
をプロセッサにアサートするためのプロセッサリセット
部と、前記プロセッサが、トラステッドコア初期化プロ
セスの実行を完了するまで、いかなるバスマスタもがメ
モリにアクセスするのを防止するための、メモリ保護部
とを含むことを特徴とする装置である。

【００６５】請求項５８に係る本発明は、プログラマブ
ルロジックデバイスを含むことを特徴とする請求項５７
に記載の装置である。

【００６６】請求項５９に係る本発明は、前記プロセッ
サリセット部は、プロセッサバスインターフェースを含
むことを特徴とする請求項５７に記載の装置である。

【００６７】請求項６０に係る本発明は、前記メモリ保
護部は、いかなるバスマスタから受信された、前記メモ
リにアクセスするためのいかなる要求をも無視する制御
ロジックを含むことを特徴とする請求項５７に記載の装
置である。

【００６８】請求項６１に係る本発明は、前記メモリ保
護部に結合され、前記プロセッサが前記トラステッドコ
ア初期化プロセスの実行を完了するまで、別のプロセッ
サがメモリにアクセスするのを防止するためのコントロ
ーラをさらに含むことを特徴とする請求項５７に記載の
装置である。

【００６９】請求項６２に係る本発明は、前記メモリ保
護部に結合されたコントローラであって、プロセッサリ
セットベクトルを初期化ベクトルにマップし、前記プロ
セッサリセットベクトルに対応する読取り要求を、前記
プロセッサから受信し、前記読取り要求に応答して、前
記初期化ベクトルを前記プロセッサに返し、前記プロセ
ッサが、前記初期化ベクトルで開始して、前記メモリに
アクセスできるようにするためのコントローラをさらに
含むことを特徴とする請求項５７に記載の装置である。

【００７０】請求項６３に係る本発明は、前記コントロ
ーラはさらに、前記プロセッサリセットベクトルを、追
加のプロセッサ開始ベクトルに、前記初期化ベクトルを
前記プロセッサに返した後に再マップし、別のプロセッ
サからの、前記プロセッサリセットベクトルに対応す
る、別の読取り要求に応答して、前記追加のプロセッサ
開始ベクトルを返すためのものであることを特徴とする
請求項６２に記載の装置である。

【００７１】請求項６４に係る本発明は、前記トラステ
ッドコアの一部が格納される記憶部をさらに含むことを
特徴とする請求項５７に記載の装置である。

【００７２】請求項６５に係る本発明は、前記記憶部に
格納された前記トラステッドコアの前記一部は、プラッ
トフォームトラステッドコア部を含むことを特徴とする
請求項６４に記載の装置である。

【００７３】請求項６６に係る本発明は、プロセッサ
と、バスマスタと、システムメモリと、前記プロセッ
サ、前記バスマスタおよび前記システムメモリに結合さ
れたメモリコントローラとを含み、前記メモリコントロ
ーラは、信用できないコードに基づいて動作する、前記
プロセッサおよび前記バスマスタからの前記システムメ
モリへのアクセスを可能にすること、前記プロセッサ
を、トラステッドコア初期化プロセスを開始するために
リセットすること、および前記バスマスタが前記システ
ムメモリにアクセスすることを、前記トラステッドコア
初期化プロセスが完了される後まで、防止することを行
うように構成されることを特徴とするコンピュータであ
る。

【００７４】請求項６７に係る本発明は、複数の追加の
プロセッサをさらに含み、前記複数の追加のプロセッサ
が前記システムメモリにアクセスすることを、前記トラ
ステッドコア初期化プロセスが完了される後まで、防止
することを特徴とする請求項６６に記載のコンピュータ
である。

【００７５】請求項６８に係る本発明は、コンピュータ
における異なるトラステッドコアの実行を、前記コンピ
ュータをリブートする必要なく、逐次開始できるように
するステップを含むことを特徴とする方法である。

【００７６】請求項６９に係る本発明は、前記開始でき
るようにするステップは、前記異なるトラステッドコア
の実行を、任意の回数で開始できるようにするステップ
をさらに含むことを特徴とする請求項６８に記載の方法
である。

【００７７】請求項７０に係る本発明は、前記異なるト
ラステッドコアは、同じトラステッドコアの異なるバー
ジョンであることを特徴とする請求項６８に記載の方法
である。

【００７８】

【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を詳細に説明する。なお、図面全体で同じ番
号を使用して、同様の構成要素および／または特徴を表
す。

【００７９】コンピュータにおけるコード（たとえば、
ソフトウェア命令）の安全な初期化を可能にするための
方法およびシステムが、本明細書に記載されている。こ
の安全なコード初期化プロセス(secure code initializ
ation process)は、主として、コンピュータにおいてト
ラステッドコア(trusted core)を初期化することに関連
して記載してある。しかし、安全なコード初期化プロセ
スを使用して、幅広い種類のタイプのコードのいずれを
も、コードがどの程度信用できるかに関わらず、安全に
初期化することができる。本明細書で記載された機構(m
echanism)は、特定の関心のあるものであり、これは、
コアＣＰＵ(core-CPU)に対する変更が必要とされず、ロ
ジックをサポートするＣＰＵに対する変更がほとんど必
要とされないからである。

【００８０】本明細書で使用されるように、「トラステ
ッド（信用されている:trusted）」コードは、特性(nat
ure)において不変であり、識別(identity)において不変
であるコードを指す。トラステッドコードは、コンピュ
ータの他の部分（たとえば、コード）により不正に変更
されることを免れており、信頼性を有して、かつ曖昧で
なく識別することができる。すなわち、「このコードは
誰か」と尋ねる他のいかなるエンティティ(entity)また
は構成要素(component)にも、「これはコードｘｙｚで
ある」と伝えることができ、このコードが（ある詐称者
ではなく）真にコードｘｙｚであること、および、コー
ドｘｙｚが本物であることを保証することができる。信
用(trust)は、コードのいかなる質または有用性の面を
も扱わず、特性の不変性および識別の不変性のみを扱
う。本明細書に記載された方法およびシステムを使用し
て、トラステッドコード(trusted code)が、それが順序
正しい状態で実行を開始したことを知ることができるよ
うにし、初期化の不変性(immutability of initializat
ion)を提供することができる。

【００８１】図１は、本発明のある実施形態による、例
示的コンピュータ１００を例示するブロック図である。
コンピュータ１００は、幅広い種類のコンピューティン
グデバイスを表すことを意図するものであり、これら
は、パーソナルコンピュータ（ＰＣ）、ハンドヘルドま
たはポケットデバイス、携帯情報端末（ＰＤＡ）、ゲー
ム用コンソール、インターネット器具、マルチプロセッ
サまたはシングルプロセッサシステム、マイクロプロセ
ッサベースまたはプログラマブル消費者電化製品、ネッ
トワークＰＣ、ミニコンピュータ、メインフレームコン
ピュータ、埋め込み型システムなどである。

【００８２】コンピュータ１００は、１つまたは複数の
中央処理装置（ＣＰＵ）またはプロセッサ１０２，１０
４、メモリコントローラ１０６、Ｉ／Ｏコントローラ１
０８、およびシステムメモリ１１０を含む。ＣＰＵ１０
２および１０４は、幅広い種類のプロセッサのいずれか
を表し、これらは、ｘ８６アーキテクチャ（または互換
性のある）プロセッサ、ＰｏｗｅｒＰＣアーキテクチャ
（または互換性のある）プロセッサなどである。多数
（ｎ）のＣＰＵ１０２、１０４が図１において例示され
るが、コンピュータ１００は、他の実施形態として、単
一のＣＰＵのみと共に実施することができる。ＣＰＵ１
０２，１０４は共に、メモリコントローラ１０６へ、プ
ロセッサバス１１２を介して結合される。

【００８３】メモリコントローラ１０６は、分離した構
成要素として例示されるが、他の実施形態として、割り
込みコントローラ、ＡＧＰ(accelerated graphics por
t)などを含むブリッジなど、別の構成要素またはデバイ
スに組み込むことができる。メモリコントローラ１０６
は、ＣＰＵ１０２，１０４、Ｉ／Ｏコントローラ１０
８、およびメモリ１１０と通信する。メモリ１１０は、
ランダムアクセスメモリ（ＲＡＭ）など、システムメモ
リを表す。Ｉ／Ｏコントローラ１０８は、Ｉ／Ｏバス１
１４、および、コンピュータ１００内の他の構成要素に
結合された、様々なＩ／Ｏデバイスの間のブリッジまた
はインターフェースとして動作する。幅広い種類の従来
のＩ／Ｏデバイスのいずれも、Ｉ／Ｏバス１１４に結合
することができる。例示された例では、大容量記憶デバ
イスコントローラ１１６がバス１１４および大容量記憶
デバイス（たとえば、ハードディスク）１１８に結合さ
れ、ＲＯＭ１２０（ＢＩＯＳ１２２、および、オプショ
ンのＲＯＭおよび／またはＢＩＯＳ拡張機能１２４を含
む）がバス１１４に結合され、アダプタコントローラ１
２６がバス１１４およびネットワークアダプタ１２８
（たとえば、ネットワークインターフェースカード（Ｎ
ＩＣ）またはモデム）に結合される。

【００８４】メモリコントローラ１０６は、プロセッサ
バスインターフェース１３０、メモリインターフェース
１３２、Ｉ／Ｏインターフェース１３４、制御ロジック
（プロセッサまたはコントローラとも呼ばれる）１３
６、ダイジェスト１３８、２つのリセットベクトル１４
０，１４２、および初期化パラメータ(initializationp
arameter)１５３を含む。プロセッサバスインターフェ
ース１３０は、メモリコントローラ１０６とプロセッサ
バス１１２の間のインターフェースとして動作し、メモ
リコントローラ１０６がコマンドおよび要求をＣＰＵ１
０２，１０４から受信し、さらに、応答およびコマンド
をＣＰＵ１０２，１０４に送ることができるようにす
る。メモリインターフェース１３２は、システムメモリ
１１０へのインターフェースとして動作し、コントロー
ラ１０６が、メモリ１１０に格納されたデータを読み取
り、データをメモリ１１０に書き込むことができるよう
にする。Ｉ／Ｏインターフェース１３４は、Ｉ／Ｏコン
トローラ１０８へのインターフェースとして動作し、Ｉ
／Ｏコントローラ１０８を介して、Ｉ／Ｏ構成要素１１
８、１２０および１２８がメモリコントローラ１０６と
通信し、メモリコントローラ１０６がＩ／Ｏ構成要素１
１８、１２０および１２８と通信することができるよう
にする。例示された例では、コントローラ１０６の内部
の構成要素（たとえば、制御ロジック１３６、リセット
ベクトル１４０、１４２など）へ、かつ／または、それ
からの通信が、適切なインターフェースを介して渡され
る。

【００８５】Ｉ／Ｏバス１１４に結合されたＩ／Ｏ構成
要素のうち選択されたものが、バスマスタとして動作す
ることができる。バスマスタは、アドレスバス信号およ
び他のバス制御信号をバス上で駆動することができるデ
バイス（典型的には、ＣＰＵ以外）を指す。バスマスタ
の例は、大容量記憶デバイスコントローラ１１６および
ネットワークアダプタコントローラ１２６である。バス
マスタは、メモリ１１０と、Ｉ／Ｏコントローラ１０８
および１０６を介して通信して、メモリ１１０へ、かつ
／または、それからの直接メモリアクセス（ＤＭＡ）転
送を実行することなどができ、それにより、ＣＰＵ１０
２，１０４がこのような転送を直接管理しなければなら
ないことを軽減する。

【００８６】図１の例示された例では、Ｉ／Ｏコントロ
ーラ１０８がメモリコントローラ１０６と直接通信す
る。他の実施形態として、これらの通信が、メモリコン
トローラ１０６を通過せず、プロセッサを介してＩ／Ｏ
ブリッジ（図示せず）を通ることができる。加えて、Ｉ
／Ｏブリッジへのプロセッサも、Ｉ／Ｏコントローラ１
０８とＣＰＵ１０２，１０４の間の、プロセッサバス１
１２上の通信を可能にする。一実施形態では、メモリコ
ントローラ１０６が「チップセット」の一部として含ま
れ、これもＩ／Ｏブリッジへのプロセッサなどを含む。
チップセットは、コンピュータのサブシステムの間のイ
ンターフェースを提供する１つまたは複数のチップのセ
ットを指し、ＣＰＵ，メモリ，Ｉ／Ｏデバイスなどが対
話することができるようにするためのバスおよび電子機
器を含む。

【００８７】制御ロジック１３６は、トラステッドコア
をコンピュータ１００において安全にロードできること
を保証(ensure)するように動作し、メモリ１１０へのア
クセスを特定の環境下でのみ可能とし、これについては
以下でより詳細に論じる。制御ロジック１３６は、マイ
クロコード（マイクロコントローラのみがアクセス可能
である不揮発性の安全な場所（たとえば、コントローラ
１０６内）に格納されたもの）を実行するマイクロコン
トローラ，プログラマブルロジックデバイス，または他
の特定用途向け集積回路（ＡＳＩＣ）など、様々な方法
のいずれにおいても実施することができる。

【００８８】コンピュータ１００の起動（たとえば、電
源を入れるか、あるいはリセットすること）において、
メモリ１１０の状態は一般的には保証されない。メモリ
１１０は一般的にはダイナミックＲＡＭ（ＤＲＡＭ）で
あり、これは、その状態を維持するために定期的なリフ
レッシュを必要とし、そのため、コンピュータ１００の
電源が入っていなかったときにいかなる状態も失われて
いるようになる。メモリ１１０は、電源を入れたときに
特定の状態（たとえば、すべてのゼロまたはすべての１
を格納する）となるように構成することができ、あるい
は、他の実施形態として、メモリ１１０がランダム値を
格納することができる（たとえば、電源が入っている間
に、個々のメモリセルがどのような値に安定されるかに
関わらず）。それにも関わらず、メモリ１１０は、信頼
性のあるデータまたは命令を、電源を入れるときに格納
しない。コンピュータシステム全体または単にメモリの
起動時に、メモリの内容が幾分ランダムであることに留
意されたい。しかし、ＣＰＵの電源を入れること、およ
び／または、リセットすることは、通常、メモリの状態
を変えない（そのため、メモリの内容は、ＣＰＵを単に
リセットした後に必ずしもランダムではない）。

【００８９】コンピュータ１００の電源が入れられた
後、ＣＰＵ１０２，１０４のうちの１つが、最終的に命
令の実行を開始する。ＣＰＵ１０２，１０４のうちの１
つのみが最初に命令の実行を開始することができるか、
あるいは他の実施形態として、ＣＰＵ１０２，１０４の
うちの１つを、コンピュータのブートを開始するために
選択することができる。幅広い種類のアービトレーショ
ン機構(arbitration mechanism)のいずれかを使用し
て、多数のＣＰＵのどれがコンピュータのブートを開始
するためのものであるかを決定することができ、これら
は、事前に構成された(pre-configured)デフォルトプロ
セッサ，分散アービトレーション方式(distributed arb
itration scheme)，プロセッサバス１１２に結合された
アービトレーションデバイスまたは構成要素(componen
t)（図示せず）などである。

【００９０】ＣＰＵの数、または、どのＣＰＵが命令の
実行を開始するかに関わらず、少なくとも１つのＣＰＵ
が命令の実行を開始する。コンピュータ１００の電源が
ちょうど入れられたとき、命令はＣＰＵのキャッシュメ
モリに（あるいは、コンピュータ１００において存在す
ることができる、他のいかなるキャッシュメモリにも）
格納されていない。ＣＰＵは命令をＢＩＯＳ１２２から
得て、これらの命令の実行を開始する。一実施形態で
は、ＣＰＵが、最初に特定のアドレス（たとえば、ＦＦ
ＦＦＦＦＦ０_１６）のための読取り要求を、プロセッサ
バス１１２上に配置するように構成される。メモリコン
トローラ１０６は、ＣＰＵが命令の実行を開始するべき
である、ＢＩＯＳブートブロックのアドレス（ＢＩＯＳ
１２２におけるアドレス）により応答する。メモリコン
トローラ１０６によって返されたこのアドレスは、リセ
ットベクトル(reset vector)と呼ばれ、この（一般的
な）例では、外部ロジックによって提供される。代替実
施では、ＣＰＵが単に命令を特定の場所（たとえば、０
０００００００_１６）から直接取り出すことを開始し、
そのため、この場合、リセットベクトルが固定される。

【００９１】次いで、ＣＰＵが、このリセットベクトル
で開始して、命令のロードおよび実行を開始する。ロー
ドされた命令はＲＯＭ１２０からのものであり、ＢＩＯ
Ｓ１２２、ならびに１つまたは複数のオプションのＲＯ
Ｍおよび／またはＢＩＯＳ拡張機能１２４からの命令を
含むことができる。ＲＯＭ１２０からのいくつかの命令
は、命令がメモリ１１０に（ＲＯＭ１２０、または、大
容量記憶デバイス１１８など、別のデバイスから）ロー
ドされる結果となり、これらが、次いで、ＣＰＵによっ
てロードされ、実行される。

【００９２】したがって、オペレーティングシステムの
様々な構成要素１４４がメモリ１１０へ、ＲＯＭ１２０
および／または他のデバイス（たとえば、記憶デバイス
１１８）からロードされる。構成要素(component)１４
４は、ＢＩＯＳ１２２、ならびにオプションのＲＯＭお
よびＢＩＯＳ拡張機能(extension)１２４の一部を含む
ことができる。ＯＳ構成要素１４４は、ワシントン州レ
ドモンドのＭｉｃｒｏｓｏｆｔ Ｃｏｒｐ．から入手可
能なオペレーティングシステムのＷｉｎｄｏｗｓ（登録
商標）ファミリのいずれかなど、汎用オペレーティング
システムの選択された構成要素も含むことができる。

【００９３】最終的に、トラステッドコア(trusted cor
e)がメモリ１１０にロードされる。これは、たとえば、
ＢＩＯＳ１２２、オプションのＲＯＭまたはＢＩＯＳ拡
張機能１２４、ＯＳ構成要素１４４または別のアプリケ
ーション（図示せず）における命令に応答して行うこと
ができる。トラステッドコアは、信用できるコード（た
とえば、ソフトウェア命令）を指し、これは、コンピュ
ータ１００の動作の少なくとも一部を制御し、それ自体
をコンピュータ１００の特定のハードウェア上で（少な
くともある範囲まで）保護する方法を知っているもので
ある。それ自体を保護することにおいて、トラステッド
コアは、トラステッドコアの制御下で動作中の他のアプ
リケーションも保護することができる。トラステッドコ
アによって提供された保護の量、ならびに、このような
保護がトラステッドコアによって提供される方法は、コ
ンピュータ，コンピュータ（またはＣＰＵ）のアーキテ
クチャ、およびトラステッドコアの間で変わる可能性が
ある。トラステッドコアは、一般的なオペレーティング
システムの機能性のすべて、または、他の実施形態とし
て、選択された機能性のみを含むことができる。トラス
テッドコアは一般的には、ある方法において暗号により
証明され、トラステッドコアの保全性を後に検証できる
ようにする。たとえば、トラステッドコアの暗号化措置
(cryptographic measure)を、トラステッドコアから抽
出(extract)し、トラステッドコアと共に大容量記憶デ
バイス１１８上（あるいは、あるリモートデバイス上）
に格納することができる。トラステッドコアが後にメモ
リ１１０にロードされたとき、コンピュータ１００の構
成要素が、メモリ１１０におけるトラステッドコアの暗
号化措置を、格納された暗号化措置と比較するために抽
出することができ、２つの措置(measure)が合致した場
合、トラステッドコアがデバイス１１８上あるいはメモ
リ１１０内にある間に（たとえば、不当なユーザまたは
プログラムによって）改変されていないことを安全に保
証することができる。

【００９４】例示された例では、抽出された暗号化措置
(cryptographic measure)がダイジェスト１３８に格納
される。ダイジェスト１３８は、トラステッドコアがロ
ードされたときにその暗号化措置を格納するために使用
される１つまたは複数のレジスタ（または、他の記憶機
構）を指す。１つのそのような手段が「暗号化ダイジェ
スト(cryptographic digest)」であり、これは、ＳＨＡ
−１(Secure Hash Algorithm 1)など、一方向ハッシュ
演算を使用して計算される。暗号化ダイジェストは、ダ
イジェストされたときに同じハッシュ値(hash value)を
生成する第２のプレイメージ(pre-image)（この場合、
第２のトラステッドコア）を見つけることが極度に困難
であるという特性を有する。よって、ダイジェストレジ
スタ(digest-register)は、使用中のトラステッドコア
を一意に表すものと見なすことができる値を含む。暗号
手法の基本的な紹介については、Ｂｒｕｃｅ Ｓｃｈｎ
ｅｉｅｒ著のテキスト「Ａｐｐｌｉｅｄ Ｃｒｙｐｔｏ
ｇｒａｐｈｙ： Ｐｒｏｔｏｃｏｌｓ，Ａｌｇｏｒｉｔ
ｈｍｓ，ａｎｄ Ｓｏｕｒｃｅ Ｃｏｄｅ ｉｎＣ」，
Ｊｏｈｎ Ｗｉｌｅｙ ＆ Ｓｏｎｓ，著作権１９９４
年（または、著作年１９９６年の第２版）を参照された
い。

【００９５】他の実施形態として、ダイジェスト以外の
手段を使用することができる。たとえば、ロジックが、
トラステッドコアにデジタル証明書が添付されることを
必要とする可能性がある。チップセット(chipset)は、
証明書がトラステッドコアイメージに合致することを保
証することができ、次いで、証明書、証明書から得られ
た公開鍵、またはレジスタにおける証明書のダイジェス
トを保存することができる。

【００９６】最終的に、コンピュータは、動作中のコン
ピュータのための「信用の根元(root of trust)」を提
供する構成要素をロードかつ初期化するための準備がで
きる。以前のコンピュータにおいて直面した著しい問題
は、ＣＰＵまたは他のデバイスが不正を働くようにプロ
グラムすることによって、事前に実行したすべてのコー
ドが、トラステッドコアの実行をくつがえす可能性があ
ることである。たとえば、悪質なＯＳローダは、バスマ
スタリングコントローラが、短い遅延の後、新しい構成
要素を、信用されていないコードをその上に書き込むこ
とによって、くつがえすべきであるように構成すること
ができる。本明細書に記載された本発明は、事前に実行
するすべてのコードを信用のあるチェーン(trust chai
n)から除去する。

【００９７】トラステッドコア(trusted core)は、幅広
い種類の方法のいずれにおいても、それ自体を信用でき
るようにするために動作することができる。トラステッ
ドコアが動作する方法は変わる可能性があり、同じよう
に、トラステッドコアによって提供された安全性または
信用可能性の量も変わる可能性がある。図２および図３
は、トラステッドコアを実施することができる例示的方
法を例示する。しかし、図２および図３は、トラステッ
ドコアを実施することができる方法の例のみを例示し、
トラステッドコアを実際には異なる方法において実施す
ることができる。一般に、トラステッドコアは、リング
(ring)，カーテニング(curtaining)など、コンピュータ
構成要素によって提供されるどのような機構も使用し
て、実行できるようになった後にそれ自体を保護するこ
とができる。

【００９８】本明細書に記載された本発明は、コードの
特性を、「信用の根元」を含むものであると限定しない
ことに留意されたい。このコードが、それ自体を、それ
が動作する可能性のあるコード、またはそれがプログラ
ムする可能性のあるデバイスから、保護するための手段
（ＣＰＵメモリコントローラのプログラミングなど）を
取ることが予想される。しかし、「信用の根元」を、完
全なＯＳ、マイクロカーネル、ハイパーバイザ、また
は、特定の安全性のサービスを提供する、ある小型の構
成要素にすることができる。以下で、このような構成要
素を「トラステッドコア」と称する。

【００９９】図２では、トラステッドコアが、図１のＣ
ＰＵ１０２，１０４の異なる特権レベル(privilege lev
el)（たとえば、ｘ８６アーキテクチャプロセッサにお
けるリング）を利用することによって実施される。例示
された例では、これらの特権レベルがリングと呼ばれる
が、異なるプロセッサアーキテクチャを使用する代替実
施は、異なる名称を使用することができる。多数のリン
グが、ソフトウェアが実行することができる、優先順序
が付けられたレベルのセットを提供し、これはしばしば
４レベル（リング０，１，２および３）を含む。リング
０は通常、もっとも特権のあるリング(most privileged
ring)と呼ばれる。リング０において実行するソフトウ
ェア処理は通常、より特権の少ないリングにおいて実行
する処理より多い機能（たとえば、命令）にアクセスす
ることができる。さらに、特定のリングにおいて実行す
るプロセッサは、より高い優先順位のリングにおけるコ
ードまたはデータを改変することができない。例示され
た例では、トラステッドコア１６０がリング０において
実行し、オペレーティングシステム１６２がリング１に
おいて実行し、アプリケーションがリング３において実
行する。したがって、トラステッドコア１６０が、より
特権の多いレベルで動作し、オペレーティングシステム
１６２の実行を、このレベルから制御することができ
る。加えて、トラステッドコア１６０（リング０におい
て実行）のコードおよび／またはデータを、オペレーテ
ィングシステム１６２（リング１において実行）または
アプリケーション１６４（リング３において実行）によ
って直接改変することができない。むしろ、このような
いかなる改変も、オペレーティングシステム１６２また
はアプリケーション１６４が、トラステッドコア１６０
に改変を行うように要求すること（たとえば、メッセー
ジを、トラステッドコア１６０に送信すること、トラス
テッドコア１６０の機能を呼び出すこと、などによる）
によって行われなければならない。

【０１００】他の実施形態として、オペレーティングシ
ステムを、トラステッドコア１６０として動作するメモ
リ管理構成要素と、ＯＳ１６２として動作するオペレー
ティングシステムの残りに分離することができる。次い
で、トラステッドコア１６０が、すべてのページマップ
(page map)を制御し、したがって、リング３において実
行するトラステッドエージェント(trusted agent)を他
の構成要素（ＯＳ１６２を含む）から遮蔽(shield)する
ことができる。この代替方法では、追加の制御を（たと
えば、図１のメモリコントローラ１０６において）追加
して、トラステッドコアを、リング特権に従わない他の
バスマスタから保護する必要もある。

【０１０１】図３では、トラステッドコアが、コンピュ
ータ１００内で２つの分離した「空間(space)」を確立
することによって実施される。すなわち、トラステッド
空間(trusted space)１６６（保護された並列領域(para
llel area)、またはカーテニングされたメモリ(curtain
ed memory)とも呼ばれる）、およびノーマル（信用され
ていない:untrusted）空間１６８である。これらの空間
を、たとえば、コンピュータ１００内の１つまたは複数
のアドレス範囲にすることができる。トラステッド空間
１６６もノーマル空間１６８も、ユーザ空間およびカー
ネル空間を含み、トラステッドコア１７０は、トラステ
ッド空間１６６のカーネル空間において実施される。様
々なトラステッドアプレット(trusted applet)，アプリ
ケーション、および／またはエージェントが、トラステ
ッド空間１６６のユーザ空間内で、トラステッドコア１
７０の制御下で実行することができる。しかし、ノーマ
ル空間１６８において実行するいかなるアプリケーショ
ン１７４，オペレーティングシステム１７６、またはデ
バイスドライバ１７８も、トラステッドコア１７０によ
って、トラステッド空間１６６にアクセスするのを防止
される。したがって、トラステッド空間１６６における
アプリケーションまたはデータに改変を行うことは、ト
ラステッドコア１７０によって承認されない限りできな
い。

【０１０２】図１に戻ると、トラステッドコア１４６が
３つの部分において例示されている。すなわち、プラッ
トフォームトラステッドコア部(platform trusted core
portion)１４８、コモントラステッドコア部(common t
rusted core portion)１５０、および、トラステッドコ
アデータ部(trusted core data portion)１５２であ
る。これらの部分１４８，１５０および１５２は、メモ
リ１１０において隣接して配置されるように例示される
が、これらの部分をそのように配置する必要はない。た
とえば、異なる部分を、異なる、隣接していない領域に
格納することができ、各部の異なるセクションを、異な
る、隣接していない領域に格納することができる。他の
実施形態として、トラステッドコア１４６が実行時に動
作する方法に応じて、これらの部分を、メモリ１１０内
で物理的に隣接した場所に配置する必要のある可能性が
ある（つまり、実際には、ＲＡＭの物理的に隣接した場
所に格納され、仮想メモリによる別のデバイスにページ
アウトされない）。

【０１０３】トラステッドコアデータ部１５２は、メモ
リ１１０の、トラステッドコアによって使用されたデー
タを格納するために使用される領域である。プラットフ
ォームトラステッドコア部１４８は、コンピュータ１０
０において使用された特定のハードウェアに固有である
コードを含む（たとえば、特定のタイプのＣＰＵ、その
タイプのチップセットなど）。コモントラステッドコア
部は、トラステッドコアの動作および機能性を実施する
が、コンピュータ１００において使用された特定のハー
ドウェアに固有ではないコードを含む。２つの部分１４
８および１５０を分離することによって、コンピュータ
１００のハードウェアとの対話方法の細部（たとえば、
タイマを設定する方法）を、部分１４８によって部分１
５０に抽象化することができ、そのため、同じコモント
ラステッドコア部を異なるコンピュータ上で使用するこ
とができる。たとえば、コモントラステッドコアコード
１５０は、すべてのタイマが同じ方法で設定されたかの
ように動作することができ、プラットフォームトラステ
ッドコアコード１４８は、コード１５０からの命令を、
その下にあるコンピュータ１００のハードウェアによっ
て実際に理解されるコマンドに変換するように動作す
る。

【０１０４】トラステッドコア１４６をメモリ１１０
に、同じソース、または他の実施形態として、異なるソ
ースからロードすることができる。例として、プラット
フォームトラステッドコア部１４８をメモリ１１０に、
コンピュータ１００のチップセット（チップセットは、
バスおよび電子機器を含む、コンピュータのサブシステ
ムの間のインターフェースを提供して、ＣＰＵ，メモ
リ，Ｉ／Ｏデバイスなどが対話することができるように
する、１つまたは複数のチップのセットを指し、これ
は、メモリコントローラ１０６，Ｉ／Ｏコントローラ１
０８、および、バス１１２および１１４を含むことがで
きる）からロードすることができ、コモントラステッド
コア部１５０をメモリ１１０に、大容量記憶デバイス１
１８からロードすることができる。もう１つの例とし
て、１つの部分１４８，１５０または１５２をメモリ１
１０に、ネットワークアダプタ１２８から（たとえば、
リモートサーバから）ロードすることができ、あるい
は、これらの部分をすべてネットワークアダプタ１２８
からロードすることができるが異なるソース（たとえ
ば、異なるリモートサーバ）からはロードできない。加
えて、１つまたは複数の部分１４８，１５０および１５
２の異なる部分を、異なるソースからロードすることが
できる（たとえば、部分１５０の一部をメモリ１１０
に、大容量記憶デバイス１１８からロードすることがで
き、部分１５０の別の一部をリモートサーバから、ネッ
トワークアダプタ１２８を介してロードすることができ
る）。

【０１０５】加えて、各部を、１つまたは複数のソース
からの様々なオーバーレイされた部分を結合することに
よって、生成することができる。たとえば、第１部をあ
るソース（たとえば、ローカルのディスク）から読み取
ることができ、第２部を別のソース（たとえば、ネット
ワークを介したリモートサーバ）から読み取ることがで
き、次いで、２つの部分を結合して（たとえば、各部分
のビットの排他的論理和を取る）この部分を生成するこ
とができる。

【０１０６】トラステッドコア１４６を安全な場所に格
納すること、および／または、安全な方法においてメモ
リ１１０にロードすることが必要ないことに留意された
い。トラステッドコア１４６を、公にアクセス可能な
（または、半ば公にアクセス可能な）いかなる領域にも
格納することができ、これは、大容量記憶デバイス１１
８、ネットワークアダプタ１２８を介してアクセスされ
るリモートサーバなどである。むしろ、トラステッドコ
ア１４６の暗号化措置(cryptographic measure)を、メ
モリ１１０にロードした後に（かつ、これが、信用され
ていないコードによるさらなる修正が可能でないように
保護された後に）検証することができる。暗号化措置
は、幅広い種類の従来の方法のいずれにおいても生成す
ることができ、トラステッドコアにおけるいかなる変更
も暗号化措置において反映されるように設計される。た
とえば、不当なユーザが、トラステッドコアの安全性を
くつがえすための試みにおいて、命令を削除あるいは修
正すること、または、新しい命令を追加することによっ
て、トラステッドコアを改変しようと試みた場合、この
改変が暗号化措置において反映される（そのため、後に
生成されたいかなる暗号化措置も、先に生成された暗号
化措置に合致しないようになり、これは命令における変
更による）。一実施態様では、暗号化措置は、トラステ
ッドコアのダイジェスト値を、よく知られているＳＨ
Ａ，ＳＨＡ−１，ＭＤ５（メッセージダイジェスト５）
などのアルゴリズムに従うなどして生成することによっ
て得られる。

【０１０７】この暗号化措置は、本明細書に記載された
安全な初期化プロセス中に生成され、後に挑戦者(chall
enger)（たとえば、銀行，ＩＴ管理者，スマートカード
など）により使用可能となる。ダイジェストの解釈は、
いくつかの方法において行うことができる。これは、企
業がそのトラステッドコアの予想値をそのｗｅｂサイト
上で公開するなど、「よく知られた(well known)」値に
することができる。他の実施形態として、企業が、それ
が書き込む、各トラステッドコアのための証明書を生成
し、これを、トラステッドコアと共に出荷する（あるい
は、ｗｅｂサイト上で使用可能にする）ことができる。
これにより、挑戦者がダイジェストを見て、ダイジェス
トを「命名する(name)」証明書を求める（あるいは、探
す）ことができる。証明書がダイジェストを命名するの
で、この証明書をコア自体に入れるべきではないことに
留意されたい。

【０１０８】本明細書に記載された初期化プロセス(ini
tialization process)は、ユーザが「トラステッドコ
ア」として動作するように試みることができるものを限
定するものではなく、ユーザが、実質的にいかなる命令
のセットも、トラステッドコアとして動作するように試
みることができることに留意されたい。しかし、トラス
テッドコアが不正に変更された場合、「トラステッドコ
ア」として動作しようと試みている命令（トラステッド
コアを不正に変更したもの）は、他の関係者から信用さ
れなくなり、これは、トラステッドコアを不正に変更し
たものが、異なる暗号化措置を有するようになり、トラ
ステッドコアを不正に変更しないものにアクセス可能で
ある鍵にアクセスできなくなるからである。

【０１０９】本明細書に記載された初期化プロセスによ
り、当然かつ容易に、コンピュータが、異なるトラステ
ッドコアを逐次、任意の回数で、システムをリブート(r
e-boot)することなく動作できることにも留意された
い。たとえば、ユーザは、トラステッドコアｘの実行を
開始し、次いで、トラステッドコアｙ（これを、トラス
テッドコアｘの異なるバージョン、または、まったく異
なるトラステッドコアにすることができる）の実行に切
り替え、次いで、トラステッドコアｚに切り替える（あ
るいは、トラステッドコアｘに戻る）ことなどができ
る。

【０１１０】メモリコントローラ１０６は、トラステッ
ドコア１４６がメモリ１１０にロードされた後、これ
を、コンピュータ１００のいかなる先の状態もが初期化
プロセスの保全性を損なうことのないような方法におい
て、初期化し、実行を開始できることを保証するように
動作する。メモリコントローラ１０６が、トラステッド
コアを初期化することができる安全な環境を提供するよ
うに動作することに留意されたい。しかし、初期化プロ
セスが完了した後、トラステッドコア１４６が、それ自
体の安全性の責任を負う。加えて、メモリコントローラ
１０６は、トラステッドコア１４６によって提供された
信用可能性または安全性に関するいかなる保証または確
信も生成しない。

【０１１１】トラステッドコア１４６の初期化は、トラ
ステッドコア１４６の実行を開始することを指す。この
初期化は一般的には、トラステッドコア１４６が全体と
してメモリ１１０にロードされた後に起こるが、代替実
施態様では、コード１４６のいくつかの部分を、初期化
プロセスが起こった後にメモリにロードできるようにす
ることができる。初期化プロセスは、トラステッドコア
初期化命令のセットによって実行され、これは、トラス
テッドコア１４６の一部である（また、場合によって
は、１つまたは複数の部分１４８、１５０および１５２
の一部である）。初期化プロセスによって実行される厳
密な動作は、トラステッドコアが動作する特定の方法、
ならびに、コンピュータ１００の特定のハードウェア
（たとえば、ＣＰＵアーキテクチャ）に基づいて変わる
可能性があるが、一般に、トラステッドコアによって提
供された保護を確立すること（たとえば、トラステッド
空間をセットアップすること）、および、ＣＰＵを初期
化してこの保護を使用するようにすることを含む。「初
期化コード(initialization code)」が行わなければな
らないことの１つが「リセットベクトル(reset vecto
r)」を提供することであり、これは適所に残され、常
に、リセット，開始(initiate)，ホットプラグ追加(hot
-plug add)などが行われるいかなるプロセッサをも処理
する準備ができている。これを行うことにより、トラス
テッドコアが、その継続された保全性を、マシンのＣＰ
Ｕ構成における深い変更（たとえば、新しいものがオン
ザフライで追加される）に対して保証する。

【０１１２】トラステッドコア１４６の初期化は、ＣＰ
Ｕ１０２，１０４のうちの１つによって発行された「ト
ラステッドコア初期化(trusted core initializatio
n)」コマンドに応答して開始する。トラステッドコア初
期化コマンドは一般に、コンピュータ１００のブート中
に発行されるが、コンピュータ１００が完全にブートさ
れている間あるいはその後のいかなるときにも起こる可
能性がある。トラステッドコア初期化コマンドは、トラ
ステッドコア初期化をトリガするように設計されてお
り、幅広い種類の方法のいずれにおいても実施すること
ができる。たとえば、このコマンドを、特定のポートへ
の書き込み、特定のアドレスへの書き込みなどにするこ
とができるが、ポートまたはアドレスは、トラステッド
コアが、コアが制御を獲得した後にハードウェアが提供
する保護手段がどんなものであれ、それを使用してポー
トまたはアドレスを保護することができるという特性を
有するべきである。これは、トラステッドコアが動作中
になった後、信用されていないいかなるコードもこれを
メモリから除去したり置き換えることができる、単純な
サービス拒絶攻撃に対して、脆弱ではないことを保証す
るものである。他の実施形態として、このような保護が
提供されなかった（たとえば、トラステッドコア初期化
コマンドを、ある保護不可能なポートによって呼び出さ
なければならない）場合、これを「一回実行(run onc
e)」の動作にすることができ、これは、システムがリブ
ートされるまで、その機能を再度実行することを拒絶す
るものである。しかし、このようなマシンは、トラステ
ッドコアを停止かつ開始するか、あるいは、ブートにつ
き複数のトラステッドコアを使用するための能力を失
う。

【０１１３】一実施態様では、トラステッドコア初期化
コマンドが３つのパラメータ、すなわち、開始、コード
長およびメモリ長を含む。開始パラメータは、メモリ１
１０においてトラステッドコア１４６が開始する場所を
指す（たとえば、プラットフォームトラステッドコア部
１４８の最初の命令のメモリアドレス）。他の実施形態
として、特に、トラステッドコア１４６が物理的に隣接
したメモリに位置しない実施形態では、メモリ記述子リ
スト（ＭＤＬ）を開始パラメータとして識別することが
でき、メモリコントローラ１０６に対してどのメモリペ
ージがトラステッドコアを含むかを識別する。コード長
パラメータは、トラステッドコア１４６のコードの長さ
（たとえば、バイト数）を指す（たとえば、部分１４８
および１５０の結合であるが、トラステッドコアデータ
部１５２を除く）。メモリ長パラメータは、トラステッ
ドコアの長さ（たとえば、バイト数）を指す（たとえ
ば、すべての３つの部分１４８，１５０および１５２の
結合）。これらのパラメータが、トラステッドコア初期
化コマンドの前に（あるいは、その一部として）、メモ
リコントローラ１０６に渡される。一実施態様では、３
つのパラメータが、ＣＰＵ１０２，１０４のうちの１つ
によって、トラステッドコア初期化コマンドの発行の前
に、メモリコントローラ１０６のパラメータレジスタ１
５３にロードされる。

【０１１４】トラステッドコア初期化コマンドを受信す
ると、メモリコントローラ１０６がメモリ１１０を、す
べてのＣＰＵ１０２，１０４およびコンピュータ１００
における他のいかなるバスマスタ(bus master)からも保
護する。ＣＰＵ１０２，１０４、ならびに、コンピュー
タ１００における他のいかなるバスマスタも、メモリ１
１０に直接アクセスできず、むしろメモリコントローラ
１０６を介してメモリ１１０にアクセスしなければなら
ないことを考えると、メモリコントローラ１０６が容易
にメモリ１１０をＣＰＵおよびバスマスタから保護する
ことができる。メモリ１１０を保護することによって、
メモリコントローラ１０６は、他のコード（たとえば、
ＣＰＵによって実行中であるか、あるいは別のバスマス
タを制御しているもの）が、トラステッドコア初期化プ
ロセスを干渉しないことを保証する。メモリ１１０の保
護において、メモリコントローラ１０６は最初に、メモ
リ１１０へのアクセスを、メモリリフレッシュコントロ
ーラ（図示せず）からのメモリリフレッシュ信号のみに
することができ、これは、ＤＲＡＭをリフレッシュさ
せ、その状態を維持することができる。

【０１１５】要素化されたメモリ(factored memory)、
つまり、多数のメモリコントローラを有する多数のメモ
リのブロックを有するマシンでは、多数の異なる手法を
使用することができる。１つの手法では、多数のメモリ
コントローラが互いに調整して、トラステッドコア初期
化オペレータをすべてのメモリに渡って適用する。もう
１つの手法では、トラステッドコア初期化を行うために
選択されたメモリコントローラ／メモリが、そのすべて
を行い（そのため、トラステッドコア全体が１つの「バ
ンク」にロードされる）、他のメモリコントローラがこ
れを無視する。すべてのトラステッドコアが単一の保護
メモリバンクにあるので、他の動作は重要ではない。選
択されたメモリコントローラがなお、すべてのＣＰＵの
挙動を強制し、そのため、プラットフォームのハードウ
ェアが、これを行うことができるようにセットアップさ
れる。

【０１１６】メモリコントローラ１０６における制御ロ
ジック１３６も、トラステッドコア初期化ビット１５４
を、メモリコントローラ１０６の安全部分１５６内に設
定する。この安全部分１５６は、制御ロジック１３６の
みが安全部分１５６内のレジスタおよび／またはメモリ
にアクセスできることにおいて安全である。安全部分１
５６は、メモリコントローラ１０６の外部のコンピュー
タ１００における他の構成要素に対して可視にすること
はできず、あるいは、他の実施形態として、制御ロジッ
ク１３６が単に、安全部分１５６内のいかなるレジスタ
またはメモリにもアクセスしようと試みる、メモリコン
トローラ１０６で受信されたいかなるコマンドも、無視
（あるいは、拒絶）することができる。トラステッドコ
ア初期化ビット１５４により、制御ロジック１３６は、
トラステッドコア初期化プロセスが進行中であるかどう
かを知ることができ、ビット１５４の使用については以
下でより詳細に論じる。

【０１１７】メモリコントローラ１０６は、様々な異な
る方法においてメモリ１１０を保護することができる。
一実施態様では、メモリコントローラ１０６は、ＣＰＵ
１０２，１０４が読み取りまたは書き込み要求をプロセ
ッサバス１１２上に発行するのを防止し、それにより、
ＣＰＵ１０２，１０４がメモリ１１０にアクセスするの
を防止する。ＣＰＵ１０２，１０４をバスから離してお
く方法は、ＣＰＵ１０２，１０４およびプロセッサバス
１１２のアーキテクチャに基づいて変わる（たとえば、
あるＩｎｔｅｌアーキテクチャの実施では、ＣＰＵが読
み取りおよび書き込み要求をバス上に発行するのを防止
することができ、これは、ＢＮＲ＃(Block Next Reques
t)信号をプロセッサバス１１２上にアサートすることに
よって、あるいは、各ＣＰＵがリセットされるまでその
動作を停止する停止（たとえば、ＨＬＴ）コマンドをＣ
ＰＵに発行することによって行われる）。ＣＰＵ１０
２，１０４は最終的に、再度読み取りおよび書き込み要
求をプロセッサバス１１２上に発行することができるよ
うになるので、制御ロジック１３６も、メモリコントロ
ーラ１０６がＣＰＵ１０２，１０４からメモリ１１０に
おけるトラステッドコア１４６のアドレス範囲に受信す
るすべての要求を比較し、メモリコントローラ１０６が
ＣＰＵ１０２，１０４からこのトラステッドコア初期化
プロセス中に受信する（たとえば、ビット１５４セット
による）、このアドレス範囲内であるいかなる要求も、
従来の方法において受け入れられ、応答されるが、この
アドレス範囲内でないか、あるいはＣＰＵ１０２，１０
４以外の構成要素からのいかなる要求も拒絶される（た
とえば、メモリコントローラ１０６が、要求を確認する
ことを拒絶することができる、要求を否定することがで
きる、など）。他の実施形態として、このアドレス範囲
内でなく受信された要求を許可することができるが、こ
のようなメモリの領域が保護されていないことを理解す
ることを伴う。

【０１１８】メモリコントローラ１０６は、Ｉ／Ｏバス
１１４上の他のバスマスタがメモリ１１０にアクセスす
ることも防止する。加えて、メモリコントローラ１０６
は、Ｉ／Ｏバス１１４上の他のバスマスタが（たとえ
ば、ＣＰＵ内あるいはバス１１２上の）キャッシュメモ
リに影響を与えることを、このようないかなるトランザ
クションをもバス１１２上に発行しないことなどによっ
て、防止することができる。たとえば、メモリコントロ
ーラ１０６が、Ｉ／Ｏコントローラ１０８に信号をＩ／
Ｏバス１１４上にアサートさせることができ、これによ
り、いかなるバスマスタもが読み取りおよび書き込み要
求をバス１１４上に発行するのを防止する。もう１つの
例として、メモリコントローラ１０６が単に、Ｉ／Ｏコ
ントローラ１０８から受信するいかなるメモリアクセス
要求も無視することができ、これは、Ｉ／Ｏインターフ
ェース１３４にこのような要求を否定させ、このような
要求の受け入れまたは確認を拒絶させることなどによっ
て行う。メモリ１１０へのアクセスを防止することは、
ＣＰＵのアクセスおよびＩ／Ｏバスマスタのアクセスの
ための類似の様式において実施することができるが、初
期化プロセス中に、ＣＰＵのアクセスが可能とされて
も、Ｉ／Ｏバスマスタのアクセスが可能とされないこと
に留意されたい。

【０１１９】メモリコントローラ１０６は、トラステッ
ドコア初期化コマンドを受信すると、即時にメモリ１１
０を保護することができ、あるいは、他の実施形態とし
て、メモリ１１０を保護する前に、ある期間、あるい
は、ある他の動作が発生するまで待機することができ
る。たとえば、特定のバスマスタが、トラステッドコア
初期化コマンドが受信されたときに、長いＤＭＡ転送の
処理中である可能性があり、メモリコントローラ１０６
が、ＤＭＡ転送を完了させることを選択することができ
る。メモリ１１０の保護を即時にすることはできない
が、トラステッドコア初期化プロセスはメモリ１１０が
保護されるまで進行しない。

【０１２０】メモリ１１０が保護された後、制御ロジッ
ク１３６が、トラステッドコア１４６に基づいてダイジ
ェスト値を生成する。他の実施形態として、専用の暗号
化プロセッサなど、もう１つの構成要素（図示せず）
が、ダイジェスト値を生成するために一時的にメモリ１
１０にアクセスできるようにすることができる（あるい
は、ダイジェストを暗号化プロセッサにおいて保持する
ことができ、これは、暗号化プロセッサが私的にメモリ
コントローラと共に作業して、ダイジェスト操作を、Ｃ
ＰＵが初期化プロセスを実行中である（かつ、暗号化プ
ロセッサのこの要求を行う、信用されていないソフトウ
ェアによってだますことができない）ときにのみ実行す
る限りである）。しかし、このアクセスは、暗号化プロ
セッサがメモリ１１０からしか読み取ることができない
ようにするなど、限定することができる。このダイジェ
ストは、上述したような同じ暗号化機構を使用して生成
される。次いで、制御ロジック１３６が、生成されたダ
イジェスト値をダイジェスト１３８として、メモリコン
トローラ１０６の安全部分１５６に格納する。次いで、
ダイジェスト１３８を、トラステッドコア１４６による
後続の証明および／または認証のために使用することが
できる。

【０１２１】次いで、制御ロジック１３６が、リセット
ベクトルを新しいリセットベクトルにマップし、これは
初期化ベクトルと呼ばれ、メモリコントローラ１０６が
プロセッサバス１１２上の特定のアドレス（たとえば、
ＦＦＦＦＦＦＦ０_１６）のための次の読み取り要求に、
初期化ベクトルにより応答するようにする。ＣＰＵが常
に、（リセットベクトル取り出し手順によって供給され
た間接化技法を使用するのではなく）分かっている場所
から実行を開始する状況では、制御ロジック１３６が命
令を、メモリサブシステムから取り出された命令の最初
のものまたは少数のものとして発行するように構成し、
これにより、ＣＰＵに、トラステッドコア（たとえば、
ＪＵＭＰ動作）の開始時に命令の実行を開始させるか、
あるいは、他の実施形態として、トラステッドコアを再
マップさせて、固定プロセッサリセットベクトルに現れ
るようにする。この初期化ベクトルは、トラステッドコ
ア１４６の最初のアドレスである。一実施態様では、こ
のマッピングが、制御ロジック１３６によって実施さ
れ、トラステッドコア１４６の開始場所（たとえば、ト
ラステッドコア初期化コマンドのパラメータとして受信
されたもの）をリセットベクトル１４０として書き込
む。メモリコントローラ１０６が、プロセッサバス１１
２上の特定のアドレス（たとえば、ＦＦＦＦＦＦＦ０
_１６）のための読み取り要求を受信するときは、制御ロ
ジック１３６が安全部分１５６のビット１５４をチェッ
クする。このビットが設定された場合、マップされたリ
セットベクトル１４０が、要求側のＣＰＵに、リセット
ベクトルとして返される。しかし、このビットが設定さ
れていなかった場合、最初のＢＩＯＳブートブロックア
ドレスが要求側のＣＰＵに返される。

【０１２２】次いで、制御ロジック１３６が、リセット
信号をプロセッサバス１１２上のＣＰＵにアサートす
る。多数のＣＰＵがプロセッサバス１１２上にある状況
では、リセット信号がすべてのＣＰＵにアサートされる
（他の実施形態として、リセット信号を単一のＣＰＵに
向けて送ることができる）。リセット信号がアサートさ
れる方法（および、リセット信号自体の特性）は、ＣＰ
Ｕ１０２，１０４およびプロセッサバス１１２のアーキ
テクチャに基づいて変わる可能性がある（たとえば、あ
るＩｎｔｅｌアーキテクチャの実施では、プロセッサバ
ス１１２上のすべてのＣＰＵを、ＲＥＳＥＴ＃信号をプ
ロセッサバス１１２上にアサートすることによってリセ
ットすることができる）。

【０１２３】他の実施形態として、他の機構を使用し
て、プロセッサバス１１２上のＣＰＵをリセットするこ
とができる。ＣＰＵをリセットする目的は、ＣＰＵのそ
の状態（たとえば、ＣＰＵのレジスタ、キャッシュ、バ
ッファなどの内に存在する可能性のある、すべての命令
およびデータ）をクリアして、その以前の状態がトラス
テッドコア初期化プロセスの実行保全性を損なう可能性
のないようにすることである。たとえば、ＣＰＵのキャ
ッシュに格納されている不当なアプリケーションの命令
は、トラステッドコア初期化プロセスの保全性を損なう
ことができない。

【０１２４】プロセッサバス１１２上のＣＰＵをリセッ
トすることに加えて、プロセッサバス１１２上でメモリ
を含む、他のいかなるキャッシュメモリまたは他のデバ
イスもリセットされる。たとえば、追加のＬ３キャッシ
ュ（図示せず）もプロセッサバス１１２に結合すること
ができ、この場合、制御ロジック１３６がＬ３キャッシ
ュならびにＣＰＵをリセットする。プロセッサバス１１
２上のこれらの追加のキャッシュメモリまたは他のデバ
イスは、様々な方法のいずれにおいてもリセットするこ
とができ、これらは、ランダム値をメモリに書き込むこ
と、ゼロまたは１の文字列をメモリに書き込むこと、電
力をメモリから除去すること（たとえば、一時的にＤＲ
ＡＭをリフレッシュしないこと）、特定のバストランザ
クション(specific bus transaction)を発行してキャッ
シュ全体または特定のキャッシュ線エントリ(specific
cache-line entry)を無効にすることなどである。

【０１２５】ＣＰＵ１０２，１０４（および、プロセッ
サバス１１２上の他のいかなるキャッシュまたはデバイ
ス（メモリコントローラ１０６を除く））をリセットし
た後、メモリコントローラ１０６により、プロセッサバ
ス１１２上のＣＰＵの１つがメモリ１１０にアクセスで
きるようにする。例示された例では、ＣＰＵ１０２，１
０４のいずれもが、最初にメモリ１１０にアクセスでき
るようにすることができる（が、ただ１つのみが可能と
される）。メモリコントローラ１０６は、多数のプロセ
ッサのうちのどれがメモリ１１０にアクセスできるよう
にするかを、様々な方法のうちのいずれにおいても決定
することができ、これらは、ある所定の設定、ランダム
決定、ある外部の（あるいは、ＣＰＵ内部の）バスアー
ビトレーション機構が決定できるようにすることなどで
ある。

【０１２６】考察のため、メモリコントローラ１０６
が、ＣＰＵ１０２がメモリ１１０にアクセスできるよう
にすることを決定すると仮定する。次いで、メモリコン
トローラ１０６は、ＣＰＵ１０２がプロセッサバス１１
２にアクセスできるようにする（他のすべてのＣＰＵ１
０４はなお、プロセッサバス１１２にアクセスするのを
防止される）。ＣＰＵがリセットされた後、ＣＰＵは、
そのいかなるキャッシュまたはバッファにおいても命令
を有していない（あるいは、少なくとも、ＣＰＵが読み
取る命令またはデータがない）ようになる。したがっ
て、ＣＰＵ１０２は、実行するための命令を、プロセッ
サバス１１２上で特定のアドレス（たとえば、ＦＦＦＦ
ＦＦＦ０_１６）をアサートすることによって要求する。
メモリコントローラ１０６がこの要求を受信し、制御ロ
ジック１３６が、トラステッドコア初期化プロセスビッ
ト１５４が設定されていることを決定し、そのため、メ
モリコントローラ１０６がリセットベクトル１４０をＣ
ＰＵ１０２に返す。特定のアドレス（たとえば、ＦＦＦ
ＦＦＦＦ０_１６）を受信すると、制御ロジックが追加の
プロセッサ毎のベクトルビット１５８を設定する。この
ビット１５８により、制御ロジック１３６が、別の特定
のアドレス（たとえば、ＦＦＦＦＦＦＦ０_１６）が受信
された場合に、リセットベクトル１４０がすでに別のプ
ロセッサに返されていることを知ることができる。ビッ
ト１５８の使用については以下でより詳細に論じる。

【０１２７】リセットベクトル１４０を受信すると、Ｃ
ＰＵ１０２は、プロセッサバス１１２上に、リセットベ
クトル１４０におけるメモリアドレスのための読み取り
要求を発行し、これはトラステッドコア１４６における
最初の命令である（また、トラステッドコア初期化プロ
セスにおける最初の命令である）。したがって、ＣＰＵ
１０２が、トラステッドコアコード１４６の実行を開始
する。ＣＰＵ１０２がリセットされたので、先にＣＰＵ
１０２にロードされた命令（たとえば、不当なコード）
が、トラステッドコア１４６のその実行に影響を与える
ことはできない。加えて、他のすべてのバスマスタがメ
モリ１１０にアクセスすることが防止されるので、これ
らが、ＣＰＵ１０２によってメモリ１１０から取り込み
かつ実行中のコード１４６を改変することはできない。

【０１２８】ＣＰＵ１０２は、トラステッドコアコード
１４６の取り込みおよび実行を継続し、これにより、コ
ンピュータ１００においてトラステッドコアを初期化す
る。上述のように、トラステッドコアが初期化される厳
密な方法は、コンピュータ１００のアーキテクチャ、Ｃ
ＰＵ１０２，１０４、実施中のトラステッドコアのタイ
プなどに基づいて変わる可能性がある。この初期化プロ
セスの一部として、トラステッドコア１４６が多数のプ
ロセッサをサポートする場合、追加のＣＰＵ開始ベクト
ルがリセットベクトル１４２としてロードされる。この
追加のＣＰＵ開始ベクトルは、コード１４６において、
追加のプロセッサが命令の実行を開始した場合に追加の
命令が取り込まれるメモリアドレスを識別する。この第
２のリセットベクトルを使用して、たとえば、追加のプ
ロセッサに、トラステッドコアにおいて、トラステッド
コア１４６の開始ではない他のところ（たとえば、コー
ド１４６のトラステッドコア初期化部分の開始以外）で
命令の実行を開始させることができる。しかし、他のＣ
ＰＵは、「初期化の終了(end of initialization)」ま
で動作することができないので、１４２のベクトルは
「初期化の終了」後まで使用されない。

【０１２９】最終的に、トラステッドコア初期化プロセ
スが完了し、「初期化の終了」コマンドがＣＰＵ１０２
によって発行される。初期化の終了コマンドを、上述の
トラステッドコア初期化コマンドに類似した、様々な方
法のいずれにおいてもアサートすることができる。初期
化の終了コマンドを受信すると、メモリコントローラ１
０６により、プロセッサバス１１２上のすべての残りの
ＣＰＵ１０４がメモリ１１０にアクセスできるようにな
る。これらの各ＣＰＵ１０４はリセットされており、そ
れらのキャッシュまたはバッファのいずれにおいても命
令を有していない（あるいは、少なくとも、有効な命令
がない）ようになる。したがって、各ＣＰＵ１０４は、
命令を実行するように、プロセッサバス１１２上で特定
のアドレス（たとえば、ＦＦＦＦＦＦＦ０_１６）をアサ
ートすることによって要求する。メモリコントローラ１
０６がこれらの要求を受信し、制御ロジック１３６が、
追加のプロセッサベクトルビット１５８が設定されてい
ることを決定し、そのため、メモリコントローラ１０６
がリセットベクトル１４２を各ＣＰＵ１０４に返す。

【０１３０】次いで、制御ロジック１３６は、トラステ
ッドコア初期化プロセスが完了したときトラステッドコ
ア初期化ビット１５４をクリアする。メモリコントロー
ラ１０６は、他のバスマスタがメモリ１１０にアクセス
するのを防止することもやめる。したがって、別のバス
マスタからの不当なコードに対するいかなる追加の保護
も、メモリコントローラ１０６ではなくトラステッドコ
ア１４６の実行によって防止されるものである。

【０１３１】各ＣＰＵ１０４は、リセットベクトル１４
２を受信すると、プロセッサバス１１２上に、リセット
ベクトル１４２におけるメモリアドレスのための読み取
り要求を発行し、これは、トラステッドコア１４６にお
ける命令である。したがって、各ＣＰＵ１０４は、トラ
ステッドコアコード１４６における命令の実行を開始す
る。各ＣＰＵ１０４がリセットされると、先にＣＰＵ１
０４にロードされた命令（たとえば、不当なコード）
は、トラステッドコア１４６のその実行に影響を与える
ことはできない。

【０１３２】一実施態様では、１つまたは複数のＣＰＵ
１０２，１０４が、正しく機能するために、マイクロコ
ードがそれにロードされることを必要とする可能性があ
る。このマイクロコードは、たとえば、ＣＰＵにおける
エラーまたは他のバグを修正し、ＣＰＵの固有の命令セ
ットとは異なる命令セットを露出することなどができ
る。このマイクロコードを、トラステッドコア１４６に
（たとえば、トラステッドコアデータ部１５２におい
て）含めることができ、命令を、トラステッドコア初期
化プロセスに含めて、マイクロコードを適切なＣＰＵに
ロードすることができる。加えて、マイクロコードが本
物であることを検証することができ、これは、ダイジェ
ストを計算し、これをマイクロコード内で証明されたダ
イジェスト（たとえば、マイクロコードの作成者または
配布者によってそこに配置されたもの）に対して比較し
て、このマイクロコードが、マイクロコードの配布者に
よって署名された以後に改変されていないことを保証す
ることなどによる。

【０１３３】一実施態様では、メモリコントローラ１０
６は、トラステッドコア初期化コマンドに応答して、以
下の保証を提供する。 ・メモリに対するすべてのＩ／Ｏアクセスが停止する。
リフレッシュコントローラおよびＣＰＵ（リセットされ
た後）を除き、どの構成要素もメモリにアクセスできな
い。 ・トラステッドコアの暗号化措置は、メモリに対するＩ
／Ｏアクセスが停止した後に計算される。 ・どのＣＰＵも、リセットされた後まで再起動できず、
メモリにアクセスできない。 ・すべてのＣＰＵは、トラステッドコアコードにおける
２つの場所のうちの一方で命令の実行を開始し、これら
の場所が、トラステッドコアコードから設定される。 ・ＣＰＵのうちの１つのみが、２つの場所のうちの一方
で命令の実行を開始し、他のものはすべて、トラステッ
ドコア初期化プロセスの終了まで待機し、２つの場所の
うちの他方で命令の実行を開始する。 ・メモリに対するＩ／Ｏアクセスは、トラステッドコア
初期化プロセスが完了するまで可能にされない。

【０１３４】加えて、メモリコントローラ１０６は、い
かなる割り込みもインターセプトかつ禁ずるように動作
することもできる。たとえば、メモリコントローラ１０
６は、コンピュータ１００のための割り込みコントロー
ラを含むか、あるいは他の実施形態としてそれと通信す
ることができる。トラステッドコア初期化プロセス中に
受信されたいかなる割り込みも禁ずることができる。他
の実施形態として、メモリコントローラ１０６が割り込
みに関与することができない（たとえば、ＣＰＵ１０
２，１０４がリセットされ、メモリコントローラ１０６
およびトラステッドコア１４６によって、命令を得るた
めのそれらの能力が制限されるため）。

【０１３５】加えて、ある実施形態では、トラステッド
コア初期化プロセスが、トラステッドコアの保護あるい
はカーテニングされた空間内である、メモリのある領域
（実および／または仮想領域のいずれか）を確立する。
トラステッドコアの動作中に、トラステッドコアは、そ
の保護された空間内で実行中のトラステッドアプリケー
ションのみが、その保護された空間内の他のメモリアド
レスにアクセスできることを保証するように動作する。
これらの実施形態では、メモリコントローラ１０６のす
べての制御（たとえば、パラメータレジスタ１５３な
ど、コントローラ１０６のアドレス指定可能な部分）
は、保護された空間内に含まれる。加えて、トラステッ
ドコア初期化コマンドが発行される機構（たとえば、特
定のレジスタアドレス、特定のポートなど）も保護され
た空間に含まれ、信用できないコードがトラステッドコ
ア初期化コマンドを再発行するのを防止する。

【０１３６】ある実施態様では、ＣＰＵ１０２，１０４
が２つの動作モード、すなわち、実モード(real mode)
および保護モード(protected mode)をサポートする。実
モードは、前のＣＰＵ（たとえば、Ｉｎｔｅｌ ８０８
６プロセッサ）のプログラミング環境を提供することを
指し、保護モードは、ＣＰＵのすべての命令およびアー
キテクチャの特徴を使用可能にする。これらの実施態様
では、ＣＰＵ１０２，１０４が、電源が入れられたとき
に（かつ、ＲＥＳＥＴ＃信号に応答して）、実モードに
初期化される。トラステッドコア初期化プロセスが開始
し、これは、各ＣＰＵについて、そのＣＰＵを保護モー
ドに移行し、次いでメモリページングをオンにすること
によって行う（メモリページングは、仮想メモリを指
し、メモリの「ページ」をＣＰＵによって参照すること
ができ、メモリ１１０と別の記憶デバイス（たとえば、
デバイス１１８）の間で必要とされたときにスワップす
ることができる）。したがって、トラステッドコア初期
化プロセスにおいて、リセットされ、メモリへのアクセ
スが許可される追加のＣＰＵについて（最初のＣＰＵの
後）、これらが実モードにおいて、保護モードおよびオ
ンにされたページングに移行されるために十分長く動作
することができることに配慮するべきである。これは、
たとえば、追加のプロセッサ開始ベクトル（リセットベ
クトル１４２）の選択における配慮によって実施するこ
とができる。

【０１３７】また、トラステッドコアの外部のコード
が、強制のプロセッサリセットを構成した場合（これは
しばしばプログラムにより可能であり、一般的にはＰＣ
クラスのマシンで可能である）、プロセッサは、動作中
のコアを潜在的にくつがえす可能性のあるコードではな
く、トラステッドコアを実行することによって起動する
ことにも留意されたい。この場合、そのコアは、これを
例外条件として処理することを選択し、すべての既存の
内部状態を破棄する（メモリをクリアする）ことがで
き、あるいは、実行を継続するための動作を取ることが
できる（たとえば、プロセッサのリセット前に実施され
ていたＣＰＵ保護プロファイルを再ロードする）。

【０１３８】トラステッドコア初期化プロセスには、プ
ロセッサバス１１２においていかなる追加のバストラン
ザクションも必要ではなく、ＣＰＵ１０２，１０４にお
ける追加のピン、または、ＣＰＵ１０２，１０４への他
のこのような修正も必要ではないことに留意されたい。
むしろ、初期化プロセスがメモリコントローラにおいて
（たとえば、チップセットにおいて）実施され、それに
よりＣＰＵへのいかなる修正の必要性も防止される。

【０１３９】本明細書では、主としてコンピュータのブ
ート中に実行されるものとして論じたが、トラステッド
コア初期化プロセスを異なる時点で実行することができ
る。たとえば、トラステッドコアが動作することを必要
とするアプリケーションが実行される（たとえば、ユー
ザが、保護される必要のあるマルチメディアコンテンツ
をダウンロードしようとする）まで、トラステッドコア
をメモリ１１０にロードすることができず、トラステッ
ドコア初期化コマンドを発行することができない。加え
て、トラステッドコア初期化プロセスを、多くの回数繰
り返すことができる。例として、トラステッドコアコー
ドは、トラステッドコアの実行を終了する「トラステッ
ドコアを終了させる(terminate trusted core)」コマン
ドを有している可能性がある。しかし、トラステッドコ
アを、後の時点で再度メモリ１１０にロードすることが
でき（それが実際に実行終了の一部として除去されたか
のように）、トラステッドコア初期化プロセスを、トラ
ステッドコアコードが再度実行を開始するために繰り返
すことができる。また、多数の異なるトラステッドコア
を、一度に１つずつ、交互に動作することができる。

【０１４０】加えて、トラステッドコア初期化プロセス
が完了し、他のＣＰＵがメモリにアクセスできるように
された後、これらの追加のＣＰＵが、トラステッドコア
初期化プロセスが開始するときにコンピュータにおいて
存在している必要がないことに留意されたい。例とし
て、コンピュータは、ＣＰＵを「ホットプラグ(hot-plu
g)」する（コンピュータの動作中にＣＰＵをコンピュー
タに追加する）ための能力をサポートすることができ
る。このような新たに追加されたいかなるＣＰＵもメモ
リにアクセスすることができ、命令の実行を追加のプロ
セッサリセットベクトルで開始する。

【０１４１】図１は、単一のメモリコントローラ１０６
がメモリ１１０へのアクセスを制御する例示的アーキテ
クチャを例示する。他の実施形態として、トラステッド
コア初期化プロセスを、多数のメモリコントローラがあ
るアーキテクチャにおいて実施することができる。

【０１４２】図４は、本発明のある実施形態による、分
散メモリコントローラを使用した例示的コンピュータア
ーキテクチャを例示する。コンピュータ２００は、プロ
セッサバス２０６に結合された多数（ｍ）のＣＰＵ２０
２，２０４を含むように例示される。ＣＰＵ２０２，２
０４は、様々なＩ／Ｏ構成要素（図示せず）と、ブリッ
ジ２０８を介して通信する。加えて、各ＣＰＵ２０２，
２０４はメモリコントローラ２１０を含む。個別のメモ
リコントローラ２１０は、分散メモリコントローラアー
キテクチャを実施し、これは、図１のメモリコントロー
ラ１０６に類似した機能を実行する。ただし、個別のコ
ントローラ２１０は多数のＣＰＵに渡って分散してい
る。分散メモリコントローラアーキテクチャは、幅広い
種類の従来の方法のいずれにおいても実施することがで
き、追加の結合部（図示せず）を個別のメモリコントロ
ーラ２１０の間に含めて、通信をメモリコントローラ２
１０の間で渡すことができるようにすることができる
（たとえば、個別のメモリコントローラ２１０の同期化
のため）。

【０１４３】図４の例では、各ＣＰＵは、それ自体の直
接接続されたメモリを含む。コンピュータ２００に含ま
れたバスロジックおよびプロトコルは、各ＣＰＵによる
全体のメモリサブシステムのビューがコヒーレントの状
態であることを保証する。このようなメモリアーキテク
チャはしばしば、キャッシュコヒーレント不均等メモリ
アクセスシステム（ＣＣ−ＮＵＭＡ）と呼ばれる。他の
実施形態として、それ自体の接続されたメモリを有する
各ＣＰＵではなく、メモリコントローラを多数のＣＰＵ
の間に分散させて、単一の共有システムメモリにアクセ
スすることができる。

【０１４４】図５は、本発明のある実施形態による、コ
ード初期化プロセスのための例示的処理を例示する流れ
図である。図５の処理は、図１のコンピュータ１００ま
たは図４のコンピュータ２００など、コンピュータによ
って実施され、ソフトウェアにおいて実施することがで
きる。図５の処理を、トラステッドコア初期化プロセ
ス、または、他の実施形態として、他のコードのための
初期化プロセスのために使用することができる。

【０１４５】最初に、コンピュータのための通常のブー
ト処理が、必ずしも安全ではないＢＩＯＳを使用して開
始される（動作２５２）。最終的に、コードがメモリに
ロードされ（動作２５４）、コード初期化コマンドが受
信される（動作２５６）。コード初期化コマンドに応答
して、メモリがすべてのプロセッサおよびバスマスタか
ら保護される（動作２５８）。次いで、メモリにおける
コードの暗号化措置が抽出され、安全な場所に格納され
る（動作２６０）。次いで、プロセッサリセットベクト
ルが、メモリにおけるコードの開始など、初期化ベクト
ルにマップされる（動作２６２）。

【０１４６】プロセッサリセットベクトルが初期化ベク
トルにマップされた後、すべてのプロセッサはリセット
され（動作２６４）、プロセッサのうちの１つがメモリ
にアクセスできるようになる（動作２６６）。次いで、
処理は、メモリにアクセスできるようにされたプロセッ
サがメモリからコード初期化プロセスを実行するまで待
機する（動作２６８）。コード初期化プロセスの終了が
信号により通知され、これは、たとえば、コード初期化
プロセスを実行するプロセッサから発行されたコマンド
による。コード初期化プロセスが終了した後、プロセッ
サリセットベクトルは追加のプロセッサ開始ベクトルに
再マップされる（動作２７０）。次いで、コンピュータ
における他のいかなるプロセッサもメモリにアクセスで
きるようになり（動作２７２）、コンピュータにおける
他のいかなるバスマスタもメモリにアクセスできるよう
になる（動作２７４）。

【０１４７】本明細書の考察では、本発明の実施形態
を、１つまたは複数の従来のプロセッサまたはコントロ
ーラ（たとえば、図１の制御ロジック１３６）によって
実行されるプログラムモジュールまたはコードなど、一
般にプロセッサ実行可能命令に関して記載してある。一
般に、プログラムモジュールまたはコードは、ルーチ
ン、プログラム、オブジェクト、コンポーネント、デー
タ構造などを含み、これらが特定のタスクを実行し、あ
るいは、特定の抽象データ型を実施する。分散環境(dis
tributed environment)では、プログラムモジュールま
たはコードは、多数のメモリ記憶デバイスに位置するこ
とができる。

【０１４８】他の実施形態として、本発明の実施形態
を、ハードウェア、または、ハードウェア、ソフトウェ
アおよび／またはファームウェアの組み合わせにおいて
実施することができる。たとえば、本発明のすべてまた
は一部を、１つまたは複数の特定用途向け集積回路（Ａ
ＳＩＣ）またはプログラマブルロジックデバイス（ＰＬ
Ｄ）において実施することができる。

【０１４９】コンピューティングデバイス（図１のデバ
イス１００または図４のデバイス２００など）は、一般
的には、少なくともある形式のコンピュータ可読媒体を
含む。コンピュータ可読媒体は、コンピューティングデ
バイスによってアクセスすることができる、いかなる使
用可能な媒体にすることもできる。例として、限定では
なく、コンピュータ可読媒体は、コンピュータ記憶媒体
および通信媒体を含むことができる。コンピュータ記憶
媒体は、揮発性および不揮発性，取外し可能および取外
し不能な媒体であって、情報の格納のためのいずれかの
方法または技術において実施されたものを含む。これら
情報は、コンピュータ可読命令，データ構造，プログラ
ムモジュールまたは他のデータなどである。コンピュー
タ記憶媒体には、ＲＡＭ，ＲＯＭ，ＥＥＰＲＯＭ，フラ
ッシュメモリまたは他のメモリ技術，ＣＤ−ＲＯＭ，デ
ジタル多用途ディスク（ＤＶＤ）または他の光学記憶装
置，磁気カセット，磁気テープ，磁気ディスク記憶装置
または他の磁気記憶デバイス、または、所望の情報を格
納するために使用することができ、コンピューティング
デバイスによってアクセスすることができる、他のいか
なる媒体もが含まれるが、これらに限定されるものでは
ない。通信媒体は、一般的には、コンピュータ可読命
令、データ構造、プログラムモジュールまたは他のデー
タを、搬送波などの変調データ信号または他の移送機構
において実施し、いかなる情報送達媒体をも含む。「変
調データ信号(modulate data signal)」という用語は、
１つまたは複数のその特性セットを有するか、あるい
は、信号において情報を符号化するような方法において
変更された信号を意味する。例として、限定ではなく、
通信媒体には、有線ネットワークまたは直接有線接続な
どの有線媒体、および、音波，ＲＦ，赤外線および他の
無線媒体などの無線媒体が含まれる。上記のいかなるも
のの組み合わせもコンピュータ可読媒体の範囲内に含ま
れるべきである。

【０１５０】例示のため、オペレーティングシステムな
ど、プログラムおよび他の実行可能プログラム構成要素
は、本明細書において離散的ブロック(discrete block)
として例示したが、このようなプログラムおよび構成要
素が様々な時点でコンピュータの異なる記憶構成要素に
おいて存在し、コンピュータのデータプロセッサによっ
て実行されることを理解されたい。

【０１５１】（むすび）上記の説明は、構造上の特徴お
よび／または方法上の動作に特有である言語を使用した
が、付属の特許請求の範囲において定義された本発明に
ついては、記載された特定の特徴または動作に限定され
ないことを理解されたい。むしろ、特定の特徴および動
作は、本発明を実施する例示的形式として開示したもの
である。

【図面の簡単な説明】

【図１】本発明の一実施形態によるコンピュータを示す
ブロック図である。

【図２】トラステッドコアを実現する手法を示す図であ
る。

【図３】トラステッドコアを実現する手法を示す図であ
る。

【図４】本発明の一実施形態による、分散メモリコント
ローラを使用したコンピュータアーキテクチャを示す図
である。

【図５】本発明の一実施形態による、コード初期化プロ
セスを示す流れ図である。

【符号の説明】

１０２，１０４，２０２，２０４ ＣＰＵ １０６，２１０ メモリコントローラ １１０ メモリ １１２，２０６ プロセッサバス １１４ Ｉ／Ｏバス １１８ 大容量記憶デバイス １２０ ＲＯＭ １２２ ＢＩＯＳ １２４ オプションのＲＯＭ／ＢＩＯＳ拡張 １３０ プロセッサバスインターフェース １３２ メモリインターフェース １３６ 制御ロジック １３８ ダイジェスト １４０，１４２ リセットベクトル １４５ 初期化ビット １４６，１６０，１７０ トラステッドコア １５８ ベクトルビット

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブライアン ウィルマン アメリカ合衆国 98034 ワシントン州 カークランド 80 プレイス ノースイー スト 10901 Ｆターム(参考） 5B054 AA08 CC01 CC02 5B076 AA01

Claims (70)

【特許請求の範囲】
1. 【請求項１】 １つまたは複数のコンピュータ可読媒体
   であって、コンピュータの１つまたは複数のプロセッサ
   によって実行されたとき、 前記コンピュータの動作を、信用されていないコードに
   基づいて開始できるようにすること、 前記信用されていないコードの制御下で、トラステッド
   コアをメモリにロードすること、 前記コンピュータにおける１つまたは複数の中央処理装
   置の各々および１つまたは複数のバスマスタの各々が前
   記メモリにアクセスするのを防止すること、前記１つま
   たは複数の中央処理装置の各々をリセットすること、 １つの中央処理装置が前記メモリにアクセスし、かつ前
   記トラステッドコアを初期化するためにトラステッドコ
   ア初期化コードを実行できるようにすること、および、 前記トラステッドコアの実行が初期化された後、前記コ
   ンピュータにおける他のいかなる中央処理装置およびい
   かなるバスマスタも前記メモリにアクセスできるように
   することを含む動作を前記１つまたは複数のプロセッサ
   に実行させる複数の命令が格納されていることを特徴と
   する１つまたは複数のコンピュータ可読媒体。
2. 【請求項２】 前記１つまたは複数のプロセッサは、１
   つまたは複数のメモリコントローラの１つまたは複数の
   コントローラを含むことを特徴とする請求項１に記載の
   １つまたは複数のコンピュータ可読媒体。
3. 【請求項３】 前記１つまたは複数のメモリコントロー
   ラは、前記１つまたは複数の中央処理装置の間で分散さ
   れていることを特徴とする請求項２に記載の１つまたは
   複数のコンピュータ可読媒体。
4. 【請求項４】 前記複数の命令は、前記１つまたは複数
   のメモリコントローラによって実行されるマイクロコー
   ドを含むことを特徴とする請求項２に記載の１つまたは
   複数のコンピュータ可読媒体。
5. 【請求項５】 前記信用されていないコードは、基本入
   出力システム（ＢＩＯＳ）からのコードおよび複数のオ
   プションの読取り専用メモリ（ＲＯＭ）からのコードを
   含むことを特徴とする請求項１に記載の１つまたは複数
   のコンピュータ可読媒体。
6. 【請求項６】 前記防止することは、前記１つまたは複
   数の中央処理装置の各々および前記１つまたは複数のバ
   スマスタの各々が前記メモリにアクセスすることを、前
   記１つまたは複数の中央処理装置の１つから受信され
   た、トラステッドコア初期化コマンドに応答して、防止
   することを含むことを特徴とする請求項１に記載の１つ
   または複数のコンピュータ可読媒体。
7. 【請求項７】 前記トラステッドコアをロードすること
   は、前記トラステッドコアの異なる部分を複数の異なる
   ソースからコピーすることを含むことを特徴とする請求
   項１に記載の１つまたは複数のコンピュータ可読媒体。
8. 【請求項８】 前記トラステッドコアをロードすること
   は、前記トラステッドコアの異なる部分を１つまたは複
   数のソースからコピーすること、および、前記異なる部
   分を結合して前記トラステッドコアを組み立てることを
   含むことを特徴とする請求項１に記載の１つまたは複数
   のコンピュータ可読媒体。
9. 【請求項９】 前記異なる部分を結合することは、前記
   異なる部分のビットの排他的論理和を取ることを含むこ
   とを特徴とする請求項１に記載の１つまたは複数のコン
   ピュータ可読媒体。
10. 【請求項１０】 前記トラステッドコアをロードするこ
    とは、前記トラステッドコアの少なくとも一部を、ロー
    カルの大容量記憶デバイスから前記メモリにコピーする
    ことを含むことを特徴とする請求項１に記載の１つまた
    は複数のコンピュータ可読媒体。
11. 【請求項１１】 前記トラステッドコアをロードするこ
    とは、前記トラステッドコアの少なくとも一部を、リモ
    ートデバイスから前記メモリにコピーすることを含むこ
    とを特徴とする請求項１に記載の１つまたは複数のコン
    ピュータ可読媒体。
12. 【請求項１２】 前記トラステッドコアをロードするこ
    とは、前記トラステッドコアの少なくとも一部を、前記
    コンピュータのチップからコピーすることを含むことを
    特徴とする請求項１に記載の１つまたは複数のコンピュ
    ータ可読媒体。
13. 【請求項１３】 前記防止することは、前記１つまたは
    複数の中央処理装置および前記１つまたは複数のバスマ
    スタからの、前記メモリへのアクセスのためのすべての
    要求を無視することを含むことを特徴とする請求項１に
    記載の１つまたは複数のコンピュータ可読媒体。
14. 【請求項１４】 前記複数の命令はさらに、 前記メモリにおける前記トラステッドコアの暗号化措置
    を抽出すること、および前記抽出された暗号化措置を格
    納することを含む動作を前記１つまたは複数のプロセッ
    サに実行させることを特徴とする請求項１に記載の１つ
    または複数のコンピュータ可読媒体。
15. 【請求項１５】 前記複数の命令はさらに、 暗号化プロセッサをリセットすること、 前記暗号化プロセッサに、前記暗号化措置を抽出するよ
    うに要求すること、および前記抽出された暗号化措置
    を、前記暗号化プロセッサから受信することを含む動作
    を前記１つまたは複数のプロセッサに実行させることを
    特徴とする請求項１４に記載の１つまたは複数のコンピ
    ュータ可読媒体。
16. 【請求項１６】 前記１つまたは複数の中央処理装置の
    各々をリセットすることは、プロセッサバスリセット信
    号を前記１つまたは複数の中央処理装置の各々にアサー
    トすることを含むことを特徴とする請求項１に記載の１
    つまたは複数のコンピュータ可読媒体。
17. 【請求項１７】 前記複数の命令はさらに、 中央処理装置リセットベクトルを、初期化ベクトルにマ
    ップすること、 前記中央処理装置リセットベクトルに対応する読取り要
    求を、前記１つの中央処理装置から受信すること、 前記読取り要求に応答して、前記初期化ベクトルを前記
    １つの中央処理装置に返すこと、および前記１つの中央
    処理装置は、前記初期化ベクトルで開始して、前記メモ
    リにアクセスできるようにすることを含む動作を前記１
    つまたは複数のプロセッサに実行させることを特徴とす
    る請求項１に記載の１つまたは複数のコンピュータ可読
    媒体。
18. 【請求項１８】 前記初期化ベクトルは、前記メモリに
    おける前記トラステッドコード内のアドレスであること
    を特徴とする請求項１７に記載の１つまたは複数のコン
    ピュータ可読媒体。
19. 【請求項１９】 前記複数の命令はさらに、 前記中央処理装置リセットベクトルを、追加の中央処理
    装置開始ベクトルに、前記初期化ベクトルを前記１つの
    中央処理装置に返した後に再マップすること、および別
    の中央処理装置からの、前記中央処理装置リセットベク
    トルに対応する、他のいかなる読取り要求にも応答し
    て、前記追加の中央処理装置開始ベクトルを返すことを
    含む動作を前記１つまたは複数のプロセッサに実行させ
    ることを特徴とする請求項１７に記載の１つまたは複数
    のコンピュータ可読媒体。
20. 【請求項２０】 前記初期化ベクトルは、前記メモリに
    おける前記トラステッドコード内のアドレスであり、前
    記追加の中央処理装置開始ベクトルおよび前記初期化ベ
    クトルは、前記メモリにおける前記トラステッドコード
    内の異なるアドレスであることを特徴とする請求項１９
    に記載の１つまたは複数のコンピュータ可読媒体。
21. 【請求項２１】 前記初期化ベクトルおよび前記追加の
    中央処理装置開始ベクトルは、前記トラステッドコアか
    ら得られることを特徴とする請求項１９に記載の１つま
    たは複数のコンピュータ可読媒体。
22. 【請求項２２】 前記複数の命令はさらに、マイクロコ
    ードを、前記メモリにおけるトラステッドコアから前記
    １つの中央処理装置へ、前記中央処理装置をリセットし
    た後にロードすることを含む動作を前記１つまたは複数
    のプロセッサに実行させることを特徴とする請求項１に
    記載の１つまたは複数のコンピュータ可読媒体。
23. 【請求項２３】 信用できないコードに基づいて、コン
    ピュータをブートするステップと、 トラステッドコアをメモリにロードするステップと、 前記トラステッドコアの安全な実行を開始するステップ
    とを含むことを特徴とする方法。
24. 【請求項２４】 前記トラステッドコアの実行を終了す
    ることができるようにするステップと、 前記トラステッドコアの安全な実行を、前記コンピュー
    タをリブートすることなく、再び開始するステップとを
    さらに含むことを特徴とする請求項２３に記載の方法。
25. 【請求項２５】 前記トラステッドコアの実行を終了す
    ることができるようにするステップと、 別のトラステッドコアをメモリにロードするステップ
    と、 前記他のトラステッドコアの安全な実行を開始するステ
    ップとをさらに含むことを特徴とする請求項２３に記載
    の方法。
26. 【請求項２６】 前記トラステッドコアおよび前記他の
    トラステッドコアは、同じトラステッドコアの異なるバ
    ージョンであることを特徴とする請求項２５に記載の方
    法。
27. 【請求項２７】 前記開始するステップは、前記トラス
    テッドコアの安全な実行を、前記１つまたは複数の中央
    処理装置の１つから受信された、トラステッドコア初期
    化コマンドに応答して、開始するステップを含むことを
    特徴とする請求項２３に記載の方法。
28. 【請求項２８】 前記開始するステップは、前記トラス
    テッドコアの安全な実行を、前記コンピュータにおける
    プロセッサによってサポートされるいかなる追加のバス
    トランザクションも必要とすることなく、開始するステ
    ップを含むことを特徴とする請求項２３に記載の方法。
29. 【請求項２９】 前記トラステッドコアの安全な実行を
    開始するステップは、 前記コンピュータにおける１つまたは複数の中央処理装
    置の各々が前記メモリにアクセスするのを防止するステ
    ップと、 前記コンピュータにおける１つまたは複数のバスマスタ
    の各々が前記メモリにアクセスするのを防止するステッ
    プと、 前記１つまたは複数の中央処理装置の各々をリセットす
    るステップと、 １つの中央処理装置が前記メモリにアクセスし、かつト
    ラステッドコア初期化プロセスを実行できるようにする
    ステップと、 前記トラステッドコア初期化プロセスの実行後、他のい
    かなる中央処理装置およびいかなる前記１つまたは複数
    のバスマスタも前記メモリにアクセスできるようにする
    ステップとを含むことを特徴とする請求項２３に記載の
    方法。
30. 【請求項３０】 中央処理装置リセットベクトルを、初
    期化ベクトルにマップするステップと、 前記中央処理装置リセットベクトルに対応する読取り要
    求を、前記１つの中央処理装置から受信するステップ
    と、 前記読取り要求に応答して、前記初期化ベクトルを前記
    １つの中央処理装置に返すステップと、 前記１つの中央処理装置が、前記初期化ベクトルで開始
    して、前記メモリにアクセスできるようにするステップ
    とをさらに含むことを特徴とする請求項２９に記載の方
    法。
31. 【請求項３１】 前記初期化ベクトルは、前記メモリに
    おける前記トラステッドコード内のアドレスであること
    を特徴とする請求項３０に記載の方法。
32. 【請求項３２】 前記中央処理装置リセットベクトル
    を、追加の中央処理装置開始ベクトルに、前記初期化ベ
    クトルを前記１つの中央処理装置に返した後に再マップ
    するステップと、 別の中央処理装置からの、前記中央処理装置リセットベ
    クトルに対応する、他のいかなる読取り要求にも応答し
    て、前記追加の中央処理装置開始ベクトルを返すステッ
    プとをさらに含むことを特徴とする請求項３０に記載の
    方法。
33. 【請求項３３】 前記初期化ベクトルは、前記メモリに
    おける前記トラステッドコード内のアドレスであり、前
    記追加の中央処理装置開始ベクトルおよび前記初期化ベ
    クトルは、前記メモリにおける前記トラステッドコード
    内の異なるアドレスであることを特徴とする請求項３２
    に記載の方法。
34. 【請求項３４】 前記トラステッドコアをロードするス
    テップは、前記トラステッドコアの異なる部分を、ロー
    カルの大容量記憶デバイス、リモートデバイスおよびロ
    ーカルのチップセットのうちの１つまたは複数を含む、
    複数の異なるソースからコピーするステップを含むこと
    を特徴とする請求項２３に記載の方法。
35. 【請求項３５】 プロセッサによって、請求項２３に記
    載の方法を実行するように実行可能であるコンピュータ
    プログラムを含むことを特徴とする１つまたは複数のコ
    ンピュータ可読メモリ。
36. 【請求項３６】 コンピュータが、信用できないコード
    に基づいて、動作を開始できるようにするステップと、 前記信用できないコードの制御下で、追加のコードをメ
    モリにロードするステップと、 前記追加のコードの実行を、前記コンピュータにおける
    前記信用できないコードにも関わらず、安全な方法にお
    いて開始するステップとを含むことを特徴とする方法。
37. 【請求項３７】 前記開始するステップは、前記追加の
    コードの実行を、前記コンピュータにおける前記信用で
    きないコードおよび前記コンピュータの他の先に存在す
    る状態にも関わらず、安全な方法において開始するステ
    ップをさらに含むことを特徴とする請求項３６に記載の
    方法。
38. 【請求項３８】 前記追加のコードの実行を安全な方法
    において開始するステップは、 前記コンピュータにおける１つまたは複数の中央処理装
    置の各々が前記メモリにアクセスするのを防止するステ
    ップと、 前記コンピュータにおける１つまたは複数のバスマスタ
    の各々が前記メモリにアクセスするのを防止するステッ
    プと、 前記１つまたは複数の中央処理装置の各々をリセットす
    るステップと、 １つの中央処理装置が前記メモリにアクセスし、コード
    初期化プロセスを実行できるようにするステップと、 前記コード初期化プロセスの実行後、他のいかなる中央
    処理装置およびいかなる前記１つまたは複数のバスマス
    タも前記メモリにアクセスできるようにするステップと
    を含むことを特徴とする請求項３６に記載の方法。
39. 【請求項３９】 前記開始するステップは、前記追加の
    コードの実行を、前記コンピュータにおけるプロセッサ
    によってサポートされるいかなる追加のバストランザク
    ションも必要とすることなく、安全な方法において開始
    するステップを含むことを特徴とする請求項３６に記載
    の方法。
40. 【請求項４０】 中央処理装置リセットベクトルを、初
    期化ベクトルにマップするステップと、 前記中央処理装置リセットベクトルに対応する読取り要
    求を、前記１つの中央処理装置から受信するステップ
    と、 前記読取り要求に応答して、前記初期化ベクトルを前記
    １つの中央処理装置に返すステップと、 前記１つの中央処理装置が、前記初期化ベクトルで開始
    して、前記メモリにアクセスできるようにするステップ
    とをさらに含むことを特徴とする請求項３６に記載の方
    法。
41. 【請求項４１】 前記中央処理装置リセットベクトル
    を、追加の中央処理装置開始ベクトルに、前記初期化ベ
    クトルを前記１つの中央処理装置に返した後に再マップ
    するステップと、 別の中央処理装置からの、前記中央処理装置リセットベ
    クトルに対応する、他のいかなる読取り要求にも応答し
    て、前記追加の中央処理装置開始ベクトルを返すステッ
    プとをさらに含むことを特徴とする請求項４０に記載の
    方法。
42. 【請求項４２】 前記トラステッドコアを、中央処理装
    置がリセットされた後に実行を開始するアドレスに現れ
    るように、再マップするステップをさらに含むことを特
    徴とする請求項３６に記載の方法。
43. 【請求項４３】 中央処理装置から、中央処理装置リセ
    ットベクトルに対応する読取り要求を受信するステップ
    と、 前記読取り要求に、前記中央処理装置に前記トラステッ
    ドコアの開始場所へジャンプさせるための命令により応
    答するステップとをさらに含むことを特徴とする請求項
    ３６に記載の方法。
44. 【請求項４４】 前記追加のコードをロードするステッ
    プは、前記追加のコードの異なる部分を、ローカルの大
    容量記憶デバイス、リモートデバイスおよびローカルの
    チップセットのうちの１つまたは複数を含む、複数の異
    なるソースからコピーするステップを含むことを特徴と
    する請求項３６に記載の方法。
45. 【請求項４５】 プロセッサによって、請求項３６に記
    載の方法を実行するように実行可能であるコンピュータ
    プログラムを含むことを特徴とする１つまたは複数のコ
    ンピュータ可読メモリ。
46. 【請求項４６】 プロセッサとの通信を可能にするため
    の第１のインターフェースと、 システムメモリとの通信を可能にするための第２のイン
    ターフェースと、 前記第１のインターフェースおよび前記第２のインター
    フェースに結合され、プロセッサをリセットするため、
    かつ、前記プロセッサがコード初期化プロセスを実行で
    きるようにし、他のいかなるプロセッサもが前記システ
    ムメモリにアクセスするのを防止するための、コントロ
    ーラとを含むことを特徴とするメモリコントローラ。
47. 【請求項４７】 前記メモリコントローラはプロセッサ
    に含まれることを特徴とする請求項４６に記載のメモリ
    コントローラ。
48. 【請求項４８】 前記第１のインターフェースは、プロ
    セッサバスインターフェースを含むことを特徴とする請
    求項４６に記載のメモリコントローラ。
49. 【請求項４９】 前記メモリコントローラは、前記プロ
    セッサバスインターフェースを必要とすることなく、前
    記プロセッサバス上のいかなる追加のコマンドもサポー
    トするように動作することを特徴とする請求項４８に記
    載のメモリコントローラ。
50. 【請求項５０】 前記システムメモリは、ダイナミック
    ランダムアクセスメモリを含むことを特徴とする請求項
    ４６に記載のメモリコントローラ。
51. 【請求項５１】 前記コントローラはさらに、前記プロ
    セッサが前記コード初期化プロセスを実行できるように
    し、いかなるバスマスタもが前記システムメモリにアク
    セスするのを防止するためのものであることを特徴とす
    る請求項４６に記載のメモリコントローラ。
52. 【請求項５２】 前記コントローラはさらに、 前記プロセッサが前記コード初期化プロセスを実行でき
    るようにする前に、前記メモリコントローラに結合され
    た、他のいかなるプロセッサをもリセットし、 前記１つの処理が前記コード初期化プロセスを実行する
    まで、前記メモリコントローラに結合された、他のいか
    なるプロセッサおよびいかなるバスマスタもが、前記シ
    ステムメモリにアクセスするのを防止し、 前記コード初期化プロセスの実行後、前記メモリコント
    ローラに結合された、他のいかなる中央処理装置、およ
    び、前記メモリコントローラに結合されたいかなるバス
    マスタも前記メモリにアクセスできるようにするための
    ものであることを特徴とする請求項４６に記載のメモリ
    コントローラ。
53. 【請求項５３】 前記コントローラはさらに、 プロセッサリセットベクトルを初期化ベクトルにマップ
    し、 前記プロセッサリセットベクトルに対応する読取り要求
    を、前記プロセッサから受信し、 前記読取り要求に応答して、前記初期化ベクトルを前記
    プロセッサに返し、 前記プロセッサは、前記初期化ベクトルで開始して、前
    記メモリにアクセスできるようにするためのものである
    ことを特徴とする請求項４６に記載のメモリコントロー
    ラ。
54. 【請求項５４】 前記初期化ベクトルは、前記コード初
    期化プロセス内のアドレスであることを特徴とする請求
    項５３に記載のメモリコントローラ。
55. 【請求項５５】 前記コントローラはさらに、 前記プロセッサリセットベクトルを、追加のプロセッサ
    開始ベクトルに、前記初期化ベクトルを前記プロセッサ
    に返した後に再マップし、 別のプロセッサからの、前記プロセッサリセットベクト
    ルに対応する、他のいかなる読取り要求にも応答して、
    前記追加のプロセッサ開始ベクトルを返すためのもので
    あることを特徴とする請求項５３に記載のメモリコント
    ローラ。
56. 【請求項５６】 前記初期化ベクトルは、前記コード初
    期化プロセス内のアドレスであり、前記追加のプロセッ
    サ開始ベクトルおよび前記初期化ベクトルは、前記コー
    ド初期化プロセス内の異なるアドレスであることを特徴
    とする請求項５５に記載のメモリコントローラ。
57. 【請求項５７】 リセット信号をプロセッサにアサート
    するためのプロセッサリセット部と、 前記プロセッサが、トラステッドコア初期化プロセスの
    実行を完了するまで、いかなるバスマスタもがメモリに
    アクセスするのを防止するための、メモリ保護部とを含
    むことを特徴とする装置。
58. 【請求項５８】 プログラマブルロジックデバイスを含
    むことを特徴とする請求項５７に記載の装置。
59. 【請求項５９】 前記プロセッサリセット部は、プロセ
    ッサバスインターフェースを含むことを特徴とする請求
    項５７に記載の装置。
60. 【請求項６０】 前記メモリ保護部は、いかなるバスマ
    スタから受信された、前記メモリにアクセスするための
    いかなる要求をも無視する制御ロジックを含むことを特
    徴とする請求項５７に記載の装置。
61. 【請求項６１】 前記メモリ保護部に結合され、前記プ
    ロセッサが前記トラステッドコア初期化プロセスの実行
    を完了するまで、別のプロセッサがメモリにアクセスす
    るのを防止するためのコントローラをさらに含むことを
    特徴とする請求項５７に記載の装置。
62. 【請求項６２】 前記メモリ保護部に結合されたコント
    ローラであって、 プロセッサリセットベクトルを初期化ベクトルにマップ
    し、 前記プロセッサリセットベクトルに対応する読取り要求
    を、前記プロセッサから受信し、 前記読取り要求に応答して、前記初期化ベクトルを前記
    プロセッサに返し、 前記プロセッサが、前記初期化ベクトルで開始して、前
    記メモリにアクセスできるようにするためのコントロー
    ラをさらに含むことを特徴とする請求項５７に記載の装
    置。
63. 【請求項６３】 前記コントローラはさらに、 前記プロセッサリセットベクトルを、追加のプロセッサ
    開始ベクトルに、前記初期化ベクトルを前記プロセッサ
    に返した後に再マップし、 別のプロセッサからの、前記プロセッサリセットベクト
    ルに対応する、別の読取り要求に応答して、前記追加の
    プロセッサ開始ベクトルを返すためのものであることを
    特徴とする請求項６２に記載の装置。
64. 【請求項６４】 前記トラステッドコアの一部が格納さ
    れる記憶部をさらに含むことを特徴とする請求項５７に
    記載の装置。
65. 【請求項６５】 前記記憶部に格納された前記トラステ
    ッドコアの前記一部は、プラットフォームトラステッド
    コア部を含むことを特徴とする請求項６４に記載の装
    置。
66. 【請求項６６】 プロセッサと、 バスマスタと、 システムメモリと、 前記プロセッサ、前記バスマスタおよび前記システムメ
    モリに結合されたメモリコントローラとを含み、前記メ
    モリコントローラは、 信用できないコードに基づいて動作する、前記プロセッ
    サおよび前記バスマスタからの前記システムメモリへの
    アクセスを可能にすること、 前記プロセッサを、トラステッドコア初期化プロセスを
    開始するためにリセットすること、および前記バスマス
    タが前記システムメモリにアクセスすることを、前記ト
    ラステッドコア初期化プロセスが完了される後まで、防
    止することを行うように構成されることを特徴とするコ
    ンピュータ。
67. 【請求項６７】 複数の追加のプロセッサをさらに含
    み、前記複数の追加のプロセッサが前記システムメモリ
    にアクセスすることを、前記トラステッドコア初期化プ
    ロセスが完了される後まで、防止することを特徴とする
    請求項６６に記載のコンピュータ。
68. 【請求項６８】 コンピュータにおける異なるトラステ
    ッドコアの実行を、前記コンピュータをリブートする必
    要なく、逐次開始できるようにするステップを含むこと
    を特徴とする方法。
69. 【請求項６９】 前記開始できるようにするステップ
    は、前記異なるトラステッドコアの実行を、任意の回数
    で開始できるようにするステップをさらに含むことを特
    徴とする請求項６８に記載の方法。
70. 【請求項７０】 前記異なるトラステッドコアは、同じ
    トラステッドコアの異なるバージョンであることを特徴
    とする請求項６８に記載の方法。