JP2002286810A - スキャン方式３重み加重ランダムス・ビルトイン・セルフテストのテストセット生成方法、スキャン方式ビルトイン・セルフテスト回路 - Google Patents

Abstract

(57)【要約】 【課題】 ３重みＷＲＰＴ ＢＩＳＴ（ｔｅｓｔ−ｐｅ
ｒ−ｃｌｏｃｋ及びスキャン方式）におけるテストシー
ケンス長及びハードウェア・オーバーヘッドを削減す
る。 【解決手段】 検出困難故障用のテスト・セットを生成
するための方法であって、検出困難故障セットを識別
し、検出困難故障用のテスト・セットを、改良型の自動
テスト・パターン生成器を使用して生成し、改良型自動
テスト・パターン・生成器を、ハードウェア・オーバー
ヘッドとテスト・シーケンス長を考慮できるように適用
し、ハードウェア・オーバーヘッドは、新規のテストキ
ューブがテスト・セットに追加される際に発生させるこ
とを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明では、回路テスト用の
テストパターンを生成するための新規の自動テストパタ
ーン生成器に関して開示する。本発明ではさらに、ハー
ドウェア・オーバーヘッドの少ない、新規の逐次及び並
列スキャン方式３重み加重ランダム・ビルトイン・セル
フテスト（ＢＩＳＴ：Ｂｕｉｌｄ−ｉｎ Ｓｅｌｆ−ｔ
ｅｓｔ）アーキテクチャに関する。

【０００２】

【従来の技術】ビルトイン・セルフテストは、回路に自
己テスト能力を与えるテスト手法である。この手法で
は、回路への入力セットからなるテストベクトル（「テ
ストパターン」とも呼ばれる）がテスト中の回路（ＣＵ
Ｔ：ｃｉｒｃｕｉｔ ｕｎｄｅｒｔｅｓｔ）に適用さ
れ、適用されたテストベクトルへのＣＵＴの応答が良好
な回路で期待される応答と比較される。テストパターン
生成器（ＴＰＧ：ｔｅｓｔｐａｔｔｅｒｎ ｇｅｎｅｒ
ａｔｏｒ）は、このテストパターンを生成する。

【０００３】ＢＩＳＴは、テストベクトルがＣＵＴに適
用される方法に従って、ｔｅｓｔ−ｐｅｒ−ｃｌｏｃｋ
方式（並列）とスキャン方式（ｔｅｓｔ−ｐｅｒ−ｓｃ
ａｎ方式）に分類することができる。ｔｅｓｔ−ｐｅｒ
−ｃｌｏｃｋ方式のＢＩＳＴでは、ＴＰＧから出力され
るテストパターンはＣＵＴの入力に直接接続される。新
規のテストパターンは、１回のテストクロック・サイク
ルにつき１つ適用される。これに対しスキャン方式のＢ
ＩＳＴでは、ＴＰＧによって生成されたテストパターン
が、フリップフロップからなるスキャン回路を介してＣ
ＵＴに適用される。従って、スキャン方式のＢＩＳＴで
は、テストパターンはＣＵＴにｍ＋１サイクルごとに適
用される。ここで、ｍはスキャン回路内のフリップフロ
ップ数である。

【０００４】ランダム・テストパターン生成器は、テス
トパターンをランダムに生成する。また、テストパター
ンを優先順位に従って生成し、ＢＩＳＴに記憶してテス
トに使用することも可能である。記憶式パターン生成器
を使用して実装されたＢＩＳＴは、決定用テストパター
ンを記憶するためのメモリを要するため、大量なハード
ウェア・オーバーヘッドを必要とする。一方、疑似ラン
ダム・パターン生成器を使用して実装されたＢＩＳＴで
は、ハードウェア・オーバーヘッドはほとんど不要とな
る。一般的に使用される疑似ランダム・パターン生成器
には、線形フィードバック・シフト・レジスタ（ＬＦＳ
Ｒ：ｌｉｎｅａｒ ｆｅｅｄｂａｃｋｓｈｉｆｔ ｒｅ
ｇｉｓｔｅｒ）とセルラー・オートマタ（ＣＡ：ｃｅｌ
ｌｕｌａｒ ａｕｔｏｍａｔａ）の２種類がある。

【０００５】さらに、ＬＦＳＲまたはＣＡＲによって生
成されたランダム・パターン・テストシーケンスは、記
憶式テストパターンよりもモデル化されていない故障の
適用範囲が高いことが報告されている。また、記憶式テ
ストパターンでは、メモリ・サイズの制約が厳しいた
め、数が大幅に不足するケースが一般的である。一方、
ランダム・パターンの場合は、回路によっては、十分な
故障適用範囲を達成しようとするとシーケンスが適切な
レベルをはるかに上回る長さになってしまうことがあ
る。

【０００６】高度な故障適用範囲を達成するために必要
とされるランダム・パターン・テスト長は、わずか数個
の検出困難故障によって決定されることが多い。これら
の検出困難故障は、ランダム・パターンによる検出で発
見されることは希なため、「ランダム・パターン耐性故
障」とも呼ばれる。これらのランダム・パターン耐性故
障はいずれも、検出確率が非常に低い。この検出確率
は、「ランダムに生成されるベクトルが故障を検出する
確率」と定義される。P. H. B., W. H. McAnney,and J.
Savir, Built-In Test for VLSI:Pseudorandom Techni
ques (疑似ランダム手法), John Wiley & Sons, 1987を
参照。故障fの検出確率は、以下のように定義できる。

【０００７】

【数５】 ここで、ｍは回路入力数である。

【０００８】この式から分かるように、検出困難故障が
検出されるためには多数の入力割り当てを必要とする。
そのため、ランダムに生成されたベクトルが入力のすべ
ての必要条件を満たす確率は必然的に低レベルとなる。

【０００９】従来の加重ランダム・パターンテスト（Ｗ
ＲＰＴ：weighted random patterntesting）用ＢＩＳＴ
の極端なケースとして分類される検出困難故障の検出確
率を向上させるＢＩＳＴ手法が、一部の専門家によって
提案されている。S. Pateras and J. Rajski, Cube-Con
tained Random Patterns and Their Application to th
e Complete Testing of Synthesized Multi-level Circ
uits (キューブ格納ランダム・パターン及び合成多層回
路の完全テストへのその適用), in Proceedings IEEE I
nternational Test Conference, pages 473-482, 199
1、I. Pomeranzand S. Reddy, 3-Weight Pseudo-Random
Test Generation Based on a Deterministic Test Set
for Combinational and Sequential Circuits(組み合
わせ回路及び順次回路のための決定用テストセットに基
づく３重み疑似ランダム・テスト生成器), IEEE Trans.
On Computer-Aided Design of Integrated Circuit an
dSystem, Vol. 12:1050-1058, July 1993、及びM. F. A
lShalbi and C. R. Kime,Fixed-Biased Pseudorandom B
uilt-in Self Test For Random Pattern Resistant Cir
cuits(ランダム・パターン耐性回路のための固定バイア
ス疑似ランダム・ビルトイン・セルフテスト), in Proc
eedings IEEE International Test Conference, pages
929-938, 1994を参照。

【００１０】（ＷＲＰＴ）ＢＩＳＴの詳細については、
D. Neebel and C. R. Kline, Multiple Weighted Cellu
lar Automata(複合加重セルラー・オートマタ), In VLS
ITS,pages 81-86, 1994、H. J. Wunderlich, Multiple
Distributions for BiasedRandom Test Patterns(バイ
アス・ランダム・テストパターンに関する多重分布), i
n Proceedings IEEE International Test Conference,
pages 236-244, 1988、及びR. Kapur, S. Patil, T. J.
Snethen, and T. W. Williams, Design of an Efficie
nt Weighted Random Pattern Generation System(効率
的な加重ランダム・パターン生成システムの設計), in
Proceedings IEEE International TestConference, pag
es 491-500, 1994を参照。

【００１１】従来のＷＲＰＴでは、例えば０、０．２
５、０．５、０．７５、１．０といった様々な重みが割
り当てられるのに対し、前述の検出困難故障の検出確率
を向上させるための手法では、各入力に割り当てられる
重みは０、０．５、１の３個だけである。使用される重
みがわずか３個なので、重みを生成するための回路は単
純である。例えば重み１（０）は、信号を１に固定する
ことによって得られる。同様に、重み０は信号を０に固
定することによって得られる。重み０．５は、ＬＦＳＲ
などの純粋なランダム・パターン生成器の出力で信号を
駆動することによって得られる。さらに、３個の重みし
か使用されないので、重みセットを記憶するためのメモ
リは従来のＷＲＰＴよりもサイズが小さくてすむ。

【００１２】本発明では、改良型自動テストパターン生
成器（ＡＴＰＧ：ａｕｔｏｍａｔｉｃ ｔｅｓｔ ｐａ
ｔｔｅｒｎ ｇｅｎｅｒａｔｏｒ）を使用して、３重み
ＷＲＰＴにおけるハードウェア・オーバーヘッドとテス
トシーケンス長を最小化する手法を提示する。さらに本
発明では、ＡＴＰＧに関する本発明による手法を使用し
て、少なくとも３種類の改良型ＢＩＳＴアーキテクチャ
を提示する。

【００１３】「表記法及び定義」本発明では、Ｓ．Ｐａ
ｔｅｒａｓ ｅｔ ａｌで使用される表記法に多少の変
更を加えたものを使用する。この表記法の詳細について
は、S. Pateras and J.Rajski, Cube-Contained Random
Patterns and Their Application to the Complete Te
sting of Synthesized Multi-level Circuits (キュー
ブ格納ランダム・パターン及び合成多層回路の完全テス
トへのその適用), in Proceedings IEEE International
Test Conference, pages 473-482, 1991を参照。「故
障のテストキューブ」とは、「特定されていない入力を
有するテスト」として定義される。ここで、Ｃ＝
｛ｃ^１，ｃ^２，…，ｃ^ｈ｝は、テスト中の回路（ＣＵ
Ｔ）における検出困難故障セットのテストキューブを示
すと想定する。このうち、テストキューブｃ^ｊ＝｛ｃ^ｊ
_１，ｃ^ｊ _２，…，ｃ^ｊ _ｍ｝はｍビットであり、ｍはＣＵ
Ｔの入力数である。テストキューブｃ^ｊ _１∈｛０，１，
Ｘ｝ＶｉとＸはドントケアである。さらに、Ｃ¹，
Ｃ^２，…，Ｃ^ｄをテストキューブ・セットＣのサブセッ
トとし、生成器ｇｅｎ（Ｃ^ｉ）｛ｇ^ｉ _１，ｇ^ｉ _２，…，
ｇ^ｉ _ｍ｝（ｉ＝１，２，…，ｄ）は、以下のように定義
されるｍビットの組（ここで、ｇ^ｉ _ｋ｛０，１，Ｘ，
Ｕ｝（ｋ＝１，２，…，ｍ））を表すと想定する。

【００１４】

【数６】 ここで使用する「生成器」という用語は、D. Neebel an
d C. R. Kime. Multiple Weighted Cellular Automata
(複合加重セルラー・オートマタ), in VLSITS,pages 81
-86, 1994、H.-J. Wunderlich. Multiple Distribution
s for BiasedRandom Test Patterns (バイアス・ランダ
ム・テストパターンに関する多重分布), in Proceeding
s IEEE International Test Conference, pages 236-24
4, 1988、及びR. Kapur, S. Patil, T. J. Snethen, an
d T. W. Williams. Design ofan Efficient Weighted R
andom Pattern Generation System (効率的な加重ラン
ダム・パターン生成システムの設計), in Proceedings
IEEE International Test Conference, pages 491-500,
1994で使用される「重みセット」と同義であることに
注意されたい。

【００１５】入力ｇⁱ _ｋ＝Ｕの場合、テストキューブ・
セットＣ^ｉ内には入力ｐ^ｋにおいて競合するテストキュ
ーブが存在する。すなわち、∋ａ，ｂによりｃ^ａ _ｋ＝Ｖ
及びｃ^ｂ _ｋ＝¬v（ｖ∈｛１，０｝、¬ｖは２値データ
ｖの否定（ＮＯＴ）の値）なので、入力ｐ_ｋを２値デー
タｖに固定すると、入力ｐ_ｋに¬vを割り当てるべき故
障がテスト不能となる可能性がある。一方、入力ｇ^ｉ _ｋ
＝Ｘの場合、入力ｐ_ｋはテストキューブ・セットＣ_ｉ内
のどのテストキューブにおいても指定されない。従って
この場合には、入力ｐ_ｋを任意の２値データに固定して
も故障適用範囲が減じられることはない。テストキュー
ブｃ^ｊにおいては２値データを割り当てられ、生成器ｇ
ｅｎ（Ｃ^ｉ）の対応する位置ではＵを割り当てられた入
力セットは、テストキューブｃ^ｊの「競合ビット」と呼
ばれる。図１にテストキューブの例を示す。図１に示す
テストキューブ・セットでは、入力ｐ_１、ｐ_３、及びｐ
_６がテストキューブｃ^１〜ｃ^４において異なる２値デー
タ（０または１）が割り当てられているので、テストキ
ューブｃ^１は３個の競合ビットを有する。従って、これ
らのピンには生成器ｇｅｎ（Ｃ）においてＵが割り当て
られる。一方、生成器ｇｅｎ（Ｃ）内の対応するビット
にＵが割り当てられた入力のうち、テストキューブ・セ
ットＣ^２内で２値データ０を割り当てられているのは入
力ｐ_３だけなので、テストキューブｃ^２が有する競合ビ
ットは１個だけである。

【００１６】（ａ）「検出確率」 Ｆ＝｛ｆ^１，ｆ^２，…，ｆ^ｎ｝を故障セットとし、Ｃ＝
｛ｃ^１，ｃ^２，…，Ｃ ^ｎ｝をテストキューブ・セットと
する。また、テストキューブｃ^ｊｒ（ｊ＝１，２，…，
ｎ）は、対応する故障ｆ^ｊ（ｊ＝１，２，…，ｎ）の唯
一のテストキューブとする。この想定のもとでは、故障
ｆ^ｊの検出確率は１／２^{ｍ−｜ｘｊ｜}に過ぎない。ここ
で、ｍは入力数、｜Ｘ^ｊ｜はドントケア（Ｘ）が割り当
てられているテストキューブｃ^ｊ内の入力数である。

【００１７】図１に示すテストキューブｃ^１、ｃ^２、ｃ
^３、ｃ^４の各々を、故障ｆ^１、ｆ^２、ｆ^３、ｆ^４に対応
する唯一のテストキューブとする。テストキューブ
ｃ^１、ｃ ^２、ｃ^３、ｃ^４は各々、２個、２個、３個、１
個のドントケア値を有する。各テストキューブは対応す
る故障の唯一のテストキューブなので、故障ｆ^１、
ｆ^２、ｆ^３、ｆ^４の検出確率は各々、１／２^４、１／２
^４、１／２^３、１／２^５として計算できる（この例で
は、入力数ｍは６個であることに注意すること）。

【００１８】式２で説明したように、テストキューブ・
セットＣ内のすべてのテストキューブにおいて入力ｐ_ｋ
に１またはＸが割り当てられ、かつ少なくとも１個のテ
ストキューブにおいて入力ｐ_ｋに１が割り当てられてい
る場合、入力ｐ_ｋには重み１が割り当てられる（すなわ
ち、入力ｇ_ｋ＝１）。式２で説明したように、テストキ
ューブ・セットＣ内のすべてのテストキューブにおいて
入力ｐ_ｋに０またはＸが割り当てられ、少なくとも１個
のテストキューブにおいて０が割り当てられている場
合、入力ｐ_ｋには重み０が割り当てられる（すなわち、
入力ｇ_ｋ＝０）。

【００１９】一方、入力ｇ_ｋに１が割り当てられている
場合には、入力ｐ_ｋを１に固定でき、これにより、検出
のために入力ｐ_ｋで１を入力する必要がある故障セット
Ｆ内のすべての故障の検出確率が２倍に向上する。同様
に、入力ｇ_ｋに０が割り当てられている場合には入力ｐ
_ｋを０に固定でき、これにより、検出のために入力ｐ _ｋ
で０を入力する必要がある故障セットＦ内のすべての故
障の検出確率が２倍に向上する。

【００２０】故障セットＦ内には検出のために入力ｐ_ｋ
において０を割り当てるべき故障はないため、入力ｐ_ｋ
を１に固定しても故障はテスト不能にならない。同様
に、故障セットＦ内には検出のために入力ｐ_ｋにおいて
１を割り当てるべき故障はないため、入力ｐ_ｋを０に固
定しても故障はテスト不能にならない。

【００２１】図１では、入力ｐ_２を０に固定すると、検
出のために入力ｐ_２で０を割り当てるべき故障ｆ^２及び
ｆ^４の検出確率が、各々１／２^３及び１／２^４に向上す
る。同様に、入力ｐ_４及び入力ｐ_５は各々１及び０に固
定できる。一方、他の入力ｐ _１、ｐ_３、ｐ_６を２値デー
タに固定した場合には、これらの故障のテストキューブ
は各入力に競合する値を有するので、一部の故障がテス
ト不能になる。例えば、入力ｐ_１を０に固定すると、検
出のためには入力ｐ_１において１が割り当てられていな
ければならない故障ｆ_３及びｆ_４がテスト不能になる。

【００２２】４個のテストキューブｃ^１、ｃ^２、ｃ^３、
ｃ^４を２つのグループＣ^１＝｛ｃ^１，ｃ^２｝及びＣ^２＝
｛ｃ^３，ｃ^４｝に分割した場合は、グループＣ^１内の入
力ｐ _１、ｐ_２、ｐ_４、ｐ_５、ｐ_６を各々０、０、１、
０、１に固定し、グループＣ^２内の入力ｐ_１、ｐ_２、ｐ
_３、ｐ_５を１、０、０、０に固定しても競合は生じな
い。グループＣ^２内のすべてのテストキューブ（ｃ^３及
びｃ^４）において入力ｐ_４にはＸが割り当てられるの
で、生成器ｇｅｎ（Ｃ^２）内では入力ｇ^２ _４にＸが割り
当てられる。その結果、生成器ｇｅｎ（Ｃ^１）＝｛０，
０，Ｕ，１，０，１，｝及び生成器ｇｅｎ（Ｃ^２）＝
｛１，０，０，Ｘ，０，Ｕ｝となる。入力ｐ_１、ｐ_２、
ｐ_４、ｐ_５、ｐ_６を０、０、１、０、１に固定すること
により、故障ｆ^１及びｆ^２の検出確率が１／２に向上
し、入力ｐ_１、ｐ_２、ｐ_３、ｐ_５を１、０、０、０に固
定することにより、故障ｆ^３及びｆ^４の検出確率が１／
２に向上する。２個の生成器ｇｅｎ（Ｃ^１）及びｇｅｎ
（Ｃ^２）を適用するため、最初の時間間隔Ｔ_１では入力
ｐ_１、ｐ_２、ｐ_４、ｐ_５が０、０、１、０に固定され、
続いて、次の時間間隔Ｔ_２では入力ｐ_１、ｐ_２、ｐ_３、
ｐ_５が１、０、０、０に固定される。これらの時間間隔
の算出手順については、「各生成器のためのテストシー
ケンス」の節において説明する。

【００２３】（ｂ）「適切なテストキューブを生成する
ことの重要性」 図１、図２の故障ｆ^１はテストキューブＣ^’１＝０１１
１ＸＸによっても検出できると想定し、さらにテストキ
ューブ・セットＣ^’１の構成要素としてｃ^１ではなくｃ
^’１が使用されると想定する。この場合は、ｃ^’１の入
力ｐ_２における１が、テストキューブ・セットＣ^’１内
の他のテストキューブｃ^２の入力ｐ_２における０と競合
する。従って、固定してもテストキューブ・セットＣ
^’１内に競合が発生しないのは入力ｐ_１、ｐ_４、ｐ_５、
ｐ_６に限られる。固定されるのは入力ｐ_１、ｐ_４、
ｐ_５、ｐ_６だけなので、検出のために入力ｐ_２において
０を必要とする故障ｆ^２の検出確率はこれで１／２^２と
なり、ｃ^１が使用される場合に比較して２分の１の低減
となる。故障セットＦ内のすべての故障の検出確率が１
／２以上に向上するためには、テストキューブ・セット
Ｃ^’１を、各々ｃ^’１またはｃ^２だけで構成される２つ
のグループに分割する必要がある。そのため、ｃ^１が使
用される場合の生成器の所要個数は２個であるのに対
し、ｃ^’１が使用される場合には３個の生成器が必要と
なる。

【００２４】生成器の所要個数は、本発明のＢＩＳＴの
実装により必要となるハードウェア・オーバーヘッドを
決定する。この所要個数を最小にするためには、テスト
キューブ・セットに加えるテストキューブを慎重に選択
しなければならない。新たに追加するテストキューブ
は、テストキューブ・セットにすでに存在する他のテス
トキューブと競合する入力数が最小となるように選択す
る必要がある。ただし、大規模なランダム・パターン耐
性回路では、検出困難故障のテストキューブの総数は非
常に多いことが知られている。そのため、検出困難故障
の各々について、可能なすべてのテストキューブの中か
ら最良のテストキューブ（すなわち、テストキューブ・
セット内の他のテストキューブと競合する入力数が最小
のテストキューブ）を選択するためには、実現不可能な
ほどに膨大な時間複雑性が要求される。このような回路
では、テストキューブ・セットの構成要素としてどのテ
ストキューブを選択するかによって生成器の所要個数が
大きく変動する。以上の理由から、最小数の生成器を必
要とするテストキューブ・セットを作成するための検出
困難故障のテストキューブは慎重に生成しなければなら
ない。

【００２５】（ｃ）「回路入力への生成器の適用」 この項では、ｔｅｓｔ−ｐｅｒ−ｃｌｏｃｋ ＢＩＳＴ
におけるＣＵＴへの生成器の適用について、その概念を
説明する。ｔｅｓｔ−ｐｅｒ−ｃｌｏｃｋ ＢＩＳＴに
関するこの情報は、「スキャン方式ビルトイン・セルフ
テストへの適用」の節で詳述するスキャン方式ビルトイ
ン・セルフテスト（ｔｅｓｔ−ｐｅｒ−ｓｃａｎ ＢＩ
ＳＴ）に関する本発明による手法の理解を助けるための
背景情報として提供される。純粋なランダム・パターン
テストにおいて、入力ｐ_ｋ（ｋ＝１，２，…，ｍ）が対
応するランダム・パターン信号ｒ_ｋ（ｋ＝１，２，…，
ｍ）によって駆動されるとする。生成器（Ｃ^ｉ）の入力
中に、入力ｇ^ｉ _ｋ＝ｖである入力ｐ_ｋは、対応するオー
バーライド信号ｓ_ｋ／ｖを１に設定してランダム・パタ
ーン信号ｒ_ｋをオーバーライドすることにより、２値デ
ータｖに固定される。入力ｐ_ｋのためのオーバーライド
信号は、入力ｇ^ｉ _ｋ（ｉ＝１，２，…，ｄ、ここでｄは
生成器の個数）によって決定される。例えば、すべての
ｄ個の生成器において入力ｇ^ｉ _ｋ（ｉ＝１，２，…，
ｄ）に常にＸまたはＵが割り当てられる場合、入力ｐ_ｋ
はどの生成器においても固定されず、従って入力ｐ_ｋに
はオーバーライド信号は不要である。入力ｇ^ｉ _ｋに１ま
たはＸが割り当てられ、かつ少なくとも１個の生成器に
おいて１が割り当てられている場合、入力ｇ^ｉ _ｋ＝１で
ある生成器ｇｅｎ（Ｃ^ｉ）の入力中には、入力ｐ_ｋを１
に固定しなければならない。同様に、入力ｇ^ｉ _ｋに０ま
たはＸが割り当てられ、かつ少なくとも１個の生成器に
おいて０が割り当てられている場合、入力ｇ^ｉ _ｋ＝０で
ある生成器ｇｅｎ（Ｃ^ｉ）の入力中には、入力ｐ_ｋを０
に固定する必要がある。生成器ｇｅｎ（Ｃ^ａ）（すなわ
ち、入力ｇ^ａ _ｋ＝１）において入力ｇ_ｋに１が割り当て
られ、生成器ｇｅｎ（Ｃ^ｂ）（すなわち、入力ｇ^ｂ _ｋ＝
０）においては入力ｇ_ｋに０が割り当てられている場
合、入力ｇ^ａ _ｋ＝１である生成器ｇｅｎ（Ｃ^ａ）の入力
中には入力ｐ_ｋを１に、入力ｇ^ｂ _ｋ＝０である生成器ｇ
ｅｎ（Ｃ^ｂ）の入力中には入力ｐ _ｋを０に、それぞれ固
定しなければならない。

【００２６】オーバーライド信号の個数と各入力の優先
値を表すため、ｇｌｏｂ＿ｇｅｎ＝｛ｇｇ_１、ｇｇ_２、
…、ｇｇ_ｍ｝（ここで、ｍは入力数）と入力ｇｇ_ｋ（ｋ
＝１，２，…，ｍ）は以下のように導入される。

【００２７】

【数７】 ここで、ｄは生成器数である。

【００２８】入力ｇｇ_ｋ＝ｖ（ｖ∈｛１、０｝）の場合
には、入力ｐ_ｋに１個のオーバーライド信号ｓ_ｋ／ｖの
みが必要とされ、入力ｇｇ_ｋ＝Ｂの場合には、２個のオ
ーバーライド信号ｓ_ｋ／ｌ及びｓ_ｋ／０が必要とされ
る。最後に、入力ｇｇ_ｋ＝Ｎの場合には、すべての入力
ｇ^ｉ _ｋ（ｉ＝１，２，…，ｄ）はＸまたはＵであり、入
力ｐ_ｋはテスト入力中の全体にわたって常にランダム・
パターン信号ｒ_ｋによって駆動されるので、入力ｐ_ｋに
オーバーライド信号は必要とされない。

【００２９】図１、図２に、５個の入力を有する回路の
ための生成器とオーバーライド信号を示す。入力ｐ_１は
１（ｇ^０ _１）と（ｇ^１ _１及びｇ^３ _１）の両方に固定され
ているので、入力ｇｇ_１にはＢが割り当てられ、入力ｐ
_１には２個のオーバーライド信号ｓ_１／０及びｓ_１／１
が割り当てられる。一方、入力ｐ_３は１（ｇ^１ _３及びｇ
^３ _３）にのみ固定されるので、入力ｇｇ_３には１が割り
当てられ、入力ｐ_３には１個のオーバーライド信号ｓ
_３／１のみが割り当てられる。最後に、いずれの生成器
ｇｅｎ（Ｃ^ｉ）（ｉ＝０，１，２，３）においても入力
ｇ^ｉ _５には２値データが割り当てられないので、入力ｐ
_５は固定されず、常にランダム・パターン信号ｒ_５によ
って駆動される。そのため、入力ｇｇ_５にＮは割り当て
られず、入力ｐ_５にもオーバーライド信号が割り当てら
れない。つまり、２個の入力ｐ_１及び入力ｐ_４には入力
ｇｇ_ｋ＝Ｂ（ｋ＝１，４）が割り当てられ、入力ｐ_２及
び入力ｐ_３にはそれぞれ入力ｇｇ_２＝０と入力ｇｇ_３＝
１が割り当てられるので、図１、図２に示すｇｌｏｂ＿
ｇｅｎ＝｛Ｂ，０，１，Ｂ，Ｎ｝を有する生成器は６個
のオーバーライド信号ｓ_１／０、ｓ_１／１、ｓ_２／０、
ｓ_３／１、ｓ_４／０、ｓ_４／１を必要とする。

【００３０】図３に、図１、図２に示す生成器とオーバ
ーライド信号に関するｔｅｓｔ−ｐｅｒ−ｃｌｏｃｋ
ＢＩＳＴのための３重みＷＲＰＴ回路の実装を示す。信
号ｒ _ｉ（ｉ＝１，２，．．，５）は、ランダム・パター
ン生成器の出力に接続される。図３のカウンタは、適切
な生成器を選択する。カウンタの内容がｉの場合は、生
成器ｇｅｎ（Ｃ^ｉ）が選択される。各生成器ｇｅｎ（Ｃ
^ｉ）は、前述のＴ_ｉテストサイクルのためのテストパタ
ーンの生成に使用される。入力ｇ^ｉ _ｋ＝ｖ（ｖ＝０また
は１）の場合、入力ｐ_ｋは、対応する信号ｓ_ｋ／ｖを１
に設定してランダム・パターン信号ｒ_ｋをオーバーライ
ドすることにより２値データｖに固定される。

【００３１】例えば、生成器ｇｅｎ（Ｃ^１）＝｛０，
Ｘ，１，１，Ｕ｝のＣＵＴへの入力中には、ランダム・
パターン信号ｒ_１、ｒ_３、ｒ_４をオーバーライドするた
めにｓ _１／０、ｓ_３／１及びｓ_４／１が１に設定され、
他のオーバーライド信号には０が割り当てられる。イネ
ーブル信号は、ＷＲＰＴの有効化／無効化のために使用
される。イネーブル信号を０に設定するとＷＲＰＴが無
効化され、いずれの入力も固定されない。この場合は、
ランダム・パターン生成器がすべての入力を駆動する。
カウンタの個々の状態は１個の生成器に対応するので、
カウンタの所要ビット数は［ｌｏｇ_２（生成器数）］に
よって与えられる。オーバーライド信号は、図３に示す
デコーダ(DECODER)から、カウンタの出力を入力として
生成される。デコーダ(DECODER)の所要領域は、通常、
入力数と出力数によって異なる。従って、３重みＷＲＰ
Ｔによるハードウェア・オーバーヘッドは、入力を固定
するために必要とされるオーバーライド信号数、及び生
成器数によって決定される。

【００３２】ｔｅｓｔ−ｐｅｒ−ｃｌｏｃｋ ＢＩＳＴ
に関して述べた手順は、ほとんど変更を加えることなく
スキャン方式ビルトイン・セルフテスト（ｔｅｓｔ−ｐ
ｅｒ−ｓｃａｎ ＢＩＳＴ）にも適用できる。検出困難
故障を検出するために走査によりスキャン回路に組み込
まれるビット・シーケンスを改変するための手法は、H,
-J. Wunderlich and G. Kiefer. Bit-Flipping BIST
(ビットフリップBIST),in Proceedings VLSI Testing S
ymposium, pages 337-343、1996、及びN. A. Touba and
E. J. McCluskey. Altering a Pseudo-Random Bit Seq
uence for Scan-Based BIST(スキャン方式BISTのための
疑似ランダム・ビット・シーケンスの改変), in Procee
dings IEEE International Test Conference, pages 16
7-175, 1996(Touba' 96)で提案されている。Touba '96
では、Touba '95に類似した手順を使用して、新規故障
を検出するテストの補数を未検出故障のテストに変換す
るマッピング関数が算出される。N. A. Touba and E.
J. McCluskey, Altering a Pseudo-Random Bit Sequenc
e for Scan-Based BIST(スキャン方式BISTのための疑似
ランダム・ビット・シーケンスの改変), In Proceeding
s IEEE InternationalTest Conference、pages 167-17
5, 1996、及びN. Touba and E. McCluskey, Synthesis
of Mapping Logic for Generating Trans-formed Pseud
o-Random Patterns for BIST(BIST用の変換疑似ランダ
ム・パターンを生成するためのマッピング論理の合成),
In Proceedings IEEE International Test Conferenc
e, pages674-682, 1995を参照。

【００３３】この手順はＣＵＴに入力されるテストシー
ケンスに大きく依存するので、当該テストの補数はとき
に同語反復に陥ることがあり、極端なケースでは、補数
に多数の特定済み入力が含まれるためにハードウェア・
オーバーヘッドが増大する結果となる。さらに、テスト
シーケンスが変更された場合には、ビット・シーケンス
を改変するＢＩＳＴ回路全体を設計し直す必要が生じ
る。Karkalaでは、Ｔｏｕｂａ’９６と同じ手法を使用
して、新規故障を検出しない疑似ランダム・シーケンス
が決定用テストキューブに変換される。M. Karkala, N
A. Touba, and H.-J. Wunderlich, Special ATPG to Co
rrelate Test Patterns for Low-OverheadMixed-Mode B
IST(低オーバーヘッド混合モードBIST用のテストパター
ンを相関するための専用ATPG), in proceedings 7γrd
Asian Test Symposium, 1998、及びN. A. Touba and E.
J. McCluskey, Altering a Pseudo-Random Bit Sequen
cefor Scan-Based BIST(スキャン方式BISTのための疑似
ランダム・ビット・シーケンスの改変), in proceeding
s IEEE International Test Conference, pages167-17
5, 1996を参照。

【００３４】ただし、Ｔｏｕｂａ’９５では決定用テス
トキューブは従来のＡＴＰＧ手順によって生成されるの
に対し、Karkalaでは、決定用テストキューブは決定用
ＢＩＳＴ間の相関を考慮する専用ＡＴＰＧによって生成
される。N. A. Touba and E.McCluskey, Synthesis of
Mapping Logic for Generating Trans-formed Pseudo-R
andom Patterns for BIST(BIST用の変換疑似ランダム・
パターンを生成するためのマッピング論理の合成), in
Proceedings IEEE International Test Conference, pa
ges 674-682, 1995、及びM. Karkala, N A. Touba, and
H.-J. Wunderlich, Special ATPG to Correlate Test
Patterns for Low-Overhead Mixed-Mode BIST(低オーバ
ーヘッド混合モードBIST用のテストパターンを相関する
ための専用ATPG), In proceedings 7γrd Asian Test S
ymposium, 1998を参照。

【００３５】Ｈ．−１ ＷｕｎｄｅｒｌｌｃｈでもＴｏ
ｕｂａ’９６に類似した手順が使用されるが、ランダム
・パターン内のいくつかのビットをフリップすることに
より、ランダム・パターンが決定用パターンに改変され
る点が異なる。H.-J. Wunderlich and G. Kiefer, Bit-
Flipping BIST(ビットフリップBIST), in Proceedings
VLSI Testing Symposium, pages 337-343, 1996、及び
N. A. Touba and E. J.McCluskey, Altering a Pseudo-
Random Bit Sequence for Scan-Based BIST(スキャン方
式BISTのための疑似ランダム・ビット・シーケンスの改
変), in Proceedings IEEE International Test Confer
ence, pages 167-175, 1996を参照。この手法もまた、
入力されるランダム・パターン・テストシーケンスに大
きく依存する。

【００３６】「従来の３重みＷＲＰＴ ＢＩＳＴ用ＡＴ
ＰＧ」Ｐａｔｅｒａｓでは、合成回路の２層版を対象と
する完全なテストキューブ・セットが生成される（２層
回路の単純構造により、全テストの生成が可能とな
る）。S. Pateras and J. Rajski, Cube-Contained Ran
dom Patterns and Their Application to the Complete
Testing of Synthesized Multi-level Circuits(キュ
ーブ格納ランダム・パターン及び合成多層回路の完全テ
ストへのその適用),in Proceedings IEEE Internationa
l Test Conference, pages 473-482, 1991を参照。これ
らのテストキューブは、１セット内のテストキューブの
競合入力数がＭ以下となるように数個のセットに分割さ
れ、これらのセットの各々について生成器が算出され
る。「表記法及び定義」において述べたように、生成器
数はテストキューブ・セット内のテストキューブによっ
て左右されるので、多数の割り当てを必要とするテスト
キューブをフィルタリングによって除去することによ
り、所要生成器数が低減される。これを行うのは、セッ
ト内のテストキューブが必要とする割り当てが多いと、
競合入力数が増大し、そのために各テストキューブ・セ
ットに含めることのできるテストキューブ数が少なくな
り、生成器数が増大するからである。そのため、生成器
の作成に使用されるテストキューブ・セットには、必要
な割り当てが少ないテストキューブが含まれる。ただ
し、２層回路用のテストキューブには、多層合成回路で
は必要ではないテストキューブが含まれていてもよい。

【００３７】

【発明が解決しようとする課題】上述した従来の技術で
は、以下に述べるような問題点があった。

【００３８】Ｓ． Ｐａｔｅｒａｓで報告された実験結
果によると、このフィルタリング手順には高度な時間複
雑性が要求される（この手順の実行時間は、合成手順の
実行時間よりも長いのが一般的である）。S. Pateras a
nd J. Rajski, Cube-Contained Random Patterns and T
heir Application to the Complete Testing of Synthe
sized Multi-level 回路s(キューブ格納ランダム・パタ
ーン及び合成多層回路の完全テストへのその適用), in
Proceedings IEEE International Test Conference, pa
ges 473-482, 1991を参照。しかしそれにもかかわら
ず、この方法において完全なテストキューブ・セットか
ら良好なテストキューブ（必要な割り当てがほとんどな
いテストキューブ）を選択するためには、このフィルタ
リング手順が必要だと考えられている。この方法では完
全なテストキューブ・セットが必要とされるので、時間
複雑性の観点から、２層版が入手不能な場合は大規模回
路に適用することは不可能であろう。

【００３９】本発明の目的は、上記従来技術の欠点を解
決し、改良型の手法を提供することにある。

【００４０】

【課題を解決するための手段】上記目的を達成するため
本発明のテストセット生成方法は、検出困難故障用のテ
ストセットを生成するテストセット生成方法において、 （ａ）検出困難故障セットを識別するステップと、 （ｂ）グローバル生成器の機能と、ハードウェア・オー
バーヘッド及びテストシーケンス長を考慮して前記ハー
ドウェア・オーバーヘッドが各テストキューブがテスト
セットに追加された時点で発生するように当てはめる機
能とを備える自動テストパターン生成器を使用して、検
出困難故障用の前記テストセットを生成するステップを
備えることを特徴とする。

【００４１】請求項２の本発明のテストセット生成方法
は、前記ステップｂのテストセットが、 （ｂ）（ｉ）検出困難故障の各々について、コスト関数
を使用して推定コストを計算する。 （ｂ）（ｉｉ）最小コストの検出困難故障から、それま
で未選択のターゲット故障を選択する。 （ｂ）（ｉｉｉ）選択されたターゲット故障のテストキ
ューブを生成する。 （ｂ）（ｉｖ）選択された困難な故障の実質コストと推
定コストを比較する。 （ｂ）（ｖ）実質コストが推定コストと予定誤差の総計
を上回る場合は、下記のサブステップのうち適切なステ
ップを実行する。 （１）検出困難故障セット内に未選択の故障が残ってい
る場合は、ステップ（ｂ）（ｉｉ）に戻る。 （２）検出困難故障セットに未選択の故障が残っていな
い場合は、実質コストが最小のテストキューブを選択す
る。 （ｂ）（ｖｉ）実質コストが推定コストと予定誤差の総
計を上回る場合は、ステップ（ｂ）（ｉｉｉ）で生成さ
れたテストキューブを選択されたテストキューブとして
保持する。 （ｂ）（ｖｉｉ）選択されたテストキューブによって検
出されたすべての故障をマークする。 （ｂ）（ｖｉｉｉ）選択されたテストキューブをカレン
ト・テストセットに追加し、カレント生成器を更新する 以上の各プロセスによって生成されることを特徴とす
る。

【００４２】請求項３の本発明のテストセット生成方法
は、前記コスト関数が、可制御性コスト、可観測性コス
ト、及びテスト生成コストを備えることを特徴とする。

【００４３】請求項４の本発明のテストセット生成方法
は、ステップ（ｂ）（ｉｉｉ）において、テストキュー
ブの特定入力数がビット・ストリッピングによって最小
化されることを特徴とする。

【００４４】請求項５の本発明のテストセット生成方法
は、下記数式に基づいて入力の前記可制御性コストが計
算されることを特徴とする。

【００４５】

【数８】 ここで、ｖは２値データ「０」または「１」、Ｘはドン
トケア入力、Ｃｖ（ｐ _ｋ）は入力ｐ_ｋのコスト、ｇ_ｋは
カレント生成器への入力、及びｇｇ_ｋはグローバル生成
器への入力であって、各入力の可制御性コストは、２値
データｖにラインを設定することにより生じる入力競合
とオーバーライド信号の数を推定するために使用され
る。

【００４６】請求項６の本発明のテストセット生成方法
は、前記可制御性コストは下記数式に基づいて計算され
ることを特徴とする。

【００４７】

【数９】 ここで、ｌ_ａ及びｌはそれぞれ、制御値ｃ及び反転ｉを
有するゲートの入力及び出力である。

【００４８】請求項７の本発明のテストセット生成方法
は、前記テスト生成コストが、あるライン上の特定の故
障を活動化するためのコストと、その故障をライン上に
伝播するためのコストの合計であることを特徴とする。

【００４９】請求項８の本発明のテストセット生成方法
は、検出困難故障からなる故障リストに関してテストセ
ットを生成するテストセット生成方法において、下記ス
テップを備えることを特徴とする。 （ａ）ｉ←０及びグローバル生成器ｇｌｏｂ＿ｇｅｎ←
｛Ｎ，Ｎ，…，Ｎ）を初期化する。 （ｂ）カレント・テストキューブ・セットＣ^ｉ←φを初
期化する。 （ｃ）故障リスト内のすべての故障のマークを解除す
る。 （ｄ）カレント生成器ｇｅｎ（Ｃ^ｉ）＝｛Ｘ，Ｘ，…，
Ｘ｝及びｊ←０を初期化する。 （ｅ）故障リストに故障がなくなったら、加重ランダム
パターンテスト生成ステップ（ｍ）に進む。 （ｆ）自動テストパターン生成器を使用してテストキュ
ーブｃ^ｊを生成する。 （ｇ）テストキューブｃ^ｊをカレント・テストキューブ
・セットＣ^ｊ←Ｃ^ｊ∪ｃ^ｊに追加する。 （ｈ）テストキューブｃ^ｊによって検出された故障をマ
ークする。 （ｉ）ｊ←ｊ＋１を設定する。 （ｋ）カレント・テストキューブ・セットＣ^ｉ内のいず
れかのテストキューブの競合入力数が正の整数Ｍを上回
る場合には、Ｃ^ｉ←Ｃ^ｉ−ｃ^ｊ，ｉ←ｉ＋１となり、グ
ローバル生成器を更新し、ステップ（ｂ）に進む。 （ｌ）カレント・テストキューブ・セットＣ^ｉ内のいず
れかのテストキューブの競合入力数が正の整数Ｍを上回
らない場合には、生成器ｇｅｎ（Ｃ^ｉ）を更新し、ステ
ップ（ｅ）に進む。 （ｍ）生成器ｇｅｎ（Ｃ^ｉ）に応じて、入力を固定する
かもしくは純粋なランダム・パターンを入力に適用する
ことにより、３重みランダム・パターンテスト用パター
ンを生成する。及び、 （ｎ）故障シミュレーションを実行して、生成された３
重みランダムパターンテスト用パターンによって検出さ
れた故障を除去する。

【００５０】請求項９の本発明のテストセット生成方法
は、（ｏ）互換のオーバーライド信号をマージするステ
ップを備えることを特徴とする。

【００５１】請求項１０の本発明のテストセット生成方
法は、前記ステップ（ｆ）の前記テストキューブの生成
が、下記ステップを備えるプロセスによって実行される
ことを特徴とする。 （ｆ）（ｉ）検出困難故障の各々について、コスト関数
を使用して推定コストを計算する。 （ｆ）（ｉｉ）最小コストの検出困難故障から、それま
で未選択のターゲット故障を選択する。 （ｆ）（ｉｉｉ）選択されたターゲット故障のテストキ
ューブを生成する。 （ｆ）（ｉｖ）選択された困難な故障の実質コストと推
定コストを比較する。 （ｆ）（ｖ）実質コストが推定コストと予定誤差の総計
を上回る場合は、下記のサブステップのうち適切な方を
実行する。 （１）検出困難故障セット内に未選択の故障が残ってい
る場合は、ステップ（ｆ）（ｉｉ）に戻る。または （２）検出困難故障セットに未選択の故障が残っていな
い場合は、実質コストが最小のテストキューブを選択す
る。 （ｆ）（ｖｉ）実質コストが推定コストと予定誤差の総
計を上回らない場合は、ステップ（ｆ）（ｉｉ）で生成
されたテストキューブを選択されたテストキューブとし
て保持する。 （ｆ）（ｖｉｉ）選択されたテストキューブによって検
出されたすべての故障をマークする。 （ｆ）（ｖｉｉｉ）選択されたテストキューブをカレン
ト・テストセットに追加し、カレント生成器を更新す
る。

【００５２】請求項１１の本発明のテストセット生成方
法は、信号をゲートへの供給前にさらに反転することに
より、逆互換の入力がマージされることを特徴とする。

【００５３】請求項１２の本発明のテストセット生成方
法は、入力の可制御性コストが下記数式に基づいて計算
されることを特徴とする。

【００５４】

【数１０】 ここで、ｖは２値データ「０」または「１」、Ｘはドン
トケア入力、Ｃｖ（ｐｋ）は入力ｐｋのコスト、ｇｋは
カレント生成器への入力、及びｇｇｋはグローバル生成
器への入力であって、各入力の可制御性コストは、２値
データｖにラインを設定することにより生じる入力競合
とオーバーライド信号の数を推定するために使用され
る。

【００５５】請求項１３の本発明のテストセット生成方
法は、可制御性コストが下記数式に基づいて計算される
ことを特徴とする。

【００５６】

【数１１】 ここで、ｌ_ａ及びｌはそれぞれ、制御値ｃ及び反転ｉを
有するゲートの入力及び出力である。

【００５７】請求項１４の本発明のテストセット生成方
法は、テスト生成コストはあるライン上の特定の故障を
活動化するためのコストと、その故障をライン上に伝播
するためのコストの合計であることを特徴とする。

【００５８】請求項１５の本発明のスキャン方式ビルト
イン・セルフテスト回路は、並列型スキャン方式ビルト
イン・セルフテスト回路において、入力を備えるテスト
中の回路と、各スキャン・フリップフロップの各々は少
なくとも同期リセット（Ｒ）ピンまたは同期プリセット
（Ｓ）ピンを有する、入力に接続されるスキャン・フリ
ップフロップ・セットと、スキャン・フリップフロップ
・セットに入力を供給するランダム・ベクトルをロード
するための線形フィードバックシフトレジスタと、グロ
ーバル生成器の機能を備え、前記スキャン・フリップフ
ロップ内のＲ及びＳピンを制御するデコーダ出力を供給
するデコーダと、前記デコーダ出力の状態を決定する前
記デコーダに入力を供給するカウンタと、前記デコーダ
用のイネーブル信号の入力手段を備え、前記デコーダは
Ｒ及びＳピンへの入力を制御することによりＲ及びＳピ
ンにオーバーライド信号を供給し、前記オーバーライド
信号は困難な故障用テストパターンの生成器内のテスト
に基づいてランダム・ベクトルをオーバーライドし、前
記テストは自動テストパターン生成器によって生成され
ることを特徴とする。

【００５９】請求項１６の本発明のスキャン方式ビルト
イン・セルフテスト回路は、前記イネーブル信号は、オ
ーバーライド・イネーブル入力信号及び最終スキャン入
力信号に対してＡＮＤ演算を実行するＡＮＤゲートによ
って供給されることを特徴とする。

【００６０】請求項１７の本発明のスキャン方式ビルト
イン・セルフテスト回路は、「１」の入力をオーバーラ
イド・イネーブル入力信号に供給することにより、ラン
ダム・パターンがオーバーライドされ、ビルトインセル
フテストが有効化されることを特徴とする。

【００６１】請求項１８の本発明のスキャン方式ビルト
イン・セルフテスト回路は、最終スキャン入力信号は、
各スキャン・シフト操作の最終サイクルでのみ１に設定
されることを特徴とする。

【００６２】請求項１９の本発明のスキャン方式ビルト
イン・セルフテスト回路は、前記カウンタは、初期に
「０」に設定され、所定数（Ｔ）のランダム・パターン
が入力されている間は「０」に維持し、前記ランダム・
パターンはデコーダによって供給される生成器に基づい
て変更され、前記カウンタはさらに、増分されて新規の
生成器によりＴ個のランダム・パターンが適用されるよ
うにし、前記増分はデコーダによってすべての生成器が
適用されるまで反復されることを特徴とする。

【００６３】請求項２０の本発明のスキャン方式ビルト
イン・セルフテスト回路は、マージ可能な互換のオーバ
ーライド信号が、デコーダの同じ出力信号によって駆動
され、それによりデコーダ出力数が低減されることを特
徴とする。

【００６４】請求項２１の本発明のスキャン方式ビルト
イン・セルフテスト回路は、逆互換のオーバーライド信
号が、デコーダ出力によって直接駆動され、インバータ
を通過後にも同じデコーダ出力によって駆動されること
を特徴とする。

【００６５】請求項２２の本発明のスキャン方式ビルト
イン・セルフテスト回路は、グローバル生成器によって
スキャン入力に「１」が割り当てられた場合は、対応す
るスキャン・フリップフロップがＳピンを有することを
特徴とする。

【００６６】請求項２３の本発明のスキャン方式ビルト
イン・セルフテスト回路は、グローバル生成器によって
スキャン入力に「０」が割り当てられた場合は、対応す
るスキャン・フリップフロップがＲピンを有することを
特徴とする。

【００６７】請求項２４の本発明のスキャン方式ビルト
イン・セルフテスト回路は、グローバル生成器によって
スキャン入力に「０」及び「１」が割り当てられた場合
は、対応するスキャン・フリップフロップがＲピンとＳ
ピンの両方を有することを特徴とする。

【００６８】請求項２５の本発明のスキャン方式ビルト
イン・セルフテスト回路は、前記スキャン・フリップフ
ロップがすでにハイ・アクティブＳピンを有し、グロー
バル生成器内の対応するスキャン入力に「１」が割り当
てられた場合は、Ｓピンと通常存在する信号の間に２入
力ＯＲゲートが挿入されることを特徴とする。

【００６９】請求項２６の本発明のスキャン方式ビルト
イン・セルフテスト回路は、前記スキャン・フリップフ
ロップがすでにハイ・アクティブＲピンを有し、グロー
バル生成器内の対応するスキャン入力に０が割り当てら
れた場合は、Ｓピンと通常存在する信号の間に２入力Ｏ
Ｒゲートが挿入されることを特徴とする。

【００７０】請求項２７の本発明のスキャン方式ビルト
イン・セルフテスト回路は、前記スキャン・フリップフ
ロップがすでにロー・アクティブＳピンを有し、グロー
バル生成器内の対応するスキャン入力に「１」が割り当
てられた場合は、Ｓピンと通常存在する信号の間に２入
力ＡＮＤゲートが挿入されることを特徴とする。

【００７１】請求項２８の本発明のスキャン方式ビルト
イン・セルフテスト回路は、前記スキャン・フリップフ
ロップがすでにロー・アクティブＲピンを有し、グロー
バル生成器内の対応するスキャン入力に「０」が割り当
てられた場合は、Ｓピンと通常存在する信号の間に２入
力ＡＮＤゲートが挿入されることを特徴とする。

【００７２】請求項２９の本発明のスキャン方式ビルト
イン・セルフテスト回路は、逐次タイプのスキャン方式
ビルトイン・セルフテスト回路において、入力を備える
テスト中の回路と、入力に接続されるスキャン・フリッ
プフロップ・セットと、スキャン・フリップフロップ・
セットに入力を供給するランダム・ベクトルをロードす
るための線形フィードバックシフトレジスタと前記線形
フィードバックシフトレジスタとスキャン・フリップフ
ロップ・セットの間に挿入されるＡＮＤゲート及びＯＲ
ゲートと、２個のデコーダ出力信号Ｄ０及びＤ１をＡＮ
Ｄゲート及びＯＲゲートに供給するデコーダと、前記デ
コーダに入力を供給する生成器を選択する生成器カウン
タと、前記デコーダに入力を供給するスキャン・カウン
タと、前記デコーダ用のイネーブル信号の入力手段を備
え、前記デコーダ出力の状態は、前記生成器カウンタ入
力及び前記スキャン・カウンタ入力の両方によって決定
され、前記デコーダは、オーバーライド信号を供給し、
前記オーバーライド信号は困難な故障のテストパターン
用の生成器のテストに基づいてランダム・ベクトルをオ
ーバーライドし、前記テストは自動テストパターン生成
器によって生成されることを特徴とする。

【００７３】請求項３０の本発明のスキャン方式ビルト
イン・セルフテスト回路は、前記デコーダの領域オーバ
ーヘッドは、前記デコーダの２つの出力と前記ＡＮＤゲ
ート及び前記ＯＲゲートへの入力の間に、トグル・フリ
ップフロップを挿入することによって低減されることを
特徴とする。

【００７４】請求項３１の本発明のスキャン方式ビルト
イン・セルフテスト回路は、前記生成器内の競合入力に
対応するランダム・ベクトルからの入力はオーバーライ
ドされないことを特徴とする。

【００７５】請求項３２の本発明のスキャン方式ビルト
イン・セルフテスト回路は、前記スキャン・カウンタ
が、１回のスキャン・クロックのポジティブ・エッジご
とに１増分し、スキャン入力用の新規値は、すべてのピ
ンに対応する入力がスキャンで取り込まれるまで逐次ス
キャンされ、このとき、生成器内の値が「１」の場合、
対応するピン内のスキャン入力として、ランダム・ベク
トルによって供給される値の代わりに「１」がスキャン
によって取り込まれ、生成器内の値が「０」の場合、対
応するピン内のスキャン入力として、ランダム・ベクト
ルによって供給される値の代わりに「０」がスキャンに
よって取り込まれ、生成器内の値がドントケアまたは競
合値の場合は、ランダム・ベクトル内の値がスキャンに
よって取り込まれることを特徴とする。

【００７６】請求項３３の本発明のスキャン方式ビルト
イン・セルフテスト回路は、スキャンの順序は遺伝的ア
ルゴリズムを使用して決定され、その際には、スキャン
回路内のスキャン要素の順列が遺伝子コードとして使用
され、遺伝的アルゴリズムを使用して最小項が最小数と
なるようにスキャン要素の順序が決定されることを特徴
とする。

【００７７】請求項３４の本発明のスキャン方式ビルト
イン・セルフテスト回路は、互換のオーバーライド信号
は、遺伝的アルゴリズムを適用する前にマージされるこ
とを特徴とする。

【００７８】請求項３５の本発明のスキャン方式ビルト
イン・セルフテスト回路は、互換のスキャン・グループ
内のスキャン入力は、ルーティングまたはロード容量を
満たすように並び替えられることを特徴とする。

【００７９】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００８０】「３重みＷＲＰＴ ＢＩＳＴのための改良
型ＡＴＰＧ」本発明の３重みＷＲＰＴ ＢＩＳＴのため
の改良型ＡＴＰＧでは、最初に、多数のランダム・パタ
ーン可試験性故障を検出するために、純粋な疑似ランダ
ム・パターンのシーケンスが適用される。ここでいう
「ランダム・パターン可試験性故障」とは、ランダム・
パターン耐性を有さない故障のことである。純粋なラン
ダム・パターンのシーケンスは、その全要素にＵが割り
当てられた特殊な生成器と考えることができる。すべて
のテストキューブが事前に生成されるS. Pateraset a
l、I. Pomeranz et at、及びM. F. AlShaibi et alとは
対照的に、本発明の改良型ATPGでは、適切な検出困難故
障のテストキューブが1個ずつ生成される。

【００８１】S. Pateras and J. Rajski, Cube-Contain
ed Random Patterns and Their Application to the Co
mplete Testing of Synthesized Multi-level Circuits
(キューブ格納ランダム・パターン及び合成多層回路の
完全テストへのその適用), In Proceedings IEEE Inter
national Test Conference, pages 473-482, 1991、I.
Pomeranz and S. Reddy, 3-Weight Pseudo-Random Test
Generation Based ona Deterministic Test Set for C
ombinational and Sequential Circuits(組み合わせ回
路及び順次回路のための決定用テストセットに基づく３
重み疑似ランダム・テスト生成器), IEEE Trans. On Co
mputer-Aided Design of Integrated Circuit and Syst
em, Vol. 12:1050-1058, July 1993、M. F. AlShaibi a
nd C. R.Kime. Fixed-Biased Pseudorandom Built-In S
elf-Test For Random Pattern Resistant Circuits(ラ
ンダム・パターン耐性回路のための固定バイアス疑似ラ
ンダム・ビルトイン・セルフテスト）, in Proceedings
IEEE International TestConference, pages 929-938,
1994、及びM. F. AlShaibi and C. R. Kime. : ABIST
Method for Random Pattern Resistant Circuits(MFBIS
T：ランダム・パターン耐性回路のためのBIST手法), in
Proceedings IEEE International TestConference, pa
ges 176-185, 1996を参照。

【００８２】本発明の手法では、適切なテストキューブ
のみが生成されるため、多数の割り当てが必要なテスト
キューブをフィルタリングによって除去するための手順
は不要である。生成されたテストキューブは、「カレン
ト・テストキューブ・セット」と呼ばれるテストキュー
ブ・セットＣ^ｉに入れられ、Ｃ^ｉにそれ以上のテストキ
ューブを入れると故障の検出確率が事前定義されたしき
い値１／２^Ｍよりも下回るようになるまで、すなわち、
テストキューブ・セットＣ^ｉ内の競合入力数が最も多い
テストキューブの競合入力数がＭを上回るまで、これが
続けられる。テストキューブ・セットＣ^ｉが生成される
と、以降に生成されるテストキューブを入れるための新
規のカレント・テストキューブ・セットＣ^ｉ＋１が作成
される。

【００８３】テストキューブがＣ^ｉに入れられると、生
成器ｇｅｎ（Ｃ^ｉ）が式２に従って更新される。（生成
器数を最小にするために）各テストキューブ・セットに
できるだけ多くのテストキューブを入れるため、本発明
の改良型ＡＴＰＧでは、各テストキューブは、カレント
・テストキューブ・セット内のすべてのテストキューブ
を考慮に入れて生成される。なお、本発明の手法は、従
来のＡＴＰＧ手法であるＰＯＤＥＭからの改良と考える
ことができる。ＰＯＤＥＭの詳細については、P. Goel,
An Implicit Enumeration Algorithm to Generate Tes
ts for Combinational Logic Circuits(組み合わせ論理
回路用テストを生成するための暗黙エミュレーション・
アルゴリズム), IEEE Trans. on Computers, Vol. C-30
(3), March 1981を参照。

【００８４】本明細書の「回路入力への生成器の適用」
の項目で述べたように、３重みＷＲＰＴ ＢＩＳＴの実
装によるハードウェア・オーバーヘッドは、生成器数だ
けでなく、ｇｌｏｂ＿ｇｅｎで表現されるオーバーライ
ド信号数によっても左右される。そのため、ハードウェ
ア・オーバーヘッドを最小化するためには、本発明の手
法ではオーバーライド信号数の最小化も試みられる。グ
ローバル生成器ｇｌｏｂ＿ｇｅｎは、各テストキューブ
・セットＣ^ｉが確定された後、すなわち、これ以上テス
トキューブをテストキューブ・セットＣ^ｉに追加すると
テストキューブの競合入力数が事前定義されたＭを上回
る状態になったときに更新される。本発明の改良型ＡＴ
ＰＧではさらに、カレントｇｌｏｂ＿ｇｅｎを考慮に入
れることによってオーバーライド信号数が最小化され
る。

【００８５】本発明の改良型ＡＴＰＧが、カレント・テ
ストキューブ・セット内のテストキューブとの競合入力
数が最小で、かつ必要なオーバーライド信号数が最小の
テストキューブを生成するように誘導するため、可制御
性、可観測性、及びテスト生成コストが定義される。

【００８６】ライン調整のためのバックトレース・パス
に複数の候補がある場合に本発明の改良型ＡＴＰＧを誘
導する手段としては、各ラインの可制御性コストが使用
される。入力ｐ_ｋの可制御性コストＣＶ（ｐ_ｋ）は、カ
レント・テストキューブ・セットの生成器ｇｅｎ
（Ｃ^ｉ）及びカレントｇｌｏｂ＿ｇｅｎを以下のように
考慮することによって定義される。

【００８７】

【数１２】 ここで、ｖは２値データ「０」または「１」である。

【００８８】各入力の可制御性コストの目的は、ライン
ｌを２値データｖに設定することによって生じる入力競
合及びオーバーライド信号の数を推定することにある。
入力ｇ_ｋ＝Ｕの場合、カレント・テストキューブ・セッ
トにはすでに、入力ｐ_ｋにおいて競合するテストキュー
ブが含まれている。よって、任意の２値データを入力ｐ
_ｋに割り当ててもそれ以上の悪影響は生じない。よっ
て、ＣＶ（ｐ_ｋ）＝０である。入力ｇ_ｋ＝１（０）のと
き、入力ｐ_ｋに１（０）が割り当てられているテストキ
ューブは、カレント・テストキューブ・セット内のどの
テストキューブとも競合しない。よって、ＣＶ（ｐ_ｋ）
＝０である。入力ｇ_ｋ＝１の場合、カレント・テストキ
ューブ・セット内のすべてのテストキューブの入力ｐ_ｋ
には１またはＸだけが割り当てられる。入力ｇ_ｋ＝０の
場合も同様に、カレント・テストキューブ・セット内の
すべてのテストキューブの入力ｐ_ｋには０またはＸだけ
が割り当てられる。よって、入力ｐ_ｋが反対値０（１）
に割り当てられているテストキューブは、入力ｐ_ｋにお
いてカレント・テストキューブ・セット内の他のテスト
キューブとの競合を引き起こす。よってこの割り当てが
競合を引き起こすのは明らかであり、そのため、高いコ
ストＣｖ（ｐ_ｋ）＝ｗが割り当てられる。

【００８９】入力ｇ^ｉ _ｋが現在Ｘである（よって、カレ
ント・テストキューブ・セット内のどのテストキューブ
でも入力ｐ_ｋが指定されていない）入力ｐ_ｋに２値デー
タが割り当てられている場合には、新規のオーバーライ
ド信号をＢＩＳＴ ＴＰＧに追加できる。入力ｇ^ｉ _ｋが
現在Ｘである入力ｐ_ｋが２値データｖに割り当てられる
と、入力ｇ_ｋＸの現在の値が２値データｖに変わる。こ
の状態では、入力ｇｇ _ｋの現在の値によっては、ＢＩＳ
Ｔに追加のオーバーライド信号が必要になることがあ
る。入力ｇｇ_ｋが現在Ｂの場合、２個のオーバーライド
信号ｓ_ｋ／１及びｓ_ｋ／０がすでに入力ｐ_ｋに割り当て
られている。よって、入力ｐ_ｋを任意の２値データに割
り当てても、追加のオーバーライド信号は必要とはなら
ない。また、入力ｇｇ_ｋが現在２値データｖに割り当て
られている場合には、同じ値ｖを入力ｐ_ｋに割り当てて
も、追加のオーバーライド信号は必要とはならない。前
述の２つのケースでは追加のオーバーライド信号は必要
ではなく、入力競合も発生しないが、ｖを入力ｐ_ｋに割
り当てると、後に¬vを入力ｐ_ｋに割り当てるテストキ
ューブが生成されたときに競合を引き起こす可能性があ
る。よって、２値データを入力ｐ_ｋに割り当てることは
後の競合の潜在的な原因であるという理由で、小さいコ
スト１が割り当てられる。現在入力ｇｇ_ｋがＮで入力ｇ
^ｉ _ｋ＝Ｘの場合、入力ｐ_ｋを２値データｖに割り当てる
必要があるテストキューブは、入力ｐ_ｋのためにもう１
個のオーバーライド信号Ｓ_ｋ／ｖを生成する。現在入力
ｇｇ_ｋ＝¬vで入力ｇ^ｉ _ｋ＝Ｘの場合、入力ｐ_ｋを２値
データｖに割り当てる必要があるテストキューブは、入
力ｇｇ_ｋの値をＢに変え、入力ｐ_ｋのためにもう１個の
オーバーライド信号ｓ_ｋ／ｖを追加する。この２つのケ
ースについては、入力の可制御性はｈである。ここで、
ｈはオーバーライド信号の追加によるコストを反映する
変数である。

【００９０】回路内の内部回路ラインｌの可制御性コス
トは、以下のように算出される。

【００９１】

【数１３】 ここで、ｌ_ａ及びｌは各々、制御値ｃ及び反転ｉを有す
るゲートの入力及び出力である。上記の可制御性コスト
の計算は、Goldstein et alで使用される可試験性指標
に類似していることに注意されたい。L. H. Goldstein
and E. L. Thigpen. SCOAP: Sandia Controllability /
Observability Analysis Program(SCOAP:Sandia可制御
性 / 可観測性分析プログラム). In Proceedings IEEE-
ACM Design Automation Conference, pages 190-196, 1
980を参照。

【００９２】回路１の可制御性コストＣｖ（ｌ）は、ラ
インｌをｖに設定することによる最小コストである。換
言すると、入力の１つのみを２値データｖ’に設定する
ことによってｌをｖに設定できる場合、すなわち、ｖ＝
ｖ’xor ｉ（ｖ’はｌを駆動するゲートの制御値）であ
り、ｌの入力ｌ_ｍｉｎがｌの入力の中で最小のコスト関
数ＣＶ’（ｌ_ｍｉｎ）を有する場合、Ｃｖ（ｌ）はＣＶ
（ｌ_ｍｉｎ）として定義される。ただし、回路内に再収
束ファンアウトが存在する場合は、ｌ_ｍｉｎをｖ’に設
定することによってｌをｖに設定することは、他の目標
と対立するという理由で不可能なことがある。その場
合、本発明の改良型ＡＴＰＧは、ｌ_ｍｉｎよりも高いコ
スト関数を有するｌの他の入力を選択することにより、
ラインｌをｖに設定するという目標を満足する。よっ
て、ラインｌをｖに設定することによる実際コストはＣ
ｖ（ｌ）を上回る可能性はあるが、それを下回ることは
ない。

【００９３】テスト生成中には、出力値が現時点では未
知で、かつゲート入力のうち少なくとも１つが故障効果
を有するすべてのゲートがＤフロンティアに属する。Ｄ
フロンティアの詳細については、P. Goel, An Implicit
Enumeration Algorithm toGenerate Tests for Combin
ational Logic Circuits(組み合わせ論理回路用テスト
を生成するための暗黙エミュレーション・アルゴリズ
ム), IEEE Trans. on Computers, Vol. C-30(3), March
1981を参照。本発明の改良型ＡＴＰＧでは、引き起こ
しうる競合が最小数で、入力における故障効果を伝播す
るために必要とされる追加のＴＰＧハードウェアが最小
量のゲートがＤフロンティアから選択され、故障効果が
１つ以上の一次出力に到達するまでこれが反復される。

【００９４】以下で説明する可観測性コスト関数は、こ
の目標を達成するための選択基準の役割を果たす。可観
測性コスト関数は、一次出力から一次入力まで再帰的に
計算される。ラインｌの可観測性コストは、以下によっ
て得られる。

【００９５】

【数１４】 ここで、後者のケースでは、ｌ_０は入力ｌを有するゲー
トの出力、ｌ_ａは１以外のｌ_０の全入力である。ライン
ｌの可観測性コストはまた、ラインｌにおける値を１つ
以上の一次出力に伝播するための最小コストでもある。
従って、可制御性コストの場合と同様に、回路内に再収
束ファンアウトが存在する場合は、ラインｌにおける値
を１つ以上の一次出力に伝播するための実際コストは、
ラインｌの可観測性コスト０（ｌ）を上回る可能性はあ
るが、下回ることはない。

【００９６】次に、本発明の改良型ＡＴＰＧについて、
縮退故障モデルに関連する例を参照しつつ説明する。ラ
インｌにおけるｓｔｕｃｋ−ａｔ−¬v（ｓ−ａ−¬v、
図４のフローチャートにおいては、¬ｖは上付き線付き
のｖで表示）検出用のテストキューブを生成するため
に、まずライン１をｖに設定することにより故障が活動
化される。ラインｌ ｓ−ａ−¬vを活動化するための
コストは、Ｃｖ（ｌ）である。続いて、活動化された故
障効果が１つ以上の一次出力に伝播される。ライン１に
おける活動化された故障効果を伝播するためのコスト
は、Ｏ（ｌ）である。よって、ラインｌ ｓ−ａ−¬v
用のテストキューブを生成するためのテスト生成コスト
は、２つのコスト関数の和として定義される。

【００９７】 Ｔｖ（ｌ）＝Ｃｖ（ｌ）+Ｏ（ｌ） 式（７） 可制御性コスト及び可観測性コストは可能な最小のコス
トとして定義されるので、２つのコスト関数Ｃｖ（ｌ）
及びＯ（ｌ）であるテスト生成コストＴｖ（ｌ）は、ｓ
ｔｕｃｋ−ａｔ−¬v検出用のテストキューブを生成す
るための最小コストでもある。よって、ｓｔｕｃｋ−ａ
ｔ−¬v検出用のテストキューブを生成するための実際
コストは、常にテスト生成コスト関数Ｔｖ（ｌ）以上と
なる。本発明の改良型ＡＴＰＧによって生成されるテス
トキューブは指定過剰な場合が多いので、本発明の改良
型ＡＴＰＧによって２値データを割り当てられた少数の
ビットをドントケアと置換しても、ターゲット故障の検
出能力が損なわれることはない。指定入力の少ないテス
トキューブは、カレント・テストキューブ・セット内に
すでに存在するテストキューブとの競合入力を少数しか
有さないので、テストキューブ・セット内にそれだけ多
くのテストキューブを入れることができる。テストキュ
ーブが生成されると常に、２値データが割り当てられた
入力は、各入力をその２値データに割り当てることによ
るコストに基づいて順序付けされる。これらの入力の各
々に割り当てられた値は、この順序でフリップされる。
入力をフリップした後もまだターゲット故障を検出でき
る場合には、入力に割り当てられた値はドントケアに置
換される。この手順は、「ビット・ストリッピング」と
呼ばれる。

【００９８】回路が再収束ファンアウトを有する場合
は、ある目標を満たすために必要とされる入力割り当て
が他の目標を満たすために必要とされる入力割り当てと
競合する可能性があり、この状態となった場合は、本発
明の改良型ＡＴＰＧが選択する目標またはバックトレー
ス・パスはコストの高いものとなる。よって、再収束フ
ァンアウトを有する回路では、１つの故障に関して生成
されたテストキューブの実際コストが、式７に示す推定
テスト生成コスト関数によって示される当該故障のコス
トをはるかに上回る可能性がある。

【００９９】このようなテストキューブがカレント・テ
ストキューブ・セットに追加されるのを防止するため、
生成されたテストキューブの実際コストがその故障の推
定テスト生成コストを一定の数値（例えば、１００）以
上上回った場合には、その生成テストキューブは破棄さ
れる。その後、別のターゲット故障に関してテスト生成
が実行され、実際コストが推定テスト生成コストに近い
故障が見つかるか、あるいは故障リスト内のすべての故
障がチェックされるまでこれが続けられる。ただし、故
障リスト内のすべての故障がチェックされるワースト・
ケースの場合でも、テストキューブの生成が必要となる
故障はごく少数である。故障に関するテストキューブの
実際コストは推定テスト生成コストを決して下回らない
という点で、故障の推定テスト生成コストは常に故障の
実際コストの楽観的な概算値ということができる。よっ
て、ある故障の推定テスト生成コストが、カレント・テ
ストキューブ・セットに追加するために生成されたテス
トキューブの中で最小の実際コストを示したテストキュ
ーブの値を上回り、実際コストが高いために破棄された
場合は、その故障に関するテストキューブの中に実際コ
ストがカレントの最小実際コストを下回るものはなく、
よってその故障に関してテストキューブを生成する必要
はない。故障リスト内のすべての故障のテストキューブ
が非常に高い実際コストを示した場合、最小の実際コス
トを有するテストキューブがカレント・テストキューブ
・セットの新要素として選択される。

【０１００】図４は、本発明の改良型ＡＴＰＧの好適な
実施例を示すフローチャートである。

【０１０１】４．２０では、すべての検出困難故障のコ
ストが算出される。４．３０では、最小コストを有する
検出困難故障の中から、それまでに選択されていないタ
ーゲット故障が選択される。４．４０では、選択された
ターゲット故障のテストキューブが生成される。４．５
０では、ビット・ストリッピングが実行される。４．６
０では、実質コストが推定コストと比較される。実質コ
ストが推定コストと予定誤差の合計を上回り、かつ未選
択の故障がある場合には、４．６０で処理が４．３０に
戻される。未選択の故障が残っていない場合は、４．８
０で最小実質コストを有するテストキューブが選択され
る。４．６０で実質コストが推定コストと予定誤差の合
計を上回らない場合は、４．４０で生成されたテストキ
ューブが、選択されたテストキューブとして保持され
る。最後に４．９０で、選択されたテストキューブによ
って検出されたすべての故障がマークされる。

【０１０２】ＡＴＰＧアルゴリズム全般に言えることで
あるが、従来のＰＯＤＥＭは非多項式ワースト・ケース
の時間複雑性も有するので、一部の故障についてテスト
を生成しない場合や、事前定義されたバックトラック限
度を超えるバックトラックのために生じた冗長性が識別
されない場合がある。これらの故障は、「アボートされ
た故障」と呼ばれる。本発明の改良型ＡＴＰＧにより使
用される新規のコスト関数がバックトラックの増大を引
き起こすかどうかを確認するための実験を実施した。比
較のため、同じ故障のテストキューブにより生じるバッ
クトラックを低減する手段として、L．H．Goldsteinで
定義されるコスト関数を使用したＰＯＤＥＭを実装し
た。L. H. Goldstein and E. L. Thigpen, SCOAP: Sand
ia Controllability/Observability Analysis Program
(SCOAP: Sandia可制御性/可観測性分析プログラム), in
Proceedings IEEE-ACM Design Automation Conferenc
e, pages 190-196, 1980を参照。同じバックトラック限
度(500)を使用した場合、この実装でアボートされた故
障の数は、本発明の改良型ATPGで全回路に関してアボー
トされた故障の数に近かった。この事実は、一部の回路
に多数のバックトラックが生じたのは、新規のコスト関
数によるものではなく、本発明のATPGが改良の基礎とし
たPODEMアルゴリズムの限界に起因するものであること
を示唆している。

【０１０３】ある故障のテスト生成がアボートされた場
合に実行されるその後の改善では、アボートされた故障
に必要な入力割り当てを発見するために、ＴＥＧＵＳを
ベースとして実装されるＳＡＴ方式のＡＴＰＧが呼び出
される。ＴＥＧＵＳの詳細な背景情報については、P. S
tephan, R. K. Brayton, and A. L. Sangiovanni-Vince
ntelli. Combinational Test Generation Using Satisf
iability(満足化可能性を使用した組み合わせテスト生
成). IEEE Trans. on Computer-Aided Designof Integr
ated Circuit and System, Vol. 15(9), Sep. 1996を参
照。

【０１０４】ＳＡＴ方式のＡＴＰＧで発見された必要な
入力割り当ては、競合分析によってそれ以外の必要な入
力割り当てを発見するためにさらに処理される。競合分
析では、ＳＡＴ方式ＡＴＰＧによって故障の検出に必要
な値を割り当てられなかった各入力ｐ_ｋがまず０に設定
され、入力ｐ_ｋにおけるその０が内部回路ライン内に伝
播される。伝播プロセスの後に故障効果（Ｄまたは¬
Ｄ）がいずれかの一次出力に伝播された場合は、ＳＡＴ
方式ＡＴＰＧ及び競合分析の結果一次入力に割り当てら
れた現在値からなるキューブが、その故障のテストキュ
ーブとなる。それ以外であれば、入力ｐ_ｋにおける０の
割り当てが、（１）回路内のすべてのｘパスをブロック
したか、（２）Ｄフロンティアからすべてのゲートを除
去したか、または（３）故障値ｓ−ａ−ｖと同じ故障サ
イトに２値データｖを割り当てた場合には、故障を検出
するために入力ｐ_ｋに１（この１は、故障を検出するた
めにｐ_ｋに必要な値）を割り当てなければならない。詳
細な背景情報については、M.Abramovici, M. A. Breue
r, and A. D. Friedman. Digital Systems Testing and
Testable Design(デジタル・システムのテストとテス
ト可能な設計). Computer Science Press, New York,
N.Y., 1990を参照。

【０１０５】競合分析の反復により、入力ｐ_ｋに１が割
り当てられる。この入力に０と１の両方を割り当てると
前述の３つの競合条件のうち１つ以上が引き起こされる
場合は、その故障は冗長である。ある入力で必要とされ
る入力値が当該入力に割り当てられた後には、さらに別
の入力に必要な値を識別できる。競合分析は、必要な入
力がもはや識別されなくなるまで反復される。アボート
された故障に関して算出された必要な入力割り当ては、
本発明の改良型ＡＴＰＧに渡され、その故障のテストキ
ューブが最終的に生成される。

【０１０６】「オーバーライド信号のマージ」すべての
検出困難故障のテストキューブが生成されたら、本明細
書の「回路入力への生成器の適用」の項目で示した最終
的なｇｌｏｂ＿ｇｅｎを拡張することによりオーバーラ
イド信号が作成される。入力ｇｇ_ｋに１が割り当てられ
た場合は、ＯＲゲートが入力ｐ_ｋに割り当てられる。図
３に示すように、入力ｇ^ｉ _ｋ＝１の生成器ｇｅｎ
（Ｃ^ｉ）が適用されている間、ＯＲの入力ｓ_ｋ／１を１
に設定することにより入力ｐ_ｋが１に固定される。同様
に、入力ｇｇ_ｋに０が割り当てられた場合は、ＡＮＤゲ
ートが入力ｐ_ｋに割り当てられる。入力ｇ^ｉ _ｋ＝０の生
成器ｇｅｎ（Ｃ^ｉ）が適用されている間、ＡＮＤの入力
ｓ_ｋ／０を１に設定することにより入力ｐ_ｋが０に固定
される。生成器ｇｅｎ（Ｃ^ｉ）内の入力ｇ^ｉ _ｋにＵが割
り当てられている場合には、テストキューブＣ^ｉ内に入
力競合が生じる。この場合は入力ｐ_ｋを固定することは
できないので、生成器ｇｅｎ（Ｃ^ｉ）が適用されている
間には、入力ｐ_ｋに割り当てられたすべてのオーバーラ
イド信号は０に設定されなければならない。入力ｇｇ_ｋ
にＢが割り当てられた場合には、入力ｐ_ｋにはＯＲ及び
ＡＮＤゲートが割り当てられる。入力ｐ_ｋは、対応する
オーバーライド信号ｓ_ｋ／１によって駆動されるＯＲゲ
ートと、もう一方のオーバーライド信号ｓ_ｋ／０によっ
て駆動されるＡＮＤゲートによって駆動される（図３の
オーバーライド信号ｓ_１／０及びｓ_１／１を参照のこ
と）。（入力ｇ^ａ _ｋ＝１の生成器ｇｅｎ（Ｃ^ａ）の適用
中に）入力ｐ_ｋを１に固定する必要がある場合には、オ
ーバーライド信号ｓ_ｋ／ｌは１に設定され、ｓ_ｋ／０の
値はこの時点ではドントケアになる。逆に、（入力ｇ^ｂ
_ｋ＝０の生成器ｇｅｎ（Ｃ^ｂ）の適用中に）入力ｐ_ｋを
０に固定する必要がある場合には、ＡＮＤゲート０の出
力における値がオーバーライドされないように、ｓ
_ｋ／ｌは０に設定されなければならない。生成器ｇｅｎ
（Ｃ^ｉ）内で入力ｇ^ｉ _ｋにＸが割り当てられた場合、生
成器ｇｅｎ（Ｃ^ｉ）の適用中には、対応するオーバーラ
イド信号ｓかｓ_ｋ／¬v、またはその両方がドントケア
となる。ただし、生成器ｇｅｎ（Ｃ^ｉ）内で入力ｇ^ｉ _ｋ
にＵが割り当てられた場合には、入力ｐ_ｋは１と０の両
方に割り当てられなければならない。よって、対応する
オーバーライド信号ｓ_ｋ／ｖかｓ_ｋ／¬v、またはその
両方には、ランダム・パターン信号ｒ_ｋがオーバーライ
ドされないように、０を割り当てる必要がある。

【０１０７】どの生成器においてもｓ_ａ／ｙ＝’ｖ及び
ｓ_ｂ／ｚ＝¬v（ここで、ｖ∈｛０，１｝）の場合、２
個のオーバーライド信号ｓ_ａ／ｙ及びｓ_ｂ／ｚ（ここ
で、ａ≠ｂ及びｙ、ｚ∈｛０，１，Ｘ｝）は互換ではな
い。それ以外の場合は、ｓ_{ａ／ ｙ}とｓ_ａ／ｚは互換であ
る。互換のオーバーライド信号は、１個のオーバーライ
ド信号にマージできる。例えば図１、図２では、生成器
ｇｅｎ（Ｃ^ｉ）を適用するためにはｓ_１／１は０に設定
され、ｓ_３／１は１に設定されなければならないため、
ｓ_１／１とｓ_３／１は互換ではない。一方、ｓ_１／０と
ｓ_２／０は互換である。

【０１０８】反転関係を考慮することにより、互換入力
の定義を拡大できる。例えば図２では、オーバーライド
信号ｓ_１／１にｖ（ｖ＝０または１）が割り当てられた
各生成器では、オーバーライド信号ｓ_３／１には¬vま
たはＸが割り当てられることに注意する必要がある。従
って、入力ｐ_３を固定する２入力ＯＲゲートを駆動する
前にオーバーライド信号ｓ_３／１が反転され、一方ｓ
_１／１は入力ｐ_１を固定する２入力ＯＲゲートを直接駆
動する場合には、ｓ_３／１とｓ_１／１はマージできる。
このようなオーバーライド信号ｓ_ａ／ｙ及びｓ
_ｂ／ｚ（ａ≠ｂ）は、逆互換性があるといわれる。最小
数のオーバーライド信号を発見するステップは、最大独
立集合問題として数式化できる。詳細な背景情報につい
ては、J. A. Bondyand U. S. R. Murty. Graph Theory
with Applications(グラフ理論と応用例).American Els
evier Publishing Co. Inc., New York, N.Y., 1982を
参照。

【０１０９】図５は、図１、図２に示す生成器とオーバ
ーライド信号の実装において、互換のオーバーライド信
号がマージされる場合を示したものである。図３の従来
のアーキテクチャに示されるのと同じ生成器及びオーバ
ーライド信号のためのＢＩＳＴ実装ではデコーダは６個
の出力を有するのに対し、本発明の手法による実装では
デコーダは３個の出力しか有さないことに注意された
い。互換のオーバーライド信号ｓ_１／０、ｓ_２／０、及
びｓ_４／１がマージされ、デコーダの同じ出力によって
駆動される。ｓ_１／１との逆互換性を有するｓ
_３／１は、インバータを介してｓ_１／１と同じデコーダ
出力によって駆動される。互換または逆互換の入力を有
さないｓ_４／１は、他のどの入力ともマージされない。

【０１１０】本発明の改良型ＡＴＰＧ設計で使用される
アルゴリズムの全体を以下に大まかに示す。

【０１１１】（１） ｉ←０，ｇｌｏｂ＿ｇｅｎ←
｛Ｎ，Ｎ，…，Ｎ｝ （２） カレント・テストキューブ・セットＣ^ｉ←φ
を初期化する。故障リスト内のすべての故障のマークを
解除する。生成器ｇｅｎ（Ｃ^ｉ）＝｛Ｘ，Ｘ，…，
Ｘ｝。ｊ←０ （３） 故障リスト内に故障がなくなったら、６に進
む。本発明の改良型ＡＴＰＧによりテストキューブＣ^ｊ
を生成する。

【０１１２】（４） テストキューブｃ^ｊをカレント・
テストキューブ・セットＣ^ｊ←Ｃ^ｊ∪ｃ^ｊ、ｊ←ｊ＋１
に追加する。テストキューブｃ^ｊによって検出された故
障をマークする。

【０１１３】（５） カレント・テストキューブ・セッ
トＣ^ｉ内のいずれかのテストキューブの競合入力数がＭ
（Ｍは正の整数）を上回る場合には、Ｃ^ｉ←Ｃ^ｉ−
ｃ^ｊ，ｉ←ｉ＋１となる。ｇｌｏｂ＿ｇｅｎを更新し、
ステップ２に進む。上回らない場合は、生成器ｇｅｎ
（Ｃ^ｉ）を更新し、ステップ３に進む。

【０１１４】（６） 生成器ｇｅｎ（Ｃ^ｉ）に応じて、
入力を固定するかもしくは純粋なランダム・パターンを
入力に適用することにより、３重みＷＲＰＴ用パターン
を生成する。故障シミュレーションを実行して、生成さ
れた３重みＷＲＰＴ用パターンによって検出された故障
を除去する。

【０１１５】（７） 互換のオーバーライド信号をマー
ジする。

【０１１６】「各生成器のためのテストシーケンス」ｍ
ビットのＬＦＳＲを使用して、ｍ個の入力を有するＣＵ
Ｔにランダム・パターンを適用すると想定する。ＬＦＳ
Ｒはこれまで、最も低コストなランダム・パターン生成
器として知られてきた。本項では、ＬＦＳＲを使用して
ランダム・パターンを生成する場合に、故障セットＦ_ｉ
内の全故障の検出に必要とされるパターン長を算出する
方法について述べる。故障ｆのエスケープ確率とは、ｔ
個のテストパターンを適用した後も故障ｆが検出されな
い確率である。エスケープ確率の詳細な背景情報につい
ては、P. H. B., W. H. McAnney, and J. Savir, Built
-In Test for VLSI: Pseudorandom Techniques(疑似ラ
ンダム手法), John Wiley& Sons, 1987を参照。例え
ば、原始多項式を有するｍ段のＬＦＳＲによってｔ個の
テストパターン（ここで、ｔ＜２^ｍ）が生成された場合
などには、テストパターンの反復は許可されない。この
ような場合には、ｔ個のテストパターンに対する故障ｆ
のエスケープ確率は以下によって得られる。

【０１１７】

【数１５】 ここで、Ｖ_ｆは故障ｆのテストベクトル数である。２
^ｉｍ＞＞ｔの場合、式８は以下のように概算できる。

【０１１８】

【数１６】 エスケープ確率がε以下の場合において故障ｆの検出に
必要なランダム・パターン長は、以下によって得ること
ができる。

【０１１９】

【数１７】 故障セットＦ^ｉ＝｛ｆ^ｉ，ｆ^２，…，ｆ^ｎ｝を、テスト
キューブ・セットＣ^ｉ内のテストキューブによって検出
される故障とする。故障セットＦ_ｉ内のすべての故障を
検出するためには、検出確率が最低の故障を検出するの
に十分な長さを有するランダム・シーケンスを適用する
必要がある。１サイクルごとに１個の新規のパターンが
生成される場合には、時間間隔Ｔの間にＴ個のパターン
を生成することができる。よって、時間間隔Ｔとテスト
シーケンス長Ｔは区別なく使用することができる。この
ようなシーケンスＴ_ｍａｘは、以下によって得られる。

【０１２０】

【数１８】 すべてのテストキューブの競合ビット数はＭ以上なの
で、各故障の検出確率は１／２^Ｍ以下である。よって、
式１１は以下のように書き換えることができる。

【０１２１】

【数１９】 全数実験を実施した結果、０．２未満のｅを使用した場
合には、いずれのＭ入力にも、２^ｍＭビットのパターン
を適用することができた。表１に、ε＝０．２及び０．
１の場合に、異なるＭに必要とされるパターン長Ｔ
_ｍａｘを示す。

【０１２２】

【表１】 単純なハードウェアについて、２の累乗でテストクロッ
クを除算することによりパターン長Ｔ_ｍａｘのクロック
が生成される場合、時間間隔は、パターン長Ｔ _ｍａｘ以
上の２の最小累乗を算出することによって得られる。

【０１２３】２^Ｍ個の明確なＭビット・パターンがすべ
てＭ競合入力に適用され、かつ他の入力は時間間隔Ｔの
間に生成器ｇｅｎ（Ｃ^ｉ）に応じて固定された場合に
は、故障セットＦ_ｉ内のすべての故障が検出されること
が保証される。上記の条件を満たすパターンは、疑似全
数テスト用に設計されたテストパターン生成器によって
も生成できる。このようなパターンを生成できるテスト
生成器としては、シンドローム・ドライバ・カウンタ、
定数重みカウンタ、組み合わせＬＦＳＲ／ＳＲ、組み合
わせＬＦＳＲ／ＸＯＲ、及び圧縮ＬＦＳＲが挙げられ
る。定数重みカウンタの詳細な背景情報については、D.
T. Tang and L. S. Woo, Exhaustive TestPattern Gen
eration with Constant Weight Vectors(定数重みベク
トルを有する全数テストパターンの生成). IEEE Trans.
on Computers, Vol. C-32(12), December 1983、及び
E. J. McCluskey, Verification Testing−A Pseudoexh
austiveTest Techniques(確認テスト−疑似全数テスト
手法), IEEE Trans. on Computers, Vol. C-33(6), Jun
e 1984を参照。組み合わせLSFR/SRの詳細な背景情報に
ついては、D.T.Tang and C.L. Chen, Logic Test Patte
rn Generation Using Linear Code (線形コードを使用
した論理テストパターンの生成)、IEEE Trans. Compute
rs, Vol. C-33(9), September 1984を参照。組み合わせ
LFSR/XORの詳細な背景情報については、S. B. Akers, O
n the Use of Linear Sums in Exhaustive Testing(全
数テストにおける算術和の使用), in Proceedings IEEE
International Conference on Fault-Tolerant Comput
ing, pages 148-153, 1985を参照。圧縮ＬＦＳＲの詳細
な背景情報については、L.-T. Wang and E. J. McClusk
ey, ANew Condensed Linear Feedback Shift Register
Design for VLSI/System Testing(VLSI／システムテス
トのための新規の圧縮線形フィードバック・シフト・レ
ジスタ設計), in Proceedings IEEE International Con
ference on Fault-Tolerant Computing, pages 360-36
5, 1984、及びL.-T. Wang and E. J. McCluskey.Conden
sed Linear Feedback Shift Register (LFSR) Testing
−A Pseudoexhaustive Test Techniques(圧縮線形フィ
ードバック・シフト・レジスタ(LFSR)のテスト−擬似全
数テスト手法). IEEE Trans. on Computers, Vol. C-35
(4), April 1986を参照。

【０１２４】「スキャン方式ビルトイン・セルフテスト
への適用」本項では、改良型スキャン方式ビルトイン・
セルフテスト回路アーキテクチャの好適な実施例につい
て論じる。Ｔｏｕｂａ’９６及びＷｕｎｄｅｒｌｉｃｈ
ｅｔ ａｌとは対照的に、本発明のＢＩＳＴでは全２^Ｍ
個のＭビット・パターンを競合入力に適用するのに十分
な長さの各時間間隔Ｔの間にランダム・シーケンスが生
成されるので（本明細書の「各生成器のためのテストシ
ーケンス」の項目を参照）、本発明のＢＩＳＴで達成さ
れる故障適用範囲は生成されるランダム・パターン・シ
ーケンスによって左右されない。N. A. Touba and E.
J. McCluskey, Altering a Pseudo-Random Bit Sequenc
e for Scan-Based BIST(スキャン方式BISTのための疑似
ランダム・ビット・シーケンスの改変), in Proceeding
s IEEE International Test Conference, pages 167-17
5, 1996、及びH.-J. Wunderlich and G. Kiefer, Bit-F
lipping BIST(ビットフリップBIST), In ProceedingsVL
SI Testing Symposium, pages 337-343, 1996を参照。
２種類のスキャン方式ビルトイン・セルフテストを開示
する。ここでは、これら２種類のアーキテクチャを具体
化する好適な実施例について論じる。

【０１２５】「並列型スキャン方式ビルトイン・セルフ
テスト」最初のタイプのスキャン方式ビルトイン・セル
フテストは「並列型スキャン方式ビルトイン・セルフテ
スト」と呼ばれるもので、ｔｅｓｔ−ｐｅｒ−ｃｌｏｃ
ｋ ＢＩＳＴといくつかの点で類似している。図６は、
本発明の手法を具体化する並列タイプスキャン方式ビル
トイン・セルフテストの実装を示す。図６では、図１、
図２に示す生成器及びオーバーライド信号と同じ回路例
が使用されている。ｔｅｓｔ−ｐｅｒ−ｃｌｏｃｋ Ｂ
ＩＳＴと同様に、オーバーライド信号はカウンタ６．３
０の出力を入力としてデコーダ６．１０から生成され
る。ただし、ｔｅｓｔ−ｐｅｒ−ｃｌｏｃｋ ＢＩＳＴ
ではオーバーライド信号が対応するＡＮＤ及びＯＲゲー
トを駆動するのとは異なり、並列型スキャン方式ビルト
イン・セルフテストでは、オーバーライド信号がスキャ
ン回路６．６０〜６．６４内のスキャン要素のＳ（同期
プリセット）及びＲ（同期リセット）ピンを駆動する。
そのため、並列型スキャン方式ビルトイン・セルフテス
トでは、グローバル生成器ｇｌｏｂ＿ｇｅｎにおいて、
スキャン要素ｈ_ｉによって駆動されるスキャン入力ｐ_ｉ
に１、０、またはＢが割り当てられている場合には、Ｓ
またはＲピンを有さないスキャン要素ｈ_ｉ、（ｉ＝１，
２，…）をＳまたはＲピン、またはその両方を有するス
キャン要素に置換する必要がある。入力ｇｇ_ｉ＝１の場
合、スキャン要素ｈ_ｉはＳピンを有するスキャン要素
６．６２に置換される。入力ｇｇ_ｉ＝０の場合、スキャ
ン要素ｈ_ｉはＲピンを有するスキャン要素６．６１に置
換される。最後に、入力ｇｇ_ｉ＝Ｂの場合、スキャン要
素ｈ_ｉはＳ及びＲピンの両方を有するスキャン要素６．
６３に置換される。スキャン要素がすでに１つ以上の生
成器において、対応するスキャン入力に１が割り当てら
れたハイ・アクティブＳピンを有する場合は、Ｓピンと
通常のプリセット信号の間に２入力ＯＲゲート（また
は、Ｓピンがロー・アクティブの場合は２入力ＡＮＤゲ
ート）が挿入されなければならない。同様に、スキャン
要素がすでに１つ以上の生成器において、対応するスキ
ャン入力に０が割り当てられたハイ・アクティブＲピン
を有する場合は、Ｒピンと通常のリセット信号の間に２
入力ＯＲゲート（または、Ｒピンがロー・アクティブの
場合は２入力ＡＮＤゲート）が挿入されなければならな
い。例えば、図６に示す回路の入力ｐ_１を駆動するスキ
ャン要素６．６０は、元の回路内にその通常動作時にセ
ット／リセット論理によって制御されるＳピンを有して
いたので、オーバーライド信号ｓ_１／０とスキャン要素
６．６０のＳピンの間にＯＲゲートが挿入される。ＬＦ
ＳＲ６．２０は、ランダム・テストパターンを生成す
る。

【０１２６】ｔｅｓｔ−ｐｅｒ−ｃｌｏｃｋ ＢＩＳＴ
と並列型ｔｅｓｔ−ｐｅｒ−ｃｌｏｃｋ ＢＩＳＴのも
う１つの違いは、ｔｅｓｔ−ｐｅｒ−ｃｌｏｃｋ ＢＩ
ＳＴではデコーダ３．１０の入力ピンＥＮはイネーブル
信号３．３０によって直接駆動されるのに対し、並列型
ｔｅｓｔ−ｐｅｒ−ｃｌｏｃｋ ＢＩＳＴではデコーダ
６．１０のＥＮは、２個の入力がそれぞれＬＡＳＴ＿Ｓ
ＣＡＮ信号とイネーブル信号によって駆動される２入力
ＡＮＤゲート６．４０によって駆動されることである。
スキャン方式ビルトイン・セルフテストはｎ個のテスト
クロックを必要とする。ここでｎは、スキャン・シフト
操作時にテストベクトルをスキャン回路にスキャンによ
り取り込むための、スキャン回路内のスキャン要素数で
ある。続いて、スキャン回路内のスキャン要素は、通常
モードにおいてスキャンにより取り込まれたテストベク
トルへの応答を捕捉するように構成される。ＬＡＳＴ＿
ＳＣＡＮは、各スキャン・シフト操作の終わりの１サイ
クルについては１に設定され、他のサイクルでは０に設
定される。従ってデコーダ６．１０は、スキャン・シフ
ト操作の終わり、すなわちランダム・パターン生成器に
よって生成されたベクトルがスキャン回路内に完全にロ
ードされた時点にのみ有効化される。デコーダが有効化
されると、オーバーライド信号は、現在適用中の生成器
内で２値データが割り当てられたスキャン要素のＳまた
はＲピン、もしくはその両方を活動化することによって
スキャン回路にロードされるランダム・ベクトルを変更
する。

【０１２７】並列型スキャン方式ビルトイン・セルフテ
ストの領域オーバーヘッドは、ｔｅｓｔ−ｐｅｒ−ｃｌ
ｏｃｋ ＢＩＳＴのそれに近い。また、並列型スキャン
方式ビルトイン・セルフテストには、オーバーライド信
号を減少させるためのマージ手法（本明細書の「オーバ
ーライド信号のマージ」の項目を参照）を適用できる。

【０１２８】「逐次タイプのスキャン方式ビルトイン・
セルフテスト」図７に、「逐次タイプのスキャン方式ビ
ルトイン・セルフテスト」と呼ばれる本発明による第２
のタイプのスキャン方式ビルトイン・セルフテストの好
適な実施例を示す。デコーダ７．４０の２個の出力信号
ＤＯ及びＤｌによってそれぞれ駆動されるＯＲ７．２０
ゲートとＡＮＤ７．３０ゲートは、ＬＦＳＲ７．１０に
よって生成されるランダム・パターン・シーケンスを改
変する。カウンタ７．６０及びスキャンカウンタ７．５
０は、デコーダの２個の出力信号の状態を決定する。ス
キャンカウンタは、（ｎ＋１）モジュロ・カウンタであ
る。ここで、ｎはスキャン回路７．７０内のスキャン要
素数である。スキャンカウンタには、少なくとも［ｌｏ
ｇ（ｎ）］段のカウンタが必要である。スキャンカウン
タはすべてのスキャン方式ビルトイン・セルフテスト手
法に必要とされるものであり、本発明の３重みＷＲＰＴ
ＢＩＳＴだけに必要とされるのではないことに注意さ
れたい。

【０１２９】並列タイプスキャン方式ビルトイン・セル
フテスト及びｔｅｓｔ−ｐｅｒ−ｃｌｏｃｋ ＢＩＳＴ
と同様に、逐次タイプのスキャン方式ビルトイン・セル
フテストのデコーダの領域オーバーヘッドは、生成器数
（カウンタの段数）及びグローバル生成器ｇｌｏｂ＿ｇ
ｅｎ内で指定されるオーバーライド信号数によって決ま
る。典型的には、ランダム・パターン耐性が同等な場合
は、回路内のスキャン要素が多いほど必要なオーバーラ
イド信号も多くなる。そのため、多数のスキャン要素を
有する回路では、デコーダを実装するために必要とされ
る領域オーバーヘッドは高レベルとなる。ｔｅｓｔ−ｐ
ｅｒ−ｃｌｏｃｋ ＢＩＳＴ及び並列型スキャン方式ビ
ルトイン・セルフテストでは、現在適用中の生成器内で
２値データが割り当てられたすべての入力が、同じサイ
クルにおいて並行して対応する２値データに固定される
ため、すべての互換のオーバーライド信号を１個のオー
バーライド信号にマージすることが可能である。

【０１３０】一方、逐次タイプのスキャン方式ビルトイ
ン・セルフテストにはわずか２個のオーバーライド信号
しかないため、現在適用中の生成器内で２値データが割
り当てられたスキャン入力用の値は、この２個のオーバ
ーライド信号によって（異なるサイクルにおいて）逐次
的に改変される。そのため、本明細書の「オーバーライ
ド信号のマージ」の項目にて説明した、デコーダの領域
オーバーヘッドを減少させるために互換のオーバーライ
ド信号をマージする手法は、逐次タイプのスキャン方式
ビルトイン・セルフテストには適用できない。逐次タイ
プのスキャン方式ビルトイン・セルフテストでは、図１
１に示すデコーダの出力とＡＮＤ及びＯＲゲートの間に
トグル・フリップフロップ９．１０及び９．２０を挿入
することによってデコーダの領域オーバーヘッドを低減
することができる。

【０１３１】ここでは、図８に示す、２個の生成器ｇｅ
ｎ（Ｃ^０）及び生成器ｇｅｎ（Ｃ^１）のための逐次タイ
プスキャン方式ビルトイン・セルフテストを実装する場
合を取り上げる。最初に、図７に示す実装について考察
する。この実装ではデコーダの出力はＡＮＤ及びＯＲゲ
ートに直接接続されており、デコーダの一方の出力信号
Ｄ_０はＡＮＤゲートの入力に、デコーダのもう一方の出
力信号Ｄ_１はＯＲゲートの入力にそれぞれ接続されてい
る。スキャンカウンタの初期値を０とし、スキャン入力
ｐ_０の値は最初にスキャンされ、スキャン入力ｐ_７の値
は最後にスキャンされるものと想定する。スキャンカウ
ンタは各スキャン・シフト・サイクルのポジティブ（ま
たはネガティブ）エッジにおいて１増分され、スキャン
入力の新規の値がスキャンによりスキャン回路に取り込
まれる。これは、スキャン入力全８個の新規の値がスキ
ャンにより取り込まれるまで繰り返される。現在カウン
タの値がｉ及びスキャンカウンタの値がｊであれば、入
力ｇ^ｉ _ｊによって決定される入力ｐ_ｊの値がスキャンに
より取り込まれる。すなわち、入力ｇ^ｉ _ｊ＝１の場合に
は１がスキャンにより取り込まれ、入力ｇ^ｉ _ｊ＝０の場
合には０がスキャンにより取り込まれ、入力ｇ^ｉ _ｊ＝Ｕ
またはＸの場合にはランダム２値データがスキャンによ
り取り込まれる。

【０１３２】図８では、生成器ｇｅｎ（Ｃ^０）内におい
て入力ｇ^０ _３、ｇ^０ _５、及びｇ^０ _６に１が割り当てら
れ、生成器ｇｅｎ（Ｃ^１）内においては入力ｇ^１ _４、ｇ
^１ _５、及びｇ^１ _７に１が割り当てられている。従ってｓ
_１は、カウンタの値が０及びスキャンカウンタの値が
３、５、６の場合と、カウンタの値が１及びスキャンカ
ウンタの値が４、５、７の場合に１に設定される。ｓ_１
の関数のオンセットは６個の最小項を有する。同様にｓ
_０は、カウンタの値が０及びスキャンカウンタの値が
１、２、４の場合と、カウンタの値が１及びスキャンカ
ウンタの値が０、２、３の場合に１に設定される。ｓ_０
の関数のオンセットもやはり６個の最小項を有する（図
９参照）。

【０１３３】図１１は、前項で説明した逐次タイプスキ
ャン方式ビルトイン・セルフテストの別の実装を示す。
トグル・フリップフロップＴＦ_１ ９．１０はデコーダ
９．３０の出力Ｄ_１とＯＲゲート９．４０の入力の間に
挿入され、トグル・フリップフロップＴＦ_０ ９．２０
はデコーダのもう一方の出力信号Ｄ_０とＡＮＤゲート
９．５０の入力の間に挿入されることに注意されたい。
各スキャン・シフト操作の開始前に、トグル・フリップ
フロップＴＦ_０は１に初期化され、トグル・フリップフ
ロップＴＦ_１は０に初期化されると想定する。カウンタ
及びスキャンカウンタは、それぞれ９．６０と９．７０
である。最初に、生成器ｇｅｎ（Ｃ^０）を適用する場合
について考察する。ＴＦ_１の状態は、カウンタの値が０
及びスキャンカウンタの値が２になるまで０であり、こ
の状態は入力ｐ_３の値がスキャンされたとき、すなわち
カウンタの値が０及びスキャンカウンタの値が３になっ
たときに１にトグルされる。入力ｐ_３は、生成器ｇｅｎ
（Ｃ^０）内で１を割り当てられたスキャン回路の最初の
スキャン入力である。入力ｇ^０ _４＝０なので、トグル・
フリップフロップＴＦ_１の状態は次のサイクル、すなわ
ちスキャンカウンタの値が４で０にトグルされなければ
ならない。さらに、トグル・フリップフロップＴＦ_１の
状態はカウンタの値が０及びスキャンカウンタの値が５
でもう一度トグルされ、スキャン・シフト・サイクルの
終わりまで１にとどまる必要がある。入力ｐ_４は生成器
ｇｅｎ（Ｃ^１）において１を割り当てられたスキャン回
路内の最初のスキャン入力なので、カウンタの値が１、
すなわち生成器ｇｅｎ（Ｃ^１）の適用中には、トグル・
フリップフロップＴＦ_１の状態はスキャンカウンタの値
が４のときに１度だけトグルされる必要がある。そし
て、入力ｐ_４に続くスキャン回路内のその他すべてのス
キャン入力には、生成器ｇｅｎ（Ｃ^１）内でＸまたは１
だけが割り当てられる。以上の説明は、次のようにまと
めることができる。ｓ _１の関数のオンセットはわずか４
個の最小項、すなわち、カウンタの値が０及びスキャン
カウンタの値が３、カウンタの値が０及びスキャンカウ
ンタの値が４、カウンタの値が０及びスキャンカウンタ
の値が５、カウンタの値が１及びスキャンカウンタの値
が４を有している。同様に、ｓ_０の関数のオンセットも
やはり４個の最小項を有する（図１０参照）。入力ｇ^ｉ
_ｊ＝１、すなわちトグル・フリップフロップＴＦ_１＝１
の場合、ＯＲゲートの出力にはトグル・フリップフロッ
プＴＦ_０の状態には関係なくトグル・フリップフロップ
ＴＦ_１＝１によって１を割り当てることができるので、
トグル・フリップフロップＴＦ_０の状態はドントケアで
ある。従って、トグル・フリップフロップＴＦ_０の状態
はカウンタの値が０及びスキャンカウンタの値が５で変
更されなければならない。この例では、トグル・フリッ
プフロップを挿入することによる最小項の減少数は４個
だけであるが、長いスキャン回路を有する実際の回路で
は、トグル・フリップフロップを挿入することによって
最小項の数は劇的に減少する。

【０１３４】必要な領域オーバーヘッドが最小のデコー
ダを得るためには、各生成器のためのスキャン・シフト
操作中にトグル・フリップフロップが状態を変更する回
数が最小になるように、スキャン回路の順序を変更する
必要がある。本発明では、スキャン回路の順序変更の問
題は、遺伝的アルゴリズムを使用することによって確立
される。遺伝的アルゴリズムの詳細な背景情報について
は、D. E. Goldberg.Genetic Algorithms in Search, O
ptimization, and Machine Learning(探索、最適化、及
び機械学習における遺伝的アルゴリズム). Addison Wes
ley, Reading, M.A., 1989を参照。

【０１３５】遺伝的アルゴリズムは、Hollandによって
紹介されて以来、適度な計算時間内にＮＰ完全問題を解
決できる手法として広く使用されてきた。J. H. Hollan
d, Adaptation in Natural and Artificial Systems(自
然及び人工システムでの適用), University of Michiga
n Press, Ann Arbor, M.I., 1975を参照。遺伝的アルゴ
リズムは、ランダムに生成される初期母集団から開始す
る。各個体には遺伝コードが割り当てられ、さらに、遺
伝コードから計算された適合関数が与えられる。各世代
の個体は、遺伝的進化の過程で存続または消滅する。良
好な適合関数を有する個体は、存続して次の世代に送ら
れる可能性が高まる。存続する個体はしばしば、他の個
体と遺伝子コードを交換し（クロスオーバー）、遺伝コ
ードの一部をフリップする（突然変異）ことにより、部
分的に異なる遺伝コードを持つ子孫を生み出す。

【０１３６】本発明で使用される遺伝的アルゴリズムで
は、スキャン回路に含まれるスキャン要素の順列が各個
体の遺伝子コードとしてコード化される。本発明で使用
される遺伝的アルゴリズムの目的は、最小数の最小項を
有するデコーダの関数に到達するスキャン要素の順序を
発見することにある。各生成器において割り当てられた
値に応じてランダム・テストシーケンスを改変するため
に、２個のトグル・フリップフロップにおいて必要とさ
れるトグルの回数を意味する非負適合関数が、現世代の
各個体について以下の式により計算される。

【０１３７】

【数２０】 ここで、ｄは生成器数、ｎはスキャン入力数であり、To
ggle０（ｉ、ｊ）及びToggle_１（ｉ，ｊ）は以下によっ
て得られる。

【０１３８】

【数２１】 ここで、トグル・フリップフロップＴＦ_０（ｉ，ｊ−
１）及びトグル・フリップフロップＴＦ_１（ｉ，ｊ−
１）は、直前のスキャン・シフト・サイクルにおけるト
グル・フリップフロップの状態である。初期状態は（ｊ
＝１）、トグル・フリップフロップＴＦ_０（ｉ，ｊ）＝
１、トグル・フリップフロップＴＦ_１（ｉ，ｊ）＝０で
あり、それ以降は、トグル・フリップフロップＴＦ
_０（ｉ，ｊ）（ＴＦ_１（ｉ，ｊ））はToggle_０（ｉ，
ｊ）＝１（Toggle_１（ｉ，ｊ）＝１）の場合に常にその
状態をトグルする。

【０１３９】ｔｅｓｔ−ｐｅｒ−ｃｌｏｃｋ ＢＩＳＴ
と並列型スキャン方式ビルトイン・セルフテストで互換
のオーバーライド信号のマージが可能であるのと同様
に、逐次タイプのスキャン方式ビルトイン・セルフテス
トでも互換のスキャン入力のマージは可能である。この
マージは、遺伝的アルゴリズムによるスキャン回路の順
序付けの前に行われる。任意の２個のスキャン入力ｐ_ｉ
及び入力ｐ_ｊは、入力ｇ ^ａ _ｉの値が入力ｇ^ａ _ｊの値と同
じか、あるいは各生成器において入力ｇ^ａ _ｉまたは入力
ｇ^ａ _ｊのいずれかにＸが割り当てられていれば互換であ
る。これ以外の場合は、入力ｐ_ｉと入力ｐ_ｊは互換では
ない。個々のスキャン入力を順序付けする代わりに、互
換のスキャン入力同士を１つのスキャン入力グループに
マージしてグループ単位で順序付けを行うことにより、
遺伝的アルゴリズムへの入力数が減少し、最小数の最小
項に到達する順序が得られるまでの遺伝的アルゴリズム
の実行時間が短縮される。

【０１４０】スキャン要素にはルーティングまたはロー
ド・キャパシタンスの制約（またはタイミングの制約）
があるので、一部のスキャン要素を近隣に配置すること
により、ルーティングやロード・キャパシタンスの制約
違反を回避する必要がある。スキャン回路の順序変更に
おけるこの制約は、スキャン入力の互換性を活用するこ
とにより緩和できる。逐次タイプのスキャン方式ビルト
イン・セルフテストのトグル・フリップフロップは、互
換のスキャン入力の値がスキャンにより取り込まれてい
る間は、その状態をトグルしない。そのため、互換スキ
ャン入力グループ内でスキャン入力を並び替えることに
よってスキャン要素のルーティングやロード・キャパシ
タンスの制約を満足することができ、しかもオーバーラ
イド信号を生成するデコーダを実装するための関数の最
小項数は増大しない。典型的には、各生成器ではかなり
の数のスキャン入力にＸが割り当てられる。これらのス
キャン入力はスキャン回路内の他のどのスキャン入力と
も互換性があるので、スキャン回路内の任意の場所に配
置できる。これらのスキャン入力を適切な場所に配置す
ると、デコーダを実装するための最小項数を増大させる
ことなく、スキャン要素のルーティングやロード・キャ
パシタンスの制約を満たすことができる。

【０１４１】逐次タイプのスキャン方式ビルトイン・セ
ルフテストはデコーダを実装するためのハードウェア・
オーバーヘッドは、並列型スキャン方式ビルトイン・セ
ルフテストのそれよりも多いのが典型的である。ただ
し、逐次タイプのスキャン方式ビルトイン・セルフテス
トでは、Ｒ及び／またはＳピンを有するスキャン要素
や、並列型スキャン方式ビルトイン・セルフテストでス
キャン入力を固定するために必要とされる追加の２入力
ＯＲまたはＡＮＤゲートが不要なので、逐次タイプのス
キャン方式ビルトイン・セルフテストを実装するための
全体的なハードウェア・オーバーヘッドは、並列型スキ
ャン方式ビルトイン・セルフテストを実装するためのそ
れと同等である。さらに、並列型スキャン方式ビルトイ
ン・セルフテストでは、オーバーライド信号をデコーダ
の出力ピンから固定されるべきスキャン入力の対応する
Ｓ及び／またはＲピンまで接続するためのルーティング
・オーバーヘッドが必要とされるのに対し、逐次タイプ
のスキャン方式ビルトイン・セルフテストでは、オーバ
ーライド信号は２個しかないのでルーティング・オーバ
ーヘッドはほとんど必要とされない。従って、ＢＩＳＴ
が挿入される設計にルーティングの輻輳が存在する場合
には、逐次タイプのスキャン方式ビルトイン・セルフテ
ストの方が適している。

【０１４２】「実験結果」表２に、本発明のＢＩＳＴを
使用したシミュレーションの実験結果を示す。これらの
実験は、論理合成ベンチマーク回路とＩＳＣＡＳベンチ
マーク回路を使用して実施した。ほとんどの論理合成ベ
ンチマーク回路には、ＩＳＣＡＳベンチマーク回路のそ
れよりもはるかに多い検出困難故障が存在する。また、
本発明の改良型ＡＴＰＧのスケーラビリティを実証する
ため、大規模なＩＳＣＡＳベンチマーク回路に関する実
験結果も報告する。実験は、１ギガバイトのメモリを搭
載した３００ＭＨｚ Ｓｕｎ Ｕｌｔｒａ２上で実施し
た。

【０１４３】ｔｅｓｔ−ｐｅｒ−ｃｌｏｃｋ ＢＩＳＴ
の実験では、回路のすべてのフリップフロップの出力を
一次入力とし、すべてのフリップフロップの入力を一次
出力とする。スキャン方式ビルトイン・セルフテストの
実験ではさらに、どの一次入力も回路内の全フリップフ
ロップを含む同じスキャン回路によって駆動され、これ
らのフリップフロップはすべてスキャン要素に変換され
ると想定する。「＃ＰＩ」のラベルが付けられたカラム
は一次入力数を示し、「＃ｌｉｎｅｓ」のそれは各回路
の回路ライン数を示す。「＃ＨＦ」のラベルが付けられ
たカラムは、疑似ランダム・パターン・セットの適用後
に未検出のまま残る故障数を示す。このカラムの括弧内
の数字は、検出容易な故障（短くて検出が容易な故障）
を検出するために適用される疑似ランダム・パターン数
である。「ＥＦＣ」のラベルが付けられたカラムは、疑
似ランダム・パターンを適用することによって得られる
故障適用範囲を示す。本発明の手法は多数の検出困難故
障が含まれる回路にも適用可能であることを実証するた
め、非常に短いランダム・パターン・シーケンスを適用
する。「＃ＲＰＬ」のラベルが付けられたカラムは、１
００％かそれに近い故障適用範囲が達成されるまでにｍ
段のＬＦＳＲ（ｍは入力数）によって生成される純粋な
疑似ランダム・パターン数を示す。「Ｔｌｅｎ」のラベ
ルが付けられたカラムは、１００％の故障適用範囲が達
成されるまでに本発明のＢＩＳＴによって生成されるテ
ストパターンの総数を示す。このカラムの括弧内の数字
は本発明のＢＩＳＴ手法によるテストシーケンス長の減
少率である。競合入力へのランダム・パターンの適用
は、ｍ段のＬＦＳＲ（ｍは入力数）を使用して行われ
る。「Ｍ」のラベルが付けられたカラムは、各テストキ
ューブ・セットの最大競合入力を示す。「Ｔ」のラベル
が付けられたカラムは、各生成器が回路に適用される時
間を示す。「＃Ｇ」のラベルが付けられたカラムは、本
発明の改良型ＡＴＰＧによって生成される生成器数を示
す。「前 ＃ＯＳ」のラベルが付けられたカラムは、互
換のオーバーライド信号がマージされる前のオーバーラ
イド信号数を示し、「後 ＃ＯＳ」は互換のオーバーラ
イド信号がマージされた後のオーバーライド信号数を示
す。「実行時間」のラベルが付けられたカラムに示され
る実行時間は、本発明の改良型ＡＴＰＧの実行時間と、
本発明のＢＩＳＴによって生成されるテストシーケンス
（容易な故障を検出するために適用される疑似ランダム
・パターン・シーケンスと、３重みＷＲＰＴシーケン
ス）全体の故障シミュレーション時間の合計である。い
ずれの回路についても、バックトラック限度は５００と
する。

【０１４４】

【表２】 上記回路のランダム・パターン・シーケンスは（ＡＫ9
6）で報告されている。

【０１４５】「デコーダ」の見出しのカラムは、ゲート
等価としてオーバーライド信号を生成するデコーダを実
装したことによるハードウェア・オーバーヘッドを示
す。「ＴＰＣ」のラベルが付けられたカラムはｔｅｓｔ
−ｐｅｒ−ｃｌｏｃｋ ＢＩＳＴ実装のハードウェア・
オーバーヘッドを示し、「ＴＰＳ」のラベルが付けられ
たカラムは逐次タイプスキャン方式ビルトイン・セルフ
テストのハードウェア・オーバーヘッドを示す。２個の
トグル・フリップフロップを挿入し、スキャン回路の順
序を変更する（セクション６．２参照）ことによりデコ
ーダの実装によるハードウェア・オーバーヘッドの縮小
が可能なことを実証するため、両実装のゲート等価につ
いても報告する。これは、トグル・フリップフロップと
順序を変更したスキャン回路を使用する実装（カラム左
側の数字）と、トグル・フリップフロップを使用しない
実装（このカラムの括弧内の数字）として示す。デコー
ダ回路は、２層回路実装用のＳＩＳを実行することによ
って得られる。デコーダの合成には、ＮＡＮＤ、ＮＯＲ
ゲート、及びインバータのみを使用する。ゲート等価
は、Ｊ． Ｈａｒｔｍａｎｎで提案される方法で算出す
る。この方法では、ｉｎ入力ＮＡＮＤまたはＮＯＲゲー
トについては０．５ｎ、インバータについては０．５が
使用される。I. Hartmann and G. Kemnitz, How to Do
Weighted RandomTesting for BIST(BISTのための加重ラ
ンダムテストの実行方法), in Proceedings IEEE Inter
national Conference on Computer-Aided Design, page
s 568-571, 1993を参照。

【０１４６】すべてのベンチマーク回路について、１０
０％故障適用範囲が達成される。１００％故障適用範囲
の達成に要する時間は、本発明のＢＩＳＴ手法によって
劇的に短縮される。Ｍ．Ｆ．ＡｌＳｈａｉｂｉには、ｓ
８３８で１００％の故障適用範囲を達成するためには１
億個以上のテストパターンが必要であると報告されてい
る。M. F. AlShaibi and C. R. Kime, MFBIST: A BIST
Method for Random Pattern Resistant Circuits(ラン
ダム・パターン耐性回路のためのBIST法), In Proceedi
ngs IEEE International Test Conference, pages 176-
185, 1996を参照。一方、本発明のＢＩＳＴによって生
成されるテストパターンは、わずか５１２＋６×５１２
＝３，０７２個のテストパターンで同じ故障適用範囲を
達成する。ここで、５１２は容易な故障を検出するため
に適用される純粋ランダム・パターン数である。これ
は、全故障の検出に必要とされるテスト長が、約３２×
１０^６分の１に短縮されることを意味する。長い純粋ラ
ンダム・テストシーケンスを必要とするランダム・パタ
ーン耐性回路の場合は、これを上回る短縮が実現される
ことは明らかである。例えば、ｘｐａｒｃ、ｓ８３８、
ｃ５３１５、ｃ７５５２などではテストシーケンス長は
数桁分も縮小されるので、顕著な効果が期待できる。実
験では３４２８個という非現実的なほどに多数の検出困
難故障が使用されるにもかかわらず、最も多くの生成器
を必要とするｓ３８４１７でさえもわずか２６個の生成
器しか必要としないことに注目する必要がある。これ
は、検出のための入力割り当てが多数の検出困難故障の
テストの間で共有されるためである。本発明のＢＩＳＴ
に必要とされるテストシーケンス長は生成器数によって
決定されることから、この実験結果により、多数の検出
困難故障を含む回路の場合でもテストシーケンス長は増
大しないことが実証される。事実、すべての回路で非常
に多くの検出困難故障が使用されているが、３重みＷＲ
ＰＴのテストシーケンス長は、容易な故障を検出するた
めにほとんどの回路で適用される疑似ランダム・テスト
シーケンス長さえも下回る。このことから、大きなＭに
ついて適度な長さのテストシーケンスを算出することに
より、本発明のＢＩＳＴを実装するためのハードウェア
・オーバーヘッドはほとんどの実用設計において低レベ
ルに抑えられることは明らかである。

【０１４７】本発明のＢＩＳＴ手法を実装するためにＬ
ＦＳＲなどの疑似ランダムＢＩＳＴ回路に追加されるハ
ードウェア・オーバーヘッドを推定するため、オーバー
ライド信号を生成するデコーダのゲート等価を列挙す
る。ｔｅｓｔ−ｐｅｒ−ｃｌｏｃｋ ＢＩＳＴにおいて
ランダム信号をオーバーライドするために疑似ランダム
ＢＩＳＴ回路に追加すべきＡＮＤ及び／またはＯＲゲー
トの数（図３参照）は、互換の入力がマージされる前の
オーバーライド信号の数（「前 ＃ＯＳ」のカラムに示
す数）と同じである。各生成器を選択するカウンタを実
装するためのフリップフロップ数は、単に［ｌｏｇ
_２（生成器数）］として算出できる。よって、生成器数
の増大に伴う増大はごくわずかである。２６個の生成器
を必要とするｓ３８４１７でも、５ビットのカウンタで
十分である。ｔｅｓｔ−ｐｅｒ−ｃｌｏｃｋ ＢＩＳＴ
及び並列型スキャン方式ビルトイン・セルフテストのた
めのデコーダを実装するために必要とされるハードウェ
アは非常に少ない。ｓ３８４１７のような大規模な回路
に３４２８個の困難な故障が含まれる場合でも、ゲート
等価は１６９．５に過ぎない。デコーダを実装するため
のハードウェア・オーバーヘッドについては、逐次タイ
プのスキャン方式ビルトイン・セルフテストの方がｔｅ
ｓｔ−ｐｅｒ−ｃｌｏｃｋ ＢＩＳＴよりも多いが、デ
コーダを実装するためのハードウェア・オーバーヘッド
の影響はごくわずかである。例えば、組み合わせ部分が
約２４，５００ゲート等価となるｓ３８４１７の場合、
逐次タイプスキャン方式ビルトイン・セルフテストのデ
コーダを実装するために必要とされるゲート等価はわず
か６２６である。これは、ｓ３８４１７の組み合わせ部
分のゲート等価に対する比率でいえば２．６％に過ぎな
い。このことから、本発明のＢＩＳＴを適用することに
より、多数の検出困難故障を有する大規模な回路でも低
コストで故障を検出できることは明らかである。

【０１４８】実験結果は、逐次タイプのスキャン方式ビ
ルトイン・セルフテストの実装に伴うハードウェア・オ
ーバーヘッドは、トグル・フリップフロップの挿入とス
キャン回路の順序変更によって大幅に削減されることを
示している。ｘｐａｒｃ、ｂｃ０、ｒｃｋｌなどの少数
の回路を除いて、ほとんどの回路ではゲート等価が大幅
に減少する（前述の回路においても、ゲート等価の増大
はごくわずかである）。特に減少幅が大きいのは、ｓ９
２３４（７６％の減少）、ｓ１３２０７（６８．５％の
減少）、ｓ３８４１７（６６．４％の減少）、ｓ３８５
８４（６６．３％の減少）などの大規模な回路である。

【０１４９】表に示される実行時間からも、本発明の改
良型ＡＴＰＧの有効性は明らかである。ほとんどの回路
では、本発明の改良型ＡＴＰＧの実行時間よりもむし
ろ、本発明のＢＩＳＴシーケンスにより得られた故障適
用範囲を測定するための故障シミュレーションの方に多
くの実行時間が費やされることが、実験により示されて
いる。

【０１５０】表３は、テストシーケンス長（「Ｔｌｅ
ｎ」の見出し）と純粋疑似ランダムＢＩＳＴに追加され
るハードウェア・オーバーヘッドに関して、本発明のｔ
ｅｓｔ−ｐｅｒ−ｃｌｏｃｋ ＢＩＳＴの結果と、類似
のランダム・パターンテスト手法を使用する他のｔｅｓ
ｔ−ｐｅｒ−ｃｌｏｃｋ ＢＩＳＴ法の結果を比較した
ものである。これらの他の方法の詳細な背景情報につい
ては、I. Pomeranz andS, Reddy, 3-Weight Pseudo-Ran
dom Test Generation Based on a Deterministic Test
Set for Combinational and Sequential Circuits(組み
合わせ回路及び順次回路のための決定用テストセットに
基づく３重み疑似ランダム・テスト生成器), IEEE Tran
s. On Computer-Aided Design of Integrated Circuit
and System, Vol. 12:1050-1058, July 1993、M. Bersh
teyn, Calculation of MultipleSets of Weights for W
eighted Random Testing(加重ランダムテストのための
複数重みセットの計算), in Proceedings IEEE Interna
tional Test Conference,pages 1031-1040, 1993、M.
F. AlShaibi and C. R. Kime, Fixed-Biased Pseudoran
dom Built-In Self-Test For Random Pattern Resistan
t Circuits(ランダム・パターン耐性回路のための固定
バイアス疑似ランダム・ビルトイン・セルフテスト), i
n Proceedings IEEE International Test Conference,
pages 929-938, 1994、及びN. Touba and E. McCluske
y, Synthesis of Mapping Logic for Generating Trans
-formed Pseudo-Random Patterns for BIST(BIST用の変
換疑似ランダム・パターンを生成するためのマッピング
論理の合成), in ProceedingsIEEE International Test
Conference, pages 674-682, 1995を参照。

【０１５１】ハードウェア・オーバーヘッドは、フリッ
プフロップＦＦとゲートＧＥについて個別に推定され
る。Bershetyn、Pomeranz et al及びTouba '95のGEは、
Touba'95. M. Bershteyn, Calculation of Multiple Se
ts of Weights for WeightedRandom Testing(加重ラン
ダムテストのための複数重みセットの計算), In Procee
dings IEEE International Test Conference, pages 10
31-1040, 1993、I. Pomeranz and S. Reddy, 3-Weight
Pseudo-Random Test Generation Based on a Determini
stic Test Set for Combinational and Sequential Cir
cuits(組み合わせ回路及び順次回路のための決定用テス
トセットに基づく３重み疑似ランダム・テスト生成器),
IEEE Trans. On Computer-Aided Design of Integrate
d Circuit and System, Vol. 12:1050-1058, July 199
3、N. Touba and E. McCluskey, Synthesis of Mapping
Logic for Generating Trans-formed Pseudo-Random P
atterns for BIST(BIST用の変換疑似ランダム・パター
ンを生成するためのマッピング論理の合成), In Procee
dings IEEE International Test Conference, pages674
-682, 1995に述べられる方法で計算される。

【０１５２】

【表３】 Ｍ． Ｂｅｒｓｈｔｅｙｎでは、従来の加重ランダム・
パターンＢＩＳＴが様々な重みと共に使用される。M. B
ershteyn. Calculation of Multiple Sets ofWeights f
or Weighted Random Testing(加重ランダムテストのた
めの複数重みセットの計算). In Proceedings IEEE Int
ernational Test Conference, pages 1031-1040, 1993
を参照。「WS」のカラムは、重みセット数を示す。フリ
ップフロップ、FF、及びゲートGEは以下のように計算さ
れる。

【０１５３】ＦＦ＝ｌｏｇ_２（重みセット数） ＧＥ（４＋（１．５）ＷＳ）（ＣＵＴ内の入力数） Pomeranzでは、本発明のＢＩＳＴと類似した手法が使用
されている。I. Pomeranz and S. Reddy, 3-Weight Pse
udo-Random Test Generation Based on a Deterministi
c Test Set for Combinational and Sequential Circui
ts(組み合わせ回路及び順次回路のための決定用テスト
セットに基づく３重み疑似ランダム・テスト生成器), I
EEE Trans. On Computer-Aided Design of Integrated
Circuitand System, Vol. 12:1050-1058, July 1993を
参照。Pomeranzが本発明のBISTと異なっている点は、テ
ストキューブの生成方法である。I. Pomeranz and S. R
eddy, 3-Weight Pseudo-Random Test Generation Based
on a Deterministic TestSet for Combinational and
Sequential Circuits(組み合わせ回路及び順次回路のた
めの決定用テストセットに基づく３重み疑似ランダム・
テスト生成器), IEEE Trans. On Computer-Aided Desig
n of Integrated Circuit and System, Vol. 12:1050-1
058, July 1993を参照。

【０１５４】本発明の手法とは対照的に、Pomeranzで
は、固定すべき入力を発見するための手順を適用する前
にすべての検出困難故障のテストキューブが生成され
る。I. Pomeranz and S. Reddy, 3-Weight Pseudo-Rand
om Test Generation Based on aDeterministic Test Se
t for Combinational and Sequential Circuits(組み合
わせ回路及び順次回路のための決定用テストセットに基
づく３重み疑似ランダム・テスト生成器), IEEE Trans.
On Computer-Aided Design of Integrated Circuit an
d System, Vol. 12:1050-1058, July 1993を参照。入力
のサブセットは、３ゲート・モジュールを使用して「拡
張テスト」と呼ばれる決定用ベクトルに固定される。ハ
ードウェア・オーバーヘッドは以下のように計算され
る。

【０１５５】ＦＦ＝ｌｏｇ_２（拡張テスト数） ＧＥ＝（３ゲート・モジュール数）（１＋平均ファンイ
ン） Ｔｏｕｂａ’９５では、新規故障を検出しないランダム
・ベクトルは、ＴＰＧとＣＵＴの入力の間に配置された
マッピング論理によって、検出困難故障の決定用ベクト
ルにマッピングされる。N. Touba and E. McCluskey, S
ynthesis of Mapping Logic for Generating Trans-for
med Pseudo-Random Patterns for BIST(BIST用の変換疑
似ランダム・パターンを生成するためのマッピング論理
の合成),in Proceedings IEEE International Test Con
ference, pages 674-682, 1995を参照。「ＧＥ」のカラ
ムは、マッピング論理のゲート等価を示す。ゲート等価
の推定は、Ｊ．Ｈａｒｔｍａｎｎに基づき、ｎ入力ＮＡ
ＮＤまたはＮＯＲについては０．５ｎＧＥ、ｉｎ入力Ｘ
ＯＲについては２．５（ｎ−１）ＧＥ、及び２−ｔｏ−
１ＭＵＸについては１．５ＧＥを使用して行われる。J.
Hartmann and G.Kemnitz, How to Do Weighted Random
Testing for BIST(BISTのための加重ランダムテストの
実行方法), in Proceedings IEEE International Confe
rence onComputer-Aided Design, pages 568-571, 1993
を参照。マッピング論理は回路のパフォーマンスを著し
く減じる可能性があるので、通常動作時にはMUXを使用
してマッピング論理をバイパスすることが推奨される。
「ＧＥ」のカラムに括弧で示した数字には、これらのＭ
ＵＸのゲート等価が含まれる。M. F. AlShaibi and C.
R. Kime, MFBIST: A BIST Method for Random Pattern
Resistant Circuits(ランダム・パターン耐性回路のた
めのBIST法), In Proceedings IEEE International Tes
t Conference, pages 176-185, 1996を参照。

【０１５６】M.F.AlShaibi’96は、複数のアイドラ・レ
ジスタを使用してランダム・パターンまたは固定値を回
路の入力に適用するM.F.AlShaibi’94の改良版である。
M. F. AlShaibi and C. R. Kime, MFBIST: A BIST Meth
od for Random Pattern Resistant Circuits(ランダム
・パターン耐性回路のためのBIST法), in ProceedingsI
EEE International Test Conference, pages 176-185,
1996、及びM. F. AlShaibi and C. R. Kime, Fixed-Bia
sed Pseudorandom Built-In Self-Test For Random Pat
tern Resistant Circuits(ランダム・パターン耐性回路
のための固定バイアス疑似ランダム・ビルトイン・セル
フテスト), in Proceedings IEEE International Test
Conference, pages 929-938, 1994を参照。

【０１５７】固定すべき各入力にＳＦＮセルが割り当て
られる。２個のフリップフロップからなる各ＳＦＮセル
は、２個のフリップフロップの接続部を再構成すること
により４種類のモードで機能できる。各構成シーケンス
について、メモリ装置に記憶される新規の固定値セット
が対応するＳＮＦセルにロードされる。報告されるハー
ドウェア・オーバーヘッドは、ＳＦＮセル（固定入力
数）分のゲート等価のみを含む。

【０１５８】ＧＥ＝（ＳＦＮcostｘＦ＝７ｘＦ） 他の方法では、複合回路の可能性があるＢＩＳＴコント
ローラのハードウェア・オーバーヘッドはカウントされ
ない。これに対し本発明のＢＩＳＴのＧＥには、入力が
固定されるゲートだけでなく、ＢＩＳＴコントローラを
実装するためのゲートも含まれる。それでもなお、本発
明のＢＩＳＴのＧＥはほとんどの回路よりも小規模であ
る。その主な理由は、本発明の改良型ＡＴＰＧを導入し
たことにあると考えられる。多数のフリップフロップを
必要とするＭ．Ｆ．ＡｌＳｈａｉｂｉに比較して、本発
明のＢＩＳＴではフリップフロップはほとんど必要とさ
れない（最大規模の回路でもわずか５個）。同様に、
Ｍ．Ｆ．ＡｌＳｈａｉｂｉでは複雑な制御方式が必要と
されるのに対し、本発明のＢＩＳＴのアーキテクチャは
ごく単純である。M. F. AlShaibi and C. R. Kime, MFB
IST: A BIST Method for Random Pattern Resistant Ci
rcuits(ランダム・パターン耐性回路のためのBIST法),
In Proceedings IEEE International Test Conference,
pages 176-185, 1996を参照。

【０１５９】一部の回路は、テストシーケンス長が本発
明のＢＩＳＴよりも短い。N. Toubaand E. McCluskey,
Synthesis of Mapping Logic for Generating Trans-fo
rmed Pseudo-Random Patterns for BIST(BIST用の変換
疑似ランダム・パターンを生成するためのマッピング論
理の合成), in Proceedings IEEE International Test
Conference, pages 674-682, 1995、M. F. AlShaibi an
d C.R. Kime, MFBIST:A BIST Method for Random Patte
rn Resistant Circuits (ランダム・パターン耐性回路
のためのBIST法), In Proceedings IEEE International
Test Conference, pages 176-185, 1996を参照。ただ
し、本発明の手法では、生成器ｇｅｎ（Ｃ^ｉ）が適用さ
れる時間Ｔ_ｉは、どの生成器ｇｅｎ（Ｃ^ｉ）（ここで、
ｉ＝０，１，２，…）についても同じである。そのため
本発明のＢＩＳＴでは、全Ｔ_ｉ個のテストパターンが適
用される前に生成器ｇｅｎ（Ｃ^ｉ）がターゲットとする
全故障の検出が完了するが、生成器ｇｅｎ（Ｃ^ｉ）のテ
ストパターンの生成は全Ｔ _ｉ個のテストパターンを生成
し終わるまで続けられる。多数のテストパターンが新規
故障を検出することなく破棄されるので、テストシーケ
ンス長は不必要に長くなる。各生成器がターゲットとす
る全故障の検出完了と同時に各生成器の適用が終了する
ように可変時間を使用するとテストシーケンス長を短縮
できるが、これによりＢＩＳＴコントローラが複雑とな
る。ＢＩＳＴコントローラの実装によるハードウェア・
オーバーヘッドを含めても、本発明のＢＩＳＴのＧＥが
ほとんどの回路のそれよりも小さいのは、１つにはこの
理由による。すべての生成器に同じ時間を使用すること
のもう１つの利点は、固定されていない入力に適用され
るランダム・パターン・シーケンスへの実装されたＢＩ
ＳＴの依存度が低減することである。これにより、ＢＩ
ＳＴコントローラの実装後でも、本発明のＢＩＳＴのラ
ンダム・パターン・シーケンスを生成するために使用さ
れるＬＦＳＲのフィードバック多項式またはシードを変
更することが可能になる。各生成器を適用する時間は２
の累乗（ランダム・パターン・シーケンスが容易な故障
を検出するための時間も２の累乗）であることに注意さ
れたい。これもまた本発明のＢＩＳＴのテストシーケン
ス長を増大させるが、ハードウェア・オーバーヘッドは
減少する。

【０１６０】表４は、本発明のスキャン方式ビルトイン
・セルフテストの結果と他のスキャン方式ビルトイン・
セルフテスト法のそれを比較したものである。N. A. To
ubaand E. J. McCluskey, Altering a Pseudo-Random B
it Sequence for Scan-Based BIST(スキャン方式BISTの
ための疑似ランダム・ビット・シーケンスの改変),In P
roceedings IEEE International Test Conference, pag
es 167-175, 1996、H.-J. Wunderlich and G. Kiefer.
Bit-Flipping BIST(ビットフリップBIST), In Proceedi
ngs VLSI Testing Symposium, pages 337-343, 1996、
及びM. Karkala, N A. Touba, and H.-J. Wunderlich.
Special ATPG to Correlate Test Patterns for Low-Ov
erhead Mixed-Mode BIST(低オーバーヘッド混合モードB
IST用のテストパターンを相関するための専用ATPG), In
proceedings 7γrd Asian TestSymposIum, 1998を参
照。テストシーケンス長とハードウェア・オーバーヘッ
ドの結果を比較した。本発明のＢＩＳＴのハードウェア
・オーバーヘッドは、逐次タイプのスキャン方式ビルト
イン・セルフテスト実装のそれである。

【０１６１】Ｔｏｕｂａ’９６及びKarkala et alで
は、「ＬＦＳＲサイズ」のラベルが付けられたカラム
は、疑似ランダム・シーケンスの生成に使用されるＬＦ
ＳＲの段数を示す。「Ｓｅｑ．ＩＤ Ｒｅｇ．サイズ」
のラベルが付けられたカラムは、ビット固定シーケンス
生成論理の入力の１つを駆動するそのシーケンスＩＤの
レジスタのサイズを示す。N. A. Touba and E. J. McCl
uskey. Altering a Pseudo-Random Bit Sequence for S
can-Based BIST(スキャン方式BISTのための疑似ランダ
ム・ビット・シーケンスの改変), in Proceedings IEEE
International Test Conference, pages 167-175, 199
6、及びM. Karkala, N A. Touba, and H.-J.Wunderlic
h, Special ATPG to Correlate Test Patterns for Low
-Overhead Mixed-Mode BIST(低オーバーヘッド混合モー
ドBIST用のテストパターンを相関するための専用ATPG),
In proceedings 7γrd Asian Test Symposium, 1998を
参照。ビット固定シーケンス生成論理のもう一方の入力
は、本発明のＢＩＳＴの スキャンカウンタ（図７参
照）に対応するＭｏｄ−（ｍ＋１）カウンタによって駆
動される。ビット固定シーケンス生成論理は、本発明の
ＢＩＳＴにおけるオーバーライド信号を生成するデコー
ダに対応する。この論理は、無用な疑似ランダム・シー
ケンスを決定用テストキューブに変換するための制御信
号を生成する。「Ｌｉｔ．カウント」のカラムは、多層
ビット固定シーケンス生成論理のリテラル数を示す。Ｔ
ｏｕｂａ’９６及びKarkala et alで発表された結果
は、すべてのケースで１０，０００個のテストパターン
を適用することによって得られる。N. A. Touba and E.
J. McCluskey, Altering a Pseudo-Random Bit Sequen
ce for Scan-Based BIST(スキャン方式BISTのための疑
似ランダム・ビット・シーケンスの改変), In Proceedi
ngs IEEE International Test Conference, pages 167-
175, 1996、及びM. Karkala, N A. Touba, and H.-J. W
underlich. Special ATPGto Correlate Test Patterns
for Low-Overhead Mixed-Mode BIST(低オーバーヘッド
混合モードBIST用のテストパターンを相関するための専
用ATPG), In proceedings 7γrd Asian Test Symposiu
m, 1998を参照。

【０１６２】

【表４】 Ｈ．−Ｊ．Ｗｕｎｄｅｒｌｉｃｈの「Ｈａｒｄ Ｆａｕ
ｌｔ」のラベルが付けられたカラムは、１０，０００個
の疑似ランダム・パターンを適用した後にも未検出のま
ま残る非冗長故障数を示す。H.-J. Wunderlich and G.
Kiefer. Bit-Flipping BIST(ビットフリップBIST). In
Proceedings VLSI Testing Symposium,pages 337-343,
1996を参照。「Ｐｒｏｄ． Ｔｅｒｍ」のラベルが付け
られたカラムは、ビットフリップ関数を実装するために
必要とされた積項数を示す。これは、本発明のＢＩＳＴ
におけるビット固定シーケンス生成論理とデコーダに対
応する。N. A. Touba and E. J. McCluskey, Altering
a Pseudo-Random Bit Sequence for Scan-Based BIST
(スキャン方式BISTのための疑似ランダム・ビット・シ
ーケンスの改変), In Proceedings IEEE International
Test Conference,pages 167-175, 1996、及びM. Karka
la, N A. Touba, and H.-J. Wunderlich. Special ATPG
to Correlate Test Patterns for Low-Overhead Mixed
-Mode BIST(低オーバーヘッド混合モードBIST用のテス
トパターンを相関するための専用ATPG), In Proceeding
s 7γrd Asian Test Symposium, 1998を参照。ベンチマ
ーク回路のためのビットフリップ関数はいずれも、１
０，０００個のパターンが適用されたときに１００％の
故障適用範囲を達成するように設計されている。いずれ
のケースについても、疑似ランダム・シーケンスは３２
段のＬＦＳＲを使用して生成される。Ｈ．−Ｊ．Ｗｕｎ
ｄｅｒｌｉｃｈでは、１０，０００個のパターンが適用
された後も未検出のまま残る困難な故障についてのみ考
慮していることに注意されたい。H.-J. Wunderlich and
G. Kiefer. Bit-Flipping BIST(ビットフリップBIST).
In Proceedings VLSI Testing Symposium, pages 337-
343, 1996を参照。従って、容易な故障を検出するため
に適用される１０，０００個のパターンを含めると、各
回路に適用される全テストパターンは２０，０００個で
ある。

【０１６３】本発明のＢＩＳＴでは、デコーダを実装す
るために必要とされる積項数及びリテラル数のいずれも
報告されている。もし、本発明のＢＩＳＴで生成される
シーケンスが他のＢＩＳＴで生成されるシーケンスより
も短かかったとしても、本発明のＢＩＳＴの実装に伴う
ハードウェア・オーバーヘッドはｓ１１９６を除くすべ
ての回路で最も低レベルである。(N. A. Touba and E.
3. McCluskey, Altering a Pseudo-Random Bit Sequenc
e for Scan-Based BIST(走査方式BISTのための疑似ラン
ダム・ビット・シーケンスの改変), In Proceedings IE
EE International Test Conference, pages 167-175, 1
996; and M. Karkala, N A. Touba、及びH. -J. Wunder
lich. Special ATPG to Correlate Test Patterns for
Low-Overhead Mixed-Mode BIST(低オーバーヘッド混合
モードBIST用のテストパターンを相関するための専用AT
PG), In proceedings 7γrd Asian Test Symposium, 19
98の場合は10，000パターン、H.-J. Wunderlich and G.
Kiefer. Bit-Flipping BIST(ビットフリップBIST), In
Proceedings VLSI Testing Symposium, pages 337-34
3, 1996の場合は20，000パターン)。

【０１６４】本発明のＢＩＳＴのカウンタに対応するシ
ーケンスＩＤのレジスタのサイズは、すべての回路につ
いて本発明によるＢＩＳＴのカウンタのサイズを上回っ
ている。N. A. Touba and E. J. McCluskey, Altering
a Pseudo-Random Bit Sequence for Scan-Based BIST
(スキャン方式BISTのための疑似ランダム・ビット・シ
ーケンスの改変), In Proceedings IEEE International
Test Conference, pages 167-175, 1996、及びM. Kark
ala, N A. Touba, and H.-J. Wunderlich. Special ATP
G to Correlate Test Patterns for Low-Overhead Mixe
d-Mode BIST(低オーバーヘッド混合モードBIST用のテス
トパターンを相関するための専用ATPG), In proceeding
s 7γrd Asian Test Symposium, 1998を参照。特に、ｃ
７５５２やｃ２６７０のように多数の故障を含む大規模
な回路では、本発明のＢＩＳＴの実装に伴うハードウェ
ア・オーバーヘッドは他のＢＩＳＴのそれよりも大幅に
少ない。

【０１６５】以上好ましい実施の形態及び実施例をあげ
て本発明を説明したが、本発明は必ずしも上記実施の形
態及び実施例に限定されるものではなく、その技術的思
想の範囲内において様々に変形して実施することができ
る。

【０１６６】

【発明の効果】以上説明したように本発明によれば、以
下のような効果が達成される。

【０１６７】３重みＷＲＰＴ ＢＩＳＴ（ｔｅｓｔ−ｐ
ｅｒ−ｃｌｏｃｋ及びスキャン方式）におけるテストシ
ーケンス長及びハードウェア・オーバーヘッドを削減す
る手法について提示する。本発明の３重みＷＲＰＴ Ｂ
ＩＳＴでは、対応するオーバーライド信号が活動化され
たときにランダム・パターン信号をオーバーライドする
ことにより入力が所要の値に固定される。３重みＷＲＰ
Ｔ ＢＩＳＴの実装に伴うハードウェア・オーバーヘッ
ドは、典型的には、生成器数及びオーバーライド信号の
数によって決定される。生成器数とオーバーライド信号
を減少させるため、検出困難故障用の特殊なテストキュ
ーブが生成される、ＰＯＤＥＭを基礎とする改良型ＡＴ
ＰＧが開示される。本発明のＡＴＰＧにおける選択は、
各目標を達成するために必要とされる生成器数及びオー
バーライド信号を推定するコスト関数によって誘導され
る。本発明のＢＩＳＴのアーキテクチャは非常に単純な
ので、ＢＩＳＴを制御する回路を低コストで実装でき
る。さらに、本発明の改良型ＡＴＰＧでは、生成器数だ
けでなくオーバーライド信号数も最小化される。最後
に、本発明の改良型ＡＴＰＧによって生成されたオーバ
ーライド信号は、互換性分析とスキャン回路の順序変更
によりさらに最小化される。合成ベンチマーク回路に関
する実験結果によって、本発明の方法が必要とするハー
ドウェア・オーバーヘッドが非常に少ないことが実証さ
れている。

【０１６８】本発明の方法では、カレント・テストキュ
ーブ・セット内のテストキューブとの競合入力数が最も
少ない適切なテストキューブだけが生成されるので、多
数のテストキューブから適切なテストキューブを選択す
る手順が不要である。通常、この手順は高レベルの時間
複雑性を伴う。さらに、コスト関数の算出に伴う複雑性
は回路ライン数に直線的に現れるので、本発明の改良型
ＡＴＰＧの時間複雑性は単純な組み合わせＡＴＰＧのそ
れとほぼ同じである。従って、本発明のＢＩＳＴ設計法
は大規模な回路にも適用できる。

【０１６９】特殊設計のフリップフロップを必要とする
一部の従来手法とは異なり、本発明の手法では特殊なラ
イブラリ・モジュールは必要とされない。そのため、本
発明の手法はそれをサポートするための特殊なライブラ
リ・モジュールを設計することなく、どんなＡＳＩＣ環
境においても実装できる。本書のために実施された実験
では純粋ランダム・パターン・シーケンスの生成にＬＦ
ＳＲＳが使用されているが、本発明のＢＩＳＴ用のラン
ダム・パターン・シーケンスの生成には、Ｍ．Ｂｅｒｓ
ｈｔｅｙｎなどの従来の加重ランダム・パターン生成器
を含むあらゆるランダム・パターン生成器を使用でき
る。M. Bershteyn. Calculation of Multiple Sets of
Weights for Weighted Random Testing(加重ランダムテ
ストのための複数重みセットの計算). In Proceedings
IEEE International Test Conference, pages 1031-104
0, 1993を参照。さらに、本発明のＢＩＳＴは、テスト
ポイント挿入などの他のテスト容易化設計手法と組み合
わせて使用することも可能である。

【０１７０】回路によっては、単一の内部ラインを所望
の値に設定するために多数の入力が必要な場合がある。
テストポイントの挿入によってこのようなラインを所望
の値に直接設定すれば、オーバーライド信号数も削減さ
れる。

【図面の簡単な説明】

【図１】 テストキューブの例を示す。

【図２】 生成器、及び5入力を有する回路のオーバー
ライド信号を示す。

【図３】 図１、図２に対応するｔｅｓｔ−ｐｅｒ−ｃ
ｌｏｃｋ ＢＩＳＴのための３重みＷＲＰＴ回路の実装
を示す。

【図４】 本発明の改良型ＡＴＰＧ手法を説明するフロ
ーチャートを示す。

【図５】 マージされたオーバーライド信号を有するｔ
ｅｓｔ−ｐｅｒ−ｃｌｏｃｋ ＢＩＳＴ実装を示す。

【図６】 ３重みＷＲＰＴを有する本発明の並列タイプ
スキャン方式ビルトイン・セルフテスト回路の好適な実
施例を示す。

【図７】 ３重みＷＲＰＴを有する本発明の逐次タイプ
スキャン方式ビルトイン・セルフテスト回路の好適な実
施例を示す。

【図８】 トグルを使用した最小項数の最小化を示す。

【図９】 トグルを使用した最小項数の最小化を示す。

【図１０】 トグルを使用した最小項数の最小化を示
す。

【図１１】 トグル・フリップフロップを有する逐次タ
イプスキャン方式ビルトイン・セルフテスト回路を示
す。

【符号の説明】

３．１０ デコーダ ３．２０ カウンタ ３．３０ イネーブル信号 ３．４０ ＣＵＴ ５．１０ デコーダ ５．２０ カウンタ ５．３０ イネーブル信号 ５．４０ ＣＵＴ ６．１０ デコーダ ６．２０ ＬＦＳＲ ６．３０ カウンタ ６．４０ ２入力ＡＮＤゲート ６．６０ スキャン要素 ６．６１ スキャン要素 ６．６２ スキャン要素 ６．６３ スキャン要素 ６．５０ ＣＵＴ ７．１０ ＬＦＳＲ ７．２０ ＯＲゲート ７．３０ ＡＮＤゲート ７．４０ デコーダ ７．５０ カウンタ ７．６０ スキャンカウンタ ７．７０ スキャン回路 ９．１０ トグル・フリップフロップＴＦ_１ ９．２０ トグル・フリップフロップＴＦ_０ ９．３０ デコーダ ９．４０ ＯＲゲート ９．５０ ＡＮＤゲート ９．６０ カウンタ ９．７０ スキャンカウンタ

Claims (35)

【特許請求の範囲】
1. 【請求項１】 検出困難故障用のテストセットを生成す
   るテストセット生成方法であって、下記のステップを備
   える。 （ａ）検出困難故障セットを識別するステップと、 （ｂ）グローバル生成器の機能と、ハードウェア・オー
   バーヘッド及びテストシーケンス長を考慮して前記ハー
   ドウェア・オーバーヘッドが各テストキューブがテスト
   セットに追加された時点で発生するように当てはめる機
   能とを備える自動テストパターン生成器を使用すること
   により、検出困難故障用の前記テストセットを生成する
   ステップ。
2. 【請求項２】 前記ステップｂのテストセットが、下記
   ステップをさらに備えるプロセスによって生成されるこ
   とを特徴とする請求項１に記載のテストセット生成方
   法。 （ｂ）（ｉ）検出困難故障の各々について、コスト関数
   を使用して推定コストを計算し、 （ｂ）（ｉｉ）最小コストの検出困難故障から、それま
   で未選択のターゲット故障を選択し、 （ｂ）（ｉｉｉ）選択されたターゲット故障のテストキ
   ューブを生成し、 （ｂ）（ｉｖ）選択された困難な故障の実質コストと推
   定コストを比較し、 （ｂ）（ｖ）実質コストが推定コストと予定誤差の総計
   を上回る場合は、下記のサブステップのうち適切なステ
   ップを実行し、 検出困難故障セット内に未選択の故障が残っている場合
   は、ステップ（ｂ）（ｉｉ）に戻り、検出困難故障セッ
   トに未選択の故障が残っていない場合は、実質コストが
   最小のテストキューブを選択し、 （ｂ）（ｖｉ）実質コストが推定コストと予定誤差の総
   計を上回る場合は、ステップ（ｂ）（ｉｉｉ）で生成さ
   れたテストキューブを選択されたテストキューブとして
   保持し、 （ｂ）（ｖｉｉ）選択されたテストキューブによって検
   出されたすべての故障をマークし、 （ｂ）（ｖｉｉｉ）選択されたテストキューブをカレン
   ト・テストセットに追加し、カレント生成器を更新す
   る。
3. 【請求項３】 前記コスト関数が、可制御性コスト、可
   観測性コスト、及びテスト生成コストを備えることを特
   徴とする請求項２に記載のテストセット生成方法。
4. 【請求項４】 ステップ（ｂ）（ｉｉｉ）において、テ
   ストキューブの特定入力数がビット・ストリッピングに
   よって最小化されることを特徴とする請求項２に記載の
   テストセット生成方法。
5. 【請求項５】 下記の数式に基づいて入力の前記可制御
   性コストが計算されることを特徴とする請求項３に記載
   のテストセット生成方法。 【数１】 ここで、ｖは２値データ「０」または「１」、Ｘはドン
   トケア入力、 Ｃｖ（ｐ_ｋ）は入力ｐ_ｋのコスト、 ｇ_ｋはカレント生成器への入力、 及びｇｇ_ｋはグローバル生成器への入力であり、 各入力の可制御性コストは、２値データｖにラインを設
   定することにより生じる入力競合とオーバーライド信号
   の数の推定に使用される。
6. 【請求項６】 回路内の内部回路ラインｌの前記可制御
   性コストは下記数式に基づいて計算されることを特徴と
   する請求項３に記載のテストセット生成方法。 【数２】 ここで、ｌ_ａ及びｌはそれぞれ、制御値ｃ及び反転ｉを
   有するゲートの入力及び出力。
7. 【請求項７】 前記テスト生成コストが、あるライン上
   の特定の故障を活動化するためのコストと、その故障を
   ライン上に伝播するためのコストの合計からなることを
   特徴とする請求項３に記載のテストセット生成方法。
8. 【請求項８】 検出困難故障からなる故障リストに関し
   てテストセットを生成するテストセット生成方法におい
   て、下記ステップを備えることを特徴とする。 （ａ）添え字ｉ←０及びグローバル生成器ｇｌｏｂ＿ｇ
   ｅｎ←｛Ｎ，Ｎ，…，Ｎ）を初期化する。 （ｂ）カレント・テストキューブ・セットＣ^ｉ←φを初
   期化する。 （ｃ）故障リスト内のすべての故障のマークを解除す
   る。 （ｄ）カレント生成器ｇｅｎ（Ｃ^ｉ）＝｛Ｘ，Ｘ，…，
   Ｘ｝及びｊ←０を初期化する。 （ｅ）故障リストに故障がなくなったら、加重ランダム
   パターンテスト生成ステップ（ｍ）に進む。 （ｆ）自動テストパターン生成器を使用してテストキュ
   ーブｃ^ｊを生成する。 （ｇ）テストキューブｃ^ｊをカレント・テストキューブ
   ・セットＣ^ｊ←Ｃ^ｊ∪ｃ^ｊに追加する。 （ｈ）テストキューブｃ^ｊによって検出された故障をマ
   ークする。 （ｉ）ｊ←ｊ＋１を設定する。 （ｋ）カレント・テストキューブ・セットＣ^ｉ内のいず
   れかのテストキューブの競合入力数が正の整数Ｍを上回
   る場合には、Ｃ^ｉ←Ｃ^ｉ−ｃ^ｊ，ｉ←ｉ＋１となり、グ
   ローバル生成器を更新し、ステップ（ｂ）に進む。 （ｌ）カレント・テストキューブ・セットＣ^ｉ内のいず
   れかのテストキューブの競合入力数が正の整数Ｍを上回
   らない場合には、生成器ｇｅｎ（Ｃ^ｉ）を更新し、ステ
   ップ（ｅ）に進む。 （ｍ）生成器ｇｅｎ（Ｃ^ｉ）に応じて、入力を固定する
   かもしくは純粋なランダム・パターンを入力に適用する
   ことにより、３重みランダム・パターンテスト用パター
   ンを生成する。及び、 （ｎ）故障シミュレーションを実行して、生成された３
   重みランダムパターンテスト用パターンによって検出さ
   れた故障を除去する。
9. 【請求項９】 （ｏ）互換のオーバーライド信号をマー
   ジするステップを備えることを特徴とする請求項８に記
   載のテストセット生成方法。
10. 【請求項１０】 前記ステップ（ｆ）の前記テストキュ
    ーブの生成が、下記ステップを備えるプロセスによって
    実行されることを特徴とする請求項８に記載のテストセ
    ット生成方法。 （ｆ）（ｉ）検出困難故障の各々について、コスト関数
    を使用して推定コストを計算する。 （ｆ）（ｉｉ）最小コストの検出困難故障から、それま
    で未選択のターゲット故障を選択する。 （ｆ）（ｉｉｉ）選択されたターゲット故障のテストキ
    ューブを生成する。 （ｆ）（ｉｖ）選択された困難な故障の実質コストと推
    定コストを比較する。 （ｆ）（ｖ）実質コストが推定コストと予定誤差の総計
    を上回る場合は、下記のサブステップのうち適切な方を
    実行する。 （１）検出困難故障セット内に未選択の故障が残ってい
    る場合は、ステップ（ｆ）（ｉｉ）に戻る。または （２）検出困難故障セットに未選択の故障が残っていな
    い場合は、実質コストが最小のテストキューブを選択す
    る。 （ｆ）（ｖｉ）実質コストが推定コストと予定誤差の総
    計を上回らない場合は、ステップ（ｆ）（ｉｉ）で生成
    されたテストキューブを選択されたテストキューブとし
    て保持する。 （ｆ）（ｖｉｉ）選択されたテストキューブによって検
    出されたすべての故障をマークする。 （ｆ）（ｖｉｉｉ）選択されたテストキューブをカレン
    ト・テストセットに追加し、カレント生成器を更新す
    る。
11. 【請求項１１】 信号をゲートへの供給前にさらに反転
    することにより、逆互換の入力がマージされることを特
    徴とする請求項１０に記載のテストセット生成方法。
12. 【請求項１２】 入力の可制御性コストが下記数式に基
    づいて計算されることを特徴とする請求項１０に記載の
    テストセット生成方法。 【数３】 ここで、ｖは２値データ「０」または「１」、 Ｘはドントケア入力、 Ｃｖ（ｐｋ）は入力ｐｋのコスト、 ｇｋはカレント生成器への入力、及びｇｇｋはグローバ
    ル生成器への入力であって、 各入力の可制御性コストは、２値データｖにラインを設
    定することにより生じる入力競合とオーバーライド信号
    の数を推定するために使用される。
13. 【請求項１３】 回路内の内部回路ラインｌの可制御性
    コストが下記数式に基づいて計算されることを特徴とす
    る請求項１０に記載のテストセット生成方法。 【数４】 ここで、ｌ_ａ及びｌはそれぞれ、制御値ｃ及び反転ｉを
    有するゲートの入力及び出力である。
14. 【請求項１４】 テスト生成コストはあるライン上の特
    定の故障を活動化するためのコストと、その故障をライ
    ン上に伝播するためのコストの合計であることを特徴と
    する請求項１０に記載のテストセット生成方法。
15. 【請求項１５】 並列型スキャン方式ビルトイン・セル
    フテスト回路において、 入力を備えるテスト中の回路と、 各スキャン・フリップフロップの各々は少なくとも同期
    リセット（Ｒ）ピンまたは同期プリセット（Ｓ）ピンを
    有する、入力に接続されるスキャン・フリップフロップ
    ・セットと、 スキャン・フリップフロップ・セットに入力を供給する
    ランダム・ベクトルをロードするための線形フィードバ
    ックシフトレジスタと、 グローバル生成器の機能を備え、前記スキャン・フリッ
    プフロップ内のＲ及びＳピンを制御するデコーダ出力を
    供給するデコーダと、 前記デコーダ出力の状態を決定する前記デコーダに入力
    を供給するカウンタと、 前記デコーダ用のイネーブル信号の入力手段を備え、 前記デコーダはＲ及びＳピンへの入力を制御することに
    よりＲ及びＳピンにオーバーライド信号を供給し、前記
    オーバーライド信号は困難な故障用テストパターンの生
    成器内のテストに基づいてランダム・ベクトルをオーバ
    ーライドし、前記テストは自動テストパターン生成器に
    よって生成されることを特徴とするスキャン方式ビルト
    イン・セルフテスト回路。
16. 【請求項１６】 前記イネーブル信号は、オーバーライ
    ド・イネーブル入力信号及び最終スキャン入力信号に対
    してＡＮＤ演算を実行するＡＮＤゲートによって供給さ
    れることを特徴とする請求項１５に記載のスキャン方式
    ビルトイン・セルフテスト回路。
17. 【請求項１７】 「１」の入力をオーバーライド・イネ
    ーブル入力信号に供給することにより、ランダム・パタ
    ーンがオーバーライドされ、ビルトインセルフテストが
    有効化されることを特徴とする請求項１６に記載のスキ
    ャン方式ビルトイン・セルフテスト回路。
18. 【請求項１８】 最終スキャン入力信号は、各スキャン
    ・シフト操作の最終サイクルでのみ１に設定されること
    を特徴とする請求項１６に記載のスキャン方式ビルトイ
    ン・セルフテスト回路。
19. 【請求項１９】 前記カウンタは、初期に「０」に設定
    され、所定数（Ｔ）のランダム・パターンが入力されて
    いる間は「０」に維持し、前記ランダム・パターンはデ
    コーダによって供給される生成器に基づいて変更され、
    前記カウンタはさらに、増分されて新規の生成器により
    Ｔ個のランダム・パターンが適用されるようにし、前記
    増分はデコーダによってすべての生成器が適用されるま
    で反復されることを特徴とする請求項１５に記載のスキ
    ャン方式ビルトイン・セルフテスト回路。
20. 【請求項２０】 マージ可能な互換のオーバーライド信
    号が、デコーダの同じ出力信号によって駆動され、それ
    によりデコーダ出力数が低減されることを特徴とする請
    求項１５に記載のスキャン方式ビルトイン・セルフテス
    ト回路。
21. 【請求項２１】 逆互換のオーバーライド信号が、デコ
    ーダ出力によって直接駆動され、インバータを通過後に
    も同じデコーダ出力によって駆動されることを特徴とす
    る請求項１５に記載のスキャン方式ビルトイン・セルフ
    テスト回路。
22. 【請求項２２】 グローバル生成器によってスキャン入
    力に「１」が割り当てられた場合は、対応するスキャン
    ・フリップフロップがＳピンを有することを特徴とする
    請求項１５に記載のスキャン方式ビルトイン・セルフテ
    スト回路。
23. 【請求項２３】 グローバル生成器によってスキャン入
    力に「０」が割り当てられた場合は、対応するスキャン
    ・フリップフロップがＲピンを有することを特徴とする
    請求項１５に記載のスキャン方式ビルトイン・セルフテ
    スト回路。
24. 【請求項２４】 グローバル生成器によってスキャン入
    力に「０」及び「１」が割り当てられた場合は、対応す
    るスキャン・フリップフロップがＲピンとＳピンの両方
    を有することを特徴とする請求項１５に記載のスキャン
    方式ビルトイン・セルフテスト回路。
25. 【請求項２５】 前記スキャン・フリップフロップがす
    でにハイ・アクティブＳピンを有し、グローバル生成器
    内の対応するスキャン入力に「１」が割り当てられた場
    合は、Ｓピンと通常存在する信号の間に２入力ＯＲゲー
    トが挿入されることを特徴とする請求項１５に記載のス
    キャン方式ビルトイン・セルフテスト回路。
26. 【請求項２６】 前記スキャン・フリップフロップがす
    でにハイ・アクティブＲピンを有し、グローバル生成器
    内の対応するスキャン入力に０が割り当てられた場合
    は、Ｓピンと通常存在する信号の間に２入力ＯＲゲート
    が挿入されることを特徴とする請求項１５に記載のスキ
    ャン方式ビルトイン・セルフテスト回路。
27. 【請求項２７】 前記スキャン・フリップフロップがす
    でにロー・アクティブＳピンを有し、グローバル生成器
    内の対応するスキャン入力に「１」が割り当てられた場
    合は、Ｓピンと通常存在する信号の間に２入力ＡＮＤゲ
    ートが挿入されることを特徴とする請求項１５に記載の
    スキャン方式ビルトイン・セルフテスト回路。
28. 【請求項２８】 前記スキャン・フリップフロップがす
    でにロー・アクティブＲピンを有し、グローバル生成器
    内の対応するスキャン入力に「０」が割り当てられた場
    合は、Ｓピンと通常存在する信号の間に２入力ＡＮＤゲ
    ートが挿入されることを特徴とする請求項１５に記載の
    スキャン方式ビルトイン・セルフテスト回路。
29. 【請求項２９】 逐次タイプのスキャン方式ビルトイン
    ・セルフテスト回路において、 入力を備えるテスト中の回路と、 入力に接続されるスキャン・フリップフロップ・セット
    と、 スキャン・フリップフロップ・セットに入力を供給する
    ランダム・ベクトルをロードするための線形フィードバ
    ックシフトレジスタと前記線形フィードバックシフトレ
    ジスタとスキャン・フリップフロップ・セットの間に挿
    入されるＡＮＤゲート及びＯＲゲートと、 ２個のデコーダ出力信号Ｄ_０及びＤ_１をＡＮＤゲート及
    びＯＲゲートに供給するデコーダと、 前記デコーダに入力を供給する生成器を選択する生成器
    カウンタと、 前記デコーダに入力を供給するスキャン・カウンタと、 前記デコーダ用のイネーブル信号の入力手段を備え、 前記デコーダ出力の状態は、前記生成器カウンタ入力及
    び前記スキャン・カウンタ入力の両方によって決定さ
    れ、 前記デコーダは、オーバーライド信号を供給し、前記オ
    ーバーライド信号は困難な故障のテストパターン用の生
    成器のテストに基づいてランダム・ベクトルをオーバー
    ライドし、前記テストは自動テストパターン生成器によ
    って生成されることを特徴とするスキャン方式ビルトイ
    ン・セルフテスト回路。
30. 【請求項３０】 前記デコーダの領域オーバーヘッド
    は、前記デコーダの２つの出力と前記ＡＮＤゲート及び
    前記ＯＲゲートへの入力の間に、トグル・フリップフロ
    ップを挿入することによって低減されることを特徴とす
    る請求項２９に記載のスキャン方式ビルトイン・セルフ
    テスト回路。
31. 【請求項３１】 前記生成器内の競合入力に対応するラ
    ンダム・ベクトルからの入力はオーバーライドされない
    ことを特徴とする請求項２９に記載のスキャン方式ビル
    トイン・セルフテスト回路。
32. 【請求項３２】 前記スキャン・カウンタが、１回のス
    キャン・クロックのポジティブ・エッジごとに１増分
    し、スキャン入力用の新規値は、すべてのピンに対応す
    る入力がスキャンで取り込まれるまで逐次スキャンさ
    れ、 このとき、生成器内の値が「１」の場合、対応するピン
    内のスキャン入力として、ランダム・ベクトルによって
    供給される値の代わりに「１」がスキャンによって取り
    込まれ、 生成器内の値が「０」の場合、対応するピン内のスキャ
    ン入力として、ランダム・ベクトルによって供給される
    値の代わりに「０」がスキャンによって取り込まれ、 生成器内の値がドントケアまたは競合値の場合は、ラン
    ダム・ベクトル内の値がスキャンによって取り込まれる
    ことを特徴とする請求項２９に記載のスキャン方式ビル
    トイン・セルフテスト回路。
33. 【請求項３３】 スキャンの順序は遺伝的アルゴリズム
    を使用して決定され、その際には、スキャン回路内のス
    キャン要素の順列が遺伝子コードとして使用され、遺伝
    的アルゴリズムを使用して最小項が最小数となるように
    スキャン要素の順序が決定されることを特徴とする請求
    項３０に記載のスキャン方式ビルトイン・セルフテスト
    回路。
34. 【請求項３４】 互換のオーバーライド信号は、遺伝的
    アルゴリズムを適用する前にマージされることを特徴と
    する請求項３３に記載のスキャン方式ビルトイン・セル
    フテスト回路。
35. 【請求項３５】 互換のスキャン・グループ内のスキャ
    ン入力は、ルーティングまたはロード容量を満たすよう
    に並び替えられることを特徴とする請求項３４に記載の
    スキャン方式ビルトイン・セルフテスト回路。