JP2002230063A - 割込み構造局所化の装置および方法およびプログラム - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】構造的なシステムレベルの仕様に含まれる割込
み構造を局所化する装置及び方法を提供する。 【解決手段】割込み可能箇所の特定部２２は、システム
仕様に対し、内部構造を探索し、割込み可能箇所（ｗａ
ｉｔ／ｍａｉｔｆｏｒ）を含む箇所を特定する。仕様分
割部２４は、割込み可能箇所において仕様を分割する、
割込み構造局所化部２６は、割込み定義階層の下層の内
部構造を参照し、実質的に割込みがかかる箇所まで階層
構造を渡って局部集中させる。つまり、割込みがかかる
箇所を割込みが有効な箇囲を限定した別の構造に変換す
る。逐次割込み構造局所化部２８は、下層構造が逐次構
造（ＦＳＭ）である場合に局所化する。並列割込み構造
局所化部３０は、下層構造が並列（ｐａｒ）構造である
場合に局所化を行う。どちらもルールを適用して行う。 【効果】階層構造にまたがって割込みが掛からないよう
な仕様構造を得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、計算機や電子機器
等のハードウエア、ソフトウエア、及びその組み合わせ
を含むシステムの設計支援に関する。

【０００２】

【従来の技術】近年、ハードウエアとソフトウエアとを
区別しない、システムレベルでの仕様記述のための言語
が開発され、これによりシステムレベルでの仕様から具
体的なソフトウェアまたはハードウェアに分割された仕
様へ、同一の仕様の書式に基づいて一貫して仕様記述を
行う環境が整いつつある。このような仕様記述のための
言語の登場に伴い、新たな設計方法論も幾つか提唱され
ている。

【０００３】また、システム設計の上流段階において、
システム仕様を確かめながらの設計環境を提供するラピ
ッドプロトタイピングツール（ＲａｐｉｄやＢｅｔｔｅ
ｒＳｔａｔｅ）が知られている。Ｒａｐｉｄの参考文
献：“Rapid-plus, White Paper”,http://www.e-sim.c
om/pdf/whtpaper.pdf）。

【０００４】これらラピッドプロトタイピングツール
は、階層的な状態遷移図を利用してシステム分析と設計
をシームレスに、かつ迅速に行えることを特徴としてお
り、仕様の実装方法が明らかでないシステムレベルでの
仕様設計の観点からすると割込み実行、逐次実行、並列
実行を階層的に組み合わせることで効率的な設計が行え
たり、他の上流のシステム分析工程における成果物を少
ない労力で当該システムレベルの仕様記述に変換、流用
できる利点がある。

【０００５】しかしその反面、設計された仕様の実装に
伴う詳細化に弱点がある。例えば、ソフトウエアであれ
ばＣ言語等のプログラミング言語による実装、ハードウ
エアであればＨＤＬ(Hardware Description Language)
等のハードウエア記述言語による実装において、これら
実装言語が直接的には包含しない並列や割込み等の概念
を当該実装言語向けに翻訳する必要が生じ、必ずしも効
率的ではないという欠点がある。この問題は、階層的な
組合せによりシステム仕様がもとより複雑である場合に
顕著になる。

【０００６】

【発明が解決しようとする課題】本発明は、システムベ
ルの仕様を元に、下流の設計段階において実装可能な詳
細度の仕様を効率的に得ることを目的とする。具体的に
は、システム記述言語に沿って作成されたシステムレベ
ルの仕様を詳細化する際に好適であって、構造的なシス
テムレベルの仕様に含まれる割込み構造を局所化する装
置及び方法を提供することである。

【０００７】

【課題を解決するための手段】システム記述言語に沿っ
て作成された仕様において、割込みを定義する階層が、
上位階層に位置し実際に割込みが掛かる箇所と構造的に
掛け離れている（はるかに隔たる）ことが、割込みの効
率的な実装を困難にする点に着目する。

【０００８】本発明の割込み構造局所化装置及び方法
は、システムレベルの仕様において実質的に割込みが掛
かる箇所（ポイント）を特定し、割込みが掛かる箇所に
階層構造に渡って局所化する（局部集中させる）ことに
より、階層構造にまたがって割込みが掛からないような
仕様構造を得る。

【０００９】具体的には、本発明は次のように構成され
ている。

【００１０】本発明の請求項１に係る割込み構造局所化
装置は、システムの仕様の構造を記録する仕様構造記録
手段と、前記仕様の内容を保持しつつ前記構造のうち割
込みの構造を局所化する割込み構造局所化手段と、を具
備することを特徴とする割込み構造局所化装置である。

【００１１】システム仕様は、具体的には計算機で実行
されるソフトウエアの仕様、半導体を組み合わせたハー
ドウエアの仕様、ソフトウエアとハードウエアを組み合
わせた組み込みシステムの仕様、およびワークフローな
どビジネスプロセスの仕様等を含む。

【００１２】本発明の請求項８に係るシステム設計支援
装置は、システムレベルの計算の仕様および通信の仕様
からなる仕様モデルを作成するための仕様モデル記述手
段と、前記仕様モデル記述手段により作成された仕様記
述モデルの部分構造を分割して所定のアーキテクチャの
部分要素に分配し、アーキテクチャモデルを作成するた
めのアーキテクチャ探索手段と、前記アーキテクチャ上
の仕様要素間の通信手順を合成し、コミュニケーション
モデルを作成するためのコミュニケーション合成手段
と、前記仕様モデル記述手段により作成された仕様モデ
ル、前記アーキテクチャ探索手段により作成されたアー
キテクチャモデル、前記コミュニケーション合成手段に
より作成されたコミュニケーションモデルを相互に関連
付け、これをシステム仕様として記録するシステム仕様
記録手段と、前記システム仕様記録手段に記録されてい
るシステム仕様からハードウエア仕様を生成するハード
ウエア仕様生成手段と、前記システム仕様記録手段に記
録されているシステム仕様からソフトウエア仕様を生成
するソフトウエア仕様生成手段と、前記システム仕様に
含まれる仕様の内容を保持しつつ該仕様の構造のうち割
込みの構造を局所化する割込み構造局所化手段と、を具
備するシステム設計支援装置である。

【００１３】本発明の請求項１２に係る割込み構造局所
方法は、システムの仕様の構造を記録する記録ステップ
と、前記仕様構造に基づいて割込み可能な箇所を特定す
る特定ステップと、前記特定された割込み可能箇所を境
に前記仕様を構造的に分割する分割ステップと、仕様の
内容を保持しつつ前記仕様構造のうち割込みの構造を局
所化する局所化ステップと、を具備する割込み構造局所
化方法である。

【００１４】本発明の請求項１８に係るプログラムは、
システムの仕様の構造を記録する記録ステップと、前記
仕様構造に基づいて割込み可能な箇所を特定する特定ス
テップと、前記特定された割込み可能箇所を境に前記仕
様を構造的に分割する分割ステップと、仕様の内容を保
持しつつ前記仕様構造のうち割込みの構造を局所化する
局所化ステップと、をコンピュータに実行させるための
プログラムである。

【００１５】本発明の請求項１９に係るプログラムは、
システムレベルの計算の仕様および通信の仕様からなる
仕様モデルを作成する作成ステップと、前記作成された
仕様記述モデルの部分構造を分割して所定のアーキテク
チャの部分要素に分配し、アーキテクチャモデルを作成
するステップと、前記アーキテクチャ上の仕様要素間の
通信手順を合成し、コミュニケーションモデルを作成す
るステップと、前記作成された仕様モデル、アーキテク
チャモデル、コミュニケーションモデルを相互に関連付
け、これをシステム仕様として記録する記録ステップ
と、前記システム仕様からハードウエア仕様を生成する
ステップと、前記システム仕様からソフトウエア仕様を
生成するステップと、前記仕様記述モデルの部分構造へ
の分割前に実行される割込み構造局所化ステップであっ
て、前記仕様構造に基づいて割込み可能な箇所を特定す
る特定ステップと、前記特定された割込み可能箇所を境
に前記仕様を構造的に分割する分割ステップと、仕様の
内容を保持しつつ前記仕様構造のうち割込みの構造を局
所化する局所化ステップと、により構成される割込み構
造局所化ステップと、をコンピュータに実行させるため
のプログラムである。

【００１６】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施形態を説明する。

【００１７】図１は、本発明の一実施形態に係る割込み
構造局所化装置が適用されたシステム設計支援装置の全
体構成を示すブロック図である。

【００１８】図１に示すシステム設計支援装置１は、仕
様モデル記述部２、システム仕様記録部３、アーキテク
チャ探索部４、コミュニケーション合成部６、ハードウ
ェア仕様生成部８、部品再利用部１０、およびソフトウ
ェア仕様生成部１２から構成されている。

【００１９】本実施形態のシステム設計支援装置１は、
計算機で実行されるソフトウエアの仕様、半導体素子等
を組み合わせたハードウエアの仕様、ソフトウエアとハ
ードウエアとを組み合わせた組み込みシステムの仕様、
ワークフロー等のビジネスプロセスの仕様などについて
の、システムレベルでの仕様を扱う。

【００２０】このようなシステムレベルでの仕様におけ
る計算の仕様および通信の仕様からなる仕様モデルを設
計するための仕様モデル記述部２は、設計者による仕様
記述を支援する部分である。予め定められた仕様記述形
式に従って、計算内容の仕様、通信内容の仕様を設計者
が記述した結果、仕様記述モデルが生成される。この仕
様記述モデルは、後述する仕様構造を含んでいる。仕様
記述形式の例としては、構造化プログラミング言語に代
表される構造化テキスト形式、グラフを利用する構造図
形式、テーブルを利用する表形式などがある。

【００２１】アーキテクチャ探索部４は、与えられた仕
様記述モデルを元に、アーキテクチャ（ハードウェアと
ソフトウエア実行環境の構成）に対し、仕様の内容を保
存したまま仕様記述モデルの部分構造を分割してアーキ
テクチャ要素に分配する。具体的な実施形態では、仕様
モデル記述部２で設計された計算内容の仕様や通信内容
の仕様を構成する部品（仕様記述モデルの構成要素）を
アーキテクチャ要素に割り当てる（アーキテクチャモデ
ル作成）。

【００２２】コミュニケーション合成部６は、アーキテ
クチャ上の仕様要素間の通信手順を合成する。具体的に
は、アーキテクチャ探索部４で分配された通信仕様要素
間に対して通信手順（プロトコル）を挿入し、通信内容
の仕様が挿入された通信手順と整合性を保つためのプロ
トコル変換（通信手順の組替え）を行う（コミュニケー
ションモデル作成）。

【００２３】システム仕様記録部３は、仕様モデル記述
部２により作成された仕様モデル、アーキテクチャ探索
部４により作成されたアーキテクチャモデル、コミュニ
ケーション合成部６により作成されたコミュニケーショ
ンモデルを相互に関連付け、これをシステム仕様として
記録する。

【００２４】ハードウエア仕様生成部８は、システム仕
様記録部３に記録されているシステム仕様からハードウ
エア仕様を生成する。一方、ソフトウエア仕様生成部１
２は、システム仕様記録部３に記録されているシステム
仕様からソフトウエア仕様を生成する。

【００２５】部品化再利用部１０は、システム仕様記録
部３に記録されているシステム仕様を部品化し、これを
仕様モデル記述部２、アーキテクチャ探索部４、および
コミュニケーション合成部６のそれぞれの設計における
再利用に供する。

【００２６】本実施形態の割込み構造局所化装置は、ア
ーキテクチャ探索部４における仕様分割を容易化するよ
うに、あらかじめ割込みの構造を局所化しておく装置と
して、システム設計支援装置１に組み込まれている。

【００２７】図２は、割込み構造局所化装置の概略構成
を示すブロック図である。同図に示すように割込み構造
局所化装置２０は、割込み可能箇所の特定部２２、仕様
分割部２４、および割込み構造局所化部２６により構成
されている。割込み構造局所化部２６は、逐次割込み構
造局所化部２８と、並列割込み構造局所化部３０とによ
り構成されている。また、並列割込み構造局所化部３０
は、並列割込み展開部３２と、並列割込み分離部３３と
を有する。

【００２８】本実施形態のシステム設計支援装置１は、
少なくとも、「逐次実行」、「繰り返し」、「割込み終
了」、「割込み一次停止」、「並列実行」の仕様を記述
するための記述要素を具備しており、これらの記述要素
を階層的に組み合わせることによってシステム全体の仕
様を記述することができる。

【００２９】システム仕様記述方式には、図形的に仕様
を記述するステートチャート（ＳｔａｔｅＣｈａｒｔ）
や、構造的な言語として文字により仕様を表現するＳｐ
ｅｃＣ(Specification description language based on
C)言語等がある。ＳｐｅｃＣについては、例えば"Spec
C: Specification Language and Methodology", Daniel
D.Gajski, Kluwer Academic Publishers, Dordrecht,
ISBN0-7923-7822-9に詳しい。以下、本実施形態ではシス
テム仕様記述方式として、ＳｐｅｃＣ言語の記述形式に
沿った説明を行うが、本発明はＳｐｅｃＣ言語に限定さ
れない。

【００３０】＜仕様の構造＞当該実施形態において、仕
様は、複数の「ビヘイビア」と呼ぶ基本単位で構成され
るものとする。ビヘイビアは、階層構造を持つことがで
きる。すなわち、ひとつのビヘイビアは、複数の他のビ
ヘイビアを下階層として持つことができる。ビヘイビア
は、ソフトウエアの仕様の場合は、関数やクラスに相当
し、ハードウエアの場合は、ＬＳＩブロックに相当し、
ビジネスプロセスの場合は、ジョブやタスクに相当す
る。

【００３１】「仕様の構造」とは、ビヘイビアで構成さ
れる仕様の構造を規定し、ビヘイビアの実行の順番に関
する階層構造と、ビヘイビア間でのデータの通信路に関
する階層構造とによって構成される。実行の順番に関す
る構造と通信路に関する構造は、階層としては同じ構造
を持つ。すなわち、ビヘイビアＡが実行の順番に関して
ビヘイビアＢの上位階層にあるならば、ビヘイビアＡは
通信路に関してもビヘイビアＢの上位階層である。

【００３２】仕様の構造により、アーキテクチャに対す
る仕様分割の方法も定義できる。例えば、組み込みシス
テムならば、ハードウエアとソフトウエアのそれぞれに
対応する部分に、仕様がどのように分割されるかを、仕
様として構造化して記述する。

【００３３】＜仕様の書式＞仕様の構造のうち、実行の
順番に関係する構造は、少なくとも「逐次実行および繰
返し実行」（ｆｓｍ）、「並列実行」（ｐａｒ）、「同
期実行」（ｆｏｒｋ，ｊｏｉｎ，ｓｔａｒｔ，ｅｎ
ｄ）、「割込み実行」（ｔｒｙ，ｔｒａｐ，ｉｔｒｐ）
という４分類の文法的要素を用いた階層構造として表現
される。ｆｓｍは有限状態機械（finite state machin
e）の略である。

【００３４】例えば、ｆｓｍ｛ａ，ｂ｝は、“ａを実行
し終了の後にｂを実行する”という仕様を表現し、ｐａ
ｒ｛ａ，ｂ｝は、“ａとｂを並列に実行する”という仕
様を表現し、階層的な仕様である、ｆｓｍ｛ａ，ｐａｒ
｛ｂ，ｃ｝，ｄ｝は、“ａを実行した後にｂ，ｃを並列
に実行し、そしてｂ，ｃが両方終了したらｄを実行す
る”という仕様を表現している。

【００３５】また、「割込み実行」に関する仕様であ
る、ｔｒｙ｛ａ｝ｔｒａｐ（ｅ）｛ｂ｝は、“最初にａ
を実行する。ａの実行中にイベントｅが発生したら、ａ
の実行を強制終了し、ｂの実行を開始する”という仕様
を示す。

【００３６】「逐次実行および繰り返し実行」、「並列
実行」、「同期実行」、「割込み実行」は、ソフトウエ
ア、ハードウエア、そしてビジネスプロセスの仕様を記
述するために用いられる実行制御方法規定のための手段
として必要最小限の要素であり、これらを階層的に組み
合わせることにより、いわゆるシステムの仕様を記述す
る。

【００３７】一方、通信路に関する構造は、ビヘイビア
間のデータのやりとりを規定する。ここでは、変数およ
びチャネルと呼ばれる部品により、通信路が実現される
ものとする。変数やチャネルは仕様の階層関係の上位階
層のビヘイビアの直属の部品として定義され、これと下
位階層のビヘイビアとがポートと呼ばれる接続口を介し
て接続することにより、下位階層同士のビヘイビアが通
信路を介して互いに通信することを可能にしている。

【００３８】通信路は、ソフトウエアの場合は変数や通
信用の関数に相当し、ハードウエアの場合はＬＳＩを結
ぶ結線に相当する。ポートは、通信のための入出力口で
あり、ソフトウエアの場合は引数に相当し、ハードウエ
アの場合は部品同士を結線で結ぶための端子に相当す
る。チャンネルは、データを送受信するために特別に用
意されたコマンドを受け付ける部品である。例えば、
“ｐｕｔ（データ）”，“ｇｅｔ（）”といったコマン
ドが考えられる。変数は、書き込み“ｗｒｉｔｅ（デー
タ）”コマンドと読み込み“ｒｅａｄ（）”コマンドと
を備えたチャンネルの一種であるとみなすことができ
る。

【００３９】ＳｐｅｃＣ言語の、簡便な文法要素および
規則を説明する。 ・システム記述：＝“ビヘイビア記述”の集合 ・ビヘイビア記述：＝｛通信要素，…，処理内容｝ ここで、通信要素：＝変数，チャネル 処理内容：＝ビヘイビア（ポート，…），実行手順記述 実行手順記述：＝fsm｛…｝，par｛…｝，try｛…｝tra
p（ｅ）｛…｝itrp（ｅ）｛…｝ ビヘイビア記述例｛ｉ，ｊ，ｋ，ｆｓｍ｛Ａ（ｉ），Ｂ
（ｉ，ｊ），Ｃ（ｋ）｝において、ｉ，ｊ，ｋはローカ
ル変数であり、Ａ，Ｂ，Ｃは下位階層のビヘイビアで、
それぞれポートを持ち、ポートがローカル変数と接続し
ていることを示している。 ・ｐａｒ｛Ａ，Ｂ，Ｃ｝ この処理内容例は、Ａ，Ｂ，Ｃを並列実行するものであ
る。 ・ｆｓｍ｛｛１，Ａ，goto（２）｝， ｛２，Ｂ，flg==３：goto（１），flg==１：goto（２）｝， ｝ ここで、ｆｓｍの各要素は、｛ラベル，処理内容，｛条
件：条件成立時の遷移｝，…｝、あるいは、｛ラベル，
処理内容，処理終了時の遷移，…｝、あるいは、｛ラベ
ル，処理内容｝、あるいは、処理内容のいずれかで構成
され、特に指定が無い場合は、左から順に逐次実行され
る。すなわち、遷移ラベルの項目が無い場合、｛ラベ
ル，処理内容｝は、処理内容が終了すると、次のｆｓｍ
要素を実行することになる。また、ラベルが１のｆｓｍ
要素又は最左のｆｓｍ要素が最初に実行されるものとす
る。遷移は、「ｇｏｔｏ（Ｘ）：Ｘはラベル番号」にて
表す。例えば、ｇｏｔｏ（１）は、最初のｆｓｍ要素に
戻ることを表している。上記の処理内容例では、Ａが実
行され、終了すれば、Ｂが実行され、Ｂが終了したと
き、変数ｆｌｇの値が３ならばＡを、１ならばＢを実行
することを表している。

【００４０】次に例示するように、ラベルの無い要素
は、ラベルを用いた或る実行制御の簡略形であるといえ
る。 fsm｛A,B,C｝＝fsm｛｛1,A,goto(2)｝,｛2,B,goto
(3)｝,｛3,C,…｝,…｝・ｔｒｙ｛Ａ｝ｔｒａｐ（ｅｖ
１）｛Ｂ｝ｉｔｒｐ（ｅｖ２）｛Ｃ｝… この処理内容例では、まず、Ａを実行する。そして、Ａ
の実行中にイベントｅｖ１が発生すれば、Ａを強制終了
して、Ｂを実行する。また、Ａの実行中にイベントｅｖ
２が発生すれば、Ａを一時停止して、Ｃを実行し、Ｃが
終了したとき、Ａの処理を再開する。なお、ｔｒａｐ
（ｅ）｛Ｘ｝，ｉｔｒｐ（ｅ２）｛Ｙ｝は、複数あって
もよい。 ・ｗａｉｔ（ｅｖ） これは、イベントｅｖの発生を待つ同期処理である。 ・ｎｏｔｉｆｙ（ｅｖ） これは、イベントｅｖを発生させる同期処理である。 ・ｆｌｇ＝Ｘ これは、変数ｆｌｇへの値の代入である。 ・ｆｌｇ＝＝Ｘ これは、条件判断である。 ・ｓｔａｒｔ（ＩＤ）；ｆｏｒｋ（ＩＤ）； これは、同期処理Ｉであり、ｓｔａｒｔとｆｏｒｋは同
期して実行される。 ・ｅｎｄ（ＩＤ）；ｊｏｉｎ（ＩＤ）； これは、同期処理ＩＩであり、ｅｎｄとｊｏｉｎは同期
して実行される。

【００４１】上記に列挙した書式に従った、階層構造を
持つ仕様の例を以下に挙げる。 （例：ｅｘ０） Ａ：＝｛ｉ，par｛Ｂ（ｉ），ｇ（ｉ）｝｝ Ｂ（ｉ）：＝｛ｊ，ｋ，fsm｛ａ（ｊ），ｂ（ｋ，
ｉ），Ｃ（ｋ）｝＞｝ Ｃ（ｋ）：＝｛par｛ｄ，ｅ，ｆ（ｋ）｝｝ これは、以下の仕様を表現している。「ビヘイビアＡは
Ｂ，Ｃ，ｇ，ａ，ｂ，ｄ，ｅ，ｆという子ビヘイビアか
ら構成され、ビヘイビアＡは下位階層Ｂ，ｇより構成さ
れ、Ｂとｇは並列実行であり、Ａの下位階層であるＢは
下位要素ａ，ｂ，Ｃより構成され、逐次実行され、さら
にＢの下位階層であるＣは下位要素ｄ，ｅ，ｆより構成
され、並列実効される。また、Ａは通信路ｉを持ち、ｉ
を介してＢのポートｉとｇのポートｉが接続しており、
またＢは通信路ｊ，ｋを持ち下位要素ａのポートｊと通
信路ｊが接続し、ｂのポートｋと通信路ｋが、ｂのポー
トｉとＢのポートｉが、Ｃのポートｋと通信路ｋがそれ
ぞれ接続し、Ｃのポートｋとｆのポートｋが接続してい
ることを示している。すなわち、階層を渡ってビヘイビ
アｆとｂ、ｇとｂがそれぞれ通信線により接続し互いに
データをやり取りする。」 以下では、説明のために実行の順番に着目して通信路と
階層関係を簡略化する場合がある。例えば、上記の仕様
例（ｅｘ０）を実行の順番に着目して簡略化すると以下
のように記述できる。 Ａ：＝ｐａｒ｛ｆｓｍ｛ａ，ｂ，ｐａｒ｛ｄ，ｅ，
ｆ｝｝，ｇ｝ また、説明のために通信路と接続関係に着目して、実行
の順番を簡略化する場合がある。上記の仕様例（ｅｘ
０）を通信路と接続関係に着目して簡略化すると以下の
ように記述できる。 Ａ：＝｛ｉ，bh｛Ｂ（ｉ），ｇ（ｉ）｝｝ Ｂ（ｋ）：＝｛ｉ，ｊ，bh｛ａ（ｉ），ｂ（ｉ，ｊ），
Ｃ（ｊ）｝＞｝ Ｃ（ｊ）：＝｛bh｛ｄ，ｅ，ｆ（ｊ）｝｝ ｆｏｒｋ（ｘ）とｓｔａｒｔ（ｘ）、およびｅｎｄ
（ｘ）とｊｏｉｎ（ｘ）は、それぞれ対となって、同期
制約を表し、これらの２つが常に同期して実行されるこ
とを規定している（ここで、ｘはｉｄ番号であり同じｉ
ｄ番号をもつペアが同期して実行されることとする）。
例えば、 ｐａｒ｛ｆｓｍ｛１，ｆｏｒｋ（２），ｊｏｉｎ
（２），３｝，ｆｓｍ｛ｓｔａｒｔ（２），２，ｅｎｄ
（２），４｝｝ という仕様は、１から３および２から４の逐次実行（ｆ
ｓｍ）を並列実行（ｐａｒ）することを階層的に示して
いるが、ｆｏｒｋ，ｊｏｉｎ，ｓｔａｒｔ，ｅｎｄの同
期関係より１と３の間に２が実行されることがわかる。
通信路の構造に関しては、上記の仕様例（ｅｘ０）にお
いては、ｆとｂがＢの通信路ｊを介して互いにデータを
やり取りし、Ａの通信路ｉを介してａ，ｂ，ｇが互いに
データをやり取りできることを示している。

【００４２】＜仕様の制約＞本実施形態のシステム設計
支援装置１は、仕様記述に関する制約をシステム仕様記
録部３に記録しており、この仕様制約に基づき、仕様の
内容が保持されることを判断することができるものとす
る。

【００４３】＜割込みに関する仕様の記述＞仕様モデル
記述部２における割込みに関する仕様の記述において、
割り込むタイミングがシステム実行時間の任意の時間単
位で可能である割込みを、プリエンプティブ（ｐｒｅｅ
ｍｐｔｉｖｅ）な割込みであるという。本実施形態にお
けるシステムレベルでの仕様記述において、割込みは、
予め決められた仕様上の箇所でのみ許されるものとす
る。予め決められた仕様上の箇所とは、仕様記述方式特
有のものであったり、設計者が任意の箇所に識別するた
めの印（マーク）を付与したものである。プリエンプテ
ィブな割込みでは、この割込み可能な箇所が仕様全般に
わたり稠密に存在することになる。多くの仕様記述言語
では、割込み可能箇所を特定する仕組みを備えている。
例えばＳｐｅｃＣ言語においては、ｗａｉｔ文やｗａｉ
ｔｆｏｒ文の箇所でのみ割込みが許される。

【００４４】したがって、例えば次のような仕様が与え
られ、ビヘイビアＡ１，Ａ２およびＢがそれぞれｗａｉ
ｔ／ｗａｉｔｆｏｒ要素を含まないとするとき、 この仕様は、「まずＡ１が実行され、このＡ１の実行中
には割込みが入らない。Ａ１が終了したときｗａｉｔ
（ｅ１）が実行される。ｗａｉｔ（ｅ１）実行中はｔｒ
ａｐ（ｅ２）による割込みが可能であるから、このｗａ
ｉｔ中にイベントｅ２が発生すればｗａｉｔは割込みに
より強制終了してＢが実行される。また、ｗａｉｔ中に
ｅ１が発生すればこのｗａｉｔは終了し、次にＡ２が実
行される。Ａ２の実行中には割込みが入らない。」こと
を示している。

【００４５】＜割込み箇所の特定＞割込み可能箇所の特
定部２２は、システム仕様記録部３に記録されているシ
ステム仕様に対し、仕様の内部構造（ＳｐｅｃＣであれ
ばｍａｉｎ関数内のＣ言語で記述された仕様）を探索
し、割込み可能箇所（ＳｐｅｃＣであれば、ｗａｉｔ／
ｗａｉｔｆｏｒ）を含む箇所を特定する。これは、構文
解析器（パーサ）と呼ばれる計算機科学の技術を利用す
ることにより実現される。または、割込み可能箇所特定
部を用いて設計者が仕様中に印（ＳｐｅｃＣならｗａｉ
ｔ／ｗａｉｔｆｏｒ）を挿入することにより割込み可能
箇所を特定することもできる。これは、仕様編集の機
能、例えばエディタ技術等を利用することにより実現さ
れる。

【００４６】＜割込み箇所で仕様を分割＞仕様分割部２
４は、割込み可能箇所が特定された仕様に対して、該割
込み可能箇所において仕様を分割する。例えば、ビヘイ
ビアＡ内に割込み可能箇所を検出すると、該割込み可能
箇所を境にこのビヘイビアＡを複数のビヘイビアに分割
する。分割されたビヘイビアは、割込み可能箇所を全く
含まないビヘイビアか、あるいは割込み可能な最小限の
構造すなわちＳｐｅｃＣ言語の場合ならばｗａｉｔ／ｗ
ａｉｔｆｏｒ要素のみで構成されるビヘイビアに分類さ
れる。このような仕様の分割は、割込み可能性のあるビ
ヘイビア、すなわちｗａｉｔ文を内部に含むビヘイビア
を対象にして行われる。

【００４７】例えば、ビヘイビアＡが逐次実行であっ
て、途中にｗａｉｔ（ｅ１）を含むものであるとする。

【００４８】ｆｓｍ｛Ａ，Ｂ｝ Ａ＝＝［ｆ１；ｗａｉｔ（ｅ１）；ｆ２；］ （注）Ａ＝＝［ｘｘｘ；ｙｙｙ；ｚｚｚ；］とはビヘイ
ビアの内部構造を表現する方法であり、ｍａｉｎ関数内
部の逐次実行処理の並びを「；」で分けたものである。
ここで、ｆ１，ｆ２は割込みが掛からないとすると、ビ
ヘイビアＡは仕様分割部によって３つのビヘイビアＡ
１，Ａ２，Ａ３に分割される。 Ａ（分割）−＞ｆｓｍ｛Ａ１，Ａ２，Ａ３｝ A1==[f1;],A2==[wait(e1);],A3==[f2;] このようにビヘイビアＡは、Ａ１，Ａ２，Ａ３を下階層
とするｆｓｍ構造になる。

【００４９】また、ビヘイビアＡの内部構造が繰り返し
構造を含んでおり、該繰り返し構造中にｗａｉｔ文が含
まれる場合には、 ｆｓｍ｛Ａ，Ｂ｝ Ａ＝＝[for(i=0;i<10;i++){f1;wait(e1);f2;}] Ａ（分割）−＞ｆｓｍ{ A1, {1,A2}, A3, {A4,i<10:goto(1),i>=10:goto(2)}, {2,EXIT} } A1=[i=0;],A2=[f1;],A3=[wait(e1);],A4=[f2;] このようにビヘイビアＡを分割して新たなｆｓｍ構造を
得る。なお、条件分岐（if then else）についても上記
と同様の処理により仕様の分割を行う。

【００５０】＜割込みの局所化＞階層構造に対する割込
み（ｔｒｙ／ｔｒａｐ／ｉｎｔｔｅｒｒｕｐｔ）におい
て、割込み作用が有効な範囲は、この割込みが定義され
た階層よりも下層の階層構造である。例えば以下の割込
み構造、 ｔｒｙ｛Ａ ｝ｔｒａｐ（ｅ）｛Ｂ｝ において、イベントｅによる割込みが作用として有効な
範囲は、ｔｒｙの下層であるビヘイビアＡ以下の階層に
含まれるビヘイビアのみである。

【００５１】この点に着目して割込み構造局所化部２６
は、割込み定義階層の下層の内部構造を参照し、割込み
定義箇所を実質的に割込みがかかる箇所まで階層構造を
渡って局所化する（局部集中させる）。具体的には、実
際に割込みが掛かる箇所を、割込みが有効な範囲を限定
した別の構造に変換する。また、割込み構造局所化部２
６は、逐次割込み構造局所化部２８と並列割込み構造局
所化部３０とに構成されており、これらが、割込みが掛
かる下階層の構造に応じて異なる処理を担う。

【００５２】＜逐次割込み局所化部＞逐次割込み構造局
所化部２８は、下層構造が逐次構造（ｆｓｍ）である場
合に割込み構造を局所化する。局所化においては、以下
に説明する幾つかのルールを適用して行うものとする。
尚、ここでのルールは便宜的なものであり実施の形態に
応じて適宜変更され得る。

【００５３】ビヘイビアＡ１，Ａ２を割込みの掛からな
いビヘイビアとし、ビヘイビアＡ３を割込み可能なビヘ
イビアとするとき、例えば次の仕様、 ｔｒｙ｛ｆｓｍ｛Ａ１，Ａ２｝｝ｔｒａｐ（ｅ）｛Ｂ｝ に対し、逐次割込み構造局所化部２８は、（ルール：割
込みがが掛からないビヘイビアは割込み構造から外
す。）に従い割込みを局所化して次の仕様を得る。

【００５４】ｆｓｍ｛Ａ１，Ａ２｝ この例では、上記割込み構造（ｔｒｙ）の下層が割込み
の掛からないビヘイビアＡ１，Ａ２のｆｓｍのみから構
成されているので、局所化の結果、割込み構造自体が無
くなってしまっている。これは、システム仕様上は等価
な内容である。

【００５５】また、次のような仕様、 ｔｒｙ｛ｆｓｍ｛Ａ１，Ａ３，Ａ２｝｝ｔｒａｐ（ｅ）
｛Ｂ｝ に対し、逐次割込み構造局所化部２８は、まず「割込み
がが掛からないビヘイビアは割込み構造から外す」とい
う上記したルールに従い局所化を行って、 ｆｓｍ｛Ａ１，ｔｒｙ｛ｆｓｍ｛Ａ３，Ａ２｝｝ｔｒａ
ｐ（ｅ）｛Ｂ｝｝ を得る。さらに、以下の部分、 ｔｒｙ｛ｆｓｍ｛Ａ３，Ａ２｝｝ｔｒａｐ（ｅ）｛Ｂ｝ に対して局所化を行う。ここでは以下のルール、 （ルール：割込みがが掛かった後の動作が保存されなけ
ればならない。） （ルール：動作を保存するために必要な分岐情報の記録
・参照を仕様に挿入する。）に従って局所化を行う。

【００５６】上述したように、ビヘイビアＡ３は割込み
可能である。このビヘイビアＡ３に対する割込み発生の
如何によりＡ２の実行の有無は決定される。すなわち、
ビヘイビアＡ３の実行中に、 （１）割込みｅが発生すれば、ビヘイビアＡ３を中止し
ビヘイビアＢを実行する。ビヘイビアＡ２は実行されな
い。

【００５７】（２）割込みｅが発生せず、ビヘイビアＡ
３が終了すればビヘイビアＡ２を実行する。ビヘイビア
Ｂは実行されない。という動作仕様である。この仕様の
内容が保存されるように、逐次割込み構造局所化部２８
は、割込み構造を以下のように局所化する。 ｆｓｍ｛Ａ１，{A3',flg==1:EXIT,flg!=1:Ａ２}｝ A3'=try{fsm{A3,flg=0}}trap(e){flg=1} すなわち、ビヘイビアＡ３の実行中に割込みが発生すれ
ばｆｌｇ（フラグ）を１に、割込みが発生せずビヘイビ
アＡ３が終了したらｆｌｇを０に設定することで割込み
状況を分別している。割込み状況に応じてビヘイビアＡ
２を実行するか、それとも終了するかをｆｓｍの仕様に
従い分岐条件に応じて判別している。

【００５８】以上説明した逐次割込み構造の局所化を、
図３に示す別の例によって説明する。図３において、ｔ
ｒｙ｛｝で示される構造から、割込み可能箇所特定部２
２によりｗａｉｔ（ｅ１）が割込み可能箇所として特定
される。次に、図３下部に示すように仕様分割が行われ
る（仕様分割部２４）。そして、図３右部に示すように
局所化が行われる（逐次割込み構造局所化部２８）。

【００５９】分割後の逐次割込み構造の局所化は、図４
に示すように、ビヘイビアＡ１を実行した後、イベント
ｅ１とｅ２とを並列待ちし、先に成立したイベントに応
じた遷移を実現する、というものである。逐次割込み構
造局所化部２８は、このような仕様構造を自動的に作成
する。

【００６０】図５は、ＥＴＧ（Extended Task Graph）
表記を説明するための図である。これまで説明したＳｐ
ｅｃＣ言語の仕様表記を、図５に示す要素を追記するこ
とでＥＴＧ表記により表すこともできる。

【００６１】図６は、ＳｐｅｃＣ言語による逐次割込み
構造の局所化を、ＥＴＧ表記により示したものである。
上位階層であるｔｒａｐ（ｅ２）が、割込み可能箇所
（ｅ２）に関して局所化されている点は、ＳｐｅｃＣ言
語でもＥＴＧでも同様であることがわかる。

【００６２】＜並列割込み構造局所化部＞次に、並列割
込み構造の局所化を説明する。並列割込み構造局所化部
３０は、下層構造が並列（ｐａｒ）構造である場合の割
込み構造の局所化を行う。局所化においては、以下に説
明するルールを適用して行う。

【００６３】（ルール：並列構造それぞれに割込みを掛
ける。） （ルール：割込み箇所における終了状況（割込み有り終
了、割込み無し終了）に応じて全体の終了を定める。） 例えば次のようにｐａｒを含む仕様（図７にも示す）、 においては、ポイントｗａｉｔ（ａ１），ｗａｉｔ（ａ
２），ｗａｉｔ（ｂ）においてイベントｅによる割込み
が起こる可能性がある。

【００６４】上記ルールに従い、並列割込み構造局所化
部３０は、まず、割込み構造を並列構造（ｐａｒ）の内
部構造（ｆｓｍ構造）に入れ込むような局所化を行う
（並列割込の展開）。

【００６５】上記仕様において、次に示すようにｔｒｙ
の構造、 に着目し、以下のような展開を行う（並列割込み展開部
３２）。

【００６６】 ここで、並列割込み構造局所化部３０は、ビヘイビア
Ａ，Ｂの割込み終了状況を次のように定める。 ｐａｒ｛ ｆｓｍ｛ ｛ｐａｒ｛ ｆｓｍ｛ Ａ１， {a1',flg==1:goto(1),flg!=1:goto(2)}， {1|A2,goto(3)}， {3|a2',flg==1:goto(4),flg!=1:goto(2)｝， {4|A3,flg=0,:EXIT}, {2|flg=1,:EXIT} ｝， ｆｓｍ｛ Ｂ１， {b1',flg==1:goto(1),flg!=1:goto(2)}， {1|B2,flg=0,:EXIT}， {2|flg=1,:EXIT}}}， flg==0:fork_d1,flg!=0:fork_c} ｝， ｆｓｍ｛ｊｏｉｎ＿ｃ，Ｃ，ｆｏｒｋ＿ｄ２｝， ｆｓｍ｛ｗａｉｔ（ｊｏｉｎ＿ｄ１，ｊｏｉｎ＿ｄ２），Ｄ｝ ｝ 上記並列割込み構造の局所化結果を、図８に示す。同図
から分かるように、ｐａｒ中の割込可能箇所（ポイン
ト）に関して局所化が行われ、１つのＦＳＭとして展開
されている。

【００６７】＜並列割込み展開部＞並列割込み展開部３
２は、割込みを含む並列構造において、個々の並列要素
に対する割込み可能箇所が明らかである場合に、これら
の並列要素を組み合わせた全体としての割込み可能箇所
を明らかにする。

【００６８】例えば図９に示すように、下層構造として
並列（ｐａｒ）を含む割込み（ｔｒｙ／ｔｒａｐ／ｉｎ
ｔｒｐ）構造がある場合、並列割込み展開部３２は、図
１０に示すような並列合成を行って、ラティス構造のよ
うなＦＳＭを得る。さらに、並列構造（ｐａｒ）のそれ
ぞれに割込みを掛けたものを図１１に示す。

【００６９】＜並列割込み分離部＞並列割込み分離部３
３は、並列割込み展開部３２とはまったく逆の作用をす
る。すなわち、ひとつの割込み構造を有する構造を、２
つの並列実行される構造に変換する。割込み構造局所化
の逆作用を行わない場合、当該分離部３３は不要であ
る。

【００７０】以上説明した並列割込み構造の局所化は、
逐次割込み構造局所化と同様、上述したＥＴＧにより表
記することもできる。図７に示した並列割込み構造をＥ
ＴＧ表記したものを図１２〜図１４に示す。

【００７１】図１２に示す仕様構造に対し、割込み構造
を並列構造のそれぞれに掛け合わせた結果が図１３であ
る。この図１３のにおいて、並列構造を並列割込み展開
部３２により並列合成し、一本化したものが図１４であ
る。図１４において、ビヘイビアＡ１，Ｂ１のｐａｒ
は、スケジューリング（ｆｓｍ化）が可能な箇所であ
る。

【００７２】以上説明した並列割込み構造に、さらにル
ープ構造が含まれている場合についても、上記から容易
に類推して対処可能である。このようにループ構造が含
まれている構造に対し局所化を行った結果を図１５に示
す。

【００７３】以上説明した本実施形態の割込み構造局所
化装置によれば、実質的に割込みが掛かる箇所（ポイン
ト）を割込み可能箇所特定部２２が特定し、仕様分割部
２４がその特定箇所を境に仕様を分割し、その分割結果
を割込構造局所化部２６が局所化する。その結果、階層
構造にまたがって割込みが掛からないような仕様構造を
得ることができる。これにより、システム記述言語に沿
って作成された仕様において割込みを定義する階層が上
位階層に位置し、実際に割込みが掛かる箇所と構造的に
掛け離れ、割込みの効率的な実装を困難にすることを回
避できるようになる。

【００７４】したがって、システム記述言語に沿って作
成されたシステムレベルの仕様を詳細化する際に好適で
あって、構造的なシステムレベルの仕様に含まれる割込
み構造を局所化する装置及び方法を提供できる。

【００７５】なお、以上の各機能は、ソフトウェアとし
て実現可能である。また、本実施形態は、コンピュータ
に所定の手段を実行させるための（あるいはコンピュー
タを所定の手段として機能させるための、あるいはコン
ピュータに所定の機能を実現させるための）プログラム
として実施することもでき、該プログラムを記録したコ
ンピュータ読取り可能な記録媒体として実施することも
できる。

【００７６】なお、この発明の実施の形態で例示した構
成は一例であって、それ以外の構成を排除する趣旨のも
のではなく、例示した構成の一部を他のもので置き換え
たり、例示した構成の一部を省いたり、例示した構成に
別の機能あるいは要素を付加したり、それらを組み合わ
せたりすることなどによって得られる別の構成も可能で
ある。また、例示した構成と論理的に等価な別の構成、
例示した構成と論理的に等価な部分を含む別の構成、例
示した構成の要部と論理的に等価な別の構成なども可能
である。また、例示した構成と同一もしくは類似の目的
を達成する別の構成、例示した構成と同一もしくは類似
の効果を奏する別の構成なども可能である。また、この
発明の実施の形態で例示した各種構成部分についての各
種バリエーションは、適宜組み合わせて実施することが
可能である。また、この発明の実施の形態は、個別装置
としての発明、関連を持つ２以上の装置についての発
明、システム全体としての発明、個別装置内部の構成部
分についての発明、またはそれらに対応する方法の発明
等、種々の観点、段階、概念またはカテゴリに係る発明
を包含・内在するものである。従って、この発明の実施
の形態に開示した内容からは、例示した構成に限定され
ることなく発明を抽出することができるものである。

【００７７】本発明は、上述した実施の形態に限定され
るものではなく、その技術的範囲において種々変形して
実施することができる。

【００７８】

【発明の効果】以上説明したように、本発明によれば、
システム記述言語に沿って作成されたシステムレベルの
仕様を詳細化する際に好適であって、構造的なシステム
レベルの仕様に含まれる割込み構造を局所化する装置及
び方法を提供できる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るシステム設計支援装
置の概略構成を示すブロック図

【図２】上記システム設計支援装置に適用された割込み
構造局所化装置の概略構成を示すブロック図

【図３】逐次割込み構造の局所化の一例を示す図

【図４】分割された仕様に対する割込みの局所化を説明
するための図

【図５】ＥＴＧ表記を説明するための図

【図６】逐次割込み構造の局所化の一例をＥＴＧ表記に
より示す図

【図７】並列割込み構造の局所化の一例を示す図

【図８】並列割込み構造の局所化の結果を示す図

【図９】並列割込み構造における並列合成を説明するた
めの図

【図１０】並列割込み構造における並列合成結果を示す
図

【図１１】並列合成結果に対する割込みの展開結果を示
す図

【図１２】並列割込み構造のＥＴＧ表記の一例を示す図

【図１３】ＥＴＧ表記の並列割込み構造に対する割込み
の局所化結果を示す図

【図１４】ＥＴＧ表記の並列合成結果を示す図

【図１５】ループ構造を含んだ並列割込み構造の局所化
結果を示す図

【符号の説明】

１…システム設計支援装置 ２…仕様モデル記述部 ３…システム仕様記録部 ４…アーキテクチャ探索部 ６…コミュニケーション合成部 ８…ハードウェア仕様生成部 １０…部品化再利用部 １２…ソフトウェア仕様生成部 ２０…割込み構造局所化装置 ２２…割込み可能箇所の特定部 ２４…仕様分割部 ２６…割込み構造局所化部 ２８…逐次割込み構造局所化部 ３０…並列割込み構造局所化部

Claims (19)

【特許請求の範囲】
1. 【請求項１】システムの仕様の構造を記録する仕様構造
   記録手段と、 前記仕様の内容を保持しつつ前記構造のうち割込みの構
   造を局所化する割込み構造局所化手段と、 を具備することを特徴とする割込み構造局所化装置。
2. 【請求項２】 前記割込み構造局所化手段は、前記構造
   に基づいて割込み可能な箇所を特定する割込み可能箇所
   特定手段と、 前記特定された割込み可能箇所を境に前記仕様を構造的
   に分割する仕様分割手段とを具備することを特徴とする
   請求項１に記載の割込み構造局所化装置。
3. 【請求項３】 前記割込み構造局所化手段は、 下層構造が逐次構造のみからなる仕様の割込み構造を局
   所化する逐次割込み構造局所化手段と、 下層構造が並列構造を含む仕様の割込み構造を局所化す
   る並列割込み構造局所化手段と、を具備することを特徴
   とする請求項１又は２に記載の割込み構造局所化装置。
4. 【請求項４】 前記並列割込み構造局所化手段は、並列
   に実行され、かつそれぞれが割込み可能な複数の仕様
   を、一つの逐次実行の仕様に展開する並列割込み展開手
   段を具備することを特徴とする請求項３に記載の割込み
   構造局所化装置。
5. 【請求項５】 前記展開された一つの逐次実行の仕様
   を、前記並列に実行され、かつそれぞれが割込み可能な
   複数の仕様に分離する並列割込み分離手段をさらに具備
   することを特徴とする請求項４に記載の割込み構造局所
   化装置。
6. 【請求項６】 前記システム仕様は、 処理単位と、処理単位間の通信を行うための通信路とを
   要素として記述され、 処理実行制御方式として少なくとも逐次、並列、割込
   み、繰り返し実行を用いた制御構造の階層的な組み合わ
   せによって全体の制御仕様が記述され、 処理単位同士を通信路で結合してデータの流れが記述さ
   れたものであることを特徴とする請求項１ないし５のい
   ずれか１項に記載の割込み構造局所化装置。
7. 【請求項７】 前記システム仕様は、並列実行される２
   つ以上の処理単位間でのイベントの授受および同期処理
   についての記述をも含むものであることを特徴とする請
   求項６に記載の割込み構造局所化装置。
8. 【請求項８】 システムレベルの計算の仕様および通信
   の仕様からなる仕様モデルを作成するための仕様モデル
   記述手段と、 前記仕様モデル記述手段により作成された仕様記述モデ
   ルの部分構造を分割して所定のアーキテクチャの部分要
   素に分配し、アーキテクチャモデルを作成するためのア
   ーキテクチャ探索手段と、 前記アーキテクチャ上の仕様要素間の通信手順を合成
   し、コミュニケーションモデルを作成するためのコミュ
   ニケーション合成手段と、 前記仕様モデル記述手段により作成された仕様モデル、
   前記アーキテクチャ探索手段により作成されたアーキテ
   クチャモデル、前記コミュニケーション合成手段により
   作成されたコミュニケーションモデルを相互に関連付
   け、これをシステム仕様として記録するシステム仕様記
   録手段と、 前記システム仕様記録手段に記録されているシステム仕
   様からハードウエア仕様を生成するハードウエア仕様生
   成手段と、 前記システム仕様記録手段に記録されているシステム仕
   様からソフトウエア仕様を生成するソフトウエア仕様生
   成手段と、 前記システム仕様に含まれる仕様の内容を保持しつつ該
   仕様の構造のうち割込みの構造を局所化する割込み構造
   局所化手段と、 を具備することを特徴とするシステム設計支援装置。
9. 【請求項９】 前記システム仕様記録手段に記録されて
   いるシステム仕様を部品化し、該システム仕様の部品を
   前記仕様モデル記述手段、アーキテクチャ探索手段、お
   よびコミュニケーション合成手段における再利用に供す
   る部品化再利用手段をさらに具備することを特徴とする
   請求項８に記載のシステム設計支援装置。
10. 【請求項１０】 前記システム仕様は、 処理単位と、処理単位間の通信を行うための通信路とを
    要素として記述され、 処理実行制御方式として少なくとも逐次、並列、割込
    み、繰り返し実行を用いた制御構造の階層的な組み合わ
    せによって全体の制御仕様が記述され、 処理単位同士を通信路で結合してデータの流れが記述さ
    れたものであることを特徴とする請求項８または９に記
    載のシステム設計支援装置。
11. 【請求項１１】 前記システム仕様は、並列実行される
    ２つ以上の処理単位間でのイベントの授受および同期処
    理についての記述をも含むものであることを特徴とする
    請求項１０に記載のシステム設計支援装置。
12. 【請求項１２】 システムの仕様の構造を記録する記録
    ステップと、 前記仕様構造に基づいて割込み可能な箇所を特定する特
    定ステップと、 前記特定された割込み可能箇所を境に前記仕様を構造的
    に分割する分割ステップと、 仕様の内容を保持しつつ前記仕様構造のうち割込みの構
    造を局所化する局所化ステップと、を具備することを特
    徴とする割込み構造局所化方法。
13. 【請求項１３】 前記局所化ステップは、 下層構造が逐次構造のみからなる仕様の割込み構造を局
    所化する第１の局所化ステップと、 下層構造が並列構造を含む仕様の割込み構造を局所化す
    る第２の局所化ステップの少なくともいずれか一方を実
    行することを特徴とする請求項１２に記載の割込み構造
    局所方法。
14. 【請求項１４】 前記局所化ステップは、並列に実行さ
    れ、かつそれぞれが割込み可能な複数の仕様を、一つの
    逐次実行の仕様に展開する展開ステップを具備すること
    を特徴とする請求項１２又は１３に記載の割込み構造局
    所化方法。
15. 【請求項１５】 前記展開された一つの逐次実行の仕様
    を、前記並列に実行され、かつそれぞれが割込み可能な
    複数の仕様に分離する分離ステップをさらに具備するこ
    とを特徴とする請求項１４に記載の割込み構造局所化方
    法。
16. 【請求項１６】 前記仕様は、 処理単位と、処理単位間の通信を行うための通信路とを
    要素として記述され、 処理実行制御方式として少なくとも逐次、並列、割込
    み、繰り返し実行を用いた制御構造の階層的な組み合わ
    せによって全体の制御仕様が記述され、 処理単位同士を通信路で結合してデータの流れが記述さ
    れたものであることを特徴とする請求項１２ないし１５
    のいずれか１項に記載の割込み構造局所化方法。
17. 【請求項１７】 前記仕様は、並列実行される２つ以上
    の処理単位間でのイベントの授受および同期処理につい
    ての記述をも含むものであることを特徴とする請求項１
    ６に記載の割込み構造局所化方法。
18. 【請求項１８】 システムの仕様の構造を記録する記録
    ステップと、 前記仕様構造に基づいて割込み可能な箇所を特定する特
    定ステップと、 前記特定された割込み可能箇所を境に前記仕様を構造的
    に分割する分割ステップと、 仕様の内容を保持しつつ前記仕様構造のうち割込みの構
    造を局所化する局所化ステップと、をコンピュータに実
    行させるためのプログラム。
19. 【請求項１９】 システムレベルの計算の仕様および通
    信の仕様からなる仕様モデルを作成する作成ステップ
    と、 前記作成された仕様記述モデルの部分構造を分割して所
    定のアーキテクチャの部分要素に分配し、アーキテクチ
    ャモデルを作成するステップと、 前記アーキテクチャ上の仕様要素間の通信手順を合成
    し、コミュニケーションモデルを作成するステップと、 前記作成された仕様モデル、アーキテクチャモデル、コ
    ミュニケーションモデルを相互に関連付け、これをシス
    テム仕様として記録する記録ステップと、 前記システム仕様からハードウエア仕様を生成するステ
    ップと、 前記システム仕様からソフトウエア仕様を生成するステ
    ップと、 前記仕様記述モデルの部分構造への分割前に実行される
    割込み構造局所化ステップであって、 前記仕様構造に基づいて割込み可能な箇所を特定する特
    定ステップと、 前記特定された割込み可能箇所を境に前記仕様を構造的
    に分割する分割ステップと、 仕様の内容を保持しつつ前記仕様構造のうち割込みの構
    造を局所化する局所化ステップと、により構成される割
    込み構造局所化ステップと、をコンピュータに実行させ
    るためのプログラム。