JP2002208878A - プリアンブル受信装置及びプリアンブル受信方法 - Google Patents

Abstract

(57)【要約】 【課題】 本装置に必要なメモリ容量を削減し、現
在の同相加算結果の相関系列と、１つ前のブロックの同
相加算結果の複素共役系列との乗算前後の振幅の増減を
無くすことによって受信特性を向上させること。 【解決手段】 符号１０２〜１０５の要素から成る同相
加算分割手段で、相関器１０１におけるＰＲＡＣＨプリ
アンブル系列信号の相関演算で得た相関系列信号の同相
加算結果を複数ブロックに分割する。複素共役演算器１
０６でブロック単位に同相加算結果の複素共役演算を行
い、この複素共役系列信号を正規化器１０８で正規化
し、これを遅延器１０９で遅延した１つ前のブロックの
複素共役系列信号を乗算器１０７で、現在ブロックの同
相加算結果に乗算し、この結果を同相加算器１１０でメ
モリ１１１にブロック単位で実部のみ記憶しながら同相
加算し、この結果を用いてシグネチャ送信有無判定器１
１２で該当シグネチャの有無を判定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、Ｗ−ＣＤＭＡ（Wi
de band-Code Division Multiple Access）方式が適用
された移動体通信システムにおいて携帯電話機等の移動
局装置と無線通信を行う基地局装置などに適用され、後
述するＰＲＡＣＨプリアンブル受信を行うプリアンブル
受信装置及びプリアンブル受信方法に関する。

【０００２】

【従来の技術】ＰＲＡＣＨは、Ｗ−ＣＤＭＡ方式におけ
る制御情報を伝送するために、在圏移動局装置で共用し
て使用する基地局装置へ向かう上りの伝送路である。

【０００３】ＰＲＡＣＨプリアンブルとは、ＰＲＡＣＨ
メッセージに先立って移動局装置から基地局装置に送信
されるＰＲＡＣＨメッセージを送信する許可を要求する
ものである。また、ＰＲＡＣＨプリアンブルは、送信側
の個々の信号を識別し且つ１６チップの長さからなるシ
グネチャを２５６回繰り返したものを、スクランブリン
グコードで拡散したものからなる。なおシグネチャは、
１６通り存在する。

【０００４】受信側では、スクランブリングコード及び
シグネチャと、受信信号との間で相関演算を行い、該当
シグネチャの送信有無を判定する。通常、相関演算結果
は、遅延プロファイルの様な形状をしており、シグネチ
ャと同じ長さかそれ以上の長さを持つ。

【０００５】相関演算を行う際には通常シグネチャ長単
位で行う。シグネチャ長毎に求めた相関演算結果が２５
６個存在するが、これら２５６個の相関値を何らかの形
で加算する。最も簡単な方法は、相関演算結果同士電力
加算を行う方法である。但し、相関演算結果は複素数で
ある。

【０００６】３ＧＰＰ寄書ＴＳＧＲ１＃６（９９）８９
３によれば、相関演算結果を加算する方法の一つとして
差分受信がある。この差分受信方式を用いたプリアンブ
ル受信装置の構成例を図３に示す。

【０００７】図３は、従来のプリアンブル受信装置の構
成を示すブロック図である。

【０００８】この図３に示すプリアンブル受信装置３０
０は、基地局装置に用いられるものであり、相関器３０
１と、同相加算器３０２と、メモリ３０３と、シグネチ
ャ数カウンタ３０４と、スイッチ３０５と、複素共役演
算器３０６と、乗算器３０７と、遅延器３０８と、同相
加算器３０９と、メモリ３１０と、振幅演算器３１１
と、シグネチャ送信有無判定器３１２とを備えて構成さ
れている。

【０００９】このような構成において、図示せぬ移動局
装置からの受信信号は、まず相関器３０１に入力され
る。相関器３０１は、１シグネチャ長毎に相関演算を行
い、この結果得られる相関系列を同相加算器３０２へ出
力する。なお、相関系列は遅延プロファイルの様な形状
を成す。

【００１０】同相加算器３０２は、メモリ３０３に記憶
されている現在までの同相加算結果との同相加算、即ち
複素数の加算を行う。この際の加算は、相関器３０１か
ら出力される相関系列と、メモリ３０３に記憶されてい
る現在までに同相加算された相関系列との加算であり、
双方系列におけるシグネチャ先頭からの同一チップタイ
ミングに相当するもの同士を加算する。

【００１１】シグネチャ数カウンタ３０４は、通常、同
相加算器３０２とメモリ３０３及びシグネチャ数カウン
タ３０４とを接続しているスイッチ３０５を介して、相
関演算後のシグネチャ数を計数し、この計数値が予め定
められた数に達した場合のみにカウントアップ信号を、
スイッチ３０５及びメモリ３０３へ出力する。

【００１２】スイッチ３０５は、カウントアップ信号が
入力された際に、同相加算器３０２を乗算器３０７及び
複素共役演算器３０６に接続する側に切り替わる。ま
た、メモリ３０３は、カウントアップ信号が入力された
場合に、記憶内容が全て０に初期化される。

【００１３】例えば、６４回に１回シグネチャ数カウン
タ３０４がカウントアップ信号を出力する場合、２５６
回シグネチャを受信する間に、シグネチャ数カウンタ３
０４からは４回カウントアップ信号が出力される。即ち
６４のシグネチャを１ブロッックとして、１ブロック毎
に同相加算結果（相関系列）が４回、乗算器３０７及び
複素共役演算器３０６に出力される。

【００１４】複素共役演算器３０６は、同相加算結果に
対する複素共役演算を行い、これによって得られた複素
共役系列を遅延器３０８へ出力する。遅延器３０８は、
その複素共役系列を１ブロック遅延して乗算器３０７へ
出力する。

【００１５】これによって、乗算器３０７では、現在の
ブロックの同相加算結果に、一つ前のブロックの同相加
算結果の複素共役が乗算されることになる。この乗算に
おいては、同相加算結果の相関系列と複素共役系列との
シグネチャ先頭から同一チップ位置にあるもの同士の乗
算を行う。

【００１６】この乗算結果は、同相加算器３０９でメモ
リ３１０に記憶された同相加算結果と同相加算され、こ
の結果がメモリ３１０に記憶されると共に、振幅演算器
３１１へ出力される。

【００１７】振幅演算器３１１は、同相加算器３０９か
ら順次出力される同相加算結果を保持し、２５６個分の
シグネチャ全てに対応する同相加算結果が保持された時
点で、その信号振幅を求め、シグネチャ送信有無判定器
３１２へ出力する。

【００１８】シグネチャ送信有無判定器３１２は、その
信号振幅を用いて閾値判定を行い、該当シグネチャの送
信の有無を判定する。

【００１９】この判定は、通常、シグネチャ送信有無判
定器３１２への入力系列のうち最大値を求め、その最大
値が閾値を越えていれば、該当シグネチャが送信された
と判断し、閾値以下であれば、該当シグネチャは送信さ
れなかったと判断して実現される。即ち、該当シグネチ
ャが送信された場合、シグネチャ送信有無判定器３１２
の入力系列のどこかでピークを持つので、最大値にて閾
値判定を行う。

【００２０】

【発明が解決しようとする課題】しかしながら、従来の
装置においては、２５６個分のシグネチャ全ての電力加
算を行うため、全てのシグネチャが到達する最後まで同
相加算を行わないので、常に実部及び虚部の双方の信号
成分をメモリ３１０に記憶しておかなくてはならない。
このためメモリ容量が倍増するという問題がある。

【００２１】また、現在の同相加算結果の相関系列に乗
算される１つ前のブロックの同相加算結果の複素共役系
列の振幅がチップ間で異なる。このため、現在の同相加
算結果に複素共役系列を掛けた後の振幅値が、掛ける前
の値に比べ増減されることになる。このため、雑音成分
が増幅されたり、必要な信号成分が減衰されることにな
る。シグネチャ送信有無判定器３１２では、振幅情報を
用いて該当シグネチャの有無を判定するので、適正な判
定が行えなくなり、この結果、受信特性が劣化するとい
う問題がある。

【００２２】本発明はかかる点に鑑みてなされたもので
あり、本装置に必要なメモリ容量を削減することがで
き、現在の同相加算結果の相関系列と、１つ前のブロッ
クの同相加算結果の複素共役系列との乗算前後の振幅の
増減を無くすことによって受信特性を向上させることが
できるプリアンブル受信装置及びプリアンブル受信方法
を提供することを目的とする。

【００２３】

【課題を解決するための手段】本発明のプリアンブル受
信装置は、所定長のシグネチャがスクランブリングコー
ドで拡散されて成る受信プリアンブル系列信号の相関演
算を行う相関手段と、前記相関演算により得られる相関
系列信号の同相加算結果を複数ブロックに分割する同相
加算分割手段と、前記ブロック単位に得られる同相加算
結果の複素共役を取る複素共役演算手段と、前記複素共
役を取って得られる複素共役系列信号を正規化する正規
化手段と、１つ前のブロックの前記正規化後の複素共役
系列信号を、現在のブロックの前記同相加算結果に乗算
する乗算手段と、この手段での乗算結果をブロック単位
で記憶しながら同相加算する同相加算手段と、この手段
での同相加算結果を用いて該当シグネチャの有無を判定
する判定手段と、を具備する構成を採る。

【００２４】この構成によれば、正規化により複素共役
系列信号の振幅を一定としたので、現在ブロックの同相
加算結果と、１つ前のブロックの同相加算結果から得た
複素共役系列とを乗算した場合、乗算前後の振幅の増減
が無くなる。これによって従来のように雑音成分が増幅
されたり、必要な信号成分が減衰されるといったことが
無くなるので、適正な振幅情報を用いて該当シグネチャ
の有無を判定することができる。従って受信特性を向上
させることができる。また、一定振幅の複素共役系列信
号の乗算によって、乗算手段から同相加算結果の実部の
みを出力させることができるので、後段の同相加算演算
において実部のみを記憶すればよい。従来は実部及び虚
部を記憶していた。従って、その分メモリ容量を半減す
ることができる。

【００２５】本発明の移動局装置は、上記いずれかと同
構成のプリアンブル受信装置を具備する構成を採る。

【００２６】この構成によれば、移動局装置において、
上記いずれかと同様の作用効果を得ることができる。

【００２７】本発明の基地局装置は、上記いずれかと同
構成のプリアンブル受信装置を具備する構成を採る。

【００２８】この構成によれば、基地局装置において、
上記いずれかと同様の作用効果を得ることができる。

【００２９】本発明のプリアンブル受信方法は、ＰＲＡ
ＣＨプリアンブル系列信号の相関演算を行い、この相関
演算により得られる相関系列信号の同相加算結果を複数
ブロックに分割し、このブロック単位に得られる同相加
算結果の複素共役演算を行い、この演算で得られる複素
共役系列信号を正規化し、この前記正規化後の１つ前の
ブロックの複素共役系列信号を、現在のブロックの前記
同相加算結果に乗算し、この乗算結果をブロック単位で
記憶しながら同相加算し、この同相加算結果を用いて該
当シグネチャの有無を判定するようにした。

【００３０】この方法によれば、正規化により複素共役
系列信号の振幅を一定としたので、現在ブロックの同相
加算結果と、１つ前のブロックの同相加算結果から得た
複素共役系列とを乗算した場合、乗算前後の振幅の増減
が無くなる。これによって従来のように雑音成分が増幅
されたり、必要な信号成分が減衰されるといったことが
無くなるので、適正な振幅情報を用いて該当シグネチャ
の有無を判定することができる。従って受信特性を向上
させることができる。また、一定振幅の複素共役系列信
号の乗算によって、乗算後に同相加算結果の実部のみを
出力させることができるので、後段の同相加算演算にお
いて実部のみを記憶すればよい。従来は実部及び虚部を
記憶していた。従って、その分メモリ容量を半減するこ
とができる。

【００３１】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して詳細に説明する。

【００３２】図１は、本発明の実施の形態に係るプリア
ンブル受信装置の構成を示すブロック図である。

【００３３】この図１に示すプリアンブル受信装置１０
０は、基地局装置に用いられるものであり、相関器１０
１と、同相加算器１０２と、メモリ１０３と、シグネチ
ャ数カウンタ１０４と、スイッチ１０５と、複素共役演
算器１０６と、乗算器１０７と、正規化器１０８と、遅
延器１０９と、同相加算器１１０と、メモリ１１１と、
シグネチャ送信有無判定器１１２とを備えて構成されて
いる。

【００３４】このような構成において、図示せぬ移動局
装置からの受信信号は、まず相関器１０１に入力され
る。相関器１０１は、１シグネチャ長毎に相関演算を行
い、この結果得られる相関系列を同相加算器１０２へ出
力する。なお、相関系列は遅延プロファイルの様な形状
を成す。

【００３５】同相加算器１０２は、メモリ１０３に記憶
されている現在までの同相加算結果との同相加算、即ち
複素数の加算を行う。この際の加算は、相関器１０１か
ら出力される相関系列と、メモリ１０３に記憶されてい
る現在までに同相加算された相関系列との加算であり、
双方系列におけるシグネチャ先頭からの同一チップタイ
ミングに相当するもの同士を加算する。

【００３６】シグネチャ数カウンタ１０４は、通常、同
相加算器１０２とメモリ１０３及びシグネチャ数カウン
タ１０４とを接続しているスイッチ１０５を介して、相
関演算後のシグネチャ数を計数し、この計数値が予め定
められた数に達した場合のみにカウントアップ信号を、
スイッチ１０５及びメモリ１０３へ出力する。

【００３７】スイッチ１０５は、カウントアップ信号が
入力された際に、同相加算器１０２を乗算器１０７及び
複素共役演算器１０６に接続する側に切り替わる。ま
た、メモリ１０３は、カウントアップ信号が入力された
場合に、記憶内容が全て０に初期化される。

【００３８】例えば、６４回に１回シグネチャ数カウン
タ１０４がカウントアップ信号を出力する場合、２５６
回シグネチャを受信する間に、シグネチャ数カウンタ１
０４からは４回カウントアップ信号が出力される。即ち
６４のシグネチャを１ブロッックとして、１ブロック毎
に同相加算結果（相関系列）が４回、乗算器１０７及び
複素共役演算器１０６に出力される。

【００３９】複素共役演算器１０６は、同相加算結果に
対する複素共役演算を行い、これによって得られた複素
共役系列を正規化器１０８へ出力する。

【００４０】正規化器１０８は、図２に示すように、割
り算器２０１及び振幅演算器２０２を備えて構成されて
おり、入力された複素共役系列の信号振幅を一定になら
す、例えば１とする正規化処理を行う。

【００４１】即ち、複素共役演算器１０６から出力され
た同相加算結果の複素共役系列が、割り算器２０１及び
振幅演算器２０２に入力される。振幅演算器２０２は、
その複素共役系列の振幅をチップ毎に求め、割り算器２
０１へ出力する。

【００４２】割り算器２０１は、同チップ毎に、複素共
役系列の振幅を振幅演算器２０２からの振幅で割る計算
を行う。これによって、割り算器２０１から出力される
複素共役系列の振幅が常に１となる。即ち、正規化処理
によって複素共役系列の振幅（複素数の振幅）が全チッ
プに渡り一定となる。

【００４３】正規化器１０８から出力される一定振幅の
複素共役系列は、遅延器３０８において１ブロック遅延
され、乗算器１０７へ出力される。

【００４４】これによって、乗算器１０７では、現在の
ブロックの同相加算結果に、一つ前のブロックの同相加
算結果である一定振幅の複素共役系列が乗算されること
になる。この乗算においては、同相加算結果の相関系列
と複素共役系列とのシグネチャ先頭から同一チップ位置
にあるもの同士の乗算を行う。

【００４５】また、この乗算では、正規化により複素共
役系列の振幅を一定としたので、同相加算器１０２から
の同相加算結果の相関系列に対して、位相回転演算のみ
が行われることになる。

【００４６】この結果、現在の同相加算結果の相関系列
と、１つ前のブロックの同相加算結果の複素共役系列と
の乗算前後の振幅の増減が無くなる。また、一定振幅の
複素共役系列の乗算によって、乗算器１０７からは同相
加算結果の実部のみが出力される。

【００４７】この同相加算結果の実部は、同相加算器１
１０での同相加算処理後、メモリ１１１に記憶される。
即ち、同相加算器１１０において、乗算器１０７からの
同相加算結果の実部が、メモリ１１１に記憶された同相
加算結果の実部と同相加算され、この結果がメモリ１１
１に記憶される。

【００４８】このサイクルの同相加算処理が、２５６個
分のシグネチャ全て（プリアンブル全て）に対して行わ
れた時点で、プリアンブル全てに対応する同相加算結果
の実部がシグネチャ送信有無判定器１１２へ出力され
る。

【００４９】シグネチャ送信有無判定器１１２は、その
同相加算結果の実部である振幅情報を用いて閾値判定を
行い、該当シグネチャの送信の有無を判定する。

【００５０】この判定は、通常、シグネチャ送信有無判
定器１１２への入力系列のうち最大値を求め、その最大
値が閾値を越えていれば、該当シグネチャが送信された
と判断し、閾値以下であれば、該当シグネチャは送信さ
れなかったと判断して実現される。即ち、該当シグネチ
ャが送信された場合、シグネチャ送信有無判定器１１２
の入力系列のどこかでピークを持つので、最大値にて閾
値判定を行う。

【００５１】このように、実施の形態のプリアンブル受
信装置１００によれば、相関器１０１で、受信ＰＲＡＣ
Ｈプリアンブル系列信号の相関演算を行う。同相加算器
１０２、メモリ１０３、シグネチャ数カウンタ１０４及
びスイッチ１０５から成る同相加算分割手段で、先の相
関演算で得た相関系列信号の同相加算結果を複数ブロッ
クに分割する。複素共役演算器１０６で、そのブロック
単位に得られる同相加算結果の複素共役演算を行い、こ
の演算で得られる複素共役系列信号を正規化器１０８で
正規化する。この正規化信号を遅延器１０９で遅延した
後の１つ前のブロックの複素共役系列信号を、乗算器１
０７で、現在のブロックの同相加算結果に乗算する。こ
の乗算結果を、同相加算器１１０で、メモリ１１１にブ
ロック単位で記憶しながら同相加算し、この同相加算結
果を用いてシグネチャ送信有無判定器１１２で、該当シ
グネチャの有無を判定するようにした。

【００５２】これによって、正規化により複素共役系列
信号の振幅を一定としたので、現在ブロックの同相加算
結果と、１つ前のブロックの同相加算結果から得た複素
共役系列とを乗算した場合、乗算前後の振幅の増減が無
くなる。これによって従来のように雑音成分が増幅され
たり、必要な信号成分が減衰されるといったことが無く
なるので、適正な振幅情報を用いて該当シグネチャの有
無を判定することができる。従って受信特性を向上させ
ることができる。

【００５３】また、一定振幅の複素共役系列信号の乗算
によって、乗算器１０７から同相加算結果の実部のみを
出力させることができるので、後段の同相加算演算にお
いて実部のみを記憶すればよい。従来は実部及び虚部を
記憶していた。従って、その分メモリ容量を半減するこ
とができる。

【００５４】また、上記同相加算分割手段が、同相加算
結果を複数ブロックに分割する際に、１ブロック長が、
乗算器１０７で乗算された結果に位相ズレがほぼ生じな
い長さとなるように分割されるのが通常である。。

【００５５】これによって、同相加算器１１０で演算さ
れる二つの信号の位相ズレがほぼ無くなり、かつ該当シ
グネチャ系列が送信された際のピーク部分の乗算結果の
虚部がほぼ０となる。従って、後段でシグネチャの有無
判定を行うために必要なピーク部分の実部（振幅情報）
のみを、メモリ１１１に蓄えれば十分である。シグネチ
ャ送信有無判定器112にては、メモリ１１１に蓄えられ
た実部のみの振幅からシグネチャの送信有無を判定でき
る。

【００５６】

【発明の効果】以上説明したように、本発明によれば、
本装置に必要なメモリ容量を削減することができ、現在
の同相加算結果の相関系列と、１つ前のブロックの同相
加算結果の複素共役系列との乗算前後の振幅の増減を無
くすことによって受信特性を向上させることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係るプリアンブル受信装
置の構成を示すブロック図

【図２】上記実施の形態に係るプリアンブル受信装置に
おける正規化器の構成を示すブロック図

【図３】従来のプリアンブル受信装置の構成を示すブロ
ック図

【符号の説明】

１００ プリアンブル受信装置 １０１ 相関器 １０２，１１０ 同相加算器 １０３，１１１ メモリ １０４ シグネチャ数カウンタ １０５ スイッチ １０６ 複素共役演算器 １０７ 乗算器 １０８ 正規化器 １０９ 遅延器 １１２ シグネチャ送信有無判定器

Claims (4)

【特許請求の範囲】
1. 【請求項１】 所定長のシグネチャがスクランブリング
   コードで拡散されて成る受信プリアンブル系列信号の相
   関演算を行う相関手段と、前記相関演算により得られる
   相関系列信号の同相加算結果を複数ブロックに分割する
   同相加算分割手段と、前記ブロック単位に得られる同相
   加算結果の複素共役を取る複素共役演算手段と、前記複
   素共役を取って得られる複素共役系列信号を正規化する
   正規化手段と、１つ前のブロックの前記正規化後の複素
   共役系列信号を、現在のブロックの前記同相加算結果に
   乗算する乗算手段と、この手段での乗算結果をブロック
   単位で記憶しながら同相加算する同相加算手段と、この
   手段での同相加算結果を用いて該当シグネチャの有無を
   判定する判定手段と、を具備することを特徴とするプリ
   アンブル受信装置。
2. 【請求項２】 請求項１記載のプリアンブル受信装置を
   具備することを特徴とする移動局装置。
3. 【請求項３】 請求項１記載のプリアンブル受信装置を
   具備することを特徴とする基地局装置。
4. 【請求項４】 ＰＲＡＣＨプリアンブル系列信号の相関
   演算を行い、この相関演算により得られる相関系列信号
   の同相加算結果を複数ブロックに分割し、このブロック
   単位に得られる同相加算結果の複素共役演算を行い、こ
   の演算で得られる複素共役系列信号を正規化し、この前
   記正規化後の１つ前のブロックの複素共役系列信号を、
   現在のブロックの前記同相加算結果に乗算し、この乗算
   結果をブロック単位で記憶しながら同相加算し、この同
   相加算結果の実部のみを用いてを用いて該当シグネチャ
   の有無を判定することを特徴とするプリアンブル受信方
   法。