JP2002203881A - Method for evaluating reliability characteristics of oxide film of mos semiconductor device on semiconductor wafer - Google Patents

Method for evaluating reliability characteristics of oxide film of mos semiconductor device on semiconductor wafer

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JP2002203881A
JP2002203881A JP2000401097A JP2000401097A JP2002203881A JP 2002203881 A JP2002203881 A JP 2002203881A JP 2000401097 A JP2000401097 A JP 2000401097A JP 2000401097 A JP2000401097 A JP 2000401097A JP 2002203881 A JP2002203881 A JP 2002203881A
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oxide film
wafer
diameter
semiconductor wafer
film
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Takeshi Otsuki
剛 大槻
Masaru Shinomiya
勝 篠宮
Tetsushi Oka
哲史 岡
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Shin Etsu Handotai Co Ltd
Original Assignee
Shin Etsu Handotai Co Ltd
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Abstract

PROBLEM TO BE SOLVED: To provide a method for evaluating reliability characteristics of an oxide film of a MOS semiconductor device on a semiconductor wafer, by which quick accurate evaluation can be performed by utilizing a conventional oxide film reliability evaluation equipment for a small diameter wafer even if a semiconductor wafer diameter becomes larger than 300 mm. SOLUTION: The method is provided for evaluating the reliability characteristics of the oxide film of the MOS semiconductor device wherein an oxide film and a conductive film are formed on one another on the semiconductor wafer. The method comprises the evaluation after the process for reducing at least the diameter of the wafer in measuring the reliability characteristics of the oxide film by applying an electrical stress to the oxide film between the wafer of the MOS semiconductor device and the conductive film.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、ICやLSI等の
半導体装置を作製するのに使用される大口径半導体ウエ
ーハの品質評価に関し、特には大口径シリコンウエーハ
上に作製されたMOS型半導体装置のゲート酸化膜欠陥
の検出、評価方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to quality evaluation of large-diameter semiconductor wafers used for manufacturing semiconductor devices such as ICs and LSIs, and more particularly to MOS type semiconductor devices manufactured on large-diameter silicon wafers. And a method for detecting and evaluating a gate oxide film defect.

【0002】[0002]

【従来の技術】MOS(Metal Oxide Se
miconductor)型半導体装置の酸化膜信頼性
特性の測定は、半導体ウエーハ上に形成された酸化膜の
品質を評価することを目的としている。酸化膜、例えば
シリコンウエーハ上に熱酸化させた酸化膜の品質は、酸
化膜形成条件の良否や半導体ウエーハ表面の品質等を反
映していることが判っている。また、半導体集積回路の
微細化、高密度化、高速化や高歩留り化を図る上で、正
確な酸化膜信頼性特性を知ることが、今後、益々重要な
要素の1つとなっている。
2. Description of the Related Art MOS (Metal Oxide Se)
The purpose of measuring the reliability characteristics of an oxide film of a semiconductor device is to evaluate the quality of an oxide film formed on a semiconductor wafer. It is known that the quality of an oxide film, for example, an oxide film thermally oxidized on a silicon wafer reflects the quality of the oxide film forming conditions, the quality of the surface of the semiconductor wafer, and the like. Further, in order to miniaturize, increase the density, increase the speed, and increase the yield of the semiconductor integrated circuit, knowing the accurate oxide film reliability characteristics will be one of the more important factors in the future.

【0003】MOS型半導体装置は、例えば図5に示し
た工程により製造される。先ず評価対称となる導電型が
P型またはN型のSiウエーハを用意し、工程1)でS
iウエーハの表面を清浄化するための洗浄を行った後、
工程2)で熱酸化膜(ゲート酸化膜)を成長させて絶縁
膜を形成する。その後、工程3−1)で化学気相成長
(CVD)法により多結晶を堆積して電極を形成する。
ここで、導電膜を多結晶シリコンとする場合は、抵抗率
を低くさせるドーパントを導入した後、工程3−2)で
アニールをし、次いで工程3−3)でフォトリソグラフ
ィ工程を通し、湿式または乾式エッチングにより余分な
多結晶を除去して電極とする。一方、工程4−1)のよ
うに導電膜として真空蒸着法によりアルミニウム(A
l)をメタルマスクを用いて蒸着して電極とすることも
できる。次いで、、工程5)でシリコンウエーハの裏面
酸化膜を例えばHF蒸気により除去し、多数のMOSダ
イオードを形成することによりMOS型半導体装置が得
られる。
A MOS type semiconductor device is manufactured by, for example, a process shown in FIG. First, a P-type or N-type Si wafer having a conductivity type to be evaluated is prepared.
After cleaning to clean the surface of the i-wafer,
In step 2), a thermal oxide film (gate oxide film) is grown to form an insulating film. Thereafter, in step 3-1), polycrystals are deposited by a chemical vapor deposition (CVD) method to form electrodes.
Here, in the case where the conductive film is made of polycrystalline silicon, after introducing a dopant for lowering the resistivity, annealing is performed in step 3-2), and then photolithography is performed in step 3-3). An excess polycrystal is removed by dry etching to form an electrode. On the other hand, aluminum (A) is formed as a conductive film by a vacuum evaporation method as in step 4-1).
1) may be deposited using a metal mask to form an electrode. Next, in step 5), the back surface oxide film of the silicon wafer is removed by, for example, HF vapor, and a large number of MOS diodes are formed to obtain a MOS semiconductor device.

【0004】具体的な酸化膜信頼性特性の測定にあたっ
ては、例えば、上記した多数のMOSダイオードが形成
されたシリコンウエーハを遮光シールドボックス内のス
テージ上に置いて、酸化膜信頼性特性を多数個について
測定する。ここで、測定のための電気回路を図6に示し
た。この図において1は電極、2はゲート酸化膜、3は
シリコンウエーハを表している。また、信頼性特性は、
半導体ウエーハと導電膜との間に電圧を印加して流れる
電流を測定し、所定の電流値(判定電流値)、例えば1
mA/cm2 (ゲート面積が8mm2 の場合は8×10
-5Amp.)になった時の電圧値を酸化膜の厚さで除し
た電界強度で定義されるものである。ここで、印加する
電圧波形については、例えば図7に示す階段状(ステッ
プ)波形や図8に示す傾斜状(ランプ)波形がある(T
ZDB:Time Zero Dielectric
Breakdown、絶縁破壊耐圧特性) 。
In measuring specific oxide film reliability characteristics, for example, a silicon wafer having a large number of MOS diodes formed thereon is placed on a stage in a light-shielding box, and a large number of oxide film reliability characteristics are measured. Is measured. Here, an electric circuit for measurement is shown in FIG. In this figure, 1 indicates an electrode, 2 indicates a gate oxide film, and 3 indicates a silicon wafer. The reliability characteristics are
A current is measured by applying a voltage between the semiconductor wafer and the conductive film, and a predetermined current value (determination current value), for example, 1
mA / cm 2 (8 × 10 when the gate area is 8 mm 2 )
-5 Amp. ) Is defined by the electric field strength obtained by dividing the voltage value at the time of ()) by the thickness of the oxide film. Here, the applied voltage waveform includes, for example, a step-like (step) waveform shown in FIG. 7 and an inclined (ramp) waveform shown in FIG. 8 (T
ZDB: Time Zero Dielectric
Breakdown, dielectric breakdown voltage characteristics).

【0005】これ以外の方法として、一定の電圧(図
9)または電流値(図10)、あるいはランプ状の電圧
または電流をMOSダイオードに印加して、この酸化膜
が破壊されるまでの時間を計測することで酸化膜信頼性
特性を評価する方法がある(TDDB:Time De
pendent Dielectric Breakd
own、経時的絶縁破壊耐圧特性)。
As another method, a constant voltage (FIG. 9) or a current value (FIG. 10) or a ramp-like voltage or current is applied to the MOS diode, and the time until the oxide film is destroyed is reduced. There is a method for evaluating oxide film reliability characteristics by measuring (TDDB: Time De)
pendent Dielectric Breakd
own, dielectric breakdown voltage characteristics over time).

【0006】[0006]

【発明が解決しようとする課題】上記したように、酸化
膜信頼性を評価するためには、シリコンウエーハの表面
を清浄化するための洗浄を行った後、熱酸化膜を成長さ
せて絶縁膜を形成する。その後、例えば導電膜として多
結晶を堆積して形成した場合は、フォトリソグラフィ工
程を通し、湿式または乾式エッチングにより余分な多結
晶を除去して電極とすることが必要となる。ウエーハの
世代交代が進み大口径化すると、このウエーハ大口径化
に合わせて、酸化炉、多結晶堆積用のCVD炉、フォト
リソグラフィ設備および測定器等も大型に更新しなけれ
ばならず、評価のためとはいえ設備投資が非常に大きく
なる問題点がある。また、これらのプロセス装置を導入
したとしても、立ち上げるまでにかなりの時間が必要で
あった。
As described above, in order to evaluate the reliability of an oxide film, after cleaning for cleaning the surface of a silicon wafer, a thermal oxide film is grown to form an insulating film. To form Thereafter, for example, when polycrystal is deposited and formed as the conductive film, it is necessary to remove unnecessary polycrystal by wet or dry etching through a photolithography process to form an electrode. As wafer generation changes and wafer diameter increases, oxidation furnaces, CVD furnaces for polycrystalline deposition, photolithography equipment, measuring instruments, etc. must be updated to large sizes in accordance with the increase in wafer diameter. However, there is a problem that capital investment becomes very large. Also, even if these process devices are introduced, it takes a considerable time to start up.

【0007】そこで、本発明は、上記問題点に鑑みなさ
れたものであり、シリコンウエーハが直径300mm
(12インチ)を越える大口径になっても、従来の小口
径用の酸化膜信頼性評価設備を活用して迅速かつ正確に
評価することができる半導体ウエーハ上のMOS型半導
体装置の酸化膜信頼性特性評価方法を提供することを目
的とする。
In view of the above, the present invention has been made in view of the above problems, and has a silicon wafer having a diameter of 300 mm.
Oxide film reliability of a MOS type semiconductor device on a semiconductor wafer can be quickly and accurately evaluated using conventional oxide film reliability evaluation equipment for small diameter even if the diameter exceeds 12 inches. An object of the present invention is to provide a method for evaluating sexual characteristics.

【0008】[0008]

【課題を解決するための手段】本発明は上記目的を達成
するためになされたもので、本発明の半導体ウエーハ上
のMOS型半導体装置の酸化膜信頼性評価方法は、半導
体ウエーハ上に酸化膜と導電膜を順次形成したMOS型
半導体装置の酸化膜信頼性特性評価方法において、該M
OS型半導体装置の半導体ウエーハと導電膜との間にあ
る酸化膜に電気ストレスを印加して酸化膜信頼性特性を
測定する際に、少なくとも前記半導体ウエーハの径を縮
径加工した後に評価することを特徴としている(請求項
1)。
SUMMARY OF THE INVENTION The present invention has been made to achieve the above object, and a method of evaluating the reliability of an oxide film of a MOS type semiconductor device on a semiconductor wafer according to the present invention is provided. And a conductive film are sequentially formed.
When applying an electrical stress to an oxide film between a semiconductor wafer and a conductive film of an OS-type semiconductor device to measure oxide film reliability characteristics, at least evaluate the semiconductor wafer after reducing the diameter of the semiconductor wafer. (Claim 1).

【0009】このように、半導体ウエーハの径を縮径加
工した後に酸化膜耐圧特性を評価しても縮径加工しない
ウエーハを直接評価した場合と同等の信頼性の高い評価
結果を得ることができる。従って例えば直径300mm
を超える大口径ウエーハの酸化膜耐圧特性を評価する場
合に、小口径ウエーハへ縮径加工した後に評価しても元
の大口径ウエーハを直接評価した場合と同等の信頼性の
高い評価結果を得ることができる。従って、本発明の評
価方法によれば、大口径ウエーハの酸化膜耐圧特性を評
価するに際し、大口径に合わせて電気特性評価設備を大
型設備に更新する必要はなく、既存の設備で評価するこ
とが可能となり、短期間で次世代大口径ウエーハの評価
プロセスを立ち上げることができるとともに評価コスト
の低減を図ることができる。
As described above, even when the diameter of the semiconductor wafer is reduced in diameter and the oxide film breakdown voltage characteristic is evaluated, the same highly reliable evaluation result as in the case of directly evaluating the wafer without diameter reduction can be obtained. . Therefore, for example, 300 mm in diameter
When evaluating oxide film breakdown voltage characteristics of large-diameter wafers exceeding that, even after evaluation after reducing the diameter to a small-diameter wafer, a highly reliable evaluation result equivalent to that when directly evaluating the original large-diameter wafer is obtained. be able to. Therefore, according to the evaluation method of the present invention, when evaluating the oxide withstand voltage characteristics of a large-diameter wafer, it is not necessary to update the electrical characteristic evaluation equipment to a large-sized equipment in accordance with the large-diameter wafer, and the evaluation is performed using existing equipment. This makes it possible to start an evaluation process for a next-generation large-diameter wafer in a short period of time and to reduce the evaluation cost.

【0010】この場合、半導体ウエーハの縮径加工は、
縮径前のウエーハの半径の全領域を含むように偏心縮径
を行うことが好ましい(請求項2)。このようにすれ
ば、少なくとも縮径前の元のウエーハの外周端から中心
までの全ての領域をカバーすることになるので、縮径前
のウエーハの全表面積評価とほぼ同等の評価を行うこと
ができる。
In this case, the diameter reduction processing of the semiconductor wafer is performed by:
It is preferable to perform the eccentric diameter reduction so as to include the entire area of the radius of the wafer before the diameter reduction (claim 2). By doing so, at least the entire area from the outer peripheral edge to the center of the original wafer before diameter reduction is covered, so that an evaluation almost equivalent to the total surface area evaluation of the wafer before diameter reduction can be performed. it can.

【0011】次に、半導体ウエーハの縮径加工は、ウエ
ーハを加工ダメージから保護するため、有機レジスト膜
またはテープをウエーハの片面もしくは両面に貼着させ
た後に行うことが好ましい(請求項3)。このようにす
れば、縮径加工に研削、研磨、レーザビームによるカッ
ト、ジェット水流によるカット等の方法を用いても、ウ
エーハに縮径加工ダメージを与えることはなく、信頼性
の高い評価を行うことができる。
Next, in order to protect the wafer from processing damage, the diameter reduction processing of the semiconductor wafer is preferably performed after attaching an organic resist film or a tape to one or both sides of the wafer. In this way, even if a method such as grinding, polishing, cutting with a laser beam, or cutting with a jet stream is used for the diameter reduction processing, the wafer is not subjected to the diameter reduction processing damage and highly reliable evaluation is performed. be able to.

【0012】そして、半導体ウエーハの縮径加工をする
前に、予めウエーハ上に酸化膜および導電膜を順次形成
しておき、その後、ウエーハを縮径してMOS型半導体
装置を評価することができる(請求項4)。このよう
に、半導体ウエーハの縮径加工をする前に、予めウエー
ハ上に酸化膜および導電膜を順次形成しておき、その
後、ウエーハを縮径加工してMOS型半導体装置を作製
して評価すれば、縮径加工に伴うダメージを酸化膜およ
び導電膜に与えることはなく、大口径ウエーハを縮径加
工して既設のフォトリソグラフィ装置、測定器等を酸化
膜耐圧特性評価に利用できるので極めて有効かつ適切な
方法である。
An oxide film and a conductive film are sequentially formed on the wafer in advance before diameter reduction processing of the semiconductor wafer, and thereafter, the diameter of the wafer can be reduced to evaluate the MOS type semiconductor device. (Claim 4). As described above, before the diameter reduction of the semiconductor wafer, an oxide film and a conductive film are sequentially formed on the wafer in advance, and then the diameter reduction of the wafer is performed to manufacture and evaluate a MOS semiconductor device. It is very effective because it does not damage the oxide film and conductive film due to the diameter reduction processing, and can reduce the diameter of a large-diameter wafer and use the existing photolithography equipment and measuring device for oxide film breakdown voltage evaluation. And an appropriate method.

【0013】また、半導体ウエーハ上に酸化膜および導
電膜を形成する際、該導電膜として多結晶シリコンを使
用し、該多結晶シリコン膜を形成する際には多結晶堆積
と同時にドープ剤をドープすることができる(請求項
5)。さらに、半導体ウエーハ上に酸化膜および導電膜
を形成する際、該導電膜として多結晶シリコンを使用
し、該多結晶シリコン膜形成後、ドープ剤を多結晶膜に
ドープすることもできる(請求項6)。このように、半
導体ウエーハ上に酸化膜および導電膜を形成する際に、
導電膜として多結晶シリコンを使用し、多結晶シリコン
膜を形成する際には多結晶堆積と同時に抵抗率を下げる
ドープ剤をドープするか、多結晶シリコン膜形成後、ド
ープ剤を多結晶膜にドープするようにすれば、実際のM
OS型半導体装置と同様の構造となり、信頼性の高い評
価を行うことができる。
Further, when forming an oxide film and a conductive film on a semiconductor wafer, polycrystalline silicon is used as the conductive film, and when forming the polycrystalline silicon film, a dopant is doped simultaneously with the polycrystalline deposition. (Claim 5). Furthermore, when forming an oxide film and a conductive film on the semiconductor wafer, polycrystalline silicon may be used as the conductive film, and after forming the polycrystalline silicon film, a dopant may be doped into the polycrystalline film. 6). Thus, when forming an oxide film and a conductive film on a semiconductor wafer,
Polycrystalline silicon is used as the conductive film, and when forming a polycrystalline silicon film, a dopant that reduces the resistivity is deposited at the same time as the polycrystalline deposition, or the dopant is added to the polycrystalline film after the polycrystalline silicon film is formed. By doping, the actual M
The structure is the same as that of the OS type semiconductor device, and highly reliable evaluation can be performed.

【0014】そして、半導体ウエーハ上に酸化膜および
導電膜を形成する際、該導電膜として多結晶シリコンを
使用し、該多結晶シリコン膜形成後、該半導体ウエーハ
を縮径加工し、その後、前記多結晶シリコン膜にドープ
剤をドープすることができる(請求項7)。このように
ドープ剤をドープする前に縮径加工しておき、その後ド
ープ剤をドープすることによって、加工ダメージをより
受けることなく、信頼性の高い評価方法とすることがで
きる。
When forming an oxide film and a conductive film on the semiconductor wafer, polycrystalline silicon is used as the conductive film. After forming the polycrystalline silicon film, the semiconductor wafer is reduced in diameter. The polycrystalline silicon film can be doped with a dopant. In this way, by performing the diameter reduction processing before doping the dopant and then doping the dopant, a highly reliable evaluation method can be obtained without further processing damage.

【0015】さらに、半導体ウエーハ上に酸化膜および
導電膜を形成する際、該導電膜としてAlもしくはAl
−Siを使用し、該導電膜を蒸着もしくはスパッタリン
グにて形成することもできる(請求項8)。このように
導電膜の材質をAlもしくはAl−Si合金とし、蒸着
もしくはスパッタリングで形成することも行われている
ので、この方法によっても有効な評価方法となる。
Further, when forming an oxide film and a conductive film on the semiconductor wafer, the conductive film may be made of Al or Al.
The conductive film may be formed by vapor deposition or sputtering using -Si. As described above, since the material of the conductive film is made of Al or Al-Si alloy and is formed by vapor deposition or sputtering, this method is also an effective evaluation method.

【0016】[0016]

【発明の実施の形態】以下、本発明の実施の形態につい
て、添付した図面に基づいて具体的に説明するが、本発
明はこれらに限定されるものではない。図1、2は本発
明のウエーハ縮径によるMOS型半導体装置の酸化膜信
頼性特性評価方法の内、MOS型半導体装置の製造工程
を示す概略フロー図である。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be specifically described below with reference to the accompanying drawings, but the present invention is not limited thereto. FIGS. 1 and 2 are schematic flow charts showing a process for manufacturing a MOS semiconductor device in the method for evaluating the reliability of an oxide film of a MOS semiconductor device by reducing the diameter of a wafer according to the present invention.

【0017】図1は評価対象となる大口径ウエーハへゲ
ート酸化膜および電極材として多結晶シリコンを堆積し
た後、ウエーハを小口径へ縮径加工し、さらに数工程を
経てMOS型半導体装置を作製する概略フロー図であ
る。なお、本工程中、電極材として堆積した多結晶は、
堆積中に電極材として使用する多結晶の抵抗率を低減さ
せるドーパントを導入した多結晶堆積工程である。しか
しながら、POCl3 等を用いて多結晶を堆積後、ドー
パントを別にドープしても良い。
FIG. 1 shows that a gate oxide film and polycrystalline silicon as an electrode material are deposited on a large-diameter wafer to be evaluated, the wafer is reduced in diameter to a small diameter, and a MOS type semiconductor device is manufactured through several steps. FIG. During this process, the polycrystal deposited as an electrode material
This is a polycrystal deposition step in which a dopant for reducing the resistivity of polycrystal used as an electrode material during deposition is introduced. However, the dopant may be separately doped after the polycrystal is deposited using POCl 3 or the like.

【0018】本発明のMOS型半導体装置は、例えば図
1(a)に示した工程により製造される。先ず評価対称
となる導電型がP型またはN型の大口径シリコンウエー
ハを用意し、工程1)でSiウエーハの表面を清浄化す
るための洗浄を行った後、工程2)で熱酸化膜(ゲート
酸化膜4)を成長させて絶縁膜を形成する(図1(b)
参照)。その後、工程3)でCVD法により多結晶を堆
積して導電膜(電極材)を形成する。この工程では、多
結晶の抵抗率を低減させるドーパントを導入しておく。
次に工程4)で抵抗率を低くさせるために導入したドー
パントを活性化させるアニール工程を行う。尚、上記酸
化膜および導電膜の形成は、後述の縮径加工後に行うこ
ともできるが、本実施形態のように縮径加工前に予め形
成した方が特性評価に対して縮径加工ダメージの影響を
小さくすることができる。
The MOS type semiconductor device of the present invention is manufactured, for example, by the steps shown in FIG. First, a large-diameter silicon wafer whose conductivity type is P-type or N-type, which is to be evaluated symmetrically, is prepared, and a cleaning for cleaning the surface of the Si wafer is performed in step 1), and then a thermal oxide film ( A gate oxide film 4) is grown to form an insulating film (FIG. 1B)
reference). Thereafter, in step 3), a polycrystal is deposited by a CVD method to form a conductive film (electrode material). In this step, a dopant for reducing the resistivity of the polycrystal is introduced in advance.
Next, an annealing step of activating the dopant introduced to reduce the resistivity in step 4) is performed. Note that the oxide film and the conductive film can be formed after the diameter reduction processing described later. The effect can be reduced.

【0019】その後、工程5)でウエーハ表面にレジス
トを塗布し、さらにその上にダイシングテープを貼り付
けて、ウエーハ表面を保護する(図1(c)参照)。な
お、この保護膜は両面に行うのが望ましいが、裏面はダ
イシングテープを貼り付けるのみでもよい。これらのウ
エーハ表面保護工程は必ずしも無くてもよいが、好まし
くは縮径加工時のダメージを回避するためにあった方が
よい。またレジスト塗布後のベークはあっても無くても
良い。ダイシングテープは次工程の縮径加工を妨げない
よう、縮径目標の口径よりも若干小さなものを使用した
方が良い。
Thereafter, in step 5), a resist is applied to the wafer surface, and a dicing tape is pasted thereon to protect the wafer surface (see FIG. 1 (c)). It is preferable that the protective film is formed on both surfaces, but the back surface may be formed by simply attaching a dicing tape. These wafer surface protection steps are not necessarily required, but are preferably provided to avoid damage during diameter reduction processing. Further, baking after resist coating may or may not be performed. It is better to use a dicing tape that is slightly smaller than the target diameter of the dicing so as not to hinder the diameter reduction processing in the next step.

【0020】次に保護済みのウエーハに工程6)で縮径
加工を施す(図1(d)参照)。この縮径加工はウエー
ハを削ることが可能であれば特に限定されるものではな
く、研削、研磨、レーザビームを用いたカットあるいは
ジェット水流でカットする方法等を用いることができ
る。縮径加工は、元の大口径ウエーハの外周端から半径
の全領域を含むように偏心して縮径した方が、元のウエ
ーハの面内での電気特性(大口径ウエーハの半径方向の
面内分布)をより正確に評価することができる。ウエー
ハを小口径へ縮径後は、ウエーハエッジの面取り加工を
行う。これにより次工程で発塵によるトラブルを回避で
きるために好ましくは実施すべきである(図1(d)参
照)。
Next, the protected wafer is subjected to diameter reduction in step 6) (see FIG. 1D). The diameter reduction processing is not particularly limited as long as the wafer can be cut, and grinding, polishing, cutting using a laser beam, cutting using a jet stream, or the like can be used. In the diameter reduction processing, it is preferable to reduce the diameter by eccentrically reducing the diameter of the original large-diameter wafer so as to include the entire radius area from the outer peripheral end of the original large-diameter wafer (in the radial direction of the large-diameter wafer). Distribution) can be more accurately evaluated. After reducing the diameter of the wafer to a small diameter, chamfering of the wafer edge is performed. This should preferably be performed to avoid troubles due to dust generation in the next step (see FIG. 1D).

【0021】縮径加工後は、工程7)でウエーハ両面に
保護膜として貼り付けたダイシングテープを剥がし、そ
の後レジストを除去後、ウエーハをSC−1洗浄(NH
4 OH/H22 /H2 Oの混合溶液による洗浄)し
て、フォトリソグラフィ工程でパターンを形成し、湿式
または乾式エッチングにより余分な多結晶を除去して電
極とする。次いで工程8)でシリコンウエーハの裏面酸
化膜をHF蒸気等により除去し、多数のMOSダイオー
ドを形成することにより縮径したMOS型半導体装置を
完成する。
After the diameter reduction processing, the dicing tape stuck on both surfaces of the wafer as a protective film in step 7) is peeled off, and then the resist is removed.
( Washing with a mixed solution of 4 OH / H 2 O 2 / H 2 O), a pattern is formed by a photolithography process, and excess polycrystal is removed by wet or dry etching to form an electrode. Next, in step 8), the backside oxide film of the silicon wafer is removed by HF vapor or the like, and a large number of MOS diodes are formed to complete a MOS type semiconductor device having a reduced diameter.

【0022】図2は本発明の別の態様を示すフロー図で
あって、評価対象となる大口径ウエーハへゲート酸化膜
および電極材として多結晶を堆積した後、ウエーハを小
口径へ縮径し、その後多結晶へドープ剤をドープしてM
OS型半導体装置を作製する工程を示した概略フロー図
である。
FIG. 2 is a flow chart showing another embodiment of the present invention. After depositing a gate oxide film and a polycrystal as an electrode material on a large diameter wafer to be evaluated, the diameter of the wafer is reduced to a small diameter. And then doping the polycrystal with a dopant
FIG. 3 is a schematic flow chart showing a step of manufacturing an OS type semiconductor device.

【0023】工程1)と工程2)は、前記図1に示した
工程と同じ工程である。工程3)において大口径ウエー
ハのゲート酸化膜7の上に電極材として多結晶を堆積す
るが、この工程ではドープ剤をドープしない。次に、工
程4)で縮径加工前のウエーハ保護を行う。保護方法は
前記図1の工程5)と同じ方法である(図2(c)参
照)。
Steps 1) and 2) are the same as the steps shown in FIG. In step 3), polycrystal is deposited as an electrode material on the gate oxide film 7 of the large-diameter wafer, but in this step, a dopant is not doped. Next, in step 4), wafer protection before diameter reduction processing is performed. The protection method is the same as in step 5) in FIG. 1 (see FIG. 2C).

【0024】保護済みのウエーハを次に、工程5)で縮
径加工を行う(図2(d)参照)。この縮径加工方法お
よびその後の面取り加工も前記図1の工程6)と同様の
方法で行えばよい。
The protected wafer is then reduced in diameter in step 5) (see FIG. 2D). This method of reducing the diameter and the subsequent chamfering may be performed in the same manner as in step 6) of FIG.

【0025】縮径加工後、ウエーハ両面に保護膜として
貼り付けたダイシングテープを剥がし、その後レジスト
を除去し、ウエーハをSC−1洗浄した後、工程6)で
多結晶の抵抗率を低くさせるためにPOCl3 等を用い
てドーパントを導入し、その後ドーパントを活性化させ
るアニール工程を行う。その後は、図1と同様の工程
7)および工程8)を進めて、縮径したMOS型半導体
装置を完成する。
After reducing the diameter, the dicing tape stuck on both surfaces of the wafer as a protective film is peeled off, the resist is removed, and the wafer is washed with SC-1. Then, in step 6), the resistivity of the polycrystal is reduced. A dopant is introduced using POCl 3 or the like, and then an annealing step for activating the dopant is performed. Thereafter, the same steps 7) and 8) as in FIG. 1 are performed to complete the MOS type semiconductor device having a reduced diameter.

【0026】以上、説明した製造工程により作製された
縮径したMOS型半導体装置について酸化膜耐圧特性測
定回路により酸化膜信頼性特性評価を行えば、縮径前の
大口径ウエーハを直接評価した場合の結果と同様の正確
な評価情報を得ることができる。この酸化膜信頼性特性
の測定方法自体は、前述の従来方法により行えば良い。
そして、縮径されているので装置自体も既存のものを用
いて行うことができる。
When the reliability of the oxide film is evaluated by the oxide film breakdown voltage measuring circuit for the MOS type semiconductor device having the reduced diameter manufactured by the above-described manufacturing process, the large-diameter wafer before the diameter reduction is directly evaluated. The same accurate evaluation information as the result of the above can be obtained. The method of measuring the oxide film reliability characteristic itself may be performed by the above-described conventional method.
Since the diameter is reduced, the apparatus itself can be performed using an existing apparatus.

【0027】従って、本発明の評価方法によれば、大口
径ウエーハの酸化膜耐圧特性を評価するに際し、大口径
に合わせて電気特性評価設備を大型設備に更新する必要
はなく、既存の設備で評価することが可能となり、短期
間で次世代大口径ウエーハの評価プロセスを立ち上げる
ことができるとともに評価コストの低減を図ることがで
きる。
Therefore, according to the evaluation method of the present invention, when evaluating the oxide film breakdown voltage characteristics of a large-diameter wafer, it is not necessary to update the electrical characteristic evaluation equipment to a large-scale equipment in accordance with the large-diameter wafer. This makes it possible to carry out the evaluation, and in a short time, it is possible to start the evaluation process for the next-generation large-diameter wafer and to reduce the evaluation cost.

【0028】[0028]

【実施例】以下、実施例および比較例を示して本発明を
より具体的に説明するが、本発明はこれらに限定される
ものではない。 (実施例1)試料として用いたシリコンウエーハは、直
径200mm、p型の低抵抗率(0.01Ω・cm以
下)の基板にp型の通常抵抗率(1〜10Ω・cm)の
エピタキシャル層を形成したp/p+エピタキシャルウ
エーハ(ボロンドープ)である。このシリコンウエーハ
にゲート酸化膜(厚さは約25nm)を形成し、その上
にドープ剤をドープした多結晶シリコン膜を約300n
mの厚さで堆積した。このときのドープ剤はリンを使用
した。その後ドープ剤であるリンを活性化させるアニー
ルを行った後、直径150mmウエーハへ縮径加工を施
したものと、縮径加工を行わず直径200mmウエーハ
のままのものとの2種類について、フォトリソグラフィ
以降の工程を行いMOS型半導体装置を作製し、酸化膜
信頼性特性評価を実施することにした。
EXAMPLES Hereinafter, the present invention will be described more specifically with reference to examples and comparative examples, but the present invention is not limited to these examples. (Example 1) A silicon wafer used as a sample has a p-type epitaxial layer having a normal resistivity (1 to 10 Ωcm) on a p-type low resistivity (0.01 Ωcm or less) substrate having a diameter of 200 mm. The formed p / p + epitaxial wafer (boron dope). A gate oxide film (having a thickness of about 25 nm) is formed on this silicon wafer, and a polycrystalline silicon film doped with a dopant is formed thereon for about 300 n.
m. At this time, the dopant was phosphorus. Then, after performing annealing for activating phosphorus as a dopant, a wafer having a diameter of 150 mm was subjected to diameter reduction processing, and a wafer having a diameter of 200 mm without performing diameter reduction processing was subjected to photolithography. By performing the following steps, a MOS type semiconductor device was manufactured, and evaluation of oxide film reliability characteristics was performed.

【0029】このうち縮径加工を施すウエーハは、加工
をする前にウエーハ保護として、表面にレジストを塗布
し、ダイシングテープを貼り、裏面にダイシングテープ
を貼り付けた。縮径加工後、ウエーハエッジの面取り加
工を行った。縮径加工後、保護膜を除去してフォトリソ
グラフィ工程を行い、MOS型半導体装置を作製し、そ
の酸化膜信頼性特性評価を実施した。
The wafer subjected to the diameter reduction processing was coated with a resist on the front surface, pasted with a dicing tape, and pasted with a dicing tape on the back surface to protect the wafer before processing. After diameter reduction, the wafer edge was chamfered. After the diameter reduction, the protective film was removed and a photolithography process was performed to produce a MOS semiconductor device, and its oxide film reliability characteristics were evaluated.

【0030】その結果を図3、4に示す。図3(a)、
(b)は前記工程にて縮径したものと、縮径せずそのま
まのサイズでそれぞれMOS型半導体装置を作製し、こ
れらのI−V特性を示したもので、縮径加工による不良
等はみられない。同様に図4(a)、(b)は、前記工
程にて縮径したものと、縮径せずそのままのサイズでそ
れぞれMOS型半導体装置を作製し、それらの定電流T
DDB特性を示したもので、縮径加工による初期および
偶発不良等はみられず、縮径加工したウエーハは、酸化
膜耐圧特性評価用として充分使用できるものである。
The results are shown in FIGS. FIG. 3 (a),
(B) shows a MOS type semiconductor device manufactured by reducing the diameter in the above-described process and a MOS type device having the same size without reducing the diameter, and showing the IV characteristics thereof. I can't see it. 4 (a) and 4 (b) show MOS semiconductor devices having the reduced diameter in the above-described process and those having the same size without reducing the diameter, respectively.
It shows DDB characteristics and shows no initial or accidental defects due to diameter reduction processing. The reduced diameter wafer can be sufficiently used for evaluating oxide film breakdown voltage characteristics.

【0031】(実施例2)試料として用いたシリコンウ
エーハは、直径300mmのp/p+エピタキシャルウ
エーハ(ボロンドープ)である。このシリコンウエーハ
にゲート酸化膜(厚さは約25nm)を形成し、ドープ
剤としてリンをドープした多結晶シリコン膜を厚さが約
300nmとなるように堆積した。その後ドープ剤であ
るリンを活性化させるアニールを行い、直径200mm
ウエーハへ縮径加工(偏心縮径)を施したものと、縮径
加工を行わず直径300mmウエーハのままのものとの
2種類を用意した以外は実施例1と同様の条件でMOS
型半導体装置を作製し、酸化膜信頼性特性評価を実施し
た。
Example 2 A silicon wafer used as a sample was a 300 mm diameter p / p + epitaxial wafer (boron doped). A gate oxide film (thickness: about 25 nm) was formed on this silicon wafer, and a polycrystalline silicon film doped with phosphorus as a dopant was deposited to a thickness of about 300 nm. Thereafter, annealing for activating phosphorus as a dopant is performed, and the diameter is 200 mm.
The MOS was manufactured under the same conditions as in Example 1 except that two types of wafers were prepared, ie, a wafer subjected to diameter reduction processing (eccentric diameter reduction) and a wafer having a diameter of 300 mm without performing diameter reduction processing.
A semiconductor device was fabricated, and the oxide film reliability characteristics were evaluated.

【0032】その結果、実施例1と同様、図3、4とほ
ぼ同様の結果を示し、I−V特性も定電流TDDB特性
も共に縮径加工による不良等はみられなかった。従っ
て、縮径加工したウエーハは、酸化膜耐圧特性評価用と
して充分使用できるものである。
As a result, similar to the first embodiment, almost the same results as those shown in FIGS. 3 and 4 were obtained. In both the IV characteristic and the constant current TDDB characteristic, no defect due to the diameter reduction was observed. Therefore, the wafer whose diameter has been reduced can be sufficiently used for evaluating the withstand voltage characteristics of the oxide film.

【0033】なお、本発明は上記実施形態に限定される
ものではない。上記実施形態は例示であり、本発明の特
許請求の範囲に記載された技術的思想と実質的に同一な
構成を有し、同様な作用効果を奏するものは、いかなる
ものであっても本発明の技術的範囲に包含される。
The present invention is not limited to the above embodiment. The above embodiment is an exemplification, and the present invention has substantially the same configuration as the technical idea described in the claims of the present invention, and has the same effect. Within the technical scope of

【0034】例えば、本発明は大口径半導体ウエーハを
縮径した上で、酸化膜信頼特性を評価するものであり、
その縮径加工は上記で例示した方法に限られるものでは
ない。縮径加工を工程のどこで入れるか、どのような方
法によるか等は原則として都合により任意に選択すれば
よい。
For example, the present invention is to evaluate the reliability of an oxide film after reducing the diameter of a large-diameter semiconductor wafer.
The diameter reduction processing is not limited to the method exemplified above. Where in the process the diameter reduction processing is to be performed, in what method, etc., may be arbitrarily selected as a matter of principle.

【0035】[0035]

【発明の効果】以上述べたように、本発明によれば、今
後ますます大口径化する半導体ウエーハのMOS型半導
体装置の品質を評価するに当たって、大口径化に伴う評
価設備の大型化投資を抑え、評価コストの低減が可能と
なるとともに、迅速かつ正確に評価できるので大口径化
する半導体ウエーハの品質向上に極めて有効な手法であ
る。
As described above, according to the present invention, in evaluating the quality of a MOS type semiconductor device of a semiconductor wafer whose diameter is increasing more and more in the future, investment in the enlargement of evaluation equipment accompanying the increase in diameter is required. This is an extremely effective method for improving the quality of a semiconductor wafer having a large diameter because it can suppress the evaluation cost and reduce the evaluation cost, and can perform the evaluation quickly and accurately.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明に係る大口径ウエーハへゲート酸化膜お
よび電極材としてドープ剤をドープした多結晶を堆積し
た後、ウエーハを小口径へ縮径するMOS型半導体装置
の製造工程を示す概略フロー図である。 (a)フロー図、 (b)〜(d)は、各製造工程にお
けるウエーハの形態を示す。
FIG. 1 is a schematic flow chart showing a manufacturing process of a MOS semiconductor device in which a gate oxide film and a polycrystal doped with a dopant as an electrode material are deposited on a large-diameter wafer according to the present invention and the diameter of the wafer is reduced to a small diameter. FIG. (A) Flow diagram, (b) to (d) show the form of the wafer in each manufacturing process.

【図2】本発明に係る大口径ウエーハへゲート酸化膜お
よび電極材として多結晶を堆積した後、ウエーハを小口
径へ縮径し、その後に多結晶へドープ剤をドープするM
OS型半導体装置の製造工程を示す概略フロー図であ
る。 (a)フロー図、 (b)〜(d)は、各製造工程にお
けるウエーハの形態を示す。
FIG. 2 shows a method of depositing a polycrystal as a gate oxide film and an electrode material on a large-diameter wafer according to the present invention, reducing the diameter of the wafer to a small diameter, and then doping the polycrystal with a dopant.
FIG. 3 is a schematic flowchart showing a manufacturing process of an OS type semiconductor device. (A) Flow diagram, (b) to (d) show the form of the wafer in each manufacturing process.

【図3】ゲート酸化膜および電極材として多結晶を堆積
した後、大口径ウエーハを小口径へ縮径したものと、縮
径せずそのままのサイズでそれぞれMOS型半導体装置
を作製し、これらのI−V特性を比較した比較図であ
る。 (a)縮径ウエーハ、 (b)縮径加工なし。
FIG. 3 shows a MOS type semiconductor device in which a large-diameter wafer is reduced to a small diameter after depositing polycrystalline as a gate oxide film and an electrode material, and a MOS type semiconductor device is produced in the same size without reducing the diameter. It is the comparison figure which compared IV characteristic. (A) Wafer with reduced diameter, (b) No diameter reduction processing.

【図4】ゲート酸化膜および電極材として多結晶を堆積
した後大口径ウエーハを小口径へ縮径したものと、縮径
せずそのままのサイズでそれぞれMOS型半導体装置を
作製し、これらの定電流TDDB特性を比較した比較図
である。 (a)縮径ウエーハ、 (b)縮径加工なし。
FIG. 4 shows that a large-diameter wafer is reduced to a small diameter after depositing a polycrystal as a gate oxide film and an electrode material, and a MOS type semiconductor device is produced in the same size without reducing the diameter. FIG. 9 is a comparison diagram comparing current TDDB characteristics. (A) Wafer with reduced diameter, (b) No diameter reduction processing.

【図5】従来のMOS型半導体装置の製造工程を示す概
略フロー図である。
FIG. 5 is a schematic flowchart showing a manufacturing process of a conventional MOS type semiconductor device.

【図6】MOS型半導体装置の酸化膜耐圧特性測定回路
構成を示す回路図である。
FIG. 6 is a circuit diagram showing a configuration of an oxide film breakdown voltage measuring circuit of a MOS type semiconductor device.

【図7】印加電圧におけるステップ電圧の波形を示す波
形図である。
FIG. 7 is a waveform diagram showing a waveform of a step voltage in an applied voltage.

【図8】印加電圧におけるランプ電圧の波形を示す波形
図である。
FIG. 8 is a waveform diagram showing a waveform of a lamp voltage at an applied voltage.

【図9】定電圧TDDB評価における電圧印加と時間の
関係を示す関係図である。
FIG. 9 is a relationship diagram showing the relationship between voltage application and time in constant voltage TDDB evaluation.

【図10】定電流TDDB評価における電圧印加と時間
の関係を示す関係図である。
FIG. 10 is a relationship diagram showing a relationship between voltage application and time in constant current TDDB evaluation.

【符号の説明】[Explanation of symbols]

1…多結晶シリコンゲート電極、 2…ゲート酸化膜、
3…シリコンウエーハ、4…ゲート酸化膜、 5…大口
径ウエーハへ貼り付けた保護テープ、6…縮径後のウエ
ーハ、 7…ゲート酸化膜。
1. Polycrystalline silicon gate electrode 2. Gate oxide film
Reference numeral 3 denotes a silicon wafer, 4 denotes a gate oxide film, 5 denotes a protective tape attached to a large-diameter wafer, 6 denotes a wafer after diameter reduction, and 7 denotes a gate oxide film.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡 哲史 群馬県安中市磯部2丁目13番1号 信越半 導体株式会社半導体磯部研究所内 Fターム(参考) 2G003 AA02 AA10 AB01 AE01 AF01 AH00 AH04 4M106 AA01 AA07 AB02 BA14 BA20 CA14 CA27 CA56 DH04  ────────────────────────────────────────────────── ─── Continuing on the front page (72) Inventor Tetsushi Oka 2-13-1, Isobe, Annaka-shi, Gunma Shin-Etsu Semiconductor Co., Ltd. Inside the Semiconductor Isobe Laboratory F-term (reference) 2G003 AA02 AA10 AB01 AE01 AF01 AH00 AH04 4M106 AA01 AA07 AB02 BA14 BA20 CA14 CA27 CA56 DH04

Claims (8)

【特許請求の範囲】[Claims] 【請求項1】 半導体ウエーハ上に酸化膜と導電膜を順
次形成したMOS型半導体装置の酸化膜信頼性特性評価
方法において、該MOS型半導体装置の半導体ウエーハ
と導電膜との間にある酸化膜に電気ストレスを印加して
酸化膜信頼性特性を測定する際に、少なくとも前記半導
体ウエーハの径を縮径加工した後に評価することを特徴
とする半導体ウエーハ上のMOS型半導体装置の酸化膜
信頼性特性評価方法。
1. A method for evaluating an oxide film reliability characteristic of a MOS type semiconductor device in which an oxide film and a conductive film are sequentially formed on a semiconductor wafer, wherein the oxide film between the semiconductor wafer and the conductive film of the MOS type semiconductor device is provided. Measuring the oxide film reliability characteristics by applying an electric stress to the semiconductor wafer at least after reducing the diameter of the semiconductor wafer. Characteristic evaluation method.
【請求項2】 前記半導体ウエーハの縮径加工は、縮径
前のウエーハの半径の全領域を含むように偏心縮径を行
うことを特徴とする請求項1に記載した半導体ウエーハ
上のMOS型半導体装置の酸化膜信頼性特性評価方法。
2. The MOS type on a semiconductor wafer according to claim 1, wherein the diameter reduction of the semiconductor wafer is performed by eccentric diameter reduction so as to include the entire area of the radius of the wafer before diameter reduction. Method for evaluating oxide film reliability characteristics of semiconductor device.
【請求項3】 前記半導体ウエーハの縮径加工は、ウエ
ーハを加工ダメージから保護するため、有機レジスト膜
またはテープをウエーハの片面もしくは両面に貼着させ
た後に行うことを特徴とする請求項1または請求項2に
記載した半導体ウエーハ上のMOS型半導体装置の酸化
膜信頼性特性評価方法。
3. The method according to claim 1, wherein the step of reducing the diameter of the semiconductor wafer is performed after attaching an organic resist film or a tape to one or both sides of the wafer in order to protect the wafer from processing damage. 3. The method for evaluating the reliability of an oxide film of a MOS semiconductor device on a semiconductor wafer according to claim 2.
【請求項4】 前記半導体ウエーハの縮径加工をする前
に、予めウエーハ上に酸化膜および導電膜を順次形成し
ておき、その後、ウエーハを縮径してMOS型半導体装
置を評価することを特徴とする請求項1ないし請求項3
のいずれか1項に記載した半導体ウエーハ上のMOS型
半導体装置の酸化膜信頼性特性評価方法。
4. An oxide film and a conductive film are sequentially formed on a wafer in advance before diameter reduction processing of the semiconductor wafer, and thereafter, the diameter of the wafer is reduced to evaluate a MOS type semiconductor device. Claims 1 to 3 characterized by the above-mentioned.
7. The method for evaluating the reliability of an oxide film of a MOS semiconductor device on a semiconductor wafer according to any one of the above items.
【請求項5】 前記半導体ウエーハ上に酸化膜および導
電膜を形成する際、該導電膜として多結晶シリコンを使
用し、該多結晶シリコン膜を形成する際には多結晶堆積
と同時にドープ剤をドープすることを特徴とする請求項
1ないし請求項4のいずれか1項に記載した半導体ウエ
ーハ上のMOS型半導体装置の酸化膜信頼性特性評価方
法。
5. When forming an oxide film and a conductive film on said semiconductor wafer, polycrystalline silicon is used as said conductive film, and when forming said polycrystalline silicon film, a dopant is added simultaneously with polycrystalline deposition. 5. The method for evaluating the reliability of an oxide film of a MOS semiconductor device on a semiconductor wafer according to claim 1, wherein the method is performed by doping.
【請求項6】 前記半導体ウエーハ上に酸化膜および導
電膜を形成する際、該導電膜として多結晶シリコンを使
用し、該多結晶シリコン膜形成後、ドープ剤を多結晶膜
にドープすることを特徴とする請求項1ないし請求項4
のいずれか1項に記載した半導体ウエーハ上のMOS型
半導体装置の酸化膜信頼性特性評価方法。
6. When forming an oxide film and a conductive film on the semiconductor wafer, polycrystalline silicon is used as the conductive film, and after forming the polycrystalline silicon film, a dopant is doped into the polycrystalline film. Claims 1 to 4 characterized by the above-mentioned.
7. The method for evaluating the reliability of an oxide film of a MOS semiconductor device on a semiconductor wafer according to any one of the above items.
【請求項7】 前記半導体ウエーハ上に酸化膜および導
電膜を形成する際、該導電膜として多結晶シリコンを使
用し、該多結晶シリコン膜形成後、該半導体ウエーハを
縮径加工し、その後、前記多結晶シリコン膜にドープ剤
をドープすることを特徴とする請求項1ないし請求項4
のいずれか1項に記載した半導体ウエーハ上のMOS型
半導体装置の酸化膜信頼性特性評価方法。
7. When an oxide film and a conductive film are formed on the semiconductor wafer, polycrystalline silicon is used as the conductive film, and after forming the polycrystalline silicon film, the semiconductor wafer is subjected to diameter reduction processing. 5. The polycrystalline silicon film is doped with a dopant.
7. The method for evaluating the reliability of an oxide film of a MOS semiconductor device on a semiconductor wafer according to any one of the above items.
【請求項8】 前記半導体ウエーハ上に酸化膜および導
電膜を形成する際、該導電膜としてAlもしくはAl−
Siを使用し、該導電膜を蒸着もしくはスパッタリング
にて形成することを特徴とする請求項1ないし請求項4
のいずれか1項に記載した半導体ウエーハ上のMOS型
半導体装置の酸化膜信頼性特性評価方法。
8. When forming an oxide film and a conductive film on the semiconductor wafer, the conductive film may be made of Al or Al-
5. The method according to claim 1, wherein said conductive film is formed by vapor deposition or sputtering using Si.
7. The method for evaluating the reliability of an oxide film of a MOS semiconductor device on a semiconductor wafer according to any one of the above items.
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