JP2002182980A - キャッシュメモリにおける漏洩電力の低減方法及び装置 - Google Patents

キャッシュメモリにおける漏洩電力の低減方法及び装置

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Abstract

(57)【要約】 【課題】 キャッシュメモリにおける漏洩電力を低減す
る方法及び装置を提供する。 【解決手段】 キャッシュメモリ300は、各キャッシ
ュラインと関連する2ビット飽和カウンタ320−n
と、Nビットグローバルカウンタ310を含む。さら
に、各キャッシュラインは、主メモリ130の特定のブ
ロックがキャッシュラインに現在格納されていることを
示すタグと、格納されているデータが有効か否かを示す
有効ビットとを含む。カウンタ320における状態遷移
を最小にすることにより動作電力消費を最小にするため
に、いつも1ビットだけが状態変化するようにグレイコ
ーディングを用いる。さらに、カウンタ320を簡単に
し、トランジスタカウントを最小にするために、カウン
タ320は、非同期的に実行することができる。

Description

【発明の詳細な説明】
【0001】
【関連出願のクロスリファレンス】この出願は、200
0年10月25日出願の米国仮出願第60/243,1
73号の恩典を請求するものである。
【0002】
【発明の属する技術分野】本発明は、一般にキャッシュ
メモリデバイスに関し、特に、このようなキャッシュメ
モリにおける漏洩電力を低減する方法及び装置に関す
る。
【0003】
【従来の技術及び発明が解決しようとする課題】キャッ
シュメモリは、多くの外部メモリのメモリアクセス回数
を減少させる。図1は、従来のキャッシュメモリ構成を
示し、キャッシュメモリ120は、1つまたはそれ以上
のプロセッサ110と1つの主メモリ130間に挿入さ
れている。一般に、主メモリ130は、キャッシュメモ
リ120と比べた場合比較的大きく遅い。キャッシュメ
モリ120は、主メモリ130の一部のコピーを含んで
いる。プロセッサ110が、メモリのエリアを読み取ろ
うとする場合、そのメモリの内容がすでにキャッシュメ
モリ120内にあるかどうかを確認するチェックが行な
われる。メモリ内容が、キャッシュメモリ120内にあ
る場合(キャッシュ“ヒット”)、その内容は、プロセ
ッサ110に直接渡される。しかしながら、メモリ内容
がキャッシュメモリ内にない場合は(キャッシュ“ミ
ス”)、典型的には、ある決まった数のワードからなる
主メモリ130のブロックが、キャッシュメモリ120
内に読み込まれ、その後、プロセッサ110に渡され
る。
【0004】キャッシュメモリ120は、CMOS技術
を用いて実行されることがある。しかしながら、CMO
Sデバイスにおいて低電力及び高性能を達成するため
に、CMOSデバイスの駆動電源電圧(Vdd)を減少
させる傾向が増えている。性能を維持するために、駆動
電源電圧の減少は、スレショールド電圧(Vth)の減
少を必要とし、これは、漏洩電力消費を指数関数的に増
加させる。チップトランジスタ数が増え続け、給電した
トランジスタはいずれも、そのスイッチング作業に関係
なく漏洩するので、漏洩電力は、チップの全電力消費に
おいて重大な要因になっていると予想される。チップで
消費される漏洩電力は、3つのプロセッサ世代内のチッ
プの動作電力に匹敵し得ると評価されている。
【0005】漏洩電力を低減する解決法の1つは、未使
用デバイスへの給電を止めることである。エム・ディー
・パウエル(M.D.Powell)等の“ゲートされ
たVdd:ディープ−サブミクロン キャッシュメモリ
における漏洩を低減するための回路技術”,ACM/I
EEE ローパワー エレクトロニクス アンド デザ
インに関する国際シンポジウム(ISLPED)(20
00)や、シ−ヒュン
【0006】ヤン(Se−Hyun Yang)等の
“ディープ−サブミクロン高性能Iキャッシュにおける
漏洩を低減するための集積回路/構成方法”,ACM/
IEEE高性能コンピュータ構成(HPCA)に関する
国際シンポジウム(2000年1月)は、命令キャッシ
ュの大ブロックへの給電を切ることによりスタティック
ランダムアクセスメモリ(SRAM)における電力漏洩
を低減するための、それぞれ、動的に再サイズ化できる
命令(DRI)キャッシュ及びゲート化されたVdd回
路−レベル技術と呼ばれる微小構成技術を提案してい
る。
【0007】エム・ディー・パウエル等及びシ−ヒュン
ヤン等に開示されている技術は、命令キャッシュの漏
洩電力を低減しているが、命令及びデータキャッシュメ
モリの両方における漏洩電力を低減するための方法及び
装置の必要性が存在する。さらに、個々のキャッシュラ
インの電力を除去できるキャッシュメモリにおける漏洩
電力を低減する方法及び装置の必要性も存在する。
【0008】
【課題を解決するための手段】一般に、キャッシュメモ
リにおける漏洩電力を低減する方法及び装置が開示され
る。本発明は、キャッシュラインが将来アクセスされそ
うであると思われるある期間の間非能動になっているこ
れらのキャッシュラインから電力を除去する。減退間隔
と呼ばれる予め定められた時間間隔の間アクセスされな
かったキャッシュラインから電力を除去するキャッシュ
減退技術が使用される。ここに開示されるキャッシュ減
退技術は、キャッシュメモリにおける漏洩電力消費を低
減し、したがって、電力消費が低減されたキャッシュメ
モリをもたらす。本発明のキャッシュライン粒状度は、
漏洩電力のかなりの減少を可能にすると同時に、キャッ
シュの性能のほとんどを保つ。本発明のキャッシュ減退
技術は、データ及び命令キャッシュの両方に、またセッ
ト結合キャッシュに、さらにマルチレベル キャッシュ
階層に首尾良く適用することができる。
【0009】減退間隔は、対応するキャッシュラインが
アクセスされるたびにリセットされるタイマを用いて維
持される。減退間隔は、それぞれ、性能を増大させるか
または電力を節約するのに望ましいように増加または減
少することができるように、減退間隔の動的調整を可能
にするために変更することができる。減退間隔タイマ
が、指定された減退間隔を越えると、キャッシュライン
への電力は除去される。キャッシュラインへの電力が除
去されると、データフィールドの内容と、タグフィール
ドは、劣化する(多分論理値を失う)ことが許され、キ
ャッシュラインと関連する有効ビットがリセットされ
る。キャッシュラインが本発明により給電停止された後
でアクセスされると、(有効ビットがリセットされてい
るので)キャッシュミスを招き、キャッシュラインは再
び給電され、データは、メモリ階層の次のレベルから得
られる。
【0010】本発明のより完全な理解ばかりでなく、本
発明のさらなる特徴及び利点は、以下の詳細な説明及び
図面の参照により得られる。
【0011】
【発明の実施の形態】図2は、図1の従来のキャッシュ
メモリ120の構造をより詳細に示す。図2に示される
ように、キャッシュメモリ120は、Kワード各々のC
キャッシュラインからなる。キャッシュメモリ120の
ライン数は、一般に、主メモリ130におけるブロック
数よりかなり少ない。いつでも、主メモリ130のブロ
ックの一部は、キャッシュメモリ120のライン中に存
する。キャッシュメモリ120における個々のライン
は、主メモリ130の特定のブロックに対して専用とす
ることができない。したがって、図2に示されるよう
に、各キャッシュラインは、主メモリ130の特定のブ
ロックが現在キャッシュ120の格納されていることを
示すタグを含む。さらに、各キャッシュラインは、格納
されているデータが有効か否かを示す有効ビットも含
む。
【0012】本発明は、減退間隔と呼ばれる予め定めら
れた時間間隔の間アクセスされなかったキャッシュライ
ンから電力を除去するキャッシュ減退技術を提供する。
減退間隔は、それぞれ、性能を増大させるかまたは電力
を節約するのに望ましいように増加または減少すること
ができるように、減退間隔の動的調整を可能にするため
に可変することができる。
【0013】ここで説明されるキャッシュ減退技術は、
キャッシュにおける漏洩電力消費を低減する。減退間隔
以内にアクセスされなかったキャッシュラインへの電力
は切られる。本発明により給電が停止されたキャッシュ
ラインが、その後アクセスされると、キャッシュミスを
招き、ラインは給電され、データは、メモリ階層の次の
レベルから呼び出される。本発明は、当業者には明らか
なように、メモリ階層のどのレベルでも使用できること
が注目される。このキャッシュライン粒状度を用いて電
力を制御することにより、本発明は、漏洩電力のかなり
の減少を達成すると同時に、キャッシュの性能のほとん
どを保つ。減退キャッシュは、等しいミス率のキャッシ
ュよりかなり小さい有効給電サイズを持つことができ
る。かけがえとして、小さなキャッシュの有効給電サイ
ズを有する減退キャッシュは、より良く実行する。
【0014】さらに、減退キャッシュの全性能は、電力
消費が論点ではない場合の厳しいアプリケーションに利
用可能である。減退キャッシュのこのフレキシビリティ
は、バッテリ給電式コンピュータに特に有効である。本
発明のキャッシュ減退技術は、データ及び命令キャッシ
ュの両方に首尾良く適用可能である。CPUの近づく世
代における漏洩電力の需要性の増大と、オンチップメモ
リのサイズの増大に伴って、キャッシュ減退は、漏洩電
力消費を低減する有効な構造ツールとすることができ
る。
【0015】前に示されているように、エム・ディー・
パウエル等には、命令キャッシュの部分を給電停止し、
キャッシュを再サイズ化して、漏洩電力をかなり低減す
る技術が開示されている。本発明は、より細かい粒状度
(キャッシュライン粒状度)を伴うが再サイズ化しない
データキャッシュの部分から電力を除去する。本発明
は、多くのキャッシュフレームが、不十分に使用され、
したがって、性能に影響を与えることなくオフにするこ
とができるという事実に頼っている。一般に、本発明
は、将来アクセスされそうであると思われる、指定され
た減退間隔の間アクセスされなかったキャッシュライン
への給電を停止することを企てる。
【0016】同じキャッシュラインへのほとんどの連続
するアクセスは、時間的に接近した間隔(時間位置)に
あるので、ある時間の間アクセスされなかったキャッシ
ュラインは、さらにアクセスされないか、または、非常
に遠い将来にアクセスされるだろういくつかのキャッシ
ュラインの1つとなるかのどちらかである。したがっ
て、本発明は、キャッシュラインが減退間隔以内にアク
セスされる限りは、キャッシュラインへの電力を維持す
る。さらに以下に説明されるように、各キャッシュライ
ンへの最後のアクセスからの減退間隔の経過は、デジタ
ルまたはアナログ的実施例を用いて検出することができ
る。
【0017】本発明は、キャッシュライン減退が、キャ
ッシュのミス率を増すだろうということを認める。換言
すれば、いくつかのラインは、アクセスされる前、本発
明により給電がオフにされる。しかしながら、減退キャ
ッシュのミス率は、そのサイズが減退キャッシュの平均
給電サイズと合っているより小さいキャッシュよりさら
に小さい。減退キャッシュを見る他の方法は、漏洩電力
効率見通しからであり、この場合、減退キャッシュの平
均給電サイズは、等しいミス率のキャッシュより小さ
い。
【0018】デジタル的実施例 キャッシュラインアクセスの新しさは、キャッシュライ
ンへの各アクセス時にクリアされ、決まった時間間隔で
周期的にインクリメントされるデジタルカウンタで表わ
すことができる。カウンタは、指定されたカウントに達
すると、飽和し、対応するキャッシュラインへの電力
(または接地)を除去する。
【0019】減退間隔は、数万または数10万サイクル
のオーダーとなる傾向があることが観測されている。し
たがって、妥当な減退間隔に必要なサイクル数は、カウ
ンタがサイクルをカウントすることをできなくさせる
(必要なカウンタビットが多すぎる)。したがって、必
要なビット数は、かなり粗いレベルで、例えば数千サイ
クル毎に、カウンタが“チックする”ことにより減らす
ことができる。グローバルサイクルカウンタを用いて、
より小さいキャッシュラインカウンタのチックを提供す
ることができる。キャッシュライン当たりの2ビットカ
ウンタは、4つの量子化カウンタレベルで十分な分解能
を提供するというシミュレーションが示された。例え
ば、キャッシュラインが、最も最近のアクセスに続いて
10,000クロックサイクルの間給電停止されるべき
である場合、4つの量子化カウンタレベルは各々、2,
500サイクルに対応する。
【0020】図3は、本発明によるキャッシュメモリ3
00のデジタル的実施例を示す。図3に示されるよう
に、キャッシュメモリ300は、各キャッシュラインと
関連する2ビット飽和カウンタ320−n(以後、ひと
まとめにしてカウンタ320と呼ぶ)と、Nビットグロ
ーバルカウンタ310を含む。さらに、各キャッシュラ
インは、主メモリ130の特定のブロックがキャッシュ
ラインに現在格納されていることを示すタグと、格納さ
れているデータが有効か否かを示す有効ビットとを含
む。電力を節約するために、グローバルカウンタ310
は、例えばバイナリリップル カウンタとして実行する
ことができる。追加のラッチ(図示しない)は、グロー
バルカウンタ310と比較される最大カウント値を保持
している。グローバルカウンタ310は、最大値に達す
るとリセットされ、1クロックサイクルT信号が、グロ
ーバルタイム信号分配ライン330上に発生する。最大
カウントラッチ(図示しない)は切り換わらず、動作電
力消費の一因とならない。一般に、小数のキャッシュラ
インカウンタを用いた平均に基づき、サイクル毎に切り
換わることが予想されるビットはごく少ない。
【0021】カウンタ320における状態遷移を最小に
することにより動作電力消費を最小にするために、本発
明の模範的なデジタル的実施例は、いつも1ビットだけ
が状態変化するようにグレイコーディングを用いる。さ
らに、カウンタ320を簡単にし、トランジスタカウン
トを最小にするために、カウンタ320は、非同期的に
実行することができる。さらなる変形では、カウンタ3
10,320は、シフトレジスタとして実行することが
できる。図4は、模範的なデジタル的実施例において各
キャッシュラインに必要な回路400を示す。各キャッ
シュラインは、図5に示す状態マシンを実行する回路を
含む。
【0022】図5は、2つの入力(WRD及びT)を有
するグレイコードカウンタ320を飽和させる模範的な
2ビット(S0,S1)の状態線図を提供する。Tは、
その期間を外部的に調整して異なるプログラムに適する
異なる減退間隔を提供することができる行儀の良いデジ
タル信号である。第2の状態マシン入力は、キャッシュ
ラインアクセス信号WRDであり、この信号は、アドレ
スから復号され、キャッシュメモリ300以内の特定の
列を選択するのに使用されるのと同じ信号(例えば、W
ORD−LINE信号)である。図5に示されるよう
に、状態遷移は、2つの入力信号T及びWRDの変化を
非同時に生じる。T及びWRDは、行儀の良い信号なの
で、準安定性問題はない。ただ1つの出力は、キャッシ
ュラインスイッチ状態PowerOFF(POOFF)
となる。キャッシュラインは、リセットされ、キャッシ
ュラインがアクセスされるたびに状態00に戻る。
【0023】キャッシュラインへの電力がオフされると
(状態10)、キャッシュ減退は、キャッシュラインと
関連するデータ及び対応するタグフィールドを電源から
切断する。キャッシュラインからの電力の除去は、キャ
ッシュ回路の休止と重大な関係を有する。詳細には、給
電が停止されたキャッシュラインへの最初のアクセス
は、 1.キャッシュミスとなり、(なぜなら、データ及びタ
グが電力なしに改悪されるかもしれないので) 2.対応するカウンタ320−iをリセットし、キャッ
シュラインの電力を回復させ(すなわち、図4による減
退メカニズムを再スタートさせ)、 3.電力が回復した後、キャッシュライン回路が安定す
るまでの時間の間、遅延されるべきである(主メモリへ
の固有のアクセスタイムは、多くの状況において十分な
遅延とすべきである)。
【0024】これらの必要条件を満足するために、本発
明は、図6に示されるように、キャッシュラインの有効
ビットを減退メカニズムの一部として使用する。図6
は、本発明によるキャッシュライン電力制御を示す。第
一に、図6に示される回路は、有効ビットが(カウンタ
と同様に)常に給電されていることを保証する。第二
に、図6に示される回路は、減退メカニズムで0(無
効)にリセットされるように、有効ビットのリセット能
力を提供する。PowerOFF信号は、有効ビットを
クリアする。したがって、給電が停止されたキャッシュ
ラインへの最初のアクセスは、常に、タグの内容にかか
わらずミスとなる。より低いメモリ階層からこのミスを
満足するのが、有効ビットを回復する唯一の方法なの
で、再び給電されたキャッシュラインは、安定させるの
に十分な時間がある。さらに、その間に多分改悪されて
いるデータを読みとることができる、(このキャッシュ
ラインへの)他のアクセスはない。
【0025】デジタル的実施例は、オペレーティングシ
ステム(OS)によって、またはグローバルサイクルカ
ウンタ310を介する何か他のハードウェアランタイム
監視システムによって、ランタイムで制御することがで
きる。OSまたは他のシステムは、グローバルカウンタ
310の期間(Tperiod)をセットして、コンピュータ
システムの実行するアプリケーションの要求及び電力消
費必要条件とにしたがう望ましい減退間隔を発生させる
ことができる。減退間隔を調整するために、プロファイ
リング及び/またはランタイム監視を用いることができ
る。また、減退間隔が、各キャッシュラインに関して個
別に調整される場合は、適応方式を使用することもでき
る。各キャッシュラインの外来の減退ミスを監視するこ
とにより、減退間隔は、誤りを繰り返さないように調整
することができる。したがって、アプリケーション毎を
基本として減退間隔を設定する必要なしに、良好な性能
が可能となる。
【0026】アナログ的実施例キャッシュラインアクセ
スの新しいものは、かけがえとして、図7に示されるよ
うにコンデンサ710の充放電のような事象を用いて実
行することができる。したがって、キャッシュラインが
アクセスされるたびに、コンデンサは接地される。キャ
ッシュラインがしばしばアクセスされる普通のケースで
は、コンデンサは放電される。時間がたつと、コンデン
サは、Vddに接続された抵抗720を介して充電され
る。充電が、十分に高いレベルに達すると、電圧コンパ
レータ730は、この充電を検出し、PowerOFF
信号を発生し、対応するキャッシュライン(データビッ
ト及びタグビット)から電源を切断する。
【0027】RC時定数は変更できない(コンデンサ及
び抵抗の作成されたサイズによって決定される)が、電
圧コンパレータ630のバイアスを調整して、異なるプ
ログラムの時間的アクセスパターンに適応させることが
できる。アナログ的実施例は、本質的にノイズに敏感で
あり、また処理技術にも敏感であり、デジタル回路の合
図で非同期的に状態変化することができる。電圧コンパ
レータを同期的にサンプリングする方法は、準安定性を
避けるために使用することができる。
【0028】本発明のアナログ的実施例は、ダイナミッ
クランダムアクセスメモリ(DRAM)技術に特に適し
ており、ここでは、データは、以下に説明されるように
コンデンサへの電荷として格納される。DRAM実施例
では、格納されたデータ電荷は、自然に減退し、充電し
なければならない。データの有効性は、対応する格納さ
れたデータ電荷より早く減退する有効ビットで保証され
る。したがって、有効ビットの減退は、本発明による減
退カウンタに対応させることができる。
【0029】スタティック及びダイナミックランダムア
クセスメモリハイブリッド本発明のキャッシュ減退技術
は、ここの開示に基づいて当業者に明らかになるよう
に、スタティック及びダイナミックメモリ構成の両方を
含むハイブリッドメモリ技術に適用することができる。
ハイブリッドメモリへの本発明の適用は、接地へのパス
のない4トランジスタメモリセルを使用する減退キャッ
シュを用いて示される。
【0030】従来のSRAM回路が、ディープ−サブミ
クロン技術においてキャッシュのデザインに使用された
場合、静的な電力消費は明白な関心事となる。エム・デ
ィー・パウエル(M.D.Powell)等の“ゲート
されたVdd:ディープ−サブミクロン キャッシュメ
モリにおける漏洩を低減するための回路技術”,ACM
/IEEE ローパワー エレクトロニクス アンド
デザインに関する国際シンポジウム(ISLPED)
(2000)に説明されているもののような、SRAM
ベースのキャッシュメモリを伴うアプリケーションにお
いてこの電力消費を低減する試みは、個々のキャッシュ
ラインの接地への(電源電圧からの)電流路をゲートす
る(または、切る)回路設計技術を用いている。これら
の技術は、接地への電流をある程度止めるのに有効であ
るが、各キャッシュラインへの電流路をゲートするのに
必要な追加の周辺回路から生じる領域ー性能トレードオ
フを有する。
【0031】しかし、文献に見られないが、キャッシュ
設計において明白な電力利点を持つと思われる方法は、
ケー・スタイン(K.Stein)等の“単一トランジ
スタメモリセル用記憶アレイ及びセンス/リフレッシュ
回路”,IEEE Journal of Solid
State Circuits,Vol.SC−7,
NO.5,336−340(October 197
2)に説明されているもののような、マルチトランジス
タDRAMセルの使用である。この種のDRAMセル、
特にセル当たり4個のトランジスタを用いるDRAMセ
ル(4T−DRAM)は、接地への(電源電圧からの)
パスを持っておらず、したがって、接地への電流路をゲ
ートする追加回路を必要としない。4T−DRAMのセ
ルサイズは、4個のトランジスタを必要とするだけなの
で、SRAMセルより小さい。また、接地へのパスのな
い4T−DRAMセルは、上述のように、多少DRAM
メモリセルのデータ減退をまねる電子的な電荷減退を有
する。4T−DRAMセルは、電源電圧及び接地に接続
されたSRAMメモリセルと同様に、それらをオフに
“切り換える”必要性なしに、時間がたつと自然に減退
する。その点で、それらは、DRAMセルと同様にふる
まう。
【0032】したがって、本発明の他の態様によれば、
キャッシュ減退メカニズムは、ここに説明されているS
RAM減退メカニズムと同様な4T−DRAMキャッシ
ュについて開示される。この減退メカニズムは、メモリ
セルの値が、(これはこのデザインでは不必要なので、
キャッシュラインのメモリセルを“オフに切り換える”
よりむしろ)それらの固有の減退のため信頼できなくな
る時を示すのに用いられる。
【0033】キャッシュラインの4T−DRAMセル
は、キャッシュラインが書き込まれた時の論理値(0及
び1)を保持するように充電される。これらのセルは、
時間がたつと減退して、電荷を失う。セルは、アクセス
されるたびに、正しい論理値に自動的に充電される。し
かしながら、何もアクセスがなく、長時間経過すると、
メモリセルは、信頼できなくなるポイントまで減退し、
相当なエラーなしに正しい論理値を回復することができ
ない。アクセスされたセルがまだ信頼できる安全期間を
確立することができる。(ミリ秒のオーダーの)この期
間の正確な値は、メモリセルを製造するのに用いられる
集積回路(IC)処理の特性に依存する。
【0034】この場合の減退メカニズムの目的は、最後
のアクセス後の安全期間の終わりに信号を出すことであ
る。この場合の最大減退間隔は、安全期間に等しくな
る。SRAMキャッシュと同様の有効ビットを用いて、
キャッシュラインが無効と思われることを示すことがで
きる。有効ビットは、メモリセルの残部で減退すべきで
なく、常に信頼できるものであるべきである。有効ビッ
トは、標準的な6トランジスタSRAMセルとして製造
されるか、または、その信頼性を保証するために定期的
にリフレッシュされる。(上記のSRAMキャッシュ減
退に説明されたように有限状態マシンとして実行され
る)キャッシュライン毎の減退カウンタは、キャッシュ
ラインへの最後のアクセスの時から時間をカウントす
る。安全期間の終わりに、減退カウンタは、有効ビット
をリセットして、データが無効であることを示す。
【0035】4T−DRAMのメモリセルは、(DRA
Mメモリセルと同様に)特定の速度で放電するので、安
全期間の終わりよりどんなに早くキャッシュラインを
“減退させ”、無効にしても恩恵はない。安全期間は、
(数100MHzのプロセッサクロックに対して数10
万サイクルに翻訳するミリ秒のオーダーで)大きいの
で、局部キャッシュライン減退カウンタは、非常に粗粒
に(すなわち、非常に低い分解能に)することができ
る。グローバルカウンタは、安全期間の半分の期間でチ
ックする。1ビット局部カウンタは、図10に示される
有限状態マシンを実行する。次のクローバルチックパル
スに関するキャッシュラインへの最後のアクセスは分か
らないので、減退間隔は、半分の安全期間から全安全期
間までの範囲となる。平均では、1ビット減退カウンタ
の減退間隔は、安全期間の3/4となる。
【0036】図9は、4トランジスタを含む模範的な4
T−DRAMメモリセル(ビット)を示す。WRDは、
セルにアクセスする時に使用されるワードラインであ
る。B及びB−BARは、セルの値を読み書きするビッ
トラインである。4T−DRAMメモリセルは、普通の
6トランジスタSRAMメモリセルに直接取って代わ
る。図10は、図9の4T−DRAMキャッシュライン
を減退させるために使用される1ビット局部キャッシュ
ラインカウンタの状態線図を示す。
【0037】ライト−バックキャッシュ実施例 ライト−バックキャッシュ構成を使用するプロセッサ
は、主メモリの対応する位置を更新することなく新しい
値でキャッシュを更新することができる。したがって、
キャッシュラインの減退間隔が達せられると、キャッシ
ュラインは、修正されたデータが主メモリの適当な位置
に書き込まれるまで、本発明にしたがって給電停止され
ない。したがって、図8に示されるように、有効ビッ
ト、タグ及びデータのフィールドを持つことに加えて、
キャッシュ800の各キャッシュラインは、所定のキャ
ッシュラインに格納されている値が、タグで確認される
ように、主メモリの適当な位置に戻って書き込まれる必
要がある場合を示す“ダーティビット”識別子を任意に
維持する。ダーティビットは、キャッシュが、主メモリ
の対応する位置を更新することなく新しい値で更新され
るたびに、プロセッサで設定される。
【0038】他の変形では、グローバルサイクルカウン
タ310より供給されるグローバルタイム信号Tは、あ
るキャッシュラインカウンタから他のキャッシュライン
カウンタへ(または、あるカウンタ群から他のカウンタ
群へ)縦続接続して、ライトーバックキャッシュ実施例
における“ダーティ”キャッシュラインの“ライティン
グバック”を分配するができる。したがって、所定のキ
ャッシュライン(または、キャッシュライン群)は、も
し必要ならば、グローバルタイム信号Tを次のキャッシ
ュライン(または、キャッシュライン群)へ渡す前に、
主メモリに戻って書き込む。このように、グローバルタ
イム信号Tの分配の縦続接続は、グローバルカウンタ3
10からの1カウントと関連する減退を広げる。
【0039】本発明の減退回路に起因して消費されるさ
らなる動作電力は、その負荷静電容量及びトランジスタ
スイッチング作用の結果に比例する。ここで説明される
デジタル的実施例に関して、110以下のトランジスタ
は、平均してサイクル毎に切り換わる。減退回路全体
は、非常に少数のトランジスタ、すなわち、グローバル
カウンタ用の数100プラス局部キャッシュラインカウ
ンタ毎に30以下のトランジスタを含む。全局部カウン
タは、Tパルス毎に値を変更する。しかしながら、これ
は、(グローバルカウンタの期間に等しい)非常に粗い
間隔で起こる。とはいえ、キャッシュラインへのアクセ
スにより局部カウンタをリセットするのは、心配の原因
にならない。キャッシュラインが激しくアクセスされる
場合は、カウンタは、その初期値から変わる機会がない
ので、それをリセットするのは、どんな動作電力も消費
しない(カウンタのトランジスタはどれも切り換わらな
い)。電力が消費されるケースは、グローバルカウンタ
の少なくとも1期間の間休止されたキャッシュラインへ
のアクセスである。本発明で使用される2ビットカウン
タ全部にわたって、平均でサイクル当たり1ビット以下
の遷移が存在することが観測されている。したがって、
減退回路の動作電力消費は、多分数100万のトランジ
スタを含むチップの他の部分で消費される動作電力と比
べた場合無視できる。
【0040】マルチレベルキャッシュ階層におけるキャ
ッシュ減退 多くのシステムは、比較的小さくて早いレベル1(L
1)キャッシュと、1以上のレベルのだんだん大きくて
遅くなるキャッシュ、レベル2(L2)、レベル3(L
3),...レベルN(LN)とからなるマルチレベル
キャッシュ階層を用いている。典型的には、階層中でよ
り遅い、より大きいキャッシュは、さらに離れているさ
らに少ないアクセスに会う(なぜなら、プロセッサのア
クセスの流れは、高い方のレベルにおけるヒットでフィ
ルタされるからである)。各レベルの減退間隔は、それ
に応じたサイズにされるべきである(すなわち、より大
きい低レベルキャッシュにはより大きい減退間隔とす
る。)減退間隔は、チック信号(T)期間の適切な選択
によるサイズにされる。
【0041】キャッシュ階層へのマルチレベル包含は、
高い方のレベルのキャッシュ(例えば、L1)の内容
が、そのすぐ下のレベルのキャッシュ(例えば、L2)
の内容の小セットであることを保証する。マルチレベル
包含は、多くのデザインで実施されている。マルチレベ
ル包含を実施していないキャッシュ階層では、キャッシ
ュラインは、異なるレベルのキャッシュにおい徹個別的
に減退させることができる。例えば、L2中のデータ
は、L1中の存在と無関係に減退させることができる。
マルチレベル包含が実施されているキャッシュ階層で
は、減退メカニズムは包含を保つように修正されなけれ
ばならない。
【0042】典型的に、マルチレベル包含が実施されて
いるキャッシュ階層では、あらゆるキャッシュライン
(L1を除く全レベル)における包含ビットは、キャッ
シュラインデータがさらに上のレベルに存在しているか
否かを示す。階層レベル中の異なるサイズのキャッシュ
ラインの場合には、複数の包含ビットを使用して、さら
に上のレベルに存在する、キャッシュラインの正確な部
分を示すことができる。例えば、L1ラインサイズが3
2バイトでありかつL2ラインサイズが128バイトで
ある場合は、L2キャッシュライン中の4個の包含ビッ
トが、データ包含を正確に表わすために用いられる。本
発明の減退メカニズムは、包含ビットが、さらに上のレ
ベル中の同じデータの存在を示している場合に、そのデ
ータフィールドだけが減退するのを許され、タグフィー
ルドは許されないように修正される。タグフィールド
は、給電オンされたままであり、したがって、さらに上
のレベルに存在するデータのプレースホルダを保存す
る。マルチレベル包含は、タグのみのために維持され
る。より高いレベル中に存在しないキャッシュラインの
減退は、正常に進行する。給電オンされているタグのみ
を有するキャッシュラインへのアクセスは、ミスとな
る。マルチレベル包含を保存する他の解決法は、より高
いレベルでも減退された場合のみ、キャッシュラインの
減退を許すことである。より高いレベルに存在しないキ
ャッシュラインの減退は、正常に進行する。
【0043】ここに図示され、説明された実施例及び変
形は、本発明の原理の単なる例示であり、種々の修正が
本発明の範囲及び精神から逸脱することなく当業者によ
り実行され得ることが理解されるべきである。
【図面の簡単な説明】
【図1】従来のキャッシュ構成を示す図である。
【図2】図1の従来のキャッシュメモリの構造をより詳
細に示す図である。
【図3】本発明によるキャッシュメモリのデジタル的実
施例を示す図である。
【図4】図3の模範的なデジタル的実施例における各キ
ャッシュライン用の模範的回路を示す図である。
【図5】図3及び図4の模範的2ビットカウンタの状態
線図である。
【図6】本発明のキャッシュライン電力制御態様を示す
ブロック図である。
【図7】本発明によるキャッシュメモリ用の減退カウン
タのアナログ的実施例を示す図である。
【図8】本発明による他のキャッシュメモリの構造を示
す図である。
【図9】接地へのパスを備えていない4トランジスタハ
イブリッドSRAM/DRAMメモリセルを示す図であ
る。
【図10】減退4T−DRAMキャッシュラインに使用
される1ビットカウンタの状態線図を示す図である。
フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) G11C 11/401 G11C 11/34 371Z 11/406 363N (72)発明者 ステファノス カクシラス アメリカ合衆国 07302 ニュージャーシ ィ,ジャーシィ シティ,ジャーシィ ア ヴェニュー 448,アパートメント 3 (72)発明者 フィリップ ダブリュ. ディオデトー アメリカ合衆国 08802 ニュージャーシ ィ,アズバリー,アンダーソン ロード 258 (72)発明者 ハーバート ラエ マックレラン,ジュニ ヤ アメリカ合衆国 07901 ニュージャーシ ィ,サミット,ケント プレイス ブウル ヴァード 83 (72)発明者 ギリジャ ナーリカー アメリカ合衆国 07310 ニュージャーシ ィ,ジャーシィ シティ,ワシントン ブ ウルヴァード 3251 Fターム(参考) 5B005 JJ21 MM01 NN43 NN45 UU24 UU31 VV01 5M024 AA06 BB22 BB26 BB37 BB39 CC04 EE10 EE12 GG04 JJ05 JJ22 PP01 PP02 PP03 PP10

Claims (35)

    【特許請求の範囲】
  1. 【請求項1】 主メモリからの値を記憶する複数のキャ
    ッシュラインと、 該複数のキャッシュラインの各々と関連するタイマとを
    含み、 該タイマの各々は、減退間隔後に該関連キャッシュライ
    ンへの電力を除去する信号を制御するように構成される
    キャッシュメモリ。
  2. 【請求項2】 請求項1記載のキャッシュメモリにおい
    て、所定のキャッシュラインと関連するタイマは、該関
    連キャッシュラインがアクセスされるたびにリセットさ
    れるキャッシュメモリ。
  3. 【請求項3】 請求項1記載のキャッシュメモリにおい
    て、前記減退間隔は変更可能であるキャッシュメモリ。
  4. 【請求項4】 請求項3記載のキャッシュメモリにおい
    て、前記可変減退間隔は、性能を増すために広くするこ
    とができるキャッシュメモリ。
  5. 【請求項5】 請求項3記載のキャッシュメモリにおい
    て、前記減退間隔は、電力を節約するために減じること
    ができるキャッシュメモリ。
  6. 【請求項6】 請求項3記載のキャッシュメモリにおい
    て、前記可変減退間隔は、コンパレータの基準値を調整
    することにより実行されるキャッシュメモリ。
  7. 【請求項7】 請求項3記載のキャッシュメモリにおい
    て、前記可変減退間隔は、コンパレータのバイアスを調
    整することにより実行されるキャッシュメモリ。
  8. 【請求項8】 請求項1記載のキャッシュメモリにおい
    て、前記タイマはkビットタイマであり、前記タイマ
    は、グローバルNビットカウンタからのチックを受け取
    り、kはNより小さいキャッシュメモリ。
  9. 【請求項9】 請求項1記載のキャッシュメモリにおい
    て、前記タイマは、kビットタイマであり、前記タイマ
    は、どんな供給源からのチックも受け取るキャッシュメ
    モリ。
  10. 【請求項10】 請求項1記載のキャッシュメモリにお
    いて、前記タイマは、カウンタとして論理的に作用でき
    るどんなk状態有限状態マシン(FSM)でも良いキャ
    ッシュメモリ。
  11. 【請求項11】 請求項1記載のキャッシュメモリにお
    いて、さらに、前記電力が前記減退間隔後に前記関連キ
    ャッシュラインから除去される前に、前記キャッシュラ
    インの内容を主メモリに戻して書き込まなければならな
    い時を示す、前記キャッシュラインの各々と関連するダ
    ーティビットを含むキャッシュメモリ。
  12. 【請求項12】 請求項11記載のキャッシュメモリに
    おいて、前記複数のキャッシュラインと関連する1つ以
    上の前記タイマは、前記主メモリへの戻し書き込みを分
    配するために縦続接続されるキャッシュメモリ。
  13. 【請求項13】 請求項1記載のキャッシュメモリにお
    いて、前記関連キャッシュラインからの電力の除去は、
    前記キャッシュラインと関連する有効フィールドをリセ
    ットするキャッシュメモリ。
  14. 【請求項14】 請求項1記載のキャッシュメモリにお
    いて、前記信号は、さらに、全キャッシュラインからの
    電位を除去するように構成されるキャッシュメモリ。
  15. 【請求項15】 請求項1記載のキャッシュメモリにお
    いて、給電が停止されたキャッシュラインへの最初のア
    クセスは、キャッシュミスとなり、前記対応するタイマ
    をリセットし、前記キャッシュラインへの電力を回復さ
    せるキャッシュメモリ。
  16. 【請求項16】 請求項1記載のキャッシュメモリにお
    いて、給電が停止されたキャッシュラインへの最初のア
    クセスは、電力が回復された後に前記キャッシュライン
    を安定させる期間だけ遅延されるキャッシュメモリ。
  17. 【請求項17】 請求項1記載のキャッシュメモリにお
    いて、前記タイマは前記減退間隔に対応する予め定めら
    れた電圧を検出するアナログ装置であるキャッシュメモ
    リ。
  18. 【請求項18】 請求項1記載のキャッシュメモリにお
    いて、前記キャッシュメモリは、マルチレベルキャッシ
    ュメモリであり、さらに、前記キャッシュラインの各々
    と関連する1つ以上の包含ビットを含み、該包含ビット
    は、前記キャッシュラインに記憶されているデータがさ
    らに上のレベルに存在しているか否かを示し、前記電力
    は、該包含ビットがさらに上のレベルにおける同一デー
    タの存在を示している場合に、前記減退間隔後に前記キ
    ャッシュラインと関連するデータフィールドからのみ除
    去されるキャッシュメモリ。
  19. 【請求項19】 請求項1記載のキャッシュメモリにお
    いて、前記キャッシュメモリはマルチレベルキャッシュ
    メモリであり、前記電力は、前記電力が該マルチレベル
    キャッシュメモリの対応するさらに上のレベルで除去さ
    れる場合のみ、前記減退間隔後にキャッシュラインから
    除去されるキャッシュメモリ。
  20. 【請求項20】 複数のキャッシュラインを有するキャ
    ッシュメモリにおける漏洩電力を低減する方法であっ
    て、 該キャッシュラインの各々のためのタイマを用意するス
    テップと、 該キャッシュラインがアクセスされるたびに、該タイマ
    をリセットするステップと、 減退間隔後に該関連キャッシュラインから電力を除去す
    るステップとを含む方法。
  21. 【請求項21】 請求項20記載の方法において、前記
    減退間隔は変更可能である方法。
  22. 【請求項22】 請求項20記載の方法において、前記
    タイマはkビットタイマであり、前記タイマは、グロー
    バルNビットカウンタからのチックを受け取り、kはN
    より小さい方法。
  23. 【請求項23】 請求項20記載の方法において、さら
    に、前記電力が前記減退間隔後に前記関連キャッシュラ
    インから除去される前に、前記キャッシュラインの内容
    が主メモリに戻って書き込まれなければならない時を示
    す、前記キャッシュラインの各々と関連するダーティビ
    ットを評価するステップを含む方法。
  24. 【請求項24】 請求項20記載の方法において、前記
    関連キャッシュラインから電力を除去するステップは、
    さらに、前記キャッシュラインと関連する有効ビットを
    リセットするステップを含む方法。
  25. 【請求項25】 請求項20記載の方法において、給電
    が停止されたキャッシュラインへの最初のアクセスは、
    さらに、キャッシュミスを確立し、前記対応するタイマ
    をリセットし、前記キャッシュラインへの電力を回復す
    るステップを含む方法。
  26. 【請求項26】 請求項20記載の方法において、給電
    が停止されたキャッシュラインへの最初のアクセスは、
    さらに、電力が回復された後、前記キャッシュラインが
    安定するまでの適当な時間だけ前記アクセスを遅延する
    ステップを含む方法。
  27. 【請求項27】 主メモリからの値を記憶する複数のキ
    ャッシュラインと、該複数のキャッシュラインの各々と
    関連するタイマとを含み、 該キャッシュラインは各々、1つ以上のダイナミックラ
    ンダムアクセスメモリ(DRAM)セルを含み、 該DRAMセルは各々、該キャッシュラインがアクセス
    されるたびにリフレッシュされ、 該DRAMセルは各々、安全期間の間該値を確実に記憶
    し、 前記タイマは各々、該安全期間後に該キャッシュライン
    と関連する有効ビットをリセットする信号を制御するキ
    ャッシュメモリ。
  28. 【請求項28】 請求項27記載のキャッシュメモリに
    おいて、前記安全期間は、前記DRAMセルを製造する
    のに使用される集積回路(IC)処理の特性に基づいて
    確立されるキャッシュメモリ。
  29. 【請求項29】 請求項27記載のキャッシュメモリに
    おいて、前記DRAMセルは、4−T DRAMセルと
    して具体化されるキャッシュメモリ。
  30. 【請求項30】 請求項27記載のキャッシュメモリに
    おいて、前記タイマはkビットタイマであり、前記タイ
    マは、グローバルNビットカウンタからのチックを受け
    取り、kはNより小さいキャッスメモリ。
  31. 【請求項31】 請求項27記載のキャッシュメモリに
    おいて、前記タイマは、kビットタイマであり、前記タ
    イマは、どんな供給源からのチックも受け取るキャッシ
    ュメモリ。
  32. 【請求項32】 請求項27記載のキャッシュメモリに
    おいて、前記タイマは、カウンタとして論理的に作用で
    きるどんなk状態有限状態マシン(FSM)でも良いキ
    ャッシュメモリ。
  33. 【請求項33】 請求項27記載のキャッシュメモリに
    おいて、さらに、前記電力が前記減退間隔後に前記関連
    キャッシュラインから除去される前に、前記キャッシュ
    ラインの内容を主メモリに戻して書き込まなければなら
    ない時を示す、前記キャッシュラインの各々と関連する
    ダーティビットを含むキャッシュメモリ。
  34. 【請求項34】 キャッシュメモリにおける漏洩電力を
    低減する方法であって、該キャッシュメモリは、キャシ
    ュメモリからの値を記憶する複数のキャッシュラインを
    有し、該キャッシュラインは各々、1つ以上のダイナミ
    ックランダムアクセスメモリ(DRAM)セルを含み、
    該DRAMセルは各々、安全期間の間該値を確実に記憶
    する方法において、 該対応するキャッシュラインがアクセスされるたびに、
    該DRAMセルをリフレッシュするステップと、 該キャッシュラインの各々のためのタイマを用意するス
    テップと、 該キャッシュラインがアクセスされるたびに、該タイマ
    をリセットするステップと、 該安全期間後に該キャッシュラインと関連する有効ビッ
    トをリセットするステップとを含む方法。
  35. 【請求項35】 請求項34記載の方法において、前記
    安全期間は、前記DRAMセルを製造するのに使用され
    る集積回路(IC)処理の特性に基づいて確立される方
    法。
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