JP2002182980A - キャッシュメモリにおける漏洩電力の低減方法及び装置 - Google Patents
キャッシュメモリにおける漏洩電力の低減方法及び装置Info
- Publication number
- JP2002182980A JP2002182980A JP2001327071A JP2001327071A JP2002182980A JP 2002182980 A JP2002182980 A JP 2002182980A JP 2001327071 A JP2001327071 A JP 2001327071A JP 2001327071 A JP2001327071 A JP 2001327071A JP 2002182980 A JP2002182980 A JP 2002182980A
- Authority
- JP
- Japan
- Prior art keywords
- cache
- cache line
- cache memory
- timer
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 キャッシュメモリにおける漏洩電力を低減す
る方法及び装置を提供する。 【解決手段】 キャッシュメモリ３００は、各キャッシ
ュラインと関連する２ビット飽和カウンタ３２０−ｎ
と、Ｎビットグローバルカウンタ３１０を含む。さら
に、各キャッシュラインは、主メモリ１３０の特定のブ
ロックがキャッシュラインに現在格納されていることを
示すタグと、格納されているデータが有効か否かを示す
有効ビットとを含む。カウンタ３２０における状態遷移
を最小にすることにより動作電力消費を最小にするため
に、いつも１ビットだけが状態変化するようにグレイコ
ーディングを用いる。さらに、カウンタ３２０を簡単に
し、トランジスタカウントを最小にするために、カウン
タ３２０は、非同期的に実行することができる。
る方法及び装置を提供する。 【解決手段】 キャッシュメモリ３００は、各キャッシ
ュラインと関連する２ビット飽和カウンタ３２０−ｎ
と、Ｎビットグローバルカウンタ３１０を含む。さら
に、各キャッシュラインは、主メモリ１３０の特定のブ
ロックがキャッシュラインに現在格納されていることを
示すタグと、格納されているデータが有効か否かを示す
有効ビットとを含む。カウンタ３２０における状態遷移
を最小にすることにより動作電力消費を最小にするため
に、いつも１ビットだけが状態変化するようにグレイコ
ーディングを用いる。さらに、カウンタ３２０を簡単に
し、トランジスタカウントを最小にするために、カウン
タ３２０は、非同期的に実行することができる。
Description
【０００１】
【関連出願のクロスリファレンス】この出願は、２００
０年１０月２５日出願の米国仮出願第６０／２４３，１
７３号の恩典を請求するものである。
０年１０月２５日出願の米国仮出願第６０／２４３，１
７３号の恩典を請求するものである。
【０００２】
【発明の属する技術分野】本発明は、一般にキャッシュ
メモリデバイスに関し、特に、このようなキャッシュメ
モリにおける漏洩電力を低減する方法及び装置に関す
る。
メモリデバイスに関し、特に、このようなキャッシュメ
モリにおける漏洩電力を低減する方法及び装置に関す
る。
【０００３】
【従来の技術及び発明が解決しようとする課題】キャッ
シュメモリは、多くの外部メモリのメモリアクセス回数
を減少させる。図１は、従来のキャッシュメモリ構成を
示し、キャッシュメモリ１２０は、１つまたはそれ以上
のプロセッサ１１０と１つの主メモリ１３０間に挿入さ
れている。一般に、主メモリ１３０は、キャッシュメモ
リ１２０と比べた場合比較的大きく遅い。キャッシュメ
モリ１２０は、主メモリ１３０の一部のコピーを含んで
いる。プロセッサ１１０が、メモリのエリアを読み取ろ
うとする場合、そのメモリの内容がすでにキャッシュメ
モリ１２０内にあるかどうかを確認するチェックが行な
われる。メモリ内容が、キャッシュメモリ１２０内にあ
る場合（キャッシュ“ヒット”）、その内容は、プロセ
ッサ１１０に直接渡される。しかしながら、メモリ内容
がキャッシュメモリ内にない場合は（キャッシュ“ミ
ス”）、典型的には、ある決まった数のワードからなる
主メモリ１３０のブロックが、キャッシュメモリ１２０
内に読み込まれ、その後、プロセッサ１１０に渡され
る。
シュメモリは、多くの外部メモリのメモリアクセス回数
を減少させる。図１は、従来のキャッシュメモリ構成を
示し、キャッシュメモリ１２０は、１つまたはそれ以上
のプロセッサ１１０と１つの主メモリ１３０間に挿入さ
れている。一般に、主メモリ１３０は、キャッシュメモ
リ１２０と比べた場合比較的大きく遅い。キャッシュメ
モリ１２０は、主メモリ１３０の一部のコピーを含んで
いる。プロセッサ１１０が、メモリのエリアを読み取ろ
うとする場合、そのメモリの内容がすでにキャッシュメ
モリ１２０内にあるかどうかを確認するチェックが行な
われる。メモリ内容が、キャッシュメモリ１２０内にあ
る場合（キャッシュ“ヒット”）、その内容は、プロセ
ッサ１１０に直接渡される。しかしながら、メモリ内容
がキャッシュメモリ内にない場合は（キャッシュ“ミ
ス”）、典型的には、ある決まった数のワードからなる
主メモリ１３０のブロックが、キャッシュメモリ１２０
内に読み込まれ、その後、プロセッサ１１０に渡され
る。
【０００４】キャッシュメモリ１２０は、ＣＭＯＳ技術
を用いて実行されることがある。しかしながら、ＣＭＯ
Ｓデバイスにおいて低電力及び高性能を達成するため
に、ＣＭＯＳデバイスの駆動電源電圧（Ｖｄｄ）を減少
させる傾向が増えている。性能を維持するために、駆動
電源電圧の減少は、スレショールド電圧（Ｖｔｈ）の減
少を必要とし、これは、漏洩電力消費を指数関数的に増
加させる。チップトランジスタ数が増え続け、給電した
トランジスタはいずれも、そのスイッチング作業に関係
なく漏洩するので、漏洩電力は、チップの全電力消費に
おいて重大な要因になっていると予想される。チップで
消費される漏洩電力は、３つのプロセッサ世代内のチッ
プの動作電力に匹敵し得ると評価されている。
を用いて実行されることがある。しかしながら、ＣＭＯ
Ｓデバイスにおいて低電力及び高性能を達成するため
に、ＣＭＯＳデバイスの駆動電源電圧（Ｖｄｄ）を減少
させる傾向が増えている。性能を維持するために、駆動
電源電圧の減少は、スレショールド電圧（Ｖｔｈ）の減
少を必要とし、これは、漏洩電力消費を指数関数的に増
加させる。チップトランジスタ数が増え続け、給電した
トランジスタはいずれも、そのスイッチング作業に関係
なく漏洩するので、漏洩電力は、チップの全電力消費に
おいて重大な要因になっていると予想される。チップで
消費される漏洩電力は、３つのプロセッサ世代内のチッ
プの動作電力に匹敵し得ると評価されている。
【０００５】漏洩電力を低減する解決法の１つは、未使
用デバイスへの給電を止めることである。エム・ディー
・パウエル（Ｍ．Ｄ．Ｐｏｗｅｌｌ）等の“ゲートされ
たＶｄｄ：ディープ−サブミクロン キャッシュメモリ
における漏洩を低減するための回路技術”，ＡＣＭ／Ｉ
ＥＥＥ ローパワー エレクトロニクス アンド デザ
インに関する国際シンポジウム（ＩＳＬＰＥＤ）（２０
００）や、シ−ヒュン
用デバイスへの給電を止めることである。エム・ディー
・パウエル（Ｍ．Ｄ．Ｐｏｗｅｌｌ）等の“ゲートされ
たＶｄｄ：ディープ−サブミクロン キャッシュメモリ
における漏洩を低減するための回路技術”，ＡＣＭ／Ｉ
ＥＥＥ ローパワー エレクトロニクス アンド デザ
インに関する国際シンポジウム（ＩＳＬＰＥＤ）（２０
００）や、シ−ヒュン
【０００６】ヤン（Ｓｅ−Ｈｙｕｎ Ｙａｎｇ）等の
“ディープ−サブミクロン高性能Ｉキャッシュにおける
漏洩を低減するための集積回路／構成方法”，ＡＣＭ／
ＩＥＥＥ高性能コンピュータ構成（ＨＰＣＡ）に関する
国際シンポジウム（２０００年１月）は、命令キャッシ
ュの大ブロックへの給電を切ることによりスタティック
ランダムアクセスメモリ（ＳＲＡＭ）における電力漏洩
を低減するための、それぞれ、動的に再サイズ化できる
命令（ＤＲＩ）キャッシュ及びゲート化されたＶｄｄ回
路−レベル技術と呼ばれる微小構成技術を提案してい
る。
“ディープ−サブミクロン高性能Ｉキャッシュにおける
漏洩を低減するための集積回路／構成方法”，ＡＣＭ／
ＩＥＥＥ高性能コンピュータ構成（ＨＰＣＡ）に関する
国際シンポジウム（２０００年１月）は、命令キャッシ
ュの大ブロックへの給電を切ることによりスタティック
ランダムアクセスメモリ（ＳＲＡＭ）における電力漏洩
を低減するための、それぞれ、動的に再サイズ化できる
命令（ＤＲＩ）キャッシュ及びゲート化されたＶｄｄ回
路−レベル技術と呼ばれる微小構成技術を提案してい
る。
【０００７】エム・ディー・パウエル等及びシ−ヒュン
ヤン等に開示されている技術は、命令キャッシュの漏
洩電力を低減しているが、命令及びデータキャッシュメ
モリの両方における漏洩電力を低減するための方法及び
装置の必要性が存在する。さらに、個々のキャッシュラ
インの電力を除去できるキャッシュメモリにおける漏洩
電力を低減する方法及び装置の必要性も存在する。
ヤン等に開示されている技術は、命令キャッシュの漏
洩電力を低減しているが、命令及びデータキャッシュメ
モリの両方における漏洩電力を低減するための方法及び
装置の必要性が存在する。さらに、個々のキャッシュラ
インの電力を除去できるキャッシュメモリにおける漏洩
電力を低減する方法及び装置の必要性も存在する。
【０００８】
【課題を解決するための手段】一般に、キャッシュメモ
リにおける漏洩電力を低減する方法及び装置が開示され
る。本発明は、キャッシュラインが将来アクセスされそ
うであると思われるある期間の間非能動になっているこ
れらのキャッシュラインから電力を除去する。減退間隔
と呼ばれる予め定められた時間間隔の間アクセスされな
かったキャッシュラインから電力を除去するキャッシュ
減退技術が使用される。ここに開示されるキャッシュ減
退技術は、キャッシュメモリにおける漏洩電力消費を低
減し、したがって、電力消費が低減されたキャッシュメ
モリをもたらす。本発明のキャッシュライン粒状度は、
漏洩電力のかなりの減少を可能にすると同時に、キャッ
シュの性能のほとんどを保つ。本発明のキャッシュ減退
技術は、データ及び命令キャッシュの両方に、またセッ
ト結合キャッシュに、さらにマルチレベル キャッシュ
階層に首尾良く適用することができる。
リにおける漏洩電力を低減する方法及び装置が開示され
る。本発明は、キャッシュラインが将来アクセスされそ
うであると思われるある期間の間非能動になっているこ
れらのキャッシュラインから電力を除去する。減退間隔
と呼ばれる予め定められた時間間隔の間アクセスされな
かったキャッシュラインから電力を除去するキャッシュ
減退技術が使用される。ここに開示されるキャッシュ減
退技術は、キャッシュメモリにおける漏洩電力消費を低
減し、したがって、電力消費が低減されたキャッシュメ
モリをもたらす。本発明のキャッシュライン粒状度は、
漏洩電力のかなりの減少を可能にすると同時に、キャッ
シュの性能のほとんどを保つ。本発明のキャッシュ減退
技術は、データ及び命令キャッシュの両方に、またセッ
ト結合キャッシュに、さらにマルチレベル キャッシュ
階層に首尾良く適用することができる。
【０００９】減退間隔は、対応するキャッシュラインが
アクセスされるたびにリセットされるタイマを用いて維
持される。減退間隔は、それぞれ、性能を増大させるか
または電力を節約するのに望ましいように増加または減
少することができるように、減退間隔の動的調整を可能
にするために変更することができる。減退間隔タイマ
が、指定された減退間隔を越えると、キャッシュライン
への電力は除去される。キャッシュラインへの電力が除
去されると、データフィールドの内容と、タグフィール
ドは、劣化する（多分論理値を失う）ことが許され、キ
ャッシュラインと関連する有効ビットがリセットされ
る。キャッシュラインが本発明により給電停止された後
でアクセスされると、（有効ビットがリセットされてい
るので）キャッシュミスを招き、キャッシュラインは再
び給電され、データは、メモリ階層の次のレベルから得
られる。
アクセスされるたびにリセットされるタイマを用いて維
持される。減退間隔は、それぞれ、性能を増大させるか
または電力を節約するのに望ましいように増加または減
少することができるように、減退間隔の動的調整を可能
にするために変更することができる。減退間隔タイマ
が、指定された減退間隔を越えると、キャッシュライン
への電力は除去される。キャッシュラインへの電力が除
去されると、データフィールドの内容と、タグフィール
ドは、劣化する（多分論理値を失う）ことが許され、キ
ャッシュラインと関連する有効ビットがリセットされ
る。キャッシュラインが本発明により給電停止された後
でアクセスされると、（有効ビットがリセットされてい
るので）キャッシュミスを招き、キャッシュラインは再
び給電され、データは、メモリ階層の次のレベルから得
られる。
【００１０】本発明のより完全な理解ばかりでなく、本
発明のさらなる特徴及び利点は、以下の詳細な説明及び
図面の参照により得られる。
発明のさらなる特徴及び利点は、以下の詳細な説明及び
図面の参照により得られる。
【００１１】
【発明の実施の形態】図２は、図１の従来のキャッシュ
メモリ１２０の構造をより詳細に示す。図２に示される
ように、キャッシュメモリ１２０は、Ｋワード各々のＣ
キャッシュラインからなる。キャッシュメモリ１２０の
ライン数は、一般に、主メモリ１３０におけるブロック
数よりかなり少ない。いつでも、主メモリ１３０のブロ
ックの一部は、キャッシュメモリ１２０のライン中に存
する。キャッシュメモリ１２０における個々のライン
は、主メモリ１３０の特定のブロックに対して専用とす
ることができない。したがって、図２に示されるよう
に、各キャッシュラインは、主メモリ１３０の特定のブ
ロックが現在キャッシュ１２０の格納されていることを
示すタグを含む。さらに、各キャッシュラインは、格納
されているデータが有効か否かを示す有効ビットも含
む。
メモリ１２０の構造をより詳細に示す。図２に示される
ように、キャッシュメモリ１２０は、Ｋワード各々のＣ
キャッシュラインからなる。キャッシュメモリ１２０の
ライン数は、一般に、主メモリ１３０におけるブロック
数よりかなり少ない。いつでも、主メモリ１３０のブロ
ックの一部は、キャッシュメモリ１２０のライン中に存
する。キャッシュメモリ１２０における個々のライン
は、主メモリ１３０の特定のブロックに対して専用とす
ることができない。したがって、図２に示されるよう
に、各キャッシュラインは、主メモリ１３０の特定のブ
ロックが現在キャッシュ１２０の格納されていることを
示すタグを含む。さらに、各キャッシュラインは、格納
されているデータが有効か否かを示す有効ビットも含
む。
【００１２】本発明は、減退間隔と呼ばれる予め定めら
れた時間間隔の間アクセスされなかったキャッシュライ
ンから電力を除去するキャッシュ減退技術を提供する。
減退間隔は、それぞれ、性能を増大させるかまたは電力
を節約するのに望ましいように増加または減少すること
ができるように、減退間隔の動的調整を可能にするため
に可変することができる。
れた時間間隔の間アクセスされなかったキャッシュライ
ンから電力を除去するキャッシュ減退技術を提供する。
減退間隔は、それぞれ、性能を増大させるかまたは電力
を節約するのに望ましいように増加または減少すること
ができるように、減退間隔の動的調整を可能にするため
に可変することができる。
【００１３】ここで説明されるキャッシュ減退技術は、
キャッシュにおける漏洩電力消費を低減する。減退間隔
以内にアクセスされなかったキャッシュラインへの電力
は切られる。本発明により給電が停止されたキャッシュ
ラインが、その後アクセスされると、キャッシュミスを
招き、ラインは給電され、データは、メモリ階層の次の
レベルから呼び出される。本発明は、当業者には明らか
なように、メモリ階層のどのレベルでも使用できること
が注目される。このキャッシュライン粒状度を用いて電
力を制御することにより、本発明は、漏洩電力のかなり
の減少を達成すると同時に、キャッシュの性能のほとん
どを保つ。減退キャッシュは、等しいミス率のキャッシ
ュよりかなり小さい有効給電サイズを持つことができ
る。かけがえとして、小さなキャッシュの有効給電サイ
ズを有する減退キャッシュは、より良く実行する。
キャッシュにおける漏洩電力消費を低減する。減退間隔
以内にアクセスされなかったキャッシュラインへの電力
は切られる。本発明により給電が停止されたキャッシュ
ラインが、その後アクセスされると、キャッシュミスを
招き、ラインは給電され、データは、メモリ階層の次の
レベルから呼び出される。本発明は、当業者には明らか
なように、メモリ階層のどのレベルでも使用できること
が注目される。このキャッシュライン粒状度を用いて電
力を制御することにより、本発明は、漏洩電力のかなり
の減少を達成すると同時に、キャッシュの性能のほとん
どを保つ。減退キャッシュは、等しいミス率のキャッシ
ュよりかなり小さい有効給電サイズを持つことができ
る。かけがえとして、小さなキャッシュの有効給電サイ
ズを有する減退キャッシュは、より良く実行する。
【００１４】さらに、減退キャッシュの全性能は、電力
消費が論点ではない場合の厳しいアプリケーションに利
用可能である。減退キャッシュのこのフレキシビリティ
は、バッテリ給電式コンピュータに特に有効である。本
発明のキャッシュ減退技術は、データ及び命令キャッシ
ュの両方に首尾良く適用可能である。ＣＰＵの近づく世
代における漏洩電力の需要性の増大と、オンチップメモ
リのサイズの増大に伴って、キャッシュ減退は、漏洩電
力消費を低減する有効な構造ツールとすることができ
る。
消費が論点ではない場合の厳しいアプリケーションに利
用可能である。減退キャッシュのこのフレキシビリティ
は、バッテリ給電式コンピュータに特に有効である。本
発明のキャッシュ減退技術は、データ及び命令キャッシ
ュの両方に首尾良く適用可能である。ＣＰＵの近づく世
代における漏洩電力の需要性の増大と、オンチップメモ
リのサイズの増大に伴って、キャッシュ減退は、漏洩電
力消費を低減する有効な構造ツールとすることができ
る。
【００１５】前に示されているように、エム・ディー・
パウエル等には、命令キャッシュの部分を給電停止し、
キャッシュを再サイズ化して、漏洩電力をかなり低減す
る技術が開示されている。本発明は、より細かい粒状度
（キャッシュライン粒状度）を伴うが再サイズ化しない
データキャッシュの部分から電力を除去する。本発明
は、多くのキャッシュフレームが、不十分に使用され、
したがって、性能に影響を与えることなくオフにするこ
とができるという事実に頼っている。一般に、本発明
は、将来アクセスされそうであると思われる、指定され
た減退間隔の間アクセスされなかったキャッシュライン
への給電を停止することを企てる。
パウエル等には、命令キャッシュの部分を給電停止し、
キャッシュを再サイズ化して、漏洩電力をかなり低減す
る技術が開示されている。本発明は、より細かい粒状度
（キャッシュライン粒状度）を伴うが再サイズ化しない
データキャッシュの部分から電力を除去する。本発明
は、多くのキャッシュフレームが、不十分に使用され、
したがって、性能に影響を与えることなくオフにするこ
とができるという事実に頼っている。一般に、本発明
は、将来アクセスされそうであると思われる、指定され
た減退間隔の間アクセスされなかったキャッシュライン
への給電を停止することを企てる。
【００１６】同じキャッシュラインへのほとんどの連続
するアクセスは、時間的に接近した間隔（時間位置）に
あるので、ある時間の間アクセスされなかったキャッシ
ュラインは、さらにアクセスされないか、または、非常
に遠い将来にアクセスされるだろういくつかのキャッシ
ュラインの１つとなるかのどちらかである。したがっ
て、本発明は、キャッシュラインが減退間隔以内にアク
セスされる限りは、キャッシュラインへの電力を維持す
る。さらに以下に説明されるように、各キャッシュライ
ンへの最後のアクセスからの減退間隔の経過は、デジタ
ルまたはアナログ的実施例を用いて検出することができ
る。
するアクセスは、時間的に接近した間隔（時間位置）に
あるので、ある時間の間アクセスされなかったキャッシ
ュラインは、さらにアクセスされないか、または、非常
に遠い将来にアクセスされるだろういくつかのキャッシ
ュラインの１つとなるかのどちらかである。したがっ
て、本発明は、キャッシュラインが減退間隔以内にアク
セスされる限りは、キャッシュラインへの電力を維持す
る。さらに以下に説明されるように、各キャッシュライ
ンへの最後のアクセスからの減退間隔の経過は、デジタ
ルまたはアナログ的実施例を用いて検出することができ
る。
【００１７】本発明は、キャッシュライン減退が、キャ
ッシュのミス率を増すだろうということを認める。換言
すれば、いくつかのラインは、アクセスされる前、本発
明により給電がオフにされる。しかしながら、減退キャ
ッシュのミス率は、そのサイズが減退キャッシュの平均
給電サイズと合っているより小さいキャッシュよりさら
に小さい。減退キャッシュを見る他の方法は、漏洩電力
効率見通しからであり、この場合、減退キャッシュの平
均給電サイズは、等しいミス率のキャッシュより小さ
い。
ッシュのミス率を増すだろうということを認める。換言
すれば、いくつかのラインは、アクセスされる前、本発
明により給電がオフにされる。しかしながら、減退キャ
ッシュのミス率は、そのサイズが減退キャッシュの平均
給電サイズと合っているより小さいキャッシュよりさら
に小さい。減退キャッシュを見る他の方法は、漏洩電力
効率見通しからであり、この場合、減退キャッシュの平
均給電サイズは、等しいミス率のキャッシュより小さ
い。
【００１８】デジタル的実施例 キャッシュラインアクセスの新しさは、キャッシュライ
ンへの各アクセス時にクリアされ、決まった時間間隔で
周期的にインクリメントされるデジタルカウンタで表わ
すことができる。カウンタは、指定されたカウントに達
すると、飽和し、対応するキャッシュラインへの電力
（または接地）を除去する。
ンへの各アクセス時にクリアされ、決まった時間間隔で
周期的にインクリメントされるデジタルカウンタで表わ
すことができる。カウンタは、指定されたカウントに達
すると、飽和し、対応するキャッシュラインへの電力
（または接地）を除去する。
【００１９】減退間隔は、数万または数１０万サイクル
のオーダーとなる傾向があることが観測されている。し
たがって、妥当な減退間隔に必要なサイクル数は、カウ
ンタがサイクルをカウントすることをできなくさせる
（必要なカウンタビットが多すぎる）。したがって、必
要なビット数は、かなり粗いレベルで、例えば数千サイ
クル毎に、カウンタが“チックする”ことにより減らす
ことができる。グローバルサイクルカウンタを用いて、
より小さいキャッシュラインカウンタのチックを提供す
ることができる。キャッシュライン当たりの２ビットカ
ウンタは、４つの量子化カウンタレベルで十分な分解能
を提供するというシミュレーションが示された。例え
ば、キャッシュラインが、最も最近のアクセスに続いて
１０，０００クロックサイクルの間給電停止されるべき
である場合、４つの量子化カウンタレベルは各々、２，
５００サイクルに対応する。
のオーダーとなる傾向があることが観測されている。し
たがって、妥当な減退間隔に必要なサイクル数は、カウ
ンタがサイクルをカウントすることをできなくさせる
（必要なカウンタビットが多すぎる）。したがって、必
要なビット数は、かなり粗いレベルで、例えば数千サイ
クル毎に、カウンタが“チックする”ことにより減らす
ことができる。グローバルサイクルカウンタを用いて、
より小さいキャッシュラインカウンタのチックを提供す
ることができる。キャッシュライン当たりの２ビットカ
ウンタは、４つの量子化カウンタレベルで十分な分解能
を提供するというシミュレーションが示された。例え
ば、キャッシュラインが、最も最近のアクセスに続いて
１０，０００クロックサイクルの間給電停止されるべき
である場合、４つの量子化カウンタレベルは各々、２，
５００サイクルに対応する。
【００２０】図３は、本発明によるキャッシュメモリ３
００のデジタル的実施例を示す。図３に示されるよう
に、キャッシュメモリ３００は、各キャッシュラインと
関連する２ビット飽和カウンタ３２０−ｎ（以後、ひと
まとめにしてカウンタ３２０と呼ぶ）と、Ｎビットグロ
ーバルカウンタ３１０を含む。さらに、各キャッシュラ
インは、主メモリ１３０の特定のブロックがキャッシュ
ラインに現在格納されていることを示すタグと、格納さ
れているデータが有効か否かを示す有効ビットとを含
む。電力を節約するために、グローバルカウンタ３１０
は、例えばバイナリリップル カウンタとして実行する
ことができる。追加のラッチ（図示しない）は、グロー
バルカウンタ３１０と比較される最大カウント値を保持
している。グローバルカウンタ３１０は、最大値に達す
るとリセットされ、１クロックサイクルＴ信号が、グロ
ーバルタイム信号分配ライン３３０上に発生する。最大
カウントラッチ（図示しない）は切り換わらず、動作電
力消費の一因とならない。一般に、小数のキャッシュラ
インカウンタを用いた平均に基づき、サイクル毎に切り
換わることが予想されるビットはごく少ない。
００のデジタル的実施例を示す。図３に示されるよう
に、キャッシュメモリ３００は、各キャッシュラインと
関連する２ビット飽和カウンタ３２０−ｎ（以後、ひと
まとめにしてカウンタ３２０と呼ぶ）と、Ｎビットグロ
ーバルカウンタ３１０を含む。さらに、各キャッシュラ
インは、主メモリ１３０の特定のブロックがキャッシュ
ラインに現在格納されていることを示すタグと、格納さ
れているデータが有効か否かを示す有効ビットとを含
む。電力を節約するために、グローバルカウンタ３１０
は、例えばバイナリリップル カウンタとして実行する
ことができる。追加のラッチ（図示しない）は、グロー
バルカウンタ３１０と比較される最大カウント値を保持
している。グローバルカウンタ３１０は、最大値に達す
るとリセットされ、１クロックサイクルＴ信号が、グロ
ーバルタイム信号分配ライン３３０上に発生する。最大
カウントラッチ（図示しない）は切り換わらず、動作電
力消費の一因とならない。一般に、小数のキャッシュラ
インカウンタを用いた平均に基づき、サイクル毎に切り
換わることが予想されるビットはごく少ない。
【００２１】カウンタ３２０における状態遷移を最小に
することにより動作電力消費を最小にするために、本発
明の模範的なデジタル的実施例は、いつも１ビットだけ
が状態変化するようにグレイコーディングを用いる。さ
らに、カウンタ３２０を簡単にし、トランジスタカウン
トを最小にするために、カウンタ３２０は、非同期的に
実行することができる。さらなる変形では、カウンタ３
１０，３２０は、シフトレジスタとして実行することが
できる。図４は、模範的なデジタル的実施例において各
キャッシュラインに必要な回路４００を示す。各キャッ
シュラインは、図５に示す状態マシンを実行する回路を
含む。
することにより動作電力消費を最小にするために、本発
明の模範的なデジタル的実施例は、いつも１ビットだけ
が状態変化するようにグレイコーディングを用いる。さ
らに、カウンタ３２０を簡単にし、トランジスタカウン
トを最小にするために、カウンタ３２０は、非同期的に
実行することができる。さらなる変形では、カウンタ３
１０，３２０は、シフトレジスタとして実行することが
できる。図４は、模範的なデジタル的実施例において各
キャッシュラインに必要な回路４００を示す。各キャッ
シュラインは、図５に示す状態マシンを実行する回路を
含む。
【００２２】図５は、２つの入力（ＷＲＤ及びＴ）を有
するグレイコードカウンタ３２０を飽和させる模範的な
２ビット（Ｓ０，Ｓ１）の状態線図を提供する。Ｔは、
その期間を外部的に調整して異なるプログラムに適する
異なる減退間隔を提供することができる行儀の良いデジ
タル信号である。第２の状態マシン入力は、キャッシュ
ラインアクセス信号ＷＲＤであり、この信号は、アドレ
スから復号され、キャッシュメモリ３００以内の特定の
列を選択するのに使用されるのと同じ信号（例えば、Ｗ
ＯＲＤ−ＬＩＮＥ信号）である。図５に示されるよう
に、状態遷移は、２つの入力信号Ｔ及びＷＲＤの変化を
非同時に生じる。Ｔ及びＷＲＤは、行儀の良い信号なの
で、準安定性問題はない。ただ１つの出力は、キャッシ
ュラインスイッチ状態ＰｏｗｅｒＯＦＦ（ＰＯＯＦＦ）
となる。キャッシュラインは、リセットされ、キャッシ
ュラインがアクセスされるたびに状態００に戻る。
するグレイコードカウンタ３２０を飽和させる模範的な
２ビット（Ｓ０，Ｓ１）の状態線図を提供する。Ｔは、
その期間を外部的に調整して異なるプログラムに適する
異なる減退間隔を提供することができる行儀の良いデジ
タル信号である。第２の状態マシン入力は、キャッシュ
ラインアクセス信号ＷＲＤであり、この信号は、アドレ
スから復号され、キャッシュメモリ３００以内の特定の
列を選択するのに使用されるのと同じ信号（例えば、Ｗ
ＯＲＤ−ＬＩＮＥ信号）である。図５に示されるよう
に、状態遷移は、２つの入力信号Ｔ及びＷＲＤの変化を
非同時に生じる。Ｔ及びＷＲＤは、行儀の良い信号なの
で、準安定性問題はない。ただ１つの出力は、キャッシ
ュラインスイッチ状態ＰｏｗｅｒＯＦＦ（ＰＯＯＦＦ）
となる。キャッシュラインは、リセットされ、キャッシ
ュラインがアクセスされるたびに状態００に戻る。
【００２３】キャッシュラインへの電力がオフされると
（状態１０）、キャッシュ減退は、キャッシュラインと
関連するデータ及び対応するタグフィールドを電源から
切断する。キャッシュラインからの電力の除去は、キャ
ッシュ回路の休止と重大な関係を有する。詳細には、給
電が停止されたキャッシュラインへの最初のアクセス
は、 １．キャッシュミスとなり、（なぜなら、データ及びタ
グが電力なしに改悪されるかもしれないので） ２．対応するカウンタ３２０−ｉをリセットし、キャッ
シュラインの電力を回復させ（すなわち、図４による減
退メカニズムを再スタートさせ）、 ３．電力が回復した後、キャッシュライン回路が安定す
るまでの時間の間、遅延されるべきである（主メモリへ
の固有のアクセスタイムは、多くの状況において十分な
遅延とすべきである）。
（状態１０）、キャッシュ減退は、キャッシュラインと
関連するデータ及び対応するタグフィールドを電源から
切断する。キャッシュラインからの電力の除去は、キャ
ッシュ回路の休止と重大な関係を有する。詳細には、給
電が停止されたキャッシュラインへの最初のアクセス
は、 １．キャッシュミスとなり、（なぜなら、データ及びタ
グが電力なしに改悪されるかもしれないので） ２．対応するカウンタ３２０−ｉをリセットし、キャッ
シュラインの電力を回復させ（すなわち、図４による減
退メカニズムを再スタートさせ）、 ３．電力が回復した後、キャッシュライン回路が安定す
るまでの時間の間、遅延されるべきである（主メモリへ
の固有のアクセスタイムは、多くの状況において十分な
遅延とすべきである）。
【００２４】これらの必要条件を満足するために、本発
明は、図６に示されるように、キャッシュラインの有効
ビットを減退メカニズムの一部として使用する。図６
は、本発明によるキャッシュライン電力制御を示す。第
一に、図６に示される回路は、有効ビットが（カウンタ
と同様に）常に給電されていることを保証する。第二
に、図６に示される回路は、減退メカニズムで０（無
効）にリセットされるように、有効ビットのリセット能
力を提供する。ＰｏｗｅｒＯＦＦ信号は、有効ビットを
クリアする。したがって、給電が停止されたキャッシュ
ラインへの最初のアクセスは、常に、タグの内容にかか
わらずミスとなる。より低いメモリ階層からこのミスを
満足するのが、有効ビットを回復する唯一の方法なの
で、再び給電されたキャッシュラインは、安定させるの
に十分な時間がある。さらに、その間に多分改悪されて
いるデータを読みとることができる、（このキャッシュ
ラインへの）他のアクセスはない。
明は、図６に示されるように、キャッシュラインの有効
ビットを減退メカニズムの一部として使用する。図６
は、本発明によるキャッシュライン電力制御を示す。第
一に、図６に示される回路は、有効ビットが（カウンタ
と同様に）常に給電されていることを保証する。第二
に、図６に示される回路は、減退メカニズムで０（無
効）にリセットされるように、有効ビットのリセット能
力を提供する。ＰｏｗｅｒＯＦＦ信号は、有効ビットを
クリアする。したがって、給電が停止されたキャッシュ
ラインへの最初のアクセスは、常に、タグの内容にかか
わらずミスとなる。より低いメモリ階層からこのミスを
満足するのが、有効ビットを回復する唯一の方法なの
で、再び給電されたキャッシュラインは、安定させるの
に十分な時間がある。さらに、その間に多分改悪されて
いるデータを読みとることができる、（このキャッシュ
ラインへの）他のアクセスはない。
【００２５】デジタル的実施例は、オペレーティングシ
ステム（ＯＳ）によって、またはグローバルサイクルカ
ウンタ３１０を介する何か他のハードウェアランタイム
監視システムによって、ランタイムで制御することがで
きる。ＯＳまたは他のシステムは、グローバルカウンタ
３１０の期間（Ｔperiod）をセットして、コンピュータ
システムの実行するアプリケーションの要求及び電力消
費必要条件とにしたがう望ましい減退間隔を発生させる
ことができる。減退間隔を調整するために、プロファイ
リング及び／またはランタイム監視を用いることができ
る。また、減退間隔が、各キャッシュラインに関して個
別に調整される場合は、適応方式を使用することもでき
る。各キャッシュラインの外来の減退ミスを監視するこ
とにより、減退間隔は、誤りを繰り返さないように調整
することができる。したがって、アプリケーション毎を
基本として減退間隔を設定する必要なしに、良好な性能
が可能となる。
ステム（ＯＳ）によって、またはグローバルサイクルカ
ウンタ３１０を介する何か他のハードウェアランタイム
監視システムによって、ランタイムで制御することがで
きる。ＯＳまたは他のシステムは、グローバルカウンタ
３１０の期間（Ｔperiod）をセットして、コンピュータ
システムの実行するアプリケーションの要求及び電力消
費必要条件とにしたがう望ましい減退間隔を発生させる
ことができる。減退間隔を調整するために、プロファイ
リング及び／またはランタイム監視を用いることができ
る。また、減退間隔が、各キャッシュラインに関して個
別に調整される場合は、適応方式を使用することもでき
る。各キャッシュラインの外来の減退ミスを監視するこ
とにより、減退間隔は、誤りを繰り返さないように調整
することができる。したがって、アプリケーション毎を
基本として減退間隔を設定する必要なしに、良好な性能
が可能となる。
【００２６】アナログ的実施例キャッシュラインアクセ
スの新しいものは、かけがえとして、図７に示されるよ
うにコンデンサ７１０の充放電のような事象を用いて実
行することができる。したがって、キャッシュラインが
アクセスされるたびに、コンデンサは接地される。キャ
ッシュラインがしばしばアクセスされる普通のケースで
は、コンデンサは放電される。時間がたつと、コンデン
サは、Ｖｄｄに接続された抵抗７２０を介して充電され
る。充電が、十分に高いレベルに達すると、電圧コンパ
レータ７３０は、この充電を検出し、ＰｏｗｅｒＯＦＦ
信号を発生し、対応するキャッシュライン（データビッ
ト及びタグビット）から電源を切断する。
スの新しいものは、かけがえとして、図７に示されるよ
うにコンデンサ７１０の充放電のような事象を用いて実
行することができる。したがって、キャッシュラインが
アクセスされるたびに、コンデンサは接地される。キャ
ッシュラインがしばしばアクセスされる普通のケースで
は、コンデンサは放電される。時間がたつと、コンデン
サは、Ｖｄｄに接続された抵抗７２０を介して充電され
る。充電が、十分に高いレベルに達すると、電圧コンパ
レータ７３０は、この充電を検出し、ＰｏｗｅｒＯＦＦ
信号を発生し、対応するキャッシュライン（データビッ
ト及びタグビット）から電源を切断する。
【００２７】ＲＣ時定数は変更できない（コンデンサ及
び抵抗の作成されたサイズによって決定される）が、電
圧コンパレータ６３０のバイアスを調整して、異なるプ
ログラムの時間的アクセスパターンに適応させることが
できる。アナログ的実施例は、本質的にノイズに敏感で
あり、また処理技術にも敏感であり、デジタル回路の合
図で非同期的に状態変化することができる。電圧コンパ
レータを同期的にサンプリングする方法は、準安定性を
避けるために使用することができる。
び抵抗の作成されたサイズによって決定される）が、電
圧コンパレータ６３０のバイアスを調整して、異なるプ
ログラムの時間的アクセスパターンに適応させることが
できる。アナログ的実施例は、本質的にノイズに敏感で
あり、また処理技術にも敏感であり、デジタル回路の合
図で非同期的に状態変化することができる。電圧コンパ
レータを同期的にサンプリングする方法は、準安定性を
避けるために使用することができる。
【００２８】本発明のアナログ的実施例は、ダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）技術に特に適し
ており、ここでは、データは、以下に説明されるように
コンデンサへの電荷として格納される。ＤＲＡＭ実施例
では、格納されたデータ電荷は、自然に減退し、充電し
なければならない。データの有効性は、対応する格納さ
れたデータ電荷より早く減退する有効ビットで保証され
る。したがって、有効ビットの減退は、本発明による減
退カウンタに対応させることができる。
クランダムアクセスメモリ（ＤＲＡＭ）技術に特に適し
ており、ここでは、データは、以下に説明されるように
コンデンサへの電荷として格納される。ＤＲＡＭ実施例
では、格納されたデータ電荷は、自然に減退し、充電し
なければならない。データの有効性は、対応する格納さ
れたデータ電荷より早く減退する有効ビットで保証され
る。したがって、有効ビットの減退は、本発明による減
退カウンタに対応させることができる。
【００２９】スタティック及びダイナミックランダムア
クセスメモリハイブリッド本発明のキャッシュ減退技術
は、ここの開示に基づいて当業者に明らかになるよう
に、スタティック及びダイナミックメモリ構成の両方を
含むハイブリッドメモリ技術に適用することができる。
ハイブリッドメモリへの本発明の適用は、接地へのパス
のない４トランジスタメモリセルを使用する減退キャッ
シュを用いて示される。
クセスメモリハイブリッド本発明のキャッシュ減退技術
は、ここの開示に基づいて当業者に明らかになるよう
に、スタティック及びダイナミックメモリ構成の両方を
含むハイブリッドメモリ技術に適用することができる。
ハイブリッドメモリへの本発明の適用は、接地へのパス
のない４トランジスタメモリセルを使用する減退キャッ
シュを用いて示される。
【００３０】従来のＳＲＡＭ回路が、ディープ−サブミ
クロン技術においてキャッシュのデザインに使用された
場合、静的な電力消費は明白な関心事となる。エム・デ
ィー・パウエル（Ｍ．Ｄ．Ｐｏｗｅｌｌ）等の“ゲート
されたＶｄｄ：ディープ−サブミクロン キャッシュメ
モリにおける漏洩を低減するための回路技術”，ＡＣＭ
／ＩＥＥＥ ローパワー エレクトロニクス アンド
デザインに関する国際シンポジウム（ＩＳＬＰＥＤ）
（２０００）に説明されているもののような、ＳＲＡＭ
ベースのキャッシュメモリを伴うアプリケーションにお
いてこの電力消費を低減する試みは、個々のキャッシュ
ラインの接地への（電源電圧からの）電流路をゲートす
る（または、切る）回路設計技術を用いている。これら
の技術は、接地への電流をある程度止めるのに有効であ
るが、各キャッシュラインへの電流路をゲートするのに
必要な追加の周辺回路から生じる領域ー性能トレードオ
フを有する。
クロン技術においてキャッシュのデザインに使用された
場合、静的な電力消費は明白な関心事となる。エム・デ
ィー・パウエル（Ｍ．Ｄ．Ｐｏｗｅｌｌ）等の“ゲート
されたＶｄｄ：ディープ−サブミクロン キャッシュメ
モリにおける漏洩を低減するための回路技術”，ＡＣＭ
／ＩＥＥＥ ローパワー エレクトロニクス アンド
デザインに関する国際シンポジウム（ＩＳＬＰＥＤ）
（２０００）に説明されているもののような、ＳＲＡＭ
ベースのキャッシュメモリを伴うアプリケーションにお
いてこの電力消費を低減する試みは、個々のキャッシュ
ラインの接地への（電源電圧からの）電流路をゲートす
る（または、切る）回路設計技術を用いている。これら
の技術は、接地への電流をある程度止めるのに有効であ
るが、各キャッシュラインへの電流路をゲートするのに
必要な追加の周辺回路から生じる領域ー性能トレードオ
フを有する。
【００３１】しかし、文献に見られないが、キャッシュ
設計において明白な電力利点を持つと思われる方法は、
ケー・スタイン（Ｋ．Ｓｔｅｉｎ）等の“単一トランジ
スタメモリセル用記憶アレイ及びセンス／リフレッシュ
回路”，ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ
Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．ＳＣ−７，
ＮＯ．５，３３６−３４０（Ｏｃｔｏｂｅｒ １９７
２）に説明されているもののような、マルチトランジス
タＤＲＡＭセルの使用である。この種のＤＲＡＭセル、
特にセル当たり４個のトランジスタを用いるＤＲＡＭセ
ル（４Ｔ−ＤＲＡＭ）は、接地への（電源電圧からの）
パスを持っておらず、したがって、接地への電流路をゲ
ートする追加回路を必要としない。４Ｔ−ＤＲＡＭのセ
ルサイズは、４個のトランジスタを必要とするだけなの
で、ＳＲＡＭセルより小さい。また、接地へのパスのな
い４Ｔ−ＤＲＡＭセルは、上述のように、多少ＤＲＡＭ
メモリセルのデータ減退をまねる電子的な電荷減退を有
する。４Ｔ−ＤＲＡＭセルは、電源電圧及び接地に接続
されたＳＲＡＭメモリセルと同様に、それらをオフに
“切り換える”必要性なしに、時間がたつと自然に減退
する。その点で、それらは、ＤＲＡＭセルと同様にふる
まう。
設計において明白な電力利点を持つと思われる方法は、
ケー・スタイン（Ｋ．Ｓｔｅｉｎ）等の“単一トランジ
スタメモリセル用記憶アレイ及びセンス／リフレッシュ
回路”，ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ
Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．ＳＣ−７，
ＮＯ．５，３３６−３４０（Ｏｃｔｏｂｅｒ １９７
２）に説明されているもののような、マルチトランジス
タＤＲＡＭセルの使用である。この種のＤＲＡＭセル、
特にセル当たり４個のトランジスタを用いるＤＲＡＭセ
ル（４Ｔ−ＤＲＡＭ）は、接地への（電源電圧からの）
パスを持っておらず、したがって、接地への電流路をゲ
ートする追加回路を必要としない。４Ｔ−ＤＲＡＭのセ
ルサイズは、４個のトランジスタを必要とするだけなの
で、ＳＲＡＭセルより小さい。また、接地へのパスのな
い４Ｔ−ＤＲＡＭセルは、上述のように、多少ＤＲＡＭ
メモリセルのデータ減退をまねる電子的な電荷減退を有
する。４Ｔ−ＤＲＡＭセルは、電源電圧及び接地に接続
されたＳＲＡＭメモリセルと同様に、それらをオフに
“切り換える”必要性なしに、時間がたつと自然に減退
する。その点で、それらは、ＤＲＡＭセルと同様にふる
まう。
【００３２】したがって、本発明の他の態様によれば、
キャッシュ減退メカニズムは、ここに説明されているＳ
ＲＡＭ減退メカニズムと同様な４Ｔ−ＤＲＡＭキャッシ
ュについて開示される。この減退メカニズムは、メモリ
セルの値が、（これはこのデザインでは不必要なので、
キャッシュラインのメモリセルを“オフに切り換える”
よりむしろ）それらの固有の減退のため信頼できなくな
る時を示すのに用いられる。
キャッシュ減退メカニズムは、ここに説明されているＳ
ＲＡＭ減退メカニズムと同様な４Ｔ−ＤＲＡＭキャッシ
ュについて開示される。この減退メカニズムは、メモリ
セルの値が、（これはこのデザインでは不必要なので、
キャッシュラインのメモリセルを“オフに切り換える”
よりむしろ）それらの固有の減退のため信頼できなくな
る時を示すのに用いられる。
【００３３】キャッシュラインの４Ｔ−ＤＲＡＭセル
は、キャッシュラインが書き込まれた時の論理値（０及
び１）を保持するように充電される。これらのセルは、
時間がたつと減退して、電荷を失う。セルは、アクセス
されるたびに、正しい論理値に自動的に充電される。し
かしながら、何もアクセスがなく、長時間経過すると、
メモリセルは、信頼できなくなるポイントまで減退し、
相当なエラーなしに正しい論理値を回復することができ
ない。アクセスされたセルがまだ信頼できる安全期間を
確立することができる。（ミリ秒のオーダーの）この期
間の正確な値は、メモリセルを製造するのに用いられる
集積回路（ＩＣ）処理の特性に依存する。
は、キャッシュラインが書き込まれた時の論理値（０及
び１）を保持するように充電される。これらのセルは、
時間がたつと減退して、電荷を失う。セルは、アクセス
されるたびに、正しい論理値に自動的に充電される。し
かしながら、何もアクセスがなく、長時間経過すると、
メモリセルは、信頼できなくなるポイントまで減退し、
相当なエラーなしに正しい論理値を回復することができ
ない。アクセスされたセルがまだ信頼できる安全期間を
確立することができる。（ミリ秒のオーダーの）この期
間の正確な値は、メモリセルを製造するのに用いられる
集積回路（ＩＣ）処理の特性に依存する。
【００３４】この場合の減退メカニズムの目的は、最後
のアクセス後の安全期間の終わりに信号を出すことであ
る。この場合の最大減退間隔は、安全期間に等しくな
る。ＳＲＡＭキャッシュと同様の有効ビットを用いて、
キャッシュラインが無効と思われることを示すことがで
きる。有効ビットは、メモリセルの残部で減退すべきで
なく、常に信頼できるものであるべきである。有効ビッ
トは、標準的な６トランジスタＳＲＡＭセルとして製造
されるか、または、その信頼性を保証するために定期的
にリフレッシュされる。（上記のＳＲＡＭキャッシュ減
退に説明されたように有限状態マシンとして実行され
る）キャッシュライン毎の減退カウンタは、キャッシュ
ラインへの最後のアクセスの時から時間をカウントす
る。安全期間の終わりに、減退カウンタは、有効ビット
をリセットして、データが無効であることを示す。
のアクセス後の安全期間の終わりに信号を出すことであ
る。この場合の最大減退間隔は、安全期間に等しくな
る。ＳＲＡＭキャッシュと同様の有効ビットを用いて、
キャッシュラインが無効と思われることを示すことがで
きる。有効ビットは、メモリセルの残部で減退すべきで
なく、常に信頼できるものであるべきである。有効ビッ
トは、標準的な６トランジスタＳＲＡＭセルとして製造
されるか、または、その信頼性を保証するために定期的
にリフレッシュされる。（上記のＳＲＡＭキャッシュ減
退に説明されたように有限状態マシンとして実行され
る）キャッシュライン毎の減退カウンタは、キャッシュ
ラインへの最後のアクセスの時から時間をカウントす
る。安全期間の終わりに、減退カウンタは、有効ビット
をリセットして、データが無効であることを示す。
【００３５】４Ｔ−ＤＲＡＭのメモリセルは、（ＤＲＡ
Ｍメモリセルと同様に）特定の速度で放電するので、安
全期間の終わりよりどんなに早くキャッシュラインを
“減退させ”、無効にしても恩恵はない。安全期間は、
（数１００ＭＨｚのプロセッサクロックに対して数１０
万サイクルに翻訳するミリ秒のオーダーで）大きいの
で、局部キャッシュライン減退カウンタは、非常に粗粒
に（すなわち、非常に低い分解能に）することができ
る。グローバルカウンタは、安全期間の半分の期間でチ
ックする。１ビット局部カウンタは、図１０に示される
有限状態マシンを実行する。次のクローバルチックパル
スに関するキャッシュラインへの最後のアクセスは分か
らないので、減退間隔は、半分の安全期間から全安全期
間までの範囲となる。平均では、１ビット減退カウンタ
の減退間隔は、安全期間の３／４となる。
Ｍメモリセルと同様に）特定の速度で放電するので、安
全期間の終わりよりどんなに早くキャッシュラインを
“減退させ”、無効にしても恩恵はない。安全期間は、
（数１００ＭＨｚのプロセッサクロックに対して数１０
万サイクルに翻訳するミリ秒のオーダーで）大きいの
で、局部キャッシュライン減退カウンタは、非常に粗粒
に（すなわち、非常に低い分解能に）することができ
る。グローバルカウンタは、安全期間の半分の期間でチ
ックする。１ビット局部カウンタは、図１０に示される
有限状態マシンを実行する。次のクローバルチックパル
スに関するキャッシュラインへの最後のアクセスは分か
らないので、減退間隔は、半分の安全期間から全安全期
間までの範囲となる。平均では、１ビット減退カウンタ
の減退間隔は、安全期間の３／４となる。
【００３６】図９は、４トランジスタを含む模範的な４
Ｔ−ＤＲＡＭメモリセル（ビット）を示す。ＷＲＤは、
セルにアクセスする時に使用されるワードラインであ
る。Ｂ及びＢ−ＢＡＲは、セルの値を読み書きするビッ
トラインである。４Ｔ−ＤＲＡＭメモリセルは、普通の
６トランジスタＳＲＡＭメモリセルに直接取って代わ
る。図１０は、図９の４Ｔ−ＤＲＡＭキャッシュライン
を減退させるために使用される１ビット局部キャッシュ
ラインカウンタの状態線図を示す。
Ｔ−ＤＲＡＭメモリセル（ビット）を示す。ＷＲＤは、
セルにアクセスする時に使用されるワードラインであ
る。Ｂ及びＢ−ＢＡＲは、セルの値を読み書きするビッ
トラインである。４Ｔ−ＤＲＡＭメモリセルは、普通の
６トランジスタＳＲＡＭメモリセルに直接取って代わ
る。図１０は、図９の４Ｔ−ＤＲＡＭキャッシュライン
を減退させるために使用される１ビット局部キャッシュ
ラインカウンタの状態線図を示す。
【００３７】ライト−バックキャッシュ実施例 ライト−バックキャッシュ構成を使用するプロセッサ
は、主メモリの対応する位置を更新することなく新しい
値でキャッシュを更新することができる。したがって、
キャッシュラインの減退間隔が達せられると、キャッシ
ュラインは、修正されたデータが主メモリの適当な位置
に書き込まれるまで、本発明にしたがって給電停止され
ない。したがって、図８に示されるように、有効ビッ
ト、タグ及びデータのフィールドを持つことに加えて、
キャッシュ８００の各キャッシュラインは、所定のキャ
ッシュラインに格納されている値が、タグで確認される
ように、主メモリの適当な位置に戻って書き込まれる必
要がある場合を示す“ダーティビット”識別子を任意に
維持する。ダーティビットは、キャッシュが、主メモリ
の対応する位置を更新することなく新しい値で更新され
るたびに、プロセッサで設定される。
は、主メモリの対応する位置を更新することなく新しい
値でキャッシュを更新することができる。したがって、
キャッシュラインの減退間隔が達せられると、キャッシ
ュラインは、修正されたデータが主メモリの適当な位置
に書き込まれるまで、本発明にしたがって給電停止され
ない。したがって、図８に示されるように、有効ビッ
ト、タグ及びデータのフィールドを持つことに加えて、
キャッシュ８００の各キャッシュラインは、所定のキャ
ッシュラインに格納されている値が、タグで確認される
ように、主メモリの適当な位置に戻って書き込まれる必
要がある場合を示す“ダーティビット”識別子を任意に
維持する。ダーティビットは、キャッシュが、主メモリ
の対応する位置を更新することなく新しい値で更新され
るたびに、プロセッサで設定される。
【００３８】他の変形では、グローバルサイクルカウン
タ３１０より供給されるグローバルタイム信号Ｔは、あ
るキャッシュラインカウンタから他のキャッシュライン
カウンタへ（または、あるカウンタ群から他のカウンタ
群へ）縦続接続して、ライトーバックキャッシュ実施例
における“ダーティ”キャッシュラインの“ライティン
グバック”を分配するができる。したがって、所定のキ
ャッシュライン（または、キャッシュライン群）は、も
し必要ならば、グローバルタイム信号Ｔを次のキャッシ
ュライン（または、キャッシュライン群）へ渡す前に、
主メモリに戻って書き込む。このように、グローバルタ
イム信号Ｔの分配の縦続接続は、グローバルカウンタ３
１０からの１カウントと関連する減退を広げる。
タ３１０より供給されるグローバルタイム信号Ｔは、あ
るキャッシュラインカウンタから他のキャッシュライン
カウンタへ（または、あるカウンタ群から他のカウンタ
群へ）縦続接続して、ライトーバックキャッシュ実施例
における“ダーティ”キャッシュラインの“ライティン
グバック”を分配するができる。したがって、所定のキ
ャッシュライン（または、キャッシュライン群）は、も
し必要ならば、グローバルタイム信号Ｔを次のキャッシ
ュライン（または、キャッシュライン群）へ渡す前に、
主メモリに戻って書き込む。このように、グローバルタ
イム信号Ｔの分配の縦続接続は、グローバルカウンタ３
１０からの１カウントと関連する減退を広げる。
【００３９】本発明の減退回路に起因して消費されるさ
らなる動作電力は、その負荷静電容量及びトランジスタ
スイッチング作用の結果に比例する。ここで説明される
デジタル的実施例に関して、１１０以下のトランジスタ
は、平均してサイクル毎に切り換わる。減退回路全体
は、非常に少数のトランジスタ、すなわち、グローバル
カウンタ用の数１００プラス局部キャッシュラインカウ
ンタ毎に３０以下のトランジスタを含む。全局部カウン
タは、Ｔパルス毎に値を変更する。しかしながら、これ
は、（グローバルカウンタの期間に等しい）非常に粗い
間隔で起こる。とはいえ、キャッシュラインへのアクセ
スにより局部カウンタをリセットするのは、心配の原因
にならない。キャッシュラインが激しくアクセスされる
場合は、カウンタは、その初期値から変わる機会がない
ので、それをリセットするのは、どんな動作電力も消費
しない（カウンタのトランジスタはどれも切り換わらな
い）。電力が消費されるケースは、グローバルカウンタ
の少なくとも１期間の間休止されたキャッシュラインへ
のアクセスである。本発明で使用される２ビットカウン
タ全部にわたって、平均でサイクル当たり１ビット以下
の遷移が存在することが観測されている。したがって、
減退回路の動作電力消費は、多分数１００万のトランジ
スタを含むチップの他の部分で消費される動作電力と比
べた場合無視できる。
らなる動作電力は、その負荷静電容量及びトランジスタ
スイッチング作用の結果に比例する。ここで説明される
デジタル的実施例に関して、１１０以下のトランジスタ
は、平均してサイクル毎に切り換わる。減退回路全体
は、非常に少数のトランジスタ、すなわち、グローバル
カウンタ用の数１００プラス局部キャッシュラインカウ
ンタ毎に３０以下のトランジスタを含む。全局部カウン
タは、Ｔパルス毎に値を変更する。しかしながら、これ
は、（グローバルカウンタの期間に等しい）非常に粗い
間隔で起こる。とはいえ、キャッシュラインへのアクセ
スにより局部カウンタをリセットするのは、心配の原因
にならない。キャッシュラインが激しくアクセスされる
場合は、カウンタは、その初期値から変わる機会がない
ので、それをリセットするのは、どんな動作電力も消費
しない（カウンタのトランジスタはどれも切り換わらな
い）。電力が消費されるケースは、グローバルカウンタ
の少なくとも１期間の間休止されたキャッシュラインへ
のアクセスである。本発明で使用される２ビットカウン
タ全部にわたって、平均でサイクル当たり１ビット以下
の遷移が存在することが観測されている。したがって、
減退回路の動作電力消費は、多分数１００万のトランジ
スタを含むチップの他の部分で消費される動作電力と比
べた場合無視できる。
【００４０】マルチレベルキャッシュ階層におけるキャ
ッシュ減退 多くのシステムは、比較的小さくて早いレベル１（Ｌ
１）キャッシュと、１以上のレベルのだんだん大きくて
遅くなるキャッシュ、レベル２（Ｌ２）、レベル３（Ｌ
３），．．．レベルＮ（ＬＮ）とからなるマルチレベル
キャッシュ階層を用いている。典型的には、階層中でよ
り遅い、より大きいキャッシュは、さらに離れているさ
らに少ないアクセスに会う（なぜなら、プロセッサのア
クセスの流れは、高い方のレベルにおけるヒットでフィ
ルタされるからである）。各レベルの減退間隔は、それ
に応じたサイズにされるべきである（すなわち、より大
きい低レベルキャッシュにはより大きい減退間隔とす
る。）減退間隔は、チック信号（Ｔ）期間の適切な選択
によるサイズにされる。
ッシュ減退 多くのシステムは、比較的小さくて早いレベル１（Ｌ
１）キャッシュと、１以上のレベルのだんだん大きくて
遅くなるキャッシュ、レベル２（Ｌ２）、レベル３（Ｌ
３），．．．レベルＮ（ＬＮ）とからなるマルチレベル
キャッシュ階層を用いている。典型的には、階層中でよ
り遅い、より大きいキャッシュは、さらに離れているさ
らに少ないアクセスに会う（なぜなら、プロセッサのア
クセスの流れは、高い方のレベルにおけるヒットでフィ
ルタされるからである）。各レベルの減退間隔は、それ
に応じたサイズにされるべきである（すなわち、より大
きい低レベルキャッシュにはより大きい減退間隔とす
る。）減退間隔は、チック信号（Ｔ）期間の適切な選択
によるサイズにされる。
【００４１】キャッシュ階層へのマルチレベル包含は、
高い方のレベルのキャッシュ（例えば、Ｌ１）の内容
が、そのすぐ下のレベルのキャッシュ（例えば、Ｌ２）
の内容の小セットであることを保証する。マルチレベル
包含は、多くのデザインで実施されている。マルチレベ
ル包含を実施していないキャッシュ階層では、キャッシ
ュラインは、異なるレベルのキャッシュにおい徹個別的
に減退させることができる。例えば、Ｌ２中のデータ
は、Ｌ１中の存在と無関係に減退させることができる。
マルチレベル包含が実施されているキャッシュ階層で
は、減退メカニズムは包含を保つように修正されなけれ
ばならない。
高い方のレベルのキャッシュ（例えば、Ｌ１）の内容
が、そのすぐ下のレベルのキャッシュ（例えば、Ｌ２）
の内容の小セットであることを保証する。マルチレベル
包含は、多くのデザインで実施されている。マルチレベ
ル包含を実施していないキャッシュ階層では、キャッシ
ュラインは、異なるレベルのキャッシュにおい徹個別的
に減退させることができる。例えば、Ｌ２中のデータ
は、Ｌ１中の存在と無関係に減退させることができる。
マルチレベル包含が実施されているキャッシュ階層で
は、減退メカニズムは包含を保つように修正されなけれ
ばならない。
【００４２】典型的に、マルチレベル包含が実施されて
いるキャッシュ階層では、あらゆるキャッシュライン
（Ｌ１を除く全レベル）における包含ビットは、キャッ
シュラインデータがさらに上のレベルに存在しているか
否かを示す。階層レベル中の異なるサイズのキャッシュ
ラインの場合には、複数の包含ビットを使用して、さら
に上のレベルに存在する、キャッシュラインの正確な部
分を示すことができる。例えば、Ｌ１ラインサイズが３
２バイトでありかつＬ２ラインサイズが１２８バイトで
ある場合は、Ｌ２キャッシュライン中の４個の包含ビッ
トが、データ包含を正確に表わすために用いられる。本
発明の減退メカニズムは、包含ビットが、さらに上のレ
ベル中の同じデータの存在を示している場合に、そのデ
ータフィールドだけが減退するのを許され、タグフィー
ルドは許されないように修正される。タグフィールド
は、給電オンされたままであり、したがって、さらに上
のレベルに存在するデータのプレースホルダを保存す
る。マルチレベル包含は、タグのみのために維持され
る。より高いレベル中に存在しないキャッシュラインの
減退は、正常に進行する。給電オンされているタグのみ
を有するキャッシュラインへのアクセスは、ミスとな
る。マルチレベル包含を保存する他の解決法は、より高
いレベルでも減退された場合のみ、キャッシュラインの
減退を許すことである。より高いレベルに存在しないキ
ャッシュラインの減退は、正常に進行する。
いるキャッシュ階層では、あらゆるキャッシュライン
（Ｌ１を除く全レベル）における包含ビットは、キャッ
シュラインデータがさらに上のレベルに存在しているか
否かを示す。階層レベル中の異なるサイズのキャッシュ
ラインの場合には、複数の包含ビットを使用して、さら
に上のレベルに存在する、キャッシュラインの正確な部
分を示すことができる。例えば、Ｌ１ラインサイズが３
２バイトでありかつＬ２ラインサイズが１２８バイトで
ある場合は、Ｌ２キャッシュライン中の４個の包含ビッ
トが、データ包含を正確に表わすために用いられる。本
発明の減退メカニズムは、包含ビットが、さらに上のレ
ベル中の同じデータの存在を示している場合に、そのデ
ータフィールドだけが減退するのを許され、タグフィー
ルドは許されないように修正される。タグフィールド
は、給電オンされたままであり、したがって、さらに上
のレベルに存在するデータのプレースホルダを保存す
る。マルチレベル包含は、タグのみのために維持され
る。より高いレベル中に存在しないキャッシュラインの
減退は、正常に進行する。給電オンされているタグのみ
を有するキャッシュラインへのアクセスは、ミスとな
る。マルチレベル包含を保存する他の解決法は、より高
いレベルでも減退された場合のみ、キャッシュラインの
減退を許すことである。より高いレベルに存在しないキ
ャッシュラインの減退は、正常に進行する。
【００４３】ここに図示され、説明された実施例及び変
形は、本発明の原理の単なる例示であり、種々の修正が
本発明の範囲及び精神から逸脱することなく当業者によ
り実行され得ることが理解されるべきである。
形は、本発明の原理の単なる例示であり、種々の修正が
本発明の範囲及び精神から逸脱することなく当業者によ
り実行され得ることが理解されるべきである。
【図１】従来のキャッシュ構成を示す図である。
【図２】図１の従来のキャッシュメモリの構造をより詳
細に示す図である。
細に示す図である。
【図３】本発明によるキャッシュメモリのデジタル的実
施例を示す図である。
施例を示す図である。
【図４】図３の模範的なデジタル的実施例における各キ
ャッシュライン用の模範的回路を示す図である。
ャッシュライン用の模範的回路を示す図である。
【図５】図３及び図４の模範的２ビットカウンタの状態
線図である。
線図である。
【図６】本発明のキャッシュライン電力制御態様を示す
ブロック図である。
ブロック図である。
【図７】本発明によるキャッシュメモリ用の減退カウン
タのアナログ的実施例を示す図である。
タのアナログ的実施例を示す図である。
【図８】本発明による他のキャッシュメモリの構造を示
す図である。
す図である。
【図９】接地へのパスを備えていない４トランジスタハ
イブリッドＳＲＡＭ／ＤＲＡＭメモリセルを示す図であ
る。
イブリッドＳＲＡＭ／ＤＲＡＭメモリセルを示す図であ
る。
【図１０】減退４Ｔ−ＤＲＡＭキャッシュラインに使用
される１ビットカウンタの状態線図を示す図である。
される１ビットカウンタの状態線図を示す図である。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/401 Ｇ１１Ｃ 11/34 ３７１Ｚ 11/406 ３６３Ｎ (72)発明者 ステファノス カクシラス アメリカ合衆国 07302 ニュージャーシ ィ，ジャーシィ シティ，ジャーシィ ア ヴェニュー 448，アパートメント ３ (72)発明者 フィリップ ダブリュ． ディオデトー アメリカ合衆国 08802 ニュージャーシ ィ，アズバリー，アンダーソン ロード 258 (72)発明者 ハーバート ラエ マックレラン，ジュニ ヤ アメリカ合衆国 07901 ニュージャーシ ィ，サミット，ケント プレイス ブウル ヴァード 83 (72)発明者 ギリジャ ナーリカー アメリカ合衆国 07310 ニュージャーシ ィ，ジャーシィ シティ，ワシントン ブ ウルヴァード 3251 Ｆターム(参考） 5B005 JJ21 MM01 NN43 NN45 UU24 UU31 VV01 5M024 AA06 BB22 BB26 BB37 BB39 CC04 EE10 EE12 GG04 JJ05 JJ22 PP01 PP02 PP03 PP10
Claims (35)
- 【請求項１】 主メモリからの値を記憶する複数のキャ
ッシュラインと、 該複数のキャッシュラインの各々と関連するタイマとを
含み、 該タイマの各々は、減退間隔後に該関連キャッシュライ
ンへの電力を除去する信号を制御するように構成される
キャッシュメモリ。 - 【請求項２】 請求項１記載のキャッシュメモリにおい
て、所定のキャッシュラインと関連するタイマは、該関
連キャッシュラインがアクセスされるたびにリセットさ
れるキャッシュメモリ。 - 【請求項３】 請求項１記載のキャッシュメモリにおい
て、前記減退間隔は変更可能であるキャッシュメモリ。 - 【請求項４】 請求項３記載のキャッシュメモリにおい
て、前記可変減退間隔は、性能を増すために広くするこ
とができるキャッシュメモリ。 - 【請求項５】 請求項３記載のキャッシュメモリにおい
て、前記減退間隔は、電力を節約するために減じること
ができるキャッシュメモリ。 - 【請求項６】 請求項３記載のキャッシュメモリにおい
て、前記可変減退間隔は、コンパレータの基準値を調整
することにより実行されるキャッシュメモリ。 - 【請求項７】 請求項３記載のキャッシュメモリにおい
て、前記可変減退間隔は、コンパレータのバイアスを調
整することにより実行されるキャッシュメモリ。 - 【請求項８】 請求項１記載のキャッシュメモリにおい
て、前記タイマはｋビットタイマであり、前記タイマ
は、グローバルＮビットカウンタからのチックを受け取
り、ｋはＮより小さいキャッシュメモリ。 - 【請求項９】 請求項１記載のキャッシュメモリにおい
て、前記タイマは、ｋビットタイマであり、前記タイマ
は、どんな供給源からのチックも受け取るキャッシュメ
モリ。 - 【請求項１０】 請求項１記載のキャッシュメモリにお
いて、前記タイマは、カウンタとして論理的に作用でき
るどんなｋ状態有限状態マシン（ＦＳＭ）でも良いキャ
ッシュメモリ。 - 【請求項１１】 請求項１記載のキャッシュメモリにお
いて、さらに、前記電力が前記減退間隔後に前記関連キ
ャッシュラインから除去される前に、前記キャッシュラ
インの内容を主メモリに戻して書き込まなければならな
い時を示す、前記キャッシュラインの各々と関連するダ
ーティビットを含むキャッシュメモリ。 - 【請求項１２】 請求項１１記載のキャッシュメモリに
おいて、前記複数のキャッシュラインと関連する１つ以
上の前記タイマは、前記主メモリへの戻し書き込みを分
配するために縦続接続されるキャッシュメモリ。 - 【請求項１３】 請求項１記載のキャッシュメモリにお
いて、前記関連キャッシュラインからの電力の除去は、
前記キャッシュラインと関連する有効フィールドをリセ
ットするキャッシュメモリ。 - 【請求項１４】 請求項１記載のキャッシュメモリにお
いて、前記信号は、さらに、全キャッシュラインからの
電位を除去するように構成されるキャッシュメモリ。 - 【請求項１５】 請求項１記載のキャッシュメモリにお
いて、給電が停止されたキャッシュラインへの最初のア
クセスは、キャッシュミスとなり、前記対応するタイマ
をリセットし、前記キャッシュラインへの電力を回復さ
せるキャッシュメモリ。 - 【請求項１６】 請求項１記載のキャッシュメモリにお
いて、給電が停止されたキャッシュラインへの最初のア
クセスは、電力が回復された後に前記キャッシュライン
を安定させる期間だけ遅延されるキャッシュメモリ。 - 【請求項１７】 請求項１記載のキャッシュメモリにお
いて、前記タイマは前記減退間隔に対応する予め定めら
れた電圧を検出するアナログ装置であるキャッシュメモ
リ。 - 【請求項１８】 請求項１記載のキャッシュメモリにお
いて、前記キャッシュメモリは、マルチレベルキャッシ
ュメモリであり、さらに、前記キャッシュラインの各々
と関連する１つ以上の包含ビットを含み、該包含ビット
は、前記キャッシュラインに記憶されているデータがさ
らに上のレベルに存在しているか否かを示し、前記電力
は、該包含ビットがさらに上のレベルにおける同一デー
タの存在を示している場合に、前記減退間隔後に前記キ
ャッシュラインと関連するデータフィールドからのみ除
去されるキャッシュメモリ。 - 【請求項１９】 請求項１記載のキャッシュメモリにお
いて、前記キャッシュメモリはマルチレベルキャッシュ
メモリであり、前記電力は、前記電力が該マルチレベル
キャッシュメモリの対応するさらに上のレベルで除去さ
れる場合のみ、前記減退間隔後にキャッシュラインから
除去されるキャッシュメモリ。 - 【請求項２０】 複数のキャッシュラインを有するキャ
ッシュメモリにおける漏洩電力を低減する方法であっ
て、 該キャッシュラインの各々のためのタイマを用意するス
テップと、 該キャッシュラインがアクセスされるたびに、該タイマ
をリセットするステップと、 減退間隔後に該関連キャッシュラインから電力を除去す
るステップとを含む方法。 - 【請求項２１】 請求項２０記載の方法において、前記
減退間隔は変更可能である方法。 - 【請求項２２】 請求項２０記載の方法において、前記
タイマはｋビットタイマであり、前記タイマは、グロー
バルＮビットカウンタからのチックを受け取り、ｋはＮ
より小さい方法。 - 【請求項２３】 請求項２０記載の方法において、さら
に、前記電力が前記減退間隔後に前記関連キャッシュラ
インから除去される前に、前記キャッシュラインの内容
が主メモリに戻って書き込まれなければならない時を示
す、前記キャッシュラインの各々と関連するダーティビ
ットを評価するステップを含む方法。 - 【請求項２４】 請求項２０記載の方法において、前記
関連キャッシュラインから電力を除去するステップは、
さらに、前記キャッシュラインと関連する有効ビットを
リセットするステップを含む方法。 - 【請求項２５】 請求項２０記載の方法において、給電
が停止されたキャッシュラインへの最初のアクセスは、
さらに、キャッシュミスを確立し、前記対応するタイマ
をリセットし、前記キャッシュラインへの電力を回復す
るステップを含む方法。 - 【請求項２６】 請求項２０記載の方法において、給電
が停止されたキャッシュラインへの最初のアクセスは、
さらに、電力が回復された後、前記キャッシュラインが
安定するまでの適当な時間だけ前記アクセスを遅延する
ステップを含む方法。 - 【請求項２７】 主メモリからの値を記憶する複数のキ
ャッシュラインと、該複数のキャッシュラインの各々と
関連するタイマとを含み、 該キャッシュラインは各々、１つ以上のダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）セルを含み、 該ＤＲＡＭセルは各々、該キャッシュラインがアクセス
されるたびにリフレッシュされ、 該ＤＲＡＭセルは各々、安全期間の間該値を確実に記憶
し、 前記タイマは各々、該安全期間後に該キャッシュライン
と関連する有効ビットをリセットする信号を制御するキ
ャッシュメモリ。 - 【請求項２８】 請求項２７記載のキャッシュメモリに
おいて、前記安全期間は、前記ＤＲＡＭセルを製造する
のに使用される集積回路（ＩＣ）処理の特性に基づいて
確立されるキャッシュメモリ。 - 【請求項２９】 請求項２７記載のキャッシュメモリに
おいて、前記ＤＲＡＭセルは、４−Ｔ ＤＲＡＭセルと
して具体化されるキャッシュメモリ。 - 【請求項３０】 請求項２７記載のキャッシュメモリに
おいて、前記タイマはｋビットタイマであり、前記タイ
マは、グローバルＮビットカウンタからのチックを受け
取り、ｋはＮより小さいキャッスメモリ。 - 【請求項３１】 請求項２７記載のキャッシュメモリに
おいて、前記タイマは、ｋビットタイマであり、前記タ
イマは、どんな供給源からのチックも受け取るキャッシ
ュメモリ。 - 【請求項３２】 請求項２７記載のキャッシュメモリに
おいて、前記タイマは、カウンタとして論理的に作用で
きるどんなｋ状態有限状態マシン（ＦＳＭ）でも良いキ
ャッシュメモリ。 - 【請求項３３】 請求項２７記載のキャッシュメモリに
おいて、さらに、前記電力が前記減退間隔後に前記関連
キャッシュラインから除去される前に、前記キャッシュ
ラインの内容を主メモリに戻して書き込まなければなら
ない時を示す、前記キャッシュラインの各々と関連する
ダーティビットを含むキャッシュメモリ。 - 【請求項３４】 キャッシュメモリにおける漏洩電力を
低減する方法であって、該キャッシュメモリは、キャシ
ュメモリからの値を記憶する複数のキャッシュラインを
有し、該キャッシュラインは各々、１つ以上のダイナミ
ックランダムアクセスメモリ（ＤＲＡＭ）セルを含み、
該ＤＲＡＭセルは各々、安全期間の間該値を確実に記憶
する方法において、 該対応するキャッシュラインがアクセスされるたびに、
該ＤＲＡＭセルをリフレッシュするステップと、 該キャッシュラインの各々のためのタイマを用意するス
テップと、 該キャッシュラインがアクセスされるたびに、該タイマ
をリセットするステップと、 該安全期間後に該キャッシュラインと関連する有効ビッ
トをリセットするステップとを含む方法。 - 【請求項３５】 請求項３４記載の方法において、前記
安全期間は、前記ＤＲＡＭセルを製造するのに使用され
る集積回路（ＩＣ）処理の特性に基づいて確立される方
法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US24317300P | 2000-10-25 | 2000-10-25 | |
| US09/865847 | 2001-05-25 | ||
| US09/865,847 US6983388B2 (en) | 2000-10-25 | 2001-05-25 | Method and apparatus for reducing leakage power in a cache memory by using a timer control signal that removes power to associated cache lines |
| US60/243173 | 2001-05-25 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007181585A Division JP2007317213A (ja) | 2000-10-25 | 2007-07-11 | キャッシュメモリにおける漏洩電力の低減方法及び装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002182980A true JP2002182980A (ja) | 2002-06-28 |
| JP2002182980A5 JP2002182980A5 (ja) | 2004-10-14 |
| JP4038786B2 JP4038786B2 (ja) | 2008-01-30 |
Family
ID=26935640
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001327071A Expired - Fee Related JP4038786B2 (ja) | 2000-10-25 | 2001-10-25 | キャッシュメモリにおける漏洩電力の低減方法及び装置 |
| JP2007181585A Ceased JP2007317213A (ja) | 2000-10-25 | 2007-07-11 | キャッシュメモリにおける漏洩電力の低減方法及び装置 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007181585A Ceased JP2007317213A (ja) | 2000-10-25 | 2007-07-11 | キャッシュメモリにおける漏洩電力の低減方法及び装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6983388B2 (ja) |
| EP (1) | EP1202287B1 (ja) |
| JP (2) | JP4038786B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008016033A (ja) * | 2006-07-06 | 2008-01-24 | Internatl Business Mach Corp <Ibm> | 階層テーブルを管理するための方法およびコンピュータ・システム |
| US7418553B2 (en) | 2003-05-21 | 2008-08-26 | Fujitsu Limited | Method and apparatus of controlling electric power for translation lookaside buffer |
| US7437513B2 (en) | 2004-04-30 | 2008-10-14 | Nec Corporation | Cache memory with the number of operated ways being changed according to access pattern |
| JP2013182356A (ja) * | 2012-02-29 | 2013-09-12 | Fujitsu Ltd | 演算装置、情報処理装置および演算方法 |
| JP2015022330A (ja) * | 2013-07-16 | 2015-02-02 | 株式会社東芝 | メモリ制御回路およびプロセッサ |
Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7865747B2 (en) * | 2000-10-31 | 2011-01-04 | International Business Machines Corporation | Adaptive issue queue for reduced power at high performance |
| TWI223526B (en) * | 2001-03-23 | 2004-11-01 | Foma Feng | Asynchronous serial data transmission method |
| US6907534B2 (en) * | 2001-06-29 | 2005-06-14 | Hewlett-Packard Development Company, L.P. | Minimizing power consumption in pipelined circuit by shutting down pipelined circuit in response to predetermined period of time having expired |
| US6993571B2 (en) * | 2001-08-16 | 2006-01-31 | International Business Machines Corporation | Power conservation in a server cluster |
| US6996678B1 (en) * | 2002-07-31 | 2006-02-07 | Cisco Technology, Inc. | Method and apparatus for randomized cache entry replacement |
| US20040064657A1 (en) * | 2002-09-27 | 2004-04-01 | Muraleedhara Navada | Memory structure including information storage elements and associated validity storage elements |
| JP4591657B2 (ja) * | 2003-12-22 | 2010-12-01 | キヤノン株式会社 | 動画像符号化装置及びその制御方法、プログラム |
| JP4421390B2 (ja) * | 2004-06-21 | 2010-02-24 | 富士通マイクロエレクトロニクス株式会社 | 半導体集積回路 |
| US7257678B2 (en) * | 2004-10-01 | 2007-08-14 | Advanced Micro Devices, Inc. | Dynamic reconfiguration of cache memory |
| US7472224B1 (en) * | 2004-10-01 | 2008-12-30 | Advanced Micro Devices, Inc. | Reconfigurable processing node including first and second processor cores |
| US8020014B2 (en) * | 2005-05-11 | 2011-09-13 | Freescale Semiconductor, Inc. | Method for power reduction and a device having power reduction capabilities |
| US7451353B2 (en) * | 2005-12-23 | 2008-11-11 | Intel Corporation | Cache disassociation detection |
| US20070288776A1 (en) * | 2006-06-09 | 2007-12-13 | Dement Jonathan James | Method and apparatus for power management in a data processing system |
| US7900018B2 (en) * | 2006-12-05 | 2011-03-01 | Electronics And Telecommunications Research Institute | Embedded system and page relocation method therefor |
| JP2009252165A (ja) * | 2008-04-10 | 2009-10-29 | Toshiba Corp | マルチプロセッサシステム |
| US20110204148A1 (en) | 2008-07-21 | 2011-08-25 | Stuart Colin Littlechild | Device having data storage |
| US8135941B2 (en) * | 2008-09-19 | 2012-03-13 | International Business Machines Corporation | Vector morphing mechanism for multiple processor cores |
| US8799587B2 (en) * | 2009-01-26 | 2014-08-05 | International Business Machines Corporation | Region coherence array for a mult-processor system having subregions and subregion prefetching |
| US8285942B2 (en) * | 2009-01-27 | 2012-10-09 | International Business Machines Corporation | Region coherence array having hint bits for a clustered shared-memory multiprocessor system |
| US8495300B2 (en) * | 2010-03-03 | 2013-07-23 | Ati Technologies Ulc | Cache with reload capability after power restoration |
| JP5534912B2 (ja) * | 2010-04-13 | 2014-07-02 | 三菱電機株式会社 | データ記憶装置 |
| US8645730B2 (en) | 2010-09-21 | 2014-02-04 | International Business Machines Corporation | Systems and methods to improve power efficiency in hybrid storage clusters |
| US9122286B2 (en) | 2011-12-01 | 2015-09-01 | Panasonic Intellectual Property Management Co., Ltd. | Integrated circuit apparatus, three-dimensional integrated circuit, three-dimensional processor device, and process scheduler, with configuration taking account of heat |
| US9703704B2 (en) * | 2012-05-01 | 2017-07-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9135182B2 (en) * | 2012-06-01 | 2015-09-15 | Semiconductor Energy Laboratory Co., Ltd. | Central processing unit and driving method thereof |
| US9218040B2 (en) | 2012-09-27 | 2015-12-22 | Apple Inc. | System cache with coarse grain power management |
| US9317102B2 (en) | 2013-01-03 | 2016-04-19 | Apple Inc. | Power control for cache structures |
| US9165650B2 (en) | 2013-02-07 | 2015-10-20 | Qualcomm Incorporated | Hybrid dynamic-static encoder with optional hit and/or multi-hit detection |
| US8984227B2 (en) | 2013-04-02 | 2015-03-17 | Apple Inc. | Advanced coarse-grained cache power management |
| US9400544B2 (en) | 2013-04-02 | 2016-07-26 | Apple Inc. | Advanced fine-grained cache power management |
| US9396122B2 (en) | 2013-04-19 | 2016-07-19 | Apple Inc. | Cache allocation scheme optimized for browsing applications |
| GB2547939B (en) * | 2016-03-04 | 2020-04-22 | Advanced Risc Mach Ltd | Cache power management |
| US9727489B1 (en) | 2016-10-07 | 2017-08-08 | International Business Machines Corporation | Counter-based victim selection in a cache memory |
| US9940239B1 (en) | 2016-10-07 | 2018-04-10 | International Business Machines Corporation | Counter-based victim selection in a cache memory |
| US9940246B1 (en) | 2016-10-07 | 2018-04-10 | International Business Machines Corporation | Counter-based victim selection in a cache memory |
| US9727488B1 (en) | 2016-10-07 | 2017-08-08 | International Business Machines Corporation | Counter-based victim selection in a cache memory |
| US9753862B1 (en) | 2016-10-25 | 2017-09-05 | International Business Machines Corporation | Hybrid replacement policy in a multilevel cache memory hierarchy |
| US11373720B2 (en) | 2018-02-23 | 2022-06-28 | Octavo Systems Llc | Analog memory cells with valid flag |
| US11493986B2 (en) * | 2019-12-22 | 2022-11-08 | Qualcomm Incorporated | Method and system for improving rock bottom sleep current of processor memories |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4420807A (en) * | 1981-08-31 | 1983-12-13 | International Business Machines Corporation | Selectively holding data in a buffer for defective backing store tracks |
| JP2641819B2 (ja) * | 1990-11-05 | 1997-08-20 | 三菱電機株式会社 | キャッシュ・コントローラ並びにフォールト・トレラント・コンピュータ及びそのデータ転送方式 |
| US5813028A (en) * | 1993-10-12 | 1998-09-22 | Texas Instruments Incorporated | Cache read miss request invalidation prevention method |
| US5632038A (en) * | 1994-02-22 | 1997-05-20 | Dell Usa, L.P. | Secondary cache system for portable computer |
| US5430683A (en) * | 1994-03-15 | 1995-07-04 | Intel Corporation | Method and apparatus for reducing power in on-chip tag SRAM |
| AU3313795A (en) * | 1994-10-14 | 1996-04-26 | Compaq Computer Corporation | Circuit for placing a cache memory into low power mode in response to special bus cycles |
| US5835949A (en) * | 1994-12-27 | 1998-11-10 | National Semiconductor Corporation | Method of identifying and self-modifying code |
| US6138213A (en) * | 1997-06-27 | 2000-10-24 | Advanced Micro Devices, Inc. | Cache including a prefetch way for storing prefetch cache lines and configured to move a prefetched cache line to a non-prefetch way upon access to the prefetched cache line |
| US6535961B2 (en) * | 1997-11-21 | 2003-03-18 | Intel Corporation | Spatial footprint prediction |
| US5835435A (en) * | 1997-12-02 | 1998-11-10 | Intel Corporation | Method and apparatus for dynamically placing portions of a memory in a reduced power consumtion state |
| US6490654B2 (en) * | 1998-07-31 | 2002-12-03 | Hewlett-Packard Company | Method and apparatus for replacing cache lines in a cache memory |
| US6157977A (en) * | 1998-11-24 | 2000-12-05 | Hewlett Packard Company | Bus bridge and method for ordering read and write operations in a write posting system |
| TW451132B (en) * | 1998-12-15 | 2001-08-21 | Nippon Electric Co | System and method for cache processing |
| JP3798563B2 (ja) * | 1999-01-06 | 2006-07-19 | 株式会社東芝 | 命令キャッシュメモリ |
| US6141283A (en) * | 1999-04-01 | 2000-10-31 | Intel Corporation | Method and apparatus for dynamically placing portions of a memory in a reduced power consumption state |
| US6473814B1 (en) * | 1999-05-03 | 2002-10-29 | International Business Machines Corporation | System for optimally tuning a burst length by setting a maximum burst length based on a latency timer value and adjusting the maximum burst length based on a cache line size |
| US6510494B1 (en) * | 1999-06-30 | 2003-01-21 | International Business Machines Corporation | Time based mechanism for cached speculative data deallocation |
| US6408364B1 (en) * | 2000-03-17 | 2002-06-18 | Advanced Micro Devices, Inc. | Apparatus and method for implementing a least recently used cache replacement algorithm |
| US6795896B1 (en) * | 2000-09-29 | 2004-09-21 | Intel Corporation | Methods and apparatuses for reducing leakage power consumption in a processor |
-
2001
- 2001-05-25 US US09/865,847 patent/US6983388B2/en not_active Expired - Lifetime
- 2001-10-25 JP JP2001327071A patent/JP4038786B2/ja not_active Expired - Fee Related
- 2001-10-25 EP EP01309077A patent/EP1202287B1/en not_active Expired - Lifetime
-
2005
- 2005-10-07 US US11/245,513 patent/US7472302B2/en not_active Expired - Fee Related
-
2007
- 2007-07-11 JP JP2007181585A patent/JP2007317213A/ja not_active Ceased
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7418553B2 (en) | 2003-05-21 | 2008-08-26 | Fujitsu Limited | Method and apparatus of controlling electric power for translation lookaside buffer |
| US7437513B2 (en) | 2004-04-30 | 2008-10-14 | Nec Corporation | Cache memory with the number of operated ways being changed according to access pattern |
| JP2008016033A (ja) * | 2006-07-06 | 2008-01-24 | Internatl Business Mach Corp <Ibm> | 階層テーブルを管理するための方法およびコンピュータ・システム |
| JP2013182356A (ja) * | 2012-02-29 | 2013-09-12 | Fujitsu Ltd | 演算装置、情報処理装置および演算方法 |
| JP2015022330A (ja) * | 2013-07-16 | 2015-02-02 | 株式会社東芝 | メモリ制御回路およびプロセッサ |
| US9734061B2 (en) | 2013-07-16 | 2017-08-15 | Kabushiki Kaisha Toshiba | Memory control circuit and processor |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020049918A1 (en) | 2002-04-25 |
| US20060041769A1 (en) | 2006-02-23 |
| JP4038786B2 (ja) | 2008-01-30 |
| EP1202287B1 (en) | 2012-05-09 |
| US7472302B2 (en) | 2008-12-30 |
| EP1202287A3 (en) | 2004-04-21 |
| US6983388B2 (en) | 2006-01-03 |
| JP2007317213A (ja) | 2007-12-06 |
| EP1202287A2 (en) | 2002-05-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4038786B2 (ja) | キャッシュメモリにおける漏洩電力の低減方法及び装置 | |
| US20240177761A1 (en) | Memory with partial array refresh | |
| KR100305311B1 (ko) | 리프레시 간격 제어 장치와 방법 및 컴퓨터 | |
| Chang et al. | Technology comparison for large last-level caches (L 3 Cs): Low-leakage SRAM, low write-energy STT-RAM, and refresh-optimized eDRAM | |
| US8020073B2 (en) | Dynamic memory architecture employing passive expiration of data | |
| US5632038A (en) | Secondary cache system for portable computer | |
| US8639874B2 (en) | Power management of a spare DRAM on a buffered DIMM by issuing a power on/off command to the DRAM device | |
| US8902688B2 (en) | Apparatus and method for hidden-refresh modification | |
| US6948029B2 (en) | DRAM device and refresh control method therefor | |
| US8953365B2 (en) | Capacitor backup for SRAM | |
| US11581031B2 (en) | Memory with partial bank refresh | |
| Kazimirsky et al. | Opportunistic refreshing algorithm for eDRAM memories | |
| Khoshavi et al. | Read-tuned STT-RAM and eDRAM cache hierarchies for throughput and energy enhancement | |
| Liang et al. | Replacing 6T SRAMs with 3T1D DRAMs in the L1 data cache to combat process variability | |
| JPH11505659A (ja) | モジュール型キャッシュメモリバッテリバックアップシステム | |
| US7129749B1 (en) | Programmable logic device having a configurable DRAM with transparent refresh | |
| Kim et al. | Exploration of trade-offs in the design of volatile STT–RAM cache | |
| US20030145241A1 (en) | Method and apparatus for reducing leakage power in a cache memory using adaptive time-based decay | |
| US6188627B1 (en) | Method and system for improving DRAM subsystem performance using burst refresh control | |
| US6646941B1 (en) | Apparatus for operating an integrated circuit having a sleep mode | |
| Patel et al. | Energy-efficient value-based selective refresh for embedded DRAMs | |
| Wang et al. | Zero-counting and adaptive-latency cache using a voltage-guardband breakthrough for energy-efficient operations | |
| Wang | Emerging Memory System Design to Improve Memory Reliability and Energy Efficiency | |
| Skadron et al. | Managing Leakage for Transient Data: Decay and Quasi-Static 4T Memory Cells | |
| JP2003256233A (ja) | 半導体装置及びコンピュータシステム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060308 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060322 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060622 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060627 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060906 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060919 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20061219 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20061226 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070316 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070328 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070711 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070904 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071003 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20071026 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071026 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101116 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4038786 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111116 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121116 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121116 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131116 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |