JP2002158576A - Semiconductor integrated circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路に
関し、より詳しくは低電圧において動作可能で、低スタ
ンバイリーク電流を可能とする半導体集積回路技術に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit, and more particularly, to a semiconductor integrated circuit technology that can operate at a low voltage and that enables a low standby leak current.
【０００２】[0002]
【従来の技術】近年、携帯電話、情報携帯端末等の電池
駆動電子機器の発達に伴い、これらの機器を少ない充電
回数で、長時間使用したいとの要望がある。この要望を
実現するためには、上記の機器を構成する電子部品につ
いて、より低電圧で動作し、低消費電力、低スタンバイ
電流であることが、電池の消耗時間を延ばすために必要
な条件である。2. Description of the Related Art In recent years, with the development of battery-driven electronic devices such as portable telephones and personal digital assistants, there is a demand for using these devices with a small number of charging times and for a long time. In order to fulfill this demand, it is necessary for the electronic components constituting the above devices to operate at a lower voltage, have lower power consumption, and have a lower standby current under the conditions necessary to extend the battery consumption time. is there.
【０００３】このような条件を実現するために、例えば
ＦＥＴ（電界効果トランジスタ）のしきい値電圧を低く
し、低電圧で高速動作するデバイスが開発されている。
しかしながら、低しきい値電圧のＦＥＴにおいては、オ
フ時のリーク電流が従来のしきい値電圧のＦＥＴよりも
増大し、デバイスのスタンバイ電流を増加させていた。
この問題を解決するために、特開平５−２６８０６５号
公報には、インバータ回路を構成するＦＥＴより高いし
きい値電圧のＦＥＴを追加し、リーク電流の削減を実現
するＣＭＯＳインバータ回路に関する技術が開示されて
いる。In order to realize such a condition, for example, a device has been developed in which the threshold voltage of an FET (field-effect transistor) is reduced and the device operates at a high speed at a low voltage.
However, in the low threshold voltage FET, the leakage current at the time of off increases more than the conventional threshold voltage FET, and the standby current of the device increases.
In order to solve this problem, Japanese Patent Application Laid-Open No. Hei 5-26865 discloses a technology relating to a CMOS inverter circuit which realizes a reduction in leakage current by adding an FET having a threshold voltage higher than that of the FET constituting the inverter circuit. Have been.
【０００４】特開平５−２６８０６５号公報のＣＭＯＳ
インバータ回路の構成について、図５に基づいて説明す
る。図５は、低電圧動作、低リーク電流を実現したＣＭ
ＯＳインバータ回路の構成図である。ＣＭＯＳインバー
タ回路５０は、ＰｃｈＦＥＴ５３、ＮｃｈＦＥＴ５４及
びＮｃｈＦＥＴ５５を備えた構成である。ＰｃｈＦＥＴ
５３において、ソースは電源供給線５１に、ドレインは
出力端子５７に、ゲートは入力端子５６に、それぞれ接
続されている。ＮｃｈＦＥＴ５４において、ソースはＮ
ｃｈＦＥＴ５５のドレインに、ドレインは出力端子５７
に、ゲートは入力端子５６に、それぞれ接続されてい
る。ＮｃｈＦＥＴ５５において、ソースは接地線５２
に、ドレインはＮｃｈＦＥＴ５４のソースに、ゲートは
制御信号入力端子５８に接続されている。A CMOS disclosed in Japanese Patent Application Laid-Open No. 5-26865 is disclosed.
The configuration of the inverter circuit will be described with reference to FIG. FIG. 5 shows a CM realizing low voltage operation and low leakage current.
FIG. 3 is a configuration diagram of an OS inverter circuit. The CMOS inverter circuit 50 has a configuration including a PchFET 53, an NchFET 54, and an NchFET 55. PchFET
In 53, the source is connected to the power supply line 51, the drain is connected to the output terminal 57, and the gate is connected to the input terminal 56. In the NchFET 54, the source is N
The drain of the chFET 55 is the output terminal 57
The gate is connected to the input terminal 56, respectively. In the NchFET 55, the source is the ground line 52.
The drain is connected to the source of the NchFET 54, and the gate is connected to the control signal input terminal 58.
【０００５】ＰｃｈＦＥＴ５３及びＮｃｈＦＥＴ５４は
低閾値電圧（例えば０．１５Ｖ）であり、ＮｃｈＦＥＴ
５５は高閾値電圧（例えば０．４Ｖ）である。高閾値電
圧であるＮｃｈＦＥＴ５５のゲートに対して制御信号入
力端子５８から、ＰｃｈＦＥＴ５３及びＮｃｈＦＥＴ５
４で構成されたインバータ回路の動作時にはＨｉ、スタ
ンバイモード時にはＬｏｗの信号が入力される。The PchFET 53 and the NchFET 54 have a low threshold voltage (for example, 0.15 V),
55 is a high threshold voltage (for example, 0.4 V). From the control signal input terminal 58 to the gate of the NchFET 55 having a high threshold voltage, the PchFET 53 and the NchFET 5
A high signal is input during the operation of the inverter circuit 4 and a low signal is input during the standby mode.
【０００６】ＣＭＯＳインバータ回路５０の動作を詳細
に説明する。本回路を動作させる際には、制御信号入力
端子５８にＨｉの信号を入力して、ＮｃｈＦＥＴ５５を
ＯＮ状態にする。これにより、ＰｃｈＦＥＴ５３及びＮ
ｃｈＦＥＴ５４で構成されるインバータ回路は動作モー
ドとなり、入力端子５６から入力した信号の反転信号が
出力端子５７から出力される。このときの遅延時間は、
インバータを形成するＰｃｈＦＥＴ５３及びＮｃｈＦＥ
Ｔ５４の閾値電圧により決定される。前記のようにＰｃ
ｈＦＥＴ５３及びＮｃｈＦＥＴ５４の閾値電圧が０．１
５Ｖであると、閾値電圧は低く設定されているので、低
電圧かつ高速の動作が実現できる。また、ＮｃｈＦＥＴ
５５はＯＮ状態であるので、インバータ回路には充分な
接地電位が供給されており、ＰｃｈＦＥＴ５３及びＮｃ
ｈＦＥＴ５４の動作速度には影響しない。The operation of the CMOS inverter circuit 50 will be described in detail. When operating this circuit, a Hi signal is input to the control signal input terminal 58 to turn on the NchFET 55. Thereby, the PchFET 53 and N
The inverter circuit constituted by the chFET 54 is in the operation mode, and an inverted signal of the signal input from the input terminal 56 is output from the output terminal 57. The delay time at this time is
PchFET 53 and NchFE forming inverter
It is determined by the threshold voltage of T54. Pc as described above
The threshold voltage of the hFET 53 and the NchFET 54 is 0.1
When the voltage is 5 V, the threshold voltage is set low, so that a low-voltage and high-speed operation can be realized. Also, NchFET
55 is in the ON state, a sufficient ground potential is supplied to the inverter circuit, and the PchFET 53 and Nc
It does not affect the operating speed of the hFET 54.
【０００７】次に、制御信号入力端子５８にＬｏｗの信
号を入力すると、ＮｃｈＦＥＴ５５はＯＦＦ状態となっ
て、ＣＭＯＳインバータ回路５０はスタンバイモードと
なる。この時、ＰｃｈＦＥＴ５３及びＮｃｈＦＥＴ５４
で構成されるインバータ回路には、接地電位が供給され
ないため動作せず、スタンバイ状態となる。また、スタ
ンバイモードでのリーク電流は、閾値電圧の高い（０．
４Ｖ）ＮｃｈＦＥＴ５５により低く抑えられる。すなわ
ち、ＰｃｈＦＥＴ５３及びＮｃｈＦＥＴ５４の閾値電圧
が低くオフ時のカットオフ特性が悪くても、リーク電流
はＮｃｈＦＥＴ５５によって抑えられている。Next, when a Low signal is input to the control signal input terminal 58, the NchFET 55 is turned off and the CMOS inverter circuit 50 enters the standby mode. At this time, the PchFET 53 and the NchFET 54
Does not operate because the ground potential is not supplied, and the inverter circuit is in a standby state. Also, the leakage current in the standby mode has a high threshold voltage (0.
4V) It can be kept low by the NchFET 55. That is, even if the threshold voltages of the PchFET 53 and the NchFET 54 are low and the cutoff characteristics at the time of off are poor, the leak current is suppressed by the NchFET 55.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、上記特
開平５−２６８０６５号公報のＣＭＯＳインバータ回路
を１つのデバイスに複数設けて、各ＣＭＯＳインバータ
回路を個別に制御したい場合には、回路数に応じて、制
御信号及び信号を入力するための端子を複数設けなけれ
ばならないという問題がある。However, when a plurality of CMOS inverter circuits disclosed in the above-mentioned Japanese Patent Application Laid-Open No. 5-26865 are provided in one device and it is desired to control each CMOS inverter circuit individually, the number of circuits must be adjusted according to the number of circuits. In addition, there is a problem that a plurality of terminals for inputting control signals and signals must be provided.
【０００９】また、所定の機能を実現するために、複数
のＦＥＴを含む構成の機能回路ブロックをデバイスに設
けた場合についてのリーク電流を抑制する構成は、上記
公報には開示されていない。The above publication does not disclose a configuration for suppressing a leak current when a device is provided with a functional circuit block including a plurality of FETs in order to realize a predetermined function.
【００１０】そこで、本発明は上記の問題を解決するた
めに成されたものであり、その目的は、所定の機能を有
する機能回路ブロックを１つまたは複数有する半導体集
積回路においても、機能回路ブロックを容易に制御が可
能であり、かつリーク電流を抑制することが可能な半導
体集積回路を提供することである。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a semiconductor integrated circuit having one or more functional circuit blocks having a predetermined function. To provide a semiconductor integrated circuit that can easily control the leakage current and suppress the leakage current.
【００１１】[0011]
【課題を解決するための手段】この発明は、上記の課題
を解決するための手段として、以下の構成を備えてい
る。The present invention has the following arrangement as means for solving the above-mentioned problems.
【００１２】(1) 高位電源線及び低位電源線の間に接続
された、１つまたは複数のＦＥＴを含む機能回路ブロッ
ク、及び該機能回路ブロックに接続され該機能回路ブロ
ックに含まれる１つまたは複数のＦＥＴの閾値電圧より
も高い閾値電圧であるリーク抑制ＦＥＴと、高位電源線
及び低位電源線の間に接続された１つまたは複数のＦＥ
Ｔを含み、該ＦＥＴの少なくとも１つが他のＦＥＴより
も高い閾値電圧である、該リーク抑制ＦＥＴのＯＮ・Ｏ
ＦＦを制御する制御回路と、を備えたことを特徴とす
る。(1) A functional circuit block including one or more FETs connected between the high power supply line and the low power supply line, and one or more of the functional circuit blocks connected to the functional circuit block and included in the functional circuit block A leakage suppression FET having a threshold voltage higher than a threshold voltage of the plurality of FETs, and one or more FEs connected between the high power supply line and the low power supply line;
T, wherein at least one of the FETs has a higher threshold voltage than the other FETs.
And a control circuit for controlling the FF.
【００１３】この構成において、半導体集積回路は、機
能回路ブロック、リーク抑制ＦＥＴ及び制御回路を備
え、１つまたは複数のＦＥＴを含む機能回路ブロック
と、該機能回路ブロックに接続され該機能回路ブロック
に含まれる１つまたは複数のＦＥＴの閾値電圧よりも高
い閾値電圧であるリーク抑制ＦＥＴと、が高位電源線及
び低位電源線の間に接続され、高位電源線及び低位電源
線の間に接続された１つまたは複数のＦＥＴを含み、該
ＦＥＴの少なくとも１つが他のＦＥＴよりも高い閾値電
圧である制御回路によって、該リーク抑制ＦＥＴのＯＮ
・ＯＦＦが制御される。したがって、機能回路ブロック
の低閾値電圧のＦＥＴによって低電圧動作、高速動作を
実現するとともに、低閾値電圧のＦＥＴを使用すること
により発生するスタンバイリーク電流を、高閾値電圧の
リーク抑制ＦＥＴによって抑制することが可能となる。
また、リーク抑制ＦＥＴを制御する制御回路を高い閾値
電圧のＦＥＴにて実現することにより、外部に制御回路
を設けずに済み、かつ制御回路自身のリーク電流を抑制
することが可能となる。In this configuration, the semiconductor integrated circuit includes a functional circuit block, a leakage suppression FET, and a control circuit, a functional circuit block including one or more FETs, and a functional circuit block connected to the functional circuit block. A leakage suppression FET having a threshold voltage higher than a threshold voltage of one or more included FETs, connected between the high power supply line and the low power supply line, and connected between the high power supply line and the low power supply line; A control circuit including one or more FETs, wherein at least one of the FETs has a higher threshold voltage than the other FETs, turns on the leakage suppression FET.
・ OFF is controlled. Therefore, the low-voltage operation and the high-speed operation are realized by the low-threshold-voltage FET of the functional circuit block, and the standby leakage current generated by using the low-threshold-voltage FET is suppressed by the high-threshold-voltage leakage suppression FET. It becomes possible.
Further, by realizing the control circuit for controlling the leak suppression FET with a FET having a high threshold voltage, it is not necessary to provide an external control circuit, and it is possible to suppress the leak current of the control circuit itself.
【００１４】(2) (1) の構成において、前記制御回路
は、前記リーク抑制ＦＥＴのＯＮ・ＯＦＦを制御して、
前記機能回路ブロックを動作状態またはスタンバイ状態
にするとすることができる。(2) In the configuration of (1), the control circuit controls ON / OFF of the leak suppression FET,
The functional circuit block may be set to an operation state or a standby state.
【００１５】この構成においては、前記機能回路ブロッ
クを動作状態またはスタンバイ状態にするために、前記
制御回路は、前記リーク抑制ＦＥＴのＯＮ・ＯＦＦを制
御する。したがって、リーク抑制ＦＥＴによって、機能
回路ブロックのリーク電流抑制と、機能回路ブロックの
状態制御と、が可能となる。In this configuration, the control circuit controls ON / OFF of the leak suppression FET in order to bring the functional circuit block into an operating state or a standby state. Therefore, the leak suppression FET makes it possible to suppress the leak current of the functional circuit block and control the state of the functional circuit block.
【００１６】(3) 前記リーク抑制ＦＥＴは、ソースが高
位電源線に、ドレインが前記機能回路ブロックの高位電
源端子に、ゲートが前記制御回路に、それぞれ接続され
たＰチャンネル型ＦＥＴであることを特徴とする。(3) The leak suppression FET is a P-channel type FET having a source connected to a high power supply line, a drain connected to a high power supply terminal of the functional circuit block, and a gate connected to the control circuit. Features.
【００１７】この構成においては、前記リーク抑制ＦＥ
Ｔは、Ｐチャンネル型ＦＥＴであり、ソースが高位電源
線に、ドレインが前記機能回路ブロックの高位電源端子
に、ゲートが前記制御回路に、それぞれ接続されてい
る。したがって、機能回路ブロックの高位電源端子と、
高位電源線と、の間にＰチャンネル型ＦＥＴが設置され
るので、機能回路ブロックへの電源供給制御が確実に行
え、機能回路ブロックに低閾値電圧のＦＥＴを使用する
ことにより発生するスタンバイリーク電流を、高閾値電
圧のＰチャンネル型ＦＥＴによって抑制することが可能
となる。In this configuration, the leak suppression FE
T is a P-channel type FET, the source of which is connected to the high power supply line, the drain of which is connected to the high power supply terminal of the functional circuit block, and the gate of which is connected to the control circuit. Therefore, the high-level power supply terminal of the functional circuit block,
Since a P-channel type FET is installed between the high-level power supply line and the power supply to the functional circuit block, the power supply to the functional circuit block can be reliably controlled, and the standby leakage current generated by using a low threshold voltage FET in the functional circuit block Can be suppressed by a P-channel FET having a high threshold voltage.
【００１８】(4) 前記リーク抑制ＦＥＴは、ソースが低
位電源線に、ドレインが前記機能回路ブロックの低位電
源端子に、ゲートが前記制御回路に、それぞれ接続され
たＮチャンネル型ＦＥＴであることを特徴とする。(4) The leak suppression FET is an N-channel FET whose source is connected to the lower power supply line, whose drain is connected to the lower power supply terminal of the functional circuit block, and whose gate is connected to the control circuit. Features.
【００１９】この構成においては、前記リーク抑制ＦＥ
Ｔは、Ｎチャンネル型ＦＥＴであり、ソースが低位電源
線に、ドレインが前記機能回路ブロックの低位電源端子
に、ゲートが前記制御回路に、それぞれ接続されてい
る。したがって、機能回路ブロックの低位電源端子と、
低位電源線と、の間にＮチャンネル型ＦＥＴが設置され
るので、機能回路ブロックへの電源供給制御が確実に行
え、機能回路ブロックに低閾値電圧のＦＥＴを使用する
ことにより発生するスタンバイリーク電流を、高閾値電
圧のＮチャンネル型ＦＥＴによって抑制することが可能
となる。In this configuration, the leakage suppression FE
T is an N-channel type FET, whose source is connected to the lower power supply line, its drain is connected to the lower power supply terminal of the functional circuit block, and its gate is connected to the control circuit. Therefore, the lower power supply terminal of the functional circuit block,
Since an N-channel FET is installed between the low-level power supply line and the power supply to the functional circuit block, the standby leakage current generated by using a low threshold voltage FET in the functional circuit block can be surely controlled. Can be suppressed by an N-channel FET having a high threshold voltage.
【００２０】(5) 複数の前記機能回路ブロックが接続さ
れた１つの前記リーク抑制ＦＥＴ、または１つの前記機
能回路ブロックに接続された１つの前記リーク抑制ＦＥ
Ｔを、１つまたは複数備えたことを特徴とする。(5) One leak suppression FET connected to a plurality of functional circuit blocks, or one leak suppression FE connected to one functional circuit block
T is provided with one or more.
【００２１】この構成において、半導体集積回路は、複
数の前記機能回路ブロックが接続された１つの前記リー
ク抑制ＦＥＴ、または１つの前記機能回路ブロックに接
続された１つの前記リーク抑制ＦＥＴを、１つまたは複
数備えている。したがって、複数の機能回路ブロックが
接続された１つのリーク抑制ＦＥＴを１つ備えた構成、
または１つの機能回路ブロックに接続された１つのリー
ク抑制ＦＥＴを１つ備えた構成の場合、制御回路によっ
て、各機能回路ブロックへの電源供給を一括して制御可
能である。また、複数の機能回路ブロックが接続された
１つのリーク抑制ＦＥＴを複数備えた構成、または１つ
の機能回路ブロックに接続された１つのリーク抑制ＦＥ
Ｔを複数備えた構成の場合、制御回路によって、機能回
路ブロック毎に電源供給を制御可能であり、半導体集積
回路の動作時における消費電力を低減することが可能と
なる。In this configuration, the semiconductor integrated circuit includes one of the leak suppression FETs connected to the plurality of functional circuit blocks, or one of the leak suppression FETs connected to the one functional circuit block. Or have multiple. Therefore, a configuration including one leak suppression FET to which a plurality of functional circuit blocks are connected,
Alternatively, in the case of a configuration having one leak suppression FET connected to one functional circuit block, power supply to each functional circuit block can be controlled collectively by the control circuit. In addition, a configuration including a plurality of one leak suppression FETs connected to a plurality of functional circuit blocks, or one leak suppression FE connected to one functional circuit block
In the case of a configuration including a plurality of T, power supply can be controlled for each functional circuit block by the control circuit, and power consumption during operation of the semiconductor integrated circuit can be reduced.
【００２２】(6) 前記高位電源線または前記低位電源線
に電源を接続する電源端子と、前記高位電源線または前
記低位電源線と該電源端子との間の接続を開閉するスイ
ッチと、電波を受信するアンテナが接続され、検出した
電波エネルギに応じて該スイッチの開閉を制御するスイ
ッチ制御回路と、を備えたことを特徴とする。(6) a power supply terminal for connecting a power supply to the high power supply line or the low power supply line, a switch for opening and closing the connection between the high power supply line or the low power supply line and the power supply terminal, A switch control circuit connected to a receiving antenna and controlling opening and closing of the switch according to the detected radio wave energy.
【００２３】この構成においては、半導体集積回路は、
電源端子と、スイッチと、スイッチ制御回路と、を備
え、前記高位電源線または前記低位電源線に電源を接続
する電源端子と、前記高位電源線または前記低位電源線
と、の間の接続を開閉するスイッチは、電波を受信する
アンテナが接続され、検出した電波エネルギに応じて、
スイッチ制御回路により開閉が制御される。したがっ
て、所定の電波を受信して、その電波エネルギによりス
イッチ制御回路を動作させて、機能回路ブロックに電源
供給する電源線を電源スイッチで制御することにより、
機能回路ブロックにおいてリーク電流の発生しない半導
体集積回路が実現可能となる。In this configuration, the semiconductor integrated circuit includes:
A power supply terminal comprising a power supply terminal, a switch, and a switch control circuit, for opening and closing a connection between a power supply terminal for connecting a power supply to the high power supply line or the low power supply line, and the high power supply line or the low power supply line. Switch is connected to an antenna that receives radio waves, and according to the detected radio wave energy,
Opening and closing are controlled by a switch control circuit. Therefore, by receiving a predetermined radio wave, operating the switch control circuit by the radio wave energy, and controlling the power supply line for supplying power to the functional circuit block with the power switch,
A semiconductor integrated circuit in which no leak current occurs in the functional circuit block can be realized.
【００２４】(7) 高位電源線及び低位電源線の間に接続
された、１つまたは複数のＦＥＴを含む機能回路ブロッ
クと、該高位電源線に電源を接続する電源端子と、該電
源端子及び該高位電源線の間の接続を開閉するスイッチ
と、電波を受信するアンテナが接続され、検出した電波
エネルギに応じて該スイッチの開閉を制御する開閉制御
回路と、を備えたことを特徴とする。(7) A functional circuit block including one or more FETs connected between the high power supply line and the low power supply line, a power supply terminal for connecting a power supply to the high power supply line, A switch for opening and closing the connection between the high-level power lines, and an opening / closing control circuit connected to an antenna for receiving a radio wave and controlling the opening and closing of the switch according to the detected radio wave energy. .
【００２５】この構成においては、１つまたは複数のＦ
ＥＴを含む機能回路ブロックは高位電源線及び低位電源
線の間に接続され、該高位電源線に電源を接続する電源
端子及び該高位電源線の間の接続を開閉するスイッチ
は、電波を受信するアンテナが接続された開閉制御回路
によって、検出した電波エネルギに応じて開閉が制御さ
れる。したがって、所定の電波を受信して、その電波エ
ネルギによりスイッチ制御回路を動作させて、機能回路
ブロックに電源供給する電源線を電源スイッチで制御す
ることにより、簡単な構成で機能回路ブロックに対する
電源供給を制御するとともに、リーク電流の発生しない
半導体集積回路が実現可能となる。In this configuration, one or more F
A functional circuit block including the ET is connected between the high power supply line and the low power supply line, and a power supply terminal for connecting a power supply to the high power supply line and a switch for opening and closing the connection between the high power supply line receive radio waves. The open / close control circuit to which the antenna is connected controls open / close according to the detected radio wave energy. Therefore, by receiving a predetermined radio wave, operating the switch control circuit using the radio wave energy, and controlling the power supply line for supplying power to the functional circuit block with the power switch, power supply to the functional circuit block can be performed with a simple configuration. And a semiconductor integrated circuit that does not generate leakage current can be realized.
【００２６】[0026]
【発明の実施の形態】〔第１実施形態〕まず、本発明の
第１実施形態について説明する。図１は、本発明の第１
実施形態に係る半導体集積回路の内部回路図である。第
１実施形態の半導体集積回路は、機能回路ブロックのリ
ーク電流を抑制するために高閾値電圧のＰｃｈ（Ｐチャ
ンネル型）ＦＥＴを用いた構成である。すなわち、半導
体集積回路８は、機能回路ブロック１、機能回路ブロッ
ク２、ＰｃｈＦＥＴ３、ＰｃｈＦＥＴ４、制御回路７に
よって構成されている。機能回路ブロック１は、高位電
源端子である電源端子１ａがＰｃｈＦＥＴ３のドレイン
に接続され、接地端子１ｂが低位電源線である接地線１
０に接続されている。機能回路ブロック２は、高位電源
端子である電源端子２ａがＰｃｈＦＥＴ４のドレインに
接続され、接地端子２ｂが接地線１０に接続されてい
る。リーク抑制ＦＥＴであるＰｃｈＦＥＴ３は、ソース
が高位電源線である電源線９に、ドレインが機能回路ブ
ロック１の電源端子１ａに、ゲートが制御回路７の出力
端子５に、それぞれ接続されている。リーク抑制ＦＥＴ
であるＰｃｈＦＥＴ４は、ソースが電源線９に、ドレイ
ンが機能回路ブロック２の電源端子２ａに、ゲートが制
御回路７の出力端子６に、それぞれ接続されている。制
御回路７は、入力端子７ａが半導体集積回路８の制御信
号入力端子１１に、電源端子７ｂが電源線９に、接地端
子７ｃが接地線１０に、出力端子５がＰｃｈＦＥＴ３の
ゲートに、出力端子６がＰｃｈＦＥＴ４のゲートに、そ
れぞれ接続されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS [First Embodiment] First, a first embodiment of the present invention will be described. FIG. 1 shows a first embodiment of the present invention.
FIG. 2 is an internal circuit diagram of the semiconductor integrated circuit according to the embodiment. The semiconductor integrated circuit according to the first embodiment has a configuration using a Pch (P-channel type) FET having a high threshold voltage in order to suppress a leakage current of a functional circuit block. That is, the semiconductor integrated circuit 8 includes the functional circuit block 1, the functional circuit block 2, the PchFET 3, the PchFET 4, and the control circuit 7. In the functional circuit block 1, a power supply terminal 1a, which is a high-level power supply terminal, is connected to the drain of the PchFET 3, and a ground terminal 1b is a ground line 1, which is a low-level power supply line
Connected to 0. In the functional circuit block 2, a power supply terminal 2a, which is a high-order power supply terminal, is connected to the drain of the PchFET 4, and a ground terminal 2b is connected to the ground line 10. The PchFET 3 serving as a leakage suppression FET has a source connected to the power supply line 9 which is a high-order power supply line, a drain connected to the power supply terminal 1 a of the functional circuit block 1, and a gate connected to the output terminal 5 of the control circuit 7. Leak suppression FET
The source is connected to the power supply line 9, the drain is connected to the power supply terminal 2 a of the functional circuit block 2, and the gate is connected to the output terminal 6 of the control circuit 7. The control circuit 7 has an input terminal 7a connected to the control signal input terminal 11 of the semiconductor integrated circuit 8, a power supply terminal 7b connected to the power supply line 9, a ground terminal 7c connected to the ground line 10, an output terminal 5 connected to the gate of the PchFET 3, and an output terminal connected thereto. 6 are connected to the gates of the PchFETs 4 respectively.
【００２７】機能回路ブロック１及び機能回路ブロック
２は、それぞれ１つまたは複数のＦＥＴを含む構成であ
り、所定の機能を実現するための回路ブロックである。
機能回路ブロック１及び機能回路ブロック２がそれぞれ
有する１つまたは複数のＦＥＴは、ＰｃｈＦＥＴ３及び
ＰｃｈＦＥＴ４よりも低い閾値電圧に設定されており、
低電圧で、高速に動作する。なお、機能回路ブロック１
及び機能回路ブロック２の回路構成、信号の入出力端子
などは、図示を省略している。The functional circuit block 1 and the functional circuit block 2 each include one or a plurality of FETs, and are circuit blocks for realizing a predetermined function.
One or a plurality of FETs of each of the functional circuit block 1 and the functional circuit block 2 are set to a threshold voltage lower than that of the PchFET 3 and the PchFET 4,
Operates at high speed with low voltage. Note that the functional circuit block 1
The circuit configuration of the functional circuit block 2, input / output terminals for signals, and the like are not shown.
【００２８】ＰｃｈＦＥＴ３は、機能回路ブロック１へ
の電源供給を制御するとともに、機能回路ブロック１の
スタンバイ時のリーク電流を抑制するためのものであ
る。また、機能回路ブロック１が備えた１つまたは複数
のＦＥＴよりも高い閾値電圧に設定されている。The PchFET 3 controls power supply to the functional circuit block 1 and suppresses a leakage current of the functional circuit block 1 during standby. The threshold voltage is set higher than one or a plurality of FETs included in the functional circuit block 1.
【００２９】ＰｃｈＦＥＴ４は、機能回路ブロック２へ
の電源供給を制御するとともに、機能回路ブロック２の
スタンバイ時のリーク電流を抑制するためのものであ
る。また、機能回路ブロック２が備えた１つまたは複数
のＦＥＴよりも高い閾値電圧に設定されている。The PchFET 4 controls power supply to the functional circuit block 2 and suppresses a leakage current of the functional circuit block 2 during standby. The threshold voltage is set higher than one or a plurality of FETs included in the functional circuit block 2.
【００３０】制御回路７は、制御信号入力端子１１から
入力された信号に応じて、出力端子５からＰｃｈＦＥＴ
３のゲートに、出力端子６からＰｃｈＦＥＴ４のゲート
に、それぞれＨｉまたはＬｏｗの信号を出力して、Ｐｃ
ｈＦＥＴ３及びＰｃｈＦＥＴ４のＯＮ・ＯＦＦを個別に
制御するためのものである。また、制御回路７は全て高
い閾値電圧のＦＥＴを用いて実現されているか、または
制御回路の電源端子７ｂと接地端子７ｃとの間に設けら
れたＦＥＴのうち、少なくとも１つが他のＦＥＴよりも
高い閾値電圧のＦＥＴにて実現されている。よって、制
御回路７へは常に電源供給が行われているが、半導体集
積回路８のスタンバイモードにおける制御回路７のリー
ク電流は、この高い閾値電圧のＦＥＴによって制限さ
れ、小さな値となる。なお、制御回路７の回路構成は、
図示を省略している。The control circuit 7 outputs a PchFET from the output terminal 5 in accordance with a signal input from the control signal input terminal 11.
3 outputs a Hi or Low signal to the gate of the PchFET 4 from the output terminal 6 to the gate of the PchFET 4, respectively.
This is for individually controlling ON / OFF of the hFET3 and the PchFET4. Further, the control circuit 7 is realized by using all the FETs having a high threshold voltage, or at least one of the FETs provided between the power supply terminal 7b and the ground terminal 7c of the control circuit is more than the other FETs. This is realized by a high threshold voltage FET. Therefore, although power is always supplied to the control circuit 7, the leakage current of the control circuit 7 in the standby mode of the semiconductor integrated circuit 8 is limited by the FET having the high threshold voltage and becomes a small value. The circuit configuration of the control circuit 7 is as follows.
Illustration is omitted.
【００３１】次に、半導体集積回路８の動作について説
明する。半導体集積回路８には、図外の電源端子に接続
された電池などの電源から、半導体集積回路８が動作可
能な電圧が供給されている。制御信号入力端子１１に半
導体集積回路８の全機能回路ブロックを動作状態にする
所定の信号が入力されると、制御回路７は出力端子５，
６からＬｏｗの信号を出力する。この信号が各ゲートに
入力されたＰｃｈＦＥＴ３及びＰｃｈＦＥＴ４はＯＮと
なる。そして、機能回路ブロック１，２に電源供給が開
始されて、機能回路ブロック１，２は動作状態となる。
このとき、前記のように機能回路ブロック１，２に含ま
れるＦＥＴは低い閾値電圧のＦＥＴにて構成されている
ので、低電圧で高速に動作する。Next, the operation of the semiconductor integrated circuit 8 will be described. The semiconductor integrated circuit 8 is supplied with a voltage at which the semiconductor integrated circuit 8 can operate from a power supply such as a battery connected to a power supply terminal (not shown). When a predetermined signal that activates all functional circuit blocks of the semiconductor integrated circuit 8 is input to the control signal input terminal 11, the control circuit 7 outputs the output terminals 5 and 5.
6 outputs a Low signal. The PchFET 3 and the PchFET 4 in which this signal is input to each gate are turned on. Then, power supply to the functional circuit blocks 1 and 2 is started, and the functional circuit blocks 1 and 2 enter an operating state.
At this time, since the FETs included in the functional circuit blocks 1 and 2 are composed of FETs having a low threshold voltage as described above, they operate at a low voltage and at a high speed.
【００３２】また、制御回路７は、制御信号入力端子１
１から入力された信号に応じて、ＰｃｈＦＥＴ３及びＰ
ｃｈＦＥＴ４を個別にＯＮ・ＯＦＦすることが可能であ
る。例えば、制御回路７には、機能回路ブロック毎に対
応するレジスタが設置されており、レジスタに設定した
値に応じて所定の信号を出力して、各機能回路ブロック
の状態を制御するように構成されている。よって、機能
回路ブロック１のみを動作させる場合は、制御信号入力
端子１１に所定の信号を入力することで、制御回路７は
出力端子５からＬｏｗの信号、出力端子６からＨｉの信
号を出力する。この信号が各ゲートに入力されたＰｃｈ
ＦＥＴ３はＯＮ、ＰｃｈＦＥＴ４はＯＦＦとなり、機能
回路ブロック１は動作状態に、機能回路ブロック１はス
タンバイ状態になる。The control circuit 7 has a control signal input terminal 1
PchFET3 and PchFET3
It is possible to turn on / off chFET 4 individually. For example, the control circuit 7 is provided with a register corresponding to each functional circuit block, and outputs a predetermined signal according to a value set in the register to control the state of each functional circuit block. Have been. Therefore, when only the functional circuit block 1 is operated, the control circuit 7 outputs a Low signal from the output terminal 5 and a Hi signal from the output terminal 6 by inputting a predetermined signal to the control signal input terminal 11. . This signal is the Pch input to each gate.
The FET 3 is turned on, the PchFET 4 is turned off, the functional circuit block 1 is in the operating state, and the functional circuit block 1 is in the standby state.
【００３３】このとき、機能回路ブロック２のリーク電
流は、機能回路ブロック２の各ＦＥＴよりも高い閾値電
圧のＰｃｈＦＥＴ４のカットオフ特性により、小さな値
となる。よって、半導体集積回路８における動作時の消
費電流を、より小さな値とすることができる。At this time, the leakage current of the functional circuit block 2 has a small value due to the cutoff characteristic of the PchFET 4 having a higher threshold voltage than each FET of the functional circuit block 2. Therefore, the current consumption during operation of the semiconductor integrated circuit 8 can be made smaller.
【００３４】また、半導体集積回路８の全機能回路ブロ
ックを動作させないスタンバイモードにする場合は、制
御信号入力端子１１に所定の信号を入力することで、制
御回路７は出力端子５，６からＨｉの信号を出力する。
この信号が各ゲートに入力されたＰｃｈＦＥＴ３，Ｐｃ
ｈＦＥＴ４はＯＦＦとなる。これにより、回路ブロック
１，２はスタンバイ状態になり、この時のリーク電流は
前記の場合と同様に、ＦＥＴ３，４により小さく抑えら
れる。In the standby mode in which all the functional circuit blocks of the semiconductor integrated circuit 8 are not operated, a predetermined signal is inputted to the control signal input terminal 11 so that the control circuit 7 outputs Hi from the output terminals 5 and 6. The signal of is output.
This signal is input to each gate of PchFET3, PcFET
hFET4 is turned off. As a result, the circuit blocks 1 and 2 are in the standby state, and the leakage current at this time is suppressed by the FETs 3 and 4 as in the case described above.
【００３５】このように、本発明によれば、機能回路ブ
ロック１，２のスタンバイを動作状況により制御するこ
とで、より消費電流を小さくでき、スタンバイモードを
コントロールする制御回路７をも同一基板上に形成し、
さらには、この制御回路７を構成する電源端子と接地端
子との間に設けたＦＥＴのうち少なくとも１つを高い閾
値電圧のＦＥＴとすることにより、制御回路７自身のリ
ーク電流も削減でき、半導体集積回路８全体として低リ
ーク電流を実現できる。As described above, according to the present invention, by controlling the standby of the functional circuit blocks 1 and 2 according to the operating condition, the current consumption can be further reduced, and the control circuit 7 for controlling the standby mode can be provided on the same substrate. Formed into
Further, by setting at least one of the FETs provided between the power supply terminal and the ground terminal constituting the control circuit 7 to be a FET having a high threshold voltage, the leakage current of the control circuit 7 itself can be reduced. A low leakage current can be realized in the integrated circuit 8 as a whole.
【００３６】なお、半導体集積回路８は、機能回路ブロ
ック及び高閾値電圧ＦＥＴ（リーク抑制ＦＥＴ）の組み
合わせによる回路を、さらに複数備えた構成としてもよ
い。その場合、高閾値電圧ＦＥＴのゲートは制御回路７
に接続され、ＯＮ・ＯＦＦ制御は制御回路７によって行
われる。また、制御回路７は、複数の出力端子を制御す
るために、入力端子を複数設けた構成としてもよい。さ
らに、各機能回路ブロックの動作を個別に制御しなくて
も良い場合は、１つの高閾値電圧ＦＥＴに複数の機能回
路ブロックの電源端子を接続した構成とすればよい。The semiconductor integrated circuit 8 may be configured to further include a plurality of circuits each including a combination of a functional circuit block and a high threshold voltage FET (leakage suppression FET). In that case, the gate of the high threshold voltage FET is connected to the control circuit 7.
The ON / OFF control is performed by the control circuit 7. Further, the control circuit 7 may have a configuration in which a plurality of input terminals are provided in order to control a plurality of output terminals. Further, in the case where the operation of each functional circuit block does not need to be individually controlled, the power supply terminals of a plurality of functional circuit blocks may be connected to one high threshold voltage FET.
【００３７】〔第２実施形態〕次に、本発明の第２実施
形態について説明する。図２は、本発明の第２実施形態
に係る半導体集積回路の内部回路図である。第２実施形
態は、機能回路ブロックのリーク電流を抑制するため
に、高閾値電圧のＮｃｈ（Ｎチャンネル型）ＦＥＴを用
いた構成である。すなわち、半導体集積回路１９は、機
能機能回路ブロック１２、機能回路ブロック１３、Ｎｃ
ｈＦＥＴ１４、ＮｃｈＦＥＴ１５、制御回路１８によっ
て構成されている。機能回路ブロック１２は、電源端子
１２ａが高位電源線である電源線２０に接続され、低位
電源端子である接地端子１２ｂがＮｃｈＦＥＴ１４のド
レインに接続されている。機能回路ブロック１３は、電
源端子１３ａが電源線２０に接続され、低位電源端子で
ある接地端子１３ｂがＮｃｈＦＥＴ１５のドレインに接
続されている。リーク抑制ＦＥＴであるＮｃｈＦＥＴ１
４は、ソースが低位電源線である電源線２１に、ドレイ
ンが機能回路ブロック１２の接地端子１２ｂに、ゲート
が制御回路１８の出力端子１６に、それぞれ接続されて
いる。リーク抑制ＦＥＴであるＮｃｈＦＥＴ１５は、ソ
ースが接地線２１に、ドレインが機能回路ブロック１３
の接地端子１３ｂに、ゲートが制御回路１８の出力端子
１７に、それぞれ接続されている。制御回路１８は、入
力端子１８ａが半導体集積回路１９の制御信号入力端子
２２に、電源端子１８ｂが電源線２０に、接地端子１８
ｃが接地線２１に、出力端子１６がＮｃｈＦＥＴ１４の
ゲートに、出力端子１７がＮｃｈＦＥＴ１５のゲート
に、それぞれ接続されている。[Second Embodiment] Next, a second embodiment of the present invention will be described. FIG. 2 is an internal circuit diagram of the semiconductor integrated circuit according to the second embodiment of the present invention. The second embodiment has a configuration using a high threshold voltage Nch (N-channel type) FET in order to suppress a leakage current of a functional circuit block. That is, the semiconductor integrated circuit 19 includes the functional function circuit block 12, the functional circuit block 13, the Nc
It comprises an hFET 14, an NchFET 15, and a control circuit 18. In the functional circuit block 12, the power supply terminal 12a is connected to the power supply line 20, which is a higher power supply line, and the ground terminal 12b, which is a lower power supply terminal, is connected to the drain of the NchFET 14. In the functional circuit block 13, the power supply terminal 13a is connected to the power supply line 20, and the ground terminal 13b, which is a lower power supply terminal, is connected to the drain of the NchFET 15. NchFET1 which is a leak suppression FET
Reference numeral 4 denotes a source connected to the power supply line 21 which is a lower power supply line, a drain connected to the ground terminal 12b of the functional circuit block 12, and a gate connected to the output terminal 16 of the control circuit 18, respectively. The NchFET 15 serving as a leakage suppression FET has a source connected to the ground line 21 and a drain connected to the functional circuit block 13.
And the gate is connected to the output terminal 17 of the control circuit 18, respectively. The control circuit 18 includes an input terminal 18a connected to the control signal input terminal 22 of the semiconductor integrated circuit 19, a power supply terminal 18b connected to the power supply line 20, a ground terminal 18a.
c is connected to the ground line 21, the output terminal 16 is connected to the gate of the NchFET 14, and the output terminal 17 is connected to the gate of the NchFET 15.
【００３８】機能回路ブロック１２及び機能回路ブロッ
ク１３は、それぞれ１つまたは複数のＦＥＴを含む構成
であり、所定の機能を実現するための回路ブロックであ
る。機能回路ブロック１２及び機能回路ブロック１３が
それぞれ有する１つまたは複数のＦＥＴは、ＮｃｈＦＥ
Ｔ１４及びＮｃｈＦＥＴ１５よりも低い閾値電圧に設定
されており、低電圧で、高速に動作する。なお、機能回
路ブロック１２及び機能回路ブロック１３の回路構成、
信号の入出力端子などは、図示を省略している。Each of the functional circuit block 12 and the functional circuit block 13 includes one or a plurality of FETs, and is a circuit block for realizing a predetermined function. One or more FETs included in each of the functional circuit block 12 and the functional circuit block 13 are NchFE
The threshold voltage is set lower than that of T14 and NchFET 15, and it operates at low voltage and at high speed. Note that the circuit configurations of the functional circuit block 12 and the functional circuit block 13,
Signal input / output terminals and the like are not shown.
【００３９】ＮｃｈＦＥＴ１４は、機能回路ブロック１
２への電源供給を制御するとともに、機能回路ブロック
１２のスタンバイ時のリーク電流を抑制するためのもの
である。また、機能回路ブロック１２が備えた１つまた
は複数のＦＥＴよりも高い閾値電圧に設定されている。The NchFET 14 is a functional circuit block 1
2 to control the power supply to the power supply circuit 2 and to suppress the leakage current of the functional circuit block 12 during standby. Further, the threshold voltage is set higher than one or a plurality of FETs included in the functional circuit block 12.
【００４０】ＮｃｈＦＥＴ１５は、機能回路ブロック１
３への電源供給を制御するとともに、機能回路ブロック
１３のスタンバイ時のリーク電流を抑制するためのもの
である。また、機能回路ブロック１３が備えた１つまた
は複数のＦＥＴよりも高い閾値電圧に設定されている。The NchFET 15 is a functional circuit block 1
3 to control the power supply to the power supply 3 and to suppress the leakage current of the functional circuit block 13 during standby. Further, the threshold voltage is set to be higher than one or a plurality of FETs included in the functional circuit block 13.
【００４１】制御回路１８は、制御信号入力端子２２か
ら入力された信号に応じて、出力端子１６からＮｃｈＦ
ＥＴ１４のゲートに、出力端子１７からＮｃｈＦＥＴ１
５のゲートに、それぞれＨｉまたはＬｏｗの信号を出力
して、ＮｃｈＦＥＴ１４及びＮｃｈＦＥＴ１５のＯＮ・
ＯＦＦを個別に制御するためのものである。また、制御
回路１８は全て高い閾値電圧のＦＥＴを用いて実現され
ているか、または制御回路の電源端子１８ｂと接地端子
１８ｃとの間に設けられたＦＥＴのうち、少なくとも１
つが他のＦＥＴよりも高い閾値電圧のＦＥＴにて実現さ
れている。よって、制御回路１８へは常に電源供給が行
われているが、半導体集積回路１９のスタンバイモード
における制御回路１８のリーク電流は、この高い閾値電
圧のＦＥＴによって制限され、小さな値となる。なお、
制御回路１８の回路構成は、図示を省略している。The control circuit 18 outputs an NchF signal from the output terminal 16 in accordance with the signal input from the control signal input terminal 22.
The gate of ET14 is connected to NchFET1 from output terminal 17
5 output a High or Low signal to the gate of NchFET 14 and NchFET 15, respectively.
This is for controlling OFF individually. Further, the control circuit 18 is realized by using all FETs having a high threshold voltage, or at least one of the FETs provided between the power supply terminal 18b and the ground terminal 18c of the control circuit.
One is realized by an FET having a higher threshold voltage than the other FETs. Therefore, power is always supplied to the control circuit 18, but the leakage current of the control circuit 18 in the standby mode of the semiconductor integrated circuit 19 is limited by the FET having the high threshold voltage, and has a small value. In addition,
The circuit configuration of the control circuit 18 is not shown.
【００４２】次に、半導体集積回路１９の動作について
説明する。半導体集積回路１９には、図外の電源端子に
接続された電池などの電源から、半導体集積回路１９が
動作可能な電圧が供給されている。制御信号入力端子１
１に集積回路１９の全機能回路ブロックを動作状態にす
る所定の信号が入力されると、制御回路１８は出力端子
５，６からＨｉの信号を出力する。この信号が各ゲート
に入力されたＰｃｈＦＥＴ１４及びＰｃｈＦＥＴ１５は
ＯＮとなる。そして、機能回路ブロック１２，１３に電
源供給が開始されて、機能回路ブロック１２，１３は動
作状態となる。このとき、前記のように機能回路ブロッ
ク１２，１３に含まれるＦＥＴは低い閾値電圧のＦＥＴ
にて構成されているので、低電圧で高速に動作する。Next, the operation of the semiconductor integrated circuit 19 will be described. A voltage at which the semiconductor integrated circuit 19 can operate is supplied to the semiconductor integrated circuit 19 from a power supply such as a battery connected to a power supply terminal (not shown). Control signal input terminal 1
When a predetermined signal that activates all functional circuit blocks of the integrated circuit 19 is input to the control circuit 1, the control circuit 18 outputs Hi signals from the output terminals 5 and 6. When this signal is input to each gate, the PchFET 14 and the PchFET 15 are turned on. Then, power supply to the functional circuit blocks 12 and 13 is started, and the functional circuit blocks 12 and 13 enter an operating state. At this time, the FETs included in the functional circuit blocks 12 and 13 are low threshold voltage FETs as described above.
, And operates at high speed at low voltage.
【００４３】また、制御回路１８は、制御信号入力端子
２２から入力された信号に応じて、ＰｃｈＦＥＴ１４及
びＰｃｈＦＥＴ１５を個別にＯＮ・ＯＦＦすることが可
能である。例えば、制御回路１８には、機能回路ブロッ
ク毎に対応するレジスタが設置されており、レジスタに
設定した値に応じて所定の信号を出力して、各機能回路
ブロックの状態を制御するように構成されている。よっ
て、機能回路ブロック１のみを動作させる場合は、制御
信号入力端子２２に所定の信号を入力することで、制御
回路１８は出力端子１６からＨｉの信号、出力端子１７
からＬｏｗの信号を出力する。この信号が各ゲートに入
力されたＰｃｈＦＥＴ１４はＯＮ、ＰｃｈＦＥＴ１５は
ＯＦＦとなり、機能回路ブロック１２は動作状態に、機
能回路ブロック１２はスタンバイ状態になる。Further, the control circuit 18 can individually turn ON / OFF the PchFET 14 and the PchFET 15 in accordance with the signal input from the control signal input terminal 22. For example, the control circuit 18 is provided with a register corresponding to each functional circuit block, and outputs a predetermined signal according to a value set in the register to control the state of each functional circuit block. Have been. Therefore, when only the functional circuit block 1 is operated, by inputting a predetermined signal to the control signal input terminal 22, the control circuit 18 outputs the Hi signal and the output terminal 17 from the output terminal 16.
Output a low signal. When this signal is input to each gate, the PchFET 14 is turned on, the PchFET 15 is turned off, the functional circuit block 12 is in the operating state, and the functional circuit block 12 is in the standby state.
【００４４】このとき、機能回路ブロック１３のリーク
電流は、機能回路ブロック１３の各ＦＥＴよりも高い閾
値電圧のＰｃｈＦＥＴ１５のカットオフ特性により、小
さな値となる。よって、半導体集積回路１９における動
作時の消費電流を、より小さな値とすることができる。At this time, the leakage current of the functional circuit block 13 has a small value due to the cutoff characteristic of the PchFET 15 having a higher threshold voltage than each FET of the functional circuit block 13. Therefore, the current consumption during operation of the semiconductor integrated circuit 19 can be made smaller.
【００４５】また、半導体集積回路１９の全機能回路ブ
ロックを動作させないスタンバイモードにする場合は、
制御信号入力端子２２に所定の信号を入力することで、
制御回路１８は出力端子１６，１７からＬｏｗの信号を
出力する。この信号が各ゲートに入力されたＰｃｈＦＥ
Ｔ１４，ＰｃｈＦＥＴ１５はＯＦＦとなる。これによ
り、回路ブロック１２，１３はスタンバイ状態になり、
この時のリーク電流は前記の場合と同様に、ＦＥＴ１
４，１５により小さく抑えられる。To set the standby mode in which all the functional circuit blocks of the semiconductor integrated circuit 19 are not operated,
By inputting a predetermined signal to the control signal input terminal 22,
The control circuit 18 outputs a low signal from the output terminals 16 and 17. This signal is the PchFE input to each gate.
T14 and PchFET 15 are turned off. As a result, the circuit blocks 12 and 13 enter a standby state,
The leakage current at this time is the same as that of the above case.
4, 15 can be reduced.
【００４６】このように、第２実施形態においても第１
実施形態と同様の効果を実現できる。つまり、機能回路
ブロック１２，１３のスタンバイを動作状況により制御
することで、より消費電流を小さくでき、スタンバイモ
ードをコントロールする制御回路１８をも同一基板上に
形成し、さらにはこの制御回路１８を構成する電源端子
と接地端子との間に設けたＦＥＴのうち少なくとも１つ
を高い閾値電圧のＦＥＴとすることにより、制御回路１
８自身のリーク電流も削減でき、半導体集積回路１９全
体として低リーク電流を実現できる。As described above, also in the second embodiment, the first
The same effect as that of the embodiment can be realized. In other words, by controlling the standby of the functional circuit blocks 12 and 13 according to the operating conditions, the current consumption can be further reduced, and the control circuit 18 for controlling the standby mode is also formed on the same substrate. By using at least one of the FETs provided between the power supply terminal and the ground terminal to constitute a high threshold voltage FET, the control circuit 1
The leak current of the semiconductor integrated circuit 8 itself can be reduced, and a low leak current can be realized as the whole semiconductor integrated circuit 19.
【００４７】なお、半導体集積回路１９は、機能回路ブ
ロック及び高閾値電圧ＦＥＴ（リーク抑制ＦＥＴ）の組
み合わせによる回路を、さらに複数備えた構成としても
よい。その場合、高閾値電圧ＦＥＴのゲートは制御回路
１８に接続され、ＯＮ・ＯＦＦ制御は制御回路１８によ
って行われる。また、各機能回路ブロックの動作を個別
に制御しなくても良い場合は、１つの高閾値電圧ＦＥＴ
に複数の機能回路ブロックの接地端子を接続した構成と
すればよい。The semiconductor integrated circuit 19 may be configured to further include a plurality of circuits each including a combination of a functional circuit block and a high threshold voltage FET (leakage suppression FET). In that case, the gate of the high threshold voltage FET is connected to the control circuit 18, and ON / OFF control is performed by the control circuit 18. If it is not necessary to control the operation of each functional circuit block individually, one high threshold voltage FET
May be connected to ground terminals of a plurality of functional circuit blocks.
【００４８】〔第３実施形態〕次に、本発明の第３実施
形態について説明する。図３は、本発明の第３実施形態
に係る半導体集積回路の内部回路図である。なお、図１
と同一部分には、同一符号を付して、詳細な説明は省略
する。第３実施形態は、機能回路ブロックのリーク電流
を抑制するために高閾値電圧のＦＥＴを用い、また、電
源供給を電波エネルギによって制御する構成である。す
なわち、半導体集積回路３６は、機能回路ブロック１、
機能回路ブロック２、ＰｃｈＦＥＴ３、ＰｃｈＦＥＴ
４、制御回路７、アンテナ３３を備えたスイッチ制御回
路３４及びスイッチ３７によって構成され、外部に制御
信号入力端子１１及び電源端子３８を備えている。これ
らは、同一基板上に形成されている。[Third Embodiment] Next, a third embodiment of the present invention will be described. FIG. 3 is an internal circuit diagram of a semiconductor integrated circuit according to the third embodiment of the present invention. FIG.
The same reference numerals are given to the same parts as those described above, and the detailed description is omitted. In the third embodiment, a high threshold voltage FET is used to suppress the leakage current of the functional circuit block, and the power supply is controlled by radio wave energy. That is, the semiconductor integrated circuit 36 includes the functional circuit block 1,
Functional circuit block 2, PchFET3, PchFET
4, a control circuit 7, a switch control circuit 34 having an antenna 33, and a switch 37. The control signal input terminal 11 and the power supply terminal 38 are provided outside. These are formed on the same substrate.
【００４９】図１に示した構成と同じ部分の接続は、図
１と同様である。また、電源線９には、スイッチ３７の
端子３７ａが接続され、端子３７ｂは半導体集積回路３
６の電源端子３８に接続されている。さらに、スイッチ
制御回路３４の出力端子３５がスイッチ３７の開閉制御
端子３７ｃに接続されている。なお、電源端子３８に
は、電池などの電源３２が接続される。The connection of the same parts as in the configuration shown in FIG. 1 is the same as in FIG. A terminal 37 a of a switch 37 is connected to the power supply line 9, and a terminal 37 b is connected to the semiconductor integrated circuit 3.
6 power supply terminal 38. Further, the output terminal 35 of the switch control circuit 34 is connected to the open / close control terminal 37c of the switch 37. The power supply terminal 38 is connected to a power supply 32 such as a battery.
【００５０】スイッチ３７は、電源端子３８から半導体
集積回路３６の電源線９への電源供給をスイッチの開閉
によって制御するためのものである。スイッチ制御回路
３４は、半導体集積回路３６への電源供給を制御する電
波をアンテナ３３で受信し、該電波から電波エネルギを
検出して、スイッチ３７の開閉を制御するためのもので
ある。なお、スイッチ制御回路３４は、アンテナ３３で
受信した電波エネルギによって動作する。The switch 37 controls the power supply from the power supply terminal 38 to the power supply line 9 of the semiconductor integrated circuit 36 by opening and closing the switch. The switch control circuit 34 receives a radio wave for controlling power supply to the semiconductor integrated circuit 36 with the antenna 33, detects radio wave energy from the radio wave, and controls opening and closing of the switch 37. Note that the switch control circuit 34 operates using radio wave energy received by the antenna 33.
【００５１】次に、半導体集積回路３６の動作について
説明する。半導体集積回路３６は、動作を停止している
スタンバイモードの場合は、スイッチ３７はＯＦＦして
おり、電源線９には電源供給されていない。半導体集積
回路３６を動作モードにする場合は、予め決められた周
波数の電波を半導体集積回路３６に対して発信する。半
導体集積回路３６は、アンテナ３３により該電波を受信
し、スイッチ制御回路３４において該電波から電波エネ
ルギを検出し、そのエネルギによってスイッチ制御回路
３４を動作させ、スイッチ３７をＯＮにする制御信号を
出力する。この制御信号によりスイッチ３７はＯＮし、
電源３２から電源線９に電源供給されて、半導体集積回
路３６は動作可能になる。以降の半導体集積回路３６の
動作は、図１に基づいて説明した第１実施形態と同様で
ある。Next, the operation of the semiconductor integrated circuit 36 will be described. In the standby mode in which the operation of the semiconductor integrated circuit 36 is stopped, the switch 37 is turned off, and power is not supplied to the power supply line 9. When the semiconductor integrated circuit 36 is set to the operation mode, a radio wave having a predetermined frequency is transmitted to the semiconductor integrated circuit 36. The semiconductor integrated circuit 36 receives the radio wave by the antenna 33, detects radio wave energy from the radio wave in the switch control circuit 34, operates the switch control circuit 34 with the energy, and outputs a control signal for turning on the switch 37. I do. The switch 37 is turned on by this control signal,
Power is supplied from the power supply 32 to the power supply line 9, and the semiconductor integrated circuit 36 becomes operable. The subsequent operation of the semiconductor integrated circuit 36 is the same as in the first embodiment described with reference to FIG.
【００５２】また、半導体集積回路３６の動作を停止し
てスタンバイモードにする場合、予め決められた周波数
の電波を半導体集積回路３６に対して発信する。半導体
集積回路３６は、アンテナ３３により該電波を受信し、
スイッチ制御回路３４において該電波から電波エネルギ
を検出し、そのエネルギによってスイッチ制御回路３４
を動作させ、スイッチ３７をＯＦＦにする制御信号を出
力する。この制御信号によりスイッチ３７はＯＦＦし、
電源３２から電源線９に電源供給されなくなり、半導体
集積回路３６は動作を停止する。When the operation of the semiconductor integrated circuit 36 is stopped and the standby mode is set, a radio wave of a predetermined frequency is transmitted to the semiconductor integrated circuit 36. The semiconductor integrated circuit 36 receives the radio wave by the antenna 33,
The switch control circuit 34 detects radio wave energy from the radio wave, and uses the energy to
Is operated, and a control signal for turning off the switch 37 is output. The switch 37 is turned off by this control signal,
Power is not supplied from the power supply 32 to the power supply line 9, and the semiconductor integrated circuit 36 stops operating.
【００５３】このように、第３実施形態において、第１
実施形態と同様の効果が得られる。それに加えて、半導
体集積回路３６は、スタンバイ時には電源線９に電源供
給するためのスイッチ３７はＯＦＦするように設定され
ているので、リーク電流は流れず、電池などの電源の消
耗を防ぐことができる。さらに、電源スイッチを制御し
ているスイッチ制御回路３４は、アンテナ３３で受信し
た電波のエネルギによって動作するため、半導体集積回
路３６の消費電力やリーク電流に影響を及ぼさない。As described above, in the third embodiment, the first
The same effects as in the embodiment can be obtained. In addition, since the switch 37 for supplying power to the power supply line 9 is set to OFF at the time of standby in the semiconductor integrated circuit 36, a leak current does not flow, and power consumption of a battery or the like can be prevented. it can. Further, since the switch control circuit 34 that controls the power switch operates by the energy of the radio wave received by the antenna 33, it does not affect the power consumption and the leak current of the semiconductor integrated circuit 36.
【００５４】なお、半導体集積回路３６において、電源
供給を外部から制御するための構成であるアンテナ３
３、スイッチ制御回路３４、スイッチ３７、電源端子３
８は、本発明の第２実施形態である半導体集積回路１９
にも適用可能である。すなわち、アンテナ３３、スイッ
チ制御回路３４、スイッチ３７、電源端子３８を、半導
体集積回路１９を構成する同一基板に設ける。これによ
り、半導体集積回路１９においても、半導体集積回路３
６と同様の効果を得ることができる。In the semiconductor integrated circuit 36, the antenna 3 has a configuration for externally controlling the power supply.
3, switch control circuit 34, switch 37, power supply terminal 3
8 is a semiconductor integrated circuit 19 according to a second embodiment of the present invention.
Is also applicable. That is, the antenna 33, the switch control circuit 34, the switch 37, and the power supply terminal 38 are provided on the same substrate that forms the semiconductor integrated circuit 19. As a result, the semiconductor integrated circuit 3
The same effect as that of No. 6 can be obtained.
【００５５】なお、図３の半導体集積回路３６では、電
源端子３８と電源線９との間を、スイッチ制御回路３４
により制御されるスイッチ３７で開閉する構成とした
が、この構成に限るものではない。すなわち、電源端子
３８と電源線９との間ではなく、電源端子３８と設置線
１０との間を、スイッチ制御回路３４により制御される
スイッチ３７で開閉する構成としてもよい。In the semiconductor integrated circuit 36 of FIG. 3, a switch control circuit 34 is connected between the power supply terminal 38 and the power supply line 9.
Is opened and closed by the switch 37 controlled by the above, but is not limited to this configuration. That is, the switch 37 controlled by the switch control circuit 34 may open and close the power supply terminal 38 and the installation line 10 instead of the power supply terminal 38 and the power supply line 9.
【００５６】〔第４実施形態〕次に、本発明の第４実施
形態について説明する。図４は、本発明の第４実施形態
に係る半導体集積回路の内部回路図である。なお、図３
と同一部分には、同一符号を付して、詳細な説明は省略
する。第４実施形態は、第３実施形態のリーク電流を低
減させるための高い閾値電圧のＦＥＴ及びＦＥＴの制御
回路を削除して、一括して各機能回路ブロックを制御す
る構成である。すなわち、半導体集積回路４６は、機能
回路ブロック１、機能回路ブロック２、アンテナ３３を
備えたスイッチ制御回路３４及びスイッチ３７によって
構成され、外部に電源端子３８を備えている。これら
は、同一基板上に形成されている。[Fourth Embodiment] Next, a fourth embodiment of the present invention will be described. FIG. 4 is an internal circuit diagram of a semiconductor integrated circuit according to the fourth embodiment of the present invention. Note that FIG.
The same reference numerals are given to the same parts as those described above, and the detailed description is omitted. The fourth embodiment has a configuration in which an FET having a high threshold voltage for reducing leakage current and a control circuit of the FET of the third embodiment are deleted, and each functional circuit block is collectively controlled. That is, the semiconductor integrated circuit 46 includes the functional circuit block 1, the functional circuit block 2, the switch control circuit 34 having the antenna 33, and the switch 37, and has the power supply terminal 38 outside. These are formed on the same substrate.
【００５７】図３に示した構成と同じ部分の接続は、図
３と同様である。また、機能回路ブロック１は、電源端
子１ａが高位電源線である電源線９に接続され、接地端
子１ｂが低位電源線である接地線１０に接続されてい
る。機能回路ブロック２は、電源端子２ａが電源線９に
接続され、接地端子２ｂが接地線１０に接続されてい
る。The connection of the same parts as in the configuration shown in FIG. 3 is the same as in FIG. In the functional circuit block 1, the power supply terminal 1a is connected to the power supply line 9, which is a higher power supply line, and the ground terminal 1b is connected to the ground line 10, which is a lower power supply line. In the functional circuit block 2, the power supply terminal 2a is connected to the power supply line 9, and the ground terminal 2b is connected to the ground line 10.
【００５８】次に、半導体集積回路４６の動作について
説明する。半導体集積回路３６と同様に、半導体集積回
路４６は、動作を停止しているスタンバイモードの場
合、スイッチ３７はＯＦＦしており、電源線９には電源
供給されていない。半導体集積回路４６を動作モードに
する場合、予め決められた周波数の電波を半導体集積回
路４６に対して発信する。半導体集積回路４６は、アン
テナ３３により該電波を受信し、スイッチ制御回路３４
において該電波から電波エネルギを検出し、そのエネル
ギによってスイッチ制御回路３４を動作させ、スイッチ
３７をＯＮにする制御信号を出力する。この制御信号に
よりスイッチ３７はＯＮし、電源３２から電源線９に電
源供給されて、半導体集積回路４６は動作可能になる。
半導体集積回路４６の機能回路ブロック１，２に電源供
給が開始されて、機能回路ブロック１，２は動作状態と
なる。このとき、前記のように機能回路ブロック１，２
に含まれるＦＥＴは低い閾値電圧のＦＥＴにて構成され
ているので、低電圧で高速に動作する。Next, the operation of the semiconductor integrated circuit 46 will be described. As in the case of the semiconductor integrated circuit 36, in the semiconductor integrated circuit 46, in the standby mode in which the operation is stopped, the switch 37 is turned off, and power is not supplied to the power supply line 9. When the semiconductor integrated circuit 46 is set to the operation mode, a radio wave of a predetermined frequency is transmitted to the semiconductor integrated circuit 46. The semiconductor integrated circuit 46 receives the radio wave by the antenna 33 and
In step (2), radio wave energy is detected from the radio wave, the switch control circuit 34 is operated by the energy, and a control signal for turning on the switch 37 is output. The switch 37 is turned on by this control signal, and the power is supplied from the power supply 32 to the power supply line 9 so that the semiconductor integrated circuit 46 becomes operable.
Power supply to the functional circuit blocks 1 and 2 of the semiconductor integrated circuit 46 is started, and the functional circuit blocks 1 and 2 enter an operating state. At this time, as described above, the functional circuit blocks 1 and 2
Are constituted by FETs having a low threshold voltage, and operate at high speed at a low voltage.
【００５９】また、半導体集積回路４６の全機能回路ブ
ロックを動作させないスタンバイモードにする場合、予
め決められた周波数の電波を半導体集積回路４６に対し
て発信する。半導体集積回路４６は、アンテナ３３によ
り該電波を受信し、スイッチ制御回路３４において該電
波から電波エネルギを検出し、そのエネルギによってス
イッチ制御回路３４を動作させ、スイッチ３７をＯＦＦ
にする制御信号を出力する。この制御信号によりスイッ
チ３７はＯＦＦし、電源３２から電源線９に電源供給さ
れなくなり、電源線９に接続された機能回路ブロック
１，２は動作を停止する。When a standby mode is set in which all the functional circuit blocks of the semiconductor integrated circuit 46 are not operated, a radio wave of a predetermined frequency is transmitted to the semiconductor integrated circuit 46. The semiconductor integrated circuit 46 receives the radio wave with the antenna 33, detects radio wave energy from the radio wave with the switch control circuit 34, operates the switch control circuit 34 with the energy, and turns off the switch 37.
Output a control signal. The switch 37 is turned off by this control signal, power is not supplied from the power supply 32 to the power supply line 9, and the functional circuit blocks 1 and 2 connected to the power supply line 9 stop operating.
【００６０】このように、各機能回路ブロックは、低閾
値電圧のＦＥＴによって構成されているので、各々の機
能を低電圧で高速に実現する。また、半導体集積回路３
６において、スタンバイ時には電源線９に電源供給する
ためのスイッチ３７はＯＦＦするように設定されている
ので、各機能回路ブロックではリーク電流が流れず、電
池などの電源の消耗を防ぐことができる。さらに、電源
スイッチを制御しているスイッチ制御回路３４は、アン
テナ３３で受信した電波のエネルギによって動作するた
め、半導体集積回路３６の消費電力やリーク電流には影
響を及ぼさない。As described above, since each functional circuit block is constituted by the FET having a low threshold voltage, each function is realized at a low voltage and at a high speed. In addition, the semiconductor integrated circuit 3
In 6, the switch 37 for supplying power to the power supply line 9 is set to be turned off during standby, so that no leak current flows in each functional circuit block, and consumption of power such as batteries can be prevented. Further, since the switch control circuit 34 that controls the power switch operates by the energy of the radio wave received by the antenna 33, it does not affect the power consumption and the leak current of the semiconductor integrated circuit 36.
【００６１】[0061]
【発明の効果】本発明によれば、以下の効果が得られ
る。According to the present invention, the following effects can be obtained.
【００６２】(1) 半導体集積回路は、機能回路ブロッ
ク、リーク抑制ＦＥＴ及び制御回路を備え、１つまたは
複数のＦＥＴを含む機能回路ブロックと、該機能回路ブ
ロックに接続され該機能回路ブロックに含まれる１つま
たは複数のＦＥＴの閾値電圧よりも高い閾値電圧である
リーク抑制ＦＥＴと、が高位電源線及び低位電源線の間
に接続され、高位電源線及び低位電源線の間に接続され
た１つまたは複数のＦＥＴを含み、該ＦＥＴの少なくと
も１つが他のＦＥＴよりも高い閾値電圧である制御回路
によって、該リーク抑制ＦＥＴのＯＮ・ＯＦＦが制御さ
れるため、機能回路ブロックの低閾値電圧のＦＥＴによ
って低電圧動作、高速動作を実現するとともに、低閾値
電圧のＦＥＴを使用することにより発生するスタンバイ
リーク電流を、高閾値電圧のリーク抑制ＦＥＴによって
抑制できる。また、リーク抑制ＦＥＴを制御する制御回
路を高い閾値電圧のＦＥＴにて実現することにより、外
部に制御回路を設けずに済み、かつ制御回路自身のリー
ク電流を抑制できる。(1) The semiconductor integrated circuit includes a functional circuit block, a leakage suppression FET, and a control circuit, a functional circuit block including one or a plurality of FETs, and a functional circuit block connected to the functional circuit block and included in the functional circuit block. A leakage suppression FET having a threshold voltage higher than the threshold voltage of the one or more FETs connected between the high power supply line and the low power supply line, and a leakage suppression FET connected between the high power supply line and the low power supply line. One or more FETs, and at least one of the FETs has a higher threshold voltage than the other FETs, the ON / OFF of the leak suppression FET is controlled. The FET realizes low-voltage operation and high-speed operation, and reduces the standby leakage current generated by using a low threshold voltage FET by using a high threshold voltage. Voltage leakage can be suppressed by the FET. Further, by realizing a control circuit for controlling the leak suppression FET with a FET having a high threshold voltage, it is not necessary to provide an external control circuit, and the leak current of the control circuit itself can be suppressed.
【００６３】(2) 前記リーク抑制ＦＥＴは、Ｐチャンネ
ル型ＦＥＴであり、ソースが高位電源線に、ドレインが
前記機能回路ブロックの高位電源端子に、ゲートが前記
制御回路に、それぞれ接続されているため、機能回路ブ
ロックの高位電源端子と、高位電源線と、の間にＰチャ
ンネル型ＦＥＴが設置され、機能回路ブロックへの電源
供給制御が確実に行え、機能回路ブロックに低閾値電圧
のＦＥＴを使用することにより発生するスタンバイリー
ク電流を、高閾値電圧のＰチャンネル型ＦＥＴによって
抑制できる。(2) The leak suppression FET is a P-channel type FET, and the source is connected to the high power supply line, the drain is connected to the high power supply terminal of the functional circuit block, and the gate is connected to the control circuit. Therefore, a P-channel type FET is installed between the high-level power supply terminal of the functional circuit block and the high-level power supply line, and the power supply control to the functional circuit block can be reliably performed. Standby leak current generated by use can be suppressed by a P-channel FET having a high threshold voltage.
【００６４】(3) 前記リーク抑制ＦＥＴは、Ｎチャンネ
ル型ＦＥＴであり、ソースが低位電源線に、ドレインが
前記機能回路ブロックの低位電源端子に、ゲートが前記
制御回路に、それぞれ接続されているため、機能回路ブ
ロックの低位電源端子と、低位電源線と、の間にＮチャ
ンネル型ＦＥＴが設置され、機能回路ブロックへの電源
供給制御が確実に行え、機能回路ブロックに低閾値電圧
のＦＥＴを使用することにより発生するスタンバイリー
ク電流を、高閾値電圧のＮチャンネル型ＦＥＴによって
抑制できる。(3) The leak suppression FET is an N-channel type FET, the source is connected to the lower power supply line, the drain is connected to the lower power supply terminal of the functional circuit block, and the gate is connected to the control circuit. Therefore, an N-channel FET is provided between the low-level power supply terminal of the functional circuit block and the low-level power supply line, so that power supply control to the functional circuit block can be reliably performed. Standby leak current generated by use can be suppressed by an N-channel FET having a high threshold voltage.
【００６５】(4) 半導体集積回路は、複数の前記機能回
路ブロックが接続された１つの前記リーク抑制ＦＥＴ、
または１つの前記機能回路ブロックに接続された１つの
前記リーク抑制ＦＥＴを、１つまたは複数備えているた
め、複数の機能回路ブロックが接続された１つのリーク
抑制ＦＥＴを１つ備えた構成、または１つの機能回路ブ
ロックに接続された１つのリーク抑制ＦＥＴを１つ備え
た構成の場合、制御回路によって、各機能回路ブロック
への電源供給を一括して制御できる。また、複数の機能
回路ブロックが接続された１つのリーク抑制ＦＥＴを複
数備えた構成、または１つの機能回路ブロックに接続さ
れた１つのリーク抑制ＦＥＴを複数備えた構成の場合、
制御回路によって、機能回路ブロック毎に電源供給を制
御可能であり、半導体集積回路の動作時における消費電
力を低減できる。(4) The semiconductor integrated circuit may include one of the leak suppression FETs to which a plurality of the functional circuit blocks are connected.
A configuration including one leak suppression FET connected to a plurality of functional circuit blocks because one or more leak suppression FETs are connected to one functional circuit block; or In the case of a configuration having one leak suppression FET connected to one functional circuit block, power supply to each functional circuit block can be controlled collectively by the control circuit. In the case of a configuration including a plurality of one leak suppression FETs connected to a plurality of functional circuit blocks, or a configuration including a plurality of one leak suppression FETs connected to a single functional circuit block,
The power supply can be controlled for each functional circuit block by the control circuit, and power consumption during operation of the semiconductor integrated circuit can be reduced.
【００６６】(5) 半導体集積回路は、電源端子と、スイ
ッチと、スイッチ制御回路と、を備え、前記高位電源線
または前記低位電源線に電源を接続する電源端子と、前
記高位電源線または前記低位電源線と、の間の接続を開
閉するスイッチは、電波を受信するアンテナが接続さ
れ、検出した電波エネルギに応じて、スイッチ制御回路
により開閉が制御されるため、所定の電波を受信して、
その電波エネルギによりスイッチ制御回路を動作させ
て、機能回路ブロックに電源供給する電源線を電源スイ
ッチで制御することにより、機能回路ブロックにおいて
リーク電流の発生しない半導体集積回路が実現できる。(5) The semiconductor integrated circuit includes a power supply terminal, a switch, and a switch control circuit, and a power supply terminal for connecting a power supply to the higher power supply line or the lower power supply line; The switch that opens and closes the connection between the low-level power line and the antenna is connected to an antenna that receives radio waves, and the switch control circuit controls the opening and closing according to the detected radio wave energy. ,
By operating the switch control circuit by the radio wave energy and controlling the power supply line for supplying power to the functional circuit block with the power switch, a semiconductor integrated circuit in which no leak current occurs in the functional circuit block can be realized.
【００６７】(6) １つまたは複数のＦＥＴを含む機能回
路ブロックは高位電源線及び低位電源線の間に接続さ
れ、該高位電源線に電源を接続する電源端子及び該高位
電源線の間の接続を開閉するスイッチは、電波を受信す
るアンテナが接続された開閉制御回路によって、検出し
た電波エネルギに応じて開閉が制御されるので、所定の
電波を受信して、その電波エネルギによりスイッチ制御
回路を動作させて、機能回路ブロックに電源供給する電
源線を電源スイッチで制御することにより、簡単な構成
で機能回路ブロックに対する電源供給を制御するととも
に、リーク電流の発生しない半導体集積回路が実現でき
る。(6) The functional circuit block including one or a plurality of FETs is connected between the high power supply line and the low power supply line, and is connected between the power supply terminal for connecting the power supply to the high power supply line and the high power supply line. The switch for opening and closing the connection is controlled by an opening and closing control circuit to which an antenna for receiving a radio wave is connected in accordance with the detected radio wave energy, so that a predetermined radio wave is received and the switch control circuit is used by the radio wave energy. By controlling the power supply line for supplying power to the functional circuit block by operating the power supply switch, the power supply to the functional circuit block can be controlled with a simple configuration, and a semiconductor integrated circuit free of leakage current can be realized.
【図面の簡単な説明】[Brief description of the drawings]
【図１】本発明の第１実施形態に係る半導体集積回路の
内部回路図である。FIG. 1 is an internal circuit diagram of a semiconductor integrated circuit according to a first embodiment of the present invention.
【図２】本発明の第２実施形態に係る半導体集積回路の
内部回路図である。FIG. 2 is an internal circuit diagram of a semiconductor integrated circuit according to a second embodiment of the present invention.
【図３】本発明の第３実施形態に係る半導体集積回路の
内部回路図である。FIG. 3 is an internal circuit diagram of a semiconductor integrated circuit according to a third embodiment of the present invention.
【図４】本発明の第４実施形態に係る半導体集積回路の
内部回路図である。FIG. 4 is an internal circuit diagram of a semiconductor integrated circuit according to a fourth embodiment of the present invention.
【図５】低電圧動作、低リーク電流を実現した従来のＣ
ＭＯＳインバータ回路の構成図である。FIG. 5 shows a conventional C that realizes low voltage operation and low leakage current.
FIG. 3 is a configuration diagram of a MOS inverter circuit.
１，２，１２，１３−機能回路ブロック ３，４，５３−ＰｃｈＦＥＴ １４，１５，５４，５５−ＮｃｈＦＥＴ ５，６，１６，１７，５７−出力端子 ７，１８−制御回路 ８，１９，３６，４６−半導体集積回路 １１，２２、５８−制御信号入力端子 1,2,12,13-Functional circuit block 3,4,53-PchFET 14,15,54,55-NchFET 5,6,16,17,57-Output terminal 7,18-Control circuit 8,19,36 , 46-semiconductor integrated circuit 11, 22, 58-control signal input terminal
Claims (6)
れた、１つまたは複数のＦＥＴを含む機能回路ブロッ
ク、及び該機能回路ブロックに接続され該機能回路ブロ
ックに含まれる１つまたは複数のＦＥＴの閾値電圧より
も高い閾値電圧であるリーク抑制ＦＥＴと、 高位電源線及び低位電源線の間に接続された１つまたは
複数のＦＥＴを含み、該ＦＥＴの少なくとも１つが他の
ＦＥＴよりも高い閾値電圧である、該リーク抑制ＦＥＴ
のＯＮ・ＯＦＦを制御する制御回路と、を備えたことを
特徴とする半導体集積回路。1. A functional circuit block including one or more FETs connected between a higher power supply line and a lower power supply line, and one or more of the functional circuit blocks connected to and included in the functional circuit block And a one or more FETs connected between a high power supply line and a low power supply line, wherein at least one of the FETs has a higher threshold voltage than the threshold voltage of the other FET. The leakage suppression FET having a high threshold voltage
And a control circuit for controlling ON / OFF of the semiconductor integrated circuit.
電源線に、ドレインが前記機能回路ブロックの高位電源
端子に、ゲートが前記制御回路に、それぞれ接続された
Ｐチャンネル型ＦＥＴであることを特徴とする請求項１
に記載の半導体集積回路。2. The leak suppression FET is a P-channel FET whose source is connected to a high power supply line, whose drain is connected to a high power supply terminal of the functional circuit block, and whose gate is connected to the control circuit. Claim 1
3. The semiconductor integrated circuit according to claim 1.
電源線に、ドレインが前記機能回路ブロックの低位電源
端子に、ゲートが前記制御回路に、それぞれ接続された
Ｎチャンネル型ＦＥＴであることを特徴とする請求項１
に記載の半導体集積回路。3. The leak suppression FET is an N-channel FET whose source is connected to a lower power supply line, whose drain is connected to a lower power supply terminal of the functional circuit block, and whose gate is connected to the control circuit. Claim 1
3. The semiconductor integrated circuit according to claim 1.
た１つの前記リーク抑制ＦＥＴ、または１つの前記機能
回路ブロックに接続された１つの前記リーク抑制ＦＥＴ
を、１つまたは複数備えたことを特徴とする請求項１乃
至３のいずれかに記載の半導体集積回路。4. The leak suppressing FET connected to a plurality of the functional circuit blocks, or the leak suppressing FET connected to a functional circuit block.
4. The semiconductor integrated circuit according to claim 1, comprising one or more of the following.
電源を接続する電源端子と、前記高位電源線または前記
低位電源線と該電源端子との間の接続を開閉するスイッ
チと、電波を受信するアンテナが接続され、検出した電
波エネルギに応じて該スイッチの開閉を制御するスイッ
チ制御回路と、を備えたことを特徴とする請求項１乃至
４のいずれかに記載の半導体集積回路。5. A power supply terminal for connecting a power supply to the high power supply line or the low power supply line, a switch for opening / closing a connection between the high power supply line or the low power supply line and the power supply terminal, and receiving a radio wave. 5. The semiconductor integrated circuit according to claim 1, further comprising: a switch control circuit connected to an antenna for controlling the switching of the switch according to the detected radio wave energy.
れた、１つまたは複数のＦＥＴを含む機能回路ブロック
と、 該高位電源線に電源を接続する電源端子と、該電源端子
及び該高位電源線の間の接続を開閉するスイッチと、 電波を受信するアンテナが接続され、検出した電波エネ
ルギに応じて該スイッチの開閉を制御する開閉制御回路
と、を備えたことを特徴とする半導体集積回路。6. A functional circuit block including one or more FETs connected between a high power supply line and a low power supply line, a power supply terminal for connecting a power supply to the high power supply line, the power supply terminal and the power supply terminal. A semiconductor, comprising: a switch that opens and closes a connection between high-level power lines; and an open / close control circuit to which an antenna that receives a radio wave is connected and that controls opening and closing of the switch according to detected radio wave energy. Integrated circuit.
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Cited By (12)
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