JP2002157216A - Plant controller - Google Patents

Plant controller

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JP2002157216A
JP2002157216A JP2000350890A JP2000350890A JP2002157216A JP 2002157216 A JP2002157216 A JP 2002157216A JP 2000350890 A JP2000350890 A JP 2000350890A JP 2000350890 A JP2000350890 A JP 2000350890A JP 2002157216 A JP2002157216 A JP 2002157216A
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JP
Japan
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bus
master
board
initiator
target
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Application number
JP2000350890A
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Japanese (ja)
Inventor
Kenji Chikaraishi
健司 力石
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To improve the rate of operation of a plant controller provided with an initiator substrate for transmitting data on a common bus as a bus master connected to the common bus, a master substrate capable of becoming a bus master for controlling the bus and a target substrate capable of being accessed from the bus master. SOLUTION: Reference time set for each of master substrate and target substrate by a setting means (circuit for latency timer time setting) provided inside the initiator substrate for setting the reference value of the inputted to a time measuring means (latency timer circuit) for each bus cycle. Thus, the bus cycle is monitored by suitable reference time (latency) by control and data transfer load peculiar for the master substrate and target substrate.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、Compact PCI(周
辺機器接続システム;Peripheral Components Interc
onect System)等の共通のバスを適用したプラント制
御装置に関する。
The present invention relates to a Compact PCI (Peripheral Components Interc.)
onect System) and a plant control device using a common bus.

【0002】[0002]

【従来の技術】従来、Compact PCIを適用したプラント
制御装置は図14に示すように、プラント制御装置の中
枢であり、またバスマスターとしてプラント制御装置内
のCompact PCI 上のデータ伝送を司るイニシエータ基板
(以下、イニシエータ)1、プラント制御装置の入出力
装置の一種でありイニシエータの許可によりCompact PC
Iのバスマスターになることができる複数のマスター基
板(以下、マスター)2,2′、プラント制御装置の入
出力装置の一種であり常にCompact PCIのバスターゲッ
トとなる複数のターゲット基板(以下、ターゲット)
3,3′、およびこれらがつながる共通のバスであるPC
Iバス0により構成される。以下、複数のマスター2,
2′および複数のターゲット3,3′を、総称して単に
マスター2、ターゲット3ということがある。
2. Description of the Related Art Conventionally, a plant control device to which Compact PCI is applied is a center of the plant control device as shown in FIG. 14, and an initiator board which serves as a bus master for data transmission on Compact PCI in the plant control device. (Hereinafter referred to as “initiator”) 1, a kind of input / output device of the plant control device, and a Compact PC with the permission of the initiator.
A plurality of master boards (hereinafter, masters) 2, 2 'that can be I bus masters, and a plurality of target boards (hereinafter, target), which are a kind of input / output device of a plant control device and always serve as a Compact PCI bus target. )
3, 3 'and the PC which is a common bus connecting them
It is configured by I bus 0. Hereinafter, a plurality of masters 2,
The 2 ′ and the plurality of targets 3 and 3 ′ may be collectively simply referred to as the master 2 and the target 3.

【0003】イニシエータ1は、プラント制御装置の制
御演算を行う制御演算部1a、イニシエータがマスター
2およびターゲット3にアクセスする際にCompact PCI
のバスサイクルが始まり最初のデータが転送されるまで
の時間(アクセスレイテンシー)を監視するアクセスレ
イテンシー監視用のレイテンシータイマー回路1b、複
数のマスター2からのPCIバス0の使用要求に対しバス
マスター許可を調停(アービトレーション)するための
アービトレーション循環回路1c、各マスター及びター
ゲットからイニシエータ1へPCIバス0経由で通知され
るインタラプト(割り込み)を調停するためのインタラ
プトルータ回路1d、PCIバス0の制御を行うCompact P
CIインタフェース回路1eにより構成される。
[0003] The initiator 1 has a control operation unit 1 a for performing control operation of a plant control device. When the initiator accesses the master 2 and the target 3, the Compact PCI
A latency timer circuit 1b for monitoring the latency (access latency) until the first data is transferred and the first data is transferred, and a bus master permission is issued in response to a PCI bus 0 use request from a plurality of masters 2. An arbitration circulating circuit 1c for arbitration, an interrupt router circuit 1d for arbitrating an interrupt (interrupt) notified from each master and target to the initiator 1 via the PCI bus 0, and a Compact for controlling the PCI bus 0 P
It is composed of a CI interface circuit 1e.

【0004】マスター2は、マスター2内のバスマスタ
ーであるローカルバスマスター2a、ローカルバスマス
ター2aが使用するランダムアクセスメモリ(以下、メ
モリ)2bおよびリードオンリーメモリ(以下、RO
M)2c、電源が活栓状態で基板を挿抜するためのホッ
トスワップ回路2d、ローカルバスを制御するためのロ
ーカルバス制御回路2e、イニシエータ1にPCIバス0
の使用を要求するためのアービトレーション要求回路2
f、アービトレーション後にターゲット3へのアクセス
を制御するためのターゲットアクセス制御回路2g、イ
ニシエータ1にインタラプトを要求するためのインタラ
プト要求回路2h、PCIバス0の制御を行うCompact PCI
インタフェース回路2iにより構成される。
The master 2 includes a local bus master 2a which is a bus master in the master 2, a random access memory (hereinafter, memory) 2b used by the local bus master 2a, and a read only memory (hereinafter, RO).
M) 2c, a hot swap circuit 2d for inserting and removing a board with the power supply in a hot-plug state, a local bus control circuit 2e for controlling a local bus, and a PCI bus 0 for the initiator 1.
Arbitration request circuit 2 for requesting use of
f, a target access control circuit 2g for controlling access to the target 3 after arbitration, an interrupt request circuit 2h for requesting an interrupt to the initiator 1, and a Compact PCI for controlling the PCI bus 0
It is composed of an interface circuit 2i.

【0005】ターゲット3はターゲット3内のバスマス
ターであるローカルバスマスター3a、ローカルバスマ
スターが使用するランダムアクセスメモリ(以下、メモ
リ)3bおよびリードオンリーメモリ(以下、ROM)
3c、電源が活栓状態で基板を挿抜するためのホットス
ワップ回路3d、ローカルバスを制御するためのローカ
ルバス制御回路3e、イニシエータ1にインタラプトを
要求するためのインタラプト要求回路3f、PCIバス0
の制御を行うCompact PCIインタフェース回路3fによ
り構成される。
The target 3 is a local bus master 3a which is a bus master in the target 3, a random access memory (hereinafter, memory) 3b and a read only memory (hereinafter, ROM) used by the local bus master.
3c, a hot swap circuit 3d for inserting and removing a board with the power supply in a hot-plug state, a local bus control circuit 3e for controlling a local bus, an interrupt request circuit 3f for requesting the initiator 1 for an interrupt, and a PCI bus 0
Is configured by a Compact PCI interface circuit 3f that performs the above control.

【0006】この図14の従来のプラント制御装置で
は、次のような制御が行われていた。まず、イニシエー
タ1がPCIバス0経由でマスター2もしくはターゲット
3にアクセスする際に、Compact PCIのバスサイクルが
始まり最初のデータが転送されるまでの時間、すなわち
アクセスレイテンシーの監視は、アクセスレイテンシー
タイマ回路1bに設定された固定のタイマ時間により行
っていた。この設定されたタイマ時間を超えても応答が
ないときには、PCIバス0を長時間占有することを避け
るため、レイテンシータイムアウトとしてアクセスを中
止していた。
In the conventional plant control apparatus shown in FIG. 14, the following control is performed. First, when the initiator 1 accesses the master 2 or the target 3 via the PCI bus 0, the time from the start of the Compact PCI bus cycle to the transfer of the first data, that is, the monitoring of the access latency is determined by the access latency timer circuit. This is performed by the fixed timer time set in 1b. If there is no response even if the set timer time is exceeded, the access is suspended as a latency timeout in order to avoid occupying the PCI bus 0 for a long time.

【0007】また、Compact PCIのシステムでは複数の
マスターから同時にアービトレーション要求があったと
きのアルゴリズムについては規定されていない。そこ
で、一般的には、複数のマスター2がPCIバス0につな
がっており、マスター2がターゲット3や他のマスター
にアクセスする際には、マスター2はアービトレーショ
ン要求回路2fにてイニシエータ1にPCIバス0使用権
を要求し、イニシエータ1は各マスター2からのアービ
トレーション要求に対しアービトレーション循環回路1
cにて決められた固定の優先順位によりバス使用権を調
停し、バその結果を各マスター2に通知していた。
Further, in the Compact PCI system, no algorithm is specified when a plurality of masters simultaneously request arbitration. Therefore, generally, a plurality of masters 2 are connected to the PCI bus 0, and when the master 2 accesses the target 3 or another master, the master 2 sends the PCI bus to the initiator 1 by the arbitration request circuit 2f. 0, and the initiator 1 responds to the arbitration request from each master 2 by the arbitration circulating circuit 1.
The right to use the bus is arbitrated according to the fixed priority determined in step c, and the result is notified to each master 2.

【0008】また、Compact PCIにて使用されるインタ
ラプトルータは、そのPCIバス0中の4本のインタラプ
トラインをインタラプトコントローラ(図示せず)に優
先順位を固定にして入力している。このため、PCIバス
0のインタラプトラインを使用してマスター2およびタ
ーゲット3が故障割込みやデータ送信完了割込み、デー
タ受信割込み等をイニシエータ1に通知する際には、マ
スター2およびターゲット3はそれらのインタラプト要
因が発生した時にインタラプト要求回路2h、3fによ
りイニシエータ1にインタラプトを通知する。通知され
たイニシエータ1は、あるインターラプトラインに複数
の基板からのインターラプトが発生した場合には、その
インターラプトラインにつながる全ての基板(スロッ
ト)を順にアクセスして、割り込み要求中のステータス
かどうかを調べて、どの基板(スロット)から割り込み
要求が来たかを確認する。そして、その確認結果に基づ
いて、イニシエータ1は、インタラプトルータ回路1d
により各スロット毎に決定された固定のインタラプト優
先順位に基づきそれぞれのインタラプトを処理してい
た。
In the interrupt router used in the Compact PCI, four interrupt lines in the PCI bus 0 are input to an interrupt controller (not shown) with a fixed priority. For this reason, when the master 2 and the target 3 use the interrupt line of the PCI bus 0 to notify the initiator 1 of a failure interrupt, a data transmission completion interrupt, a data reception interrupt, and the like, the master 2 and the target 3 use the interrupt lines. When a factor occurs, an interrupt is notified to the initiator 1 by the interrupt request circuits 2h and 3f. When an interrupt from a plurality of boards occurs on a certain interrupt line, the notified initiator 1 sequentially accesses all the boards (slots) connected to the interrupt line to determine whether the interrupt request status is being issued. Check whether the interrupt request comes from which board (slot). Then, based on the confirmation result, the initiator 1 sets the interrupt router circuit 1d
, Each interrupt is processed based on a fixed interrupt priority determined for each slot.

【0009】また、Compact PCIのシステムではホット
スワップに関するプロトコルは規定されていない。この
ため、マスター2もしくはターゲット3を電源が活栓状
態で挿抜するときには、マスター2もしくはターゲット
3のホットスワップ回路2d、3dを使用して、単にロ
ーカルバスマスター2a、3aにホットスワップを実施
することを通知することによりマスター2もしくはター
ゲット3の制御、伝送を中断した後、ホットスワップを
実施していた。
[0009] In the Compact PCI system, a protocol relating to hot swap is not specified. Therefore, when the master 2 or the target 3 is inserted or removed with the power supply in the hot-plug state, the hot swap is simply performed to the local bus masters 2a, 3a by using the hot swap circuits 2d, 3d of the master 2 or the target 3. After the control and the transmission of the master 2 or the target 3 are interrupted by the notification, the hot swap is performed.

【0010】また、イニシエータ1がマスター2もしく
はターゲット3をアクセスする、またはマスター2がタ
ーゲット3をアクセスする際には、Compact PCIの1つ
のバスサイクルにおけるバスマスターは1つなので、他
のイニシエータもしくはマスターがPCIバス0を使用し
ていないかを確認した後アクセスしていた。
When the initiator 1 accesses the master 2 or the target 3 or when the master 2 accesses the target 3, since there is one bus master in one Compact PCI bus cycle, the other initiator or the master 3 Accessed after confirming that PCI bus 0 was not used.

【0011】また、イニシエータ1が故障した場合、マ
スター2やターゲット3はイニシエータになることがで
きないので、プラント制御装置を停止してイニシエータ
1を正常な基板と交換していた。
When the initiator 1 fails, the master 2 and the target 3 cannot become initiators. Therefore, the plant control device is stopped and the initiator 1 is replaced with a normal board.

【0012】また、ネットワーク制御基板がCompact PC
I実装されている場合、ネットワーク制御基板に接続さ
れているケーブルが断線及び未接続等によりネットワー
クリンクに状態変化が発生する際には、イニシエータ1
もしくはマスター2がネットワーク制御基板にPCIバス
0経由にてアクセスし、アクセス不可を検出してネット
ワークリンク異常を判別していた。
Also, the network control board is a Compact PC
I If mounted, when the status of the network link changes due to disconnection and disconnection of the cable connected to the network control board, the initiator 1
Alternatively, the master 2 accesses the network control board via the PCI bus 0, detects that access is impossible, and determines a network link error.

【0013】[0013]

【発明が解決しようとする課題】しかしながら、イニシ
エータ1がPCIバス0経由にてマスター2およびターゲ
ット3にアクセスする場合、イニシエータ1のレイテン
シータイマー回路1bのタイマー時間が固定であるた
め、正常なマスター2およびターゲット3であっても、
その時のマスター2およびターゲット3の制御もしくは
伝送負荷等により、マスター2およびターゲット3はPC
Iバス0経由で行われるイニシエータ1からのアクセス
に応答できず、イニシエータ1にてレイテンシータイム
アウトを発生させてしまい、アクセスを中止してしまう
ことがあった。このためリアルタイム性に欠け、またシ
ステムによってはプラント制御装置を停止させていたた
め、プラント制御装置の稼働率が低下していた。
However, when the initiator 1 accesses the master 2 and the target 3 via the PCI bus 0, since the timer time of the latency timer circuit 1b of the initiator 1 is fixed, the normal master 2 And even target 3
Depending on the control or transmission load of the master 2 and the target 3 at that time, the master 2 and the target 3
In some cases, it was not possible to respond to the access from the initiator 1 via the I bus 0, and a latency timeout occurred in the initiator 1, and the access was sometimes stopped. For this reason, the real-time property is lacking, and the operation rate of the plant control device is reduced because the plant control device is stopped in some systems.

【0014】また、マスター2がアービトレーションに
よりCompact PCIのバスマスターになりターゲット3に
アクセスする場合、イニシエータ1のアービトレーショ
ン循環回路1cのアービトレーション優先順位が固定で
あるため、マスター2および他のマスターの固有値であ
るCompact PCIのデータ伝送量や伝送負荷等が反映され
ず、アービトレーションの公平さが失われ、Compact PC
Iのバスマスターの権利取得を失いアクセスを中止して
しまうことがあった。このためリアルタイム性に欠け、
またシステムによってはプラント制御装置を停止させて
いたため、プラント制御装置の稼働率が低下していた。
When the master 2 becomes a Compact PCI bus master by arbitration and accesses the target 3, the arbitration priority of the arbitration circuit 1 c of the initiator 1 is fixed. The data transmission amount and transmission load of a certain Compact PCI are not reflected, and the fairness of arbitration is lost.
In some cases, I lost the right to acquire the right of the bus master and canceled access. Because of this, lack of real-time
Further, depending on the system, the operation rate of the plant control device was reduced because the plant control device was stopped.

【0015】また、Compact PCIのシステムにおいて
は、複数のマスタからアービトレーション要求があった
ときのアルゴリズムについては規定されていない。一般
的には循環優先順位アルゴリズムが採用されることが多
いが、マスター2及びターゲット3に固有のCompact PC
Iデータ伝送量や伝送負荷等が反映されず、公平さが失
われることがあった。このためリアルタイム性に欠けて
いたため、プラント制御装置の稼働率が低下していた。
Further, in the Compact PCI system, an algorithm when arbitration is requested from a plurality of masters is not specified. In general, a cyclic priority algorithm is often employed, but a Compact PC unique to the master 2 and the target 3 is used.
In some cases, fairness was lost because the amount of data transmission and transmission load were not reflected. For this reason, since the real-time property was lacking, the operation rate of the plant control device was reduced.

【0016】また、マスター2もしくはターゲット3が
故障割込みやデータ送信完了割込み、データ受信割込み
等をイニシエータ1に通知する際には、通知されたイニ
シエータ1はインタラプトルータ回路1dにより各スロ
ット毎に決定された固定のインタラプト優先順位に基づ
きそれぞれのインタラプトを処理していたため、マスタ
ー2およびターゲット3の固有値であるCompact PCIの
データ伝送量や伝送負荷等が反映されず、インタラプト
の公平さが失われ、インタラプト処理のリアルタイム性
に欠けていたため、プラント制御装置の稼働率が低下し
ていた。
When the master 2 or the target 3 notifies the initiator 1 of a failure interrupt, a data transmission completion interrupt, a data reception interrupt, etc., the notified initiator 1 is determined for each slot by the interrupt router circuit 1d. Since each interrupt is processed based on the fixed interrupt priority, the data transmission amount and transmission load of the Compact PCI, which are the unique values of the master 2 and the target 3, are not reflected, and the fairness of the interrupt is lost. Due to lack of real-time processing, the operation rate of the plant control device was reduced.

【0017】また、マスター2もしくはターゲット3を
電源が活栓状態で挿抜するときには、ホットスワップ回
路2d、3dによりローカルバスマスター2a、3aに
ホットスワップを通知することにより、単にマスター2
もしくはターゲット3の制御や伝送を中断するだけでホ
ットスワップを実施していた。このため、イニシエータ
1もしくは他のマスターはホットスワップ中であるにも
関わらず当該基板にアクセスしてしまうが、対象の基板
が実装されていないためアクセス不可となることによ
り、システムによってはプラント制御装置を停止させて
いたため、プラント制御装置の稼働率が低下していた。
When the master 2 or the target 3 is inserted / removed with the power supply in the hot-plug state, the hot swap circuits 2d, 3d notify the local bus masters 2a, 3a of the hot swap, so that the master 2 or the target 3 is simply inserted.
Alternatively, hot swap was performed only by interrupting the control and transmission of the target 3. For this reason, the initiator 1 or another master accesses the board in spite of being hot-swapping. However, since the target board is not mounted, access becomes impossible. As a result, the operation rate of the plant control device was reduced.

【0018】また、イニシエータ1がマスター2もしく
はターゲット3をアクセスする、またはマスター2がタ
ーゲット3をアクセスする際には、Compact PCIの1つ
のバスサイクルにおけるバスマスターは1つなので、他
のイニシエータもしくはマスターがPCIバス0を使用し
ていないかを確認した後アクセスしていた。このため、
高速でデータ転送しなければならない場合に、そのアク
セスが停滞することがあった。このため、リアルタイム
性に欠けていたため、プラント制御装置の稼働率が低下
していた。
When the initiator 1 accesses the master 2 or the target 3, or when the master 2 accesses the target 3, there is only one bus master in one bus cycle of Compact PCI. Accessed after confirming that PCI bus 0 was not used. For this reason,
When data must be transferred at a high speed, the access sometimes stagnates. For this reason, since the real-time property was lacking, the operation rate of the plant control device was reduced.

【0019】また、プラント制御装置の中枢であるイニ
シエータ1が故障した場合、マスター2やターゲット3
はイニシエータの機能を有することはできないため、プ
ラント制御装置を停止させてイニシエータ1を正常な基
板と交換していた。このため、プラント制御装置の稼働
率が低下していた。
When the initiator 1 which is the center of the plant control device fails, the master 2 and the target 3
Cannot have the function of an initiator, the plant control device is stopped, and the initiator 1 is replaced with a normal substrate. For this reason, the operation rate of the plant control device has been reduced.

【0020】また、マスター2もしくはターゲット3と
してネットワーク制御基板が実装されている場合、ネッ
トワーク制御基板に接続されているケーブルが断線及び
未接続等の理由により、ネットワークに参入できている
かどうかを判別するためのネットワークリンクに状態変
化が発生した場合には、イニシエータ1もしくはマスタ
ー2がネットワーク制御基板にアクセスすることにより
ネットワークリンク異常を判別していた。このため、シ
ステムによっては他のマスターがネットワーク制御基板
にアクセスしてしまい異常を検出することによりプラン
ト制御装置を停止させていたため、プラント制御装置の
稼働率が低下していた。
When a network control board is mounted as the master 2 or the target 3, it is determined whether or not the cable connected to the network control board can enter the network due to disconnection or disconnection. When a state change occurs in the network link for the purpose, the initiator 1 or the master 2 accesses the network control board to determine the network link abnormality. For this reason, depending on the system, another master accesses the network control board and stops the plant control device by detecting an abnormality, so that the operation rate of the plant control device is reduced.

【0021】そこで、本発明は、従来のプラント装置の
有する問題点に鑑みて、プラント制御中に装置を停止さ
せることなく、稼働率を向上させたプラント制御装置を
提供することを目的とする。
Accordingly, an object of the present invention is to provide a plant control apparatus in which the operation rate is improved without stopping the apparatus during plant control, in view of the problems of the conventional plant apparatus.

【0022】[0022]

【課題を解決するための手段】請求項1のプラント制御
装置は、共通のバスにつながり、該バスの調停を行う調
停手段を含み、バスマスターとして前記共通のバス上の
データ伝送を司るイニシエータ基板と、この調停手段に
より前記バスを支配するバスマスターとなり得る1また
は2以上のマスター基板と、バスマスターからアクセス
され得る1または2以上のターゲット基板を含んで構成
され、プラントの制御を行うプラント制御装置におい
て、前記イニシエータ基板内に、バスサイクルの開始か
ら最初のデータの転送開始までの時間を計測する時間計
測手段と、前記マスター基板または前記ターゲット基板
ごとに前記時間の基準値を設定する設定手段と、前記時
間計測手段により計測した時間が前記基準値を超えたこ
とを検出する手段と、を備え、前記基準値を超えた場合
にはアクセスを中止することを特徴とする。
According to a first aspect of the present invention, there is provided an apparatus for controlling a plant, comprising an arbitration unit connected to a common bus, arbitrating the bus, and serving as a bus master for controlling data transmission on the common bus. And one or more master boards that can be a bus master that controls the bus by the arbitration means, and one or more target boards that can be accessed from the bus master, and perform plant control for controlling the plant. In the apparatus, in the initiator board, time measuring means for measuring a time from the start of a bus cycle to the start of transfer of first data, and setting means for setting a reference value of the time for each of the master board or the target board Means for detecting that the time measured by the time measuring means has exceeded the reference value; Comprising a, characterized in that to cancel the access, if it exceeds the reference value.

【0023】この請求項1のプラント制御装置では、イ
ニシエータ基板内に設けた時間の基準値を設定する設定
手段(レイテンシータイマー時間設定用回路)により各
マスター基板及びターゲット基板毎に設定された基準時
間(レイテンシータイマー時間)を各バスサイクル毎に
時間計測手段(レイテンシータイマー回路)に入力す
る。このことにより、各マスター基板及びターゲット基
板固有の制御、データ転送負荷により適切な基準時間
(レイテンシー)によりバスサイクルを監視する。
According to the first aspect of the present invention, the reference time set for each master substrate and the target substrate by the setting means (latency timer time setting circuit) for setting the reference value of the time provided in the initiator substrate. (Latency timer time) is input to the time measuring means (latency timer circuit) for each bus cycle. As a result, the bus cycle is monitored at an appropriate reference time (latency) according to the control and data transfer load unique to each master substrate and target substrate.

【0024】なお、イニシエータ基板は、本件の各発明
において、マスターおよびターゲットの両機能を有する
ものであってよい。
The initiator substrate may have both a master function and a target function in each of the present inventions.

【0025】請求項2のプラント制御装置は、共通のバ
スにつながり、該バスの調停を行う調停手段を含み、バ
スマスターとして前記共通のバス上のデータ伝送を司る
イニシエータ基板と、この調停手段により前記バスを支
配するバスマスターとなり得る1または2以上のマスタ
ー基板と、バスマスターからアクセスされ得る1または
2以上のターゲット基板を含んで構成され、プラントの
制御を行うプラント制御装置において、前記イニシエー
タ基板内に、前記調停手段として、マスター基板ごとの
最大データ伝送量を設定する手段と、この最大データ伝
送量によりバス使用許可の優先順位を決定する優先順位
決定手段と、を備えたことを特徴とする。
According to a second aspect of the present invention, there is provided a plant control apparatus including an arbitration unit connected to a common bus and arbitrating the bus, an initiator board serving as a bus master for controlling data transmission on the common bus, and the arbitration unit. In a plant control apparatus configured to include one or more master boards that can be a bus master that controls the bus and one or more target boards that can be accessed from the bus master and control a plant, the initiator board Wherein the arbitration means includes means for setting a maximum data transmission amount for each master board, and priority determination means for determining a priority order of bus use permission based on the maximum data transmission amount, I do.

【0026】この請求項2のプラント制御装置では、イ
ニシエータ基板内に設けた最大データ伝送量を設定する
手段により、各マスター基板及びターゲット基板の最大
データ伝送量を設定し、その最大データ伝送量により決
定された調停(アービトレーション)の優先順位を優先
順位決定手段に入力する。このことにより、共通バスの
負荷に係わるマスター基板及びターゲット基板固有の最
大データ伝送量により、調停の優先順位を適切に決定す
る。
In the plant control apparatus according to the second aspect, the maximum data transmission amount of each master substrate and the target substrate is set by the means for setting the maximum data transmission amount provided in the initiator substrate, and the maximum data transmission amount is set based on the maximum data transmission amount. The priority of the determined arbitration is input to the priority determining means. As a result, the arbitration priority is appropriately determined based on the maximum data transmission amount specific to the master board and the target board related to the load on the common bus.

【0027】請求項3のプラント制御装置は、共通のバ
スにつながり、該バスの調停を行う調停手段を含み、バ
スマスターとして前記共通のバス上のデータ伝送を司る
イニシエータ基板と、この調停手段により前記バスを支
配するバスマスターとなり得る1または2以上のマスタ
ー基板と、バスマスターからアクセスされ得る1または
2以上のターゲット基板を含んで構成され、プラントの
制御を行うプラント制御装置において、前記イニシエー
タ基板内に、前記調停手段として、前記調停によりバス
マスターとして許可された回数を計数する調停回数計数
手段と、この回数によりバス使用許可の優先順位を決定
する優先順位決定手段と、を備えたことを特徴とする。
According to a third aspect of the present invention, there is provided a plant control apparatus including an arbitration unit connected to a common bus and arbitrating the bus, an initiator board serving as a bus master for controlling data transmission on the common bus, and the arbitration unit. In a plant control apparatus configured to include one or more master boards that can be a bus master that controls the bus and one or more target boards that can be accessed from the bus master and control a plant, the initiator board Wherein, as the arbitration means, arbitration number counting means for counting the number of times permitted as a bus master by the arbitration, and priority order determination means for determining the priority of bus use permission based on the number of times. Features.

【0028】この請求項3のプラント制御装置では、イ
ニシエータ基板内に設けた調停回数計数手段により、各
マスター基板が調停によりバスマスターになった回数を
カウントし、そのカウント値により決定された調停の優
先順位を優先順位決定手段に入力する。このことによ
り、共通バスの負荷に係わる各マスター基板の調停回数
により適切な調停優先順位を決定する。
In the plant control apparatus according to the third aspect, the number of times each master board has become a bus master by the arbitration is counted by the arbitration number counting means provided in the initiator board, and the arbitration determined by the count value is performed. The priority is input to the priority determining means. Thus, an appropriate arbitration priority is determined based on the number of arbitrations of each master board related to the load on the common bus.

【0029】請求項4のプラント制御装置は、共通のバ
スにつながり、該バスの調停を行う調停手段を含み、バ
スマスターとして前記共通のバス上のデータ伝送を司る
イニシエータ基板と、この調停手段により前記バスを支
配するバスマスターとなり得る1または2以上のマスタ
ー基板と、バスマスターからアクセスされ得る1または
2以上のターゲット基板を含んで構成され、プラントの
制御を行うプラント制御装置において、前記イニシエー
タ基板内に、前記マスター基板および前記ターゲット基
板から前記イニシエータ基板への割り込みを調停するた
めの割り込み調停手段と、割り込み要求を発生した基板
の実装位置を検出する手段と、基板の種類を設定する手
段を備え、前記割り込み調停手段は基板の種類または基
板の実装位置により割り込みの優先順位を決定すること
を特徴とする。
According to a fourth aspect of the present invention, there is provided a plant control apparatus including an arbitration unit connected to a common bus and arbitrating the bus, an initiator board serving as a bus master for controlling data transmission on the common bus, and the arbitration unit. In a plant control apparatus configured to include one or more master boards that can be a bus master that controls the bus and one or more target boards that can be accessed from the bus master and control a plant, the initiator board Inside, an interrupt arbitration unit for arbitrating an interrupt from the master substrate and the target substrate to the initiator substrate, a unit for detecting a mounting position of the substrate that generated the interrupt request, and a unit for setting a type of the substrate The interrupt arbitration means is provided depending on the type of the board or the mounting position of the board. And determines the interrupt priorities.

【0030】この請求項4のプラント制御装置では、イ
ニシエータ基板内に設けた基板の実装位置を検出する手
段(スロット検出回路)と基板の種類を設定する手段
(基板種設定回路)に、割り込み(インタラプト)を通
知してきたマスター基板及びターゲット基板の実装スロ
ットと基板種を設定し、その実装スロットと基板種によ
り割り込み優先順位を決定する。このことにより、制御
の負荷に係わる各マスター基板及びターゲット基板の基
板種により適切な割り込み優先順位を決定する。
In the plant control apparatus according to the fourth aspect, the means (slot detection circuit) for detecting the mounting position of the board provided in the initiator board and the means for setting the type of the board (board type setting circuit) are interrupted ( The mounting slot and the board type of the master board and the target board that have notified the interrupt are set, and the interrupt priority is determined based on the mounting slot and the board type. Thus, an appropriate interrupt priority is determined according to the type of each of the master substrate and the target substrate related to the control load.

【0031】請求項5のプラント制御装置は、共通のバ
スにつながり、該バスの調停を行う調停手段を含み、バ
スマスターとして前記共通のバス上のデータ伝送を司る
イニシエータ基板と、この調停手段により前記バスを支
配するバスマスターとなり得る1または2以上のマスタ
ー基板と、バスマスターからアクセスされ得る1または
2以上のターゲット基板を含んで構成され、プラントの
制御を行うプラント制御装置において、前記イニシエー
タ基板内に、前記マスター基板または前記ターゲット基
板が電源活栓状態で挿抜中であることを検出する活栓挿
抜検出手段と、前記マスター基板に対して前記バスにつ
ながる任意の基板へのアクセス禁止を設定するアクセス
禁止設定手段とを備え、前記活栓挿抜検出手段により活
栓挿抜中であることを検出したとき前記アクセス禁止設
定手段により前記バスにつながる全てのマスター基板に
対して当該活栓挿抜中の基板へのアクセス禁止を設定す
ることを特徴とする。
According to a fifth aspect of the present invention, there is provided a plant control apparatus including an arbitration means for connecting to a common bus and arbitrating the bus, an initiator board serving as a bus master for controlling data transmission on the common bus, and the arbitration means. In a plant control apparatus configured to include one or more master boards that can be a bus master that controls the bus and one or more target boards that can be accessed from the bus master and control a plant, the initiator board Within, a hot-plug insertion / removal detecting means for detecting that the master substrate or the target substrate is being inserted / removed in a power-supply hot-plug state, and an access for setting access prohibition to the master substrate for any substrate connected to the bus. Prohibition setting means. And sets the access prohibition to the substrate during the stopcock insertion to all the master substrate connected to said bus by said access inhibit setting means upon detection of a.

【0032】この請求項5のプラント制御装置では、イ
ニシエータ基板内に設けた活栓挿抜検出手段(ホットス
ワップ検出回路)により活栓挿抜(ホットスワップ)中
のマスター基板もしくはターゲット基板の実装位置(ス
ロット)情報を検出しアクセス禁止設定手段(アクセス
ロック設定回路)に入力する。このことにより、ホット
スワップ中のスロットを検出して、共通バスのロック機
能によりホットスワップ中のスロットに対するアクセス
ロックを行う。
In the plant control apparatus according to the fifth aspect, the mounting position (slot) information of the master board or the target board during hot swapping (hot swap) by the hot swap detection means (hot swap detection circuit) provided in the initiator board. Is detected and input to the access prohibition setting means (access lock setting circuit). As a result, the slot being hot swapped is detected, and the access lock for the slot being hot swapped is performed by the common bus lock function.

【0033】請求項6のプラント制御装置は、共通のバ
スにつながり、該バスの調停を行う調停手段を含み、バ
スマスターとして前記共通のバス上のデータ伝送を司る
イニシエータ基板と、この調停手段により前記バスを支
配するバスマスターとなり得る1または2以上のマスタ
ー基板と、バスマスターからアクセスされ得る1または
2以上のターゲット基板を含んで構成され、プラントの
制御を行うプラント制御装置において、前記イニシエー
タ基板内には、前記マスター基板または前記ターゲット
基板が電源活栓状態で挿抜中であることを検出する活栓
挿抜検出手段と、この手段により活桧挿抜中であること
を検出したとき前記バスにつながる全てのマスター基板
に対して当該活栓中の基板の実装位置情報を通知する実
装位置通知手段と、前記マスター基板内には、前記実装
位置情報により当該実装位置の基板へのアクセスを禁止
する手段と、を備えたことを特徴とする。
According to a sixth aspect of the present invention, there is provided a plant control apparatus including an arbitration means connected to a common bus and arbitrating the bus, an initiator board serving as a bus master for controlling data transmission on the common bus, and the arbitration means. In a plant control apparatus configured to include one or more master boards that can be a bus master that controls the bus and one or more target boards that can be accessed from the bus master and control a plant, the initiator board Inside, a hot-plug insertion / extraction detecting means for detecting that the master substrate or the target substrate is being inserted / extracted in the state of a power-supply hot-plug, and all means connected to the bus when detecting that the live / cypress insertion / removal is being performed by this means. Mounting position notifying means for notifying the mounting position information of the board in the stopcock to the master board; Within the master substrate, characterized by comprising a means for inhibiting access to the substrate of the mounting position by the mounting position information.

【0034】この請求項6のプラント制御装置では、イ
ニシエータ基板内に設けた活栓挿抜検出手段(ホットス
ワップ検出回路)によりホットスワップ中のマスター基
板もしくはターゲット基板のスロットを検出し、全マス
ター基板内に設けた基板へのアクセスを禁止する手段
(アクセス禁止スロット設定用回路)に入力する。この
ことにより、全マスター基板にホットスワップ中のスロ
ットを通知することによりそのスロットに対するアクセ
スを禁止する。
According to the plant control apparatus of the present invention, the hot swapping detection means (hot swap detection circuit) provided in the initiator board detects the slot of the master board or the target board which is being hot swapped. It is input to the means for prohibiting access to the board provided (access prohibition slot setting circuit). This notifies all the master boards of the slot being hot swapped, thereby prohibiting access to that slot.

【0035】請求項7のプラント制御装置は、共通のバ
スにつながり、該バスの調停を行う調停手段を含み、バ
スマスターとして前記共通のバス上のデータ伝送を司る
イニシエータ基板と、この調停手段により前記バスを支
配するバスマスターとなり得る1または2以上のマスタ
ー基板と、バスマスターからアクセスされ得る1または
2以上のターゲット基板を含んで構成され、プラントの
制御を行うプラント制御装置において、前記マスター基
板および前記ターゲット基板の所要の基板に、前記イニ
シエータ基板からのアクセスを拒否するアクセス拒否設
定手段を備えたことを特徴とする。
According to a seventh aspect of the present invention, there is provided a plant control device including an arbitration unit connected to a common bus and arbitrating the bus, an initiator board serving as a bus master for controlling data transmission on the common bus, and the arbitration unit. In a plant control device configured to include one or more master substrates that can be a bus master that controls the bus and one or more target substrates that can be accessed from the bus master and control a plant, the master substrate And an access rejection setting means for rejecting access from the initiator substrate to a required substrate of the target substrate.

【0036】この請求項7のプラント制御装置では、マ
スター基板及びターゲット基板内に設けたアクセス拒否
設定手段(アクセス拒否設定回路)にアクセス拒否を設
定する。このことより、マスター基板及びターゲット基
板の制御や伝送負荷によりイニシエータ基板からの共通
バス経由のアクセスを禁止する。
In the plant control device of the present invention, the access rejection is set in the access rejection setting means (access rejection setting circuit) provided in the master substrate and the target substrate. Accordingly, access from the initiator board via the common bus is prohibited by the control of the master board and the target board and the transmission load.

【0037】請求項8のプラント制御装置は、共通の第
1のバスにつながり、該第1のバスの調停を行う調停手
段を含み、バスマスターとして前記共通の第1のバス上
のデータ伝送を司るイニシエータ基板と、この調停手段
により前記共通の第1のバスを支配するバスマスターと
なり得る1または2以上のマスター基板と、バスマスタ
ーからアクセスされ得る1または2以上のターゲット基
板を含んで構成され、プラントの制御を行うプラント制
御装置において、共通の第2のバスを設け、前記イニシ
エータ基板、前記マスター基板および前記ターゲット基
板のうち少なくとも一つは前記第2のバスにつながり、
前記イニシエータ基板および前記マスター基板の所要の
基板には、前記第2のバスを使用するときに設定するバ
ス使用中フラグ設定手段と、他のマスター基板がバス使
用中フラグを設定したことを検出するバス使用中検出手
段とを備えたことを特徴とする。
The plant control device according to claim 8 includes arbitration means for connecting to the common first bus and arbitrating the first bus, and performs data transmission on the common first bus as a bus master. And a master board that can be a bus master that controls the common first bus by the arbitration means, and one or more target boards that can be accessed from the bus master. In a plant control device for controlling a plant, a common second bus is provided, and at least one of the initiator board, the master board, and the target board is connected to the second bus,
A bus busy flag setting means for setting the required bus of the initiator board and the master board when the second bus is used, and detecting that another master board has set the bus busy flag. And a bus busy detecting means.

【0038】この請求項8のプラント制御装置では、イ
ニシエータ基板およびマスター基板内に設けたバス使用
中フラグ設定回路により設定した共通の第2のバスの使
用中フラグを他のマスター基板およびイニシエータ基板
のバス使用中検出手段(バス使用中検出回路)に入力す
る。このことにより、イニシエータ基板もしくは他のマ
スター基板が共通の第1のバスを使用している場合でも
ローカル用の共通の第2のバスを使用してデータ伝送を
行う。
In the plant control apparatus according to the present invention, the common bus busy flag set by the bus busy flag setting circuit provided in the initiator board and the master board is used for the other master board and the initiator board. It is input to the bus busy detecting means (bus busy detecting circuit). Thus, even when the initiator board or another master board uses the common first bus, data transmission is performed using the local common second bus.

【0039】請求項9のプラント制御装置は、共通のバ
スにつながり、該バスの調停を行う第1の調停手段を含
み、バスマスターとして前記バス上のデータ伝送を司る
第1のイニシエータ基板と、この第1の調停手段により
前記バスを支配するバスマスターとなり得る1または2
以上のマスター基板と、バスマスターからアクセスされ
得る1または2以上のターゲット基板を含んで構成さ
れ、プラントの制御を行うプラント制御装置において、
前記バスにつながり前記バスの調停を行う第2の調停手
段とイニシエータを冗長構成するための多重化制御用デ
ータを保存する多重化用データ保存手段を有し、かつ、
前記第1のイニシエータ基板の前記第1の調停手段によ
り前記バスマスターとなり得、あるいは、前記バスマス
ターからアクセスされ得る第2のイニシエータ基板を備
え、前記第1のイニシエータ基板が前記第2のイニシエ
ータ基板の前記多重化用データ保存手段に周期的に多重
化制御用データを書き込むことを特徴とする。
A plant control device according to a ninth aspect includes a first arbitration means connected to a common bus and arbitrating the bus, and a first initiator board for controlling data transmission on the bus as a bus master; The first arbitration means 1 or 2 that can be a bus master controlling the bus
In a plant control device configured to include the master substrate and one or more target substrates that can be accessed from the bus master and control the plant,
A second arbitration unit connected to the bus and arbitrating the bus, and a multiplexing data storage unit for storing multiplexing control data for redundantly configuring the initiator; and
A second initiator board which can be the bus master by the first arbitration means of the first initiator board, or which can be accessed from the bus master, wherein the first initiator board is the second initiator board; The multiplexing control data is periodically written into the multiplexing data storage means.

【0040】この請求項9のプラント制御装置では、マ
スター、ターゲットの両機能を有する第2のイニシエー
タ基板の多重化用データ保存手段(2重化用データ保存
回路)に第1のイニシエータ基板が1制御サイクル毎に
入出力する制御用データを入力する。このことにより、
1制御サイクル毎にマスター、ターゲットの両機能を有
する第2のイニシエータ基板が制御を引き継ぎ、イニシ
エータの冗長化を行う。
In the plant control apparatus according to the ninth aspect, the multiplexing data storage means (duplication data storage circuit) of the second initiator substrate having both master and target functions includes one first initiator substrate. Input control data to be input / output for each control cycle. This allows
The second initiator board having both the master and target functions takes over the control for each control cycle, and makes the initiator redundant.

【0041】請求項10のプラント制御装置は、共通の
バスにつながり、該バスの調停を行う第1の調停手段を
含み、バスマスターとして前記バス上のデータ伝送を司
る第1のイニシエータ基板と、この第1の調停手段によ
り前記バスを支配するバスマスターとなり得る1または
2以上のマスター基板と、バスマスターからアクセスさ
れ得る1または2以上のターゲット基板を含んで構成さ
れ、プラントの制御を行うプラント制御装置において、
前記バスにつながり前記バスの調停を行う第2の調停手
段と前記第1のイニシエータ基板に周期的に調停要求を
出力する制御周期時間管理手段を有し、かつ、前記第1
のイニシエータ基板の前記第1の調停手段により前記バ
スマスターとなり得る第2のイニシエータ基板を備えた
ことを特徴とする。
A plant control apparatus according to a tenth aspect includes first arbitration means connected to a common bus and arbitrating the bus, a first initiator board serving as a bus master for controlling data transmission on the bus, A plant that includes one or more master boards that can be a bus master that controls the bus by the first arbitration means, and one or more target boards that can be accessed from the bus master, and controls the plant In the control device,
A second arbitration unit connected to the bus for arbitrating the bus, and a control cycle time management unit for periodically outputting an arbitration request to the first initiator board;
And a second initiator board which can be the bus master by the first arbitration means of the initiator board.

【0042】この請求項10のプラント制御装置では、
マスター、ターゲットの両機能を有する第2のイニシエ
ータ基板の制御周期時間管理手段(制御サイクルタイマ
ー回路)により制御サイクル毎に第2の調停手段(アー
ビトレーション制御回路)を起動し、第1のイニシエー
タ基板内に設けた第1の調停手段(アービトレーション
優先順位回路)に入力する。このことにより、1制御周
期毎にマスター、ターゲットの両機能を有する第2のイ
ニシエータ基板が制御を引き継ぎ、イニシエータの冗長
化を行う。
[0042] In the plant control apparatus of the tenth aspect,
The second arbitration means (arbitration control circuit) is activated for each control cycle by the control cycle time management means (control cycle timer circuit) of the second initiator board having both functions of the master and the target, and To the first arbitration means (arbitration priority order circuit) provided in. As a result, the second initiator board having both the master and target functions takes over the control for each control cycle, and makes the initiator redundant.

【0043】請求項11のプラント制御装置は、共通の
バスにつながり、該バスの調停を行う調停手段を含み、
バスマスターとして前記共通のバス上のデータ伝送を司
るイニシエータ基板と、この調停手段により前記バスを
支配するバスマスターとなり得る1または2以上のマス
ター基板と、バスマスターからアクセスされ得る1また
は2以上のターゲット基板を含んで構成され、プラント
の制御を行うプラント制御装置において、前記マスター
基板またはターゲット基板のうち少なくとも一つはプラ
ント制御装置間を接続するための通信を行う通信基板で
あって、この通信基板には、通信のリンク状態を監視
し、このリンク状態の変化を検出したときこの通信基板
を除く全てのマスター基板に前記リンク状態を通知する
リンク監視手段を備え、全てのマスター基板には、特定
の位置に実装されている基板へのアクセスを禁止するア
クセス禁止設定手段を備え、前記通信基板が他のプラン
ト制御装置と通信できない時は他の制御基板の前記アク
セス禁止設定手段に前記通信基板へのアクセス禁止を設
定し、通信できる時は前記アクセス禁止設定手段のアク
セス禁止を解除することを特徴とする。
[0043] The plant control apparatus according to claim 11 includes arbitration means for connecting to a common bus and arbitrating the bus.
An initiator board that manages data transmission on the common bus as a bus master, one or more master boards that can be bus masters controlling the bus by this arbitration means, and one or more master boards that can be accessed from the bus master In a plant control device configured to include a target substrate and control a plant, at least one of the master substrate and the target substrate is a communication substrate that performs communication for connecting the plant control devices. The board has a link monitoring means for monitoring the link state of communication, and when detecting a change in the link state, notifying the link state to all master boards except for the communication board. Access prohibition setting means for prohibiting access to a board mounted at a specific position When the communication board cannot communicate with another plant control device, the access prohibition setting means of the other control board is set to prohibit access to the communication board, and when communication is possible, the access prohibition setting means is prohibited. Is canceled.

【0044】この請求項11のプラント制御装置では、
ネットワーク制御基板内のリンク監視手段(ネットワー
クリンク状態変化検出回路)によりネットワークリンク
の状態変化を全マスター基板に設けたアクセス禁止設定
手段(アクセス禁止スロット設定回路)に入力する。こ
のことにより、ネットワークリンクが異常になった場
合、イニシエータ基板及び全マスター基板にネットワー
ク制御基板へのアクセスを禁止し、ネットワークリンク
が正常になった場合、アクセスを許可する。
In the plant control device according to the eleventh aspect,
The change in the state of the network link is input to the access prohibition setting means (access prohibition slot setting circuit) provided on all master boards by the link monitoring means (network link state change detection circuit) in the network control board. Thus, when the network link becomes abnormal, the initiator board and all master boards are prohibited from accessing the network control board, and when the network link becomes normal, access is allowed.

【0045】[0045]

【発明の実施の形態】以下、図面を参照して、本発明の
実施の態様について、順次説明する。本発明のプラント
制御装置は、Compact PCIへ適用した場合について説明
するが、これに限ることなく一般的な共通バスシステム
にも適用することができる。
Embodiments of the present invention will be described below with reference to the drawings. The case where the plant control device of the present invention is applied to Compact PCI will be described. However, the present invention is not limited to this and can be applied to a general common bus system.

【0046】[請求項1]図1は、本発明の第1の実施
の形態に係るプラント制御装置の構成を示す図である。
なお、以下の各実施の形態において、イニシエータ基
板、マスター基板、ターゲット基板を、それぞれイニシ
エータ、マスター、ターゲットと称し、また複数のマス
ター2,2′および複数のターゲット3,3′を、総称
して単にマスター2、ターゲット3ということがある。
[Claim 1] FIG. 1 is a diagram showing a configuration of a plant control apparatus according to a first embodiment of the present invention.
In the following embodiments, an initiator substrate, a master substrate, and a target substrate are referred to as an initiator, a master, and a target, respectively, and a plurality of masters 2, 2 'and a plurality of targets 3, 3' are collectively referred to. There are simply Master 2 and Target 3.

【0047】図1において、Compact PCIを適用したプ
ラント制御装置のイニシエータ1内にレイテンシータイ
マー時間設定回路1fを設けている。そのほかのブロッ
ク構成は従来の図14と同じである。
In FIG. 1, a latency timer time setting circuit 1f is provided in an initiator 1 of a plant control device to which Compact PCI is applied. The other block configuration is the same as that of the conventional FIG.

【0048】この図1の第1の実施の形態においては、
Compact PCI0を適用したプラント制御装置のイニシエ
ータ1内にレイテンシータイマー時間設定用回路1fを
設け、マスター2もしくはターゲット3に固有の制御、
データ転送負荷に応じてアクセスレイテンシーを可変す
ることができる機能を備えている。
In the first embodiment shown in FIG.
A circuit 1f for setting a latency timer time is provided in the initiator 1 of the plant control device to which the Compact PCI0 is applied, and control unique to the master 2 or the target 3 is performed.
It has a function that can vary the access latency according to the data transfer load.

【0049】マスター2およびターゲット3は自分の制
御もしくは伝送負荷などに応じてレイテンシータイマー
時間をイニシエータ1に通知する。イニシエータ1はマ
スター2とターゲット3のレイテンシータイマー時間を
それぞれ検出してレイテンシータイマー時間設定回路1
fにマスター2,ターゲット3毎に設定する。
The master 2 and the target 3 notify the initiator 1 of the latency timer time according to their own control or transmission load. The initiator 1 detects the latency timer times of the master 2 and the target 3, respectively, and sets a latency timer time setting circuit 1
f is set for each of master 2 and target 3.

【0050】そして、イニシエータ1が或るマスター2
もしくはターゲット3にアクセスする毎に、当該マスタ
ー2もしくはターゲット3に対して設定されているレイ
テンシータイマー時間をレイテンシータイマー時間設定
回路1fからアクセスレイテンシータイマー回路1bに
入力する。
Then, if the initiator 1 is a master 2
Alternatively, every time the target 3 is accessed, the latency timer time set for the master 2 or the target 3 is input from the latency timer time setting circuit 1f to the access latency timer circuit 1b.

【0051】例えば、マスター2の負荷が重くレイテン
シーを1msとし、ターゲット3の負荷が軽くレイテン
シーを1μsとしたい場合、イニシエータ1はマスター
2にアクセスする際には、予めレイテンシー時間が設定
されたレイテンシータイマー時間設定回路1fによりマ
スター2のレイテンシー時間を読み込み、Compact PCI
のバスサイクルが始まり最初のデータが転送されるまで
の時間を1msのレイテンシーにて監視する。また、同
様にターゲット3にアクセスする際には、レイテンシー
タイマー時間設定用回路1fによりターゲット3のレイ
テンシー時間を呼び出し、1μsのレイテンシーにて監
視する。
For example, if the load on the master 2 is heavy and the latency is 1 ms, and the load on the target 3 is light and the latency is 1 μs, the initiator 1 accesses the master 2 when accessing the master 2. The latency time of master 2 is read by time setting circuit 1f, and Compact PCI
Is monitored at a latency of 1 ms until the first data transfer is started. Similarly, when accessing the target 3, the latency time of the target 3 is called by the latency timer time setting circuit 1 f and monitored at a latency of 1 μs.

【0052】また、レイテンシータイマー時間がレイテ
ンシータイマー時間設定回路1fに設定されていないマ
スター2,ターゲット3についは、例えばデフォルト値
を用いたり、平均値を用いるなどの方法により、所定の
レイテンシー時間をアクセスレイテンシータイマー回路
1bに入力することができる。
For the master 2 and the target 3 for which the latency timer time is not set in the latency timer time setting circuit 1f, a predetermined latency time is accessed by a method using, for example, a default value or an average value. It can be input to the latency timer circuit 1b.

【0053】この実施の形態によれば、マスターもしく
はターゲット固有の制御、データ転送負荷によりレイテ
ンシー時間を可変することができる機能を備えるから、
各マスター及びターゲット固有の制御、データ転送負荷
により適切なレイテンシーによりバスサイクルを監視す
ることができる。
According to the present embodiment, since a function capable of varying the latency time depending on master or target-specific control and data transfer load is provided,
The bus cycle can be monitored with appropriate latency depending on the control and data transfer load specific to each master and target.

【0054】[請求項2]図2は、本発明の第2の実施
の形態に係るプラント制御装置の構成を示す図である。
[Claim 2] FIG. 2 is a diagram showing a configuration of a plant control apparatus according to a second embodiment of the present invention.

【0055】図2において、Compact PCIを適用したプ
ラント制御装置のイニシエータ1内にアービトレーショ
ン優先順位回路1gと最大データ伝送量設定回路1hを
設けている。従来の図14とは、アービトレーション循
環回路1cに代えて、アービトレーション優先順位回路
1gと最大データ伝送量設定回路1hが設けられている
点で異なるが、そのほかのブロック構成は同じである。
In FIG. 2, an arbitration priority circuit 1g and a maximum data transmission amount setting circuit 1h are provided in an initiator 1 of a plant control device to which Compact PCI is applied. 14 differs from FIG. 14 in that an arbitration priority circuit 1g and a maximum data transmission amount setting circuit 1h are provided instead of the arbitration circulating circuit 1c, but the other block configurations are the same.

【0056】この図2の第2の実施の形態においては、
Compact PCIを適用したプラント制御装置のイニシエー
タ1内にアービトレーション循環回路1cの代わりにア
ービトレーション優先順位回路1gと最大データ伝送量
設定用回路1hを設け、複数のマスター2から同時にア
ービトレーションが発生した場合、Compact PCIの負荷
に係わるマスター固有の最大データ伝送量によりアービ
トレーションの優先順位を可変することができる機能を
備えている。
In the second embodiment shown in FIG.
If an arbitration priority circuit 1g and a maximum data transmission amount setting circuit 1h are provided in the initiator 1 of the plant control device to which the Compact PCI is applied instead of the arbitration circulating circuit 1c, and a plurality of masters 2 simultaneously cause arbitration, It has a function that can change the priority of arbitration based on the maximum data transmission amount unique to the master related to the PCI load.

【0057】マスター2もしくはターゲット3は自分の
最大データ伝送量をイニシエータ1に通知する。イニシ
エータ1は、マスター2とターゲット3からの最大デー
タ伝送量をそれぞれ検出して最大データ伝送量設定回路
1hにマスター2,ターゲット3毎に設定し、アービト
レーション優先順位回路1gに入力する。
The master 2 or the target 3 notifies the initiator 1 of its own maximum data transmission amount. The initiator 1 detects the maximum data transmission amounts from the master 2 and the target 3, respectively, sets the maximum data transmission amount in the maximum data transmission amount setting circuit 1h for each of the master 2 and the target 3, and inputs the same to the arbitration priority circuit 1g.

【0058】そして、アービトレーション優先順位回路
1gは、複数のマスターから同時にアービトレーション
要求が発生した場合、Compact PCIの負荷に係わるマス
ター固有の最大データ伝送量(当該マスター自身の最大
データ伝送量や、関連するターゲットの最大データ伝送
量など)により、アービトレーションの優先順位を決定
する。
When an arbitration request is issued from a plurality of masters at the same time, the arbitration priority ordering circuit 1g determines the maximum data transmission amount unique to the master related to the load of the Compact PCI (the maximum data transmission amount of the master itself and the related data amount). Arbitration priority is determined by the maximum data transmission amount of the target).

【0059】例えば、マスター2の最大データ伝送量が
10kバイトで負荷が重く、他のマスターの最大データ
伝送量が1kバイトで負荷が軽く、マスター2のアービ
トレーションを優先させたい場合、イニシエータ1はマ
スター2及び他のマスターから同時にアービトレーショ
ン要求が発生した際には、予め最大データ伝送量が設定
された最大データ伝送量設定回路1hにより最大データ
伝送量を読み込み、アービトレーション優先順位回路1
gによりそれぞれの最大データ伝送量からマスター2及
び他のマスターの負荷を判別することにより、負荷が重
いマスター2のアービトレーションを優先させる。
For example, if the maximum data transmission amount of the master 2 is 10 kbytes and the load is heavy, and the maximum data transmission amount of the other masters is 1 kbyte and the load is light, and the arbitration of the master 2 is to be prioritized, the initiator 1 must be a master. 2 and another master simultaneously issue an arbitration request, the maximum data transmission amount is read by the maximum data transmission amount setting circuit 1h in which the maximum data transmission amount is set in advance, and the arbitration priority order circuit 1
The arbitration of the master 2 having a heavy load is prioritized by determining the loads of the master 2 and the other masters from the respective maximum data transmission amounts by g.

【0060】また、最大データ伝送量が最大データ伝送
量設定回路1hに設定されていないマスター2,ターゲ
ット3については、例えば最大データ伝送量としてデフ
ォルト値を用いたり、平均値を用いるなどの方法によ
り、最大データ伝送量を設定することができる。また、
そのようなマスター2,ターゲット3に最大データ伝送
量を設定することなく、当該マスター2には例えばバス
への実装位置(スロット)に応じて特定の優先順位を割
り当てるようにしてもよい。
For the master 2 and the target 3 for which the maximum data transmission amount is not set in the maximum data transmission amount setting circuit 1h, for example, a default value or an average value is used as the maximum data transmission amount. , The maximum data transmission amount can be set. Also,
Instead of setting the maximum data transmission amount to the master 2 and the target 3, a specific priority may be assigned to the master 2 according to, for example, a mounting position (slot) on the bus.

【0061】この実施の形態によれば、Compact PCIを
適用したプラント制御装置のイニシエータ1内に設けた
最大データ伝送量設定用回路1hに各マスター2及びタ
ーゲット3が最大データ伝送量を設定し、その最大デー
タ伝送量によりアービトレーション優先順位回路1gが
アービトレーションの優先順位を決定する。このよう
に、Compact PCIの負荷に係わるマスター及びターゲッ
ト固有の最大データ伝送量により適切なアービトレーシ
ョン優先順位を決定することができる。
According to this embodiment, each master 2 and target 3 set the maximum data transmission amount in the maximum data transmission amount setting circuit 1h provided in the initiator 1 of the plant control device to which Compact PCI is applied, The arbitration priority circuit 1g determines the arbitration priority according to the maximum data transmission amount. As described above, an appropriate arbitration priority can be determined based on the maximum data transmission amount specific to the master and the target related to the load of the Compact PCI.

【0062】[請求項3]図3は、本発明の第3の実施
の形態に係るプラント制御装置の構成を示す図である。
[Claim 3] FIG. 3 is a diagram showing a configuration of a plant control apparatus according to a third embodiment of the present invention.

【0063】図3において、Compact PCIを適用したプ
ラント制御装置のイニシエータ1内にアービトレーショ
ン優先順位回路1gとアービトレーション回数カウンタ
回路1iを設けている。従来の図14とは、アービトレ
ーション循環回路1cに代えて、アービトレーション優
先順位回路1gとアービトレーション回数カウンタ回路
1iが設けられている点で異なるが、そのほかのブロッ
ク構成は同じである。
In FIG. 3, an arbitration priority circuit 1g and an arbitration number counter circuit 1i are provided in an initiator 1 of a plant control device to which Compact PCI is applied. 14 in that an arbitration priority circuit 1g and an arbitration number counter circuit 1i are provided instead of the arbitration circulating circuit 1c, but other block configurations are the same.

【0064】この図3の第3の実施の形態においては、
Compact PCIを適用したプラント制御装置のイニシエー
タ1内にアービトレーション循環回路1cの代わりにア
ービトレーション優先順位回路1gとアービトレーショ
ン回数設定用カウンタ回路1iを設け、複数のマスター
から同時にアービトレーションが発生した場合、Compac
t PCIの負荷に係わる各マスター2のアービトレーショ
ン回数によりアービトレーションの優先順位を可変する
ことができる機能を備えている。
In the third embodiment shown in FIG.
An arbitration priority circuit 1g and an arbitration number setting counter circuit 1i are provided in the initiator 1 of the plant control device to which the Compact PCI is applied instead of the arbitration circulating circuit 1c.
t A function is provided in which the priority of arbitration can be varied according to the number of arbitrations of each master 2 related to the PCI load.

【0065】イニシエータ1においては、マスター毎に
カウントしたアービトレーション回数をアービトレーシ
ョン回数カウンタ回路1iに設定する。つまり、アービ
トレーション回数カウンタ回路1iには、アービトレー
ションによりバスマスターとして許可された回数が設定
され、この回数がアービトレーション優先順位回路1g
に入力される。
In the initiator 1, the number of arbitrations counted for each master is set in the arbitration number counter circuit 1i. That is, in the arbitration number counter circuit 1i, the number of times permitted as a bus master by arbitration is set, and this number is set to the arbitration priority circuit 1g.
Is input to

【0066】そして、アービトレーション優先順位回路
1gは、複数のマスターから同時にアービトレーション
要求が発生した場合、それらマスターのアービトレーシ
ョン回数により、アービトレーションの優先順位を決定
する。
When a plurality of masters simultaneously issue an arbitration request, the arbitration priority circuit 1g determines the arbitration priority according to the number of arbitrations of the masters.

【0067】例えば、マスター2の負荷が重いためアー
ビトレーションの回数が多く、また他のマスターの負荷
が軽いためアービトレーションの回数が少ないのでマス
ター2のアービトレーションを優先させたい場合を想定
する。この場合には、マスター2及び他のマスターから
同時にアービトレーション要求が発生した際には、イニ
シエータ1は、アービトレーション回数カウンタ回路1
iに設定されているそれ以前に発生したそれぞれのアー
ビトレーション回数のカウント値を読み込む。そして、
アービトレーション優先順位回路1gによりそのアービ
トレーション回数からマスター2及び他のマスターの負
荷を判別することによって負荷が重いマスター2のアー
ビトレーションを優先させる。
For example, it is assumed that the number of arbitrations is large because the load on the master 2 is heavy, and the number of arbitrations is small because the load on the other masters is light. In this case, when an arbitration request is simultaneously generated from the master 2 and another master, the initiator 1 sets the arbitration number counter circuit 1
The count value of the number of arbitrations occurring before that set in i is read. And
The arbitration priority circuit 1g discriminates the loads of the master 2 and other masters from the number of arbitrations, thereby giving priority to the arbitration of the master 2 having a heavy load.

【0068】なお、アービトレーション回数カウンタ回
路1iに設定されているカウント値が、アービトレーシ
ョン対象のマスター間で同じ場合にはカウント値のみか
らでは優先順位を判定することはできないことになる。
このような状態は、初期状態においても同様である。こ
の場合には、例えば、従来(図14)におけるように、
マスターが実装されているスロットによりアービトレー
ションの優先順位を定めたり、あるいは本発明の第2の
実施の形態におけるように、マスターの最大データ伝送
量によりアービトレーションの優先順位を定める、など
の方法を採ることができる。
If the count value set in the arbitration number counter circuit 1i is the same between the masters to be arbitrated, the priority cannot be determined only from the count value.
Such a state is the same in the initial state. In this case, for example, as in the related art (FIG. 14),
Arbitration priority is determined by the slot in which the master is mounted, or arbitration priority is determined by the maximum data transmission amount of the master as in the second embodiment of the present invention. Can be.

【0069】この実施の形態によれば、Compact PCIを
適用したプラント制御装置のイニシエータ1内に設けた
アービトレーション回数設定用カウンタ回路1iにComp
actPCIの負荷に係わる各マスターのアービトレーション
回数を設定し、その各マスター毎のアービトレーション
回数によりアービトレーション優先順位回路1gがアー
ビトレーションの優先順位を決定する。このように、Co
mpact PCIの負荷に係わるマスターのアービトレーショ
ン回数により適切なアービトレーション優先順位を決定
することができる。
According to this embodiment, the arbitration number setting counter circuit 1i provided in the initiator 1 of the plant control apparatus to which Compact PCI is applied
The number of arbitrations of each master related to the load of actPCI is set, and the arbitration priority circuit 1g determines the arbitration priority based on the number of arbitrations for each master. Thus, Co
An appropriate arbitration priority can be determined based on the number of master arbitrations related to the mpact PCI load.

【0070】[請求項4]図4は、本発明の第4の実施
の形態に係るプラント制御装置の構成を示す図である。
[Claim 4] FIG. 4 is a diagram showing a configuration of a plant control apparatus according to a fourth embodiment of the present invention.

【0071】図4において、Compact PCIを適用したプ
ラント制御装置のイニシエータ1内にスロット検出回路
1jと基板種設定回路1kを設けている。そのほかのブ
ロック構成は従来の図14と同じである。
In FIG. 4, a slot detection circuit 1j and a board type setting circuit 1k are provided in an initiator 1 of a plant control device to which Compact PCI is applied. The other block configuration is the same as that of the conventional FIG.

【0072】この図4の第4の実施の形態においては、
Compact PCIを適用したプラント制御装置のイニシエー
タ1内にスロット検出回路1jと基板種設定回路1kを
設け、複数のマスター2及びターゲット3から同時にイ
ンタラプトが発生した場合、インタラプトの重要度に関
わる基板の種類によりインタラプトの優先順位を可変す
ることができる機能を備えている。
In the fourth embodiment shown in FIG.
The slot detection circuit 1j and the board type setting circuit 1k are provided in the initiator 1 of the plant control device to which the Compact PCI is applied, and when an interrupt is generated from a plurality of masters 2 and the targets 3 simultaneously, the type of the board related to the importance of the interrupt And a function that can change the priority of interrupts.

【0073】イニシエータ1は、マスター2及びターゲ
ット3が実装されているスロットに対応するそれぞれの
基板種を検出して、スロットに対応させてその基板種を
基板種設定回路1kに予め設定する。なお、マスターか
ら、各マスターもしくはターゲットの基板種をイニシエ
ータの基板種設定回路1kにそれらの基板種を設定する
こともできる。
The initiator 1 detects each board type corresponding to the slot in which the master 2 and the target 3 are mounted, and sets the board type in the board type setting circuit 1k in advance so as to correspond to the slot. Note that the master can set the substrate type of each master or target in the substrate type setting circuit 1k of the initiator.

【0074】そして、複数のマスター或いはターゲット
からインターラプト要求が同時に発生された場合に、そ
の要求を発生したスロットをスロット検出回路1jで検
出する。インタラプトルータ回路1dは、スロット検出
回路1jで検出したスロットに対応する基板種設定回路
1kに設定されている基板種を読み込んで、これらに基
づいて、インターラプトを要求した複数のマスター或い
はターゲットの負荷の軽重を判断して、インタラプトの
優先処理を行う。
When an interrupt request is issued from a plurality of masters or targets at the same time, the slot that issued the request is detected by the slot detection circuit 1j. The interrupt router circuit 1d reads the board type set in the board type setting circuit 1k corresponding to the slot detected by the slot detection circuit 1j, and, based on these, loads a plurality of masters or targets that have requested an interrupt. The priority of the interrupt is determined by determining the weight of the interrupt.

【0075】例えば、マスター2の基板種がネットワー
ク制御基板で負荷が重く、ターゲット3の基板種が入出
力基板で負荷が軽いためマスター2のインタラプトを優
先させたい場合を想定する。この場合に、イニシエータ
1はマスター2及びターゲット3から同時にインタラプ
ト要求を検出した時には、インタラプト要求を検出した
スロットをスロット検出回路1jにより、またこのスロ
ットに対応する基板種を基板種設定回路1kにより、イ
ンタラプトルータ回路1dに読み込む。インタラプトル
ータ回路1dにおいて、それぞれの基板種にしたがって
マスター2及びターゲット3の負荷を判別することによ
って負荷が重いマスター2のインタラプトを優先させ
る。
For example, it is assumed that the master 2 is a network control board and the load is heavy, and the target 3 is an input / output board and the load is light. In this case, when the initiator 1 detects an interrupt request from the master 2 and the target 3 simultaneously, the slot detecting the interrupt request is determined by the slot detection circuit 1j, and the board type corresponding to this slot is determined by the board type setting circuit 1k. It is read into the interrupt router circuit 1d. In the interrupt router circuit 1d, the interrupt of the master 2 having a heavy load is prioritized by discriminating the load of the master 2 and the load of the target 3 according to each substrate type.

【0076】この実施の形態によれば、Compact PCIを
適用したプラント制御装置のイニシエータ内にスロット
検出回路1jと基板種設定回路1kを設け、複数のマス
ター2及びターゲット3から同時にインタラプト要求が
発生した場合、マスターもしくはターゲットが実装され
たスロットにより決定されるインタラプト優先順位でイ
ンタラプト処理を行うのではなく、インタラプトの重要
度に関わる基板の種類によりインタラプトの優先順位を
決定する。このことにより、制御の負荷に係わる各マス
ター及びターゲットの基板種により適切なインタラプト
優先順位を決定することができる。
According to this embodiment, the slot detection circuit 1j and the board type setting circuit 1k are provided in the initiator of the plant control device to which the Compact PCI is applied, and an interrupt request is generated from a plurality of masters 2 and targets 3 simultaneously. In this case, the priority of the interrupt is determined based on the type of the board related to the importance of the interrupt, instead of performing the interrupt processing with the interrupt priority determined by the slot in which the master or the target is mounted. As a result, an appropriate interrupt priority can be determined according to the type of each master and target substrate related to the control load.

【0077】[請求項5]図5は、本発明の第5の実施
の形態に係るプラント制御装置の構成を示す図である。
[Claim 5] FIG. 5 is a diagram showing a configuration of a plant control apparatus according to a fifth embodiment of the present invention.

【0078】図5において、Compact PCIを適用したプ
ラント制御装置のイニシエータ1内にホットスワップ検
出回路1lとアクセスロック設定回路1mを設けてい
る。そのほかのブロック構成は従来の図14と同じであ
る。
In FIG. 5, a hot swap detection circuit 11 and an access lock setting circuit 1m are provided in an initiator 1 of a plant control device to which Compact PCI is applied. The other block configuration is the same as that of the conventional FIG.

【0079】この図5の第5の実施の形態においては、
Compact PCIを適用したプラント制御装置のイニシエー
タ1内にホットスワップ検出回路1lとアクセスロック
設定回路1mを設け、イニシエータ1にホットスワップ
中であることを通知しCompact PCIのロック機能を利用
して自分へのアクセスをロックさせる機能を備えてい
る。
In the fifth embodiment shown in FIG.
A hot swap detection circuit 11 and an access lock setting circuit 1 m are provided in the initiator 1 of the plant control device to which the Compact PCI is applied, and the initiator 1 is notified that the hot swap is being performed, and the self PCI lock function is used. It has a function to lock the access of the user.

【0080】マスター2もしくはターゲット3がホット
スワップを実施する際にホットスワップ回路2dもしく
は3dを設定する。具体的には、ホットスワップ用スイ
ッチを設け、このスイッチをホットスワップに応じてオ
ンすることにより、その基板の制御および入出力を停止
させ、さらにイニシエータ1に割り込みを発生させてア
クセス不可であることを通知する。
When the master 2 or the target 3 performs a hot swap, the hot swap circuit 2d or 3d is set. Specifically, by providing a hot swap switch, turning on this switch in accordance with the hot swap, the control and input / output of the board are stopped, and an interrupt is generated in the initiator 1 so that access is not possible. Notify.

【0081】イニシエータ1はホットスワップ検出回路
1lによりマスター2もしくはターゲット3がホットス
ワップ中であることを検出し、アクセスロック設定回路
1mに入力し、全マスターにホットスワップ中のマスタ
ーもしくはターゲットへのアクセスをロックする。
The initiator 1 detects that the master 2 or the target 3 is being hot swapped by the hot swap detection circuit 11 and inputs the hot lock to the access lock setting circuit 1 m so that all masters can access the master or target being hot swapped. To lock.

【0082】例えば、スロットS3(図示せず。以下同
じ)に実装されているマスター2をホットスワップする
場合、マスター2がホットスワップ回路2dを設定する
ことにより、イニシエータ1はホットスワップ検出回路
1lにてスロットS3に実装されているマスター2がホ
ットスワップ中であることを検出し、イニシエータ1及
び他のマスターがマスター2にアクセスしないようにア
クセスロック設定回路2dにスロットS3を設定する。
これによりCompact PCIのロック機能を使用してマスタ
ー2へのアクセスをロックする。
For example, when hot swapping the master 2 mounted in the slot S3 (not shown, the same applies hereinafter), the master 1 sets the hot swap circuit 2d, and the initiator 1 sends the hot swap detection circuit 11 to the hot swap detection circuit 11l. Then, it detects that the master 2 mounted in the slot S3 is hot swapping, and sets the slot S3 in the access lock setting circuit 2d so that the initiator 1 and other masters do not access the master 2.
As a result, the access to the master 2 is locked using the lock function of the Compact PCI.

【0083】この実施の形態によれば、Compact PCIを
適用したプラント制御装置のイニシエータ1内に設けた
ホットスワップ検出回路1lによりホットスワップ中の
マスターもしくはターゲットのスロット情報を検出しア
クセスロック設定回路1mに入力する。このことによ
り、ホットスワップ中のスロットを検出してCompact PC
Iのロック機能によりホットスワップ中のスロットに対
するアクセスロックを行うことができる。
According to this embodiment, the master or target slot information during hot swap is detected by the hot swap detection circuit 11 provided in the initiator 1 of the plant control apparatus to which the Compact PCI is applied, and the access lock setting circuit 1 m To enter. As a result, the hot swapping slot is detected and the Compact PC
With the lock function of I, access lock can be performed on the slot during hot swap.

【0084】[請求項6]図6は、本発明の第6の実施
の形態に係るプラント制御装置の構成を示す図である。
[Claim 6] FIG. 6 is a diagram showing a configuration of a plant control apparatus according to a sixth embodiment of the present invention.

【0085】図6において、Compact PCIを適用したプ
ラント制御装置のイニシエータ1内にホットスワップ検
出回路1lを設けるとともに、各マスターにアクセス禁
止スロット設定回路2jを設けている。そのほかのブロ
ック構成は従来の図14と同じである。
In FIG. 6, a hot swap detection circuit 11 is provided in an initiator 1 of a plant control apparatus to which Compact PCI is applied, and an access prohibition slot setting circuit 2j is provided in each master. The other block configuration is the same as that of the conventional FIG.

【0086】この図6の第6の実施の形態においては、
Compact PCIを適用したプラント制御装置のイニシエー
タ1内にホットスワップ検出回路1lを設け、また全マ
スター2内にアクセス禁止スロット設定用回路2jを設
け、イニシエータ1にホットスワップ中であることを通
知し全マスター2にアクセス禁止スロットを通知させる
機能を備えている。
In the sixth embodiment shown in FIG.
A hot swap detection circuit 11 is provided in the initiator 1 of the plant control device to which the Compact PCI is applied, and an access prohibition slot setting circuit 2j is provided in all the masters 2 to notify the initiator 1 that hot swap is being performed. It has a function to notify the master 2 of the access prohibition slot.

【0087】マスター2もしくはターゲット3がホット
スワップを実施する際にホットスワップ回路2dもしく
は3dを設定する。具体的には、ホットスワップ用スイ
ッチを設け、このスイッチをホットスワップに応じてオ
ンすることにより、その基板の制御および入出力を停止
させ、さらにイニシエータ1に割り込みを発生させてア
クセス不可であることを通知する。
When the master 2 or the target 3 performs the hot swap, the hot swap circuit 2d or 3d is set. Specifically, by providing a hot swap switch, turning on this switch in accordance with the hot swap, the control and input / output of the board are stopped, and an interrupt is generated in the initiator 1 so that access is not possible. Notify.

【0088】イニシエータ1はホットスワップ検出回路
1lによりマスター2もしくはターゲット3がホットス
ワップ中であることを検出して、全マスターのアクセス
禁止スロット設定回路2jにアクセス禁止スロットを入
力し、これにより全マスターは、ホットスワップ中のマ
スターもしくはターゲットへのアクセスをロックする。
The initiator 1 detects that the master 2 or the target 3 is undergoing hot swap by the hot swap detection circuit 11 and inputs the access prohibition slot to the access prohibition slot setting circuit 2j of all masters, whereby the master 1 Locks access to the master or target during hot swap.

【0089】例えば、スロットS3に実装されているタ
ーゲット3をホットスワップする場合、ターゲット3が
ホットスワップ回路3dを設定することにより、イニシ
エータ1はホットスワップ検出回路1lにてスロットS
3に実装されているターゲット3がホットスワップ中で
あることを検出する。そして、イニシエータ及びマスタ
ーがターゲット3にアクセスしないように、ターゲット
3が実装されているスロットS3を全マスターのアクセ
ス禁止スロット設定回路2jに入力し、ターゲット3へ
のアクセスをロックする。
For example, when the target 3 mounted in the slot S3 is hot-swapped, the target 3 sets the hot-swap circuit 3d, and the initiator 1 uses the hot-swap detection circuit 11 to perform the slot S3.
It is detected that the target 3 mounted on 3 is performing hot swap. Then, in order to prevent the initiator and the master from accessing the target 3, the slot S3 in which the target 3 is mounted is inputted to the access prohibition slot setting circuit 2j of all masters, and the access to the target 3 is locked.

【0090】この実施の形態によれば、Compact PCIを
適用したプラント制御装置のイニシエータ内に設けたホ
ットスワップ検出回路によりホットスワップ中のマスタ
ーもしくはターゲットのスロットを検出し全マスター内
に設けたアクセス禁止スロット設定用回路に入力する。
このことにより、全マスターにホットスワップ中のスロ
ットを通知することによりそのスロットに対するアクセ
スを禁止することができる。
According to this embodiment, the master or target slot during hot swap is detected by the hot swap detection circuit provided in the initiator of the plant control device to which Compact PCI is applied, and the access prohibition provided in all masters is prohibited. Input to slot setting circuit.
Thus, by notifying all the masters of the slot being hot swapped, access to the slot can be prohibited.

【0091】[請求項7]図7は、本発明の第7の実施
の形態に係るプラント制御装置の構成を示す図である。
[Claim 7] FIG. 7 is a diagram showing a configuration of a plant control apparatus according to a seventh embodiment of the present invention.

【0092】図7において、Compact PCIを適用したプ
ラント制御装置の各マスター2およびターゲット3の内
の所要の基板に、バスアービター回路2k,3hおよび
アクセス拒否設定回路2l,3iを設けている。これら
バスアービター回路2k,3hおよびアクセス拒否設定
回路2l,3iは、マスターおよびターゲットの必要と
する任意の基板、例えば全ての基板或いは一部の基板、
に設けることができる。そのほかのブロック構成は従来
の図14と同じである。
In FIG. 7, bus arbiter circuits 2k and 3h and access rejection setting circuits 21 and 3i are provided on required substrates in each master 2 and target 3 of a plant control apparatus to which Compact PCI is applied. The bus arbiter circuits 2k and 3h and the access denial setting circuits 21 and 3i are provided for any board required by the master and the target, for example, all boards or some boards.
Can be provided. The other block configuration is the same as that of the conventional FIG.

【0093】このバスアービター回路2k,3hは、マ
スター2およびターゲット内のローカルバスを制御する
ローカルバスマスター2e,3eと、このローカルバス
マスター2e,3eから許可されたときのみイニシエー
タ1或いは他のマスターがそのローカルバスのバスマス
ターになり得るか否かの許可を制御する。また、アクセ
ス拒否設定回路2l,3iは、イニシエータ1や他のマ
スターからのアクセスを拒否する設定を行う。
The bus arbiter circuits 2k and 3h are connected to the master 2 and the local bus masters 2e and 3e for controlling the local bus in the target, and the initiator 1 or another master only when permitted by the local bus masters 2e and 3e. Controls whether it can become the bus master of its local bus. The access rejection setting circuits 21 and 3i make settings for rejecting access from the initiator 1 and other masters.

【0094】この図7の第7の実施の形態においては、
Compact PCIを適用したプラント制御装置のマスター2
及びターゲット3内にバスアービター回路2k、3hと
アクセス拒否設定回路2l,3iを設け、イニシエータ
1からCompact PCI経由のアクセス時において各マスタ
ー2及びターゲット3は制御や伝送負荷によりアクセス
を拒否できる機能を備えている。
In the seventh embodiment shown in FIG.
Master 2 of plant control equipment applying Compact PCI
In addition, a bus arbiter circuit 2k, 3h and an access denial setting circuit 21, 3i are provided in the target 3, and when the initiator 1 accesses via the Compact PCI, each master 2 and the target 3 have a function of denying access by control or transmission load. Have.

【0095】マスター2及びターゲット3の負荷が重く
イニシエータ1や、他のマスターからアクセスされたく
ない場合にアクセス拒否設定回路2l、3iを設定す
る。このアクセス拒否設定回路2l、3iの設定によ
り、バスアービター回路2k、3hにアクセス拒否が入
力される。
When the loads on the master 2 and the target 3 are heavy and the initiator 1 and other masters do not want to access, the access rejection setting circuits 21 and 3i are set. According to the setting of the access rejection setting circuits 21 and 3i, the access rejection is input to the bus arbiter circuits 2k and 3h.

【0096】例えば、スロットS3に実装されているマ
スター2の負荷が重くイニシエータ1及び他のマスター
からのアクセスを拒否したい場合、マスター2がその内
部のアクセス拒否設定回路2lを設定する。これによ
り、バスアービター回路2kはローカルバスを調停して
イニシエータ1及び他のマスターからのアクセスを拒否
する。また、同時にイニシエータ1及び他のマスター
は、アクセス拒否設定回路2lの設定を読み込むことに
より、アクセス拒否を検出してスロットS3に実装され
ているマスター2へのアクセスを禁止する。
For example, when the load of the master 2 mounted in the slot S3 is heavy and it is desired to reject access from the initiator 1 and other masters, the master 2 sets an access rejection setting circuit 21 therein. As a result, the bus arbiter circuit 2k arbitrates the local bus and rejects access from the initiator 1 and other masters. At the same time, the initiator 1 and the other masters read the setting of the access rejection setting circuit 21 to detect the access rejection and prohibit the access to the master 2 mounted in the slot S3.

【0097】この実施の形態によれば、Compact PCIを
適用したプラント制御装置の所要のマスター2及びター
ゲット3内にバスアービター回路2k、3hとアクセス
拒否設定回路2l、3iを設け、制御や伝送負荷に応じ
て、イニシエータ1や他のマスターからアクセスを受け
付けたくない場合にアクセス拒否設定回路2lを設定し
て、アクセスを拒否することができる。
According to this embodiment, the bus arbiter circuits 2k and 3h and the access denial setting circuits 21 and 3i are provided in the required master 2 and target 3 of the plant control device to which the Compact PCI is applied, and control and transmission load are provided. Accordingly, if it is not desired to accept access from the initiator 1 or another master, the access rejection setting circuit 21 can be set to reject the access.

【0098】[請求項8]図8は、本発明の第8の実施
の形態に係るプラント制御装置の構成を示す図である。
[Claim 8] FIG. 8 is a diagram showing a configuration of a plant control apparatus according to an eighth embodiment of the present invention.

【0099】図8において、共通の第1のバスとしてPC
Iバス0を適用したプラント制御装置に、共通の第2の
バスとしてローカル用バックプレーンバス6を設け、こ
のバス6に、イニシエータ1,各マスター2および各タ
ーゲット3の所要の基板が接続される。ローカル用バッ
クプレーンバス6に接続された各マスター2および各タ
ーゲット3には、バス使用中フラグ設定回路1o,2o
とバス使用中検出回路1p、2pが設けられている。な
お、ローカル用バックプレーンバス6にどの基板を接続
するかは、必要に応じて任意に決めることができ、例え
ば、イニシエータ1,各マスター2および各ターゲット
3の全ての基板を接続することもできるし、それらの一
部の基板を接続することもできる。そのほかのブロック
構成は従来の図14と同じである。
In FIG. 8, a PC is used as a common first bus.
A local backplane bus 6 is provided as a common second bus in a plant control apparatus to which the I bus 0 is applied, and required boards of the initiator 1, each master 2 and each target 3 are connected to this bus 6. . Each of the masters 2 and each of the targets 3 connected to the local backplane bus 6 have a bus use flag setting circuit 1o, 2o.
And bus busy detection circuits 1p and 2p. Which board is connected to the local backplane bus 6 can be arbitrarily determined as necessary. For example, all boards of the initiator 1, each master 2, and each target 3 can be connected. Then, some of the substrates can be connected. The other block configuration is the same as that of the conventional FIG.

【0100】この図8の第8の実施の形態においては、
Compact PCI0を適用したプラント制御装置の共通の第
2のバスとしてローカル用バックプレーンバス6を設
け、PCIバス0によるデータ転送だけではなく、PCIバス
0が使用されている場合にローカル用バックプレーンバ
ス6を使用してデータ転送できる機能を備えている。
In the eighth embodiment shown in FIG.
A local backplane bus 6 is provided as a common second bus of a plant control device to which Compact PCI0 is applied, and not only data transfer by the PCI bus 0 but also a local backplane bus when the PCI bus 0 is used. 6 can be used to transfer data.

【0101】さて、イニシエータ1がローカル用バック
プレーンバス6を使用してマスター2及びターゲット3
にアクセスする場合、もしくはマスター2が同様にター
ゲット3及び他のマスターにアクセスする場合、アクセ
スしようとするイニシエータ1もしくはマスター2は、
バス使用中検出回路1p、2pにバス使用中フラグが設
定されているかいないかを確認する。
The initiator 1 uses the local backplane bus 6 to operate the master 2 and the target 3.
When the master 2 accesses the target 3 and other masters in the same way, the initiator 1 or the master 2 attempting to access the
It is checked whether the bus busy flag is set in the bus busy detection circuits 1p and 2p.

【0102】バス使用中検出回路1p、2pにバス使用
中フラグが設定されている場合には、他のマスターなど
によりローカル用バックプレーンバス6が使用中である
から、その使用が終了するまで待機することになる。
If the bus busy flag is set in the bus busy detecting circuits 1p and 2p, the local backplane bus 6 is busy by another master or the like, and therefore the system waits until its use is completed. Will do.

【0103】バス使用中検出回路1p、2pにバス使用
中フラグが設定されていない場合には、自分のバス使用
中フラグ設定回路1oもしくは2oを設定する。これに
より、ローカル用バックプレーンバス6に接続されてい
るイニシエータ1及び全てのマスター2のバス使用中検
出回路1p、2pにバス使用中フラグを入力する。この
状態で、ローカル用バックプレーンバス6を使用して、
所定の基板とデータ伝送を行う。
If the bus busy flag is not set in the bus busy detecting circuits 1p and 2p, the own bus busy flag setting circuit 1o or 2o is set. As a result, the bus busy flag is input to the bus busy detecting circuits 1p and 2p of the initiator 1 and all the masters 2 connected to the local backplane bus 6. In this state, using the local backplane bus 6,
Data transmission is performed with a predetermined board.

【0104】必要なデータ伝送が完了すると、バス使用
中フラグ設定回路1o,2oの設定を解除し、全てのバ
ス使用中検出回路1p、2pにバス使用中フラグを復帰
させる。これにより、その他のマスターなどがローカル
用バックプレーンバス6にアクセス可能となる。
When the necessary data transmission is completed, the setting of the bus busy flag setting circuits 1o and 2o is released, and the bus busy flags are returned to all the bus busy detecting circuits 1p and 2p. As a result, other masters can access the local backplane bus 6.

【0105】例えば、イニシエータ1がPCIバス0によ
り他のマスターもしくは他のターゲットにアクセスして
いる時に、マスター2がターゲット3にアクセスしたい
場合にPCIバス0を使用してアクセスすることはできな
い。そこで、マスター2は、バス使用中検出回路2pに
フラグが設定されていない、すなわちローカル用バック
プレーンバス6が使用可能な状態であることを確認の
上、バス使用中フラグ設定回路2oにバス使用中フラグ
を設定して、ターゲット3をアクセスする。このとき、
バス使用中フラグが設定されるから、イニシエータ1及
び他のマスターはバス使用中検出回路によりローカル用
バックプレーンバス6が使用中であることを検出して、
ローカル用バックプレーンバス6へのアクセスを禁止す
る。
For example, when the initiator 1 is accessing another master or another target via the PCI bus 0 and the master 2 wants to access the target 3, it cannot be accessed using the PCI bus 0. Therefore, the master 2 confirms that the flag is not set in the bus use detection circuit 2p, that is, that the local backplane bus 6 is in a usable state, and then the bus use flag is set in the bus use flag setting circuit 2o. The target 3 is accessed by setting the medium flag. At this time,
Since the bus busy flag is set, the initiator 1 and other masters detect that the local backplane bus 6 is busy by the bus busy detecting circuit,
Access to the local backplane bus 6 is prohibited.

【0106】この実施の形態によれば、PCIバス0を適
用したプラント制御装置に、共通の第2のバスとしてロ
ーカル用バックプレーンバス6を設け、このバス6に接
続されたイニシエータ1および全マスター2内に設けた
バス使用中フラグ設定回路1o,2oの設定によりロー
カル用バックプレーンバス6の使用中フラグを他のマス
ター等のバス使用中検出回路に入力する。このことによ
り、PCIバス0がイニシエータ1もしくは他のマスター
により使用されている場合でも、ローカル用バックプレ
ーンバス6を使用してデータ伝送を行うことができる。
According to this embodiment, a local backplane bus 6 is provided as a common second bus in a plant control apparatus to which the PCI bus 0 is applied, and the initiator 1 and all masters connected to this bus 6 The busy flag of the local backplane bus 6 is input to a bus busy detecting circuit such as another master by setting the bus busy flag setting circuits 1o and 2o provided in the bus. As a result, even when the PCI bus 0 is used by the initiator 1 or another master, data can be transmitted using the local backplane bus 6.

【0107】[請求項9]図9は、本発明の第9の実施
の形態に係るプラント制御装置の構成を示す図である。
[Claim 9] FIG. 9 is a diagram showing a configuration of a plant control apparatus according to a ninth embodiment of the present invention.

【0108】図9において、Compact PCIを適用したプ
ラント制御装置に、Compact PCIのバスマスターとなり
得、或いはバスマスターからアクセスされ得る、すなわ
ちマスター、ターゲットの両機能を有する第2のイニシ
エータ7を、第1のイニシエータ1とともに設ける。そ
の両機能を有する第2のイニシエータ7内に、第1のイ
ニシエータ1と同様の制御演算部7a、アクセスレイテ
ンシータイマー回路7b、アービトレーション循環回路
7c、インタラプトルータ回路7d、Compact PCIイン
ターフェース回路7eを設ける外に、2重化用データ保
存回路7fを設けている。そのほかのブロック構成は従
来の図14と同じである。
In FIG. 9, a second initiator 7 which can be a Compact PCI bus master or can be accessed from the bus master, that is, has a master and target function, is connected to a plant controller to which Compact PCI is applied. It is provided together with one initiator 1. In the second initiator 7 having both functions, a control operation unit 7a, an access latency timer circuit 7b, an arbitration circulating circuit 7c, an interrupt router circuit 7d, and a Compact PCI interface circuit 7e similar to those of the first initiator 1 are provided. Is provided with a duplication data storage circuit 7f. The other block configuration is the same as that of the conventional FIG.

【0109】この図9の第9の実施の形態においては、
Compact PCIを適用したプラント制御装置にマスター、
ターゲットの両機能を有する第2のイニシエータ7を設
け、またその両機能を有するイニシエータ7内に2重化
用データ保存回路7fを設けることによりイニシエータ
の冗長化機能を備えている。
In the ninth embodiment shown in FIG. 9,
Master to the plant control equipment to which Compact PCI is applied,
A second initiator 7 having both functions of the target is provided, and a redundant data storage circuit 7f is provided in the initiator 7 having both functions to provide a function of making the initiator redundant.

【0110】第1のイニシエータ1は2重化用データと
して、マスター2及びターゲット3の入出力データや制
御の状態を1制御サイクル毎に両機能を有する第2のイ
ニシエータ7の2重化用データ保存回路7fに入力す
る。例えば1制御サイクルに第1のイニシエータ1がマ
スター2からデータを入力した場合、第1のイニシエー
タ1はその制御サイクル内に両機能を有する第2のイニ
シエータ7の2重化用データ保存回路7fにそのデータ
を入力する。第2のイニシエータ7は、2重化用データ
保存回路7fに入力されているデータを用いて、イニシ
エータ1で行われる制御演算と同じ制御演算を行うこと
により、制御の状態を一致させておく。
The first initiator 1 outputs, as the duplication data, the input / output data of the master 2 and the target 3 and the control status of the duplication data of the second initiator 7 having both functions for each control cycle. Input to the storage circuit 7f. For example, when the first initiator 1 inputs data from the master 2 in one control cycle, the first initiator 1 sends the data to the duplex data storage circuit 7f of the second initiator 7 having both functions in the control cycle. Enter that data. The second initiator 7 uses the data input to the duplexing data storage circuit 7f to perform the same control calculation as the control calculation performed by the initiator 1 so that the control states are matched.

【0111】そして、第1のイニシエータ1が故障等に
より制御演算を継続できなくなった場合には、その直前
の制御の状態が一致している第2のイニシエータ7に制
御を引き継ぎ、継続してプラント制御装置を稼働させ
る。
When the first initiator 1 cannot continue the control calculation due to a failure or the like, the control is taken over by the second initiator 7 having the same control state immediately before that, and the plant continues to operate. Activate the control unit.

【0112】なお、故障などを引き起こした第1のイニ
シエータ1は、正常な基板と交換されて、再びイニシエ
ータが冗長化構成とされる。
Note that the first initiator 1 that has caused a failure or the like is replaced with a normal board, and the initiator has a redundant configuration again.

【0113】この実施の形態によれば、Compact PCIを
適用したプラント制御装置に設けたマスター、ターゲッ
トの両機能を有する第2のイニシエータ7の2重化用デ
ータ保存回路7fに、第1のイニシエータ1が1制御サ
イクル毎に入出力する制御用データを入力し、イニシエ
ータの冗長化を行う。このことにより、第1のイニシエ
ータ1が故障など制御演算を継続できなくなった場合に
も、マスター、ターゲットの両機能を有する第2のイニ
シエータ7が制御を引き継ぎ、プラント制御装置の稼働
を継続する。
According to this embodiment, the first initiator is provided in the dual data storage circuit 7f of the second initiator 7 having both master and target functions provided in the plant control apparatus to which Compact PCI is applied. 1 inputs control data that is input / output for each control cycle, and performs redundancy of the initiator. As a result, even when the first initiator 1 cannot continue the control operation due to a failure or the like, the second initiator 7 having both the master and target functions takes over the control and continues the operation of the plant control device.

【0114】[請求項10]図10は、本発明の第10
の実施の形態に係るプラント制御装置の構成を示す図で
ある。
[Claim 10] FIG. 10 shows a tenth embodiment of the present invention.
It is a figure showing composition of a plant control device concerning an embodiment.

【0115】図10において、Compact PCIを適用した
プラント制御装置に、Compact PCIのバスマスターとな
り得、或いはバスマスターからアクセスされ得る、すな
わちマスター、ターゲットの両機能を有する第2のイニ
シエータ7を、第1のイニシエータ1とともに設ける。
その両機能を有する第2のイニシエータ7内に、第1の
イニシエータ1と同様の制御演算部7a、アクセスレイ
テンシータイマー回路7b、アービトレーション循環回
路7c、インタラプトルータ回路7d、CompactPCIイン
ターフェース回路7eを設ける外に、制御サイクルタイ
マー回路7hおよびアービトレーション制御回路7gを
設けている。また、第1のイニシエータ1には、アービ
トレーション循環回路1cに代えて、アービトレーショ
ン循環回路1gを設けている。そのほかのブロック構成
は従来の図14と同じである。
In FIG. 10, a second initiator 7 that can be a Compact PCI bus master or that can be accessed from the bus master, that is, has a master and target function, is connected to a plant controller to which Compact PCI is applied. It is provided together with one initiator 1.
In the second initiator 7 having both functions, a control operation unit 7a, an access latency timer circuit 7b, an arbitration circulating circuit 7c, an interrupt router circuit 7d, and a CompactPCI interface circuit 7e similar to those of the first initiator 1 are provided. , A control cycle timer circuit 7h and an arbitration control circuit 7g. The first initiator 1 is provided with an arbitration circulating circuit 1g instead of the arbitration circulating circuit 1c. The other block configuration is the same as that of the conventional FIG.

【0116】この図10の第10の実施の形態において
は、Compact PCIを適用したプラント制御装置にマスタ
ー、ターゲットの両機能を有する第2のイニシエータ7
を設け、その両機能を有する第2のイニシエータ7内に
制御サイクルタイマー回路7hとアービトレーション制
御回路7gを設け、また第1のイニシエータ1内にアー
ビトレーション優先順位回路1gを設ける。両機能を有
する第2のイニシエータ7は制御サイクルタイマー回路
7hにより交互の制御サイクル毎にアービトレーション
制御回路に入力して第1のイニシエータ1にアービトレ
ーションを要求し、第1のイニシエータ1ではアービト
レーション優先順位回路1gで第2のイニシエータ7を
バスマスターとなるように調停する。これにより第1,
第2のイニシエータ1、7は、交互のバスマスターとな
り、イニシエータの冗長化を構成する。
In the tenth embodiment shown in FIG. 10, a second initiator 7 having both master and target functions is added to a plant control device to which Compact PCI is applied.
Are provided, a control cycle timer circuit 7h and an arbitration control circuit 7g are provided in the second initiator 7 having both functions, and an arbitration priority circuit 1g is provided in the first initiator 1. The second initiator 7 having both functions is input to the arbitration control circuit by the control cycle timer circuit 7h every alternate control cycle to request arbitration from the first initiator 1, and the first initiator 1 performs the arbitration priority circuit. At 1 g, the second initiator 7 arbitrates to become the bus master. As a result,
The second initiators 1 and 7 become alternate bus masters, and constitute a redundant initiator.

【0117】さて、両機能を有する第2のイニシエータ
7は制御サイクルタイマー回路7hに予め設定された制
御サイクル(例えば、2制御サイクルに1回毎)により
アービトレーション制御回路7gを起動させ、イニシエ
ータ1のアービトレーション優先順位回路1gにアービ
トレーション要求を入力する。このアービトレーション
優先順位回路1gでは、アービトレーション制御回路7
gからのアービトレーションの優先順位を最上位に設定
しておく。
Now, the second initiator 7 having both functions activates the arbitration control circuit 7g in a control cycle (for example, once every two control cycles) preset in the control cycle timer circuit 7h, and starts the arbitration control circuit 7g. An arbitration request is input to the arbitration priority circuit 1g. In the arbitration priority circuit 1g, the arbitration control circuit 7
The priority of arbitration from g is set to the highest priority.

【0118】そして、第1のイニシエータ1はアービト
レーション優先順位回路1gに設定されたアービトレー
ションの優先順位を読み込み、予め設定された最上位の
優先順位により両機能を有する第2のイニシエータ7に
Compact PCIの使用を許可する。
Then, the first initiator 1 reads the arbitration priority set in the arbitration priority circuit 1g, and sends the arbitration priority to the second initiator 7 having both functions according to the preset highest priority.
Allow use of Compact PCI.

【0119】このことにより、第1のイニシエータ1及
び両機能を有する第2のイニシエータ7は、制御サイク
ル毎に交互にCompact PCIのバスマスターとなり、同じ
制御演算を行うことにより、制御の状態を一致させる。
なお、第1および第2のイニシエータ1,7のどちらか
の基板が故障した場合には、正常な基板が制御を単独で
継続する。
As a result, the first initiator 1 and the second initiator 7 having both functions alternately become Compact PCI bus masters in each control cycle, and perform the same control operation to match the control states. Let it.
If one of the boards of the first and second initiators 1 and 7 fails, the normal board alone continues the control.

【0120】この実施の形態によれば、Compact PCIを
適用したプラント制御装置に設けたマスター、ターゲッ
トの両機能を有する第2のイニシエータ7の制御サイク
ルタイマー回路7hにより交互の制御サイクル毎にアー
ビトレーション制御回路7gを起動し、第1のイニシエ
ータ1内に設けたアービトレーション優先順位回路1g
に入力する。このことにより、交互の制御サイクル毎に
マスター、ターゲットの両機能を有する第2のイニシエ
ータが制御を引き継ぎ、イニシエータの冗長化を行うこ
とができる。
According to this embodiment, the arbitration control is performed every alternate control cycle by the control cycle timer circuit 7h of the second initiator 7 having both master and target functions provided in the plant control apparatus to which Compact PCI is applied. The circuit 7g is activated, and the arbitration priority circuit 1g provided in the first initiator 1 is activated.
To enter. As a result, the second initiator having both the master and target functions can take over the control every alternate control cycle, and the initiator can be made redundant.

【0121】[請求項11]図11は、本発明の第11
の実施の形態に係るプラント制御装置の構成を示す図で
ある。
[Claim 11] FIG. 11 shows an eleventh embodiment of the present invention.
It is a figure showing composition of a plant control device concerning an embodiment.

【0122】図11において、Compact PCIを適用した
プラント制御装置に、ネットワーク制御基板8を設け、
そのネットワーク制御基板8内にネットワーク制御回路
8jとネットワーク状態変化検出回路8kを設ける。ま
た、全てのマスター2内にアクセス禁止スロット設定回
路2jを設ける。このネットワーク制御基板8は、マス
ターとして機能するから、他のマスターと同様にアクセ
ス禁止スロット設定回路を設けている(図示を省略して
いる)。なお、図11では、ネットワーク制御基板8
を、バスマスターとなり得るマスターとしているが、こ
れに限らず制御基板をターゲットとすることもできる
し、また複数のマスターとターゲットを制御基板とする
こともできる。そのほかのブロック構成は従来の図14
と同じである。
In FIG. 11, a network control board 8 is provided in a plant control device to which Compact PCI is applied.
A network control circuit 8j and a network state change detection circuit 8k are provided in the network control board 8. An access prohibition slot setting circuit 2j is provided in all masters 2. Since this network control board 8 functions as a master, an access prohibition slot setting circuit is provided like the other masters (not shown). In FIG. 11, the network control board 8
Is a master that can be a bus master, but the present invention is not limited to this, and a control board can be used as a target, and a plurality of masters and targets can be used as a control board. Other block configurations are the same as those of the conventional FIG.
Is the same as

【0123】この図11の第11の実施の形態において
は、Compact PCIを適用したプラント制御装置にネット
ワーク制御基板8を設け、そのネットワーク制御基板8
内にネットワークリンク状態変化検出回路8kを設け、
また全マスター2にアクセス禁止スロット設定回路2j
を設け、ネットワークリンクの状態変化を検出してネッ
トワークリンク不可の場合にイニシエータ1と全マスタ
ー2にアクセス不可を通知できる機能を備えている。
In the eleventh embodiment shown in FIG. 11, a network control board 8 is provided in a plant control apparatus to which Compact PCI is applied.
A network link state change detection circuit 8k is provided therein;
Also, an access prohibition slot setting circuit 2j is provided for all masters 2.
And a function of detecting a change in the state of the network link and notifying the initiator 1 and all masters 2 of the impossibility of access when the network link is disabled.

【0124】さて、ネットワーク制御基板8は、ネット
ワーク状態変化検出回路8jによりネットワークの状態
変化、例えば接続ケーブルの断線や中継局故障など、を
検出した場合、Compact PCIのインターラプト機能を用
いてイニシエータ1にネットワークの状態変化を通知す
る。イニシエータはその後、Compact PCIのロック機能
を用いて、全マスター2のアクセス禁止スロット設定回
路2jにネットワーク制御基板8が実装されているスロ
ットを入力する。例えばスロットS3に実装されている
ネットワーク制御基板8のネットワークケーブルが外れ
た場合、ネットワーク制御基板8はネットワーク状態変
化検出回路8jによりネットワーク断線を検出してマス
ター2のアクセス禁止スロット設定回路2jにスロット
S3を設定することにより、イニシエータ1及びマスタ
ー2へスロットS3(ネットワーク制御基板8)へのア
クセス禁止を通知する。
When the network control board 8 detects a network status change, for example, a disconnection of a connection cable or a relay station failure, by the network status change detection circuit 8j, the initiator 1 uses the interrupt function of the Compact PCI. To notify the network status change. Thereafter, the initiator uses the lock function of the Compact PCI to input the slot in which the network control board 8 is mounted to the access prohibition slot setting circuit 2j of all masters 2. For example, when the network cable of the network control board 8 mounted in the slot S3 is disconnected, the network control board 8 detects the network disconnection by the network state change detection circuit 8j and sends the slot S3 to the access prohibition slot setting circuit 2j of the master 2. Is set to notify the initiator 1 and the master 2 that access to the slot S3 (network control board 8) is prohibited.

【0125】ネットワーク制御基板8の接続状態が正常
に復帰した場合には、再度ネットワーク状態変化検出回
路8jによりイニシエータにインターラプトを発生させ
て、マスター2のアクセス禁止スロット設定回路2jに
設定されている、スロットS3へのアクセス禁止を解除
し、制御を再開する。
When the connection state of the network control board 8 returns to the normal state, the initiator is again generated by the network state change detection circuit 8j and is set in the access prohibition slot setting circuit 2j of the master 2. , The access prohibition to the slot S3 is released, and the control is resumed.

【0126】この実施の形態によれば、Compact PCIを
適用したプラント制御装置に設けたネットワーク制御基
板8内のネットワークリンク状態変化検出回路8kによ
りネットワークリンクの状態変化を全マスター2に設け
たアクセス禁止スロット設定回路2jに入力する。この
ことにより、ネットワークリンクが異常になった場合、
イニシエータ1及び全マスター2にネットワーク制御基
板8へのアクセスを禁止し、接続不良の状態にあるネッ
トワーク制御基板8へのアクセスによる異常発生を防止
できる。
According to this embodiment, the network link status change detection circuit 8k in the network control board 8 provided in the plant control device to which the Compact PCI is applied detects the network link status change in all the masters 2 and prohibits access. Input to the slot setting circuit 2j. As a result, if the network link becomes abnormal,
By prohibiting the initiator 1 and all masters 2 from accessing the network control board 8, it is possible to prevent the occurrence of an abnormality due to the access to the network control board 8 in a poor connection state.

【0127】[その他1]図12は、本発明の第12の
実施の形態に係るプラント制御装置の構成を示す図であ
る。
[Other 1] FIG. 12 is a diagram showing a configuration of a plant control apparatus according to a twelfth embodiment of the present invention.

【0128】図12において、Compact PCIを適用した
プラント制御装置にローカル用メモリバス4とメモリ基
板5を設け、またイニシエータ1、マスター2、ターゲ
ット3にそれぞれメモリバス用制御回路1n、2n、3
jを設けている。そのほかのブロック構成は従来の図1
4と同じである。
In FIG. 12, a local memory bus 4 and a memory board 5 are provided in a plant control apparatus to which Compact PCI is applied, and control circuits 1n, 2n, and 3 for the memory bus are provided in the initiator 1, the master 2, and the target 3, respectively.
j. Other block configurations are the same as those of the conventional FIG.
Same as 4.

【0129】この図12の第12の実施の形態において
は、Compact PCIを適用したプラント制御装置に第2の
バックプレーンバスとしてローカル用メモリバス4と、
メモリ専用スロットにメモリ基板5を設けて、イニシエ
ータ1、マスター2、ターゲット3自身にメモリを増設
することなく、利用できるメモリを共通に拡張する。
In the twelfth embodiment shown in FIG. 12, a local memory bus 4 is provided as a second backplane bus to a plant control apparatus to which Compact PCI is applied.
A memory board 5 is provided in a memory-dedicated slot, and the available memory is expanded in common without increasing the memory in the initiator 1, the master 2, and the target 3 themselves.

【0130】さて、Compact PCIを適用したプラント制
御装置にローカル用メモリバス4とメモリ専用スロット
を設け、一方、イニシエータ1、マスター2、ターゲッ
ト3には、それぞれメモリバス制御回路1n,2n、3
jを設ける。イニシエータ1もしくはマスター2もしく
はターゲット3のメモリ容量が不足した場合にメモリ基
板5をローカル用メモリバス4のメモリ専用スロットに
実装する。例えばイニシエータ1のメモリ容量が不足し
た場合、メモリ基板5を実装しメモリバス用制御回路1
nによりメモリ5aをアクセスする。
Now, a local memory bus 4 and a memory-dedicated slot are provided in a plant control device to which Compact PCI is applied. On the other hand, the initiator 1, master 2, and target 3 have memory bus control circuits 1n, 2n, 3n respectively.
j is provided. When the memory capacity of the initiator 1 or the master 2 or the target 3 becomes insufficient, the memory board 5 is mounted on the memory dedicated slot of the local memory bus 4. For example, if the memory capacity of the initiator 1 is insufficient, the memory board 5 is mounted and the control circuit 1 for the memory bus is mounted.
The memory 5a is accessed by n.

【0131】この実施の形態によれば、Compact PCIを
適用したプラント制御装置のローカル用メモリバス4に
より、イニシエータ1、マスター2、ターゲット3をメ
モリ専用スロットに設けたローカル用メモリ基板5と接
続する。このことにより、イニシエータ1、マスター
2、ターゲット3の基板実装面積を高密度にすることな
く、またCompact PCIに負荷をかけることなくローカル
用メモリの容量を増加することができる。
According to this embodiment, the initiator 1, the master 2, and the target 3 are connected to the local memory board 5 provided in the dedicated memory slot by the local memory bus 4 of the plant control device to which the Compact PCI is applied. . As a result, the capacity of the local memory can be increased without increasing the substrate mounting area of the initiator 1, the master 2, and the target 3 and without imposing a load on Compact PCI.

【0132】[その他2]図13は、本発明の第13の
実施の形態に係るプラント制御装置の構成を示す図であ
る。
[Other 2] FIG. 13 is a diagram showing a configuration of a plant control apparatus according to the thirteenth embodiment of the present invention.

【0133】図13において、Compact PCIを適用した
プラント制御装置にネットワーク制御基板8を設け、ま
たマスター2及びターゲット3内に電気的書き込み可能
なROM2q、3kとOS(Operating System)用バッフ
ァメモリ2r、3lを設けている。そのほかのブロック
構成は従来の図14と同じである。
In FIG. 13, a network control board 8 is provided in a plant control device to which Compact PCI is applied, and ROMs 2q and 3k that can be electrically written in a master 2 and a target 3 and a buffer memory 2r for an OS (Operating System), 3l are provided. The other block configuration is the same as that of the conventional FIG.

【0134】この図13の第13の実施の形態において
は、Compact PCIを適用したプラント制御装置にネット
ワーク制御基板8を設け、また各マスター2及びターゲ
ット3内に電気的書き込み可能なROMとOS用バッファ
メモリと電気的書き込み可能なROMへの書き込み制御回
路を設ける。そして、制御ネットワーク9を利用してネ
ットワーク制御基板8から各マスター2、ターゲット3
のOSを変更可能にしている。
In the thirteenth embodiment shown in FIG. 13, a network control board 8 is provided in a plant control device to which Compact PCI is applied, and an electrically writable ROM and OS for each master 2 and target 3 are provided in each master 2 and target 3. A buffer memory and a write control circuit for electrically writable ROM are provided. Then, each master 2 and target 3 are transmitted from the network control board 8 using the control network 9.
OS can be changed.

【0135】さて、ネットワーク制御基板8はネットワ
ーク9からOS用データを受信した場合、マスター2及
びターゲット3のOS用バッファメモリ2r、3lにO
S用データを書き込む。マスター2及びターゲット3で
は、そのOS用データを電気的書き込み可能なROM2q
及び3kへ書き込む。例えばマスター2のOSを変更す
るためにネットワーク制御基板8がネットワーク9より
マスター2のOS用データを受信した場合、ネットワー
ク制御基板8はマスター2のOS用バッファメモリ2r
に受信したOS用データを書き込む。マスター2はその
OS用データを電気的書き込み可能なROM2qへ書き込
むことにより、マスター2のOSを変更する。
When receiving the OS data from the network 9, the network control board 8 stores the OS data in the OS buffer memories 2r and 31 of the master 2 and the target 3.
Write S data. In the master 2 and the target 3, a ROM 2q capable of electrically writing the OS data is provided.
And 3k. For example, when the network control board 8 receives the OS data of the master 2 from the network 9 in order to change the OS of the master 2, the network control board 8 transmits the OS buffer memory 2r of the master 2.
The received OS data is written in. The master 2 changes the OS of the master 2 by writing the OS data to the electrically writable ROM 2q.

【0136】この実施の形態によれば、Compact PCIを
適用したプラント制御装置に設けたネットワーク制御基
板8にOS用データが伝送された場合、各マスター2及
びターゲット3内に設けたOS用バッファメモリ2r、
3lにOS用データを入力する。このことにより、各マ
スター2及びターゲット3はOS用データを電気的書き
込み可能なROM2q、3kへOS用データを書き込み、
変更する。
According to this embodiment, when OS data is transmitted to the network control board 8 provided in the plant control device to which the Compact PCI is applied, the OS buffer memory provided in each master 2 and the target 3 2r,
Input OS data to 3l. As a result, the master 2 and the target 3 write the OS data into the ROMs 2q and 3k capable of electrically writing the OS data,
change.

【0137】[0137]

【発明の効果】請求項1の発明は、イニシエータに設け
たアクセスレイテンシータイマー回路によりマスター及
びターゲット毎にCompact PCIのアクセスレイテンシー
を決定できるので、負荷の異なるマスター及びターゲッ
トが混在する場合、負荷の軽いマスター及びターゲット
へのアクセスについては短いレイテンシーにてCompactP
CIを監視でき、プラント制御装置としての稼働率が向上
する。
According to the first aspect of the present invention, since the access latency of the Compact PCI can be determined for each master and target by the access latency timer circuit provided in the initiator, when the master and the target having different loads coexist, the load is light. CompactP with low latency for access to master and target
CI can be monitored, and the operation rate as a plant control device improves.

【0138】請求項2の発明は、イニシエータに設けた
最大データ伝送量設定回路によりマスター固有の最大デ
ータ伝送量を設定することができるので、負荷の異なる
マスターが混在する場合、同時に発生したアービトレー
ションの優先順位はそのマスターが実装されたスロット
により決定されるのではなく、Compact PCIを占有する
アクセス時間に関わる最大データ伝送量の大小によりア
ービトレーションの優先順位を決定するので、プラント
制御装置としての稼働率が向上する。
According to the second aspect of the present invention, the maximum data transmission amount unique to the master can be set by the maximum data transmission amount setting circuit provided in the initiator. The priority order is determined not by the slot in which the master is installed, but by the size of the maximum data transmission amount related to the access time that occupies the Compact PCI. Is improved.

【0139】請求項3の発明は、イニシエータに設けた
アービトレーション回数カウンタ回路によりプラント制
御装置固有の各マスターのアービトレーション回数をカ
ウントすることができるので、負荷の異なるマスターが
混在する場合、同時に発生したアービトレーションの優
先順位はそのマスターが実装されたスロットにより決定
されるのではなく、Compact PCIを占有するアービトレ
ーションの大小によりアービトレーションの優先順位を
決定するので、プラント制御装置としての稼働率が向上
する。
According to the third aspect of the present invention, the arbitration number counter circuit provided in the initiator can count the number of arbitrations of each master unique to the plant control device. Is determined not by the slot in which the master is mounted, but by the size of the arbitration occupying the Compact PCI, so that the operation rate as a plant control device is improved.

【0140】請求項4の発明は、イニシエータに設けた
基板種設定回路によりマスター及びターゲット毎にその
基板種を設定できるので、負荷の異なるマスター及びタ
ーゲットが混在する場合、同時に発生したインタラプト
の優先順位はそのマスター及びターゲットが実装された
スロットにより決定されるのではなく、プラント制御装
置の負荷に係わるマスター及びターゲットの基板種によ
り決定するので、プラント制御装置としての稼働率が向
上する。
According to the fourth aspect of the present invention, the substrate type can be set for each of the master and the target by the substrate type setting circuit provided in the initiator. Is determined not by the slot in which the master and the target are mounted but by the type of the master and target substrates related to the load of the plant control device, so that the operation rate of the plant control device is improved.

【0141】請求項5の発明は、マスター及びターゲッ
トをホットスワップする場合、イニシエータに設けたホ
ットスワップ検出回路によりホットスワップ中であるこ
とを検出し、イニシエータに設けたアクセスロック設定
回路により他のマスターからそのホットスワップ中のマ
スター及びターゲットに対するアクセスを禁止させるこ
とができるので、プラント制御装置としての稼働率が向
上する。
According to a fifth aspect of the present invention, when a master and a target are hot swapped, a hot swap detection circuit provided in the initiator detects that the hot swap is being performed, and an access lock setting circuit provided in the initiator sets another master. , The access to the master and the target during the hot swap can be prohibited, so that the operation rate as the plant control device is improved.

【0142】請求項6の発明は、マスター及びターゲッ
トをホットスワップする場合、イニシエータに設けたホ
ットスワップ検出回路によりホットスワップ中であるこ
とを検出し、イニシエータは全マスターに設けたアクセ
ス禁止スロット設定回路にホットスワップ中のスロット
を設定することにより、マスターからそのホットスワッ
プ中のマスター及びターゲットに対するアクセスを禁止
させることができるので、プラント制御装置としての稼
働率が向上する。
According to a sixth aspect of the present invention, when a master and a target are hot swapped, a hot swap detection circuit provided in the initiator detects that hot swap is being performed, and the initiator sets an access prohibition slot setting circuit provided in all masters. By setting a hot-swapping slot to the master, it is possible to prohibit the master from accessing the master and target during the hot-swapping, thereby improving the operation rate of the plant control device.

【0143】請求項7の発明は、マスター及びターゲッ
トの制御や伝送の負荷が高くイニシエータとのデータ伝
送よりも優先順位を高くしたい場合、マスター及びター
ゲットに設けたバスアービター回路とアクセス拒否設定
回路によりイニシエータからのアクセスを拒否すること
ができるので、プラント制御装置としての稼働率が向上
する。
According to a seventh aspect of the present invention, when the load of control and transmission of the master and the target is high and the priority is higher than the data transmission with the initiator, the bus arbiter circuit and the access denial setting circuit provided in the master and the target are used. Since the access from the initiator can be denied, the operation rate as the plant control device is improved.

【0144】請求項8の発明は、プラント制御装置の負
荷に関わるCompact PCIの負荷が高い場合、プラント制
御装置に設けたローカル用バックプレーンバスとイニシ
エータ及びマスター2に設けたバス使用中フラグ設定回
路とバス使用中検出回路を使用することにより、イニシ
エータがマスター及びターゲットにアクセスしている
時、またマスターが他のマスター及びターゲットにアク
セスしている時でも、その他のマスターはCompact PCI
に負荷をかけることなくデータ伝送させることができる
ので、プラント制御装置としての稼働率が向上する。
According to the present invention, when the load of the Compact PCI related to the load of the plant control device is high, the local backplane bus provided in the plant control device and the bus use flag setting circuit provided in the initiator and master 2 are provided. When the initiator is accessing the master and target, and when the master is accessing other masters and targets, the other masters can use the Compact PCI
Data can be transmitted without imposing a load on the power plant, thereby improving the operation rate of the plant control device.

【0145】請求項9の発明は、イニシエータがプラン
ト制御装置に設けたマスター、ターゲットの両機能を有
するイニシエータに設けた2重化用データ保存回路に制
御用データを書き込むことにより1制御サイクル内で制
御が同一になるためイニシエータを2重化することがで
き、イニシエータが故障した場合でもプラント制御装置
を停止することがないため、プラント制御装置としての
稼働率が向上する。
According to a ninth aspect of the present invention, in one control cycle, the initiator writes control data into a dual data storage circuit provided in an initiator having both master and target functions provided in a plant control device. Since the control is the same, the initiator can be duplicated. Even if the initiator fails, the plant control device does not stop, so that the operation rate of the plant control device is improved.

【0146】請求項10の発明は、プラント制御装置に
設けたマスター、ターゲットの両機能を有するイニシエ
ータとそのイニシエータに設けた制御サイクルタイマー
回路とアービトレーション制御回路、及びイニシエータ
に設けたアービトレーション優先順位回路により1制御
サイクル毎に制御を引き継ぐためイニシエータを2重化
することができ、イニシエータが故障した場合でもプラ
ント制御装置を停止することがないため、プラント制御
装置としての稼働率が向上する。
According to a tenth aspect of the present invention, there is provided an initiator having both master and target functions provided in a plant control apparatus, a control cycle timer circuit and an arbitration control circuit provided in the initiator, and an arbitration priority circuit provided in the initiator. Since the control is taken over for each control cycle, the initiator can be duplicated, and even if the initiator fails, the plant control device is not stopped, so that the operation rate of the plant control device is improved.

【0147】請求項11の発明は、ネットワークケーブ
ルの断線、ハブ等の中継局の故障等によりネットワーク
のリンク異常を検出した場合、プラント制御装置に設け
たネットワーク制御基板とそのネットワーク基板に設け
たネットワーク状態変化検出回路、及びマスターに設け
たアクセス禁止スロット設定回路により、そのリンク異
常を検出したネットワーク制御基板へのアクセスを禁止
させることができるので、プラント制御装置としての稼
働率が向上する。
The invention according to claim 11 is a network control board provided in a plant control apparatus and a network provided in the network board when a network link abnormality is detected due to disconnection of a network cable, failure of a relay station such as a hub, or the like. Since the state change detection circuit and the access prohibition slot setting circuit provided in the master can prohibit access to the network control board that has detected the link abnormality, the operation rate of the plant control device is improved.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の請求項1の実施の形態を示すCompact
PCIを適用したプラント制御装置のブロック図である。
FIG. 1 shows a compact according to an embodiment of the present invention.
It is a block diagram of a plant control device to which PCI is applied.

【図2】本発明の請求項2の実施の形態を示すCompact
PCIを適用したプラント制御装置のブロック図である。
FIG. 2 shows a compact according to a second embodiment of the present invention.
It is a block diagram of a plant control device to which PCI is applied.

【図3】本発明の請求項3の実施の形態を示すCompact
PCIを適用したプラント制御装置のブロック図である。
FIG. 3 shows a compact according to a third embodiment of the present invention.
It is a block diagram of a plant control device to which PCI is applied.

【図4】本発明の請求項4の実施の形態を示すCompact
PCIを適用したプラント制御装置のブロック図である。
FIG. 4 shows a compact according to an embodiment 4 of the present invention.
It is a block diagram of a plant control device to which PCI is applied.

【図5】本発明の請求項5の実施の形態を示すCompact
PCIを適用したプラント制御装置のブロック図である。
FIG. 5 shows a compact according to a fifth embodiment of the present invention.
It is a block diagram of a plant control device to which PCI is applied.

【図6】本発明の請求項6の実施の形態を示すCompact
PCIを適用したプラント制御装置のブロック図である。
FIG. 6 shows a compact according to a sixth embodiment of the present invention.
It is a block diagram of a plant control device to which PCI is applied.

【図7】本発明の請求項7の実施の形態を示すCompact
PCIを適用したプラント制御装置のブロック図である。
FIG. 7 shows a compact according to an embodiment 7 of the present invention.
It is a block diagram of a plant control device to which PCI is applied.

【図8】本発明の請求項8の実施の形態を示すCompact
PCIを適用したプラント制御装置のブロック図である。
FIG. 8 shows a compact according to an embodiment 8 of the present invention.
It is a block diagram of a plant control device to which PCI is applied.

【図9】本発明の請求項9の実施の形態を示すCompact
PCIを適用したプラント制御装置のブロック図である。
FIG. 9 shows a compact according to an embodiment 9 of the present invention.
It is a block diagram of a plant control device to which PCI is applied.

【図10】本発明の請求項10の実施の形態を示すComp
act PCIを適用したプラント制御装置のブロック図であ
る。
FIG. 10 is a diagram showing a computer system according to a tenth embodiment of the present invention.
It is a block diagram of a plant control device to which act PCI is applied.

【図11】本発明の請求項11の実施の形態を示すComp
act PCIを適用したプラント制御装置のブロック図であ
る。
FIG. 11 is a view showing a computer system according to an embodiment 11 of the present invention;
It is a block diagram of a plant control device to which act PCI is applied.

【図12】本発明の第12の実施の形態を示すCompact
PCIを適用したプラント制御装置のブロック図である。
FIG. 12 shows a compact according to a twelfth embodiment of the present invention.
It is a block diagram of a plant control device to which PCI is applied.

【図13】本発明の第13の実施の形態を示すCompact
PCIを適用したプラント制御装置のブロック図である。
FIG. 13 shows Compact according to a thirteenth embodiment of the present invention.
It is a block diagram of a plant control device to which PCI is applied.

【図14】従来のCompact PCIを適用したプラント制御
装置のブロック図である。
FIG. 14 is a block diagram of a conventional plant control device to which Compact PCI is applied.

【符号の説明】[Explanation of symbols]

0 PCIバス 1 イニシエータ 2 マスター 3 ターゲット 4 ローカル用メモリバス 5 メモリ基板 6 ローカル用バックプレーンバス 7 マスター、ターゲットの両機能を有するイニシエー
タ 8 ネットワーク制御基板 9 ネットワーク 1a、7a 制御演算部 1b、7b アクセスレイテンシータイマー回路 1c、7c アービトレーション循環回路 1d、7d インタラプトルータ回路 1e、2i、3g、7e、8i Compact PCIインタフ
ェース回路 1f レイテンシータイマー時間設定回路 1g アービトレーション優先順位回路 1h 最大データ伝送量設定回路 1i アービトレーション回数カウンタ回路 1j スロット検出回路 1k 基板種設定回路 1l ホットスワップ検出回路 1m アクセスロック設定回路 1n、2n、3j メモリバス制御回路 1o、2o バス使用中フラグ設定回路 1p、2p バス使用中検出回路 2a、3a、8a ローカルバスマスター 2b、3b、8b メモリ 2c、3c、8c ROM 2d、3d、8d ホットスワップ回路 2e、3e、8e ローカルバス制御回路 2f、8f アービトレーション要求回路 2g、8g ターゲットアクセス制御回路 2h、3f、8h インタラプト要求回路 2j アクセス禁止スロット設定回路 2k、3h バスアービター回路 2l、3i アクセス拒否設定回路 2q、3k 電気的書き込み可能ROM 2r、3l OS用バッファメモリ 7f 2重化用データ保存回路 7g アービトレーション制御回路 7h 制御サイクルタイマー回路 8j ネットワーク制御回路 8k ネットワーク状態変化検出回路
0 PCI bus 1 Initiator 2 Master 3 Target 4 Local memory bus 5 Memory board 6 Local backplane bus 7 Initiator having both master and target functions 8 Network control board 9 Network 1a, 7a Control operation unit 1b, 7b Access latency Timer circuit 1c, 7c Arbitration circulating circuit 1d, 7d Interrupt router circuit 1e, 2i, 3g, 7e, 8i Compact PCI interface circuit 1f Latency timer time setting circuit 1g Arbitration priority circuit 1h Maximum data transmission amount setting circuit 1i Arbitration number counter circuit 1j slot detection circuit 1k board type setting circuit 11l hot swap detection circuit 1m access lock setting circuit 1n, 2n, 3j memory bus control circuit Road 1o, 2o Bus busy flag setting circuit 1p, 2p Bus busy detection circuit 2a, 3a, 8a Local bus master 2b, 3b, 8b Memory 2c, 3c, 8c ROM 2d, 3d, 8d Hot swap circuit 2e, 3e 8e Local bus control circuit 2f, 8f Arbitration request circuit 2g, 8g Target access control circuit 2h, 3f, 8h Interrupt request circuit 2j Access prohibition slot setting circuit 2k, 3h Bus arbiter circuit 21, 3i Access rejection setting circuit 2q, 3k Electrical Writable ROM 2r, 3l Buffer memory for OS 7f Data storage circuit for duplication 7g Arbitration control circuit 7h Control cycle timer circuit 8j Network control circuit 8k Network state change detection circuit

Claims (11)

【特許請求の範囲】[Claims] 【請求項1】 共通のバスにつながり、該バスの調停を
行う調停手段を含み、バスマスターとして前記共通のバ
ス上のデータ伝送を司るイニシエータ基板と、この調停
手段により前記バスを支配するバスマスターとなり得る
1または2以上のマスター基板と、バスマスターからア
クセスされ得る1または2以上のターゲット基板を含ん
で構成され、プラントの制御を行うプラント制御装置に
おいて、 前記イニシエータ基板内に、バスサイクルの開始から最
初のデータの転送開始までの時間を計測する時間計測手
段と、前記マスター基板または前記ターゲット基板ごと
に前記時間の基準値を設定する設定手段と、前記時間計
測手段により計測した時間が前記基準値を超えたことを
検出する手段と、を備え、 前記基準値を超えた場合にはアクセスを中止することを
特徴とするプラント制御装置。
An arbitration unit connected to a common bus and arbitrating the bus, an initiator board serving as a bus master for controlling data transmission on the common bus, and a bus master controlling the bus by the arbitration unit A plant control apparatus for controlling a plant, comprising one or more master boards that can be a master board and one or more target boards that can be accessed from a bus master, wherein a bus cycle is started in the initiator board. Time measurement means for measuring the time from the start of transfer of the first data to the first data, setting means for setting a reference value of the time for each of the master substrate or the target substrate, and the time measured by the time measurement means Means for detecting that the value has been exceeded, and Plant control system, characterized in that the stop.
【請求項2】 共通のバスにつながり、該バスの調停を
行う調停手段を含み、バスマスターとして前記共通のバ
ス上のデータ伝送を司るイニシエータ基板と、この調停
手段により前記バスを支配するバスマスターとなり得る
1または2以上のマスター基板と、バスマスターからア
クセスされ得る1または2以上のターゲット基板を含ん
で構成され、プラントの制御を行うプラント制御装置に
おいて、 前記イニシエータ基板内に、前記調停手段として、マス
ター基板ごとの最大データ伝送量を設定する手段と、こ
の最大データ伝送量によりバス使用許可の優先順位を決
定する優先順位決定手段と、を備えたことを特徴とする
プラント制御装置。
2. An initiator board which is connected to a common bus and arbitrates the bus, includes an initiator board serving as a bus master for data transmission on the common bus, and a bus master controlling the bus by the arbitration means. In a plant control apparatus configured to include one or more master boards that can be a master board and one or two or more target boards that can be accessed from a bus master and control a plant, the arbitration means may be provided in the initiator board. A plant control apparatus comprising: means for setting a maximum data transmission amount for each master board; and priority order determination means for determining a priority order of bus use permission based on the maximum data transmission amount.
【請求項3】 共通のバスにつながり、該バスの調停を
行う調停手段を含み、バスマスターとして前記共通のバ
ス上のデータ伝送を司るイニシエータ基板と、この調停
手段により前記バスを支配するバスマスターとなり得る
1または2以上のマスター基板と、バスマスターからア
クセスされ得る1または2以上のターゲット基板を含ん
で構成され、プラントの制御を行うプラント制御装置に
おいて、 前記イニシエータ基板内に、前記調停手段として、前記
調停によりバスマスターとして許可された回数を計数す
る調停回数計数手段と、この回数によりバス使用許可の
優先順位を決定する優先順位決定手段と、を備えたこと
を特徴とするプラント制御装置。
3. An initiator board which is connected to a common bus and arbitrates the bus, and serves as a bus master for controlling data transmission on the common bus, and a bus master which controls the bus by the arbitration means. In a plant control apparatus configured to include one or more master boards that can be a master board and one or two or more target boards that can be accessed from a bus master and control a plant, the arbitration means may be provided in the initiator board. A plant control device comprising: an arbitration number counting unit that counts the number of times the bus master has been granted by the arbitration; and a priority order determination unit that determines a priority order of the bus use permission based on the number.
【請求項4】 共通のバスにつながり、該バスの調停を
行う調停手段を含み、バスマスターとして前記共通のバ
ス上のデータ伝送を司るイニシエータ基板と、この調停
手段により前記バスを支配するバスマスターとなり得る
1または2以上のマスター基板と、バスマスターからア
クセスされ得る1または2以上のターゲット基板を含ん
で構成され、プラントの制御を行うプラント制御装置に
おいて、 前記イニシエータ基板内に、前記マスター基板および前
記ターゲット基板から前記イニシエータ基板への割り込
みを調停するための割り込み調停手段と、割り込み要求
を発生した基板の実装位置を検出する手段と、基板の種
類を設定する手段を備え、前記割り込み調停手段は基板
の種類または基板の実装位置により割り込みの優先順位
を決定することを特徴とするプラント制御装置。
4. An initiator board which is connected to a common bus and arbitrates the bus, and which serves as a bus master for controlling data transmission on the common bus, and a bus master which controls the bus by the arbitration means. In a plant control device configured to include one or more master substrates that can be a master substrate and one or two or more target substrates that can be accessed from a bus master and control a plant, the master substrate and the initiator substrate An interrupt arbitration unit for arbitrating an interrupt from the target substrate to the initiator substrate, a unit for detecting a mounting position of the substrate that generated the interrupt request, and a unit for setting a type of the substrate, wherein the interrupt arbitration unit includes: Determine the priority of interrupts according to the type of board or the mounting position of the board Plant control system, characterized in that.
【請求項5】 共通のバスにつながり、該バスの調停を
行う調停手段を含み、バスマスターとして前記共通のバ
ス上のデータ伝送を司るイニシエータ基板と、この調停
手段により前記バスを支配するバスマスターとなり得る
1または2以上のマスター基板と、バスマスターからア
クセスされ得る1または2以上のターゲット基板を含ん
で構成され、プラントの制御を行うプラント制御装置に
おいて、 前記イニシエータ基板内に、前記マスター基板または前
記ターゲット基板が電源活栓状態で挿抜中であることを
検出する活栓挿抜検出手段と、前記マスター基板に対し
て前記バスにつながる任意の基板へのアクセス禁止を設
定するアクセス禁止設定手段とを備え、 前記活栓挿抜検出手段により活栓挿抜中であることを検
出したとき前記アクセス禁止設定手段により前記バスに
つながる全てのマスター基板に対して当該活栓挿抜中の
基板へのアクセス禁止を設定することを特徴とするプラ
ント制御装置。
5. An initiator board which is connected to a common bus and arbitrates the bus, and serves as a bus master for controlling data transmission on the common bus, and a bus master which controls the bus by the arbitration means. In a plant control apparatus configured to include one or more master substrates that can be a master substrate and one or two or more target substrates that can be accessed from a bus master and control a plant, the master substrate or A hot-plug insertion / removal detection unit that detects that the target substrate is being inserted / removed in a power-supply hot-plug state, and an access prohibition setting unit that sets prohibition of access to any substrate connected to the bus with respect to the master substrate. The access method is performed when the stopcock insertion / removal detection unit detects that the stopcock is being inserted / removed. Plant control system and sets the access prohibition to the substrate of the stopcock in insertion to all of the master substrate leading to the bus by the stop setting means.
【請求項6】 共通のバスにつながり、該バスの調停を
行う調停手段を含み、バスマスターとして前記共通のバ
ス上のデータ伝送を司るイニシエータ基板と、この調停
手段により前記バスを支配するバスマスターとなり得る
1または2以上のマスター基板と、バスマスターからア
クセスされ得る1または2以上のターゲット基板を含ん
で構成され、プラントの制御を行うプラント制御装置に
おいて、 前記イニシエータ基板内には、前記マスター基板または
前記ターゲット基板が電源活栓状態で挿抜中であること
を検出する活栓挿抜検出手段と、この手段により活桧挿
抜中であることを検出したとき前記バスにつながる全て
のマスター基板に対して当該活栓中の基板の実装位置情
報を通知する実装位置通知手段と、前記マスター基板内
には、前記実装位置情報により当該実装位置の基板への
アクセスを禁止する手段と、を備えたことを特徴とする
プラント制御装置。
6. An initiator board which is connected to a common bus and arbitrates the bus, and serves as a bus master for controlling data transmission on the common bus, and a bus master which controls the bus by the arbitration means. In a plant control apparatus configured to include one or more master boards that can be a master board and one or two or more target boards that can be accessed from a bus master and control a plant, the master board is included in the initiator board. Alternatively, a stopcock insertion / removal detecting means for detecting that the target substrate is being inserted / removed in a power plug state, and the stopcock for all the master substrates connected to the bus when detecting that the target board is being inserted / removed by this means. Mounting position notifying means for notifying the mounting position information of the middle board; and Plant control apparatus characterized by comprising: a means for inhibiting access to the substrate in the mounting position, the by mounting location.
【請求項7】 共通のバスにつながり、該バスの調停を
行う調停手段を含み、バスマスターとして前記共通のバ
ス上のデータ伝送を司るイニシエータ基板と、この調停
手段により前記バスを支配するバスマスターとなり得る
1または2以上のマスター基板と、バスマスターからア
クセスされ得る1または2以上のターゲット基板を含ん
で構成され、プラントの制御を行うプラント制御装置に
おいて、 前記マスター基板および前記ターゲット基板の所要の基
板に、前記イニシエータ基板からのアクセスを拒否する
アクセス拒否設定手段を備えたことを特徴とするプラン
ト制御装置。
7. An initiator board which is connected to a common bus and arbitrates the bus, and serves as a bus master for controlling data transmission on the common bus, and a bus master which controls the bus by the arbitration means. In a plant control apparatus configured to include one or more master substrates that can be used as a target and one or two or more target substrates that can be accessed from a bus master and control a plant, a required number of the master substrate and the target substrate A plant control apparatus comprising: an access rejection setting unit for rejecting access from the initiator substrate on a substrate.
【請求項8】 共通の第1のバスにつながり、該第1の
バスの調停を行う調停手段を含み、バスマスターとして
前記共通の第1のバス上のデータ伝送を司るイニシエー
タ基板と、この調停手段により前記共通の第1のバスを
支配するバスマスターとなり得る1または2以上のマス
ター基板と、バスマスターからアクセスされ得る1また
は2以上のターゲット基板を含んで構成され、プラント
の制御を行うプラント制御装置において、 共通の第2のバスを設け、 前記イニシエータ基板、前記マスター基板および前記タ
ーゲット基板のうち少なくとも一つは前記第2のバスに
つながり、前記イニシエータ基板および前記マスター基
板の所要の基板には、前記第2のバスを使用するときに
設定するバス使用中フラグ設定手段と、他のマスター基
板がバス使用中フラグを設定したことを検出するバス使
用中検出手段とを備えたことを特徴とするプラント制御
装置。
8. An initiator board which is connected to a common first bus and arbitrates the first bus, and serves as a bus master for controlling data transmission on the common first bus; A plant for controlling the plant, comprising one or more master substrates that can be a bus master that controls the common first bus by means and one or more target substrates that can be accessed from the bus master In the control device, a common second bus is provided, and at least one of the initiator board, the master board, and the target board is connected to the second bus, and a required board of the initiator board and the master board is provided. Means for setting a bus-in-use flag when the second bus is used, and another master board. Plant control system being characterized in that a detecting means bath used for detecting that sets the use flag.
【請求項9】 共通のバスにつながり、該バスの調停を
行う第1の調停手段を含み、バスマスターとして前記バ
ス上のデータ伝送を司る第1のイニシエータ基板と、こ
の第1の調停手段により前記バスを支配するバスマスタ
ーとなり得る1または2以上のマスター基板と、バスマ
スターからアクセスされ得る1または2以上のターゲッ
ト基板を含んで構成され、プラントの制御を行うプラン
ト制御装置において、 前記バスにつながり前記バスの調停を行う第2の調停手
段とイニシエータを冗長構成するための多重化制御用デ
ータを保存する多重化用データ保存手段を有し、かつ、
前記第1のイニシエータ基板の前記第1の調停手段によ
り前記バスマスターとなり得、あるいは、前記バスマス
ターからアクセスされ得る第2のイニシエータ基板を備
え、 前記第1のイニシエータ基板が前記第2のイニシエータ
基板の前記多重化用データ保存手段に周期的に多重化制
御用データを書き込むことを特徴とするプラント制御装
置。
9. A first initiator board which is connected to a common bus and arbitrates the bus, includes a first initiator board serving as a bus master for data transmission on the bus, and the first arbitration means. In a plant control device configured to include one or more master boards that can be a bus master that controls the bus and one or more target boards that can be accessed from the bus master and control a plant, Second arbitration means for arbitrating the bus and multiplexing data storage means for storing multiplexing control data for redundantly configuring the initiator; and
A second initiator board which can be the bus master by the first arbitration means of the first initiator board, or which can be accessed from the bus master; wherein the first initiator board is the second initiator board; Wherein the multiplexing control data is periodically written to the multiplexing data storage means.
【請求項10】 共通のバスにつながり、該バスの調停
を行う第1の調停手段を含み、バスマスターとして前記
バス上のデータ伝送を司る第1のイニシエータ基板と、
この第1の調停手段により前記バスを支配するバスマス
ターとなり得る1または2以上のマスター基板と、バス
マスターからアクセスされ得る1または2以上のターゲ
ット基板を含んで構成され、プラントの制御を行うプラ
ント制御装置において、 前記バスにつながり前記バスの調停を行う第2の調停手
段と前記第1のイニシエータ基板に周期的に調停要求を
出力する制御周期時間管理手段を有し、かつ、前記第1
のイニシエータ基板の前記第1の調停手段により前記バ
スマスターとなり得る第2のイニシエータ基板を備えた
ことを特徴とするプラント制御装置。
10. A first initiator board which is connected to a common bus and includes first arbitration means for arbitrating the bus, and serving as a bus master for controlling data transmission on the bus;
A plant that includes one or more master boards that can be a bus master that controls the bus by the first arbitration means, and one or more target boards that can be accessed from the bus master, and controls the plant The control device, further comprising: second arbitration means connected to the bus for arbitrating the bus; and control cycle time management means for periodically outputting an arbitration request to the first initiator board;
A second initiator board which can become the bus master by the first arbitration means of the initiator board.
【請求項11】 共通のバスにつながり、該バスの調停
を行う調停手段を含み、バスマスターとして前記共通の
バス上のデータ伝送を司るイニシエータ基板と、この調
停手段により前記バスを支配するバスマスターとなり得
る1または2以上のマスター基板と、バスマスターから
アクセスされ得る1または2以上のターゲット基板を含
んで構成され、プラントの制御を行うプラント制御装置
において、 前記マスター基板またはターゲット基板のうち少なくと
も一つはプラント制御装置間を接続するための通信を行
う通信基板であって、この通信基板には、通信のリンク
状態を監視し、このリンク状態の変化を検出したときこ
の通信基板を除く全てのマスター基板に前記リンク状態
を通知するリンク監視手段を備え、全てのマスター基板
には、特定の位置に実装されている基板へのアクセスを
禁止するアクセス禁止設定手段を備え、 前記通信基板が他のプラント制御装置と通信できない時
は他の制御基板の前記アクセス禁止設定手段に前記通信
基板へのアクセス禁止を設定し、通信できる時は前記ア
クセス禁止設定手段のアクセス禁止を解除することを特
徴とするプラント制御装置。
11. An initiator board which is connected to a common bus and arbitrates the bus, includes an initiator board serving as a bus master for controlling data transmission on the common bus, and a bus master which controls the bus by the arbitration means. A plant control device configured to include one or more master substrates that can be used as a master substrate and one or more target substrates that can be accessed from a bus master and control a plant, wherein at least one of the master substrate or the target substrate One is a communication board that performs communication for connecting between plant control devices.This communication board monitors a communication link state, and when a change in the link state is detected, all communication boards except for this communication board are monitored. Link monitoring means for notifying the link state to the master board, all master boards, An access prohibition setting unit for prohibiting access to a board mounted in a fixed position, wherein when the communication board cannot communicate with another plant control device, the communication board is provided to the access prohibition setting unit of another control board. A plant control device which sets access prohibition to the device and releases the access prohibition of the access prohibition setting means when communication is possible.
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