JP2002135208A - 単一光クロックパルス発生方法および回路 - Google Patents
単一光クロックパルス発生方法および回路Info
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Abstract
(57)【要約】
【課題】 高速な光パルス列から、パケットのビット利
用効率を低減させることなく、簡易な回路構成にて、正
確なタイミングで、ジッタのない単一光クロックパルス
信号を発生させる。 【解決手段】 ２分岐した光パルス列の内の一方の光パ
ルス列ａの先頭の第１光パルスを入力してサンプルしホ
ールドした信号を発生するサンプル／ホールド回路１
と、前記２分岐した光パルス列の内の他方の光パルス列
ｄを入力し且つ前記サンプル／ホールド回路１から出力
する信号ｂにより制御されて前記他方の光パルス列ｄの
先頭の第１光パルスのみを透過させ単一光クロックパル
ス用とする光変調器２とを具備する。
用効率を低減させることなく、簡易な回路構成にて、正
確なタイミングで、ジッタのない単一光クロックパルス
信号を発生させる。 【解決手段】 ２分岐した光パルス列の内の一方の光パ
ルス列ａの先頭の第１光パルスを入力してサンプルしホ
ールドした信号を発生するサンプル／ホールド回路１
と、前記２分岐した光パルス列の内の他方の光パルス列
ｄを入力し且つ前記サンプル／ホールド回路１から出力
する信号ｂにより制御されて前記他方の光パルス列ｄの
先頭の第１光パルスのみを透過させ単一光クロックパル
ス用とする光変調器２とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、光パケット通信に
おいて、入力光パルス列信号を処理するために先頭の第
１光パルスに対応する単一の光クロックを抽出・発生す
る単一光クロックパルス発生方法および回路に関するも
のである。
おいて、入力光パルス列信号を処理するために先頭の第
１光パルスに対応する単一の光クロックを抽出・発生す
る単一光クロックパルス発生方法および回路に関するも
のである。
【０００２】
【従来の技術】超高速フォトニックネットワークにおけ
る全光型パケットスイッチの同期方法として、各スイッ
チにおいて、到来したパケットの先頭のマーカパルスを
抽出し、その抽出した単一のパルスを元にスイッチ制御
用のローカルクロックやローカルアドレスを再構成する
自己同期法が有効である（例えば、IEEE J Lightwave T
echno1.,vo1.16,p.2068,1998)。自己同期法においては
極めて正確なタイミング同期が可能であり、超高速スイ
ッチに適している。しかし、これまでに提案・開発され
たクロック抽出・発生器には以下のような問題があっ
た。
る全光型パケットスイッチの同期方法として、各スイッ
チにおいて、到来したパケットの先頭のマーカパルスを
抽出し、その抽出した単一のパルスを元にスイッチ制御
用のローカルクロックやローカルアドレスを再構成する
自己同期法が有効である（例えば、IEEE J Lightwave T
echno1.,vo1.16,p.2068,1998)。自己同期法においては
極めて正確なタイミング同期が可能であり、超高速スイ
ッチに適している。しかし、これまでに提案・開発され
たクロック抽出・発生器には以下のような問題があっ
た。
【０００３】
【発明が解決しようとする課題】すなわち、既に実用化
されている従来型のクロック抽出・発生法として、入力
光パケットをＯ／Ｅ（光／電）変換した後、ＰＬＬ（フ
ェーズロックドループ）回路や狭帯域フィルタなどの電
子回路を用いて、電気クロックとして抽出する方法があ
るが、この従来の方法は自己同期法には不適である。何
故ならば、（１）全光型パケットスイッチの１つの利点
は、電子回路で処理できないような超高速シリアル信号
を処理する点にあるが、電子回路により抽出・発生した
クロックのタイミングを、電子回路で処理できないよう
な超高速処理に適用できる程度に正確に調整する（ジッ
タをなくす）のは、技術的に難しい、（２）ローカルク
ロック再構成用の低繰り返し周期の信号列を光パケット
にプリアンブルする必要があるため、光パケットのビッ
ト利用効率が低下する、（３）電子回路により発生した
電気クロックを、再びＥ／Ｏ変換して光クロックとする
必要がある、すなわちＯ／Ｅ／Ｏ変換型のため、回路が
複雑になる、の３点の理由による。
されている従来型のクロック抽出・発生法として、入力
光パケットをＯ／Ｅ（光／電）変換した後、ＰＬＬ（フ
ェーズロックドループ）回路や狭帯域フィルタなどの電
子回路を用いて、電気クロックとして抽出する方法があ
るが、この従来の方法は自己同期法には不適である。何
故ならば、（１）全光型パケットスイッチの１つの利点
は、電子回路で処理できないような超高速シリアル信号
を処理する点にあるが、電子回路により抽出・発生した
クロックのタイミングを、電子回路で処理できないよう
な超高速処理に適用できる程度に正確に調整する（ジッ
タをなくす）のは、技術的に難しい、（２）ローカルク
ロック再構成用の低繰り返し周期の信号列を光パケット
にプリアンブルする必要があるため、光パケットのビッ
ト利用効率が低下する、（３）電子回路により発生した
電気クロックを、再びＥ／Ｏ変換して光クロックとする
必要がある、すなわちＯ／Ｅ／Ｏ変換型のため、回路が
複雑になる、の３点の理由による。
【０００４】また、近年提案されているＳＯＡ(Semicon
ductor Optical Amplfier)非対称配置リング型干渉計を
用いた全光型の光パルス抽出法（例えば、IEEE Photon.
Technol.Lett.,vo1.11,p1310,1999）においては、Ｏ／
Ｅ／Ｏ変換に起因するジッタがなく、正確なタイミング
で先頭パルスを抽出することができるが、ＳＯＡの利得
飽和（相互利得変調）を利用するため、高消光比と高感
度の両立が難しく（例えば１０dB以上の消光比を得るに
は約１pJ以上の入力光パルス強度が必要）、かつ、パル
ス間隔が広くなる程利得が回復し消光比が劣化してしま
う等、入力光パルス列のフォーマット（最適な入力強度
の設定、最適なパルス間隔の設定、最大ゼロ連続長に対
する制限、等）に対する制限が厳しいという問題があっ
た。
ductor Optical Amplfier)非対称配置リング型干渉計を
用いた全光型の光パルス抽出法（例えば、IEEE Photon.
Technol.Lett.,vo1.11,p1310,1999）においては、Ｏ／
Ｅ／Ｏ変換に起因するジッタがなく、正確なタイミング
で先頭パルスを抽出することができるが、ＳＯＡの利得
飽和（相互利得変調）を利用するため、高消光比と高感
度の両立が難しく（例えば１０dB以上の消光比を得るに
は約１pJ以上の入力光パルス強度が必要）、かつ、パル
ス間隔が広くなる程利得が回復し消光比が劣化してしま
う等、入力光パルス列のフォーマット（最適な入力強度
の設定、最適なパルス間隔の設定、最大ゼロ連続長に対
する制限、等）に対する制限が厳しいという問題があっ
た。
【０００５】本発明は以上のような点に鑑みてなされた
もので、その目的とするところは、光パケットのビット
利用効率を低減させることなく、かつ、強度やパルス間
隔等のフォーマットに対する厳しい制限がなく、簡易な
回路構成にて、正確なタイミングで、ジッタのない、単
一光クロックパルスを発生する方法および回路を提供す
ることである。
もので、その目的とするところは、光パケットのビット
利用効率を低減させることなく、かつ、強度やパルス間
隔等のフォーマットに対する厳しい制限がなく、簡易な
回路構成にて、正確なタイミングで、ジッタのない、単
一光クロックパルスを発生する方法および回路を提供す
ることである。
【０００６】
【課題を解決するための手段】請求項１の発明は、先頭
の第１光パルスが必ず「１」（High）と規定された入力
光パルス列を２分岐した光パルス列の一方を他方に対し
て遅延し、該他方の光パルス列の前記第１光パルスによ
り前記一方の光パルス列を変調し、前記一方の光パルス
列の前記第１光パルスのみを抽出し光クロック用とする
ことを特徴とする単一光クロックパルス発生方法とし
た。
の第１光パルスが必ず「１」（High）と規定された入力
光パルス列を２分岐した光パルス列の一方を他方に対し
て遅延し、該他方の光パルス列の前記第１光パルスによ
り前記一方の光パルス列を変調し、前記一方の光パルス
列の前記第１光パルスのみを抽出し光クロック用とする
ことを特徴とする単一光クロックパルス発生方法とし
た。
【０００７】請求項２の発明は、先頭の第１光パルスが
必ず「１」（High）と規定された入力光パルス列を２分
岐した光パルス列の一方を他方に対して遅延し、該他方
の光パルス列の前記第１光パルスを検出することにより
１個の電気パルスを発生し、該発生した電気パルスによ
り前記一方の光パルス列を変調し、前記一方の光パルス
列の前記第１光パルスのみを抽出し光クロック用とする
ことを特徴とする光クロックパルス発生方法とした。
必ず「１」（High）と規定された入力光パルス列を２分
岐した光パルス列の一方を他方に対して遅延し、該他方
の光パルス列の前記第１光パルスを検出することにより
１個の電気パルスを発生し、該発生した電気パルスによ
り前記一方の光パルス列を変調し、前記一方の光パルス
列の前記第１光パルスのみを抽出し光クロック用とする
ことを特徴とする光クロックパルス発生方法とした。
【０００８】請求項３の発明は、２分岐した光パルス列
の一方の光パルス列の先頭の第１光パルスの入力により
所定の電圧値をサンプルしホールドした信号を発生する
サンプル／ホールド回路と、前記２分岐した光パルス列
の他方の光パルス列を入力し前記サンプル／ホールド回
路から出力する信号により制御されて前記他方の光パル
ス列の先頭の第１光パルスのみを透過させて抽出し光ク
ロック用とする光変調器と、を具備することを特徴とす
る単一光クロックパルス発生回路とした。
の一方の光パルス列の先頭の第１光パルスの入力により
所定の電圧値をサンプルしホールドした信号を発生する
サンプル／ホールド回路と、前記２分岐した光パルス列
の他方の光パルス列を入力し前記サンプル／ホールド回
路から出力する信号により制御されて前記他方の光パル
ス列の先頭の第１光パルスのみを透過させて抽出し光ク
ロック用とする光変調器と、を具備することを特徴とす
る単一光クロックパルス発生回路とした。
【０００９】請求項４の発明は、２分岐した光パルス列
の一方の光パルス列の先頭の第１光パルスの入力により
所定の電圧値をサンプルしホールドした信号を発生する
サンプル／ホールド回路と、該サンプル／ホールド回路
の出力信号の立ち上がりを検出して１個の電気パルスを
発生するパルス化回路と、前記２分岐した光パルス列の
他方の光パルス列を入力し前記パルス化回路から出力す
る電気パルスにより制御されて前記他方の光パルス列の
先頭の第１光パルスのみを透過させて抽出し光クロック
用とする光変調器と、を具備することを特徴とする単一
光クロックパルス発生回路とした。
の一方の光パルス列の先頭の第１光パルスの入力により
所定の電圧値をサンプルしホールドした信号を発生する
サンプル／ホールド回路と、該サンプル／ホールド回路
の出力信号の立ち上がりを検出して１個の電気パルスを
発生するパルス化回路と、前記２分岐した光パルス列の
他方の光パルス列を入力し前記パルス化回路から出力す
る電気パルスにより制御されて前記他方の光パルス列の
先頭の第１光パルスのみを透過させて抽出し光クロック
用とする光変調器と、を具備することを特徴とする単一
光クロックパルス発生回路とした。
【００１０】請求項５の発明は、請求項３又は４に記載
の単一光クロックパルス発生回路において、前記サンプ
ル／ホールド回路は、入力光パルス列を光−電流変換す
る受光素子と、該受光素子で発生した光電流を電荷とし
てホールドし出力電圧を発生するキャパシタとからなる
光伝導型のサンプル／ホールド回路であることを特徴と
する単一光クロックパルス発生回路とした。
の単一光クロックパルス発生回路において、前記サンプ
ル／ホールド回路は、入力光パルス列を光−電流変換す
る受光素子と、該受光素子で発生した光電流を電荷とし
てホールドし出力電圧を発生するキャパシタとからなる
光伝導型のサンプル／ホールド回路であることを特徴と
する単一光クロックパルス発生回路とした。
【００１１】請求項６の発明は、請求項４又は５に記載
の単一光クロックパルス発生回路において、前記パルス
化回路は、ＣＲ型の微分回路からなることを特徴とする
単一光クロックパルス発生回路とした。
の単一光クロックパルス発生回路において、前記パルス
化回路は、ＣＲ型の微分回路からなることを特徴とする
単一光クロックパルス発生回路とした。
【００１２】請求項７の発明は、請求項４又は５に記載
の単一光クロックパルス発生回路において、前記パルス
化回路は、２分岐した入力電気信号の一方を論理反転す
るＮＯＴゲートと、該ＮＯＴゲートの出力信号と前記２
分岐した入力電気信号の他方を入力する２入力型のＡＮ
Ｄゲートと、該ＡＮＤゲートへの両入力に異なった遅延
を与える手段とから成ることを特徴とする単一光クロッ
クパルス発生回路とした。
の単一光クロックパルス発生回路において、前記パルス
化回路は、２分岐した入力電気信号の一方を論理反転す
るＮＯＴゲートと、該ＮＯＴゲートの出力信号と前記２
分岐した入力電気信号の他方を入力する２入力型のＡＮ
Ｄゲートと、該ＡＮＤゲートへの両入力に異なった遅延
を与える手段とから成ることを特徴とする単一光クロッ
クパルス発生回路とした。
【００１３】
【発明の実施の形態】［第１の実施形態］図１に第１の
実施形態の単一光クロックパルス発生回路を、図２にそ
のタイミングチャートを示す。本実施形態においては、
入力光パケットの第１光パルス（先頭パルス）を必ず
「１」（High）と規定し、かつ、次に続く第２光パルス
との間にΔＴ以上の時間間隔を設けることを約束事とす
るが、光パケットの本体部分（ヘッダを含む）である第
２光パルス以降は、ビットレートを含め任意として良
い。
実施形態の単一光クロックパルス発生回路を、図２にそ
のタイミングチャートを示す。本実施形態においては、
入力光パケットの第１光パルス（先頭パルス）を必ず
「１」（High）と規定し、かつ、次に続く第２光パルス
との間にΔＴ以上の時間間隔を設けることを約束事とす
るが、光パケットの本体部分（ヘッダを含む）である第
２光パルス以降は、ビットレートを含め任意として良
い。
【００１４】図１において、１は入力光パルス列ａの先
頭の第１光パルスを入力することにより所定のバイアス
電圧値をサンプルしてホールドするサンプル／ホールド
回路、２はそのサンプル／ホールド回路１の出力信号ｂ
により光の透過がＯＮ／ＯＦＦ制御される光変調器、
３，４は入力光パルス列ａ、ｄに遅延を与えるための光
遅延線である。
頭の第１光パルスを入力することにより所定のバイアス
電圧値をサンプルしてホールドするサンプル／ホールド
回路、２はそのサンプル／ホールド回路１の出力信号ｂ
により光の透過がＯＮ／ＯＦＦ制御される光変調器、
３，４は入力光パルス列ａ、ｄに遅延を与えるための光
遅延線である。
【００１５】入力光パルス列は、サンプル／ホールド回
路１への入力光パルス列ａと光変調器２への入力光パル
ス列ｄに２分岐して入力する。サンプル／ホールド回路
１の出力信号ｂは、待機状態においてＶOFFにリセット
されており、光パルス列の第１光パルスを受光した瞬間
に、バイアス電圧値をサンプリングし、ＶONにスイッチ
する。その後は、第２光パルス以降の光信号列の如何に
関わらず、リセットされるまで、一定のホールド出力Ｖ
ONを発生し続ける。
路１への入力光パルス列ａと光変調器２への入力光パル
ス列ｄに２分岐して入力する。サンプル／ホールド回路
１の出力信号ｂは、待機状態においてＶOFFにリセット
されており、光パルス列の第１光パルスを受光した瞬間
に、バイアス電圧値をサンプリングし、ＶONにスイッチ
する。その後は、第２光パルス以降の光信号列の如何に
関わらず、リセットされるまで、一定のホールド出力Ｖ
ONを発生し続ける。
【００１６】光変調器２は光透過のＯＮ（透過）、ＯＦ
Ｆ（非透過）が出力信号ｂにより制御されるが、この出
力信号ｂがＶOFFの時にＯＮ状態、ＶONの時にＯＦＦ状
態となるように、すなわちノーマリＯＮの変調器となる
ように設定しておく。
Ｆ（非透過）が出力信号ｂにより制御されるが、この出
力信号ｂがＶOFFの時にＯＮ状態、ＶONの時にＯＦＦ状
態となるように、すなわちノーマリＯＮの変調器となる
ように設定しておく。
【００１７】このとき、時間間隔ΔＴが、光変調器２が
ＯＮからＯＦＦに変化するのに要する時間より長く設定
されていれば、光パルス列ａ，ｄの入力タイミングを調
整することにより、光パルス列ｄの第１光パルスのみを
透過させ、第２光パルス以降を非透過とすることができ
る。すなわち、入力光パルス列ｄから、第１光パルスの
みを透過させた単一の出力光パルス信号ｅを抽出するこ
とができる。
ＯＮからＯＦＦに変化するのに要する時間より長く設定
されていれば、光パルス列ａ，ｄの入力タイミングを調
整することにより、光パルス列ｄの第１光パルスのみを
透過させ、第２光パルス以降を非透過とすることができ
る。すなわち、入力光パルス列ｄから、第１光パルスの
みを透過させた単一の出力光パルス信号ｅを抽出するこ
とができる。
【００１８】光パルス列ａ，ｄの入力タイミングの調整
は、その光パルス列ａ，ｄの入力ラインに挿入した光遅
延線３，４により容易に実現できる。このとき、光遅延
線３，４としてＰＬＣ（planar Lightwave Circuit）を
用いれば、図２にて時間τ１で表されるこの遅延量を、
長さ１０μｍの精度、すなわち0.05 psの時間精度で制御
することは容易である。
は、その光パルス列ａ，ｄの入力ラインに挿入した光遅
延線３，４により容易に実現できる。このとき、光遅延
線３，４としてＰＬＣ（planar Lightwave Circuit）を
用いれば、図２にて時間τ１で表されるこの遅延量を、
長さ１０μｍの精度、すなわち0.05 psの時間精度で制御
することは容易である。
【００１９】また、光信号が光変調器２を通過するのに
要する時間τ２は厳密に決定される量である。例えば、
ストライプ長１００μｍの導波路型半導体光変調器を用
いた場合、時間τ２は約１psの値を持つが、その時間的
変動はほとんど無視できる。従って、出力光パルス信号
ｅが抽出されるタイミング（光パルス列が入力してから
パルス信号ｅが発生するまでの遅延時間「τ１＋τ
２」）は、超高速シリアル光信号処理用のローカルクロ
ックに適用するのに充分な正確さをもって決定される。
要する時間τ２は厳密に決定される量である。例えば、
ストライプ長１００μｍの導波路型半導体光変調器を用
いた場合、時間τ２は約１psの値を持つが、その時間的
変動はほとんど無視できる。従って、出力光パルス信号
ｅが抽出されるタイミング（光パルス列が入力してから
パルス信号ｅが発生するまでの遅延時間「τ１＋τ
２」）は、超高速シリアル光信号処理用のローカルクロ
ックに適用するのに充分な正確さをもって決定される。
【００２０】本方法は、このように、入力信号を光のま
ま透過させて抽出する方法であるため、Ｏ／Ｅ／Ｏ変換
型と比較して、回路構成を簡易にすることができる。ま
た、Ｏ／Ｅ／Ｏ変換に伴うタイミングジッタは一切発生
しない。
ま透過させて抽出する方法であるため、Ｏ／Ｅ／Ｏ変換
型と比較して、回路構成を簡易にすることができる。ま
た、Ｏ／Ｅ／Ｏ変換に伴うタイミングジッタは一切発生
しない。
【００２１】時間間隔ΔＴは、光変調器２の帯域でほぼ
決定され、例えば現存する４０Ｇb/s級の光変調器を用
いた場合、ΔＴ＞２５psと設定すればよい。従って、将
来の２００Ｇb/s級の超高速光パケットを対象とする場
合においても、およそ５ビット分の無駄にしかならず、
ビット利用効率の低下はほとんど無い。より広帯域な光
変調器の使用が可能となれば、ビット利用効率は更に向
上する。
決定され、例えば現存する４０Ｇb/s級の光変調器を用
いた場合、ΔＴ＞２５psと設定すればよい。従って、将
来の２００Ｇb/s級の超高速光パケットを対象とする場
合においても、およそ５ビット分の無駄にしかならず、
ビット利用効率の低下はほとんど無い。より広帯域な光
変調器の使用が可能となれば、ビット利用効率は更に向
上する。
【００２２】換言すると、本方法によれば、高々数ビッ
トのマーカ領域をパケットの先頭に付加することによ
り、任意のビットレートの光パケットに対応可能な単一
光クロックパルス発生回路を、応答速度の遅い光変調素
子を用いて構成することができる。
トのマーカ領域をパケットの先頭に付加することによ
り、任意のビットレートの光パケットに対応可能な単一
光クロックパルス発生回路を、応答速度の遅い光変調素
子を用いて構成することができる。
【００２３】また、この単一光パルス信号ｅは、光分波
・遅延・合波回路や光ループ線を用いてローカルクロッ
クやローカルアドレス用のパルス列とすることができ
る。
・遅延・合波回路や光ループ線を用いてローカルクロッ
クやローカルアドレス用のパルス列とすることができ
る。
【００２４】更に、後に詳しく説明するように、サンプ
ル／ホールド回路１はこれを光伝導型とすることによ
り、0.1 pJ以下の高感度で動作し、かつ、第２光パルス
以降の信号列に全く影響されないため、ＳＯＡを用いた
方法と比較して、高感度、かつ、入力パケットのフォー
マットに対する制限を著しく緩和することができる。消
光比に関しても、ＳＯＡを用いた方法と比較して高く
（２０dB以上は容易）、かつ、入力強度が変動した場合
にも安定に一定の値を得ることができる。
ル／ホールド回路１はこれを光伝導型とすることによ
り、0.1 pJ以下の高感度で動作し、かつ、第２光パルス
以降の信号列に全く影響されないため、ＳＯＡを用いた
方法と比較して、高感度、かつ、入力パケットのフォー
マットに対する制限を著しく緩和することができる。消
光比に関しても、ＳＯＡを用いた方法と比較して高く
（２０dB以上は容易）、かつ、入力強度が変動した場合
にも安定に一定の値を得ることができる。
【００２５】以上のように、本実施形態によれば、光パ
ケットにおけるビット利用効率を低減させることなく、
かつ、強度やパルス間隔等のフォーマットに対する厳し
い制限がなく、簡易な回路構成にて、正確なタイミング
で、ジッタの無い単一光クロックパルス信号を発生する
回路と方法が提供できる。
ケットにおけるビット利用効率を低減させることなく、
かつ、強度やパルス間隔等のフォーマットに対する厳し
い制限がなく、簡易な回路構成にて、正確なタイミング
で、ジッタの無い単一光クロックパルス信号を発生する
回路と方法が提供できる。
【００２６】［第２の実施の形態］図３に第２の実施形
態の単一光クロックパルス発生回路を、図４にそのタイ
ミングチャートを示す。本実施形態においても、入力光
パケットの第１光パルス（先頭パルス）を必ず「１」
（high）と規定し、且つ次に続く第２光パルスとの間に
ΔＴ以上の時間間隔を設けることを約束事とするが、光
パケットの本体部分（ヘッダを含む）である第２光パル
ス以降は、ビットレートを含め任意である。
態の単一光クロックパルス発生回路を、図４にそのタイ
ミングチャートを示す。本実施形態においても、入力光
パケットの第１光パルス（先頭パルス）を必ず「１」
（high）と規定し、且つ次に続く第２光パルスとの間に
ΔＴ以上の時間間隔を設けることを約束事とするが、光
パケットの本体部分（ヘッダを含む）である第２光パル
ス以降は、ビットレートを含め任意である。
【００２７】図３において、１は入力光パルス列ａの先
頭の第１光パルスを入力することにより所定のバイアス
電圧値をサンプルしてホールドするサンプル／ホールド
回路、３，４は入力光パルス列ａ，ｄに遅延を与えるた
めの光遅延線である。５はサンプル／ホールド回路１の
出力信号ｂを入力して１個のパルスを生成するパルス化
回路、６はサンプル／ホールド回路１とパルス化回路５
からなる単一パルス発生回路である。２’はその単一パ
ルス発生回路６の出力信号ｃにより光の透過がＯＮ／Ｏ
ＦＦ制御される光変調器である。
頭の第１光パルスを入力することにより所定のバイアス
電圧値をサンプルしてホールドするサンプル／ホールド
回路、３，４は入力光パルス列ａ，ｄに遅延を与えるた
めの光遅延線である。５はサンプル／ホールド回路１の
出力信号ｂを入力して１個のパルスを生成するパルス化
回路、６はサンプル／ホールド回路１とパルス化回路５
からなる単一パルス発生回路である。２’はその単一パ
ルス発生回路６の出力信号ｃにより光の透過がＯＮ／Ｏ
ＦＦ制御される光変調器である。
【００２８】入力光パルス列ａは、サンプル／ホールド
回路１への入力ａと、光変調器２’への入力ｄに２分岐
して入力する。光パルス列ａを受けるサンプル／ホール
ド回路１は、光パルス列入力のない待機状態において出
力ｂが一定の電圧ＶOFFとなるようリセットされてお
り、光パルス列ａの第１光パルスを受光した瞬間に、バ
イアス電圧値をサンプリングし、ＶONにスイッチする。
その後は、第２光パルス以降の信号列の如何に関わら
ず、リセットされるまで一定のホールド出力電圧Ｖ ONを
発生し続ける。
回路１への入力ａと、光変調器２’への入力ｄに２分岐
して入力する。光パルス列ａを受けるサンプル／ホール
ド回路１は、光パルス列入力のない待機状態において出
力ｂが一定の電圧ＶOFFとなるようリセットされてお
り、光パルス列ａの第１光パルスを受光した瞬間に、バ
イアス電圧値をサンプリングし、ＶONにスイッチする。
その後は、第２光パルス以降の信号列の如何に関わら
ず、リセットされるまで一定のホールド出力電圧Ｖ ONを
発生し続ける。
【００２９】出力信号ｂを受けるパルス化回路５は、出
力信号ｂの立ち上がりを検出してパルスを発生するた
め、各光パケットにつき１個ずつ、先頭ビットを検出し
た電気パルスｃが得られる。
力信号ｂの立ち上がりを検出してパルスを発生するた
め、各光パケットにつき１個ずつ、先頭ビットを検出し
た電気パルスｃが得られる。
【００３０】光変調器２’のＯＮ（光透過）、ＯＦＦ
（光非透過）は、パルス化回路５から出力する電気パル
スｃにより制御されるが、待機時にＯＦＦ状態となり、
電気パルスｃが発生した時にＯＮ状態となるように、す
なわち、ノーマリＯＦＦの変調器となるように設定して
おく。
（光非透過）は、パルス化回路５から出力する電気パル
スｃにより制御されるが、待機時にＯＦＦ状態となり、
電気パルスｃが発生した時にＯＮ状態となるように、す
なわち、ノーマリＯＦＦの変調器となるように設定して
おく。
【００３１】このとき、時間間隔ΔＴが、光変調器２’
がＯＮからＯＦＦに変化するのに要する時間より長く設
定されていれば、光パルス列ａとｄの入力タイミングを
調整することにより、光パルス列ｄの第１光パルスのみ
を透過させ、第２光パルス以降を非透過とすることがで
きる。すなわち、入力光パルス列ｄから、第１光パルス
のみを透過させた単一出力光パルスｅを抽出することが
できる。
がＯＮからＯＦＦに変化するのに要する時間より長く設
定されていれば、光パルス列ａとｄの入力タイミングを
調整することにより、光パルス列ｄの第１光パルスのみ
を透過させ、第２光パルス以降を非透過とすることがで
きる。すなわち、入力光パルス列ｄから、第１光パルス
のみを透過させた単一出力光パルスｅを抽出することが
できる。
【００３２】光パルス列ａ，ｄの入力タイミングの調整
は、その光パルス列ａ，ｄの入力ラインに挿入した光遅
延線３，４により容易に実現できる。このとき、光遅延
線３，４としてＰＬＣ（planar Lightwave Circuit）を
用いれば、図４にて時間τ１で表されるこの遅延量を、
長さ１０μｍの精度、すなわち0.05 psの時間精度で制御
することは容易である。
は、その光パルス列ａ，ｄの入力ラインに挿入した光遅
延線３，４により容易に実現できる。このとき、光遅延
線３，４としてＰＬＣ（planar Lightwave Circuit）を
用いれば、図４にて時間τ１で表されるこの遅延量を、
長さ１０μｍの精度、すなわち0.05 psの時間精度で制御
することは容易である。
【００３３】また、光信号が光変調器２’を通過するの
に要する時間τ２は厳密に決定される量である。例え
ば、ストライプ長１００μｍの導波路型半導体光変調器
を用いた場合、時間τ２は約１ psの値を持つが、その
時間的変動はほとんど無視できる。従って、出力光パル
ス信号ｅが抽出されるタイミング（光パルス列が入力し
てからパルス信号ｅが発生するまでの遅延時間「τ１＋
τ２」）は、超高速シリアル光信号処理用のローカルク
ロックに適用するのに充分な正確さをもって決定され
る。
に要する時間τ２は厳密に決定される量である。例え
ば、ストライプ長１００μｍの導波路型半導体光変調器
を用いた場合、時間τ２は約１ psの値を持つが、その
時間的変動はほとんど無視できる。従って、出力光パル
ス信号ｅが抽出されるタイミング（光パルス列が入力し
てからパルス信号ｅが発生するまでの遅延時間「τ１＋
τ２」）は、超高速シリアル光信号処理用のローカルク
ロックに適用するのに充分な正確さをもって決定され
る。
【００３４】本方法は、このように、入力信号を光のま
ま透過させて抽出する方法であるため、Ｏ／Ｅ／Ｏ変換
型と比較して、回路構成を簡易にすることができる。ま
た、Ｏ／Ｅ／Ｏ変換に伴うタイミングジッタは一切発生
しない。
ま透過させて抽出する方法であるため、Ｏ／Ｅ／Ｏ変換
型と比較して、回路構成を簡易にすることができる。ま
た、Ｏ／Ｅ／Ｏ変換に伴うタイミングジッタは一切発生
しない。
【００３５】時間間隔ΔＴは、光変調器２’の帯域で決
定され、例えば現存する４０Ｇb/s級の光変調器を用い
た場合、ΔＴ＞２５ psと設定すればよい。従って、将
来の２００Ｇb/s級の超高速光パケットを対象とする場
合においても、およそ５ビット分の無駄にしかならず、
ビット利用効率の低下はほとんど無い。より広帯域な光
変調器の使用が可能となれば、ビット利用効率は更に向
上する。
定され、例えば現存する４０Ｇb/s級の光変調器を用い
た場合、ΔＴ＞２５ psと設定すればよい。従って、将
来の２００Ｇb/s級の超高速光パケットを対象とする場
合においても、およそ５ビット分の無駄にしかならず、
ビット利用効率の低下はほとんど無い。より広帯域な光
変調器の使用が可能となれば、ビット利用効率は更に向
上する。
【００３６】換言すると、本方法によれば、高々数ビッ
トのマーカ領域をパケットの先頭に付加することによ
り、任意のビットレートの光パケットに対応可能な単一
光クロックパルス発生回路を、応答速度の遅い光変調素
子を用いて構成することができる。
トのマーカ領域をパケットの先頭に付加することによ
り、任意のビットレートの光パケットに対応可能な単一
光クロックパルス発生回路を、応答速度の遅い光変調素
子を用いて構成することができる。
【００３７】また、この単一光パルス信号ｅは、光分波
・遅延・合波回路や光ループ線を用いてローカルクロッ
クやローカルアドレス用のパルス列とすることができ
る。
・遅延・合波回路や光ループ線を用いてローカルクロッ
クやローカルアドレス用のパルス列とすることができ
る。
【００３８】更に、後で詳しく説明するように、サンプ
ル／ホールド回路はこれを光伝導型とすることにより、
0.1 pJ以下の高感度で動作し、かつ、第２光パルス以降
の信号列に全く影響されないため、ＳＯＡを用いた方法
と比較して、高感度、かつ、入力パケットのフォーマッ
トに対する制限を著しく緩和することができる。消光比
に関しても、ＳＯＡを用いた方法と比較して高く（２０
dB以上は容易）、かつ、入力強度が変動した場合にも安
定に一定の値を得ることができる。
ル／ホールド回路はこれを光伝導型とすることにより、
0.1 pJ以下の高感度で動作し、かつ、第２光パルス以降
の信号列に全く影響されないため、ＳＯＡを用いた方法
と比較して、高感度、かつ、入力パケットのフォーマッ
トに対する制限を著しく緩和することができる。消光比
に関しても、ＳＯＡを用いた方法と比較して高く（２０
dB以上は容易）、かつ、入力強度が変動した場合にも安
定に一定の値を得ることができる。
【００３９】以上のように、本実施形態によれば、光パ
ケットにおけるビット利用効率を低減させることなく、
かつ、強度やパルス間隔等のフォーマットに対する厳し
い制限がなく、簡易な回路構成にて、正確なタイミング
で、ジッタの無い単一光クロックパルス信号を発生する
回路と方法が提供できる。
ケットにおけるビット利用効率を低減させることなく、
かつ、強度やパルス間隔等のフォーマットに対する厳し
い制限がなく、簡易な回路構成にて、正確なタイミング
で、ジッタの無い単一光クロックパルス信号を発生する
回路と方法が提供できる。
【００４０】
【実施例】［サンプルホールド回路］図５は、光伝導型
としたサンプル／ホールド回路１の具体的回路図であ
る。このサンプル／ホールド回路は、入力パルス列ａを
光−電流変換するＭＳＭ−ＰＤ（Metal-Semiconductor-
Metal Photodetector）から成る受光素子１１を用い、
図５のように、電圧ＶON’とＶOFF’の電源１２，１
３、ホールド用のキャパシタ１４、リセット用のスイッ
チ１５、出力バッファ１６により構成した。
としたサンプル／ホールド回路１の具体的回路図であ
る。このサンプル／ホールド回路は、入力パルス列ａを
光−電流変換するＭＳＭ−ＰＤ（Metal-Semiconductor-
Metal Photodetector）から成る受光素子１１を用い、
図５のように、電圧ＶON’とＶOFF’の電源１２，１
３、ホールド用のキャパシタ１４、リセット用のスイッ
チ１５、出力バッファ１６により構成した。
【００４１】ここでは、使用する光の波長を1.55μｍと
し、ＩｎＧａＡｓを光吸収層とするＭＳＭ−ＰＤの受光
素子１１、キャパシタ１４、ＦＥＴ（Field Effect Tra
nsistor)から成るＩｎＰ基板上のモノリシック集積回路
を作製した。ＦＥＴはリセット用のスイッチ１５、ホー
ルド電圧をチップ外に取り出すための出力バッファ回路
１６を構成するのに用いた。
し、ＩｎＧａＡｓを光吸収層とするＭＳＭ−ＰＤの受光
素子１１、キャパシタ１４、ＦＥＴ（Field Effect Tra
nsistor)から成るＩｎＰ基板上のモノリシック集積回路
を作製した。ＦＥＴはリセット用のスイッチ１５、ホー
ルド電圧をチップ外に取り出すための出力バッファ回路
１６を構成するのに用いた。
【００４２】モノリシック集積においては寄生容量がほ
とんど発生しないため、ＭＳＭ−ＰＤの受光素子１１の
容量とキャパシタ１４と出力バッファ１６の入力容量を
足しあわせたトータルの容量を、容易に５０ｆＦ以下と
できる。このとき、受光素子１１の光電変換効率を0.5
A/W＝0.5 C/Jとすると、第１光パルスのエネルギーが0.
1 pJのとき、ＶOFF'にリセットされていたキャパシタ１
４の上部ノード１７の電位は瞬時にＶON'に向けて１Ｖ
分充電される。その結果、ＶOFFにリセットされていた
出力ｂはＶONにセットされる。
とんど発生しないため、ＭＳＭ−ＰＤの受光素子１１の
容量とキャパシタ１４と出力バッファ１６の入力容量を
足しあわせたトータルの容量を、容易に５０ｆＦ以下と
できる。このとき、受光素子１１の光電変換効率を0.5
A/W＝0.5 C/Jとすると、第１光パルスのエネルギーが0.
1 pJのとき、ＶOFF'にリセットされていたキャパシタ１
４の上部ノード１７の電位は瞬時にＶON'に向けて１Ｖ
分充電される。その結果、ＶOFFにリセットされていた
出力ｂはＶONにセットされる。
【００４３】ノード１７の電位は、図１の回路では、出
力バッファ１６を介して光変調器２への入力信号ｂとな
り、図３の回路では、出力バッファ１６を介してパルス
化回路５への入力信号ｂとなるが、出力バッファ１６と
して１Ｖの入力でフル振幅動作する回路を用いることに
より、出力信号ｂは第１光パルスの受光によりフル振幅
にスイッチし、第２光パルス以降の入射によりキャパシ
タ１４が更に若干量充電された時にも一定のホールド電
圧ｂを光変調器２或いはパルス化回路５に供給し続け
る。
力バッファ１６を介して光変調器２への入力信号ｂとな
り、図３の回路では、出力バッファ１６を介してパルス
化回路５への入力信号ｂとなるが、出力バッファ１６と
して１Ｖの入力でフル振幅動作する回路を用いることに
より、出力信号ｂは第１光パルスの受光によりフル振幅
にスイッチし、第２光パルス以降の入射によりキャパシ
タ１４が更に若干量充電された時にも一定のホールド電
圧ｂを光変調器２或いはパルス化回路５に供給し続け
る。
【００４４】このホールド電圧ｂの一定性は、第１光パ
ルスのエネルギーが0.1 pJ以上の範囲で変動した場合に
も、同様の理由により維持される。また、ＭＳＭ−ＰＤ
の受光素子１１は入力偏波に無依存であるため、入力光
の偏波が変動した場合にも全く同じ動作が保証される。
ルスのエネルギーが0.1 pJ以上の範囲で変動した場合に
も、同様の理由により維持される。また、ＭＳＭ−ＰＤ
の受光素子１１は入力偏波に無依存であるため、入力光
の偏波が変動した場合にも全く同じ動作が保証される。
【００４５】以上説明したように、出力バッファ１６を
モノリシック集積した光伝導型サンプル／ホールド回路
は、0.1 pJの高感度で入力光パルス列の先頭パルスを検
出し、パケットの最終ビットを受光後リセットされるま
で、一定のホールド電圧を発生し続ける。この時、唯
一、先頭パルスのエネルギーが0.1 pJ以上であるという
条件が満たされていれば、入力光パルス列の強度、偏
波、ビットレート（パルス間隔）が如何なる設定であろ
うと、また、如何に変動しようと、出力信号ｂは同一波
形となる。
モノリシック集積した光伝導型サンプル／ホールド回路
は、0.1 pJの高感度で入力光パルス列の先頭パルスを検
出し、パケットの最終ビットを受光後リセットされるま
で、一定のホールド電圧を発生し続ける。この時、唯
一、先頭パルスのエネルギーが0.1 pJ以上であるという
条件が満たされていれば、入力光パルス列の強度、偏
波、ビットレート（パルス間隔）が如何なる設定であろ
うと、また、如何に変動しようと、出力信号ｂは同一波
形となる。
【００４６】［パルス化回路］図６は、ＣＲ（キャパシ
タと抵抗）型の微分回路を用いて構成したパルス化回路
５の具体的回路図である。５１はキャパシタ、５２は抵
抗、５３はＶＴの電源、５４は出力バッファである。キ
ャパシタ５１の容量Ｃと抵抗５２の抵抗値Ｒは、ＣＲの
積が所望の出力パルス時間幅となるように設定する。Ｃ
Ｒ回路を用いたパルス化回路においては、ホールド電圧
ｂの立ち上がり時とリセット（立ち下がり）時に逆極性
のパルス電圧が発生するが、立ち上がり時に発生する極
性のパルスのみ検出するように、出力バッファ５４ヘの
待機時の入力電圧値となる電源５３の電圧ＶＴ、およ
び、出力バッファ５４のしきい値を設定することによ
り、リセット時のパルス発生がないようにする（リセッ
ト時の誤動作を防ぐ）。
タと抵抗）型の微分回路を用いて構成したパルス化回路
５の具体的回路図である。５１はキャパシタ、５２は抵
抗、５３はＶＴの電源、５４は出力バッファである。キ
ャパシタ５１の容量Ｃと抵抗５２の抵抗値Ｒは、ＣＲの
積が所望の出力パルス時間幅となるように設定する。Ｃ
Ｒ回路を用いたパルス化回路においては、ホールド電圧
ｂの立ち上がり時とリセット（立ち下がり）時に逆極性
のパルス電圧が発生するが、立ち上がり時に発生する極
性のパルスのみ検出するように、出力バッファ５４ヘの
待機時の入力電圧値となる電源５３の電圧ＶＴ、およ
び、出力バッファ５４のしきい値を設定することによ
り、リセット時のパルス発生がないようにする（リセッ
ト時の誤動作を防ぐ）。
【００４７】図７は、論理回路を用いて構成した別の例
のパルス化回路５の具体的回路図である。５５，５６は
電気遅延線、５７はＮＯＴゲート、５８はＡＮＤゲー
ト、５９は出力バッファである。ホールド電圧ｂを２分
岐した後、一方はＮＯＴゲート５７に接続し論理反転し
て信号ｇとし、他方は論理反転せずに信号ｆとし、かつ
それら信号ｇ，ｆに互いに異なる遅延量を与えた上で、
２入力型のＡＮＤゲート５８に入力する。
のパルス化回路５の具体的回路図である。５５，５６は
電気遅延線、５７はＮＯＴゲート、５８はＡＮＤゲー
ト、５９は出力バッファである。ホールド電圧ｂを２分
岐した後、一方はＮＯＴゲート５７に接続し論理反転し
て信号ｇとし、他方は論理反転せずに信号ｆとし、かつ
それら信号ｇ，ｆに互いに異なる遅延量を与えた上で、
２入力型のＡＮＤゲート５８に入力する。
【００４８】図８に図７のパルス化回路５のタイミング
チャートを示す。この図８は、ホールド電圧ｂが論理
「high」となる時のものであり、この時は信号ｇが信号
ｆよりも遅れてＡＮＤゲート５８に入力するように遅延
量を電気遅延線５５，５６により決定する。ＡＮＤゲー
ト５８は、信号ｆとｇが共に「high」となる時のみ「hi
gh」を出力するため、信号ｆとｇの遅延差量に等しい時
間幅を持つパルス出力が得られる。このパルス出力を出
力バッファ５９を経てチップ外に取り出し、図３の光変
調器２’の制御用のパルス信号ｃとする。ホールド電圧
ｂを論理「Low」とするときは、信号ｆが信号ｇよりも
遅れるよう遅延量を決定すればよい。この論理回路を用
いたパルス化回路５においては、ＣＲ回路を用いた図６
に示した回路と異なり、リセット時のパルスは発生しな
いため、出力バッファ５９を無くすることも可能であ
る。
チャートを示す。この図８は、ホールド電圧ｂが論理
「high」となる時のものであり、この時は信号ｇが信号
ｆよりも遅れてＡＮＤゲート５８に入力するように遅延
量を電気遅延線５５，５６により決定する。ＡＮＤゲー
ト５８は、信号ｆとｇが共に「high」となる時のみ「hi
gh」を出力するため、信号ｆとｇの遅延差量に等しい時
間幅を持つパルス出力が得られる。このパルス出力を出
力バッファ５９を経てチップ外に取り出し、図３の光変
調器２’の制御用のパルス信号ｃとする。ホールド電圧
ｂを論理「Low」とするときは、信号ｆが信号ｇよりも
遅れるよう遅延量を決定すればよい。この論理回路を用
いたパルス化回路５においては、ＣＲ回路を用いた図６
に示した回路と異なり、リセット時のパルスは発生しな
いため、出力バッファ５９を無くすることも可能であ
る。
【００４９】なお、このパルス化回路５は、前記した光
伝導型のサンプル／ホールド回路１と共にＭＳＭとＦＥ
Ｔのモノリシック集積技術を用いて集積化してもよい
し、別チップとしてもよい。
伝導型のサンプル／ホールド回路１と共にＭＳＭとＦＥ
Ｔのモノリシック集積技術を用いて集積化してもよい
し、別チップとしてもよい。
【００５０】［光変調器］光変調器２，２’としては、
1.55μｍ波長帯用のＩｎＧａＡｓ／ＩｎＡｌＡｓのＭＱ
Ｗ（Multiple Quantum We11)を吸収層とする電界吸収型
の導波路変調器を用いた。これによれば、駆動電圧２Ｖ
で２０ｄＢの消光比と２０Ｇ b/sの変調帯域が得られ
る。ストライプの長さは１００μｍであり、光パルスが
変調器２，２’を通過するのに要する時間τ２は約１ps
の絶対値を持つが、その時間的変動は無視できる程小さ
くい。
1.55μｍ波長帯用のＩｎＧａＡｓ／ＩｎＡｌＡｓのＭＱ
Ｗ（Multiple Quantum We11)を吸収層とする電界吸収型
の導波路変調器を用いた。これによれば、駆動電圧２Ｖ
で２０ｄＢの消光比と２０Ｇ b/sの変調帯域が得られ
る。ストライプの長さは１００μｍであり、光パルスが
変調器２，２’を通過するのに要する時間τ２は約１ps
の絶対値を持つが、その時間的変動は無視できる程小さ
くい。
【００５１】［光遅延線］光遅延線３，４にＰＬＣを用
いることにより、遅延時間τ１の変動も無視できる程小
さく、出力光パルス信号ｅのタイミングは0.1 ps以下の
正確さで制御することができる。これは、２００Ｇ b/s
のシリアル光信号を処理するのに充分な正確さである。
いることにより、遅延時間τ１の変動も無視できる程小
さく、出力光パルス信号ｅのタイミングは0.1 ps以下の
正確さで制御することができる。これは、２００Ｇ b/s
のシリアル光信号を処理するのに充分な正確さである。
【００５２】［その他］なお、以上の説明では、1.55μ
ｍ波長帯用の材料を用いた回路構成を示したが、他の波
長帯用の材料を用いた回路素子ももちろん使用可能であ
る。また、光変調器２，２’として、半導体の電界吸収
による変調器の例を挙げたが、屈折率変調を用いた半導
体変調器、ＬＮ（リチウムナイオベート）変調器その他
の変調器も、もちろん使用可能である。また、ホールド
用キャパシタ１４の代わりに、出力バッファ１６の入力
容量を使用し、そのキャパシタ１４を省略することがで
きる。リセット用スイッチ１５は、受光素子１１と同様
なＭＳＭ−ＰＤに置換し、入力光パルス列から作成した
リセット用光パルスによりスイッチングさせたり、ある
いは常時接続の固定抵抗に置換することができる。
ｍ波長帯用の材料を用いた回路構成を示したが、他の波
長帯用の材料を用いた回路素子ももちろん使用可能であ
る。また、光変調器２，２’として、半導体の電界吸収
による変調器の例を挙げたが、屈折率変調を用いた半導
体変調器、ＬＮ（リチウムナイオベート）変調器その他
の変調器も、もちろん使用可能である。また、ホールド
用キャパシタ１４の代わりに、出力バッファ１６の入力
容量を使用し、そのキャパシタ１４を省略することがで
きる。リセット用スイッチ１５は、受光素子１１と同様
なＭＳＭ−ＰＤに置換し、入力光パルス列から作成した
リセット用光パルスによりスイッチングさせたり、ある
いは常時接続の固定抵抗に置換することができる。
【００５３】
【発明の効果】本発明によれば、高速な光パケット信号
から、パケットのビット利用効率を低減させることな
く、かつ、強度やパルス間隔等のフォーマットに対する
厳しい制限がなく、簡易な回路構成にて、正確なタイミ
ングで、ジッタのない単一光クロックパルス信号を発生
させることができる。
から、パケットのビット利用効率を低減させることな
く、かつ、強度やパルス間隔等のフォーマットに対する
厳しい制限がなく、簡易な回路構成にて、正確なタイミ
ングで、ジッタのない単一光クロックパルス信号を発生
させることができる。
【００５４】また、本発明によれば、高々数ビットのマ
ーカ領域をパケットの先頭に付加することにより、任意
のビットレートの光パケットに対応可能な単一光クロッ
クパルス発生回路を、応答速度の遅い光変調素子を用い
て構成することができる。唯一、先頭パルスのエネルギ
ーが一定値以上であるという条件が満たされていれば、
入力光パルス列の強度、偏波、ビットレート（パルス間
隔）が如何なる設定であろうと、また、如何に変動しよ
うと、安定した単一光クロックパルス信号を発生させる
ことができる。
ーカ領域をパケットの先頭に付加することにより、任意
のビットレートの光パケットに対応可能な単一光クロッ
クパルス発生回路を、応答速度の遅い光変調素子を用い
て構成することができる。唯一、先頭パルスのエネルギ
ーが一定値以上であるという条件が満たされていれば、
入力光パルス列の強度、偏波、ビットレート（パルス間
隔）が如何なる設定であろうと、また、如何に変動しよ
うと、安定した単一光クロックパルス信号を発生させる
ことができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態の単一光クロックパ
ルス発生回路の回路図である。
ルス発生回路の回路図である。
【図２】 図１の回路のタイミングチャートである。
【図３】 本発明の第２の実施形態の単一光クロックパ
ルス発生回路の回路図である。
ルス発生回路の回路図である。
【図４】 図３の回路のタイミングチャートである。
【図５】 サンプル／ホールド回路の回路図である。
【図６】 パルス化回路の回路図である。
【図７】 別の例のパルス化回路の回路図である。
【図８】 図７の回路のタイミングチャートである。
ａ：入力光パルス列、ｂ：サンプル／ホールド回路の出
力信号、ｃ：パルス化回路の出力信号、ｄ：入力光パル
ス列、ｅ：出力する単一光パルス、ｆ：ＡＮＤゲートへ
の入力、ｇ：ＡＮＤゲートへの論理反転された入力、Δ
Ｔ：第１光パルスと第２光パルスの間に設ける時間間
隔、τ１：制御された遅延量、τ２：光変調器を通過す
る時間 １：サンプル／ホールド回路、２，２’：光変調器、
３、４：光遅延線、５：パルス化回路、６：単一パルス
発生回路 １１：ＭＳＭ−ＰＤからなる受光素子、１２、１３：電
源、１４：ホールド用キャパシタ、１５：リセット用ス
イッチ、１６：出力バッファ、１７：キャパシタ１４の
上部ノード ５１：キャパシタ、５２：抵抗、５３：電源、５４：出
力バッファ ５５、５６：電気遅延線、５７：ＮＯＴゲート、５８：
ＡＮＤゲート、５９：出力バッファ
力信号、ｃ：パルス化回路の出力信号、ｄ：入力光パル
ス列、ｅ：出力する単一光パルス、ｆ：ＡＮＤゲートへ
の入力、ｇ：ＡＮＤゲートへの論理反転された入力、Δ
Ｔ：第１光パルスと第２光パルスの間に設ける時間間
隔、τ１：制御された遅延量、τ２：光変調器を通過す
る時間 １：サンプル／ホールド回路、２，２’：光変調器、
３、４：光遅延線、５：パルス化回路、６：単一パルス
発生回路 １１：ＭＳＭ−ＰＤからなる受光素子、１２、１３：電
源、１４：ホールド用キャパシタ、１５：リセット用ス
イッチ、１６：出力バッファ、１７：キャパシタ１４の
上部ノード ５１：キャパシタ、５２：抵抗、５３：電源、５４：出
力バッファ ５５、５６：電気遅延線、５７：ＮＯＴゲート、５８：
ＡＮＤゲート、５９：出力バッファ
フロントページの続き (72)発明者 竹ノ内 弘和 東京都千代田区大手町二丁目３番１号 日 本電信電話株式会社内 (72)発明者 鈴木 博之 東京都千代田区大手町二丁目３番１号 日 本電信電話株式会社内 Ｆターム(参考） 2H079 AA02 BA01 CA04 DA16 EA03 EA07 5K002 AA03 BA02 CA14 DA05
Claims (7)
- 【請求項１】先頭の第１光パルスが必ず「１」（High）
と規定された入力光パルス列を２分岐した光パルス列の
一方を他方に対して遅延し、該他方の光パルス列の前記
第１光パルスにより前記一方の光パルス列を変調し、前
記一方の光パルス列の前記第１光パルスのみを抽出し光
クロック用とすることを特徴とする単一光クロックパル
ス発生方法。 - 【請求項２】先頭の第１光パルスが必ず「１」（High）
と規定された入力光パルス列を２分岐した光パルス列の
一方を他方に対して遅延し、該他方の光パルス列の前記
第１光パルスを検出することにより１個の電気パルスを
発生し、該発生した電気パルスにより前記一方の光パル
ス列を変調し、前記一方の光パルス列の前記第１光パル
スのみを抽出し光クロック用とすることを特徴とする光
クロックパルス発生方法。 - 【請求項３】２分岐した光パルス列の一方の光パルス列
の先頭の第１光パルスの入力により所定の電圧値をサン
プルしホールドした信号を発生するサンプル／ホールド
回路と、前記２分岐した光パルス列の他方の光パルス列
を入力し前記サンプル／ホールド回路から出力する信号
により制御されて前記他方の光パルス列の先頭の第１光
パルスのみを透過させて抽出し光クロック用とする光変
調器と、を具備することを特徴とする単一光クロックパ
ルス発生回路。 - 【請求項４】２分岐した光パルス列の一方の光パルス列
の先頭の第１光パルスの入力により所定の電圧値をサン
プルしホールドした信号を発生するサンプル／ホールド
回路と、該サンプル／ホールド回路の出力信号の立ち上
がりを検出して１個の電気パルスを発生するパルス化回
路と、前記２分岐した光パルス列の他方の光パルス列を
入力し前記パルス化回路から出力する電気パルスにより
制御されて前記他方の光パルス列の先頭の第１光パルス
のみを透過させて抽出し光クロック用とする光変調器
と、を具備することを特徴とする単一光クロックパルス
発生回路。 - 【請求項５】請求項３又は４に記載の単一光クロックパ
ルス発生回路において、 前記サンプル／ホールド回路は、入力光パルス列を光−
電流変換する受光素子と、該受光素子で発生した光電流
を電荷としてホールドし出力電圧を発生するキャパシタ
とからなる光伝導型のサンプル／ホールド回路であるこ
とを特徴とする単一光クロックパルス発生回路。 - 【請求項６】請求項４又は５に記載の単一光クロックパ
ルス発生回路において、 前記パルス化回路は、ＣＲ型の微分回路からなることを
特徴とする単一光クロックパルス発生回路。 - 【請求項７】請求項４又は５に記載の単一光クロックパ
ルス発生回路において、 前記パルス化回路は、２分岐した入力電気信号の一方を
論理反転するＮＯＴゲートと、該ＮＯＴゲートの出力信
号と前記２分岐した入力電気信号の他方を入力する２入
力型のＡＮＤゲートと、該ＡＮＤゲートへの両入力に異
なった遅延を与える手段とから成ることを特徴とする単
一光クロックパルス発生回路。
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| JP2001237465A JP3752620B2 (ja) | 2000-08-16 | 2001-08-06 | 単一光クロックパルス発生方法および回路 |
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| JP2000-246602 | 2000-08-16 | ||
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005064870A (ja) * | 2003-08-12 | 2005-03-10 | Nippon Telegr & Teleph Corp <Ntt> | 光信号処理装置および光信号処理方法 |
| JP6077613B1 (ja) * | 2015-09-02 | 2017-02-08 | 日本電信電話株式会社 | 光トリガパルス発生器 |
-
2001
- 2001-08-06 JP JP2001237465A patent/JP3752620B2/ja not_active Expired - Fee Related
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