JP2002134471A - Etching method and etching apparatus - Google Patents

Etching method and etching apparatus

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JP2002134471A
JP2002134471A JP2000330826A JP2000330826A JP2002134471A JP 2002134471 A JP2002134471 A JP 2002134471A JP 2000330826 A JP2000330826 A JP 2000330826A JP 2000330826 A JP2000330826 A JP 2000330826A JP 2002134471 A JP2002134471 A JP 2002134471A
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etching
chamber
reference position
wafer
etching process
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Masahiro Kaida
昌宏 甲斐田
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Sony Corp
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Sony Corp
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Abstract

PROBLEM TO BE SOLVED: To suppress dispersion of the line width in etching of a multilayer film. SOLUTION: In an etching method, which is so arranged as to perform the etching treatment of a multilayer film by repeating the etching treatment plural number of times, next etching treatment is performed under the condition, that a last reference position θ1 with respect to a chamber of a semiconductor substrate which was used in the last etching, be readjusted to the next reference position θ2. When the worker is to perform etching treatment for two or more times, the position to the chamber of the wafer being the semiconductor substrate is changed. To be concrete, it is adjusted in the range of 180 deg.±30 deg. to the first position. Rotating the wafer 180 deg. and performing the next etching treatment can roughly offset the influence (the difference of etching rate within the chamber, or the difference in the line width by micro-loading effect) specific to the chamber being etched immediately prior. Accordingly, this can realize etching treatment which enables uniform line widths.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】この発明は、半導体基体を大
気中に出さずに、多層膜をエッチングするときのエッチ
ング方法およびエッチング装置に関する。詳しくは、異
なるエッチング処理を行うとき、チャンバー内における
半導体基体の載置位置を直前のエッチング処理時とは異
ならせることによって、そのチャンバーが持っている固
有のエッチング速度やマイクロローディングなどの影響
を回避して、均一なエッチング処理を実現したものであ
る。
The present invention relates to an etching method and an etching apparatus for etching a multilayer film without exposing a semiconductor substrate to the atmosphere. Specifically, when performing different etching processes, the position of the semiconductor substrate in the chamber is made different from that in the immediately preceding etching process, thereby avoiding the influence of the inherent etching rate and microloading of the chamber. Thus, a uniform etching process is realized.

【0002】[0002]

【従来の技術】半導体基体(ウェハー)を大気に出さな
いでウェハー表面に形成された多層膜をエッチングする
エッチング装置、特にドライエッチング装置が知られて
いる。エッチング処理する場合には、処理すべきウェハ
ーをチャンバー内に収納するが、このときウェハーに設
けられた基準面(あるいは基準点)がアライメント装置
内の基準面(あるいは基準点)に揃えられた状態で、チ
ャンバーに収納される。
2. Description of the Related Art An etching apparatus for etching a multilayer film formed on a wafer surface without exposing a semiconductor substrate (wafer) to the atmosphere, particularly a dry etching apparatus is known. When performing an etching process, a wafer to be processed is housed in a chamber. At this time, the reference surface (or reference point) provided on the wafer is aligned with the reference surface (or reference point) in the alignment apparatus. And stored in the chamber.

【0003】多層膜をドライエッチングする場合には、
同一のチャンバーを使用して行われる場合と、2つ以上
のチャンバーを使用して異なるエッチング処理ごとにチ
ャンバーを変えて行う場合とがある。同じチャンバーを
使用して複数回のエッチングを行う場合は別として、複
数のチャンバーを使用して異なるエッチング処理を行う
ときには、アライメント装置にウェハーを戻してアライ
メントし直してからエッチング処理を行っている。
When dry etching a multilayer film,
There are a case where the etching is performed using the same chamber and a case where the etching is performed using two or more chambers and the chamber is changed for each different etching process. Aside from the case where etching is performed a plurality of times using the same chamber, when performing a different etching process using a plurality of chambers, the wafer is returned to the alignment apparatus and alignment is performed again, and then the etching process is performed.

【0004】具体例を説明する。図8にはチャンバーA
とウェハー14との相対的な位置関係が示されている。
ウェハー14には基準面であるオリエンテーションフラ
ット(オリフラ)16が設けられている。このオリフラ
16を有するウェハー14は、図示しないアライメント
装置において装置の基準面、例えばx、yの基準軸(軸
面)に合わせ込まれる。
A specific example will be described. FIG. 8 shows chamber A
The relative positional relationship between the wafer and the wafer 14 is shown.
The wafer 14 is provided with an orientation flat (orientation flat) 16 which is a reference surface. The wafer 14 having the orientation flat 16 is aligned with a reference plane of the apparatus, for example, an x, y reference axis (axial plane) in an alignment apparatus (not shown).

【0005】アライメント装置の基準軸とチャンバーA
内の基準軸との関係が一致するものとすれば、図示のよ
うにオリフラ16がy−y軸と平行するように位置あわ
せが行われた状態で、このチャンバーA内に搬入され
る。この状態で第1回目のエッチング処理が行われ、例
えば最上層部に位置する膜がエッチングされる。
Reference axis of alignment apparatus and chamber A
If the relationship with the reference axis is the same, the orientation flat 16 is carried into the chamber A in a state where the orientation flat 16 is aligned so as to be parallel to the yy axis as shown in the figure. In this state, the first etching process is performed, for example, the film located at the uppermost layer is etched.

【0006】次に、第2回目のエッチング処理が別のチ
ャンバーBを使用して行われるときには、一度ウェハー
14をアライメント装置に戻して、基準面を再調整す
る。この場合においても図9のように、オリフラ16が
y−y軸と平行するように基準面の調整が行われる。し
たがって別のチャンバーBでのウェハー14との関係は
図9のようになる。別のチャンバーBでは最上層部に続
いて、その下層に存在する膜のエッチング処理が行われ
る。
Next, when the second etching process is performed using another chamber B, the wafer 14 is once returned to the alignment apparatus and the reference plane is readjusted. Also in this case, as shown in FIG. 9, the reference plane is adjusted so that the orientation flat 16 is parallel to the yy axis. Therefore, the relationship with the wafer 14 in another chamber B is as shown in FIG. In another chamber B, subsequent to the uppermost layer, an etching process is performed on a film existing thereunder.

【0007】[0007]

【発明が解決しようとする課題】上述したドライエッチ
ング装置の中には、図8のようにチャンバーAの一方、
この例では左側面12a側からチャンバーA内に所定の
反応ガスを導入(吸気)すると共に、エッチング処理に
よって生成された副生成物(カス)は一方の側面この例
では右側面12b側から排気されるようにしている。
In the above-mentioned dry etching apparatus, one of the chambers A as shown in FIG.
In this example, a predetermined reaction gas is introduced (inhaled) into the chamber A from the left side 12a, and a by-product (gas) generated by the etching process is exhausted from one side, in this example, the right side 12b. I am trying to.

【0008】このドライエッチング装置、特に反応性イ
オンエッチング装置(RIE:Reactive Ion Etching)
では、チャンバーA内に送り込まれた反応ガスは、チャ
ンバーA内に設けられた対向電極(図示はしない)より
飛び出したマイナス電子と反応して反応ガスがプラスイ
オン化する。そしてこのプラスイオンを高周波電源が印
加され自己バイアスが発生する下部電極上のウェハーの
面上に衝突させてエッチング処理(スパッタエッチング
処理)を行うようにしている。
[0008] This dry etching apparatus, particularly a reactive ion etching apparatus (RIE: Reactive Ion Etching).
In this case, the reaction gas sent into the chamber A reacts with negative electrons that fly out of a counter electrode (not shown) provided in the chamber A, and the reaction gas becomes positive ions. Then, an etching process (sputter etching process) is performed by colliding the positive ions with the surface of the wafer on the lower electrode where a self-bias is generated by applying a high frequency power supply.

【0009】このエッチング処理にあっては、チャンバ
ー固有のエッチング速度(エッチ・レート)やマイクロ
ローディングの問題によって、エッチング処理によって
形成される線幅にむらが生ずることが知られている。線
幅にむらが生ずる1つの理由はエッチング速度の問題で
ある。図8のように反応ガスの吸気側(上流側)と、そ
の排気側(下流側)とでは反応速度に遅速が生じ、一般
に排気側の方がエッチング速度が速く、吸気側に行くに
したがって遅くなる傾向にある。その結果としてエッチ
ング後の線幅にむら(ばらつき)が生じ、排気側が標準
値よりも細くなり過ぎ、吸気側が太めになる傾向が強
い。
In this etching process, it is known that the line width formed by the etching process becomes uneven due to the problem of the etching rate (etch rate) and the microloading inherent to the chamber. One reason for uneven line width is the problem of etching rate. As shown in FIG. 8, the reaction speed is slow on the intake side (upstream side) of the reaction gas and on the exhaust side (downstream side). Generally, the etching rate is higher on the exhaust side and becomes slower toward the intake side. Tend to be. As a result, unevenness (variation) occurs in the line width after etching, the exhaust side is too narrower than the standard value, and the intake side tends to be thicker.

【0010】また、エッチング面積の広狭によって、エ
ッチング処理後の副生成物(いわゆる残滓(カス))が
エッチングされた膜の側壁に付着したりする程度を示す
マイクロローディング効果にも差異が生ずる。排気流の
関係で、排気側は一般にマイクロローディング効果が少
なく、吸気側は多い。その結果、同じ線幅となるように
エッチング処理しても、吸気側での線幅は排気側の線幅
よりも広くなる傾向が強い。
[0010] In addition, the microloading effect, which indicates the extent to which by-products (so-called residues) after the etching process adhere to the side walls of the etched film, varies depending on the size of the etching area. Due to the exhaust flow, the exhaust side generally has less microloading effect and the intake side has more. As a result, even if the etching process is performed to have the same line width, the line width on the intake side tends to be wider than the line width on the exhaust side.

【0011】このようなチャンバー固有のエッチング速
度やマイクロローディング効果は、特に多層膜をエッチ
ング処理する場合に、その影響が強く現れる。図10を
参照して説明する。
Such an etching rate and a microloading effect inherent to the chamber have a strong influence particularly when a multilayer film is etched. This will be described with reference to FIG.

【0012】図10の例は、ポリシリコン(Polyと略
称)を電極層として使用するとき、ウェハーに形成され
た多層膜(例えばゲート電極用)の構成を示す。図10
Aにおいて、基体20の面上にはその全面に亘って酸化
膜であるSiO2膜22が形成され、その上面には電極層
としてのポリシリコン(ポリSi)膜24およびタング
ステンシリサイドWSi膜26が形成されている。タン
グステンシリサイド膜26はポリシリコン膜24を低抵
抗層とするためのものである。タングステンシリサイド
膜26の上面には、写真によるホトレジスト膜30を生
成するときの反射防止膜(BARC)28が形成されて
いる。
FIG. 10 shows an example of a multilayer film (for example, for a gate electrode) formed on a wafer when polysilicon (Poly) is used as an electrode layer. FIG.
In A, a SiO2 film 22 as an oxide film is formed on the entire surface of the substrate 20, and a polysilicon (polySi) film 24 and a tungsten silicide WSi film 26 as an electrode layer are formed on the upper surface thereof. Have been. The tungsten silicide film 26 is for making the polysilicon film 24 a low resistance layer. On the upper surface of the tungsten silicide film 26, an antireflection film (BARC) 28 for forming a photoresist film 30 by photography is formed.

【0013】このような多層膜構造の場合、この多層膜
を一挙にエッチング処理することはできないので、少な
くとも2回に分けてエッチング処理する。第1回目のエ
ッチング処理はBARC膜28のエッチングであり、第
2回目のエッチング処理は電極層23であるタングステ
ンシリサイド膜26とポリシリコン膜24の同時エッチ
ングである。
In the case of such a multilayer structure, since the multilayer film cannot be etched at once, the etching process is performed at least twice. The first etching process is for etching the BARC film 28, and the second etching process is for simultaneously etching the tungsten silicide film 26, which is the electrode layer 23, and the polysilicon film 24.

【0014】レジスト膜30の幅をWとしたとき、最初
のエッチング処理を行うと、図10Bのようになる。こ
のとき、エッチング速度の影響およびマイクロローディ
ング効果の影響により、ウェハー中央部のエッチング処
理後の線幅が標準の線幅Wであるときには、排気側の線
幅WbはWよりも例えば2ΔWだけ狭くなり、吸気側の
線幅Waは反対にWより例えば2ΔWだけ広くなる。こ
のようにマイクロローディング効果による副生成物が付
着した結果、吸気側の方が、その線幅が2ΔWだけ広く
なってしまう。広狭はほぼ同じ割合であるので、図10
Bのような結果となる。
When the width of the resist film 30 is W, the first etching process is performed as shown in FIG. 10B. At this time, due to the influence of the etching rate and the effect of the microloading effect, when the line width after the etching process at the center of the wafer is the standard line width W, the line width Wb on the exhaust side becomes smaller than W by 2ΔW, for example. On the contrary, the line width Wa on the intake side is wider than W by, for example, 2ΔW. As a result of the adhesion of the by-products due to the microloading effect, the line width on the intake side is increased by 2ΔW. Since the width is almost the same,
B results.

【0015】2回目のエッチング処理では図示しないレ
ジスト膜30と、エッチング処理されたBARC膜28
がそれぞれレジスト膜として作用するため、排気側では
線幅WbのBARC膜28を基準にして電極層23がエ
ッチングされ、吸気側では線幅がWaであるBARC膜
28を基準にして電極層23がエッチングされる。
In a second etching process, a resist film 30 (not shown) and an etched BARC film 28 are formed.
Each act as a resist film, the electrode layer 23 is etched on the exhaust side with reference to the BARC film 28 having the line width Wb, and the electrode layer 23 is formed on the intake side with reference to the BARC film 28 having the line width Wa. Etched.

【0016】その結果、排気側では標準の線幅Wよりも
狭い線幅Wbを基準にしてエッチングされるから、最終
的にエッチングされたときの電極層23の線幅Wdは、
標準線幅Wより4ΔWだけ細くなってしまう。
As a result, on the exhaust side, etching is performed with reference to a line width Wb smaller than the standard line width W, so that the line width Wd of the electrode layer 23 when finally etched is:
It becomes smaller by 4ΔW than the standard line width W.

【0017】これに対して、吸気側では標準の線幅Wよ
りも幅広の線幅Waを基準にしてエッチングされるた
め、最終的にエッチングされたときの電極層23の線幅
Wcは、標準線幅Wより4ΔWだけ太くなってしまう。
On the other hand, on the suction side, the etching is performed based on the line width Wa wider than the standard line width W, so that the line width Wc of the electrode layer 23 finally etched is smaller than the standard line width W. It becomes thicker by 4ΔW than the line width W.

【0018】因みに、線幅のばらつきを計測すると、標
準の線幅が0.23μmであるとき、最小線幅は0.2
24μmとなり、最大線幅は0.236μmとなった。
By the way, when the variation of the line width is measured, when the standard line width is 0.23 μm, the minimum line width is 0.2
24 μm, and the maximum line width was 0.236 μm.

【0019】このように多層膜構造のウェハーの場合に
は、エッチング回数が増えるだけ、線幅にむらが生じて
しまうことが判る。これは、図8に示すように最初のエ
ッチング処理でのウェハー14のアライメントと、2回
目のエッチング処理でのウェハー14のアライメントと
が全く同じであるから、エッチング回数が多くなるほ
ぼ、チャンバー固有の影響が強く現れることになるから
である。
As described above, in the case of a wafer having a multilayer structure, it can be seen that as the number of times of etching increases, the line width becomes uneven. This is because the alignment of the wafer 14 in the first etching process is exactly the same as the alignment of the wafer 14 in the second etching process, as shown in FIG. This is because the influence will appear strongly.

【0020】そこで、この発明はこのような従来の課題
を解決したものであって、特にエッチング回数が2回以
上に及ぶときには、直前のウェハーのアライメント調整
とは異なった角度に調整してエッチング処理を行うこと
で、チャンバー固有の影響を回避したドライエッチング
方法およびドライエッチング装置を提案するもので、こ
れによって多層膜構成であってもほぼ均一な線幅を得る
ことができる。
Therefore, the present invention solves such a conventional problem. In particular, when the number of times of etching is two or more, the angle of the etching process is adjusted to a different angle from the alignment adjustment of the immediately preceding wafer. By doing so, a dry etching method and a dry etching apparatus which avoid the influence peculiar to the chamber are proposed, whereby a substantially uniform line width can be obtained even in a multilayer film configuration.

【0021】[0021]

【課題を解決するための手段】上述の課題を解決するた
め、請求項1に記載したこの発明に係るエッチング方法
では、エッチング処理を複数回繰り返すことで、多層膜
のエッチング処理を行うようにしたエッチング方法にお
いて、直前にエッチングしたときに使用した半導体基体
のチャンバーに対する直前の基準位置θ1を、次の基準
位置θ2に再調整した状態で、次のエッチング処理を行
うようにしたことを特徴とする。
In order to solve the above-mentioned problem, in the etching method according to the present invention, the etching process of the multilayer film is performed by repeating the etching process a plurality of times. In the etching method, the next etching process is performed in a state where the immediately preceding reference position θ1 with respect to the chamber of the semiconductor substrate used at the time of the immediately preceding etching is readjusted to the next reference position θ2. .

【0022】請求項8に記載したこの発明に係るエッチ
ング装置では、半導体基体を搬送する搬送手段と、上記
半導体基体に設けられた基準位置に基づいて装置の基準
にセットするアライメント室と、このアライメント室で
整列された上記半導体基体を搬入してエッチング処理を
行うチャンバーとで構成され、2回以上のエッチング処
理を行うときには、上記アライメント室で上記半導体基
体の基準位置を直前の基準位置とは異なる基準位置に再
調整した状態でエッチング処理をおこなうようにしたこ
とを特徴とする。
According to an eighth aspect of the present invention, there is provided an etching apparatus for transporting a semiconductor substrate, an alignment chamber which is set to a reference of the apparatus based on a reference position provided on the semiconductor substrate, and A chamber for carrying in the etching process by loading the semiconductor substrate aligned in the chamber, and performing the etching process more than once, the reference position of the semiconductor substrate in the alignment chamber is different from the immediately preceding reference position. It is characterized in that the etching process is performed in a state where it has been readjusted to the reference position.

【0023】この発明では、2回以上エッチング処理を
行うときには、半導体基体であるウェハーのチャンバー
に対する位置を変更する。具体的には最初の位置に対し
て180°±30°の範囲で再調整する。ウェハーを1
80°回転させて次のエッチング処理を行うと、直前に
エッチング処理したチャンバーにおける固有の影響(チ
ャンバー内におけるエッチング速度の違いや、マイクロ
ローディング効果による線幅の差異)をほぼ相殺するこ
とができる。したがって均一な線幅をもったエッチング
処理を実現できる。
In the present invention, when the etching process is performed twice or more, the position of the semiconductor substrate wafer relative to the chamber is changed. Specifically, readjustment is performed within a range of 180 ° ± 30 ° with respect to the initial position. 1 wafer
When the next etching process is performed by rotating the film by 80 °, the influence inherent in the chamber that has been etched immediately before (difference in etching speed in the chamber and difference in line width due to the microloading effect) can be almost offset. Therefore, an etching process having a uniform line width can be realized.

【0024】[0024]

【発明の実施の形態】続いて、この発明に係るエッチン
グ方法およびエッチング装置の一実施形態を図面を参照
して詳細に説明する。この発明ではエッチングとして特
にドライエッチングを例にとって説明する。中でも反応
性イオンエッチングを実施の形態として説明する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, an embodiment of an etching method and an etching apparatus according to the present invention will be described in detail with reference to the drawings. In the present invention, dry etching will be particularly described as an example. Among them, reactive ion etching will be described as an embodiment.

【0025】図1はこの発明を適用できるドライエッチ
ング装置、特にチャンバーを1つだけ持っているシング
ルチャンバー式のドライエッチング装置40を示す。こ
のドライエッチング装置40は、ウェハーが収納された
カセット室42、ウェハーの基準位置を所望の位置に整
列させるアライメント室48およびエッチング処理を行
うチャンバー(チャンバーA)50で構成される。
FIG. 1 shows a dry etching apparatus to which the present invention can be applied, in particular, a single-chamber dry etching apparatus 40 having only one chamber. The dry etching apparatus 40 includes a cassette chamber 42 in which a wafer is stored, an alignment chamber 48 for aligning a reference position of the wafer at a desired position, and a chamber (chamber A) 50 for performing an etching process.

【0026】カセット室42には複数枚のウェハーが収
納され、また、ロードロック室44内には搬送手段(搬
送アーム)46が備えられ、カセット室42内のウェハ
ーはこの搬送アームによってロードロック室44内に引
き出されてから、このロードロック室44に隣接して設
けられたアライメント室48に搬入される。
A plurality of wafers are accommodated in the cassette chamber 42, and a transfer means (transfer arm) 46 is provided in the load lock chamber 44. The wafers in the cassette chamber 42 are loaded by the load arm into the load lock chamber. After being drawn out into 44, it is carried into an alignment chamber 48 provided adjacent to the load lock chamber 44.

【0027】アライメント室48ではウェハーに設けら
れた基準位置を、アライメント室48の基準位置(X、
Y軸)を基準にして調整される。詳細は後述する。基準
位置が調整されたウェハー(このときの調整後のアライ
メント室に対する基準位置をθ1とする)は、再び搬送
アーム46によってアライメント室48からロードロッ
ク室44まで搬出され、引き出されたウェハーはこのロ
ードロック室44を経由して、このロードロック室44
に連結されたチャンバー50内に搬入される。
In the alignment chamber 48, the reference position provided on the wafer is changed to the reference position (X,
(Y axis). Details will be described later. The wafer whose reference position has been adjusted (the reference position relative to the adjusted alignment chamber at this time is assumed to be θ1) is again unloaded from the alignment chamber 48 to the load lock chamber 44 by the transfer arm 46, and the unloaded wafer is loaded into this load chamber. Via the lock chamber 44, this load lock chamber 44
Is carried into the chamber 50 connected to the chamber 50.

【0028】チャンバー50には上下に電極(図示はし
ない)が配され、その下側の電極側にウェハーが載置さ
れる。下側の電極は高周波電源が印加されていて、マイ
ナスの自己バイアスが発生する。チャンバー50には吸
気口と排気口がそれぞれ設けられ、吸気口から反応ガス
が注入され、排気口からスパッタリング後の残滓が排気
される。
Electrodes (not shown) are arranged above and below the chamber 50, and a wafer is placed on the lower electrode side. High frequency power is applied to the lower electrode, and a negative self-bias is generated. The chamber 50 is provided with an intake port and an exhaust port, respectively. A reaction gas is injected from the intake port, and residues after sputtering are exhausted from the exhaust port.

【0029】チャンバー50の基準軸(X、Y軸)はア
ライメント室48の基準軸と同じであるものとすれば、
チャンバー50内に搬入されたウェハーは第1の基準位
置θ1の状態で収納されたことになる。そして、この第
1の基準位置θ1の状態でエッチング処理が行われる。
If the reference axes (X, Y axes) of the chamber 50 are the same as the reference axes of the alignment chamber 48,
The wafer carried into the chamber 50 is stored in the state of the first reference position θ1. Then, the etching process is performed in the state of the first reference position θ1.

【0030】エッチング処理が複数回に亘って実行され
るときには、このエッチング処理が終了すると一旦ウェ
ハーがアライメント室48に運び込まれてウェハーの基
準位置の再調整が行われる。次に行うエッチング処理時
に使用するウェハーの基準位置は、直前の基準位置θ1
とは異なった位置θ2に再調整される。
When the etching process is performed a plurality of times, when the etching process is completed, the wafer is once carried into the alignment chamber 48 and the reference position of the wafer is readjusted. The reference position of the wafer used at the time of the next etching process is the immediately preceding reference position θ1.
Is readjusted to a different position θ2.

【0031】基準位置が再調整されたウェハーは再びチ
ャンバー50に送り込まれて次のエッチング処理に備え
る。そして最後のエッチング処理が終了すると、ウェハ
ーは搬送アーム46を用いて再びカセット室42に収納
される。したがってこのカセット室42はエッチング処
理前のウェハーと、エッチング処理後のウェハーの双方
が収納されていることになる。
The wafer whose reference position has been readjusted is sent again into the chamber 50 to prepare for the next etching process. When the last etching process is completed, the wafer is stored again in the cassette chamber 42 by using the transfer arm 46. Therefore, the cassette chamber 42 accommodates both the wafer before the etching process and the wafer after the etching process.

【0032】図2は、チャンバーが複数存在するマルチ
チャンバー式のエッチング装置60の例であって、この
例では3つのチャンバー70,72,74がそれぞれロ
ードロック室44に連なって設けられている。そして第
1のチャンバー70で1回目のエッチング処理が行わ
れ、隣の第2のチャンバー72で2回目のエッチング処
理が行われ、最後のチャンバー74で3回目のエッチン
グ処理が行われるようになている。
FIG. 2 shows an example of a multi-chamber type etching apparatus 60 having a plurality of chambers. In this example, three chambers 70, 72, 74 are provided so as to be connected to the load lock chamber 44, respectively. Then, the first etching process is performed in the first chamber 70, the second etching process is performed in the adjacent second chamber 72, and the third etching process is performed in the last chamber 74. I have.

【0033】また図2の実施の形態では、ウェハーを収
納するカセット室が62,76と2つあり、一度に50
枚のウェハーをエッチングできる。アライメント室68
は1室だけである。
In the embodiment shown in FIG. 2, there are two cassette chambers 62 and 76 for accommodating wafers.
One wafer can be etched. Alignment room 68
Has only one room.

【0034】このマルチチャンバー式のエッチング装置
60にあっても、それぞれのチャンバー70,72,7
4にウェハーを搬入するときは、アライメント室68内
で直前に調整したウェハーのチャンバーに対する基準位
置を再調整して、つまり直前とは異なる基準位置に調整
して搬入することになる。
Even in the multi-chamber type etching apparatus 60, each of the chambers 70, 72, 7
When a wafer is loaded into the wafer 4, the reference position of the previously adjusted wafer with respect to the chamber in the alignment chamber 68 is readjusted, that is, adjusted to a reference position different from that immediately before the transfer.

【0035】さて、この発明では図3に示すように、ウ
ェハーの基準位置としてオリフラ116か、若しくは図
4に示すノッチ17を使用する。オリフラ16は基準線
(基準面)として機能し、ノッチ17は基準点として機
能する。
In the present invention, as shown in FIG. 3, the orientation flat 116 or the notch 17 shown in FIG. 4 is used as the reference position of the wafer. The orientation flat 16 functions as a reference line (reference plane), and the notch 17 functions as a reference point.

【0036】チャンバー50内に図示したX軸とY軸は
チャンバー50内の基準軸を示すものであり、この基準
軸はまた上述したアライメント室48内の基準軸(X、
Y軸)と同じである。
The X-axis and Y-axis shown in the chamber 50 indicate a reference axis in the chamber 50, and this reference axis is also the reference axis (X,
Y axis).

【0037】この例では、最初のエッチング処理(1回
目のエッチング処理)のとき、チャンバー50内に搬入
されたウェハー14の基準位置は、Y軸と平行するよう
に調整されているものとする。つまり、第1の基準位置
θ1は、θ1=0である。この第1の基準位置θ1のと
き、オリフラ16は反応ガスの吸気側と対向した状態に
あるものとする。
In this example, at the time of the first etching process (first etching process), it is assumed that the reference position of the wafer 14 carried into the chamber 50 is adjusted so as to be parallel to the Y axis. That is, the first reference position θ1 is θ1 = 0. At the first reference position θ1, the orientation flat 16 is assumed to be in a state of facing the intake side of the reaction gas.

【0038】次に、第2回目のエッチング処理のときに
再調整される基準位置(第2の基準位置θ2)は、 θ2=θ1+(180°±30°) に選ばれる。実施の形態では、 θ2=θ1+180° のように選んであり、そのときのチャンバー50とウェ
ハー14との関係を図示すると図5のようになる。つま
り、ウェハー14はチャンバー50に対して180°回
転した状態で搬入されて設置されたことになる。これに
よってオリフラ16は今度は排気側と対向するようにな
る。
Next, the reference position (second reference position θ2) to be readjusted in the second etching process is selected as follows: θ2 = θ1 + (180 ° ± 30 °). In the embodiment, θ2 = θ1 + 180 ° is selected, and the relationship between the chamber 50 and the wafer 14 at that time is shown in FIG. That is, the wafer 14 is loaded and installed while being rotated by 180 ° with respect to the chamber 50. As a result, the orientation flat 16 now faces the exhaust side.

【0039】さて、このようにエッチング処理ごとにウ
ェハーのチャンバー50に対する基準位置を変更したと
きのエッチング処理について図6以下を参照して詳細に
説明する。
Now, the etching process when the reference position of the wafer with respect to the chamber 50 is changed for each etching process will be described in detail with reference to FIG.

【0040】まず、対象となる多層膜としては図6Aの
ようなゲート電極用の多層膜を例示する。したがって、
多層膜の構造は図10Aで説明したように、3層構造
(ポリシリコン膜24、タングステンシリサイド膜2
6,BARC膜28)である。そして、図6Aのように
右側が排気側とする。
First, as a target multilayer film, a multilayer film for a gate electrode as shown in FIG. 6A is exemplified. Therefore,
As described with reference to FIG. 10A, the structure of the multilayer film is a three-layer structure (polysilicon film 24, tungsten silicide film 2).
6, BARC film 28). The right side is the exhaust side as shown in FIG. 6A.

【0041】第1回目のエッチング処理は従来と同じで
ある。エッチング装置としてドライエッチング装置、そ
のうち特に反応性イオンエッチング装置を使用した場合
には、反応ガスとしてはO2ガスが使用され、これがチ
ャンバー50内に注入される。そして反応後の副生成物
としてCO2ガスが排気される。
The first etching process is the same as the conventional one. When a dry etching apparatus, particularly a reactive ion etching apparatus, is used as the etching apparatus, an O 2 gas is used as a reaction gas, and the O 2 gas is injected into the chamber 50. Then, CO2 gas is exhausted as a by-product after the reaction.

【0042】この第1回目のエッチング処理は従来と同
じであるから、排気側の線幅Wbは標準の線幅Wよりも
狭くなり、吸気側の線幅Waは標準の線幅Wよりも広く
なる傾向にある。したがって図6Bのようになり、それ
ぞれの線幅は、 Wb<W<Wa のようになり、 Wa≒W+2ΔW Wb≒W−2ΔW である。したがって、第1回目のエッチング処理では線
幅にむらができている。
Since this first etching process is the same as the conventional one, the line width Wb on the exhaust side is smaller than the standard line width W, and the line width Wa on the intake side is wider than the standard line width W. Tend to be. Therefore, the result is as shown in FIG. 6B, and the respective line widths are as follows: Wb <W <Wa, and Wa ≒ W + 2ΔW Wb ≒ W−2ΔW. Therefore, in the first etching process, the line width is uneven.

【0043】次に、第2回目のエッチング処理に移る。
この場合には上述したようにウェハー14の基準位置を
θ1からθ2に再調整したのち、チャンバー50に搬入
することになる。したがって、図7Aに示すように、ウ
ェハー14はその排気側に線幅Waのレジスト膜30が
位置するように配置転換される。
Next, the process proceeds to the second etching process.
In this case, the wafer 14 is loaded into the chamber 50 after the reference position of the wafer 14 is readjusted from θ1 to θ2 as described above. Therefore, as shown in FIG. 7A, the wafer 14 is rearranged so that the resist film 30 having the line width Wa is positioned on the exhaust side.

【0044】この状態で2回目のエッチング処理が実行
される。この場合に使用される反応ガスはClガスとH
Brガス若しくはCF4ガスのみである。そのときの副
生成物はSiFxガスであって、これが排気口から排気
される。
In this state, a second etching process is performed. The reaction gas used in this case is Cl gas and H
It is only Br gas or CF4 gas. The by-product at that time is SiFx gas, which is exhausted from the exhaust port.

【0045】この第2回目のエッチング処理によって電
極層23は図7Bのようにエッチング処理される。つま
り、上述したチャンバー50における固有のエッチング
速度やマイクロローディング効果による影響によって、
排気側の線幅Wfは直前の線幅Waよりも狭くなるよう
にエッチングされ、逆に吸気側の線幅Weは直前の線幅
Wbよりも広くエッチングされる。
The electrode layer 23 is etched as shown in FIG. 7B by the second etching process. That is, due to the inherent etching rate in the chamber 50 and the effect of the microloading effect,
The line width Wf on the exhaust side is etched so as to be narrower than the immediately preceding line width Wa, and the line width We on the intake side is etched to be wider than the immediately preceding line width Wb.

【0046】その結果、吸気側に近い電極層23の線幅
Weは、 We≒Wb+2ΔW =(Wー2ΔW)+2ΔW =W となり、排気側に近い電極層23の線幅Wfは、 Wf≒Wa−2ΔW =(W+2ΔW)−2ΔW =W となる。その結果、レジスト膜30およびBARC膜2
8をそれぞれアッシングすれば、図7Cのように線幅が
ほぼ均一にエッチングされたウェハー14を得ることが
できる。因みに、線幅のばらつきを計測してみると、標
準の線幅が0.23μmであるとき、最小線幅も、最大
線幅もほぼこの標準線幅に近いことが判明した。
As a result, the line width We of the electrode layer 23 near the intake side is We ≒ Wb + 2ΔW = (W−2ΔW) + 2ΔW = W, and the line width Wf of the electrode layer 23 near the exhaust side is Wf ≒ Wa− 2ΔW = (W + 2ΔW) −2ΔW = W As a result, the resist film 30 and the BARC film 2
By ashing each of the wafers 8, it is possible to obtain a wafer 14 having a substantially uniform line width as shown in FIG. 7C. Incidentally, when the variation of the line width was measured, it was found that when the standard line width was 0.23 μm, the minimum line width and the maximum line width were almost close to the standard line width.

【0047】このようにウェハー14のチャンバー50
に対する基準位置を、エッチング処理の都度、所望の如
く再調整すれば、線幅のむらをなくし、ウェハー全体で
ほぼ均一な線幅を持ったエッチング処理を実現できる。
As described above, the chamber 50 of the wafer 14
By re-adjusting the reference position with respect to each time as desired each time the etching process is performed, the unevenness of the line width can be eliminated and the etching process having a substantially uniform line width can be realized over the entire wafer.

【0048】上述では、基準位置θ1とθ2の関係を、 θ2=θ1+180° としたが、完全にウェハーを反転させなくてもよい。実
験によれば、 θ2=θ1+(180°±30°) のように±30°程度まで、傾けた状態でエッチング処
理しても、線幅のばらつきは無視できる程度であった。
In the above description, the relationship between the reference positions θ1 and θ2 is θ2 = θ1 + 180 °, but the wafer need not be completely inverted. According to the experiment, the line width variation was negligible even when etching was performed in an inclined state up to about ± 30 ° such as θ2 = θ1 + (180 ° ± 30 °).

【0049】上述した実施の形態では図1に示すシング
ルチャンバー式のエッチング装置に適用したが、図2に
示すマルチチャンバー式のエッチング装置にこの発明を
適用する場合には、例えば1回目のエッチング処理は第
1のチャンバー70が使用され、2回目のエッチング処
理は第2のチャンバー72が使用されることになる。
In the above-described embodiment, the present invention is applied to the single-chamber type etching apparatus shown in FIG. 1. However, when the present invention is applied to the multi-chamber type etching apparatus shown in FIG. Uses the first chamber 70, and the second etching process uses the second chamber 72.

【0050】また、上述した実施の形態ではエッチング
装置として、反応性イオンエッチング装置(RIE)を
例示したが、この他に高密度プラズマエッチング装置な
どの反応性イオンエッチング装置に適用できるし、これ
らとは別タイプのエッチング装置(スパッタエッチング
装置など)にもこの発明を適用できる。
In the above embodiment, a reactive ion etching apparatus (RIE) is exemplified as an etching apparatus. However, the present invention can be applied to a reactive ion etching apparatus such as a high-density plasma etching apparatus. The present invention can also be applied to another type of etching apparatus (such as a sputter etching apparatus).

【0051】[0051]

【発明の効果】以上説明したようにこの発明では、エッ
チングの都度、半導体基体のチャンバーに対する相対位
置を変更したものである。
As described above, in the present invention, the position of the semiconductor substrate relative to the chamber is changed every time etching is performed.

【0052】これによれば、チャンバー固有のエッチン
グ速度やマイクロローディング効果などによる線幅への
影響を相殺することができるので、エッチング後の線幅
を半導体基体全面に亘って均一化できる特徴を有する。
According to this, since the influence on the line width due to the etching rate and the microloading effect inherent to the chamber can be offset, the line width after etching can be made uniform over the entire surface of the semiconductor substrate. .

【図面の簡単な説明】[Brief description of the drawings]

【図1】この発明に係るエッチング装置(シングルチャ
ンバー式)の説明図である。
FIG. 1 is an explanatory view of an etching apparatus (single chamber type) according to the present invention.

【図2】この発明に係るエッチング装置(マルチチャン
バー式)の説明図である。
FIG. 2 is an explanatory view of an etching apparatus (multi-chamber type) according to the present invention.

【図3】チャンバーとウェハーの相対位置関係(基準位
置)を示す図(その1)である。
FIG. 3 is a diagram (part 1) illustrating a relative positional relationship (reference position) between a chamber and a wafer.

【図4】ウェハーの他の例を示す平面図である。FIG. 4 is a plan view showing another example of the wafer.

【図5】チャンバーとウェハーの相対位置関係(基準位
置)を示す図(その2)である。
FIG. 5 is a diagram (part 2) illustrating a relative positional relationship (reference position) between a chamber and a wafer.

【図6】エッチング処理例を示す工程図(その1)であ
る。
FIG. 6 is a process diagram (part 1) illustrating an example of an etching process;

【図7】エッチング処理例を示す工程図(その2)であ
る。
FIG. 7 is a process diagram (part 2) illustrating an example of an etching process.

【図8】チャンバーとウェハーの相対位置関係(基準位
置)を示す図(その1)である。
FIG. 8 is a diagram (part 1) illustrating a relative positional relationship (reference position) between a chamber and a wafer.

【図9】チャンバーとウェハーの相対位置関係(基準位
置)を示す図(その2)である。である。
FIG. 9 is a diagram (part 2) illustrating a relative positional relationship (reference position) between the chamber and the wafer. It is.

【図10】エッチング処理例を示す工程図である。FIG. 10 is a process chart showing an example of an etching process.

【符号の説明】[Explanation of symbols]

40,60・・・エッチング装置、42,62,76・
・・カセット室、48,68・・・アライメント室、5
0,70,72,74・・・チャンバー、14・・・ウ
ェハー、16・・・・オリフラ、17・・・ノッチ
40, 60 ... etching device, 42, 62, 76
..Cassette chamber, 48, 68... Alignment chamber, 5
0, 70, 72, 74 ... chamber, 14 ... wafer, 16 ... orientation flat, 17 ... notch

Claims (12)

【特許請求の範囲】[Claims] 【請求項1】 エッチング処理を複数回繰り返すこと
で、多層膜のエッチング処理を行うようにしたエッチン
グ方法において、 直前にエッチングしたときに使用した半導体基体のチャ
ンバーに対する直前の基準位置θ1を、次の基準位置θ
2に再調整した状態で、次のエッチング処理を行うよう
にしたことを特徴とするエッチング方法。
1. An etching method in which a multilayer film is etched by repeating an etching process a plurality of times, wherein a reference position θ1 immediately before the semiconductor substrate used in the immediately preceding etching with respect to the chamber of the semiconductor substrate is set as follows. Reference position θ
An etching method characterized in that the next etching process is performed in a state where it has been readjusted to 2.
【請求項2】 上記多層膜は、電極を形成するための膜
であることを特徴とする請求項1記載のエッチング方
法。
2. The etching method according to claim 1, wherein the multilayer film is a film for forming an electrode.
【請求項3】 上記基準位置θ1に対して、次のエッチ
ング処理時にはこの基準位置θ1を所定角度だけ上記半
導体基体を回転させた基準位置θ2でエッチング処理を
行うようにしたことを特徴とする請求項1記載のエッチ
ング方法。
3. The method according to claim 1, wherein the etching process is performed at a reference position .theta.2 obtained by rotating the semiconductor substrate by a predetermined angle with respect to the reference position .theta.1 during the next etching process. Item 4. The etching method according to Item 1.
【請求項4】 上記次に使用する基準角度θ2は、 θ2=θ1+(180°±30°) に選定されたことを特徴とする請求項3記載のエッチン
グ方法。
4. The etching method according to claim 3, wherein the reference angle θ2 to be used next is selected as follows: θ2 = θ1 + (180 ° ± 30 °).
【請求項5】 上記多層膜は、3層構造であって、2回
のエッチング処理によって上記多層膜をエッチングする
ようにしたことを特徴とする請求項1記載のエッチング
方法。
5. The etching method according to claim 1, wherein the multilayer film has a three-layer structure, and the multilayer film is etched by two etching processes.
【請求項6】 上記エッチング処理は、1室以上のチャ
ンバーを使用して行うことを特徴とする請求項1記載の
エッチング方法。
6. The etching method according to claim 1, wherein the etching is performed using one or more chambers.
【請求項7】 上記エッチングは、ドライエッチングで
あることを特徴とする請求項1記載のエッチング方法。
7. The etching method according to claim 1, wherein said etching is dry etching.
【請求項8】 半導体基体を搬送する搬送手段と、 上記半導体基体に設けられた基準位置に基づいて装置の
基準にセットするアライメント室と、 このアライメント室で整列された上記半導体基体を搬入
してエッチング処理を行うチャンバーとで構成され、 2回以上のエッチング処理を行うときには、上記アライ
メント室で上記半導体基体の基準位置を直前の基準位置
とは異なる基準位置に再調整した状態でエッチング処理
をおこなうようにしたことを特徴とするエッチング装
置。
8. A transport means for transporting a semiconductor substrate, an alignment chamber for setting a reference of an apparatus based on a reference position provided on the semiconductor substrate, and a semiconductor substrate aligned in the alignment chamber. When performing two or more etching processes, the etching process is performed in a state where the reference position of the semiconductor substrate is readjusted to a reference position different from the immediately preceding reference position in the alignment chamber. An etching apparatus characterized in that:
【請求項9】 直前にエッチングしたときに使用した半
導体基体のチャンバーに対する直前の基準位置θ1を、
次の基準位置θ2に再調整するときには、次に使用する
基準角度θ2は、 θ2=θ1+(180°±30°) に選定されたことを特徴とする請求項8記載のエッチン
グ装置。
9. The immediately preceding reference position θ1 with respect to the chamber of the semiconductor substrate used at the time of etching immediately before
9. The etching apparatus according to claim 8, wherein when readjusting to the next reference position θ2, the reference angle θ2 to be used next is selected as follows: θ2 = θ1 + (180 ° ± 30 °).
【請求項10】 エッチング対象膜が多層膜であると
き、上記2回以上のエッチング処理を行うようにしたこ
とを特徴とする請求項8記載のエッチング装置。
10. The etching apparatus according to claim 8, wherein when the etching target film is a multilayer film, the etching process is performed two or more times.
【請求項11】 上記チャンバーは、シングルチャンバ
ー式若しくはマルチチャンバー式であることを特徴とす
る請求項8記載のエッチング装置。
11. The etching apparatus according to claim 8, wherein the chamber is a single-chamber type or a multi-chamber type.
【請求項12】 上記エッチングは、ドライエッチング
であることを特徴とする請求項8記載のエッチング装
置。
12. The etching apparatus according to claim 8, wherein said etching is dry etching.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004128079A (en) * 2002-09-30 2004-04-22 Speedfam Co Ltd Multistage local dry etching method for soi (silicon on insulator) wafer
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