JP2002108703A - キャッシュ制御装置及びプロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 キャッシュメモリ参照命令の実行より先行し
て起動してデータリプレースを行い、キャッシュミス時
のレーテンシを短縮する。 【解決手段】 ロードストアユニットのキャッシュリプ
レース制御において、第１キュー選択論理回路４１、第
２キュー選択論理回路４２、調停部４３とを備え、前記
第１キュー選択論理回路はキュー３１に格納された前記
キャッシュメモリへのアクセス命令を順次選択し、前記
第２キュー選択論理回路は、前記キャッシュメモリへの
前記アクセス命令において、前記キューに格納されてい
る未発行のアクセス命令を前記第１キュー選択論理回路
の選択に先行して選択し、前記調停部は前記第１キュー
選択論理回路が選択した前記アクセス命令と、前記第２
キュー選択論理回路が選択した前記先行アクセス命令と
を調停して、前記キャッシュメモリにアクセスを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータのマ
イクロプロセッサに関し、特に、メモリ参照命令の実行
より先行して起動してリプレースを行い、キャッシュミ
ス時のレーテンシの短縮することができるキャッシュ制
御装置及びプロセッサに関する。

【０００２】

【従来の技術】マイクロプロセッサでは、 命令順に処理
を行うインオーダー処理をパイプライン構成で動作させ
ている。そして、ソフトウエアに対しても、その命令は
インオーダーで実行完了が保証されており、ソフトウエ
アもそれを期待したインプリメントになっていた。

【０００３】近年、マイクロプロセッサでは、スーパー
スカラやレジスタリネーミング等の技術により命令間の
依存関係がない限り、命令順に捕われないで実行するア
ウトオブオーダー実行を行いつつ、ソフトウエアから見
ると順に完了しているように見せることが、実現されて
いる。メモリに関するリードやライトにおいても、同じ
ことが言える。しかし、別に考慮しなければならない点
がある。メモリのリードやライトには、 命令をデコード
しただけでは判断できない依存関係が、プログラムによ
って意図されるケースがある。

【０００４】ここで、次のように、２つ命令を含む２つ
の例を挙げて説明する。 例1)の場合 命令（1)で、d0をアドレスとするメモリをリードし、d1
にデータ格納し、命令（2)で、d1をアドレスとするメモ
リをリードし、d3にデータ格納するといものである。こ
れらの２つの命令には、命令（1)の結果を命令(2) で使
用している為、レジスタの依存関係がある。そこで、命
令（1)及び(2) の順番に命令発行すべきことがハードウ
エアで判断可能である。 例2)の場合 命令（3)では、d0をアドレスとするメモリをリードし、
d1にデータ格納し、命令（4)では、d2をアドレスとする
メモリをリードし、d3にデータ格納するというものであ
る。しかし、これらの命令（3)及び（4)間の順序につい
て、ハードウエアでは判断できないので、プログラムの
意図によって、順序保証の要否を決める必要がある。そ
こで、次のように、２つのケースＡ、Ｂが考えられる。 ケースＡ 命令（4)に到達したとき既に、２つのデータが変更され
ないことを保証されているなら、順序を変えて読み取っ
ても結果に代わりはない。 ケースＢ 命令（3)のデータが、命令（4)のデータの有効・無効を
示すフラグの意味であるなら、ケースＡとは異なってく
る。他のプロセッサが、命令（4)のデータをライトし、
後に命令（3)のデータに有効を示す値をライトした場合
に、本命令列の順序を変えて実行すると命令（4)のライ
トの前にデータをリードし、命令（3)のデータのライト
後のデータをリードし、結果として、有効と示されてい
るデータが古いという現象を引き起こす。

【０００５】この様に、 ケースＡは、順序について入替
え可能であるが、ケースＢは入替え不可となり、ハード
ウエアでは判断できない。判断できるのは、プログラマ
だけということになる。その為、従来はケースＢを想定
して、順番に制御する方式をとっていた。しかし、近年
は、ケースＡを想定し、順序保証を緩和し、ケースＢに
ついては、順序保証を要求する命令間に、順序保証の為
の専用命令をプログラマによってプログラム内に挿入し
ておき、ハードウエアは、その専用命令があるときに順
序保証するという方式がとられている。

【０００６】ここで、図１乃至図３を参照しながら、従
来に用いられているハードウエアのシステム構成につい
て説明する。図１には、コンピュータにおけるマイクロ
プロセッサとメモリとの関連部分について、その構成を
概略ブロックで示した。マイクロプロセッサは、プリフ
ェッチユニット１、命令発行ユニット２、リザベーショ
ンステーション３、ロードストアユニット４、各演算器
８１〜８３、そして、レジスタファイル９を含んでい
る。

【０００７】リザベーションステーション３には、複数
のキュー３１〜３４が用意されており、キュー３１は、
ロードストアユニット４に、そして、キュー３２〜３４
は、それぞれ各演算器８１〜８３に対応しており、キュ
ー３１〜３４から命令が供給される。マイクロプロセッ
サとシステムメモリ７との間に、一次キャッシュメモリ
５、二次キャッシュメモリ６及び一次命令キャッシュメ
モリ１０が設けられている。マイクロプロセッサは、ロ
ードストアユニット４を介して一次キャッシュメモリ５
に、更に二次キャッシュメモリ６にアクセスする。

【０００８】次に、図１の破線で囲んだ部分について、
より詳細を示す構成を、図２及び図３に示した。図２で
は、リザベーションステーション３のキュー３１とロー
ドストアユニット４を示している。そして、図３では、
一次キャッシュメモリ５を示したが、二次キャッシュメ
モリ６の概略も示した。

【０００９】キュー３１は、リング構造で制御され、格
納用のポインタレジスタとインオーダアクセス発行の為
に命令取りだし用のポインタによって制御され、ＦＩＦ
Ｏ構成をなしている。キュー３１のエントリは、「seri
al」「cmd 」「AV」「address 」「DV」「write data」
「RDY 」の各フィールドからなる。

【００１０】「serial」は、命令発行ユニットから発行
される全命令に付与されるシリアル番号である。ロード
ストア命令が完了するとき、完了通知の再にシリアル番
号が使用される。「cmd 」は、ロードとストアの区別な
ど、アクセスの種類や、アクセスサイズ等を示してい
る。「AV」は、アドレスの有効フラグである。「addres
s 」は、アクセス先のアドレスである。「DV」は、ライ
トデータの有効フラグである。「write data」は、ライ
トデータフィールドである。「RDY 」は、アクセスの状
態を示す。

【００１１】リザベーションステーション３には、キュ
ー３１のエントリへの格納を制御するための格納先選択
論理３５が備えられている。この格納先選択論理３５
は、ＦＩＦＯ構成をとっている。その格納先は、ポイン
タによって指し示される。命令発行ユニットから当キュ
ーに対して命令が投入されると、本ポインタが指すキュ
ーエントリに、「serial」と「cmd 」を格納し、「RDY
」の状態遷移を行う。

【００１２】アドレスの格納については、アドレスとシ
リアル番号の組合せで格納指示を受け、各キューのエン
トリでシリアル番号と「serial」フィールドの比較を行
い一致したエントリの「address 」フィールドに格納
し、「AV」をオンにするように制御する。ライトデータ
についても、「write data」フィールドと「DV」に対し
て同様な制御を行う。

【００１３】ロードストアユニット４には、キュー選択
論理４１があり、キュー３１から発行するエントリの選
択方針を決めている。ここでは、インオーダーの方針に
設定され、発行可能な古いものから選択するようになっ
ている。そして、一次キャッシュメモリ５に選択された
エントリが送出される。次に、図３に示された一次キャ
ッシュメモリ５の構成を説明する。

【００１４】一次キャッシュメモリ５は、通常、タグ部
５１とデータ部５２からなる。さらに、一次キャッシュ
メモリ５には、 リプレース制御部５３があり、リプレー
ス制御資源を４つ並列に動作させることができる。この
資源は、一次キャッシュメモリ５にアクセスした際のキ
ャッシュミスにより起動される。既に、リプレース起動
中のアドレスについて、後続のアクセスが発行された場
合には、リトライの指示を行う。

【００１５】ここで、キュー３１の「RDY 」フィールド
に格納されるアクセス状態の遷移について、図４を参照
して説明する。そのアクセス状態はＲＩＤＬ、ＲＷＴＡ
Ｄ、ＲＷＴＩ及びＲＷＴＲの４状態である。ＲＩＤＬ
は、本エントリにコマンドが無効か、アクセスの発行を
完了したことを示す。

【００１６】ＲＷＴＡＤは、本エントリのコマンドが有
効で、かつアクセスの為のアドレス計算完了（「AV」オ
ン）とライトならライトデータ（「DV」オン) を待ち合
わせている状態を示す。ＲＷＴＲは、本エントリのコマ
ンドが有効で、アクセス発行を待ち合わせている状態を
示す。

【００１７】ＲＷＴＲは、一次キャツシュからのリプラ
イを待ち合わせている状態を示す。そして、それらの状
態の遷移条件は、 図４の矢印の符号(A) 〜(B) に示すよ
うに、次の通りとなる。 (A) 命令発行ユニット２からのロードストア命令発行に
より、本キューエントリが選択された。 (B) アドレス計算されてAVオン（ライトならDVオン）と
なる。 (C) アクセスとして本キューエントリが選択され、一次
キャッシュにアクセス発行される。 (D) 発行したアクセスに対して、１次キャッシュよりリ
トライ応答を受ける。 (E) 発行したアクセスに対して、１次キャッシュより
「Valid miss」応答を受ける。

【００１８】次に、図５及び図６のフローチャートを参
照して、インオーダー制御におけるロードストアユニッ
ト４の動作と、一次キャッシュ５へのアクセス、リプレ
ース制御について説明する。図５及び図６のフローチャ
ートにおける処理は、 通常のロードストアの処理であ
る。先ず、命令発行ユニット２からロードストア命令が
発行される（ステップＳ１０１）。

【００１９】ロードストア命令が発行されると、リザベ
ーションステーション３の格納先選択論理３５の動作に
より、ロードストアをキュー３１に格納し（ステップＳ
１０２）、次いで、ロードストアのアドレスを計算する
（ステップＳ１０３）。アドレスの計算が終了したなら
ば（Ｙ）、ロード命令かストア命令かを区別して（ステ
ップＳ１０４）、ストア命令の場合（Ｎ）は、ストアデ
ータの計算終了を待ち合わせる（ステップＳ１０５）。

【００２０】この段階で、インオーダーに発行するため
に、アクセス待ちのキューエントリ間の新旧を判定し
て、もっとも古いエントリーを選ぶ（ステップＳ１０
６）。そこでは、既に発行済の命令で未完了のもがある
かが判定される。未完了のものがある場合（Ｎ）には、
その完了を待ち合わせる。未完了のものがない場合
（Ｙ）には、一次キャッシュ５へのアクセスを発行する
（ステップＳ１０７）。

【００２１】ここで、ロードストアユニット４と一次キ
ャッシュ５の階層が論理又は物理空間で構成され異なっ
ている場合には、一次キャッシュ５へのアクセスアドレ
スを論理アドレス又は物理アドレスへと変換しなければ
ならない。ところが、この変換においてエラーとなると
きがあるため、アクセスを発行した際に、アドレス変換
エラーであるかどうかが判断される（ステップＳ１０
８）。

【００２２】もし、変換エラーである場合（Ｙ）には、
エラー応答して終了する（ステップＳ１１８）。一方、
変換エラーでない場合（Ｎ）には、アクセスが発行され
るので、この一次キャッシュ５にアクセスされ、一次キ
ャッシュを索引し（ステップＳ１０９）、キャッシュヒ
ットであれば（Ｙ）、データ応答して（ステップＳ１１
７）、命令は、終了する。

【００２３】もし、キャッシュミスした場合（Ｎ）に
は、既にリプレースが起動されているか判定され（ステ
ップＳ１１０）、起動済であれば（Ｙ）、ステップＳ１
０６に戻り、ロードストアユニット４にリトライを指示
する。ロードストアユニット４では、新旧判定から再度
実行する。また、リトライ指示には、もう一つの要因が
ある。それは、一次キャッシュ５のリプレースの為の資
源枯渇である（ステップＳ１１１）。資源が枯渇してい
る場合（Ｙ）には、ステップＳ１０６に戻り、ロードス
トアユニット４にリトライを指示する。

【００２４】一方、資源が枯渇していない場合（Ｎ）に
は、二次キャッシュ６の索引を行う（ステップＳ１１
２）。ここで、二次キャッシュヒットであれば（Ｙ）、
データを一次キャッシュ５ヘ登録してから（ステップＳ
１１６）、データ応答し（ステップＳ１１７）、終了す
る。

【００２５】また、ステップＳ１１２で二次キャッシュ
ミスとなると（Ｎ）、メモリアクセスを起動する（ステ
ップＳ１１３）。メモリ７にアクセスしたとき、アクセ
スエラーとなっているかどうかが判断される（ステップ
Ｓ１１４）。もし、アクセスエラーである場合（Ｙ）に
は、エラー応答して終了する（ステップＳ１１８）。こ
のとき、キューのエントリにおいて、キャッシュステー
トを無効状態にしておく。

【００２６】アクセスエラーでなければ（Ｎ）、メモリ
７からデータを取り出し、二次キャッシュ６にデータ登
録する（ステップＳ１１５）。そして、更に、二次キャ
ッシュ６に登録されたデータを一次キャッシュ５にデー
タ登録する（ステップＳ１１６）。そこで、データ応答
して（ステップＳ１１７）、終了する。

【００２７】以上が、通常のインオーダー制御における
ロードストアの処理フローである。しかし、ミスレイテ
ンシを隠蔽する試みとして、従来より別の手段が考えら
れている。キャッシュミスを発生した場合に、次のキャ
ッシュミスのアドレスを予測し、キャッシュを検索し、
キャッシュミスであれば、リプレースを発生させるとい
うものである。この最も単純な予測の仕方は、キャッシ
ュミスの後では、次のキャッシュラインもミスすると予
測する方式である。

【００２８】この方式について、図７及び図８を参照し
ながら、その動作処理を説明する。この方式において
も、図１乃至図３のシステム構成が使われ、基本的な処
理フローは、図５及び図６に示したものと同様である。
そのため、図７には、図５に示した処理フローを省略し
て図示していない。ただ、図７に示した処理フローにお
いても、図６と同様のステップ部分については、同じス
テップ符号を示してある。

【００２９】図７の処理フローが図６と異なるところ
は、ステップＳ１１１でリプレース資源が枯渇している
かどうかが判断された後において、ステップＳ１１２の
二次キャッシュ６へのアクセスと同時に、次のミスアド
レスを予測して、次のキャッシュラインについてリプレ
ース制御を実行するようにしたことである。図７の処理
フローと同時に並列動作するラインリプレース制御の処
理フローについて、図８のフローを参照する。

【００３０】並列動作するラインリプレース制御におい
ても、基本的には、図７に示されたリプレース制御の処
理と同様である。図８に示したステップＳ２０１からス
テップＳ２０６までの各ステップは、図７に示したステ
ップＳ１１０からステップＳ１１６までの各ステップに
対応している。ただ、図７のリプレース制御の処理にお
いては、ステップＳ１１６で一次キャッシュ５にデータ
を登録した後、ステップＳ１１７でデータ応答している
のに対し、図８の並列動作するラインリプレース制御で
は、ステップＳ２０６において一次キャッシュ５にデー
タを登録すれば十分であり、その後に終了する。

【００３１】この様にすれば、一次キャッシュにおいて
連続してキャッシュミスする場合には、もう一つのアク
セスを想定し、次のラインについて予測してリプレース
制御されるので、キャッシュミスレイテンシを短縮でき
る。

【００３２】

【発明が解決しようとする課題】これまで、インオーダ
ー制御におけるリプレース制御の処理フローについて述
べたが、上述したケースＡ、ケースＢについて見ると、
インオーダー制御の場合には、両ケースともにハードウ
ェアはシリアライズして動作することになる。これは、
ハードウェアでこの両ケースの区別がつかない為であ
る。

【００３３】ところで、上述の各命令をアウトオブオー
ダー制御で動作させる場合には、基本的に、ケースＡを
基本として動作させることになる。ケースＢでアウトオ
ブオーダー制御で動作させる場合には、メンバー命令を
挿入することによって区別されなければならない。この
メンバー命令があるときだけ、インオーダー制御を行う
ことができる。

【００３４】つまり、メンバー命令によって、動作モー
ドを切り替えるという制御が必要となる。アウトオブオ
ーダ制御に性能の優位性があるものの、ケースＢの場合
のように、制御上２つの制御を切り換えるという複雑さ
を持つ。さらに、メンバー命令の挿入は、プログラムを
制限することになる。一方、インオーダー制御は、性能
面は劣るものの、制御が比較的簡単で、プログラムヘの
制限がないという特徴を持っている。

【００３５】また、図７及び図８を参照して上述した次
ラインリプレース起動を含むリプレース制御のように、
ミスレイテンシを隠蔽する試みが行われている。この次
ラインリプレース起動は、キャッシュミスを発生した場
合に、次のキャッシュラインもミスすると予測して、キ
ャッシュを検索し、ミスであれば、リプレース起動を発
生させているため、そのときどきのプログラムの特性を
まったく無視して行われることになる。アクセスがラン
ダムなアドレスに対して発生する場合は、逆効果になる
という欠点がある。

【００３６】従って、本発明は、インオーダー制御とア
ウトオブオーダ制御との両者の長所を有し、キャッシュ
ミス時のレイテンシを改善したリプレース制御を行うこ
とができ、プログラム制限のないインオーダー制御を目
的とする。

【００３７】

【課題を解決するための手段】以上の課題を解決するた
め、本発明では、コンピュータにおけるプロセッサにお
いて、キューのエントリに格納されたアクセス命令を選
択して発行する手段と、発行された前記命令によりキャ
ッシュメモリにアクセスする手段と、前記キャッシュメ
モリにアクセスし、キャッシュミスしたとき、次メモリ
へのアクセス命令を発行する手段と、前記次メモリにア
クセスして取得したデータを前記キャッシュメモリに登
録するデータリプレース制御手段と、前記アクセス命令
発行手段から前記アクセス命令が発行された後、前記キ
ャッシュメモリに先行してアクセスすることができる先
行アクセス手段とを備えるようにした。

【００３８】さらに、前記先行アクセス手段は、前記キ
ャッシュメモリに先行アクセスし、キャッシュミスした
とき、次メモリへのアクセス命令を発行でき、前記次メ
モリに先行アクセスして取得したデータを前記キャッシ
ュメモリに登録しデータリプレースを行い、前記次メモ
リへの前記先行アクセスがエラーとなった場合には、前
記先行アクセスを終了するようにした。

【００３９】また、本発明によれば、コンピュータにお
けるロードストアユニットのキャッシュ制御装置におい
て、少なくとも第１キュー選択論理回路と、第２キュー
選択論理回路と、調停部とを備え、前記第１キュー選択
論理回路は、命令発行ユニットからキューに格納された
前記キャッシュメモリへのアクセス命令について、順次
選択し、前記第２キュー選択論理回路は、命令発行ユニ
ットからキューに格納された前記キャッシュメモリへの
前記アクセス命令において、未発行のアクセス命令につ
いて前記第１キュー選択論理回路の選択に先行して選択
し、そして前記調停部は、前記第１キュー選択論理回路
が選択した前記アクセス命令と、前記第２キュー選択論
理回路が選択した前記先行アクセス命令とを調停して、
前記キャッシュメモリにアクセスを行うようにした。

【００４０】

【発明の実施の形態】本発明の実施形態について、図９
乃至図１６を参照して説明する。本実施形態では、メモ
リアクセスが何らかの条件を待ち合わせているとき、キ
ャッシュのヒット判定とキャッシュミス時のリプレース
動作の起動を行うための専用キャッシュアクセスを定義
して、メモリアクセスの正式な実行に先立ち、先行アク
セスを発行するように制御するようにした。もし、キャ
ッシュミスが発生すれば、正式な実行の条件成立よりも
前に、リプレース起動を行える。そして、アウトオブオ
ーダー制御の性能を持ち、プログラム制限のないインオ
ーダー制御を達成するものである。

【００４１】本実施形態は、上述した従来技術と同様
に、図１のコンピュータにおいて破線部分で示したハー
ドウエアのシステム構成に適用されるものである。ここ
では、同様のハードウエアを使用するため、そのシステ
ム構成の説明を省略する。図９は、回路資源についての
ブロック図を示し、本実施形態に係るリザベーションス
テーション３とロードストアユニット４のシステム構成
を示した。図９に示した構成は、図１のコンピュータに
おいて破線で示した部分内のリザベーションステーショ
ン３とロードストアユニット４を示している。

【００４２】リザベーションステーション３とロードス
トアユニット４は、従来技術を示す図２と同様であり、
同じ部分には同じ符号を付した。リザベーションステー
ション３は、キュー３１、キューヘの格納を制御する格
納先選択論理回路３５とを有し、図１のリザベーション
ステーション３と構成上の差異はないが、ロードストア
ユニット４については、図２の場合に比較して、アクセ
ス発行制御論理回路に、処理２用キュー選択論理回路４
２が追加されている。

【００４３】図９のキュー３１おいては、図２の従来に
おけるキュー３１のエントリフィールドに比較して、
「PRE 」の先行アクセスの状態を示すエントリフィール
ドが加えられていることが特徴である。その他、キュー
３１は、リング構造で制御され、格納用のポインタレジ
スタとインオーダアクセス発行の為に命令取りだし用の
ポインタによって制御され、ＦＩＦＯをなすこと、そし
て、「serial」「cmd 」「AV」「address 」「DV」「wr
ite data」及び「RDY 」の各フィールドがあることは、
図２の従来におけるキュー３１と同様であるので、ここ
ではそれらの説明を省略する。

【００４４】また、格納先選択論理回路３５について
も、図２の格納先選択論理回路３５と同様のものである
が、命令発行ユニット２から当キューに対して命令が投
入されると、本ポインタが指すキューエントリに、「se
rial」と「cmd 」を格納して、「PRE 」と「RDY 」の状
態遷移を行うようになっている。さらに、図２に示した
従来のロードストアユニット４では、キュー選択論理回
路４１のみが備えられているのに対し、本実施形態のロ
ードストアユニット４では、処理１用のキュー選択論理
回路４１の他に、処理２用のキュー選択論理回路４２を
備えたアクセス発行制御論理回路を有している点が異な
っている。

【００４５】ここで、アクセス発行には、アクセスと先
行アクセスの２種類が用意されている。アクセスは、通
常の本来的なのものであり、先行アクセスは、１次キャ
ッシュミスまたは、１次と２次キャッシュミスに先行し
てリプレースを起動する為のキャッシュ参照である。そ
れぞれのアクセスと先行アクセスにおいて、キュー３１
から発行すエントリの選択方針が異なる。アクセスは、
インオーダーの方針であるが、先行アクセスに対して
は、特にアクセス順について強い要請はなく、そのとき
に発行可能な、古いものを選択する方針である。そのた
め、ロードストアユニット４には、これらの方針に従う
２つの選択回路として、処理１キュー選択論理回路４１
と処理２キュー選択論理回路４２が備えられている。

【００４６】次に、ロードストアユニット４には、２つ
の選択回路で選ばれたものを調停する調停部４３があ
り、調停部４３を介して一次キャッシュメモリ５を参照
する。調停部４３では、処理１キュー選択論理回路４１
とキュー選択論理回路４２とで、同一クロックで２つの
アクセスが有効な場合に処理１キュー選択論理回路４１
のアクセスを選択する論理を持っている。

【００４７】さらに、図９では、一次キャッシュメモ
リ、二次キャッシュメモリについては図示してないが、
図３に示したと同様の一次キャッシュメモリ５、二次キ
ャッシュメモリ６がシステムメモリ７の間に接続されて
いる。そして、 二次キャッシュメモリ６では、４つのリ
プレース制御資源０〜３を並列に動作させることができ
る。これらの資源０〜３は、アクセスや先行アクセスに
おけるキャッシュミスにより起動される。

【００４８】既に起動中のアドレスに対して、後続のア
クセスが発行された場合は、リトライの指示が出され
る。一方、先行アクセスが発行された場合は、正常応答
を行い、無効データのまま正常応答する。先行アクセス
時のデータは無効である。ただ、４つのリプレース制御
資源０〜３の全てを先行アクセスに割り当てることは、
アクセスに対して資源枯渇を引き起こすので、先行アク
セスに割り当てを制限する。資源数ｎに対し、先行アク
セスで使用できる資源数ｍを、ｍ＜ｎのようにし、例え
ば、ｍ＝２と設定しておく。

【００４９】なお、先行アクセスで使用できる資源を制
限することにより、先行リプレースが受理されない可能
性が出てくるが、受理されない先行リプレースに対して
は、再度のアクセス要求を生成するようにしておけば対
処することができる。次に、キュー３１のエントリフィ
ールド「PRE 」で取り得る先行アクセスにおける状態に
ついて、図１０を参照して説明する。

【００５０】先行アクセスの状態を示す「PRE 」につい
ては、以下の４状態がある。ＰＩＤＬは、本エントリに
コマンドが無効か、先行アクセスの発行を完了したこと
を示す。ＰＷＴＡは、本エントリのコマンドが有効で、
かつ先行アクセスの為のアドレス計算完了（「AV」オ
ン) を待ち合わせている状態を示す。

【００５１】ＰＷＴＩは、本エントリのコマンドが有効
で、先行アクセス発行を待ち合わせている状態を示す。
ＰＷＴＲは、一次キャッシュからのリプライを待ち合わ
せている状態を示す。これらの状態についての遷移条件
は、図１０の矢印(a) 〜(f) に示され、次の通りであ
る。 (a) 命令発行ユニットからのロードストア命令発行によ
り、本キューエントリが選択された。 (b) 「AV」フラグがオンになった。 (c) 先行アクセスとして本キューエントリが選択され、
一次キャッシュに発行された。 (d) 発行した先行アクセスに対して、１次キャッシュよ
りリトライ応答を受けた。 (e) 発行した先行アクセスに対して、１次キャッシュよ
りvalid 応答を受けた。 (f) 「RDY 」がＲＩＤＬに遷移した（アクセスの発行が
成功した為、もはや先行アクセスが不要になった）。

【００５２】次に、本実施形態におけるリプレース制御
におけるアクセスと先行アクセスを発行するインオーダ
ー制御の動作フローを、図１１及び図１２のフローチャ
ートを参照して、説明する。ここで、上述したように、
本実施形態によるリプレース制御においては、キャッシ
ュメモリへの本来のアクセスと、１次キャッシュミスま
たは、１次と２次キャッシュミスに先行してリプレース
を起動する為に先行して発行される先行アクセスとが用
意されているが、この本来のアクセス発行時のリプレー
ス制御についての動作フローは、図５及び図６に示した
動作フローと変わるところがない。そのため、図１１に
おいては、同様のステップに対しては、同じ符号を付し
た。そして、図１１のステップＳ１０７の次は、図６の
ステップＳ１０８に続くものである。

【００５３】先ず、命令発行ユニット２からロードスト
ア命令が発行される（ステップＳ１０１）。ロードスト
ア命令が発行されると、リザベーションステーション３
の格納先選択論理回路３５の動作により、ロードストア
をキュー３１に格納し（ステップＳ１０２）、次いで、
ロードストアのアドレスを計算する（ステップＳ１０
３）。

【００５４】ここで、このアドレスの計算が終了した時
点で（Ｙ）、動作処理フローは、２つの処理に分かれ、
並行して動作するようになっている。つまり、本来のア
クセスに対する処理１と、本実施形態の特徴である先行
アクセス起動のために新規に設けた処理２である。処理
１では、アドレスの計算が終了したならば（Ｙ）、ロー
ド命令かストア命令かを区別して（ステップＳ１０
４）、ストア命令の場合（Ｎ）は、ストアデータの計算
終了を待ち合わせる（ステップＳ１０５）。これ以降の
ステップは、図５及び図６に示された各ステップと同様
であるので、その説明を省略する。

【００５５】一方、処理２では、処理１と並行して行な
われるため、処理１により既に本来のアクセスが起動さ
れているかどうかがはんだんされる（ステップＳ３０
１）。既にそのアクセスが起動されている場合（Ｙ）に
は、処理２を実施する必要がないため、処理２を終了す
る。もし、そのアクセスが起動されていなければ
（Ｎ）、先行アクセスを保留しているエントリ中で最古
のものを選ぶ（ステップＳ３０２）。最古でない場合に
は（Ｎ）、発行を見合わせて、ステップＳ３０１に戻
る。

【００５６】最古である場合（Ｙ）、先行アクセスの発
行を試みる（ステップＳ３０２）。そこで、発行された
先行アクセスと本来のアクセスの調停を行う必要があ
る。その調停は、ロードストアユニット４の調停部４３
で行われる（ステップＳ３０３）。調停の方針では、そ
れらが競合した場合（Ｙ）には、本来のアクセスが優先
される。そのため、先行アクセスは見合わせられ、ステ
ップＳ３０１に戻る。

【００５７】見合わせた先行アクセスは再試行される。
再試行は、該当する本来のアクセスが起動済か否かの判
定まで戻って行われる。先行アクセスが調停の結果発行
できた場合（ステップＳ３０３のＮ）は、先行アクセス
が発行される（ステップＳ３０４）。ここで、キャッシ
ュメモリの階層上の問題で、一次キャッシュ５へのアク
セスアドレスを論理アドレス又は物理アドレスへと変換
しなければならないが、この変換においてエラーとなる
ときがあるため、先行アクセスを発行した際に、アドレ
ス変換エラーであるかどうかが判断される（ステップＳ
３０５）。

【００５８】もし、変換エラーである場合（Ｙ）には、
その先行アクセスを終了する。一方、変換エラーでない
場合（Ｎ）には、先行アクセスが発行され、一次キャッ
シュ５にアクセスされる。そして、一次キャッシュ５を
索引する（ステップＳ３０６）。このとき、キャッシュ
ヒットした場合（Ｙ）には、一次キャッシュ５にデータ
が登録されており、問題ないので、処理２を終了する。

【００５９】先行アクセスが発行されて一次キャッシュ
５を索引したとき、キャッシュミスした場合には
（Ｎ）、既に、リプレースが起動されているかどうかが
確認される（ステップＳ３０７）。既に、リプレースが
起動されている場合（Ｙ）には、この先行アクセスは必
要がないので、処理２を終了する。もし、リプレースが
起動されてない場合（Ｎ）には、リプレース用資源の枯
渇を判定する（ステップＳ３０８）。リプレース用資源
が枯渇している場合（Ｙ）には、前述した再試行を行う
ため、ステップＳ３０１に戻る。

【００６０】リプレース用資源が枯渇していない場合
（Ｎ）には、２次キャッシュ６を索引する（ステップＳ
３０９）。もし、ここで、キャッシュヒットした場合
（Ｙ）には、二次キャッシュ６のデータを、一次キャッ
シュ５にデータ登録して（ステップＳ３１３）、処理２
を終了する。ところが、ステップＳ３０９で、二次キャ
ッシュミスをした場合（Ｎ）には、システムメモリ７に
アクセスを起動する（ステップＳ３１０）。

【００６１】そして、メモリ７にアクセスしたとき、ア
クセスエラーとなっているかどうかが判断される（ステ
ップＳ３１１）。もし、アクセスエラーである場合
（Ｙ）には、そのまま終了する。ここで、アクセスエラ
ーでなければ（Ｎ）、システムメモリ７からデータを取
り出し、二次キャッシュ６にデータ登録する（ステップ
Ｓ３１２）。さらに、一次キャッシュ５にデータ登録し
て（ステップＳ３１３）、処理２を終了する。

【００６２】この様に、先行アクセスが本来のアクセス
と並行して起動されるようになっているので、処理１
で、あるアクセスがキャッシュミスした場合に、後続の
アクセスに対しては、処理２で先行してリプレースさ
れ、キャッシュヒットすることになる。また、あるアク
セスが完了した後においては、後続のアクセスが再実行
され、処理１では、キャッシュヒットするか、既にリプ
レース起動済状態となっている。

【００６３】なお、リプレース起動動作の結果、アクセ
スは完了させないようにしておく。待ち合わせ条件が解
除されたときに正式にアクセス発行するようにし、その
アクセスに正式に応答することで、順序を保つことがで
きる。正式な発行はあくまで、インオーダーに実施する
必要がある。正式な命令発行が順調にヒットしている間
はキャッシュのバンド幅を高いレベルで使用しているの
で、先行アクセスは、かえってキャッシュのバンド幅を
浪費してしまう。そのため、先行アクセスは、キャッシ
ュミスを発生し、応答を待ち合わせている時間を利用し
て、発行するようにする。

【００６４】また、以上の本実施例における処理フロー
では、処理１と処理２のアクセスを排他的に行う場合に
ついて説明したが、一次キャッシュ５のＴＡＧ部５１を
多ポート化、あるいは、アドレスでハッシングして仮想
的に多ポート化することによって、調停部４３の調停や
処理フローに様々なバリエーションを持たせることがで
きる。

【００６５】次に、図１１及び図１２に示した処理フロ
ーによるアクセスんの具体例について、図１３乃至図１
５に、そのタイミングを、種々のケースに分けて図示し
た。図１３乃至図１５では、アドレス計算の完了タイミ
ングＡ）、命令発行ユニット２の命令発行タイミング
Ｂ）、キュー３１の「RDY 」のキューエントリの状態の
変遷Ｃ）及びＤ）、「PRE 」のキューエントリの状態の
変遷Ｅ）及びＦ）そして一次キャッシュ５の動作タイミ
ングＧ）を示しており、横軸は、クロック単位で表して
ある。

【００６６】これらの図では、２つの連続ロードld1 、
ld2 の場合を示しており、「RDY 」及び「PRE 」のキュ
ーエントリは、それぞれ０、１を用いており、図中にお
いては、Ｃ）及びＤ）、Ｅ）及びＦ）に対応している。
図１３では、アドレス計算の後、インオーダー制御が完
了し、かつ連続ヒットしたケースを示している。

【００６７】命令発行ユニット２からロード命令ld1 、
ld2 が発行されると、キューエントリの状態は、「RDY
」では、ld1 、ld2 に対応して、ＲＷＴＡＤの状態
が、エントリ０と１に、それぞれ１クロックずれたタイ
ミングで設定され、「PRE 」についても、同様に、１ク
ロックずれたタイミングで、それぞれＰＷＴＡがキュー
エントリ０と１に設定される。

【００６８】ld1 、ld2 について、アドレス計算が順に
完了したとき、「RDY 」のエントリ０と１の状態をそれ
ぞれ１クロックずれたタイミングでＲＷＴＩに遷移させ
る。このＲＷＴＩに遷移したタイミングで、ld1 、ld2
の一次キャッシュへのアクセスが順に発行される。この
後、「RDY 」キューエントリ０と１は、ＲＷＴＲに遷移
する。

【００６９】次いで、一次キャッシュで索引が行われ、
キャッシュヒットすれば、データ応答を行う。一方、
「PRE 」では、ld1 、ld2 のアドレス計算が完了したタ
イミングで、ＰＷＴＡからＰＷＴＩに遷移しているが、
ld1 、ld2 の一次キャッシュへのアクセスにおいてキャ
ッシュヒットしているために、先行アクセスが発行され
るタイミングがない。

【００７０】また、図１４では、アドレス計算の後、ア
ウトオブオーダー制御が完了し、かつ連続ヒットしたケ
ースを示している。図１４のタイミング表示の仕方は、
図１３の場合と同様である。ただ、図１３では、インオ
ーダーのため、ld1 、ld2 のアドレス計算は連続して完
了したが、図１４では、アウトオブオーダーであるた
め、ld1 とld2 のアドレス計算の完了のタイミングが異
なり、ld1 の計算完了より、ld2 の計算完了の方が数ク
ロック分早いタイミングとなっている。

【００７１】先ず、命令発行ユニット２からロード命令
ld1 、ld2 が発行されると、キューエントリの状態は、
ld1 、ld2 に対応して、「RDY 」では、ＲＷＴＡＤが、
そして、「PRE 」についても、同様に、ＰＷＴＡがキュ
ーエントリ０と１に設定される。ld2 のアドレス計算が
完了したタイミングで、ld2 に対応する「RDY 」のキュ
ーエントリ１の状態をＲＷＴＡＤからＲＷＴＩに遷移す
る。このとき、先行アクセスを並行して起動するように
なっているので、「PRE 」のキューエントリ１の状態
も、ＰＷＴＡＤからＰＷＴＩに遷移する。さらに、先行
アクセスのための一次キャッシュ５へのアクセスが発行
され、索引の結果としてキャッシュヒットする。

【００７２】ただ、ここで、このヒットは先行アクセス
によるものであるので、データ応答する必要がない。そ
こで、例えば、リードアクセスの場合、発行元が、デー
タ応答しない、あるいは、ヒットしたデータの使用を無
視するようにしてもよく、そのための専用コマンドを用
意してあってもよい。さらに、この場合、キャッシュ制
御によって、応答又はデータ転送を抑止することもでき
る。また、ライトアクセスの場合についても、リードア
クセスの場合と同様に、データ応答が行われないように
することができる。

【００７３】次に、ld2 に遅れてld1 のアドレス計算が
完了すると、ld1 に対する「RDY 」のキューエントリ０
の状態が、ＲＷＴＡＤからＲＷＴＩに遷移し、一次キャ
ッシュ５へのアクセスが発行される。このアクセスが発
行された後には、調停部４３によって、先行アクセスは
禁止される。ld1 による一次キャッシュ５へのアクセス
が発行されると、索引の結果としてキャッシュヒットし
てデータ応答する。そこで、ld1 に対する「RDY 」のキ
ューエントリ０の状態が、ＲＷＴＩからＲＷＴＲに遷移
するタイミングで、待たされていたld2 による一次キャ
ッシュ５へのアクセスが発行され、そして、索引の結果
としてキャッシュヒットしてデータ応答する。さらに、
ld2 に対応する「RDY」のキューエントリ１の状態は、
ＲＷＴＩからＲＷＴＲに遷移する。

【００７４】一方、ld1 に対する「PRE 」のキューエン
トリ０では、ld1 のアドレス計算が完了し、その状態が
ＰＷＴＡからＰＷＴＩに遷移されても、ld1 のアクセス
が起動されているので、先行アクセスは起動されない。
図１４のケースの場合、アドレスが先行して判明してい
る為、先行アクセスが可能となったことが示されたが、
キャッシュヒットの為、結果的にはそのヒットは不要で
あった。しかし、この不要アクセスは、本来のアクセス
の空きをついて発行するものなので、性能面でのデメリ
ットにはならない。

【００７５】次に、図１５では、アドレス計算の後、イ
ンオーダー制御が完了し、かつ連続キャッシュミスした
ケースを示している。図１５のタイミング表示の仕方
は、図１３又は図１４の場合と同様である。ld1 及びld
2 のアドレス計算が完了するまでは、図１３に示したケ
ースのタイミングと同様である。

【００７６】しかし、図１５のケースでは、ld1 のアド
レス計算が完了したタイミングで、ld1 の一次キャッシ
ュ５へのアクセスが発行されるが、一次キャッシュ５の
索引の結果、キャッシュミスとなってしまう。このた
め、さらに、二次キャッシュ６へのアクセスが発行され
る。また、ld1 に続いてld2 のアドレス計算が完了する
と、ld2 の一次キャッシュ５へのアクセスが発行され
る。このときには、ld1 のアクセスは、キャッシュミス
となっており、リプレースが起動済であるため、ロード
ストアユニット４にリトライの指示が出される。

【００７７】しかし、ld2 に対しては、リトライの指示
であり、調停部４３の調停により、先行アクセスを起動
することが可能である。そこで、ld2 の先行アクセスが
発行され、一次キャッシュ５を索引するが、ここでも、
キャッシュミスとなり、さらに、二次キャッシュ６への
アクセスが発行される。一方、前に、ld1 の二次キャッ
シュ６へのアクセス発行に対応して、キャッシュヒット
すると、そこで、一次キャッシュ５にデータ登録し、デ
ータ応答が行われる。このタイミングで、ld2 の一次キ
ャッシュ５へのアクセスが発行され、ld2 に対する「RD
Y 」のキューエントリ１の状態は、ＲＷＴＩからＲＴＷ
Ｒに遷移する。しかし、まだ、このタイミングでは、ld
2 の二次キャッシュ６へのアクセスが起動中であるた
め、ld2 の一次キャッシュ５へのアクセスに対して、ロ
ードストアユニット４にリトライの指示が出される。

【００７８】ここで、前に起動中であったld2 の二次キ
ャッシュ６へのアクセスにおいて、キャッシュヒットし
たときには、このヒットしたデータを一次キャッシュ５
に登録する。このときには、データ応答を行わない。例
えば、リードアクセスの場合、リプレースを行うが、キ
ャッシュ制御によって、応答又はデータ返答を抑止する
ことができ、専用コマンドによってそれらを抑止するよ
うにしてもよい。また、ライトアクセスの場合も、キャ
ッシュ制御により、ライト又は応答を抑止すことがで
き、専用コマンドによってそれらを抑止するようにして
もよい。

【００７９】次に、このリトライの指示が出されたと
き、ld2 に対する「RDY 」のキューエントリ１の状態
が、ＲＴＷＲからＲＴＷＩに遷移し、ld2 の一次キャッ
シュ５へのアクセス発行が行われる。そして、ld2 の先
行アクセスで、一次キャッシュ５へのデータ登録が完了
しているので、そのアクセス発行により、一次キャッシ
ュ５を索引してデータ応答を行うことができる。

【００８０】図１５のケースでは、ld1 がキャッシュミ
スしており、ld2 は、ld1 のデータ登録の完了を待ち合
わせている。しかし、そのバックグラウンドでは、先行
アクセスが発行されており、二次キャッシュへのアクセ
スが並行して行われることが示されている。以上におい
て、本実施形態について説明してきたが、本実施形態の
制御と、インオーダー制御及びアウトオブオーダ制御と
について、前述のケースＡ及びＢの場合の例について、
それらの動作を比較する。これらの概略を、図１６に纏
めて示した。

【００８１】図１６中の線図について、横軸は時間を表
している。例えば、この線図の意味を、インオーダー制
御のケースＡで説明すると、ロードストアユニット４か
ら命令ａ１が発行されると、一次キャッシュ５にアクセ
スｂ１する。そして、ここでキャッシュミスとなると、
二次キャッシュ６にアクセスｃ１する。この二次キャッ
シュ６でキャッシュヒットｈ１する。そこで、二次キャ
ッシュ６から、一次キャッシュ５にデータ登録し、そし
て、データ応答ｄ１を行う。さらに、次の命令ａ２につ
いても同様に動作する。

【００８２】ここで、インオーダー制御について見る
と、ケースＡとケースＢとで、変わりはなく、２つの命
令においてアクセスのオーバラップはなく、当然プログ
ラムへの要求も必要としない。そのため、制御回路の構
成には容易にできるが、性能の面で劣る。アウトオブオ
ーダー制御では、性能面では優れているといえるが、ケ
ースＡにおいて、２つの命令に対してオーバラップが存
在し、ケースＢでは、メンバー命令を必要とするところ
から、既存プログラム資産を生かすことができなく、制
御回路の構成上に難点があり、プログラムへの要求が必
要となる。

【００８３】しかし、本実施形態による制御では、ケー
スＡ及びケースＢの場合ともに、命令ａ１が発行されて
も、命令ａ２に対しては、図中に破線で示したように、
バックグラウンドで先行アクセスすることができる。命
令ａ２の先行アクセスで一次キャッシュミスしても、命
令ａ２がアクセスするまでに二次キャッシュから一次キ
ャッシュにデータ登録が済んでいる。そのため、命令ａ
２がアクセスするとき、確実にキャッシュヒットさせる
ことができる。さらに、命令ａ１と命令ａ２とはインオ
ーダーの関係を維持している。

【００８４】そして、アクセスのオーバラップを可能に
できるので、アウトオブオーダー制御とほぼ同様の性能
を維持することができ、比較的簡単な制御で、しかも、
プログラムに対して何ら制限を加えないという効果を持
っている。インオーダー制御に比べても、性能面で、向
上が期待される。アウトオブオーダー制御に対しては、
制御回路面で容易なこと、プログラムに制限がないこと
などが有利な点として挙げられる。

【００８５】さらに、メモリアクセスが何らかの条件を
待ち合わせている時、キャッシュのヒット判定とミス時
のリプレース動作の起動を行うための、専用キャッシュ
アクセスを定義することにより、メモリアクセスの正式
な実行に先立ち、発行するように制御する。もし、キャ
ッシュミスが発生すれば、実行の条件成立よりも前にお
いて、リプレースを起動することができ、キャッシュミ
ス時のレーテンシ短縮につながる。 （付記１） キューのエントリに格納されたアクセス命
令を選択して発行する手段と、発行された前記命令によ
りキャッシュメモリにアクセスする手段と、前記キャッ
シュメモリにアクセスし、キャッシュミスしたとき、次
メモリへのアクセス命令を発行する手段と、前記次メモ
リにアクセスして取得したデータを前記キャッシュメモ
リに登録するデータリプレース制御手段と、前記アクセ
ス命令発行手段から前記アクセス命令が発行された後、
前記キャッシュメモリに先行してアクセスすることがで
きる先行アクセス手段とを有するプロセッサ。 （付記２） 前記次メモリには、二次キャッシュメモリ
が含まれる付記１に記載のプロセッサ。 （付記３） 前記先行アクセス手段は、前記アクセスが
前記キャッシュメモリに起動されていない場合に、先行
アクセス命令を発行できる付記１に記載のプロセッサ。 （付記４） 前記先行アクセス手段は、前記キャッシュ
メモリに先行アクセスし、キャッシュミスしたとき、次
メモリへのアクセス命令を発行できる付記１に記載のプ
ロセッサ。 （付記５） 前記先行アクセス手段は、前記次メモリに
先行アクセスして取得したデータを前記キャッシュメモ
リに登録しデータリプレースを行う付記３に記載のプロ
セッサ。 （付記６） 前記先行アクセス手段は、前記次メモリへ
の前記先行アクセスがエラーとなった場合には、前記先
行アクセスを終了する付記３に記載のプロセッサ。 （付記７） 前記先行アクセス手段は、前記データリプ
レースした前記データについてデータ応答又はデータ返
答を抑止する付記５に記載のプロセッサ。 （付記８） 前記先行アクセス手段は、リードアクセス
で、応答及びデータを使用せず無視する手段を有する付
記７に記載のプロセッサ。 （付記９） 前記先行アクセス手段は、リードアクセス
で、前記キャッシュメモリを索引し、キャッシュヒット
時に、応答及びデータ転送を抑止する手段を有する付記
７に記載のプロセッサ。 （付記１０） 前記先行アクセス手段は、リードアクセ
スで、前記キャッシュメモリを索引し、キャッシュミス
時に、データリプレースを行い、応答及びデータ返答を
抑止する手段を有する付記７に記載のプロセッサ。 （付記１１） 前記先行アクセス手段は、ライトアクセ
スで、前記キャッシュメモリを索引し、キャッシュヒッ
ト時に、ライト及び応答を抑止する手段を有する付記７
に記載のプロセッサ。 （付記１２） 前記先行アクセス手段は、ライトアクセ
スで、前記キャッシュメモリを索引し、キャッシュミス
時に、データリプレースを行い、ライト及び応答を抑止
する手段を有する付記７に記載のプロセッサ。 （付記１３） 前記先行アクセス手段は、リードアクセ
スで、前記キャッシュメモリを索引し、キャッシュヒッ
ト時に、応答及びデータ転送を行わないコマンドを発行
する付記７に記載のプロセッサ。 （付記１４） 前記先行アクセス手段は、リードアクセ
スで、前記キャッシュメモリを索引し、キャッシュミス
時に、データリプレースを行い、応答及びデータ返答を
行わないコマンドを発行する付記７に記載のプロセッ
サ。 （付記１５） 前記先行アクセス手段は、ライトアクセ
スで、 前記キャッシュメモリを索引し、キャッシュヒッ
ト時に、ライト及び応答を行わないコマンドを発行する
付記７に記載のプロセッサ。 （付記１６） 前記先行アクセス手段は、ライトアクセ
スで、前記キャッシュメモリを索引し、キャッシュミス
時に、データリプレースを行い、ライト及び応答を行わ
ないアクセス種を有する付記７に記載のプロセッサ。 （付記１７） 前記先行アクセス手段は、前記先行アク
セスのアドレス変換エラーが発生した場合に、キャッシ
ュヒット判定及びデータリプレースを行わないことを特
徴とする付記７乃至１６のいずれかに記載のプロセッ
サ。 （付記１８） 要求したデータアクセスがエラーで終了
した場合、キャッシュステートを無効状態にすることを
特徴とする付記１０、１２、１４又は１６に記載のプロ
セッサ。 （付記１９） 前記先行アクセス手段は、前記キャッシ
ュメモリのデータリプレース処理の最大数ｎの時、前記
先行アクセスに関する起動リプレースの同時実行数をｍ
（ｍ＜ｎ）に制限する手段を有することを特徴とする付
記１０、１２、１４又は１６に記載のプロセッサ。 （付記２０） 前記先行アクセス手段は、受理されない
先行アクセスのデータリプレースについて再度のキャッ
シュアクセス要求を生成することを特徴とする付記１９
に記載のプロセッサ。 （付記２１） 前記先行アクセス手段は、受理されない
先行アクセスのデータリプレースについて破棄すること
を特徴とする付記１９に記載のプロセッサ。 （付記２２） 少なくとも第１キュー選択論理回路と、
第２キュー選択論理回路と、調停部とを有し、キャッシ
ュメモリへのアクセス発行制御を行うキャッシュ制御装
置であって、前記第１キュー選択論理回路は、命令発行
ユニットからキューに格納された前記キャッシュメモリ
へのアクセス命令について、順次選択し、前記第２キュ
ー選択論理回路は、命令発行ユニットからキューに格納
された前記キャッシュメモリへの前記アクセス命令にお
いて、未発行のアクセス命令について前記第１キュー選
択論理回路の選択に先行して選択し、前記調停部は、前
記第１キュー選択論理回路が選択した前記アクセス命令
と、前記第２キュー選択論理回路が選択した前記先行ア
クセス命令とを調停して、前記キャッシュメモリにアク
セスを行うことを特徴とするキャッシュ制御装置。

【００８６】

【発明の効果】以上のように、本発明によるキャッシュ
リプレース制御では、メモリアクセスが何らかの条件を
待ち合わせているとき、キャッシュヒットの判定とキャ
ッシュミス時のリプレース動作の起動を行うための専用
キャッシュアクセスを定義し、メモリアクセスの正式な
実行に先立ち、先行アクセスを発行するように制御する
ようにしたので、キャッシュミスが発生すれば、正式な
実行の条件成立よりも前に、リプレース起動を行え、キ
ャッシュミス時のレーテンシの短縮することができる。
そして、そのキャッシュリプレース制御による命令処理
では、インオーダー制御とアウトオブオーダ制御との両
者の長所を有し、プログラム制限のないインオーダー制
御を達成することができる。

【図面の簡単な説明】

【図１】コンピュータの概略ブロック構成を示す図であ
る。

【図２】リザベーションステーション及びロードストア
ユニットのシステム構成を示す図である。

【図３】キャッシュメモリの構成を示す図である。

【図４】リプレース制御におけるアクセス状態の遷移を
示す図である。

【図５】インオーダー制御でのリプレース制御の処理フ
ローを示す図である。

【図６】図５に続くリプレース制御の処理フローを示す
図である。

【図７】キャッシュミス予測による次ラインリプレース
制御を付加したインオーダー制御でのリプレース制御の
処理フローを示す図である。

【図８】図７に続くリプレース制御の処理フローを示す
図である。

【図９】本実施形態によるリザベーションステーション
及びロードストアユニットのシステム構成を示す図であ
る。

【図１０】本実施形態によるリプレース制御における先
行アクセス状態の遷移を示す図である。

【図１１】本実施形態による先行アクセスを含むリプレ
ース制御の処理フローを示す図である。

【図１２】図１１に続くリプレース制御の処理フローを
示す図である。

【図１３】連続キャッシュヒットした場合におけるアク
セス状態の具体的タイミングを示すタイムチャート図で
ある。

【図１４】連続キャッシュヒットし先行アクセスが有る
場合におけるアクセス状態の具体的タイミングを示すタ
イムチャート図である。

【図１５】連続キャッシュミスした場合におけるアクセ
ス状態の具体的タイミングを示すタイムチャート図であ
る。

【図１６】本実施形態の制御と、インオーダー及びアウ
トオブオーダー制御とを線図で比較する図である。

【符号の説明】

１…プリフェッチユニット ２…命令発行ユニット ３…リザベーションステーション ３１〜３４…キュー ３５…格納先選択論理回路 ４…ロードストアユニット ４１、４２…キュー選択論理回路 ４３…調停部 ５…一次キャッシュメモリ ５１…タグ部 ５２…データ部 ５３…リプレース制御部 ６…二次キャッシュメモリ ７…システムメモリ ８１〜８３…演算器 ９…レジスタファイル １０…一次命令キャッシュ

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 9/38 ３１０ Ｇ０６Ｆ 9/38 ３１０Ａ ３５０ ３５０Ｘ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 キューのエントリに格納されたアクセス
   命令を選択して発行する手段と、 発行された前記命令によりキャッシュメモリにアクセス
   する手段と、 前記キャッシュメモリにアクセスし、キャッシュミスし
   たとき、次メモリへのアクセス命令を発行する手段と、 前記次メモリにアクセスして取得したデータを前記キャ
   ッシュメモリに登録するデータリプレース制御手段と、 前記アクセス命令発行手段から前記アクセス命令が発行
   された後、前記キャッシュメモリに先行してアクセスす
   ることができる先行アクセス手段とを有するプロセッ
   サ。
2. 【請求項２】 前記先行アクセス手段は、前記キャッシ
   ュメモリに先行アクセスし、キャッシュミスしたとき、
   次メモリへのアクセス命令を発行できる請求項１に記載
   のプロセッサ。
3. 【請求項３】 前記先行アクセス手段は、前記次メモリ
   に先行アクセスして取得したデータを前記キャッシュメ
   モリに登録しデータリプレースを行う請求項２に記載の
   プロセッサ。
4. 【請求項４】 前記先行アクセス手段は、前記次メモリ
   への前記先行アクセスがエラーとなった場合には、前記
   先行アクセスを終了する請求項２に記載のプロセッサ。
5. 【請求項５】 少なくとも第１キュー選択論理回路と、
   第２キュー選択論理回路と、調停部とを有し、キャッシ
   ュメモリへのアクセス発行制御を行うロードストアユニ
   ットにおけるキャッシュ制御装置であって、 前記第１キュー選択論理回路は、命令発行ユニットから
   キューに格納された前記キャッシュメモリへのアクセス
   命令について、順次選択し、 前記第２キュー選択論理回路は、命令発行ユニットから
   キューに格納された前記キャッシュメモリへの前記アク
   セス命令において、未発行のアクセス命令について前記
   第１キュー選択論理回路の選択に先行して選択し、 前記調停部は、前記第１キュー選択論理回路が選択した
   前記アクセス命令と、前記第２キュー選択論理回路が選
   択した前記先行アクセス命令とを調停して、前記キャッ
   シュメモリにアクセスを行うことを特徴とするキャッシ
   ュ制御装置。