JP2002064750A - High-speed image pickup device - Google Patents
High-speed image pickup deviceInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、画像を高速に取得
することができる高速撮像装置に係り、特に、その固体
イメージセンサに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high-speed imaging apparatus capable of acquiring an image at high speed, and more particularly to a solid-state image sensor.
【０００２】[0002]
【従来の技術】従来から固体イメージセンサ上でＡ／Ｄ
変換のみを行う高速撮像デバイス（高速撮像装置）は存
在する。2. Description of the Related Art Conventionally, an A / D on a solid-state image sensor is used.
There are high-speed imaging devices (high-speed imaging devices) that perform only conversion.
【０００３】かかる高速撮像デバイスについて述べた技
術文献としては、Ａ．Ｋｒｙｍｓｋｉ，Ｄ．Ｖ．Ｂｌｅ
ｒｋｏｎ，Ａ．Ａｎｄｅｒｓｏｎ，ｅｔ．ａｌ．，“Ａ
ｈｉｇｈ−ｓｐｅｅｄ ５００ｆｒａｍｅ／ｓ １０
２４×１０２４ＣＭＯＳ ｉｍａｇｅ ｓｅｎｓｏｒ”
Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ Ｓｙｍｐ．ｏｎＶＬ
ＳＩ Ｃｉｒｃｕｉｔｓ，Ｎｏ．１４−３，Ｊｕｎｅ
１９９９．に挙げられるものがあった。[0003] As a technical document describing such a high-speed imaging device, A.I. Krymski, D .; V. Ble
rkon, A .; Anderson, et. al. , "A
high-speed 500frame / s 10
24 × 1024 CMOS image sensor ”
Dig. Tech. Papers Symp. onVL
SI Circuits, no. 14-3, June
1999. There was one that was listed in.
【０００４】この方式では、Ａ／Ｄ変換に逐次比較形を
用いており、１つのデータの８ビットＡ／Ｄ変換器に１
０クロック程度を要し、それ以上の高速化は困難であ
る。またセグメントフレーム読み出しはできない。更
に、画像圧縮機能はない。In this method, a successive approximation type is used for A / D conversion, and one 8-bit A / D converter for one data is used for one data.
About 0 clocks are required, and it is difficult to further increase the speed. In addition, segment frames cannot be read. Furthermore, there is no image compression function.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、従来の
高速撮像デバイスは、セグメントフレーム読み出しの
際、使用しない画素を捨てるため、感度が低下するとい
う問題があり、また、Ａ／Ｄ変換器の稼働率が５０％以
下であるために、高速化の妨げになっていた。However, the conventional high-speed imaging device has a problem in that the unused pixels are discarded at the time of reading out the segment frame, so that the sensitivity is reduced, and the operation rate of the A / D converter is reduced. Is 50% or less, which hinders speeding up.
【０００６】特に、上述の従来の技術では、等価的な稼
働率は、１０％程度であった。In particular, in the above-mentioned conventional technology, the equivalent operation rate is about 10%.
【０００７】本発明は、上記問題点を除去し、Ａ／Ｄ変
換器の稼働率を向上させ、Ａ／Ｄ変換後、並列に画像圧
縮を行うことで高速信号を出力し、セグメントフレーム
読み出しの際、高感度と高速性を両立できる高速撮像装
置を提供することを目的とする。The present invention eliminates the above problems, improves the operation rate of the A / D converter, outputs images at high speed by performing image compression in parallel after A / D conversion, and reads segment frames. In this case, it is an object of the present invention to provide a high-speed imaging device capable of achieving both high sensitivity and high speed.
【０００８】[0008]
【課題を解決するための手段】本発明は、上記目的を達
成するために、〔１〕高速撮像装置において、ｍ行×ｎ
列のアレイに配置された複数個の画素からなる画素回路
と、この画素回路からの画素信号を列または行単位でＡ
／Ｄ変換するＡ／Ｄ変換手段と、その出力を並列に画像
圧縮を行う画像圧縮手段とを備え、パラレルにディジタ
ル出力することを特徴とする。According to the present invention, in order to achieve the above object, [1] a high-speed image pickup apparatus having m rows × n
A pixel circuit composed of a plurality of pixels arranged in an array of columns, and a pixel signal from the pixel circuit
A / D conversion means for performing D / D conversion and image compression means for performing image compression on the output in parallel, and digitally output in parallel.
【０００９】〔２〕上記〔１〕記載の高速撮像装置にお
いて、前記画素回路はＣＭＯＳイメージセンサチップか
らなることを特徴とする。[2] In the high-speed imaging device according to the above [1], the pixel circuit is formed of a CMOS image sensor chip.
【００１０】〔３〕上記〔１〕記載の高速撮像装置にお
いて、前記画素回路のセグメントフレーム読み出しを、
近傍画素の信号加算を行うことにより、高速化と高感度
化を図ることを特徴とする。[3] In the high-speed imaging device according to the above [1], the segment frame read of the pixel circuit is performed by:
It is characterized by increasing the speed and sensitivity by adding signals of neighboring pixels.
【００１１】〔４〕上記〔１〕記載の高速撮像装置にお
いて、前記Ａ／Ｄ変換手段は、８ビットパイプラインＡ
／Ｄ変換器アレイであり、高速Ａ／Ｄ変換を可能にする
ことを特徴とする。[4] In the high-speed imaging apparatus according to the above [1], the A / D conversion means is an 8-bit pipeline A
A / D converter array, which enables high-speed A / D conversion.
【００１２】〔５〕上記〔４〕記載の高速撮像装置にお
いて、垂直走査回路を右側と左側の両方に備え、画素選
択を、２画素ずつ交互に行うことで、前記パイプライン
Ａ／Ｄ変換器アレイの稼働率を１００％に高めたことを
特徴とする。[5] In the high-speed imaging apparatus according to the above [4], the pipeline A / D converter is provided by providing a vertical scanning circuit on both the right and left sides and alternately selecting pixels every two pixels. The operation rate of the array is increased to 100%.
【００１３】〔６〕上記〔１〕記載の高速撮像装置にお
いて、前記画像圧縮手段は４×４点２次元離散コサイン
変換回路アレイであり、高速・小面積での画像圧縮を可
能にすることを特徴とする。[6] In the high-speed imaging apparatus according to the above [1], the image compression means is a 4 × 4 point two-dimensional discrete cosine transform circuit array, and enables high-speed and small-area image compression. Features.
【００１４】〔７〕上記〔１〕記載の高速撮像装置にお
いて、前記画素回路での垂直方向の信号電荷加算、列ノ
イズ除去回路での水平方向電荷加算により、セグメント
フレーム読み出し時の信号量の低下をなくすように構成
したことを特徴とする。[7] In the high-speed imaging apparatus according to the above [1], the signal amount in the segment frame readout is reduced by the addition of the signal charges in the vertical direction in the pixel circuit and the addition of the horizontal charges in the column noise elimination circuit. Is characterized by eliminating.
【００１５】〔８〕上記〔１〕記載の高速撮像装置にお
いて、前記Ａ／Ｄ変換手段の出力に、並列に、離散コサ
イン変換回路とエントロピ符号化器を並べて動作させる
ことを特徴とする。[8] The high-speed imaging apparatus according to [1], wherein a discrete cosine transform circuit and an entropy encoder are operated in parallel with the output of the A / D conversion means.
【００１６】[0016]
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。Embodiments of the present invention will be described below.
【００１７】図１は本発明の実施例を示す高速撮像デバ
イス全体の構成図、図２はその高速撮像デバイスの信号
加算を垂直に行いながらセグメントフレーム読み出しを
行うことができる画素回路を示す図、図３はその高速撮
像デバイスの信号加算を水平方向に行いながらセグメン
トフレーム読み出しを行うことができる読み出し回路を
示す図である。FIG. 1 is a block diagram of an entire high-speed imaging device showing an embodiment of the present invention. FIG. 2 is a diagram showing a pixel circuit capable of reading a segment frame while vertically adding signals of the high-speed imaging device. FIG. 3 is a diagram showing a readout circuit capable of reading out a segment frame while performing signal addition in the high-speed imaging device in the horizontal direction.
【００１８】図１は、高速ＣＭＯＳイメージセンサのア
ーキテクチャを示しており、５１２×５１２画素の場合
を示している。２５６×２５６、１２８×１２８画素で
の撮像でも可能であり、原理上は、それぞれ５１２×５
１２画素の場合の４倍、１６倍での撮像が行える。この
時、信号量のレベルの低下を抑えるため、４×４画素を
一つのブロックとし、２５６×２５６画素の場合は、近
傍４画素の信号の和、１２８×１２８画素の場合は、近
傍１６画素の信号の和を求めるようにした。FIG. 1 shows the architecture of a high-speed CMOS image sensor, showing a case of 512 × 512 pixels. Imaging with 256 × 256 and 128 × 128 pixels is also possible, and in principle, 512 × 5
The imaging can be performed at 4 times and 16 times of the case of 12 pixels. At this time, in order to suppress a decrease in the level of the signal amount, 4 × 4 pixels are defined as one block. In the case of 256 × 256 pixels, the sum of signals of four neighboring pixels is used. To obtain the sum of the signals.
【００１９】図１において、１は５１２×５１２画素
（ピクセル）、１Ａはその中央の４×４ピクセルブロッ
ク、２は左側垂直走査回路、３は右側垂直走査回路、４
はノイズ除去回路（５１２）、５はＳ／Ｈ増幅器（２５
６）、６は８ビット（１．５ｂ／ステージ）パイプライ
ンＡ／Ｄ変換器（ＡＤＣ）（１２８）、７は４×４点２
次元離散コサイン変換器（２−Ｄ ＤＣＴ）＆量子化回
路（Ｑｕａｎｔｉｚｅｒ）（１２８）、８はエントロピ
符号化器、９はパラレルデータ出力（６４ｂ）である。In FIG. 1, 1 is a 512 × 512 pixel (pixel), 1A is a central 4 × 4 pixel block, 2 is a left vertical scanning circuit, 3 is a right vertical scanning circuit,
Is a noise removal circuit (512), and 5 is an S / H amplifier (25
6), 6 are 8-bit (1.5b / stage) pipeline A / D converters (ADC) (128), 7 is 4 × 4 points 2
A dimensional discrete cosine transformer (2-D DCT) & quantization circuit (Quantizer) (128), 8 is an entropy encoder, and 9 is a parallel data output (64b).
【００２０】上記のように構成したので、（１）１．５
ｂ／ステージパイプラインＡ／Ｄ変換器６が、Ａ／Ｄ変
換を、高速、低消費電力、小面積で行う特徴を有するの
で、これを８ビット、１チャネル／４画素で、１２８個
並べる。概算では、これにより、５１２×５１２画素
で、５０００ｆｒａｍｅ／ｓという極めて高速な撮像が
行える。With the above configuration, (1) 1.5
Since the b / stage pipeline A / D converter 6 has a feature of performing A / D conversion at high speed, with low power consumption, and with a small area, 128 units are arranged in 8 bits, 1 channel / 4 pixels. As a rough approximation, this makes it possible to perform extremely high-speed imaging at 5000 frames / s with 512 × 512 pixels.
【００２１】（２）画像圧縮は、２次元離散コサイン変
換器（ＤＣＴ）と量子化回路（Ｑｕａｎｔｉｚｅｒ）７
により行う。その回路構成を検討した結果、このような
列並列での処理の場合、ＤＡ（Ｄｉｓｔｒｉｂｕｔｅｄ
Ａｒｉｔｈｍｅｔｉｃ）を用いた４×４点の２次元Ｄ
ＣＴが最適であることが分かり、実際に、１２８チャネ
ルの集積化が可能と考えられる。(2) Image compression is performed by a two-dimensional discrete cosine transformer (DCT) and a quantization circuit (Quantizer) 7.
Performed by As a result of studying the circuit configuration, in the case of such column parallel processing, DA (Distributed)
4 × 4 points two-dimensional D using Arithmetic)
It turns out that CT is optimal, and it is considered that 128 channels can be actually integrated.
【００２２】次に、本発明の高速撮像デバイスの画素回
路について説明する。Next, the pixel circuit of the high-speed imaging device of the present invention will be described.
【００２３】図１に示すような４×４画素からなる１つ
のピクセルブロック１Ａの回路を図２に示す。FIG. 2 shows a circuit of one pixel block 1A composed of 4 × 4 pixels as shown in FIG.
【００２４】通常のトランジスタを用いたＣＭＯＳ Ａ
ＰＳ（Ａｃｔｉｖｅ ＰｉｘｅｌＳｅｎｓｏｒ）では、
光電流による蓄積された電荷を電圧検出ノードに転送す
ることによって電圧変換し、ノイズキャンセル動作を伴
って読み出す。CMOS A using ordinary transistors
In PS (Active Pixel Sensor),
The charge accumulated by the photocurrent is converted to a voltage by transferring the charge to a voltage detection node, and is read out together with a noise canceling operation.
【００２５】図２では、垂直方向の各４画素は、１つの
電圧検出ノードを共有する。これによって、垂直方向の
読み出し信号線の寄生容量を約４分の１にすることがで
きる。また、セグメントフレーム読み出しの際、２つま
たは４つの信号電荷の和を取ることができる。すなわ
ち、トランスファーゲートＴＸを開いて電圧検出ノード
に電荷伝送を行う際、２つのトランスファーゲートを同
時に開けば、２つの信号電荷の加算、４つを同時に開け
ば、４つの信号電荷の加算を行うことができる。In FIG. 2, each of the four pixels in the vertical direction shares one voltage detection node. Thereby, the parasitic capacitance of the read signal line in the vertical direction can be reduced to about ４. In addition, when reading a segment frame, the sum of two or four signal charges can be calculated. That is, when the transfer gate TX is opened to transfer charges to the voltage detection node, two signal gates are added at the same time if two transfer gates are opened at the same time, and four signal charges are added at the same time if four transfer gates are opened. Can be.
【００２６】これによって、セグメントフレーム読み出
し高速撮像に伴う信号量低下を抑えることができる。な
お、同様な回路は、フォトゲートを用いた場合でも構成
可能である。As a result, it is possible to suppress a decrease in the signal amount due to the segment frame reading high-speed imaging. Note that a similar circuit can be configured even when a photogate is used.
【００２７】図２において、Ｒ1 ，Ｒ2 はリセット信
号、ＴＸ1 ，…，ＴＸ8 はトランスファーゲートの制御
信号、ＳＥＬ1 ，ＳＥＬ2 は画素選択信号である。In FIG. 2, R 1 and R 2 are reset signals, TX 1 ,..., TX 8 are transfer gate control signals, and SEL 1 and SEL 2 are pixel selection signals.
【００２８】セグメントフレーム読み出しの際、水平方
向の信号加算は、信号をノイズ除去回路に読み出した後
に行う。At the time of reading the segment frame, the signal addition in the horizontal direction is performed after the signal is read out to the noise elimination circuit.
【００２９】また、水平方向信号加算機能を有するノイ
ズ除去回路を図３に示す。セグメントフレーム読み出し
を行わない通常の読出しモードにおけるノイズ除去回路
のタイミングチャートを図４に示す。FIG. 3 shows a noise elimination circuit having a horizontal signal addition function. FIG. 4 shows a timing chart of the noise elimination circuit in a normal read mode in which segment frame read is not performed.
【００３０】図３における左側２つの入力に対する処理
を考える。Consider a process for two inputs on the left side in FIG.
【００３１】まず、スイッチＳ1 を閉じてコンデンサＣ
1 にリセットレベルをサンプルする。その後、スイッチ
Ｔ1 を閉じ、スイッチＳ1 を開き、信号レベルを入力に
与えると、コンデンサＣ2 はノイズ除去動作により、雑
音除去された信号成分がサンプルされる。なお、コンデ
ンサＣ2 に信号レベルをサンプルする前に、スイッチＴ
1 を少し早めに閉じて、クランプレベルをサンプルして
おく。コンデンサＣ2に与えられた信号を出力に読み出
すために、アンプ１１を用いてそのマイナス入力と出力
の間に、スイッチＵ1 ，Ｕ2 によりコンデンサＣ2 を順
次接続する。この回路は一種のＳ／Ｈ回路の役割を果た
す。なお、Ｖcom は共通信号レベルを示している。First, the switch S 1 is closed and the capacitor C
Sample the reset level to 1 . Thereafter, when the switch T 1 is closed and the switch S 1 is opened to apply a signal level to the input, the capacitor C 2 samples the noise-removed signal component by the noise removal operation. Note that before the sample signal level to the capacitor C 2, switch T
Close 1 a little earlier and sample the clamp level. To read a signal applied to the capacitor C 2 to the output, between the output and its negative input by using the amplifier 11, sequentially connecting a capacitor C 2 by the switch U 1, U 2. This circuit plays a role of a kind of S / H circuit. V com indicates a common signal level.
【００３２】アンプ１１の出力１２は直接パイプライン
Ａ／Ｄ変換器６（図１参照）に与えられる。このとき、
図２に示す画素回路において、リセットレベルと信号レ
ベルの出力を、右側２列と左側２列で交互に行う。これ
によって、ノイズ除去回路の出力において、信号出力を
一定間隔で行うことができ、Ａ／Ｄ変換器６の稼働効率
は１００％となる。The output 12 of the amplifier 11 is directly supplied to the pipeline A / D converter 6 (see FIG. 1). At this time,
In the pixel circuit shown in FIG. 2, the output of the reset level and the output of the signal level are alternately performed in two columns on the right side and two columns on the left side. As a result, in the output of the noise elimination circuit, signal output can be performed at regular intervals, and the operating efficiency of the A / D converter 6 becomes 100%.
【００３３】１／２にセグメントフレーム読み出しを行
う際の水平方向の２つの信号加算はＨ2 ，Ｈ4 を用いて
行う。右側２つの入力に対する処理を考える。スイッチ
Ｕ1を閉じて、垂直信号線ＶＳＬ1 の信号成分がサンプ
ルされた容量Ｃ2 をアンプ１１の入出力間に接続する。
この時、同時にＶＳＬ2 の信号成分がサンプルされた容
量を再びＶclamp に接続することによって、その電荷が
アンプ１１の入出力間に接続された容量に転送されるた
め、２つの信号の加算を行うことができる。The addition of two signals in the horizontal direction when reading out a segment frame in half is performed using H 2 and H 4 . Consider the processing for the two inputs on the right. The switch U 1 is closed, and the capacitor C 2 in which the signal component of the vertical signal line VSL 1 is sampled is connected between the input and output of the amplifier 11.
At this time, by connecting the capacitance sampled with the VSL 2 signal component to the V clamp again, the electric charge is transferred to the capacitance connected between the input and output of the amplifier 11, so that the addition of the two signals is performed. It can be carried out.
【００３４】同様に、１／４にセグメントフレーム読み
出しを行う際は、Ｈ2 ，Ｈ3 ，Ｈ4を用いて行う。この
ときは、左側のアンプ１１は使用せず、スイッチＡ4 を
閉じて、電荷が右側のアンプ１１を使用した回路に転送
されるように接続しておく。Similarly, when a segment frame is read out to 1/4, H 2 , H 3 , and H 4 are used. At this time, the left side of the amplifier 11 is not used, by closing the switch A 4, charges keep connected to be transferred to the circuit using the right amplifier 11.
【００３５】この場合は、Ｕ1 を閉じると同時に、
Ｈ2 ，Ｈ3 ，Ｈ4 を閉じることで、４つの信号の和を出
力することができる。In this case, as soon as U 1 is closed,
By closing H 2 , H 3 , and H 4 , the sum of the four signals can be output.
【００３６】本発明の概算では、これらにより５１２×
５１２画素で５０００ｆｒａｍｅ／ｓと言う極めて高速
な撮像が可能となる。In the estimation of the present invention, these are used to calculate 512 ×
Extremely high-speed imaging of 5000 frames / s is possible with 512 pixels.
【００３７】次に、本発明の特徴であるパイプラインＡ
／Ｄ変換について、図５及び図６を参照しながら説明す
る。Next, the pipeline A which is a feature of the present invention is described.
The / D conversion will be described with reference to FIGS.
【００３８】図５は本発明の実施例を示すパイプライン
Ａ／Ｄ変換の説明図、図６はそのＡ／Ｄ変換のタイミン
グチャートである。FIG. 5 is an explanatory diagram of pipeline A / D conversion showing an embodiment of the present invention, and FIG. 6 is a timing chart of the A / D conversion.
【００３９】図５に示すように、パイプラインＡ／Ｄ変
換器は、入力の値が正か負かを比較器２１で判断して、
もし正であれば、入力を増幅器２２で２倍にした値か
ら、スイッチ２４の切替えにより−ＶREF 側にして、加
算器２３に加えて、ＶREF を引く。もし、負であれば、
スイッチ２４の切替えによりＶREF 側にして、加算器２
３に加えて、ＶREF を加算するという演算回路２０を、
ビット数分縦続接続する。図では３ビッド分しか示され
ていないが、１段で１ビット分のＡ／Ｄ変換ができる。As shown in FIG. 5, the pipeline A / D converter determines whether the input value is positive or negative by the comparator 21.
If the value is positive, the input is doubled by the amplifier 22 to the -V REF side by switching the switch 24, and is applied to the adder 23 to subtract V REF . If negative,
When the switch 24 is switched to the V REF side, the adder 2
An arithmetic circuit 20 for adding V REF in addition to 3
Cascade connections for the number of bits. Although only three bits are shown in the figure, A / D conversion for one bit can be performed in one stage.
【００４０】式で示すと、以下のようになる。ｉ段目の
演算は、 ＶOUT ＝２×ＶIN−ＶREF （ＶIN≧０） または、ＶOUT ＝２×ＶIN＋ＶREF （ＶIN＜０） Ｄi ＝１（ＶIN≧０） または、 Ｄi ＝０（ＶIN＜０） となる。This can be expressed by the following equation. The calculation at the i-th stage is as follows: V OUT = 2 × V IN −V REF (V IN ≧ 0) or V OUT = 2 × V IN + V REF (V IN <0) Di = 1 (V IN ≧ 0) Or, D i = 0 (V IN <0).
【００４１】以下、パイプラインＡ／Ｄ変換を図６のタ
イミングチャートを参照しながら、説明する。Hereinafter, the pipeline A / D conversion will be described with reference to the timing chart of FIG.
【００４２】パイプラインＡ／Ｄ変換器は、制御クロッ
クに同期して、クロック周期毎に毎回新しい入力信号が
与えられる。つまり、タイミングチャートのＳ／Ｈ出力
として示される波形のように、Ｌ1 ，Ｌ2 ，Ｌ3 ，Ｌ4
がクロック毎に与えられる。これらが与えられたとき、
パイプラインＡ／Ｄ変換器の一段の回路の中で、アンプ
（増幅倍率２倍）は、入力信号をサンプルし、２倍に増
幅するという動作をし、図６に示すように、クロック周
期毎に繰り返す。The pipeline A / D converter receives a new input signal every clock cycle in synchronization with the control clock. That is, like the waveform shown as the S / H output of the timing chart, L 1 , L 2 , L 3 , L 4
Is given for each clock. When these are given,
In a single stage circuit of the pipeline A / D converter, an amplifier (amplification factor of 2) performs an operation of sampling an input signal and amplifying the signal by a factor of 2, and as shown in FIG. Repeat.
【００４３】このとき、パイプラインＡ／Ｄ変換器は、
例えばＬ1 という入力データのＡ／Ｄ変換を、最上位ビ
ットＤ0 から順番に求めていき、２番目のビットＤ1 は
半周期遅れ、３番目のビットＤ2 は１周期遅れ、４番目
のビットＤ3 は１．５周期遅れといたように求められ、
８ビット目は３．５周期遅れで求められる。At this time, the pipeline A / D converter
For example an A / D conversion of the input data of L 1, will seek in order from the most significant bit D 0, 2 th bit D 1 is delayed a half cycle, the third bit D 2 is one cycle delayed, 4 th bit D 3 is asked to had delayed 1.5 cycle,
The eighth bit is obtained with a 3.5 cycle delay.
【００４４】このように、Ｌ1 という１つの入力データ
の変換に、３．５周期かかることになるが、次のデータ
Ｌ2 の変換は、Ｌ1 の変換開始後、１クロック後に始め
られるので、結局、１つのデータのＡ／Ｄ変換は、等価
的に１クロックで行える計算になる。つまり、流れ作業
のようにＡ／Ｄ変換ができることになる。これがパイプ
ラインＡ／Ｄ変換器の特徴である。[0044] Thus, the conversion of one input data of L 1, although it takes 3.5 cycles, the transformation is the next data L 2, after the start of the conversion L 1, since it is only after one clock After all, A / D conversion of one data is equivalent to a calculation that can be performed in one clock. That is, A / D conversion can be performed as in a flow operation. This is a characteristic of the pipeline A / D converter.
【００４５】重要な点は、このパイプラインＡ／Ｄ変換
器の特徴を活かすために、イメージセンサからのデータ
を、１クロック毎にＡ／Ｄ変換器に受け渡せるように構
成したことである。An important point is that in order to make use of the features of the pipeline A / D converter, data from the image sensor can be transferred to the A / D converter every clock.
【００４６】このためには、図２において、Ｒ1 、ＴＸ
1 ，ＴＸ3 ，ＴＸ5 ，ＴＸ7 ，ＳＥＬ1 を左２列、
Ｒ2 、ＴＸ2 ，ＴＸ4 ，ＴＸ6 ，ＴＸ8 、ＳＥＬ2 を右
２列に与え、図４のタイミングで示したように交互に与
える。For this purpose, in FIG. 2, R 1 , TX
1 , TX 3 , TX 5 , TX 7 , SEL 1 are the left two columns,
R 2 , TX 2 , TX 4 , TX 6 , TX 8 , and SEL 2 are given to the right two columns, and are given alternately as shown in the timing of FIG.
【００４７】通常のイメージセンサでは、このように２
列ずつタイミングをずらした制御信号を与える方式は見
受けられない。ＲもＴＸもＳＥＬも全て１行分共通の信
号とする。このようにすると、リセットを行っている期
間、信号は出力されないので、その間Ａ／Ｄ変換を休む
ことになり、２倍の時間がかかる。つまり、稼働率が５
０％になる。このようにするとことでＡ／Ｄ変換器を常
時動作させることができる。つまり、稼働率１００％に
なる。時間が半分、つまり速度が２倍になる。In a normal image sensor, 2
A method of providing a control signal whose timing is shifted by column has not been found. R, TX, and SEL are all signals common to one row. In this case, since no signal is output during the reset, the A / D conversion is stopped during that time, which takes twice as long. In other words, the operating rate is 5
0%. By doing so, the A / D converter can always be operated. That is, the operation rate becomes 100%. The time is halved, that is, the speed is doubled.
【００４８】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。It should be noted that the present invention is not limited to the above-described embodiment, and various modifications are possible based on the gist of the present invention, and these are not excluded from the scope of the present invention.
【００４９】[0049]
【発明の効果】以上、詳細に説明したように、本発明に
よれば、次のような効果を奏することができる。As described above, according to the present invention, the following effects can be obtained.
【００５０】（Ａ）従来よりも高速で、特にセグメント
フレーム読み出しを行ったときに、感度の高い、高速撮
像デバイスを得ることができる。(A) It is possible to obtain a high-sensitivity, high-speed imaging device at a higher speed than in the past, particularly when reading out segment frames.
【００５１】（Ｂ）８ビットパイプラインＡ／Ｄ変換器
アレイにより、高速Ａ／Ｄ変換を行うことができる。(B) High-speed A / D conversion can be performed by an 8-bit pipeline A / D converter array.
【００５２】（Ｃ）４×４点２次元ＤＣＴアレイによ
り、高速・小面積での画像圧縮を行うことができる。(C) A 4 × 4 point two-dimensional DCT array enables high-speed and small-area image compression.
【００５３】（Ｄ）垂直走査回路を右側と左側の両方に
備え、画素選択を、２画素ずつ交互に行うことにより、
Ａ／Ｄ変換器の稼働率を１００％にすることができる。(D) By providing the vertical scanning circuit on both the right and left sides and alternately selecting pixels every two pixels,
The operation rate of the A / D converter can be 100%.
【００５４】（Ｅ）画素回路での垂直方向の信号電荷加
算、列ノイズ除去回路での水平方向電荷加算により、セ
グメントフレーム読み出し時の信号量の低下をなくすこ
とができる。(E) The addition of signal charges in the vertical direction in the pixel circuit and the addition of charges in the horizontal direction in the column noise elimination circuit can prevent a decrease in the signal amount at the time of reading a segment frame.
【００５５】（Ｆ）画素信号を水平、垂直方向ともに加
算して出力することができる。(F) Pixel signals can be added in both the horizontal and vertical directions and output.
【００５６】（Ｇ）画素信号の読み出しを、常にＡ／Ｄ
変換で絶え間なくサンプルできるように画素選択を行う
ことができる。(G) Pixel signals are always read out by A / D
Pixel selection can be performed so that the conversion can continuously sample.
【図１】本発明の実施例を示す高速撮像デバイス全体の
構成図である。FIG. 1 is a configuration diagram of an entire high-speed imaging device according to an embodiment of the present invention.
【図２】本発明の実施例を示す高速撮像デバイスの信号
加算を垂直に行いながらセグメントフレーム読み出しを
行うことができる画素回路を示す図である。FIG. 2 is a diagram illustrating a pixel circuit capable of performing segment frame reading while performing signal addition vertically in a high-speed imaging device according to an embodiment of the present invention.
【図３】本発明の実施例を示す高速撮像デバイスの信号
加算を水平方向に行いながらセグメントフレーム読み出
しを行うことができる読み出し回路を示す図である。FIG. 3 is a diagram illustrating a readout circuit capable of performing segment frame readout while performing signal addition in a horizontal direction in a high-speed imaging device according to an embodiment of the present invention.
【図４】本発明の実施例を示すセグメントフレーム読み
出しを行わない通常の読出しモードにおけるノイズ除去
回路のタイミングチャートである。FIG. 4 is a timing chart of the noise elimination circuit in a normal reading mode in which segment frame reading is not performed according to the embodiment of the present invention.
【図５】本発明の実施例を示すパイプラインＡ／Ｄ変換
の説明図である。FIG. 5 is an explanatory diagram of pipeline A / D conversion showing an embodiment of the present invention.
【図６】図５のＡ／Ｄ変換のタイミングチャートであ
る。6 is a timing chart of the A / D conversion of FIG.
１ ５１２×５１２画素（ピクセル） １Ａ ４×４ピクセルブロック ２ 左側垂直走査回路 ３ 右側垂直走査回路 ４ ノイズ除去回路 ５ Ｓ／Ｈ増幅器 ６ ８ビット（１．５ｂ／ステージ）パイプラインＡ
／Ｄ変換器 ７ ４×４点２次元離散コサイン変換器（２−Ｄ Ｄ
ＣＴ）＆量子化回路（Ｑｕａｎｔｉｚｅｒ） ８ エントロピ符号化器 ９ パラレルデータ出力（６４ｂ） １１ アンプ １２ 出力 ２０ 演算回路 ２１ 比較器 ２２ 増幅器 ２４ スイッチ ２３ 加算器1 512 × 512 pixel (pixel) 1A 4 × 4 pixel block 2 Left vertical scanning circuit 3 Right vertical scanning circuit 4 Noise removal circuit 5 S / H amplifier 6 8-bit (1.5b / stage) pipeline A
/ D converter 7 4 × 4 point two-dimensional discrete cosine converter (2-D D
CT) & quantizing circuit (The Quantizer) 8 entropy encoder 9 parallel data output (64b) 11 amplifier 12 output 20 calculation circuit 21 comparator 22 amplifier 24 switch 23 adders
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｎ 5/225 Ｈ０４Ｎ 5/225 Ｚ 7/30 7/133 Ｚ Ｆターム(参考） 5B047 AA12 BB04 BC14 CA05 CA07 CB05 DA01 5C022 AA14 AB37 AC42 AC69 5C024 CX00 CX41 CY45 CY47 DX07 GY31 GZ24 GZ26 GZ27 HX23 HX26 5C051 AA01 BA03 DA06 DB01 DB08 DC07 DE15 5C059 KK13 KK14 LA01 MA23 ME01 PP04 SS14 UA02 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H04N 5/225 H04N 5/225 Z 7/30 7/133 Z F term (Reference) 5B047 AA12 BB04 BC14 CA05 CA07 CB05 DA01 5C022 AA14 AB37 AC42 AC69 5C024 CX00 CX41 CY45 CY47 DX07 GY31 GZ24 GZ26 GZ27 HX23 HX26 5C051 AA01 BA03 DA06 DB01 DB08 DC07 DE15 5C059 KK13 KK14 LA01 MA23 ME01 PP04 SS14 UA02
Claims (8)
数個の画素からなる画素回路と、（ｂ）該画素回路から
の画素信号を列または行単位でＡ／Ｄ変換するＡ／Ｄ変
換手段と、（ｃ）その出力を並列に画像圧縮を行う画像
圧縮手段とを備え、（ｄ）パラレルにディジタル出力す
ることを特徴とする高速撮像装置。1. A / D conversion of (a) a pixel circuit composed of a plurality of pixels arranged in an m-row × n-column array and (b) a pixel signal from the pixel circuit in units of columns or rows. A high-speed imaging apparatus comprising: A / D conversion means; and (c) image compression means for performing image compression on the output in parallel, and (d) digitally outputting in parallel.
前記画素回路はＣＭＯＳイメージセンサチップからなる
ことを特徴とする高速撮像装置。2. The high-speed imaging device according to claim 1,
A high-speed imaging device, wherein the pixel circuit is formed of a CMOS image sensor chip.
前記画素回路のセグメントフレーム読み出しを、近傍画
素の信号加算を行うことにより、高速化と高感度化を図
ることを特徴とする高速撮像装置。3. The high-speed imaging device according to claim 1, wherein
A high-speed imaging apparatus characterized in that the reading of a segment frame of the pixel circuit is performed by adding signals of neighboring pixels to increase the speed and sensitivity.
前記Ａ／Ｄ変換手段は８ビットパイプラインＡ／Ｄ変換
器アレイであり、高速Ａ／Ｄ変換を可能にすることを特
徴とする高速撮像装置。4. The high-speed imaging device according to claim 1, wherein
A high-speed imaging apparatus, wherein the A / D conversion means is an 8-bit pipeline A / D converter array and enables high-speed A / D conversion.
垂直走査回路を右側と左側の両方に備え、画素選択を、
２画素ずつ交互に行うことで、前記パイプラインＡ／Ｄ
変換器アレイの稼働率を１００％に高めたことを特徴と
する高速撮像装置。5. The high-speed imaging device according to claim 4, wherein
The vertical scanning circuit is provided on both the right and left sides, and the pixel selection is
By alternately performing two pixels at a time, the pipeline A / D
A high-speed imaging apparatus characterized in that the operation rate of the converter array is increased to 100%.
前記画像圧縮手段は４×４点２次元離散コサイン変換回
路アレイであり、高速・小面積での画像圧縮を可能にす
ることを特徴とする高速撮像装置。6. The high-speed imaging device according to claim 1, wherein
A high-speed imaging apparatus, wherein the image compression means is a 4 × 4 point two-dimensional discrete cosine transform circuit array, and enables high-speed and small-area image compression.
前記画素回路での垂直方向の信号電荷加算、列ノイズ除
去回路での水平方向電荷加算により、セグメントフレー
ム読み出し時の信号量の低下をなくすように構成したこ
とを特徴とする高速撮像装置。7. The high-speed imaging device according to claim 1, wherein
A high-speed imaging apparatus characterized in that a reduction in the signal amount at the time of reading a segment frame is prevented by adding signal charges in the vertical direction in the pixel circuit and adding charges in the horizontal direction in the column noise removing circuit.
前記Ａ／Ｄ変換手段の出力に、並列に、離散コサイン変
換回路とエントロピ符号化器を並べて動作させることを
特徴とする高速撮像装置。8. The high-speed imaging device according to claim 1, wherein
A high-speed imaging apparatus characterized in that a discrete cosine transform circuit and an entropy encoder are arranged and operated in parallel with the output of the A / D converter.
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| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
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| JP2000249171A JP3877946B2 (en) | 2000-08-21 | 2000-08-21 | High-speed imaging device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002064750A true JP2002064750A (en) | 2002-02-28 |
| JP3877946B2 JP3877946B2 (en) | 2007-02-07 |
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| Application Number | Title | Priority Date | Filing Date |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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