JP2002063025A - 可変長データ処理用プロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 通信用アプリケーションに好適なプロセッサ
であって、リアルタイム性と高速処理性に優れ、かつ、
機能変更や機能追加等に柔軟に対処可能な、可変長デー
タ処理用のプロセッサを提供する。 【解決手段】 １ワード（Ｗ）単位でビット毎にデータ
の演算を行う複数の演算回路５を含むプロセッサ１であ
って、被演算対象のデータと非演算対象のデータを区分
する処理マスク制御部４と、演算回路５の間でキャリー
の伝播を制御するキャリーマスク制御部１２と、２つの
被演算対象データ間で任意にビット入替えを行うビット
交換制御部３４とを含んで構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＩＰ，ＡＴＭ，Ｓ
ＤＨ等に代表されるデータ通信において使用されるデー
タ、すなわちフレーム構造を持ったデータ、の処理に応
用して好適な可変長データ処理用プロセッサに関する。

【０００２】

【従来の技術】通信用アプリケーションにおいては、高
いリアルタイム性を要求されることが多く、また、デー
タ処理の内容に応じて対象とするデータの幅やそのデー
タのフレーム内での収容位置が変化する、いわゆる可変
長データを取り扱うことが多い。

【０００３】例えば、ＡＴＭ (Ａｓｙｎｃｈｒｏｎｏｕ
ｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）やＳＤＨ（Ｓｙｎｃ
ｈｒｏｎｏｕｓ Ｄａｔａ Ｈｉｅｒａｒｃｈｙ）等の
データ通信においては、伝送すべきパケットのヘッダ内
から特定のビットだけを切り出して処理を行っている。
また、近年急速に発展しているＩＰ（Ｉｎｔｅｒｎｅｔ
Ｐｒｏｔｏｃｏｌ）通信では、伝送すべきパケット内
の可変長のヘッダを処理する等、可変長データを処理す
ることが必須となる通信用アプリケーションの需要が高
まっている。

【０００４】従来、上述のような通信用アプリケーショ
ンの開発に不可欠なＬＳＩの設計においては、専用のハ
ードウェアを組み上げることにより、そのＬＳＩを実現
するということが行われていた。しかしそのような専用
のハードウェアからなるＬＳＩを用いると、アプリケー
ション上の機能変更、機能追加、仕様変更等に対する柔
軟性がきわめて低くなり、そのような変更や追加がなさ
れたＬＳＩが元のＬＳＩとかなり近似した機能を持つＬ
ＳＩであるにも拘らず、新たに当該ＬＳＩの再開発を行
う必要があった。このため、その再開発によってコスト
が増大したり、また、即応性（Ｔｉｍｅ−ｔｏ−Ｍａｒ
ｋｅｔ）に対処できなくなったりしている。

【０００５】このような背景のもとで近年、プロセッサ
を内蔵することによりプログラム処理が可能なＬＳＩが
出現するようになった。このようにプロセッサを内蔵し
て処理機能毎のプログラムを用意することにより、複数
のプロトコル処理を１つのＬＳＩで行うことができるよ
うになった。さらに、プログラムを変更するだけで、上
述した機能変更、機能追加、仕様変更等にも柔軟に対応
することができるようになった。

【０００６】しかしながら、通信用アプリケーション
を、プロセッサ単体を核とする上記のＬＳＩで実現する
ことは、その通信の実行に要求される処理速度を達成す
る上で、現状では、ほとんど不可能である。特にその通
信のために必要となる、インタリーブ／デインタリーブ
に代表されるデータの符号化／復号化におけるビットの
交換処理を行う場合や、使用するデータの収容ビット位
置やデータ幅が可変であるようなデータの処理を行う場
合に、既述したプロセッサ内臓のＬＳＩでは、上述した
要求処理速度を満足することは非常に難しい。

【０００７】その理由は、上記のＬＳＩ内のプロセッサ
が、可変長データの処理に対応しておらず、固定長デー
タのみを扱う構成となっているからである。このような
状況により、既存のプロセッサを用いて可変長データの
処理を行おうとすると、処理対象となるデータのロー
ド、データ位置合わせのためのシフト、処理に不要なビ
ットのマスク等、のデータに対する加工処理（前処理）
がどうしても必要となる。結局このようなデータの加工
処理が、上記ＬＳＩを実用化する上でのボトルネックと
なっている。

【０００８】

【発明が解決しようとする課題】かくして現状の可変長
データ処理用プロセッサにおいては、 １）１ワード中の任意のフィールドに対するデータ処理
を行うために、データのシフト命令とマスク命令の組合
せによるデータの前処理が必要となる、という第１の問
題がある。

【０００９】２）その第１の問題に起因して、上記前処
理用の命令も必要となり、１処理に必要とされるインス
トラクションメモリの容量が増大してしまう、という第
２の問題がある。 ３）もともと通信用としては高速処理が要求されるが、
処理の内容によってさらに高速処理が要求されるような
場合には、上述したデータの加工処理（前処理）だけを
行うための専用のハードウェアを追加しなければならな
い、という第３の問題がある。

【００１０】したがって本発明は上記諸問題点を同時に
解決することのできる可変長データ処理用プロセッサを
提供することを目的とするものである。

【００１１】

【課題を解決するための手段】図１は本発明に係るプロ
セッサの第１の主要部を示す図である。本図において、
参照番号１は本発明に係る可変長データ処理用プロセッ
サ（以下、単にプロセッサとも称す）を示し、大きく分
けて、演算装置２と、出力選択部３と、処理マスク制御
部４とからなる。

【００１２】まず本発明のプロセッサ１は、１ワード単
位でビット毎にデータの演算を行う複数の演算回路（Ａ
ＬＵ）５を含むプロセッサである。処理マスク制御部４
は、各ワードＷ内のデータを、被演算対象のデータとそ
れ以外の非演算対象のデータとに区分するためのビット
指定を行う。また出力選択部３は、処理マスク制御部４
による上記のビット指定に従い、上記の被演算対象のデ
ータについては当該ビット対応で演算回路５による演算
処理を行ってその演算結果を取り出す機能および上記の
非演算対象のデータについては当該ビット対応で演算回
路５をスルーさせる機能のいずれかの機能を択一的に有
効にする。

【００１３】なお図１において、各記号の意味は下記の
とおりである。 Ａｌｓｂ：入力Ａの最下位ビット（least significant
bit) Ｂｌｓｂ：入力Ｂの最下位ビット Ａｍｓｂ：入力Ａの最上位ビット（most significant b
it） Ｂｍｓｂ：入力Ｂの最上位ビット ＡＬＵ０：最下位ビットの演算回路（５）（Arithmetic
and Logic Unit) ＡＬＵｎ：最上位ビットの演算回路（５） Ｃｏ ｌｓｂ：最下位ビットのキャリー出力(carry ou
t） Ｓｌｓｂ：最下位ビットの演算結果 Ｓｍｓｂ：最上位ビットの演算結果 ここで、入力Ａとは外部から与えられる通信対象のデー
タ（ワードＷ）のことであり、入力Ｂとはプロセッサ１
内の例えばテーブルに格納されているデータのことであ
る。また入力Ａのうち、被演算対象のデータ（ビットデ
ータ）については、一例として、図中、ハッチングを付
して示す。

【００１４】さらに具体的には、処理マスク制御部４
は、各ワードＷ内の各ビット（Ａｌｓｂ，Ａ１，Ａ２
…）が、被演算対象のビットであるか非演算対象のビッ
トであるかを、各ビット対応に指定するための論理１ま
たは０を格納する処理マスクレジスタ７を有している。
なお、処理マスクレジスタ７への上述した論理１または
０の格納は、演算回路５による処理を実行するのに先立
って外部から設定する。

【００１５】また出力選択部３は、各ビット対応に、演
算回路５からの上記の演算結果およびこの演算回路５を
スルーした非演算対象のデータの双方を入力してこれら
を択一的に選択して出力する出力セレクタ６からなり、
各出力セレクタ６は処理マスクレジスタ７からの上記の
論理１または０ (図中の１／０）に従ってその選択を行
うようにする。

【００１６】なお、上記の演算結果は図中のライン８を
転送され、上記のスルーのときは図中のライン９を通し
てデータを転送する。図２は本発明に係るプロセッサの
第２の主要部を示す図である。なお全図を通じて同様の
構成要素には同一の参照番号または記号を付して示す。
本図において、プロセッサ１は図１と同じく、複数の演
算回路（ＡＬＵ）５を含む演算装置２を有している。ラ
イン８も図１と同様であるが、ライン９は必要に応じて
設ける。

【００１７】本図に示す第２の主要部は、大きく分け
て、キャリー選択部１１と、キャリーマスク制御部１２
とからなる。キャリーマスク制御部１２は、隣接する演
算回路（５）間で一方の演算回路から発生したキャリー
（Ｃｏ０，Ｃｏ１…）を他方の演算回路に伝播するかし
ないかを各ビット対応で設定するためのキャリー伝播指
定を行う。

【００１８】またキャリー選択部１１は、キャリーマス
ク制御部１２による上記のキャリー伝播指定に従い、一
方の演算回路５からのキャリーを他方の演算回路５に伝
播させる機能およびその他方の演算回路にキャリーとし
て予め定めた固定論理（図では０で示す）を与える機能
のいずれかの機能を択一的に有効にする。さらに具体的
には、キャリーマスク制御部１２は、キャリーの伝播を
行うか固定論理（図中の０）を与えるかを、各ビット対
応に指定するための論理１または０を格納するキャリー
マスクレジスタ１４を有している。

【００１９】なおキャリーマスクレジスタ１４への論理
１または０の格納は、演算回路５による処理を実行する
のに先立って外部から設定する。またキャリー選択部１
１は、具体的には、各ビット対応に、演算回路５からの
キャリーおよび上記の固定論理（０）の双方を入力して
これらを択一的に選択して出力するキャリーセレクタ１
３からなり、各キャリーセレクタ１３はキャリーマスク
レジスタ１２からの上記の論理１または０（図中の１／
０）に従ってその選択を行うようにする。

【００２０】図３は図２に示す第２の主要部の第１変形
例を示す図であり、図４は図２に示す第２の主要部の第
２変形例を示す図である。まず図３を参照すると、図２
のキャリー選択部１１に代えてキャリー分配部２１が示
されている。このキャリー分配部２１は、演算回路
（５）間で一方の演算回路から発生したキャリーを他方
の演算回路に伝播させるためのものである。

【００２１】さらに具体的には、キャリー分配部２１
は、各ビット対応に、各演算回路５から発生したキャリ
ー（Ｃｏ０，Ｃｏ１…）を入力とし、予め定められた１
のキャリーを選択して（Ｃｉ０，Ｃｉ１…）、各ビット
対応の演算回路５に伝播させるキャリーセレクタ２３か
らなる。そしてさらにキャリー分配設定部２２を有する
のが好ましい。

【００２２】このキャリー分配設定部２２は、各キャリ
ーセレクタ２３に対し、いずれの演算回路５から発生し
たキャリー（Ｃｏ０，Ｃｏ１…）を選択すべきかを予め
定めて、指定するものである。このキャリー分配部２２
は、図２に示すキャリーマスクレジスタ１４に相当する
が、このレジスタ１４は１ビットの選択情報１／０でよ
いのに対し、図３の第１変形例においては、複数ビット
（２ビット以上）に対応するキャリー（Ｃｏ０，Ｃｏ１
…Ｃｏｎ）の中から１つを選択する必要があるのでこの
選択情報を転送するライン２４は多ビットラインとな
る。

【００２３】次に図４を参照して第２変形例について見
てみると、キャリー選択部１１（図２の１１に相当）
は、一方の演算回路５からのキャリー（Ｃｏ０，Ｃｏ１
…）として、過去の演算処理で発生したキャリーを記憶
する記憶素子（例えば、レジスタ）２５からのキャリー
を選択する機能も加えて選択を行うことができる。な
お、この第２変形例の適用の仕方については後述する
（図１３）。

【００２４】図５は本発明に係るプロセッサの第３の主
要部を示す図である。本図に示すように、プロセッサ１
は、各演算回路５に入力すべき第１ワードＷ１内の被演
算対象のデータを一旦格納する第１レジスタと、各演算
回路５に入力すべき第２ワードＷ２内の被演算対象のデ
ータを一旦格納する第２レジスタと、を具備している。

【００２５】第３の主要部の特徴は、ビット交換スイッ
チ部３３にある。このビットスイッチ部３３は、その第
１および第２レジスタ３１，３２にそれぞれ格納された
データを、各ビット位置を揃えて複数のビット同士で同
時にビットの入替えを行うものである。なお、図５で
は、ビットの入替えの対象となるデータの一例をハッチ
ングを付して示す。

【００２６】好ましくは上記ビットスイッチ部３３は、
図示するビット交換制御部３４と協働する。すなわちこ
のビット交換制御部３４は、ビットスイッチ部３３によ
りビット入替えをすべきビット位置を指定する。さらに
具体的には、このビット交換制御部３４は、第１および
第２ワードＷ１，Ｗ２内の各ビットが、ビット入替えす
べきビット位置か否かを、各ビット対応に指定するため
の論理１または０を格納するビット交換レジスタ３５を
有している。

【００２７】なお、上記のビット入替えは例えばインタ
リーブ処理では不可欠なものであり、ビット交換レジス
タ３４への上記の論理１または０の格納は、演算回路５
による処理を実行するのに先立って外部から設定する。
図６は本発明に係るプロセッサの第４の主要部を示す図
である。本図に示すプロセッサ１は、相互に同一構成を
有し、かつ、１ワード単位でビット毎にデータの演算を
行う複数の演算回路５を含むサブプロセッサ４１を複数
（図では２つ）並列に接続してなるプロセッサである。
これらサブプロセッサ４１同士は、キャリー入出力イン
タフェース部４２を介して接続されている。

【００２８】このキャリー入出力インタフェース部４２
は、被演算対象のデータのデータ長が１ワード（Ｗ）の
ビット長を超えるときに有効となり、隣接する一方のサ
ブプロセッサ４１内の演算回路５から発生したキャリー
を他方のサブプロセッサ４１内の演算回路５に伝播させ
ると共に、その他方のサブプロセッサ４１内の演算回路
５から発生したキャリーをその一方のサブプロセッサ４
１内の演算回路５に伝播させるものである。

【００２９】上記キャリー入出力インタフェース部４２
は好ましくはキャリーセレクタ４３を有する。このキャ
リーセレクタ４３は、各ビット対応に、各演算回路５か
ら発生したキャリー（Ｃｏ０，Ｃｏ１…）と隣接するサ
ブプロセッサ４１（図中の右）内のいずれかの演算回路
５から発生したキャリーＣｏ’とを入力とし、予め定め
られた１のキャリーを選択して各ビット対応の演算回路
５に伝播させると共に、その選択されたキャリーを隣接
するサブプロセッサ４１（図中の右）に転送する。

【００３０】上記キャリー入出力インタフェース部４２
はさらに、転送キャリー制御部４４を備える。この転送
キャリー制御部４４は、各ビット対応に、キャリーセレ
クタ４３により選択された選択キャリーＳＣを入力と
し、隣接するサブプロセッサ４１（図中の右）に転送す
べき転送キャリーＴＣを選択する転送キャリーセレクタ
４５を有すると共に、各キャリーセレクタ４３に対し予
め定めた選択指示ＳＩを与える。

【００３１】以上、本発明に係るプロセッサ１の第１〜
第４の主要部について部分的に説明したので、次にプロ
セッサ１の全体構成について説明する。なお上記の第１
〜第４の主要部は、それぞれ単独で用いても良いし、あ
るいはそれらの任意の組合せで用いても良い。さらにそ
れら主要部を全て用いても良く、この場合には当然多様
な可変長データに対処できることになる。

【００３２】図７は本発明に係るプロセッサの第１の全
体構成例を示す図である。本図の全体構成例は、前述し
た第１の主要部（図１）および第２の主要部（図２、図
３、図４）の双方 (本図中の構成要素４，７，１２およ
び１４）を採用したプロセッサ１を示す。図７におい
て、処理の対象となる有効フィールド (図中のＦ）が含
まれている１ワード分 (図中のＷ）のデータがメモリ５
１より読み出され、レジスタＡ（参照番号３１で示す）
に格納される。以下、処理内容が論理演算の場合（１）
と算術演算の場合（２）とに分けて説明する。 （１）処理内容が論理演算の場合 処理マスク制御部４の中の処理マスクレジスタ７に対し
て、処理の対象とならない非演算対象のビットの設定を
行い、その設定値をもとに、処理マスク制御部４は、制
御信号Ｓｃ１を生成し、演算装置２に出力する。演算装
置２は、処理マスク制御部４からの上記制御信号Ｓｃ１
に従い、メモリ５１よりセレクタ５２を介して読み出さ
れたレジスタＡとレジスタＢ (参照番号５３で示す) 内
の、処理に必要なフィールド（Ｆ）同士の演算を実施
後、その演算結果をレジスタＣ（参照番号５４で示す）
に格納する。

【００３３】このとき、処理対象外となる非演算対象の
データについては、メモリ５１から読み出した値をその
まま演算装置２より出力する。その後、レジスタＣに格
納されたデータを、初めにメモリ５１より読出しを行っ
た元のアドレスに対して書き込む。 （２）処理内容が算術演算の場合 論理演算の場合と同様に、処理マスク制御部４の中の処
理マスクレジスタ７に対して、処理の対象とならない非
演算対象のビットの設定を行うことにより、レジスタＡ
とレジスタＢの各有効フィールドＦに対し演算を実施す
る。

【００３４】このとき、ワード（Ｗ）中の任意の位置に
あり、かつ、ビット長が可変であるデータの算術演算を
行うときには、演算処理の結果生ずるキャリー（Ｃｏ
０，Ｃｏ１…）の伝播を、任意のビットに対して印加す
るかしないかのオン／オフ設定制御を可能とする制御機
構すなわち図２の構成が有効になる。すなわちキャリー
マスク制御部１２の中のキャリーマスクレジスタ１４に
対して、キャリーの伝播を行わないビットの設定を行う
ことにより、キャリーマスク制御部１２は、レジスタ１
４内のその設定値をもとにして制御信号Ｓｃ２を生成
し、これを演算装置２に出力する。

【００３５】演算装置２は、処理マスク制御部４および
キャリーマスク制御部１２よりそれぞれ入力される制御
信号Ｓｃ１およびＳｃ２に従って、レジスタＡとレジス
タＢにそれぞれ格納されているデータの中の有効フィー
ルド（Ｆ）同士の算術演算を行う。以降は上記論理演算
のときと同様に、演算装置２からの演算結果と処理対象
外である非演算対象のデータとを、レジスタＣに転送
し、さらに、初めにメモリ５１より読出しを行った元の
アドレスに対して書き込みを行う。

【００３６】上記（１）および（２）により、従来のプ
ロセッサにおいてデータの境界合わせや、データ格納時
に必要であったデータのシフトおよび、演算時に不要と
なるビットのマスク処理等を行うことなく、１ワード中
の任意の位置に格納され、かつ、任意の長さを有するデ
ータに対して算術・論理演算を行うことが可能となる。

【００３７】図８は図７の構成をさらに具体的に示す図
であり、特に、処理マスク制御部４とキャリーマスク制
御部１２をさらに具体化して示す。本図において新たに
示された構成要素は、制御メモリ５６とデコーダ５７お
よび５８である。メモリ５１が処理対象となる本来のデ
ータを格納するのに対し、制御メモリ５６は既述の処理
マスクレジスタ７およびキャリーマスクレジスタ１４に
それぞれ与えるべきビット指定データ (設定値）を格納
する。

【００３８】デコーダ５７および５８は、上記のレジス
タ７および１４に与えられた上記ビット指定データをデ
コードし、前述の制御信号Ｓｃ１およびＳｃ２を生成す
る。図９は本発明に係るプロセッサの第２の全体構成例
を示す図である。本図の全体構成例は、前述した第１の
主要部 (図１）、第２の主要部 (図２、図３、図４）お
よび第３の主要部 (図５）を採用したプロセッサ１を示
す。したがって本図の構成は、図８の構成にビット交換
制御部３４がさらに加わったものに相当する。またその
ために、図８の構成に対し、第２レジスタ (レジスタ
Ａ’）３２もさらに加わっている。このレジスタＡ’は
図５に示したものである。

【００３９】上記ビット交換制御部３４の理解のために
まず図１０を参照しておく。図１０はビット交換制御部
３４の説明に用いるデータ構成図（その１）である。ま
ず第１段階では、図９のメモリ５１よりＬＳＢ(Least S
ignificant Bit) を含む１ワードを読み出し、図１０の
レジスタＡにワード＃ｎとして格納する。

【００４０】また図９のメモリ５１よりＭＳＢ（Most S
ignificant Bit) を含む１ワードを読み出し、図１０の
レジスタＡ’にワード＃ｎ＋１として格納する。次に第
２段階では、ビット交換制御部３４を動作させて、図１
０の両方向矢印Ｘで図解するようにビット入替えを行
う。ここに図１０の下方に示すデータフォーマットを有
するデータが得られる。これで丁度１ワード分のデータ
になって、演算装置２が演算可能なデータフォーマット
となる。図９のメモリ５１内に示すような２ワード分の
領域にまたがるようなデータは演算装置２では受け付け
ることができない。なお、このようなデータ構造を持つ
ものとしては、例えば既述のＡＴＭにおける各セルのヘ
ッダ部分に書き込まれるＶＰＩ／ＶＣＩの値がある。

【００４１】ここで再び図９に戻り、上記の図１０を参
照しつつ、本図のプロセッサ１の動作を説明する。ま
ず、処理の対象となる被演算対象データのうち、図９の
メモリ５１からＬＳＢが格納されている１ワード分のデ
ータ (ワード＃ｎ）を読み出し、セレクタ５２を介して
レジスタＡに格納する。

【００４２】次にそのメモリ５１からＭＳＢが格納され
ている１ワード分のデータ (ワード＃ｎ＋１）を読み出
し、レジスタＡ’に格納する。ここで、レジスタＡとレ
ジスタＡ’との間の任意のビット入替えするために、図
９のビット交換制御部３４内のビット交換レジスタ３５
が機能する。すなわち、交換制御部３４内のビット交換
レジスタ３５に対して、ビット入替えの対象となるビッ
トの設定を行うと、ビット交換制御部３４はビット交換
レジスタ３５への該設定値をもとにして、制御信号Ｓｃ
３を生成し、その設定値に従って、レジスタＡとレジス
タＡ’の各該当ビットの内容を入れ替える。

【００４３】これにより、メモリ５１に２ワード分の領
域にまたがって格納されていた処理対象データが、１ワ
ード分のレジスタＡに格納されることとなり、論理演算
については、図７の場合と同様に演算装置２による演算
処理が可能となる。このようにビット交換制御部３４を
設けることにより、従来のプロセッサが苦手としてい
た、ビットの交換処理を高速に行うことが可能になる。

【００４４】しかし一方、処理内容が算術演算の場合に
は、ＬＳＢ側の演算処理の結果生ずるキャリーをＭＳＢ
側へ反映させなければならない。そこで、任意のビット
から出力されるキャリーを任意のビットへ入力すること
を可能とするために設けたのが、図３に示すキャリー分
配部２１およびキャリー分配設定部２２である。これに
より、有効フィールドに収容されているデータの任意の
位置をＭＳＢとして、該データの演算をすることが可能
となり、結局、メモリ５１内に２ワード分の領域にまた
がって格納されているデータに対する演算処理も、図７
の場合と同様に行うことができる。

【００４５】上記の演算処理が終了した後は、その演算
結果はレジスタＡに格納される。その後、ビット交換レ
ジスタ３５に設定された上記の設定値に従って、レジス
タＡとレジスタＡ’の各ビット内容を交換して、レジス
タＡとレジスタＡ’に格納されている各データを、メモ
リ５１内の元のアドレスに対して書き込む。図１１はビ
ット交換制御部３４の説明に用いるデータ構成図（その
２）である。このデータ構成の場合は演算処理がやや複
雑になるので、次の図を参照して説明する。

【００４６】図１２は図１１に示すデータ構成について
演算処理を行う場合の処理フローを表す図である。また
図１３は図１２に表す処理フローにおいて一部採用する
処理部を示す図である。この処理部は前述した図４の構
成に基づくものである。まず図１１を参照すると、本図
は、レジスタＡとレジスタＡ’（図９の３１と３２）と
の間で、ビット入替えを行う際に、ビットのオーバーラ
ップが存在していることを表す。上述の図１０に示すデ
ータ構成の例では、このようなビットのオーバーラップ
は存在しないが、図１１では、同図の上２段のレジスタ
ＡとＡ’の各中央部分でオーバーラップが存在してい
る。

【００４７】このようなオーバーラップを含む場合に
は、図１２に表す処理フローが、図９に示すプロセッサ
１により、実行される。レジスタＡにＬＳＢ側のデータ
をロード (矢印Ｏ）し、レジスタＡ’へＭＳＢ側のデー
タをロード (矢印Ｐ）した後、図示するＦＡ−２とＦ
Ａ’−２の各領域間でビット交換制御部３４によりビッ
ト入替え (両矢印Ｑ）する（図１２の＜１＞）。なお、
ＦＡはＦｉｅｌｄ Ａの略である。

【００４８】その後、図９の演算装置２（図１３のＡＬ
Ｕ０，ＡＬＵ１…）により、レジスタＡとレジスタＢの
各データを使用して演算処理を実施し、その演算結果を
レジスタＡへ格納する (図１２の＜２＞）。このとき、
その演算処理で発生したキャリー（Ｃｏ０，Ｃｏ１…）
を、図１３の記憶素子２５に保持しておく。次に、演算
処理後のＦＡ−２’とＦＡ−２の内容をビット入替えす
る (両矢印Ｒ）。

【００４９】次にそのレジスタＡの内容をメモリ５１の
元のアドレスに (矢印Ｓ）、に書き込む (図１２の＜３
＞）。さらに今度は、レジスタＡ’とレジスタＢの各デ
ータと、図１３の記憶素子２５に保持していたキャリー
ビットとを入力として、ＦＡ’−１に相当する領域に対
する演算を実施する。この演算の終了後、その演算結果
をレジスタＡ’へ転送し (図１２の＜４＞）、その内容
をメモリ５１へ書込む (矢印Ｔ）。

【００５０】以後は、上記の＜１＞〜＜４＞の処理を繰
り返すことにより、処理対象のデータがメモリ５１内に
２ワード以上の領域にまたがって格納されている場合で
も、プロセッサ１による演算処理が可能である。以上詳
述した図９の構成についてさらに補足して説明する。図
１４は図９の構成をさらに具体的に示す図であり、図８
(図７の具体例）の場合と同様、特に処理マスク制御部
４とキャリーマスク制御部１２について具体化して示
し、さらに、ビット交換制御部３４についても具体化し
て示す。

【００５１】図１４の具体例は、図８に示した具体例に
対して、さらにビット交換制御部３４の具体例を追加し
たものである。すなわち該制御部３４内のデコーダ５９
が図示されている。このデコーダ５９の役割は、図８で
説明したデコーダ５７および５８の役割と同様であり、
外部から設定された、ビット交換レジスタ３５内の設定
値に応じた制御信号Ｓｃ４を該デコーダ５９より生成す
る。この制御信号Ｓｃ４は、図１２の＜１＞および＜２
＞における両矢印ＱおよびＲで示すビット入替えを指示
する。

【００５２】図１５は本発明に係るプロセッサの第３の
全体構成例を示す図である。本図の全体構成例は特に、
前述した図６に示す第４の主要部を採用したプロセッサ
１を示す。ただし図１５においては、さらにもう１つの
サブプロセッサ６３を追加した例を示している。これら
のサブプロセッサ４１，４２および６３は、共通バス６
２を介してメモリ５１に接続する。

【００５３】サブプロセッサ４１，４２および６３のそ
れぞれに設けられる演算部６１は、図６に示す演算装置
２とキャリー入出力インタフェース部４２とを１つにま
とめて表したものである。図１５においては、メモリ５
１内に格納される被演算対象のデータの一例として、Ａ
ＴＭ通信に用いるセルのヘッダ部分の値、特にＶＰＩ値
(左下りハッチングの領域）とＶＣＩ値 (右下りハッチ
ングの領域）を示している。

【００５４】メモリ５１内で３つのワードの領域にまた
がるＶＣＩ値に対して、３つのサブプロセッサ４１，４
２，６３が作業分担して、算術演算が行われ、発生した
キャリーは隣接するサブプロセッサに転送される。図１
５に示した３つのサブプロセッサ（４１，４２，６３）
からなるマルチプロセッサ構成のプロセッサ１は、本発
明によりさらに高機能化を図ることができる。これにつ
いて以下詳しく説明する。

【００５５】図１６は本発明に係るマルチプロセッサ構
成のプロセッサ１を表す図である。すなわち、本図のプ
ロセッサ１は、相互に同一構成を有し、かつ、１ワード
単位でビット毎にデータの演算を行う複数の演算回路５
を含むサブプロセッサ（７１，７２，７３）を複数並列
に接続してなるプロセッサである。このプロセッサ１
は、所定のスケジューラ７０のもとに動作する。

【００５６】サブプロセッサ７１，７２，７３のいずれ
かは、被演算対象のデータのデータ長が１ワード（Ｗ）
のビット長を超えるときに機能し、該スケジューラ７０
は、そのデータを複数の上記サブプロセッサに割り振っ
て分散処理させると共に、そのデータが割り振られた各
サブプロセッサでの演算処理を制御する。なお各サブプ
ロセッサ内の演算器７５は同一構成であって、少なくと
も上記演算回路５を含んで形成されるものである。また
スケジューラ７０は、フレーム内の制御情報Ｙに従っ
て、ブロック７６内の処理を行う。

【００５７】スケジューラ７０はまた、ブロック７７内
の処理も行う。サブプロセッサ間のデータのやり取りの
中には既述したキャリーのやり取りも含まれる。さらに
また、スケジューラ７０はこのブロック７７内に示すと
おり、演算器７５の空きビット (アイドル）の管理も行
う。かくしてスケジューラ７０は、１のサブプロセッサ
内の１または複数の演算回路５がアイドルになるとき、
当該演算回路５を、他のサブプロセッサに使用させるこ
とを可能とし、演算効率の良い可変長データ処理用プロ
セッサを実現することができる。

【００５８】図１７は図１６の全体構成例を示す図であ
る。ただし、サブプロセッサをさらにもう１つ（７４）
増やして示している。上記のスケジューラ７０（７０−
１，７０−２）は、データ切出し手段７８を介して各サ
ブプロセッサ（７１〜７４）にデータを供給し、また、
データ組立て手段７９を介して各サブプロセッサ（７１
〜７４）からの分散処理結果を統合する。本図では、手
段７８および７９に対してそれぞれ個別にスケジューラ
７０−１および７０−２が作用する例を示す。

【００５９】なお上記の分散処理としては、パイプライ
ン処理または並列処理を設定することができる。図１８
は図１６および図１７に示す全体構成の詳細例を示す図
である。前述したデータ切出し手段７８は、図１８にお
いて、データ切出し制御部８１およびデータ切出し部８
２として示される。また前述したデータ組立て手段７９
は、図１８において、データ組立て制御部８３およびデ
ータ組立て部８４として示される。

【００６０】なお図１８では簡略のため３つのサブプロ
セッサ７１〜７３を示す。データ切出し部８２は、デマ
ルチプレクサにより構成されており、データ切出し制御
部８１から出力される制御信号によって、入力データＤ
ｉを各サブプロセッサ（７１〜７３）へ割り振る。この
データ切出し制御部８１は、メモリ８５と、メモリ８５
に格納されている実行プログラムによって制御される制
御回路８６とによって構成される。この実行プログラム
が前述したコンパイラ７０（７０−１）に相当する。

【００６１】データ組立て部８４は、マルチプレクサに
より構成されており、データ組立て制御部８３より出力
される制御信号によって、各サブプロセッサ（７１〜７
３）より出力されるデータを結合し、外部へ出力データ
Ｄｏとして出力する。このデータ組立て制御部８３はメ
モリ８７と、メモリ８７に格納されている実行プログラ
ムによって制御される制御回路８８とによって構成され
ている。この実行プログラムが前述したコンパイラ７０
（７０−２）に相当する。

【００６２】上記の実行プログラム（７０）は、処理内
容を記述したソースプログラムＳＰをコンパイラＣＰに
よってコンパイルすることにより得られる。コンパイラ
ＣＰは、ファイルＦＩＬ内の、対象となるシステム (プ
ロセッサ１）の構成に合わせて、実行プログラム（７
０）を生成する。上記のように、マルチプロセッサ構成
とすることにより、各サブプロセッサに搭載されている
演算装置２をビット長の大きい演算装置 (機能は各演算
装置と同じ）として動作させることができる。

【００６３】最後に、本発明に係るプロセッサ１を動作
させるための命令、特にそのデータ構造について説明す
る。図１９は本発明に係るプロセッサを動作させるため
の標準的な命令構成を示す図であり、図２０は本発明に
係るプロセッサを動作させるための本発明に基づく命令
構成を示す図である。

【００６４】まず図１９を参照すると、標準的な命令９
１において、ＭＡＳＫ−ＡＬＵは、既述したマスク付き
の演算を表し、ＳＲＣ１およびＳＲＣ２は、データが入
力される既述のレジスタを指定し、ＳＲＣ３は上記のマ
スク用のデータを表し、ＤＳＴは演算後のデータが出力
されるレジスタを指定する。すなわち、このような命令
９１のオペランド部は、〔１〕入力となるデータを指定
するための２つのフィールド（ＳＲＣ１，ＳＲＣ２）
と、〔２〕出力先を指定するための１つのフィールド
（ＤＳＴ）と、〔３〕マスクパターンが格納されている
場所を指定するための１つのフィールド（ＳＲＣ３）
と、により構成される。

【００６５】一方図２０を参照すると、本発明に基づく
命令９２は、マスク命令ＭＡＳＫとマスク用のデータを
指定するデータＳＲＣ３は、命令の初めに１回現れるだ
けであり、その後はＡＬＵ命令（ＳＲＣ１＋ＳＲＣ２＋
ＤＳＴ）のみが繰り返す。本発明の可変長データ処理用
プロセッサの好適な適用対象である通信用アプリケーシ
ョンでは、規則的な処理の繰り返しが多く、マスクパタ
ーンも一定である場合が多い。このようなアプリケーシ
ョンでは、図１９に示すオペランド部の構成では、マス
クパターンを指定するためのフィールド（ＳＲＣ３）が
冗長となる可能性が高い。

【００６６】そこでマスクパターンが入る専用のレジス
タ (処理マスクレジスタ７）を設け、この処理マスクレ
ジスタ７に対する値の設定と、演算処理とを独立して行
う構成とし (図２０）、命令の語長を図１９の構成とす
る場合より少なくすることとした。これにより、命令が
格納されるメモリの量を少なくすることが可能となる。
また、そのために空きとなったフィールド９３に、他の
フィールドを収容することも可能となる。

【００６７】かくして図２０の命令で動作するプロセッ
サ１、すなわち１ワード単位でビット毎にデータの演算
処理を、所定の命令に従って、実行する複数の演算回路
５を含むと共に、その演算処理に先行して演算前処理が
実行されるプロセッサにおいては、下記命令が有効であ
る。この命令は、上記の演算前処理に必要なパラメータ
(設定値）を、所定のパラメータレジスタ (例えばレジ
スタ７）に格納する第１命令（ＭＡＳＫ）と、上記の演
算処理を繰り返し実行するための一群の同一の演算命令
であって、かつ、各演算命令は演算すべき２つの被演算
対象データを格納する２つの入力レジスタ (レジスタ
Ａ、レジスタＢ）を個別に指定する２つのフィールド
（ＳＲＣ１，ＳＲＣ２）から構成される、第２命令（Ａ
ＬＵ）と、に分割してなり、前記第２命令（ＡＬＵ）内
の各演算命令は、上記の演算前処理に際して上記のパラ
メータレジスタ (レジスタ７）内のパラメータ (設定
値）を使用するようにしたものである。

【００６８】上記の説明は処理マスクレジスタに注目し
て行ったが、キャリーマスクレジスタ１４やビット交換
レジスタ３５に対しても同様に、値の設定を行う命令
（ＭＡＳＫ相当）と、演算命令（ＡＬＵ）とを分離する
ことにより、命令のメモリを効率的に使用することがで
きる。さらに図１５や図１７等に示したマルチプロセッ
サ構成のプロセッサ１の場合には、上記のパラメータレ
ジスタを各サブプロセッサが共通に利用するようにすれ
ば、命令のメモリをさらに効率的に使用することができ
る。

【００６９】すなわち、プロセッサ１が、１ワード単位
でビット毎にデータの演算処理を、所定の命令に従っ
て、実行する複数の演算回路５を含むと共に、この演算
処理に先行して演算前処理が実行されるサブプロセッサ
（７１〜７４）をマルチプロセッサ構成としたプロセッ
サであるとき、各該サブプロセッサは前述したパラメー
タレジスタを共有して上記の第１命令内での演算前処理
を実行することができる。

【００７０】以上述べた本発明の実施の態様は、以下の
付記のとおりである。 (付記１） １ワード単位でビット毎にデータの演算を
行う複数の演算回路を含むプロセッサであって、各ワー
ド内のデータを、被演算対象のデータとそれ以外の非演
算対象のデータとに区分するためのビット指定を行う処
理マスク制御部と、前記処理マスク制御部による前記ビ
ット指定に従い、前記被演算対象のデータについては当
該ビット対応で前記演算回路による演算処理を行ってそ
の演算結果を取り出す機能および前記非演算対象のデー
タについては当該ビット対応で前記演算回路をスルーさ
せる機能のいずれかの機能を択一的に有効にする出力選
択部と、を具備することを特徴とする可変長データ処理
用プロセッサ。

【００７１】(付記２） 前記処理マスク制御部は、前
記各ワード内の各ビットが、前記被演算対象のビットで
あるか前記非演算対象のビットであるかを、各ビット対
応に指定するための論理１または０を格納する処理マス
クレジスタを有することを特徴とする付記１に記載の可
変長データ処理用プロセッサ。 (付記３） 前記出力選択部は、各ビット対応に、前記
演算回路からの前記演算結果および該演算回路をスルー
した前記非演算対象のデータの双方を入力してこれらを
択一的に選択して出力する出力セレクタからなり、各該
出力セレクタは前記処理マスクレジスタからの前記論理
１または０に従ってその選択を行うことを特徴とする付
記２に記載の可変長データ処理用プロセッサ。

【００７２】(付記４） １ワード単位でビット毎にデ
ータの演算を行う複数の演算回路を含むプロセッサであ
って、隣接する前記演算回路間で一方の演算回路から発
生したキャリーを他方の演算回路に伝播するかしないか
を各ビット対応で設定するためのキャリー伝播指定を行
うキャリーマスク制御部と、前記キャリーマスク制御部
による前記キャリー伝播指定に従い、前記一方の演算回
路からの前記キャリーを前記他方の演算回路に伝播させ
る機能および該他方の演算回路に該キャリーとして予め
定めた固定論理を与える機能のいずれかの機能を択一的
に有効にするキャリー選択部と、を具備することを特徴
とする可変長データ処理用プロセッサ。

【００７３】(付記５） 前記キャリーマスク制御部
は、前記キャリーの伝播を行うか前記固定論理を与える
かを、各ビット対応に指定するための論理１または０を
格納するキャリーマスクレジスタを有することを特徴と
する付記４に記載の可変長データ処理用プロセッサ。 (付記６） 前記キャリー選択部は、前記一方の演算回
路からの前記キャリーとして、過去の演算処理で発生し
たキャリーを記憶する記憶素子からのキャリーを選択す
る機能も加えて選択を行うことを特徴とする付記４に記
載の可変長データ処理用プロセッサ。

【００７４】(付記７） 前記キャリー選択部は、各ビ
ット対応に、前記演算回路からの前記キャリーおよび前
記固定論理の双方を入力してこれらを択一的に選択して
出力するキャリーセレクタからなり、各該キャリーセレ
クタは前記キャリーマスクレジスタからの前記論理１ま
たは０に従ってその選択を行うことを特徴とする付記５
に記載の可変長データ処理用プロセッサ。

【００７５】(付記８） １ワード単位でビット毎にデ
ータの演算を行う複数の演算回路を含むプロセッサであ
って、前記演算回路間で一方の演算回路から発生したキ
ャリーを他方の演算回路に伝播させるためのキャリー分
配部を具備することを特徴とする可変長データ処理用プ
ロセッサ。

【００７６】(付記９） 前記キャリー分配部は、各ビ
ット対応に、各前記演算回路から発生したキャリーを入
力とし、予め定められた１の該キャリーを選択して各該
ビット対応の演算回路に伝播させるキャリーセレクタか
らなることを特徴とする付記８に記載の可変長データ処
理用プロセッサ。 (付記１０） 各前記キャリーセレクタに対し、いずれ
の前記演算回路から発生したキャリーを選択すべきかを
予め定めて、指定するキャリー分配設定部をさらに有す
ることを特徴とする付記９に記載の可変長データ処理用
プロセッサ。

【００７７】(付記１１） １ワード単位でビット毎に
データの演算を行う複数の演算回路を含むプロセッサで
あって、該プロセッサは、各該演算回路に入力すべき第
１ワード内の被演算対象のデータを一旦格納する第１レ
ジスタと、各該演算回路に入力すべき第２ワード内の被
演算対象のデータを一旦格納する第２レジスタと、を具
備し、かつ、該第１および第２レジスタにそれぞれ格納
されたデータを、各ビット位置を揃えて複数のビット同
士で同時にビットの入替えを行うビットスイッチ部を備
えることを特徴とする可変長データ処理用プロセッサ。

【００７８】(付記１２） 相互に同一構成を有し、か
つ、１ワード単位でビット毎にデータの演算を行う複数
の演算回路を含むサブプロセッサを複数並列に接続して
なるプロセッサであって、被演算対象の前記データのデ
ータ長が前記１ワードのビット長を超えるときに有効と
なり、隣接する一方の前記サブプロセッサ内の前記演算
回路から発生したキャリーを他方の前記サブプロセッサ
内の前記演算回路に伝播させると共に、前記他方のサブ
プロセッサ内の演算回路から発生したキャリーを前記一
方のサブプロセッサ内の演算回路に伝播させるキャリー
入出力インタフェース部を、各前記サブプロセッサ毎に
設けることを特徴とする可変長データ処理用プロセッ
サ。

【００７９】(付記１３） 各前記キャリー入出力イン
タフェース部は、各ビット対応に、各前記演算回路から
発生したキャリーと隣接する前記サブプロセッサ内のい
ずれかの前記演算回路から発生したキャリーとを入力と
し、予め定められた１の該キャリーを選択して各該ビッ
ト対応の演算回路に伝播させると共に、その選択された
キャリーを前記隣接するサブプロセッサに転送するキャ
リーセレクタを有することを特徴とする付記１２に記載
の可変長データ処理用プロセッサ。

【００８０】(付記１４） 各前記キャリー入出力イン
タフェース部はさらに、各ビット対応に、前記キャリー
セレクタにより選択された選択キャリーを入力とし、前
記隣接するサブプロセッサに転送すべき転送キャリーを
選択する転送キャリーセレクタを有すると共に、各前記
キャリーセレクタに対し予め定めた選択指示を与える転
送キャリー制御部を有することを特徴とする付記１３に
記載の可変長データ処理用プロセッサ。

【００８１】(付記１５） 相互に同一構成を有し、か
つ、１ワード単位でビット毎にデータの演算を行う複数
の演算回路を含むサブプロセッサを複数並列に接続して
なるプロセッサであって、被演算対象の前記データのデ
ータ長が前記１ワードのビット長を超えるときに機能し
て、該データを前記複数のサブプロセッサに割り振って
分散処理させると共に、該データが割り振られた各該サ
ブプロセッサでの演算処理を制御するスケジューラを具
備することを特徴とする可変長データ処理用プロセッ
サ。

【００８２】(付記１６） 前記スケジューラは、１の
前記サブプロセッサ内の１または複数の前記演算回路が
アイドルになるとき、当該演算回路を、他の前記サブプ
ロセッサに使用させることを特徴とする付記１５に記載
の可変長データ処理用プロセッサ。

【００８３】

【発明の効果】以上説明したように本発明によれば、従
来手法によれば必要とされた、 １）データの境界合せのためのシフト命令とビットのマ
スクのためのマスク命令の組合せによるデータの前処理
工程を不要とし、 ２）上記前処理工程のための前処理命令を不要とし、 ３）専用のハードウェアを追加することなく上記の前処
理工程を実施可能とする、プロセッサを実現することが
できる。

【００８４】したがって、メモリの所要容量をできる限
り少なくして、１ワードを超えることがある可変長デー
タの演算を、リアルタイムで高速に効率良く実行するこ
とができる。またインタリーブ処理やデインタリーブ処
理もきわめて簡単なプロセスで実行することができる。

【図面の簡単な説明】

【図１】本発明に係るプロセッサの第１の主要部を示す
図である。

【図２】本発明に係るプロセッサの第２の主要部を示す
図である。

【図３】図２に示す第２の主要部の第１変形例を示す図
である。

【図４】図２に示す第２の主要部の第２変形例を示す図
である。

【図５】本発明に係るプロセッサの第３の主要部を示す
図である。

【図６】本発明に係るプロセッサの第４の主要部を示す
図である。

【図７】本発明に係るプロセッサの第１の全体構成例を
示す図である。

【図８】図７の構成をさらに具体的に示す図である。

【図９】本発明に係るプロセッサの第２の全体構成例を
示す図である。

【図１０】ビット交換制御部３４の説明に用いるデータ
構成図（その１）である。

【図１１】ビット交換制御部３４の説明に用いるデータ
構成図（その２）である。

【図１２】図１１に示すデータ構成について演算処理を
行う場合の処理フローを表す図である。

【図１３】図１２に表す処理フローにおいて一部採用す
る処理部を示す図である。

【図１４】図９の構成をさらに具体的に示す図である。

【図１５】本発明に係るプロセッサの第３の全体構成例
を示す図である。

【図１６】本発明に係るマルチプロセッサ構成のプロセ
ッサ１を表す図である。

【図１７】図１６の全体構成例を示す図である。

【図１８】図１６および図１７に示す全体構成の詳細例
を示す図である。

【図１９】本発明に係るプロセッサを動作させるための
標準的な命令構成を示す図である。

【図２０】本発明に係るプロセッサを動作させるための
本発明に基づく命令構成を示す図である。

【符号の説明】

１…可変長データ処理用プロセッサ ２…演算装置 ３…出力選択部 ４…処理マスク制御部 ５…演算回路 ６…出力セレクタ ７…処理マスクレジスタ １１…キャリー選択部 １２…キャリーマスク制御部 １３…キャリーセレクタ １４…キャリーマスクレジスタ ２１…キャリー分配部 ２２…キャリー分配設定部 ２３…キャリーセレクタ ２５…記憶素子 ３１…第１レジスタ（レジスタＡ） ３２…第２レジスタ（レジスタＡ´） ３３…ビットスイッチ部 ３４…ビット交換制御部 ３５…ビット交換レジスタ ４１…サブプロセッサ ４２…キャリー入出力インタフェース部 ４３…キャリーセレクタ ４４…転送キャリー制御部 ４５…転送キャリーセレクタ ５１…メモリ ５３…レジスタＢ ５４…レジスタＣ ５５…制御メモリ ７０，７０−１，７０−２…スケジューラ ７８…データ切出し手段 ７９…データ組立て手段

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大場 康弘 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B016 AA01 AA02 CE01 FA04 5B022 BA05 BA06 BA08 CA01 CA03 DA01 DA02 DA03 DA10 FA03 FA10 5K030 GA05 HA08 HB28 HC01 JL10 KA01

Claims (5)

【特許請求の範囲】
1. 【請求項１】 １ワード単位でビット毎にデータの演算
   を行う複数の演算回路を含むプロセッサであって、 各ワード内のデータを、被演算対象のデータとそれ以外
   の非演算対象のデータとに区分するためのビット指定を
   行う処理マスク制御部と、 前記処理マスク制御部による前記ビット指定に従い、前
   記被演算対象のデータについては当該ビット対応で前記
   演算回路による演算処理を行ってその演算結果を取り出
   す機能および前記非演算対象のデータについては当該ビ
   ット対応で前記演算回路をスルーさせる機能のいずれか
   の機能を択一的に有効にする出力選択部と、を具備する
   ことを特徴とする可変長データ処理用プロセッサ。
2. 【請求項２】 １ワード単位でビット毎にデータの演算
   を行う複数の演算回路を含むプロセッサであって、 隣接する前記演算回路間で一方の演算回路から発生した
   キャリーを他方の演算回路に伝播するかしないかを各ビ
   ット対応で設定するためのキャリー伝播指定を行うキャ
   リーマスク制御部と、 前記キャリーマスク制御部による前記キャリー伝播指定
   に従い、前記一方の演算回路からの前記キャリーを前記
   他方の演算回路に伝播させる機能および該他方の演算回
   路に該キャリーとして予め定めた固定論理を与える機能
   のいずれかの機能を択一的に有効にするキャリー選択部
   と、を具備することを特徴とする可変長データ処理用プ
   ロセッサ。
3. 【請求項３】 １ワード単位でビット毎にデータの演算
   を行う複数の演算回路を含むプロセッサであって、 前記演算回路間で一方の演算回路から発生したキャリー
   を他方の演算回路に伝播させるためのキャリー分配部を
   具備することを特徴とする可変長データ処理用プロセッ
   サ。
4. 【請求項４】 １ワード単位でビット毎にデータの演算
   を行う複数の演算回路を含むプロセッサであって、該プ
   ロセッサは、 各該演算回路に入力すべき第１ワード内の被演算対象の
   データを一旦格納する第１レジスタと、 各該演算回路に入力すべき第２ワード内の被演算対象の
   データを一旦格納する第２レジスタと、を具備し、か
   つ、 該第１および第２レジスタにそれぞれ格納されたデータ
   を、各ビット位置を揃えて複数のビット同士で同時にビ
   ットの入替えを行うビットスイッチ部を備えることを特
   徴とする可変長データ処理用プロセッサ。
5. 【請求項５】 相互に同一構成を有し、かつ、１ワード
   単位でビット毎にデータの演算を行う複数の演算回路を
   含むサブプロセッサを複数並列に接続してなるプロセッ
   サであって、 被演算対象の前記データのデータ長が前記１ワードのビ
   ット長を超えるときに有効となり、隣接する一方の前記
   サブプロセッサ内の前記演算回路から発生したキャリー
   を他方の前記サブプロセッサ内の前記演算回路に伝播さ
   せると共に、前記他方のサブプロセッサ内の演算回路か
   ら発生したキャリーを前記一方のサブプロセッサ内の演
   算回路に伝播させるキャリー入出力インタフェース部
   を、各前記サブプロセッサ毎に設けることを特徴とする
   可変長データ処理用プロセッサ。