JP2002057401A - Semiconductor laser and semiconductor device - Google Patents

Semiconductor laser and semiconductor device

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JP2002057401A
JP2002057401A JP2000243338A JP2000243338A JP2002057401A JP 2002057401 A JP2002057401 A JP 2002057401A JP 2000243338 A JP2000243338 A JP 2000243338A JP 2000243338 A JP2000243338 A JP 2000243338A JP 2002057401 A JP2002057401 A JP 2002057401A
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor laser and a semiconductor device, in which laser light polarization characteristics can be enhanced by relaxing stresses caused by the difference between the coefficients of thermal expansion and that of a mounting board and the reliability can be enhanced. SOLUTION: The semiconductor laser comprises a substrate 10, on which a stripe mesa protrusion 10a is formed, multilayer semiconductor body comprising a first conductivity-type first clad layer 11, active layer 12 and a second conductivity-type second clad layer 13 formed on the mesa protrusion 10a, and first conductivity-type current block layer 15 formed on the opposite side faces of the active layer 12 to touch the active layer 12 across the total thickness thereof, first electrode 20 formed on the upper layer of the multilayer semiconductor body, and second electrode 30 formed on the rear surface of the substrate wherein a level difference H caused by the height of the mesa protrusion 10a is formed on the surface of the multilayer semiconductor body and the first electrode 20 comprises a multilayer film, where two Pt layers (25, 27) sandwich a stress relax layer, i.e., Au layer 26, or an anti-alloying film of Pt layer.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、半導体レーザおよ
び半導体装置に関し、特にAlGaAs系化合物半導体
による埋め込みヘテロ接合型半導体レーザと、表面に段
差が形成されている半導体装置に関する。
The present invention relates to a semiconductor laser and a semiconductor device, and more particularly to a buried heterojunction semiconductor laser using an AlGaAs compound semiconductor and a semiconductor device having a step formed on a surface.

【0002】[0002]

【従来の技術】低閾値電流を有する半導体レーザは、例
えば活性層の横方向に、即ち活性層の面方向と直交する
方向に屈折率差を付与し、しかも電流狭搾を行う電流ブ
ロック手段を形成することで実現できる。
2. Description of the Related Art A semiconductor laser having a low threshold current has a current blocking means for giving a refractive index difference in a lateral direction of an active layer, that is, in a direction perpendicular to a plane direction of the active layer, and for narrowing a current. It can be realized by forming.

【0003】上記の構造を実現する半導体レーザが、例
えば特許掲載公報第3011938号に開示されてい
る。図4(a)は、上記の半導体レーザの例の断面図で
ある。(100)結晶面による主面に側面が基部側に向
かって凸のなだらかな凹曲湾曲面とされたストライプ状
(紙面に対して直交する方向に延在)メサ突起10aを
有するGaAsなどからなるp型化合物半導体基板10
上に、この化合物半導体基板10のメサ突起10aを有
する主面側に、全面的にAlGaAsなどからなるp型
クラッド層11と、活性層12と、AlGaAsなどか
らなる第1のn型クラッド層13と、AlGaAsなど
からなるp型の電流ブロック層15と、AlGaAsな
どからなるn型の第2クラッド層16と、GaAsなど
からなるn型のキャップ層17との各エピタキシャル層
が順次積層されている。ここで、上記のメサ突起10a
を形成するメサ溝10b内の電流ブロック層15が、メ
サ突起10a上にエピタキシャル成長されたp型クラッ
ド層11および第1のn型クラッド層13に挟まれた活
性層12の側面に、活性層12の全厚さに跨がって接す
るように、かつ、第1のn型クラッド層13と第2のn
型クラッド層16の間に挟まれて配置された構成となっ
ている。
A semiconductor laser realizing the above structure is disclosed in, for example, Japanese Patent Publication No. 30111938. FIG. 4A is a cross-sectional view of an example of the above-described semiconductor laser. It is made of GaAs or the like having a stripe-shaped (extending in a direction perpendicular to the paper surface) mesa projection 10a in which a side surface of the (100) crystal main surface has a gentle concave curved surface whose side surface is convex toward the base side. p-type compound semiconductor substrate 10
On the main surface side of the compound semiconductor substrate 10 having the mesa protrusions 10a, a p-type cladding layer 11 made of AlGaAs or the like, an active layer 12, and a first n-type cladding layer 13 made of AlGaAs or the like are entirely formed. And an epitaxial layer of a p-type current blocking layer 15 made of AlGaAs or the like, an n-type second clad layer 16 made of AlGaAs or the like, and an n-type cap layer 17 made of GaAs or the like. . Here, the above-mentioned mesa protrusion 10a
The current blocking layer 15 in the mesa groove 10b for forming the active layer 12 is formed on the side surface of the active layer 12 sandwiched between the p-type cladding layer 11 and the first n-type cladding layer 13 epitaxially grown on the mesa projection 10a. And the first n-type cladding layer 13 and the second n
It is configured to be interposed between the mold cladding layers 16.

【0004】上記の構成の半導体積層体のn型のキャッ
プ層17に接続してn電極20が形成されている。上記
n電極20は、例えば図4(b)に示すように、AuG
e層21、Ni層22およびAu層23の積層体からな
り、AuGe層21側がn型のキャップ層17側となっ
ている。一方、p型半導体基板10の裏面には、例え
ば、Ti層、Pt層およびAu層からなるp電極30が
形成されている。以上のようにして、埋め込みヘテロ接
合型半導体レーザLDが構成されている。
An n-electrode 20 is formed so as to be connected to the n-type cap layer 17 of the semiconductor laminate having the above configuration. The n-electrode 20 is made of AuG, for example, as shown in FIG.
It is made of a laminate of the e layer 21, the Ni layer 22, and the Au layer 23, and the AuGe layer 21 side is the n-type cap layer 17 side. On the other hand, on the back surface of the p-type semiconductor substrate 10, a p-electrode 30 made of, for example, a Ti layer, a Pt layer, and an Au layer is formed. As described above, the buried heterojunction semiconductor laser LD is configured.

【0005】上記の構成においては、半導体基板10の
メサ突起10a上に形成された動作領域となる活性層1
2が、p型クラッド層11と第1のn型クラッド層13
によって挟まれ、その横方向が電流ブロック層15によ
って包囲された埋め込みヘテロ(BH:Buried Hetero
)構造となっている。活性層12の両側はp型クラッ
ド層11に生じた(111)B結晶面による側壁斜面1
1aの延長上で規制されるとともに、p型電流ブロック
層15によって規制される。即ち、ストライプ状のメサ
突起10a上の動作領域となる活性層12自体を挟んで
その両側に電流ブロック層15が形成され、メサ溝10
b領域において、p−n−p−n構造が形成されるの
で、電流狭搾が効果的に行われ、メサ突起10a上の活
性層12への電流の集中を効果的に行うことができる。
In the above structure, the active layer 1 serving as an operation region formed on the mesa protrusion 10a of the semiconductor substrate 10 is formed.
2 is a p-type cladding layer 11 and a first n-type cladding layer 13
Buried hetero (BH) surrounded by the current blocking layer 15 in the lateral direction.
) Structure. On both sides of the active layer 12, the side wall slope 1 due to the (111) B crystal plane generated in the p-type cladding layer 11
1a, and is regulated by the p-type current blocking layer 15. That is, the current block layers 15 are formed on both sides of the active layer 12 itself, which is an operation region on the stripe-shaped mesa protrusion 10a, and the mesa groove 10 is formed.
Since the pnpn structure is formed in the region b, the current is effectively narrowed, and the current can be effectively concentrated on the active layer 12 on the mesa protrusion 10a.

【0006】上記の構造の半導体レーザは、1回のエピ
タキシャル成長で製造することが可能となっている。上
記の半導体レーザの製造方法としては、例えば、(10
0)面を主面とするGaAsなどからなるp型化合物半
導体基板10の主面に、フォトレジストからなるマスク
層の形成および硫酸系の結晶学的エッチングを行い、側
面が基部側に向かって凸のなだらかな凹曲湾曲面とされ
たストライプ状(紙面に対して直交する方向に延在)メ
サ突起10aを形成する。ここで、メサ突起10aのス
トライプ方向は、図1(a)断面を(011)面とし
て、この面に垂直な方向に延伸するように形成する。次
に、MOCVD(有機金属気相成長)法などにより、必
要に応じてp型のバッファ層を形成した後、AlGaA
sからなるp型クラッド層11をエピタキシャル成長さ
せる。この場合、エピタキシャル成長が進行するとメサ
突起10aの上面では(100)面に対しての角度が約
55度をなす(111)B結晶面よりなる斜面10bが
メサ突起10aの両側に自然発生的に生じる。上記の
(111)B結晶面よりなる斜面10bが存在している
状態でp型クラッド層11の成長を停止し、連続MOC
VD工程により活性層12をエピタキシャル成長させる
と、(111)B結晶面よりなる斜面10b上への成長
速度が非常に遅いため、実質的に成長せず、活性層12
はメサ突起10a上とメサ溝10b上とに分離して形成
される。
The semiconductor laser having the above structure can be manufactured by one-time epitaxial growth. As a method of manufacturing the semiconductor laser, for example, (10
On the main surface of the p-type compound semiconductor substrate 10 made of GaAs or the like whose main surface is the 0) surface, a mask layer made of a photoresist is formed and a sulfuric acid-based crystallographic etching is performed, and the side surface protrudes toward the base side. A mesa projection 10a having a gentle concave curved surface (extending in a direction perpendicular to the paper surface) is formed. Here, the stripe direction of the mesa projection 10a is formed so as to extend in a direction perpendicular to the (011) plane with the cross section in FIG. Next, after a p-type buffer layer is formed as necessary by MOCVD (metal organic chemical vapor deposition) or the like, AlGaAs
The p-type cladding layer 11 made of s is epitaxially grown. In this case, as the epitaxial growth proceeds, an inclined surface 10b composed of a (111) B crystal plane which forms an angle of about 55 degrees with the (100) plane on the upper surface of the mesa protrusion 10a naturally occurs on both sides of the mesa protrusion 10a. . The growth of the p-type cladding layer 11 is stopped in a state where the inclined surface 10b composed of the (111) B crystal plane exists, and the continuous MOC is performed.
When the active layer 12 is epitaxially grown by the VD process, the growth rate on the slope 10b composed of the (111) B crystal plane is very slow, and the active layer 12 does not substantially grow.
Are formed separately on the mesa protrusion 10a and the mesa groove 10b.

【0007】次に、連続MOCVD工程により、活性層
12の上層にAlGaAsからなる第1のn型クラッド
層13をエピタキシャル成長させる。上記の活性層12
の成長と同様に、(111)B結晶面よりなる斜面10
b上への成長は実質的にしないので、メサ突起10a上
とメサ溝10b上とに分離して形成される。ここで、メ
サ突起10a上においてメサ突起10aの両側における
2つの(111)B結晶面よりなる斜面が交叉する位置
まで、かつ、メサ溝10bにおいてp型クラッド層11
の斜面11aの中間位置までの膜厚で、成長させる。上
記のエピタキシャル成長により、メサ突起10a上に、
p型クラッド層11と第1のn型クラッド層13に挟ま
れた活性層12からなり、断面が略三角形形状の動作領
域14が形成される。
Next, a first n-type cladding layer 13 made of AlGaAs is epitaxially grown on the active layer 12 by a continuous MOCVD process. The above active layer 12
Similarly to the growth of the crystal, the slope 10 made of the (111) B crystal plane is formed.
Since growth on b is not substantially performed, it is formed separately on the mesa protrusion 10a and the mesa groove 10b. Here, the p-type cladding layer 11 is formed on the mesa protrusion 10a to a position where two inclined surfaces formed of (111) B crystal planes on both sides of the mesa protrusion 10a cross each other, and in the mesa groove 10b.
Is grown to a film thickness up to the middle position of the inclined surface 11a. By the above-mentioned epitaxial growth, on the mesa protrusion 10a,
The active region 12 is formed by the active layer 12 sandwiched between the p-type cladding layer 11 and the first n-type cladding layer 13, and has a substantially triangular cross section.

【0008】次に、連続MOCVD工程により、第1の
n型クラッド層13の上層にAlGaAsからなる電流
ブロック層15をエピタキシャル成長させる。ここで、
電流ブロック層15は、メサ突起10a上にエピタキシ
ャル成長されたp型クラッド層11および第1のn型ク
ラッド層13に挟まれた活性層12の側面に、活性層1
2の全厚さに跨がって接するように、メサ溝10b領域
に形成する。次に、連続MOCVD工程により、第1の
n型クラッド層13および電流ブロック層15の上層
に、全面にAlGaAsからなる第2のn型クラッド層
16をエピタキシャル成長させる。次に、連続MOCV
D工程により、第2のn型クラッド層16の上層に、全
面にGaAsからなるn型キャップ層16をエピタキシ
ャル成長させる。以上で、半導体基板10上に上記構成
の半導体積層体を連続した1回のエピタキシャル成長に
より形成することができる。さらに、AuGe層21、
Ni層22およびAu層23の積層体からなるn電極2
0をn型のキャップ層17に接続して形成し、一方、例
えば、Ti層、Pt層およびAu層からなるp電極30
をp型半導体基板10の裏面に形成し、ペレタイズ工程
などを経て、図4(a)に示す半導体とすることができ
る。
Next, a current block layer 15 made of AlGaAs is epitaxially grown on the first n-type clad layer 13 by a continuous MOCVD process. here,
The current blocking layer 15 is formed on the side of the active layer 12 sandwiched between the p-type cladding layer 11 and the first n-type cladding layer 13 epitaxially grown on the mesa protrusion 10a.
2 is formed in the region of the mesa groove 10b so as to be in contact with the entire thickness of the substrate. Next, the second n-type cladding layer 16 made of AlGaAs is epitaxially grown on the entire surface of the first n-type cladding layer 13 and the current blocking layer 15 by a continuous MOCVD process. Next, continuous MOCV
In step D, an n-type cap layer 16 made of GaAs is epitaxially grown on the entire surface of the second n-type clad layer 16. As described above, the semiconductor laminate having the above configuration can be formed on the semiconductor substrate 10 by one continuous epitaxial growth. Further, the AuGe layer 21,
N electrode 2 composed of a laminate of Ni layer 22 and Au layer 23
0 is connected to the n-type cap layer 17, while the p-electrode 30 is formed of, for example, a Ti layer, a Pt layer, and an Au layer.
Is formed on the back surface of the p-type semiconductor substrate 10, and through a pelletizing step or the like, the semiconductor shown in FIG. 4A can be obtained.

【0009】[0009]

【発明が解決しようとする課題】しかしながら、上記の
構造の半導体レーザは、n電極側からハンダなどを用い
て実装したときに、下記のように、p型クラッド層11
と第1のn型クラッド層13に挟まれた活性層12から
なり、断面が略三角形形状の動作領域14に、n電極と
ハンダとの接合面から応力がかかってしまい、発振する
レーザ光の偏光方向を意図せずに回転させたり、欠陥が
発生する可能性があるという問題があった。
However, when the semiconductor laser having the above structure is mounted using solder or the like from the n-electrode side, the p-type cladding layer 11 is formed as follows.
And the active layer 12 sandwiched between the first n-type cladding layers 13, and a stress is applied to the operating region 14 having a substantially triangular cross section from the bonding surface between the n-electrode and the solder, and the laser light oscillated. There has been a problem that the polarization direction may be unintentionally rotated or a defect may occur.

【0010】図5は、上記の従来の構造の半導体レーザ
LDを、n電極20側からAlNなどのサブマウント基
板40上にハンダ層41を用いて実装したときの模式図
である。サブマウント基板40上にはハンダ層41に接
続する配線部42が形成されており、さらにリード42
aが接続して形成されている。一方、半導体レーザLD
を構成するp型半導体基板に形成されたp電極30にも
リード30aが接続して形成されている。上記の両リー
ド(30a,42a)に所定の電圧を印加すると、動作
領域14における活性層12からレーザ光が発振する。
FIG. 5 is a schematic diagram when the semiconductor laser LD having the above-mentioned conventional structure is mounted on a submount substrate 40 made of AlN or the like from the n-electrode 20 side by using a solder layer 41. A wiring portion 42 connected to the solder layer 41 is formed on the submount substrate 40, and furthermore, a lead 42
a are connected to each other. On the other hand, a semiconductor laser LD
The lead 30a is also connected to the p-electrode 30 formed on the p-type semiconductor substrate constituting the above. When a predetermined voltage is applied to both the leads (30a, 42a), laser light oscillates from the active layer 12 in the operation region 14.

【0011】上記構成の半導体レーザにおいて、半導体
基板に形成されたメサ突起の高さの分、n電極側の半導
体積層体表面に段差が残されてしまうため、サブマウン
ト基板40と半導体レーザLDとの熱膨張率の差に起因
する応力STが、半導体積層体内部に断面が略三角形形
状の構造に集中してかかってしまう構造となり、発振す
るレーザ光の偏光方向などのレーザ特性に影響を与えた
り、欠陥が発生して信頼性が低下するという問題の原因
となっていた。
In the semiconductor laser having the above structure, a step is left on the surface of the semiconductor laminate on the n-electrode side by the height of the mesa protrusion formed on the semiconductor substrate. The stress ST caused by the difference in the thermal expansion coefficient of the semiconductor laser has a structure in which the cross section is concentrated and applied to a substantially triangular structure inside the semiconductor laminate, and affects the laser characteristics such as the polarization direction of the oscillating laser light. Or a defect is caused to cause a problem that reliability is reduced.

【0012】特に、上記の発振するレーザ光の偏光方向
などのレーザ特性に影響を与えることの問題は、1チッ
プ上に2つの半導体レーザ素子を搭載する2ビームレー
ザの場合に顕著となる。図6(a)は、上記のような1
チップ上に2つの半導体レーザ素子(LD1,LD2)
を搭載する2ビームレーザの断面図である。各半導体レ
ーザ素子(LD1,LD2)の構造は、図4(a)に示
す単独で構成される場合と実質的に同様である。各半導
体レーザ素子(LD1,LD2)の境界領域は分離溝I
が形成され、素子分離される。図6(b)は、上記の2
ビームレーザをn電極20側からAlNなどのサブマウ
ント基板40上にハンダ層(41,43)を用いて実装
したときの模式図である。サブマウント基板40上には
ハンダ層(41,43)に接続する配線部(42,4
4)が形成されており、さらにリード(42a,44
a)が接続して形成されている。一方、半導体レーザL
Dを構成するp型半導体基板に形成されたp電極30に
もリード30aが接続して形成されている。上記の各リ
ード(30a,42a,44a)に所定の電圧を印加す
ると、各レーザダイオード(LD1,LD2)の動作領
域14における活性層12からレーザ光が発振する。
In particular, the problem of affecting the laser characteristics such as the direction of polarization of the oscillating laser light becomes significant in the case of a two-beam laser in which two semiconductor laser elements are mounted on one chip. FIG. 6 (a) shows the above 1
Two semiconductor laser elements (LD1, LD2) on a chip
FIG. 2 is a cross-sectional view of a two-beam laser equipped with a laser beam. The structure of each of the semiconductor laser devices (LD1, LD2) is substantially the same as the case where the semiconductor laser device is configured alone as shown in FIG. The boundary region of each semiconductor laser element (LD1, LD2)
Are formed, and the elements are separated. FIG. 6B shows the above 2
It is a schematic diagram when a beam laser is mounted on a submount substrate 40 of AlN or the like from the n-electrode 20 side using solder layers (41, 43). On the submount substrate 40, wiring portions (42, 4) connected to the solder layers (41, 43) are provided.
4) are formed, and leads (42a, 44) are further formed.
a) are connected to each other. On the other hand, the semiconductor laser L
The lead 30a is also connected to the p-electrode 30 formed on the p-type semiconductor substrate constituting D. When a predetermined voltage is applied to each of the leads (30a, 42a, 44a), laser light oscillates from the active layer 12 in the operation region 14 of each laser diode (LD1, LD2).

【0013】上記構造の2ビームレーザにおいて、サブ
マウント基板40と2ビームレーザとの熱膨張率の差に
起因する応力STが、各レーザダイオード(LD1,L
D2)の間で異方的にかかってしまうため、各レーザダ
イオード(LD1,LD2)の発振するレーザ光の偏光
の回転方向(P1,P2)が逆方向となってしまい、そ
の回転角の差は30°にも達してしまう場合がある。ま
た、サブマウント基板をより安価なシリコン基板などに
すると、サブマウント基板40と2ビームレーザとの熱
膨張率の差に起因する応力STがさらに大きくなり、回
転角の差は45°にも達してしまう。上記のように偏光
回転角に差があると、無偏光光学系を用いていていても
反射率などに差が出てしまい、無視できない量となって
いる。
In the two-beam laser having the above structure, the stress ST caused by the difference in the coefficient of thermal expansion between the sub-mount substrate 40 and the two-beam laser causes each laser diode (LD1, L
D2), the rotation direction (P1, P2) of the polarization of the laser light oscillated by each laser diode (LD1, LD2) is reversed, and the difference between the rotation angles is different. May reach 30 °. Further, when the submount substrate is made of a less expensive silicon substrate or the like, the stress ST caused by the difference in the coefficient of thermal expansion between the submount substrate 40 and the two-beam laser is further increased, and the difference in the rotation angle reaches 45 °. Would. If there is a difference in the polarization rotation angle as described above, even if a non-polarization optical system is used, there will be a difference in reflectance and the like, which is a non-negligible amount.

【0014】上記のような問題は、表面に段差を有する
半導体に電極を設け、該電極側から実装する半導体装置
一般においても、上記と同様に半導体に応力がかかって
しまうため、欠陥の発生を促進するなど、信頼性に問題
を有する。
[0014] The above-mentioned problem is caused by the fact that stress is applied to the semiconductor similarly to the above in a semiconductor device generally provided with an electrode on a semiconductor having a step on the surface and mounted from the electrode side. There is a problem in reliability, such as promotion.

【0015】本発明は上述の状況に鑑みてなされたもの
であり、従って本発明は、半導体基板にメサ突起が形成
されて、その高さの分の段差が半導体積層体の表面に残
されてしまう半導体レーザにおいて、実装基板と半導体
レーザとの熱膨張率の差に起因する応力を緩和して、発
振するレーザ光の偏光方向などのレーザ特性への影響や
欠陥発生などの信頼性の低下を防止できる半導体レー
ザ、および、表面に段差を有する半導体に電極を設けた
場合にも、半導体にかかる応力を緩和できる半導体装置
を提供することを目的とする。
The present invention has been made in view of the above-described circumstances. Therefore, the present invention provides a semiconductor substrate in which a mesa projection is formed and a step corresponding to the height is left on the surface of the semiconductor laminate. In semiconductor lasers, the stress caused by the difference in the coefficient of thermal expansion between the mounting substrate and the semiconductor laser is alleviated to reduce the influence on the laser characteristics such as the polarization direction of the oscillating laser light and the decrease in reliability such as the occurrence of defects. It is an object of the present invention to provide a semiconductor laser that can prevent the occurrence of stress and a semiconductor device that can reduce stress applied to the semiconductor even when an electrode is provided on the semiconductor having a step on the surface.

【0016】[0016]

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体レーザは、ストライプ状のメサ突起
が形成された基板と、上記メサ突起上に形成された第1
導電型の第1クラッド層、活性層および第2導電型の第
2クラッド層と、上記メサ突起の両側におけるメサ溝に
おいて、上記活性層の両側面に該活性層の全厚さに跨が
って接触するように形成された第1導電型の電流ブロッ
ク層とを含む半導体積層体と上記半導体積層体の上層に
形成された第1電極と、上記基板の裏面に形成された第
2電極とを有し、上記メサ突起の高さに起因する段差が
上記半導体積層体の表面に形成されており、上記第1電
極が、合金化阻止膜を含む。
In order to achieve the above object, a semiconductor laser according to the present invention comprises a substrate on which stripe-shaped mesa protrusions are formed, and a first substrate formed on the mesa protrusions.
In the first cladding layer of the conductivity type, the active layer and the second cladding layer of the second conductivity type, and in the mesa grooves on both sides of the mesa projection, both sides of the active layer are laid over the entire thickness of the active layer. A semiconductor laminate including a first conductivity type current blocking layer formed so as to be in contact with the first laminate, a first electrode formed on an upper layer of the semiconductor laminate, and a second electrode formed on a back surface of the substrate. Wherein a step due to the height of the mesa protrusion is formed on the surface of the semiconductor laminate, and the first electrode includes an alloying prevention film.

【0017】上記の本発明の半導体レーザは、好適に
は、上記半導体レーザを実装する実装面に向かって上記
第1電極側から実装されて用いられる。
The semiconductor laser of the present invention is preferably used by being mounted from the first electrode side toward a mounting surface on which the semiconductor laser is mounted.

【0018】上記の本発明の半導体レーザは、好適に
は、上記第1電極が、2層の合金化阻止膜と、該2層の
合金化阻止膜の間に形成された該2層の合金化阻止膜よ
りも柔らかい材料からなる応力緩和層とを含む。
Preferably, in the semiconductor laser according to the present invention, the first electrode is formed of a two-layered alloying prevention film and a two-layered alloying prevention film formed between the two-layered alloying prevention film. A stress relaxation layer made of a material softer than the oxidation prevention film.

【0019】上記の本発明の半導体レーザは、さらに好
適には、上記合金化阻止膜がプラチナを含む。
In the above-described semiconductor laser according to the present invention, more preferably, the alloying prevention film contains platinum.

【0020】上記の本発明の半導体レーザは、さらに好
適には、上記応力緩和層が、少なくとも金あるいはイン
ジウムを含む。
In the above-described semiconductor laser of the present invention, more preferably, the stress relaxation layer contains at least gold or indium.

【0021】上記の本発明の半導体レーザは、さらに好
適には、上記第1電極が、上記2層の合金化阻止膜の上
記半導体積層体側に該半導体積層体と合金化する層を有
する。
In the above-described semiconductor laser according to the present invention, more preferably, the first electrode has a layer which alloys with the semiconductor laminate on the semiconductor laminate side of the two-layer alloying prevention film.

【0022】上記の本発明の半導体レーザは、さらに好
適には、上記半導体レーザを実装する実装面に向かって
上記第1電極側からハンダを介して実装されて用いら
れ、上記第1電極が、上記2層の合金化阻止膜の上記ハ
ンダ側に該ハンダと合金化する層を有する。
More preferably, the semiconductor laser of the present invention is used by being mounted via solder from the first electrode side toward a mounting surface on which the semiconductor laser is mounted. A layer that alloys with the solder is provided on the solder side of the two-layer alloying prevention film.

【0023】上記の本発明の半導体レーザは、好適に
は、上記基板の主面が(100)面であり、上記ストラ
イプ状のメサ突起の側面が、上記基板の基部側に向かっ
て凸のなだらかな湾曲面である。
In the above-described semiconductor laser of the present invention, preferably, the main surface of the substrate is a (100) plane, and the side surfaces of the stripe-shaped mesa projections are gently convex toward the base side of the substrate. It is a curved surface.

【0024】上記の本発明の半導体レーザは、好適に
は、上記電流ブロック層と上記活性層との接触面が上記
メサ突起の長手方向に沿って直線的になるように上記電
流ブロック層が成膜されている。さらに好適には、上記
電流ブロック層の上記直線的成膜部分が{311}結晶
面からなる。
Preferably, in the semiconductor laser according to the present invention, the current blocking layer is formed such that a contact surface between the current blocking layer and the active layer is linear along a longitudinal direction of the mesa protrusion. Is filmed. More preferably, the linear film-forming portion of the current block layer has a {311} crystal plane.

【0025】上記の本発明の半導体レーザは、好適に
は、上記基板上に、素子分離された複数個の上記半導体
積層体が形成されて、複数個のレーザ素子が搭載されて
いる。
In the above-described semiconductor laser of the present invention, preferably, a plurality of the above-mentioned semiconductor laminated bodies separated from each other are formed on the above-mentioned substrate, and a plurality of laser elements are mounted.

【0026】上記の本発明の半導体レーザは、メサ突起
の高さに起因する段差が形成された半導体積層体の表面
に形成された第1電極がPtなどの合金化阻止膜を含ん
でおり、この合金化阻止膜にわたっての、電極−半導体
積層体界面部分の合金化、あるいは電極−ハンダ界面部
分の合金化進行を阻止することができる。従って、合金
化の進行を阻止された位置にAu層などの合金化阻止膜
よりも柔らかい応力緩和層を配置することで、実装基板
と半導体レーザとの熱膨張率の差に起因する応力を緩和
することができ、これにより、発振するレーザ光の偏光
方向などのレーザ特性への影響や欠陥発生などの信頼性
の低下を防止することができる。上記の合金化が電極−
半導体積層体界面部分と電極−ハンダ界面部分の両方で
進行する場合には、2層の合金化阻止膜の間にAu層な
どの合金化阻止膜よりも柔らかい応力緩和層を配置した
構成とすることで、2層の合金化阻止膜の間の応力緩和
層の合金化が阻止されるため、上記のように、実装基板
と半導体レーザとの熱膨張率の差に起因する応力を緩和
することができ、発振するレーザ光の偏光方向などのレ
ーザ特性への影響や欠陥発生などの信頼性の低下を防止
することができる。
In the above-described semiconductor laser of the present invention, the first electrode formed on the surface of the semiconductor laminated body having a step due to the height of the mesa projection includes an alloying prevention film such as Pt, It is possible to prevent the alloying of the interface between the electrode and the semiconductor or the progress of alloying of the interface between the electrode and the solder over the alloying prevention film. Therefore, by arranging a stress relaxation layer softer than the alloying prevention film such as an Au layer at a position where the progress of alloying is prevented, stress caused by a difference in thermal expansion coefficient between the mounting substrate and the semiconductor laser is reduced. Accordingly, it is possible to prevent the influence on the laser characteristics such as the polarization direction of the oscillating laser light and the decrease in reliability such as occurrence of defects. The above alloying is the electrode
In the case of proceeding at both the semiconductor laminate interface portion and the electrode-solder interface portion, a structure in which a stress relaxation layer softer than an alloying prevention film such as an Au layer is disposed between two alloying prevention films. As a result, the alloying of the stress relaxation layer between the two alloying prevention films is prevented, so that the stress caused by the difference in the coefficient of thermal expansion between the mounting substrate and the semiconductor laser is reduced as described above. Thus, it is possible to prevent the polarization direction of the oscillating laser light from affecting the laser characteristics and from lowering the reliability such as the occurrence of defects.

【0027】また、上記の目的を達成するため、本発明
の半導体装置は、表面に段差が形成された半導体層と、
上記半導体層の上層に形成された電極とを有する半導体
装置であって、上記半導体装置を実装する実装面に向か
って上記電極側から実装されて用いられ、上記電極が、
合金化阻止膜を含む。
In order to achieve the above object, a semiconductor device according to the present invention comprises a semiconductor layer having a step formed on a surface thereof;
A semiconductor device having an electrode formed on an upper layer of the semiconductor layer, wherein the semiconductor device is mounted from the electrode side toward a mounting surface on which the semiconductor device is mounted, and the electrode is used.
Including an alloying prevention film.

【0028】上記の本発明の半導体装置は、好適には、
上記電極が、2層の合金化阻止膜と、該2層の合金化阻
止膜の間に形成された該2層の合金化阻止膜よりも柔ら
かい材料からなる応力緩和層とを含む。
The semiconductor device of the present invention is preferably
The electrode includes a two-layered alloying prevention film and a stress relaxation layer formed between the two-layered alloying prevention film and made of a material softer than the two-layered alloying prevention film.

【0029】上記の本発明の半導体装置は、表面に段差
が形成された半導体積層体の表面に形成された電極がP
tなどの合金化阻止膜を含んでおり、この合金化阻止膜
にわたっての、電極−半導体積層体界面部分の合金化、
あるいは電極−ハンダ界面部分の合金化進行を阻止する
ことができる。従って、合金化の進行を阻止された位置
にAu層などの合金化阻止膜よりも柔らかい応力緩和層
を配置することで、半導体にかかる応力を緩和すること
ができる。
In the above-described semiconductor device of the present invention, the electrode formed on the surface of the semiconductor laminate having a step formed on the surface is formed of P
t, etc., alloying of the electrode-semiconductor laminate interface portion over the alloying prevention film,
Alternatively, the progress of alloying at the electrode-solder interface can be prevented. Therefore, the stress applied to the semiconductor can be reduced by disposing a stress relaxation layer such as an Au layer that is softer than the alloying prevention film at a position where the progress of alloying is prevented.

【0030】[0030]

【発明の実施の形態】以下、本発明の半導体レーザの実
施の形態について図面を参照して説明する。
Embodiments of the present invention will be described below with reference to the drawings.

【0031】第1実施形態 図1(a)は、本実施形態に係る半導体レーザの断面図
である。(100)結晶面による主面に側面が基部側に
向かって凸のなだらかな凹曲湾曲面とされたストライプ
状(紙面に対して直交する方向に延在)メサ突起10a
を有するGaAsなどからなるp型化合物半導体基板1
0上に、この化合物半導体基板10のメサ突起10aを
有する主面側に、全面的にAlGaAsなどからなるp
型クラッド層11と、活性層12と、AlGaAsなど
からなる第1のn型クラッド層13と、AlGaAsな
どからなるp型の電流ブロック層15と、AlGaAs
などからなるn型の第2クラッド層16と、GaAsな
どからなるn型のキャップ層17との各エピタキシャル
層が順次積層されている。ここで、上記のメサ突起10
aを形成するメサ溝10b内の電流ブロック層15が、
メサ突起10a上にエピタキシャル成長されたp型クラ
ッド層11および第1のn型クラッド層13に挟まれた
活性層12の側面に、活性層12の全厚さに跨がって接
するように、かつ、第1のn型クラッド層13と第2の
n型クラッド層16の間に挟まれて配置された構成とな
っている。また、上記構成の半導体レーザでは、半導体
基板10に形成されたメサ突起10aの高さに対応する
ように、その上層にクラッド層や活性層などの各層を積
層させて得た半導体積層体の表面にも高さHの段差が生
じている。
First Embodiment FIG. 1A is a sectional view of a semiconductor laser according to the present embodiment. Mesa projection 10a (extending in a direction perpendicular to the paper surface) in which a main surface formed of a (100) crystal surface has a gentle concave curved surface whose side surface is convex toward the base side.
-Type compound semiconductor substrate 1 made of GaAs or the like having
On the main surface of the compound semiconductor substrate 10 having the mesa protrusions 10a, a p-layer made of AlGaAs or the like is entirely formed.
Type cladding layer 11, an active layer 12, a first n-type cladding layer 13 made of AlGaAs or the like, a p-type current blocking layer 15 made of AlGaAs or the like, and an AlGaAs
The respective epitaxial layers of an n-type second cladding layer 16 made of, for example, and an n-type cap layer 17 made of GaAs or the like are sequentially laminated. Here, the above-mentioned mesa protrusion 10
a, the current blocking layer 15 in the mesa groove 10b
A side surface of the active layer 12 sandwiched between the p-type clad layer 11 and the first n-type clad layer 13 epitaxially grown on the mesa protrusion 10a so as to be in contact with the active layer 12 over the entire thickness thereof; , The first n-type cladding layer 13 and the second n-type cladding layer 16. Further, in the semiconductor laser having the above configuration, the surface of the semiconductor laminated body obtained by laminating each layer such as the clad layer and the active layer on the upper layer so as to correspond to the height of the mesa protrusion 10 a formed on the semiconductor substrate 10. Also, a step having a height H occurs.

【0032】上記の構成の半導体積層体において、p型
の電流ブロック層15と活性層12との接触面がメサ突
起10aの長手方向に沿って直線的になるようにp型の
電流ブロック層15が成膜されており、その直線的成膜
部分は{311}結晶面からなっている。
In the semiconductor laminate having the above-described structure, the p-type current blocking layer 15 is formed such that the contact surface between the p-type current blocking layer 15 and the active layer 12 becomes linear along the longitudinal direction of the mesa protrusion 10a. Is formed, and the linear film-forming portion is composed of a {311} crystal plane.

【0033】上記の構成の半導体積層体の高さHの段差
が生じている表面において、n型のキャップ層17に接
続してn電極20が形成されている。図1(b)は、上
記のn電極20部分の拡大断面図である。n電極20
は、例えば、膜厚160nmのAuGe層21、膜厚5
0nmのNi層22、膜厚500nmのAu層23、膜
厚50nmのTi層24、膜厚100nmのPt層2
5、膜厚500nmのAu層26、膜厚100nmのP
t層27および膜厚500nmのAu層28の積層体か
らなり、AuGe層21側がn型のキャップ層17側と
なっている。上記の構成のn電極において、Pt層25
およびPt層27は半導体層やハンダと合金を形成しに
くい合金化阻止膜であり、その間のAu層26はPt層
25およびPt層27により合金化の進行から保護され
た位置となっており、Pt層25およびPt層27より
も柔らかい応力緩和層となっている。また、AuGe層
21、Ni層22およびAu層は、従来よりn電極とし
て用いていた層構成であり、Ti層24は密着層として
機能する。Pt層25よりも下層側、即ち、AuGe層
21、Ni層22、Au層23およびTi層24は、n
型のキャップ層17側からの合金化が進行する領域とな
り、合金化することでn型のキャップ層17とオーミッ
クコンタクトをとることができる。また、Pt層27よ
りも上層側、即ち、Au層28は、ハンダ層を介して実
装した場合にハンダ層との合金化が進行する領域とな
り、合金化することでハンダ層とオーミックコンタクト
をとることができる。
An n-electrode 20 is formed on the surface of the semiconductor laminate having the above-described structure where a step having a height H is generated, connected to the n-type cap layer 17. FIG. 1B is an enlarged sectional view of the n-electrode 20 portion. n electrode 20
Is, for example, an AuGe layer 21 having a thickness of 160 nm and a thickness of 5
0 nm Ni layer 22, 500 nm thick Au layer 23, 50 nm thick Ti layer 24, 100 nm thick Pt layer 2
5. Au layer 26 with a thickness of 500 nm, P with a thickness of 100 nm
It is made of a laminate of a t layer 27 and a 500 nm thick Au layer 28, and the AuGe layer 21 side is the n-type cap layer 17 side. In the n-electrode having the above configuration, the Pt layer 25
The Pt layer 27 is an alloying prevention film that hardly forms an alloy with a semiconductor layer or solder, and the Au layer 26 between them is a position protected by the Pt layer 25 and the Pt layer 27 from the progress of alloying. The stress relaxation layer is softer than the Pt layer 25 and the Pt layer 27. The AuGe layer 21, the Ni layer 22, and the Au layer have a layer configuration conventionally used as an n-electrode, and the Ti layer 24 functions as an adhesion layer. The lower side of the Pt layer 25, that is, the AuGe layer 21, the Ni layer 22, the Au layer 23, and the Ti layer 24
It becomes a region where alloying proceeds from the mold cap layer 17 side, and the alloying can form an ohmic contact with the n-type cap layer 17. Further, the upper layer side of the Pt layer 27, that is, the Au layer 28 becomes a region where the alloying with the solder layer progresses when it is mounted via the solder layer, and makes an ohmic contact with the solder layer by alloying. be able to.

【0034】一方、p型半導体基板10の裏面には、例
えば、Ti層、Pt層およびAu層からなるp電極30
が形成されている。以上のようにして、埋め込みヘテロ
接合型半導体レーザLDが構成されている。
On the other hand, on the back surface of the p-type semiconductor substrate 10, for example, a p-electrode 30 made of a Ti layer, a Pt layer and an Au layer is formed.
Are formed. As described above, the buried heterojunction semiconductor laser LD is configured.

【0035】上記の構成においては、半導体基板10の
メサ突起10a上に形成された動作領域となる活性層1
2が、p型クラッド層11と第1のn型クラッド層13
によって挟まれ、その横方向が電流ブロック層15によ
って包囲された埋め込みヘテロ(BH:Buried Hetero
)構造となっている。活性層12の両側はp型クラッ
ド層11に生じた(111)B結晶面による側壁斜面1
1aの延長上で規制されるとともに、p型電流ブロック
層15によって規制される。即ち、ストライプ状のメサ
突起10a上の動作領域となる活性層12自体を挟んで
その両側に電流ブロック層15が形成され、メサ溝10
b領域において、p−n−p−n構造が形成されるの
で、電流狭搾が効果的に行われ、メサ突起10a上の活
性層12への電流の集中を効果的に行うことができる。
In the above structure, the active layer 1 serving as an operation region formed on the mesa protrusion 10a of the semiconductor substrate 10 is formed.
2 is a p-type cladding layer 11 and a first n-type cladding layer 13
Buried hetero (BH) surrounded by the current blocking layer 15 in the lateral direction.
) Structure. On both sides of the active layer 12, the side wall slope 1 due to the (111) B crystal plane generated in the p-type cladding layer 11
1a, and is regulated by the p-type current blocking layer 15. That is, the current block layers 15 are formed on both sides of the active layer 12 itself, which is an operation region on the stripe-shaped mesa protrusion 10a, and the mesa groove 10 is formed.
Since the pnpn structure is formed in the region b, the current is effectively narrowed, and the current can be effectively concentrated on the active layer 12 on the mesa protrusion 10a.

【0036】上記の本実施形態に係る半導体レーザは、
n電極側からハンダなどを用いてサブマウント基板など
に実装する。図2(a)は、上記の半導体レーザLD
を、n電極20側からAlNなどのサブマウント基板4
0上にハンダ層41を用いて実装したときの断面図であ
る。サブマウント基板40上にはハンダ層41に接続す
る配線部42が形成されており、さらにリード42aが
接続して形成されている。一方、半導体レーザLDを構
成するp型半導体基板に形成されたp電極30にもリー
ド30aが接続して形成されている。上記の両リード
(30a,42a)に所定の電圧を印加すると、動作領
域14における活性層12からレーザ光が発振する。
The semiconductor laser according to the present embodiment is
It is mounted on a submount substrate or the like using solder or the like from the n-electrode side. FIG. 2A shows the above semiconductor laser LD.
From the n-electrode 20 side to a submount substrate 4 such as AlN.
FIG. 4 is a cross-sectional view when mounting is performed on a solder layer 41 using a solder layer 41. A wiring portion 42 connected to the solder layer 41 is formed on the submount substrate 40, and a lead 42a is further formed by connection. On the other hand, the lead 30a is also connected to the p-electrode 30 formed on the p-type semiconductor substrate constituting the semiconductor laser LD. When a predetermined voltage is applied to both the leads (30a, 42a), laser light oscillates from the active layer 12 in the operation region 14.

【0037】図2(b)は、上記のn電極20とハンダ
層41との接合部分の拡大断面図である。Pt層25よ
りもn型のキャップ層17側の積層膜A、即ち、AuG
e層21、Ni層22、Au層23およびTi層24
は、n型のキャップ層17側からの合金化が進行する領
域となり、n型のキャップ層17と合金化膜aを形成す
ることでn型のキャップ層17とオーミックコンタクト
をとることができる。また、Pt層27よりもハンダ層
41側の膜B、即ち、Au層28は、ハンダ層41との
合金化が進行する領域となり、ハンダ層41と合金化膜
bを形成することでハンダ層41とオーミックコンタク
トをとることができる。Pt層25およびPt層27は
半導体層やハンダと合金を形成しにくい合金化阻止膜C
であり、n型のキャップ層17側から、あるいはハンダ
層41側からの合金化はこの層で停止する。また、2層
の合金化阻止膜Cの間のAu層26は、2層の合金化阻
止膜Cによりn型のキャップ層17側から、あるいはハ
ンダ層41側からの合金化の進行から保護された位置と
なっており、2層の合金化阻止膜Cよりも柔らかい材料
で構成され、Au層26を介しての応力がかけられたと
きにその応力を緩和することができる応力緩和層Dとな
っている。
FIG. 2B is an enlarged cross-sectional view of the junction between the n-electrode 20 and the solder layer 41. The laminated film A on the n-type cap layer 17 side of the Pt layer 25, that is, AuG
e layer 21, Ni layer 22, Au layer 23 and Ti layer 24
Is a region where alloying proceeds from the n-type cap layer 17 side, and an ohmic contact can be made with the n-type cap layer 17 by forming the n-type cap layer 17 and the alloying film a. Further, the film B on the solder layer 41 side with respect to the Pt layer 27, that is, the Au layer 28 becomes a region where alloying with the solder layer 41 proceeds, and by forming the solder layer 41 and the alloyed film b, the solder layer is formed. Ohmic contact can be made with 41. The Pt layer 25 and the Pt layer 27 are made of an alloying prevention film C which hardly forms an alloy with a semiconductor layer or solder.
The alloying from the n-type cap layer 17 side or from the solder layer 41 side stops at this layer. Further, the Au layer 26 between the two alloying prevention films C is protected from the progress of alloying from the n-type cap layer 17 side or the solder layer 41 side by the two alloying prevention films C. And a stress relaxation layer D made of a material softer than the two-layered alloying prevention film C and capable of relaxing the stress when the stress is applied via the Au layer 26. Has become.

【0038】上記の構成の半導体積層体の高さHの段差
が残されているため、サブマウント基板40と半導体レ
ーザLDとの熱膨張率の差に起因する応力が、p型クラ
ッド層11と第1のn型クラッド層13に挟まれた活性
層12からなり、断面が略三角形形状の動作領域14に
集中してかかってしまう構造となっているが、上記のよ
うにn電極20が2層の合金化阻止膜Cに挟まれた応力
緩和層Dを有する構造となっているので、上記の応力を
緩和することができ、これにより、発振するレーザ光の
偏光方向などのレーザ特性への影響や欠陥発生などの信
頼性の低下を防止することができる。
Since the step of the height H of the semiconductor laminate having the above-described structure remains, the stress caused by the difference in the coefficient of thermal expansion between the submount substrate 40 and the semiconductor laser LD is reduced by the p-type cladding layer 11. The active layer 12 is sandwiched between the first n-type cladding layers 13 and has a structure in which the cross section concentrates on the operation region 14 having a substantially triangular shape. Since the structure has the stress relaxation layer D sandwiched between the alloying prevention films C of the layers, the above-mentioned stress can be relaxed, whereby the laser characteristics such as the polarization direction of the oscillating laser light can be reduced. It is possible to prevent a decrease in reliability such as influence or occurrence of defects.

【0039】上記の構造の半導体レーザは、図4に示す
従来例と同様、1回のエピタキシャル成長で製造するこ
とが可能となっている。上記の半導体レーザの製造方法
としては、例えば、(100)面を主面とするGaAs
などからなるp型化合物半導体基板10の主面に、フォ
トレジストからなるマスク層の形成および硫酸系の結晶
学的エッチングを行い、側面が基部側に向かって凸のな
だらかな凹曲湾曲面とされたストライプ状(紙面に対し
て直交する方向に延在)メサ突起10aを形成する。こ
こで、メサ突起10aのストライプ方向は、図1(a)
断面を(011)面として、この面に垂直な方向に延伸
するように形成する。次に、MOCVD(有機金属気相
成長)法などにより、必要に応じてp型のバッファ層を
形成した後、AlGaAsからなるp型クラッド層11
をエピタキシャル成長させる。この場合、エピタキシャ
ル成長が進行するとメサ突起10aの上面では(10
0)面に対しての角度が約55度をなす(111)B結
晶面よりなる斜面10bがメサ突起10aの両側に自然
発生的に生じる。上記の(111)B結晶面よりなる斜
面10bが存在している状態でp型クラッド層11の成
長を停止し、連続MOCVD工程により活性層12をエ
ピタキシャル成長させると、(111)B結晶面よりな
る斜面10b上への成長速度が非常に遅いため、実質的
に成長せず、活性層12はメサ突起10a上とメサ溝1
0b上とに分離して形成される。
The semiconductor laser having the above structure can be manufactured by one epitaxial growth, as in the conventional example shown in FIG. As a method of manufacturing the above-described semiconductor laser, for example, GaAs having a (100) plane as a main surface is used.
A mask layer made of a photoresist is formed on the main surface of the p-type compound semiconductor substrate 10 made of, for example, and a sulfuric acid-based crystallographic etching is performed to form a gentle concave curved surface whose side surface is convex toward the base side. A striped mesa protrusion 10a (extending in a direction perpendicular to the paper surface) is formed. Here, the stripe direction of the mesa protrusion 10a is the same as that shown in FIG.
The cross section is defined as a (011) plane and is formed so as to extend in a direction perpendicular to this plane. Next, a p-type buffer layer is formed as required by MOCVD (metal organic chemical vapor deposition) or the like, and then a p-type cladding layer 11 made of AlGaAs is formed.
Is epitaxially grown. In this case, as the epitaxial growth proceeds, (10
An inclined surface 10b composed of a (111) B crystal plane having an angle of about 55 degrees with respect to the 0) plane naturally occurs on both sides of the mesa protrusion 10a. When the growth of the p-type cladding layer 11 is stopped in a state where the inclined surface 10b composed of the (111) B crystal plane is present and the active layer 12 is epitaxially grown by a continuous MOCVD process, the (111) B crystal plane is formed. Since the growth rate on the slope 10b is very slow, the growth does not substantially occur, and the active layer 12 is formed on the mesa protrusion 10a and the mesa groove 1a.
0b.

【0040】次に、連続MOCVD工程により、活性層
12の上層にAlGaAsからなる第1のn型クラッド
層13をエピタキシャル成長させる。上記の活性層12
の成長と同様に、(111)B結晶面よりなる斜面10
b上への成長は実質的にしないので、メサ突起10a上
とメサ溝10b上とに分離して形成される。ここで、メ
サ突起10a上においてメサ突起10aの両側における
2つの(111)B結晶面よりなる斜面が交叉する位置
まで、かつ、メサ溝10bにおいてp型クラッド層11
の斜面11aの中間位置までの膜厚で、成長させる。上
記のエピタキシャル成長により、メサ突起10a上に、
p型クラッド層11と第1のn型クラッド層13に挟ま
れた活性層12からなり、断面が略三角形形状の動作領
域14が形成される。
Next, a first n-type cladding layer 13 made of AlGaAs is epitaxially grown on the active layer 12 by a continuous MOCVD process. The above active layer 12
Similarly to the growth of the crystal, the slope 10 made of the (111) B crystal plane is formed.
Since growth on b is not substantially performed, it is formed separately on the mesa protrusion 10a and the mesa groove 10b. Here, the p-type cladding layer 11 is formed on the mesa protrusion 10a to a position where two inclined surfaces formed of (111) B crystal planes on both sides of the mesa protrusion 10a cross each other, and in the mesa groove 10b.
Is grown to a film thickness up to the middle position of the inclined surface 11a. By the above-mentioned epitaxial growth, on the mesa protrusion 10a,
The active region 12 is formed by the active layer 12 sandwiched between the p-type cladding layer 11 and the first n-type cladding layer 13, and has a substantially triangular cross section.

【0041】次に、連続MOCVD工程により、第1の
n型クラッド層13の上層にAlGaAsからなる電流
ブロック層15をエピタキシャル成長させる。ここで、
電流ブロック層15は、メサ突起10a上にエピタキシ
ャル成長されたp型クラッド層11および第1のn型ク
ラッド層13に挟まれた活性層12の側面に、活性層1
2の全厚さに跨がって接するように、メサ溝10b領域
に形成する。このとき、上記において形成するメサ突起
10aとして、側面が基部側に向かって凸のなだらかな
凹曲湾曲面とされたストライプ状(紙面に対して直交す
る方向に延在)とすることで、電流ブロック層15の主
たる面として(311)面が確実に出るようにすること
ができ、これにより、p型の電流ブロック層15と活性
層12との接触面がメサ突起10aの長手方向に沿っ
て、{311}結晶面により直線的になるように成膜で
き、活性層12の全厚さに跨がって接するように電流ブ
ロック層15を容易に成膜できる。
Next, a current block layer 15 made of AlGaAs is epitaxially grown on the first n-type clad layer 13 by a continuous MOCVD process. here,
The current blocking layer 15 is formed on the side of the active layer 12 sandwiched between the p-type cladding layer 11 and the first n-type cladding layer 13 epitaxially grown on the mesa protrusion 10a.
2 is formed in the region of the mesa groove 10b so as to be in contact with the entire thickness of the substrate. At this time, the mesa protrusion 10a formed above is formed in a stripe shape (extending in a direction perpendicular to the paper surface) having a gentle concave curved surface whose side surface is convex toward the base side. As a main surface of the block layer 15, the (311) plane can be ensured to emerge, whereby the contact surface between the p-type current block layer 15 and the active layer 12 extends along the longitudinal direction of the mesa protrusion 10a. , {311} crystal planes, and the current blocking layer 15 can be easily formed so as to be in contact with the entire thickness of the active layer 12.

【0042】次に、連続MOCVD工程により、第1の
n型クラッド層13および電流ブロック層15の上層
に、全面にAlGaAsからなる第2のn型クラッド層
16をエピタキシャル成長させる。次に、連続MOCV
D工程により、第2のn型クラッド層16の上層に、全
面にGaAsからなるn型キャップ層16をエピタキシ
ャル成長させる。以上で、半導体基板10上に上記構成
の半導体積層体を連続した1回のエピタキシャル成長に
より形成することができる。さらに、上記構成のn電極
20をn型のキャップ層17に接続して形成し、一方、
例えば、Ti層、Pt層およびAu層からなるp電極3
0をp型半導体基板10の裏面に形成し、ペレタイズ工
程などを経て、図1(a)に示す半導体とすることがで
きる。
Next, a second n-type cladding layer 16 made of AlGaAs is epitaxially grown on the entire surface of the first n-type cladding layer 13 and the current blocking layer 15 by a continuous MOCVD process. Next, continuous MOCV
In step D, an n-type cap layer 16 made of GaAs is epitaxially grown on the entire surface of the second n-type clad layer 16. As described above, the semiconductor laminate having the above configuration can be formed on the semiconductor substrate 10 by one continuous epitaxial growth. Further, the n-electrode 20 having the above configuration is formed by connecting to the n-type cap layer 17.
For example, a p-electrode 3 composed of a Ti layer, a Pt layer, and an Au layer
1 is formed on the back surface of the p-type semiconductor substrate 10, and through a pelletizing step or the like, the semiconductor shown in FIG. 1A can be obtained.

【0043】第2実施形態 図3(a)は、本実施形態に係る1チップ上に2つの半
導体レーザ素子(LD1,LD2)を搭載する2ビーム
レーザの断面図である。各半導体レーザ素子(LD1,
LD2)の構造は、図1(a)に示す第1実施形態に係
る半導体レーザと実質的に同様である。各半導体レーザ
素子(LD1,LD2)の境界領域は分離溝Iが形成さ
れ、素子分離される。即ち、上記の各半導体レーザ素子
(LD1,LD2)を構成する半導体積層体の表面に
は、基板10に形成されたメサ突起10aに起因する段
差が残されており、その表面に、2層の合金化阻止膜に
挟まれた応力緩和層を有する構造を有するn電極20が
形成されている。
Second Embodiment FIG. 3A is a sectional view of a two-beam laser according to the present embodiment in which two semiconductor laser elements (LD1 and LD2) are mounted on one chip. Each semiconductor laser element (LD1,
The structure of the LD 2) is substantially the same as the semiconductor laser according to the first embodiment shown in FIG. A separation groove I is formed in a boundary region between the semiconductor laser elements (LD1, LD2), and the semiconductor laser elements (LD1, LD2) are separated. That is, a step caused by the mesa protrusion 10a formed on the substrate 10 is left on the surface of the semiconductor laminated body constituting each of the semiconductor laser elements (LD1, LD2), and two layers are formed on the surface. An n-electrode 20 having a structure having a stress relaxation layer sandwiched between alloying prevention films is formed.

【0044】図3(b)は、上記の2ビームレーザをn
電極20側からAlNなどのサブマウント基板40上に
ハンダ層(41,43)を用いて実装したときの断面図
である。サブマウント基板40上にはハンダ層(41,
43)に接続する配線部(42,44)が形成されてお
り、さらにリード(42a,44a)が接続して形成さ
れている。一方、半導体レーザLDを構成するp型半導
体基板に形成されたp電極30にもリード30aが接続
して形成されている。上記の各リード(30a,42
a,44a)に所定の電圧を印加すると、各半導体レー
ザ素子(LD1,LD2)の動作領域14における活性
層12からレーザ光が発振する。
FIG. 3B shows that the two-beam laser is n
FIG. 4 is a cross-sectional view when the semiconductor device is mounted on a submount substrate 40 made of AlN or the like from the side of an electrode 20 using solder layers (41, 43). On the submount substrate 40, a solder layer (41,
43), a wiring portion (42, 44) is formed, and a lead (42a, 44a) is further connected to the wiring portion. On the other hand, the lead 30a is also connected to the p-electrode 30 formed on the p-type semiconductor substrate constituting the semiconductor laser LD. Each of the above leads (30a, 42
When a predetermined voltage is applied to the semiconductor laser elements (LD1, LD2), laser light oscillates from the active layer 12 in the operation region 14 of each semiconductor laser element (LD1, LD2).

【0045】上記構造の2ビームレーザにおいて、サブ
マウント基板40と2ビームレーザとの熱膨張率の差に
起因する応力が、各半導体レーザ素子(LD1,LD
2)の間で異方的にかかってしまい、各半導体レーザ素
子(LD1,LD2)の発振するレーザ光の偏光を逆に
回転させていたが、本実施形態に係る2ビームレーザで
は、上記のようにn電極20が2層の合金化阻止膜に挟
まれた応力緩和層を有する構造となっているので、上記
の応力を緩和することができ、これにより、発振するレ
ーザ光の偏光方向の回転を抑制するなど、レーザ特性へ
の影響を抑制し、また、欠陥発生などの信頼性の低下を
防止することができる。また、上記のように応力を緩和
できるので、2ビームレーザとの熱膨張率の差が大きい
シリコン基板をサブマウント基板として用い、コストを
削減することも可能である。
In the two-beam laser having the above-described structure, the stress caused by the difference in the thermal expansion coefficient between the submount substrate 40 and the two-beam laser causes each semiconductor laser element (LD1, LD
2), the polarization of the laser light oscillated by each of the semiconductor laser elements (LD1, LD2) is rotated in the opposite direction. In the two-beam laser according to the present embodiment, As described above, since the n-electrode 20 has the structure having the stress relaxation layer sandwiched between the two alloying prevention films, the above-mentioned stress can be relaxed, and thereby the polarization direction of the oscillating laser light can be reduced. It is possible to suppress the influence on the laser characteristics, for example, by suppressing the rotation, and to prevent a decrease in reliability such as the occurrence of a defect. Further, since the stress can be reduced as described above, it is also possible to reduce the cost by using a silicon substrate having a large difference in thermal expansion coefficient with the two-beam laser as the submount substrate.

【0046】以上、本発明を2形態の実施形態により説
明したが、本発明はこれらの実施形態に何ら限定される
ものではない。例えば、メサ突起の形状は、側面が基部
側に向かって凸のなだらかな凹曲湾曲面とされたストラ
イプ状とする他、断面が逆台形のいわゆる逆メサ突起と
することも可能である。また、上記半導体レーザを構成
する半導体材料や金属材料およびそれらの膜厚などは適
宜選択することが可能である。また、第2実施形態にお
いてモノリシックに搭載される複数個の半導体レーザと
しては、発光波長が異なる素子、発光波長が同じで発光
強度が異なる素子、あるいは素子特性が同一の素子など
とすることが可能である。また、3個以上の半導体レー
ザ素子を有する半導体発光装置にも適用可能である。さ
らに、本発明は半導体レーザだけでなく、表面に段差を
有する半導体に電極を設け、該電極側から実装する半導
体装置においても適用可能であり、上記と同様に半導体
にかかる応力を緩和することができる。その他、本発明
の要旨を逸脱しない範囲で種々の変更を行うことが可能
である。
Although the present invention has been described with reference to the two embodiments, the present invention is not limited to these embodiments. For example, the shape of the mesa protrusion may be a so-called inverted mesa protrusion having a reverse trapezoidal cross section in addition to a stripe shape having a gentle concave curved surface whose side surface is convex toward the base side. Further, a semiconductor material and a metal material constituting the semiconductor laser and their thicknesses can be appropriately selected. Further, as the plurality of semiconductor lasers mounted monolithically in the second embodiment, elements having different emission wavelengths, elements having the same emission wavelength but different emission intensities, or elements having the same element characteristics can be used. It is. Further, the present invention is also applicable to a semiconductor light emitting device having three or more semiconductor laser elements. Furthermore, the present invention is applicable not only to a semiconductor laser, but also to a semiconductor device in which an electrode is provided on a semiconductor having a step on the surface and mounted from the electrode side, and the stress applied to the semiconductor can be reduced as described above. it can. In addition, various changes can be made without departing from the spirit of the present invention.

【0047】[0047]

【発明の効果】本発明の半導体レーザによれば、メサ突
起の高さに起因する段差が形成された半導体積層体の表
面に形成された第1電極がPtなどの合金化阻止膜を含
んでおり、この合金化阻止膜にわたっての、電極−半導
体積層体界面部分の合金化、あるいは電極−ハンダ界面
部分の合金化進行を阻止することができる。従って、合
金化の進行を阻止された位置にAu層などの合金化阻止
膜よりも柔らかい応力緩和層を配置することで、実装基
板と半導体レーザとの熱膨張率の差に起因する応力を緩
和することができ、これにより、発振するレーザ光の偏
光方向などのレーザ特性への影響や欠陥発生などの信頼
性の低下を防止することができる。
According to the semiconductor laser of the present invention, the first electrode formed on the surface of the semiconductor laminate having the step formed due to the height of the mesa projection includes the alloying prevention film such as Pt. Thus, the alloying of the interface between the electrode and the semiconductor layer or the progress of the alloying of the interface between the electrode and the solder over the alloying prevention film can be prevented. Therefore, by arranging a stress relaxation layer softer than the alloying prevention film such as an Au layer at a position where the progress of alloying is prevented, stress caused by a difference in thermal expansion coefficient between the mounting substrate and the semiconductor laser is reduced. Accordingly, it is possible to prevent the influence on the laser characteristics such as the polarization direction of the oscillating laser light and the decrease in reliability such as occurrence of defects.

【0048】本発明の半導体装置によれば、表面に段差
が形成された半導体積層体の表面に形成された電極がP
tなどの合金化阻止膜を含んでおり、この合金化阻止膜
にわたっての、電極−半導体積層体界面部分の合金化、
あるいは電極−ハンダ界面部分の合金化進行を阻止する
ことができる。従って、合金化の進行を阻止された位置
にAu層などの合金化阻止膜よりも柔らかい応力緩和層
を配置することで、半導体にかかる応力を緩和すること
ができる。
According to the semiconductor device of the present invention, the electrode formed on the surface of the semiconductor laminate having the step formed on the surface is formed of P
t, etc., alloying of the electrode-semiconductor laminate interface portion over the alloying prevention film,
Alternatively, the progress of alloying at the electrode-solder interface can be prevented. Therefore, the stress applied to the semiconductor can be reduced by disposing a stress relaxation layer such as an Au layer that is softer than the alloying prevention film at a position where the progress of alloying is prevented.

【図面の簡単な説明】[Brief description of the drawings]

【図1】図1(a)は第1実施形態に係る半導体レーザ
の断面図であり、図1(b)はn電極部分の拡大断面図
である。
FIG. 1A is a sectional view of a semiconductor laser according to a first embodiment, and FIG. 1B is an enlarged sectional view of an n-electrode portion.

【図2】図2(a)は、図1に示す半導体レーザを実装
したときの断面図であり、図2(b)は、上記のn電極
とハンダ層との接合部分の拡大断面図である。
FIG. 2A is a cross-sectional view when the semiconductor laser shown in FIG. 1 is mounted, and FIG. 2B is an enlarged cross-sectional view of a bonding portion between the n-electrode and a solder layer. is there.

【図3】図3(a)は第2実施形態に係る半導体発光装
置の断面図であり、図3(b)は図3(a)に示す半導
体発光装置を実装したときの断面図である。
FIG. 3A is a sectional view of a semiconductor light emitting device according to a second embodiment, and FIG. 3B is a sectional view when the semiconductor light emitting device shown in FIG. 3A is mounted. .

【図4】図4(a)は第1従来例に係る半導体レーザの
断面図であり、図4(b)はn電極部分の拡大断面図で
ある。
FIG. 4A is a sectional view of a semiconductor laser according to a first conventional example, and FIG. 4B is an enlarged sectional view of an n-electrode portion.

【図5】図5は、図4に示す半導体レーザを実装したと
きの問題点を示す模式図である。
FIG. 5 is a schematic diagram showing a problem when the semiconductor laser shown in FIG. 4 is mounted.

【図6】図6(a)は第2従来例に係る半導体発光装置
の断面図であり、図6(b)は図6(a)に示す半導体
発光装置を実装したときの問題点を示す模式図である。
6A is a sectional view of a semiconductor light emitting device according to a second conventional example, and FIG. 6B shows a problem when the semiconductor light emitting device shown in FIG. 6A is mounted. It is a schematic diagram.

【符号の説明】[Explanation of symbols]

10…半導体基板、10a…メサ突起、10b…メサ
溝、11…p型のクラッド層、11a…(111)B結
晶面による側壁斜面、12…活性層、13…第1のn型
クラッド層、14…動作領域、15…電流ブロック層、
16…第2のn型クラッド層、17…n型キャップ層、
20…n電極、21…AuGe層、22…Ni層、23
…Au層、24…Ti層、25…Pt層、26…Au
層、27…Pt層、28…Au層、30…p電極、40
…サブマウント基板、41,43…ハンダ層、42,4
4…配線部、30a,42a,44a…リード、A…P
t層よりもn型のキャップ層側の積層膜、a…合金化
膜、B…Pt層よりもハンダ層側の膜、b…合金化膜、
C…合金化阻止膜、D…応力緩和層、H…段差の高さ、
I…素子分離溝。
Reference Signs List 10: semiconductor substrate, 10a: mesa protrusion, 10b: mesa groove, 11: p-type cladding layer, 11a: slope of side wall by (111) B crystal plane, 12: active layer, 13: first n-type cladding layer, 14 ... operating area, 15 ... current block layer,
16 ... second n-type cladding layer, 17 ... n-type cap layer,
20 ... n electrode, 21 ... AuGe layer, 22 ... Ni layer, 23
... Au layer, 24 ... Ti layer, 25 ... Pt layer, 26 ... Au
Layer, 27: Pt layer, 28: Au layer, 30: p-electrode, 40
... Submount substrate, 41, 43 ... Solder layer, 42, 4
4: Wiring part, 30a, 42a, 44a: Lead, A: P
a laminated film on the n-type cap layer side from the t layer, a ... alloyed film, B ... a film on the solder layer side from the Pt layer, b ... alloyed film,
C: alloying prevention film, D: stress relaxation layer, H: height of step,
I: Element isolation groove.

Claims (13)

【特許請求の範囲】[Claims] 【請求項1】ストライプ状のメサ突起が形成された基板
と、 上記メサ突起上に形成された第1導電型の第1クラッド
層、活性層および第2導電型の第2クラッド層と、上記
メサ突起の両側におけるメサ溝において、上記活性層の
両側面に該活性層の全厚さに跨がって接触するように形
成された第1導電型の電流ブロック層とを含む半導体積
層体と上記半導体積層体の上層に形成された第1電極
と、 上記基板の裏面に形成された第2電極とを有し、 上記メサ突起の高さに起因する段差が上記半導体積層体
の表面に形成されており、 上記第1電極が、合金化阻止膜を含む半導体レーザ。
A substrate having a stripe-shaped mesa projection formed thereon; a first cladding layer of a first conductivity type, an active layer, and a second cladding layer of a second conductivity type formed on the mesa projection; A semiconductor laminate including a first conductivity type current blocking layer formed so as to be in contact with both side surfaces of the active layer across the entire thickness of the active layer in the mesa grooves on both sides of the mesa protrusion; A first electrode formed on an upper layer of the semiconductor laminate; and a second electrode formed on a back surface of the substrate, wherein a step caused by a height of the mesa protrusion is formed on a surface of the semiconductor laminate. Wherein the first electrode includes an alloying prevention film.
【請求項2】上記半導体レーザを実装する実装面に向か
って上記第1電極側から実装されて用いられる請求項1
に記載の半導体レーザ。
2. The semiconductor device according to claim 1, wherein the semiconductor laser is mounted from a side of the first electrode toward a mounting surface on which the semiconductor laser is mounted.
4. The semiconductor laser according to claim 1.
【請求項3】上記第1電極が、2層の合金化阻止膜と、
該2層の合金化阻止膜の間に形成された該2層の合金化
阻止膜よりも柔らかい材料からなる応力緩和層とを含む
請求項1に記載の半導体レーザ。
3. The method according to claim 1, wherein the first electrode comprises a two-layer alloying prevention film,
2. The semiconductor laser according to claim 1, further comprising: a stress relaxation layer formed between the two layers of the alloying prevention film and made of a material softer than the two layers of the alloying prevention film.
【請求項4】上記合金化阻止膜がプラチナを含む請求項
3に記載の半導体レーザ。
4. The semiconductor laser according to claim 3, wherein said alloying prevention film contains platinum.
【請求項5】上記応力緩和層が、少なくとも金あるいは
インジウムを含む請求項3に記載の半導体レーザ。
5. The semiconductor laser according to claim 3, wherein said stress relaxation layer contains at least gold or indium.
【請求項6】上記第1電極が、上記2層の合金化阻止膜
の上記半導体積層体側に該半導体積層体と合金化する層
を有する請求項3に記載の半導体レーザ。
6. The semiconductor laser according to claim 3, wherein the first electrode has a layer that alloys with the semiconductor laminate on the semiconductor laminate side of the two-layer alloying prevention film.
【請求項7】上記半導体レーザを実装する実装面に向か
って上記第1電極側からハンダを介して実装されて用い
られ、 上記第1電極が、上記2層の合金化阻止膜の上記ハンダ
側に該ハンダと合金化する層を有する請求項3に記載の
半導体レーザ。
7. The semiconductor device is used by being mounted via solder from the first electrode side toward a mounting surface on which the semiconductor laser is mounted, wherein the first electrode is provided on the solder side of the two-layer alloying prevention film. 4. The semiconductor laser according to claim 3, further comprising a layer alloyed with the solder.
【請求項8】上記基板の主面が(100)面であり、 上記ストライプ状のメサ突起の側面が、上記基板の基部
側に向かって凸のなだらかな湾曲面である請求項1に記
載の半導体レーザ。
8. The substrate according to claim 1, wherein a main surface of the substrate is a (100) plane, and a side surface of the stripe-shaped mesa projection is a gentle curved surface convex toward a base side of the substrate. Semiconductor laser.
【請求項9】上記電流ブロック層と上記活性層との接触
面が上記メサ突起の長手方向に沿って直線的になるよう
に上記電流ブロック層が成膜されている請求項1に記載
の半導体レーザ。
9. The semiconductor according to claim 1, wherein the current block layer is formed such that a contact surface between the current block layer and the active layer is linear along a longitudinal direction of the mesa protrusion. laser.
【請求項10】上記電流ブロック層の上記直線的成膜部
分が{311}結晶面からなる請求項9に記載の半導体
レーザ。
10. The semiconductor laser according to claim 9, wherein said linear film-forming portion of said current block layer comprises a {311} crystal plane.
【請求項11】上記基板上に、素子分離された複数個の
上記半導体積層体が形成されて、複数個のレーザ素子が
搭載されている請求項1に記載の半導体レーザ。
11. The semiconductor laser according to claim 1, wherein a plurality of semiconductor laminations separated from each other are formed on said substrate, and a plurality of laser elements are mounted.
【請求項12】表面に段差が形成された半導体層と、上
記半導体層の上層に形成された電極とを有する半導体装
置であって、 上記半導体装置を実装する実装面に向かって上記電極側
から実装されて用いられ、 上記電極が、合金化阻止膜を含む半導体装置。
12. A semiconductor device, comprising: a semiconductor layer having a step formed on a surface thereof; and an electrode formed on an upper layer of the semiconductor layer, wherein the semiconductor device is mounted on the surface of the semiconductor device. A semiconductor device which is mounted and used, wherein the electrode includes an alloying prevention film.
【請求項13】上記電極が、2層の合金化阻止膜と、該
2層の合金化阻止膜の間に形成された該2層の合金化阻
止膜よりも柔らかい材料からなる応力緩和層とを含む請
求項12に記載の半導体装置。
13. An electrode according to claim 13, wherein said electrode comprises a two-layered alloying prevention film and a stress relaxation layer formed between said two-layered alloying prevention film and made of a material softer than said two-layered alloying prevention film. 13. The semiconductor device according to claim 12, comprising:
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