JP2002057302A - Semiconductor integrated circuit and its manufacturing method - Google Patents
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、強誘電体膜をキャ
パシタ膜として用いた不揮発性強誘電体メモリを含む半
導体集積回路及びその製造方法に関する。The present invention relates to a semiconductor integrated circuit including a nonvolatile ferroelectric memory using a ferroelectric film as a capacitor film, and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】強誘電体をキャパシタ部に用いた不揮発
性メモリ（以下、ＦＲＡＭ（登録商標）という）は、バ
ッテリーレスで、高速動作での使用が可能なため、非接
触カード（ＲＦ−ＩＤ：Radio Frequency-Identificati
on）への展開が始まりつつある。また、既存のＳＲＡ
Ｍ、フラッシュメモリ、ＤＲＡＭとの置き換え、ロジッ
ク混載等、ＦＲＡＭへの期待は、大変大きなものとなっ
ている。2. Description of the Related Art A non-volatile memory (hereinafter, referred to as FRAM (registered trademark)) using a ferroelectric material for a capacitor section is battery-less and can be used at high speed operation. ： Radio Frequency-Identificati
on) is beginning to expand. In addition, existing SRA
Expectations for FRAM, such as replacement with M, flash memory, and DRAM, mixed logic, etc., are very high.
【０００３】ここで、ＦＲＡＭは、下部電極（Ｐｔ）
と、上部電極（Ｐｔ）と、これらの電極の間に挟まれた
強誘電体膜（ＰｂＺｒ１−ｘＴｉｘＯ３：以下、ＰＺＴ
という）とから、構成されている。このように強誘電体
膜の上下にあるＰｔ電極材料の加工は技術的に難しい。
このようなＦＲＡＭにおける従来の製造工程を、図２５
及び図２６に示す。Here, the FRAM has a lower electrode (Pt).
When an upper electrode (Pt), a ferroelectric film sandwiched between these electrodes (PbZr 1-x Ti x O 3: less, PZT
). Thus, it is technically difficult to process the Pt electrode material above and below the ferroelectric film.
A conventional manufacturing process of such an FRAM is shown in FIG.
26 and FIG.
【０００４】図２５（ａ）からわかるように、Ｐｔから
なる下部電極用膜２００と、ＰＺＴからなる強誘電体用
膜２０２と、Ｐｔからなる上部電極用膜２０４とを、形
成する。続いて、フォトレジストを塗布してパターニン
グすることにより、フォトレジストマスク２０６を形成
する。As shown in FIG. 25A, a lower electrode film 200 made of Pt, a ferroelectric film 202 made of PZT, and an upper electrode film 204 made of Pt are formed. Subsequently, a photoresist mask 206 is formed by applying and patterning a photoresist.
【０００５】次に、図２５（ｂ）からわかるように、フ
ォトレジストマスク２０６を用いて、ＲＩＥ法により上
部電極用膜２０４をドライエッチングする。これによ
り、上部電極２０４Ａを形成する。但し、このドライエ
ッチングの際にに、Ｐｔから構成された残さ２０８が形
成されてしまう。続いて、図２５（ｃ）からわかるよう
に、フォトレジストマスク２０６をアッシングにより除
去する。また、残さ２０８はウェット処理により除去す
る。Next, as can be seen from FIG. 25B, the upper electrode film 204 is dry-etched by RIE using a photoresist mask 206. Thereby, the upper electrode 204A is formed. However, during this dry etching, a residue 208 made of Pt is formed. Subsequently, as can be seen from FIG. 25C, the photoresist mask 206 is removed by ashing. The residue 208 is removed by a wet process.
【０００６】次に、図２６（ａ）からわかるように、フ
ォトレジストを塗布してパターニングすることにより、
フォトレジストマスク２１０を形成する。続いて、図２
６（ｂ）からわかるように、強誘電体用膜２０２をエッ
チングして、強誘電体膜２０２Ａを形成する。但し、こ
のエッチングの際に、ＰＺＴ及びＰｔから構成された残
さ２１２が形成されてしまう。続いて、アッシングによ
りフォトレジストマスク２１０を除去する。また、主と
してＰＺＴからなる残さ２１２は、塩酸を用いた処理等
で除去することが可能であるので、塩酸処理で除去す
る。Next, as can be seen from FIG. 26A, by applying and patterning a photoresist,
A photoresist mask 210 is formed. Subsequently, FIG.
6B, the ferroelectric film 202 is etched to form a ferroelectric film 202A. However, during this etching, a residue 212 composed of PZT and Pt is formed. Subsequently, the photoresist mask 210 is removed by ashing. In addition, since the residue 212 mainly composed of PZT can be removed by a treatment using hydrochloric acid or the like, it is removed by a hydrochloric acid treatment.
【０００７】次に、図２６（ｃ）からわかるように、フ
ォトレジストを塗布してパターニングすることにより、
フォトレジストマスク２１３を形成する。続いて、この
フォトレジストマスク２１３を用いて、下部電極用膜２
００をエッチングすることにより、下部電極２００Ａを
形成する。但し、このエッチングの際に、Ｐｔから構成
された残さ２１４が形成されてしまう。次に、図２６
（ｄ）からわかるように、フォトレジストマスク２１３
をアッシングにより除去する。Next, as can be seen from FIG. 26 (c), by applying and patterning a photoresist,
A photoresist mask 213 is formed. Subsequently, using the photoresist mask 213, the lower electrode film 2 is formed.
By etching 00, a lower electrode 200A is formed. However, during this etching, a residue 214 made of Pt is formed. Next, FIG.
As can be seen from (d), the photoresist mask 213
Is removed by ashing.
【０００８】また、既存のＦＲＡＭデバイスは、ＤＲＡ
Ｍ、ロジックデバイス等の他のデバイスとの混載に不可
欠となる技術は未だ確立していない状況である。さら
に、高集積化に不可欠となる技術も確立していない状況
である。An existing FRAM device is a DRA.
The technology that is indispensable for mounting with other devices such as M and logic devices has not yet been established. Furthermore, the technology that is indispensable for high integration has not yet been established.
【０００９】ＦＲＡＭキャパシタの例を図２７に示す。
この図２７からわかるように、上部電極３００形成用の
第１のフォトレジストマスクを形成し、ＲＩＥを行うこ
とにより、上部電極３００を形成する。続いて、強誘電
体膜３０２形成用の第２のフォトレジストマスクを形成
し、ＲＩＥを行うことにより、強誘電体膜３０２を形成
する。次に、下部電極３０４形成用の第３のフォトレジ
ストマスクを形成し、ＲＩＥを行うことにより、下部電
極３０４を形成する。この下部電極３０４のうち、図中
左側部分はプレート線３０４ａとして使用され、図中右
側の部分は本来的な下部電極３０４ｂとして使用され
る。FIG. 27 shows an example of an FRAM capacitor.
As can be seen from FIG. 27, a first photoresist mask for forming the upper electrode 300 is formed, and the upper electrode 300 is formed by performing RIE. Subsequently, a second photoresist mask for forming the ferroelectric film 302 is formed, and RIE is performed to form the ferroelectric film 302. Next, a third photoresist mask for forming the lower electrode 304 is formed, and the lower electrode 304 is formed by performing RIE. Of the lower electrode 304, the left part in the figure is used as a plate line 304a, and the right part in the figure is used as an original lower electrode 304b.
【００１０】[0010]
【発明が解決しようとする課題】上述したところからわ
かるように、第１の従来技術においては、図２５（ｃ）
からわかるように、エッチング後にＰｔからなる残さ２
０８が形成されてしまう。この残さ２０８は、ＥＫＣ−
２６５溶液により除去できる場合もあるが、完全には除
去できない場合も多い。このため、生産歩留まりを下げ
る要因となる。また、ＥＫＣ−２６５溶液は高価である
ため、コストの増加を招くことにもなる。As can be seen from the above description, in the first prior art, FIG.
As can be seen from FIG.
08 is formed. This residue 208 is used for EKC-
In some cases, it can be removed by the H.265 solution, but often it cannot be completely removed. For this reason, it causes a reduction in production yield. In addition, since the EKC-265 solution is expensive, it leads to an increase in cost.
【００１１】さらに、図２６（ｂ）からわかるように、
強誘電体用膜２０２をエッチングする際にも、このよう
な残さ２１２は形成される。この残さ２１２は主として
ＰＺＴから構成されるため、塩酸処理等により比較的簡
単に除去できるが、強誘電体キャパシタ特性の劣化、特
に信頼性の劣化が、懸念される。Further, as can be seen from FIG.
Such residues 212 are also formed when the ferroelectric film 202 is etched. Since the residue 212 is mainly made of PZT, it can be relatively easily removed by a hydrochloric acid treatment or the like, but there is a concern about deterioration of the ferroelectric capacitor characteristics, particularly, deterioration of reliability.
【００１２】また、図２６（ｃ）からわかるように、下
部電極用膜２００をエッチングする際にも、このような
残さ２１４は形成される。この残さ２１４は、図２６
（ｄ）に示すように、上部電極２０４Ａ側に倒れる場合
があり、このように倒れると上部電極２０４Ａと下部電
極２００Ａとの間で電気的ショートが発生してしまう。Also, as can be seen from FIG. 26C, such a residue 214 is formed when the lower electrode film 200 is etched. This residue 214 is shown in FIG.
As shown in (d), the upper electrode 204A may fall to the side of the upper electrode 204A, and an electrical short may occur between the upper electrode 204A and the lower electrode 200A.
【００１３】このような残さをなるべく無くすために
は、フォトレジストマスクのテーパー角を例えば５０度
以下に低く抑える必要がある。しかし、このようにテー
パー角を設けると、下部電極２００Ａ、強誘電体膜２０
２Ａ、上部電極２０４Ａもテーパー形状となるため、下
部側に向かって面積が広くなり、微細化には不適切であ
る。In order to eliminate such residues as much as possible, it is necessary to keep the taper angle of the photoresist mask low, for example, to 50 degrees or less. However, when such a taper angle is provided, the lower electrode 200A and the ferroelectric film 20
Since 2A and the upper electrode 204A also have a tapered shape, the area increases toward the lower side, which is inappropriate for miniaturization.
【００１４】そこで、本発明は上記課題に鑑みてなされ
たものであり、強誘電体キャパシタ部分における加工に
おける問題を解決することを目的とする。すなわち、上
部電極や下部電極を形成する際に残さが生じたとして
も、これにより、両電極間が電気的にショートしないよ
うにした強誘電体キャパシタを提供することを目的とす
る。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and has as its object to solve the problem in processing a ferroelectric capacitor portion. That is, an object of the present invention is to provide a ferroelectric capacitor in which even if a residue occurs when an upper electrode or a lower electrode is formed, an electrical short circuit between the two electrodes is prevented.
【００１５】さらに、図２６（ｄ）に示す強誘電体キャ
パシタ上には、一般的にＳｉＯ２からなるパッシベーシ
ョン膜が堆積される。このようなパッシベーション膜が
堆積された後、熱処理工程を付加すると、ＰＺＴからな
る強誘電体膜２０２Ａ中のＰｂがＰｔからなる上部電極
２０４Ａを介して、ＳｉＯ２からなるパッシベーション
膜中に拡散する。このようにＰｂがパッシベーション膜
中に拡散すると、上部電極２０４Ａとパッシベーション
膜との接合が悪くなり、パッシベーション膜の剥がれ等
の問題が発生することが発明者の研究によりわかった。
このような問題が発生すると製品の歩留まりが悪くなる
という問題がある。Further, a passivation film generally made of SiO 2 is deposited on the ferroelectric capacitor shown in FIG. When a heat treatment step is added after such a passivation film is deposited, Pb in the ferroelectric film 202A made of PZT diffuses into the passivation film made of SiO 2 via the upper electrode 204A made of Pt. The inventors have found that the diffusion of Pb into the passivation film deteriorates the bonding between the upper electrode 204A and the passivation film and causes a problem such as peeling of the passivation film.
When such a problem occurs, there is a problem that the yield of products is deteriorated.
【００１６】そこで、本発明は上記課題に鑑みてなされ
たものであり、上部電極とパッシベーション膜とが剥が
れにくくした強誘電体キャパシタを提供することを目的
とする。すなわち、強誘電体膜中に含まれているＰｂが
上部電極を介してパッシベーション膜中に拡散するのを
抑制して、上部電極とパッシベーション膜との接合性を
向上させた強誘電体キャパシタを提供することを目的と
する。Accordingly, the present invention has been made in view of the above problems, and has as its object to provide a ferroelectric capacitor in which an upper electrode and a passivation film are hardly peeled off. That is, it is possible to provide a ferroelectric capacitor in which Pb contained in the ferroelectric film is prevented from diffusing into the passivation film via the upper electrode, and the bonding between the upper electrode and the passivation film is improved. The purpose is to do.
【００１７】さらに図２７からわかるように、強誘電体
キャパシタを形成するに当たり、３枚のフォトレジスト
マスクを使用する必要があり、ＰＥＰも３回行う必要が
あった。また、強誘電体膜３０２を形成するためのエッ
チングの際に、プレート線３０４ａとして用いる下部電
極３００までもが必要以上にオーバーエッチングされて
しまうという問題があった。このようにプレート線３０
４ａ部分がオーバーエッチングされると、プレート線３
０４ａの抵抗が大きくなり、ＦＲＡＭ特性が劣化すると
いう問題があった。Further, as can be seen from FIG. 27, in forming the ferroelectric capacitor, it was necessary to use three photoresist masks, and it was necessary to perform PEP three times. Further, at the time of etching for forming the ferroelectric film 302, there is a problem that even the lower electrode 300 used as the plate line 304a is over-etched more than necessary. Thus, the plate line 30
When the portion 4a is over-etched, the plate line 3
There has been a problem that the resistance of the TFT 04a increases and the FRAM characteristics deteriorate.
【００１８】また、ＦＲＡＭデバイスを搭載した半導体
集積回路の、高集積化、多層配線化が難しい原因とし
て、前記強誘電体キャパシタに用いる強誘電体膜３０２
が、還元雰囲気、特に水素雰囲気に弱いという問題もあ
った。既存のＬＳＩ製造工程では、水素が混入するプロ
セスが殆どであり、ＦＲＡＭ作成上、大きな問題であっ
た。このような水素雰囲気の製造工程の一例として、多
層配線構造におけるビアホールを埋める工程が挙げられ
る。特に、アスペクト比が大きなビアを埋める方法とし
て、ＣＶＤ法によるＷの埋め込みが主として用いられ
る。しかし、このＷを埋め込む工程では、水素基が多く
発生するため、強誘電体膜３０２に大きなダメージを与
えてしまう。Further, it is difficult for a semiconductor integrated circuit on which an FRAM device is mounted to achieve high integration and multilayer wiring because of the ferroelectric film 302 used for the ferroelectric capacitor.
However, there is also a problem that it is weak to a reducing atmosphere, particularly a hydrogen atmosphere. Most of the existing LSI manufacturing processes involve a process in which hydrogen is mixed, which is a major problem in the production of FRAM. As an example of such a hydrogen atmosphere manufacturing process, there is a process of filling a via hole in a multilayer wiring structure. In particular, as a method for filling a via having a large aspect ratio, W filling by a CVD method is mainly used. However, in the step of embedding W, a large amount of hydrogen groups are generated, so that the ferroelectric film 302 is significantly damaged.
【００１９】そこで、本発明は上記課題に鑑みてなされ
たものであり、少ないフォトレジストマスク数で製造可
能な強誘電体キャパシタを提供することを目的とする。
また、還元雰囲気で強誘電体がダメージを受けにくい構
造の強誘電体キャパシタを提供することを目的とする。Accordingly, the present invention has been made in view of the above problems, and has as its object to provide a ferroelectric capacitor which can be manufactured with a small number of photoresist masks.
It is another object of the present invention to provide a ferroelectric capacitor having a structure in which a ferroelectric is less likely to be damaged in a reducing atmosphere.
【００２０】[0020]
【課題を解決するための手段】上記課題を解決するため
本発明に係る半導体集積回路は、強誘電体キャパシタと
他のデバイスとが混載された半導体集積回路であって、
前記他のデバイスに必要な配線層は、５５０℃以上の融
点を有する高融点金属であり、前記強誘電体キャパシタ
は、下部電極と、この下部電極上に形成された強誘電体
膜と、この強誘電体膜上に形成された上部電極とを、有
する、ことを特徴とする。In order to solve the above problems, a semiconductor integrated circuit according to the present invention is a semiconductor integrated circuit in which a ferroelectric capacitor and other devices are mounted,
The wiring layer required for the other device is a refractory metal having a melting point of 550 ° C. or more, and the ferroelectric capacitor includes a lower electrode, a ferroelectric film formed on the lower electrode, And an upper electrode formed on the ferroelectric film.
【００２１】また、本発明に係る半導体集積回路の製造
方法は、強誘電体キャパシタと他のデバイスとが混載さ
れた半導体集積回路の製造方法であって、前記他のデバ
イスに必要な配線層を、５５０℃以上の融点を有する高
融点金属を用いて形成する工程と、前記配線層上に層間
絶縁膜を形成する工程と、前記層間絶縁膜上に、下部電
極と、この下部電極上に形成された強誘電体膜と、この
強誘電体膜上に形成された上部電極とから構成された、
強誘電体キャパシタを形成する工程と、を備えたことを
特徴とする。Further, a method of manufacturing a semiconductor integrated circuit according to the present invention is a method of manufacturing a semiconductor integrated circuit in which a ferroelectric capacitor and another device are mixedly mounted, wherein a wiring layer necessary for the another device is formed. Forming a high-melting point metal having a melting point of 550 ° C. or more, forming an interlayer insulating film on the wiring layer, forming a lower electrode on the interlayer insulating film, and forming the lower electrode on the lower electrode; Composed of a ferroelectric film formed and an upper electrode formed on the ferroelectric film,
Forming a ferroelectric capacitor.
【００２２】[0022]
【発明の実施の形態】〔第１実施形態〕本実施形態は、
上部電極を形成する際にマスクとして用いた絶縁膜をそ
のまま残存させるとともに、下部電極を形成する際にマ
スクとして用いた絶縁膜もそのまま残存させることによ
り、下部電極を形成する際に生じた残さが、上部電極と
接触しないようにしたものである。より詳しくを、以
下、図面に基づいて説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS [First Embodiment]
The insulating film used as a mask when forming the upper electrode is left as it is, and the insulating film used as a mask when forming the lower electrode is also left as it is, so that the residue generated when forming the lower electrode is reduced. , So as not to contact the upper electrode. More details will be described below with reference to the drawings.
【００２３】図１及び図２は本実施形態に係る強誘電体
キャパシタの製造工程を説明するための工程断面図であ
る。FIG. 1 and FIG. 2 are process sectional views for explaining the manufacturing process of the ferroelectric capacitor according to the present embodiment.
【００２４】図１（ａ）からわかるように、絶縁性下地
層上に、導電性材料であるＰｔからなる下部電極用薄膜
１０と、ＰＺＴからなる強誘電体用薄膜１２と、導電性
材料であるＰｔからなる上部電極用薄膜１４とを、順
次、スパッタリング等により形成する。続いて、上部電
極用薄膜１４上にプラズマＣＶＤ法により酸化膜（第１
絶縁膜用薄膜）１６を３０００オングストロームの厚さ
で形成する。次に、この酸化膜１６上にフォトレジスト
を塗布してパターニングすることにより、上部電極形成
用のフォトレジストマスク１８を形成する。As can be seen from FIG. 1A, a thin film 10 for a lower electrode made of Pt, which is a conductive material, a thin film 12 for a ferroelectric material made of PZT, and a conductive material formed on an insulating underlayer. The upper electrode thin film 14 made of a certain Pt is sequentially formed by sputtering or the like. Subsequently, an oxide film (first film) is formed on the upper electrode thin film 14 by a plasma CVD method.
An insulating film (thin film) 16 is formed to a thickness of 3000 angstroms. Next, a photoresist is coated on the oxide film 16 and patterned to form a photoresist mask 18 for forming an upper electrode.
【００２５】次に、図１（ｂ）からわかるように、ＲＩ
Ｅ等により酸化膜１６をエッチングして、酸化膜マスク
（第１絶縁膜）１６Ａを形成する。続いて、フォトレジ
ストマスク１８をアッシングにより除去する。Next, as can be seen from FIG.
The oxide film 16 is etched by E or the like to form an oxide film mask (first insulating film) 16A. Subsequently, the photoresist mask 18 is removed by ashing.
【００２６】次に、図１（ｃ）からわかるように、酸化
膜マスク１６Ａを用いて、上部電極用薄膜１４をＲＩＥ
等によりドライエッチングすることにより、上部電極１
４Ａを形成する。このエッチングの際には、酸化膜マス
ク１６Ａの側壁にＰｔからなる若干の残さ２０が残るこ
ともある。Next, as can be seen from FIG. 1C, the upper electrode thin film 14 is subjected to RIE using the oxide film mask 16A.
The upper electrode 1 is formed by dry etching
4A is formed. During this etching, a small residue 20 of Pt may remain on the side wall of the oxide film mask 16A.
【００２７】次に、図１（ｄ）からわかるように、上部
電極１４Ａ上と強誘電体用薄膜１２上とに、プラズマＣ
ＶＤ法により酸化膜（第２絶縁膜用薄膜）２２を３００
０オングストロームの厚さで形成する。続いて、フォト
レジストを塗布してパターニングすることにより、強誘
電体膜形成用のフォトレジストマスク２４を形成する。Next, as can be seen from FIG. 1D, the plasma C is applied on the upper electrode 14A and the ferroelectric thin film 12.
The oxide film (thin film for the second insulating film) 22 is 300
It is formed with a thickness of 0 Å. Subsequently, a photoresist mask 24 for forming a ferroelectric film is formed by applying and patterning a photoresist.
【００２８】次に、図２（ａ）からわかるように、フォ
トレジストマスク２４を用いて、酸化膜２２をエッチン
グすることにより、酸化膜マスク（第２絶縁膜）２２Ａ
を形成する。このエッチングの際に、ＰＺＴからなる残
さ２６が生じるが、これは塩酸処理により比較的容易に
除去できるので、これにより除去する。Next, as can be seen from FIG. 2A, the oxide film 22 is etched using the photoresist mask 24, thereby forming an oxide film mask (second insulating film) 22A.
To form At the time of this etching, a residue 26 made of PZT is generated. Since this can be removed relatively easily by hydrochloric acid treatment, it is removed by this.
【００２９】次に、図２（ｂ）からわかるように、この
フォトレジストマスク２４を用いて、強誘電体用薄膜１
２をＲＩＥによりエッチングすることにより、強誘電体
膜１２Ａを形成する。このエッチング際に、Ｐｔ及びＰ
ＺＴからなる残さ２８が形成される。残さ２８のうちＰ
ＺＴからなる部分は、塩酸処理により比較的容易に除去
できるので、これにより除去する。残さ２８のうちＰｔ
からなる部分は、次工程である下部電極を形成する工程
で、下部電極用薄膜１０をエッチングする際に同時に除
去する。Next, as can be seen from FIG. 2B, the photoresist mask 24 is used to form the ferroelectric thin film 1.
2 is etched by RIE to form a ferroelectric film 12A. During this etching, Pt and P
A residue 28 made of ZT is formed. P out of the remaining 28
Since the portion made of ZT can be relatively easily removed by the hydrochloric acid treatment, it is removed by this. Pt out of the remaining 28
Is removed at the same time as etching the lower electrode thin film 10 in the subsequent step of forming the lower electrode.
【００３０】次に、図２（ｃ）からわかるように、フォ
トレジストマスク２４をアッシングにより除去する。続
いて、酸化膜マスク２２Ａを用いて、下部電極用薄膜１
０をＲＩＥによりドライエッチングすることにより、下
部電極１０Ａを形成する。このエッチングの際に、Ｐｔ
からなる残さ２９が生じる。但し、上部電極１４Ａ形成
時に生じた残さ２０と、下部電極１０Ａ形成時に生じた
残さ２９とは、酸化膜マスク１６Ａ、２２Ａにより遮断
されているため、電気的にはショートしない。Next, as can be seen from FIG. 2C, the photoresist mask 24 is removed by ashing. Then, using the oxide film mask 22A, the lower electrode thin film 1 is formed.
0 is dry-etched by RIE to form the lower electrode 10A. During this etching, Pt
A residue 29 consisting of However, the residue 20 generated at the time of forming the upper electrode 14A and the residue 29 generated at the time of forming the lower electrode 10A are cut off by the oxide film masks 16A and 22A, and therefore do not electrically short-circuit.
【００３１】以上のように、本実施形態に係る強誘電体
キャパシタによれば、酸化膜マスク１６Ａ、２２Ａを絶
縁膜として残存させて用いることとしたので、上部電極
１４Ａや下部電極１０Ａを形成する際に残さ２０、２９
が生じたとしても、従来のように上部電極１４Ａと下部
電極１０Ａとの間で電気的ショートが起きるのを防止す
ることができる。このように電気的ショートを防止する
ことにより、製品の歩留まりを向上させることができ
る。As described above, according to the ferroelectric capacitor according to the present embodiment, since the oxide film masks 16A and 22A are left as insulating films and used, the upper electrode 14A and the lower electrode 10A are formed. 20, 29 left
Even when the occurrence of the short circuit, it is possible to prevent the occurrence of an electrical short between the upper electrode 14A and the lower electrode 10A as in the related art. Thus, by preventing an electrical short, the yield of products can be improved.
【００３２】また、従来のようにＰｔからなる残さ２
０、２９を除去するためにＥＫＣ−２６５等の高価な溶
液を使う必要がなくなる。このため、製造原価の低減を
図ることができる。Further, as in the conventional case, the residue 2 made of Pt is used.
It is not necessary to use an expensive solution such as EKC-265 to remove 0 and 29. For this reason, manufacturing costs can be reduced.
【００３３】しかも、Ｐｔからなる残さ２０、２９を残
存させてもよい構造であるので、この強誘電体キャパシ
タのプロファイルを急峻にすることができ、この強誘電
体キャパシタを有する半導体集積回路の微細化に寄与す
ることができる。Further, since the structure is such that the residues 20 and 29 made of Pt may be left, the profile of the ferroelectric capacitor can be sharpened, and the fineness of the semiconductor integrated circuit having the ferroelectric capacitor can be reduced. It can contribute to the conversion.
【００３４】なお、本発明はこの実施形態に限定される
ものではなく、種々に変形可能である。例えば、強誘電
体キャパシタ用の上部電極１４Ａ又は下部電極１０Ａの
材料としては、Ｐｔばかりでなく、Ｉｒ、ＩｒＯｘ、Ｉ
ｒＯ２、ＲｕＯｘ、ＲｕＯ２等を用いて形成することも
でき、また、上部電極１４Ａと下部電極１０Ａの材料が
異なるものであってもよい。Note that the present invention is not limited to this embodiment, and can be variously modified. For example, as a material of the upper electrode 14A or the lower electrode 10A for the ferroelectric capacitor, not only Pt but also Ir, IrO x , I
It can also be formed using rO 2 , RuO x , RuO 2, or the like, and the materials of the upper electrode 14A and the lower electrode 10A may be different.
【００３５】また、強誘電体膜１２Ａの材料としては、
ＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３）ばかりでなく、ＰＬ
ＺＴ（（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ３）、ＳＢＴ
（ＳｒＢｉ２Ｔａ２Ｏ９）等の強誘電体材料を用いて形
成することもできる。The material of the ferroelectric film 12A is as follows.
Not only PZT (Pb (Zr, Ti) O 3 ) but also PL
ZT ((Pb, La) (Zr, Ti) O 3 ), SBT
It can also be formed using a ferroelectric material such as (SrBi 2 Ta 2 O 9 ).
【００３６】また、残さ用の絶縁膜としての酸化膜マス
ク１６Ａ、２２Ａは、材料として酸化膜（ＳｉＯ２）を
用いたが、窒化膜（ＳｉＮ）等の絶縁膜を用いることも
できる。また、残さ用の絶縁膜１６Ａ、２２Ａの材料と
して、互いに異なるものを用いることもできる。Although the oxide film masks 16A and 22A serving as residual insulating films use an oxide film (SiO 2 ) as a material, an insulating film such as a nitride film (SiN) may be used. Also, different materials can be used as the material of the remaining insulating films 16A and 22A.
【００３７】さらに、酸化膜マスク２２Ａをマスクとし
て用いて、強誘電体用薄膜１２をエッチングすることも
できる。すなわち、図２（ａ）に示す状態でフォトレジ
ストマスク２４を除去し、酸化膜マスク２２Ａをマスク
にして強誘電体用薄膜１２と下部電極用薄膜１０とをエ
ッチングして、強誘電体膜１２Ａと下部電極１０Ａとを
形成することもできる。但し、この場合は酸化膜マスク
２２Ａの膜厚を厚くする必要がある。Further, the ferroelectric thin film 12 can be etched using the oxide film mask 22A as a mask. That is, in the state shown in FIG. 2A, the photoresist mask 24 is removed, and the ferroelectric thin film 12 and the lower electrode thin film 10 are etched using the oxide film mask 22A as a mask to form the ferroelectric film 12A. And the lower electrode 10A. However, in this case, it is necessary to increase the thickness of the oxide film mask 22A.
【００３８】〔第２実施形態〕本実施形態は強誘電体キ
ャパシタを構成する上部電極を第１上部電極と第２上部
電極と第３上部電極の３層構造とし、第１上部電極と第
３上部電極のうちの少なくとも一方を、第２上部電極と
は異なる大きさの結晶粒界を有する材料で形成すること
により、熱処理により強誘電体膜からパッシベーション
膜へＰｂが拡散しないようにしたものである。より詳し
くを、以下、図面に基づいて説明する。[Second Embodiment] In the present embodiment, the upper electrode constituting the ferroelectric capacitor has a three-layer structure of a first upper electrode, a second upper electrode, and a third upper electrode. By forming at least one of the upper electrodes from a material having a crystal grain boundary having a size different from that of the second upper electrode, heat treatment prevents Pb from diffusing from the ferroelectric film into the passivation film. is there. More details will be described below with reference to the drawings.
【００３９】図３乃至図６は本実施形態に係る強誘電体
キャパシタの製造工程を説明するための工程断面図であ
り、図７は図３（ｂ）の状態における下部電極と強誘電
体膜の結晶粒界の様子を示す図であり、図８は図３
（ｄ）の状態における強誘電体キャパシタの結晶粒界の
様子を示す図である。FIGS. 3 to 6 are process sectional views for explaining a manufacturing process of the ferroelectric capacitor according to the present embodiment. FIG. 7 is a sectional view showing the lower electrode and the ferroelectric film in the state of FIG. FIG. 8 is a view showing a state of a crystal grain boundary of FIG.
It is a figure showing a situation of a crystal grain boundary of a ferroelectric capacitor in a state of (d).
【００４０】図３（ａ）からわかるように、絶縁性下地
層としてのＳｉＯ２層３０上に、Ｔｉ層３２とＰｔ層３
４とを、スパッタリングにより堆積する。本実施形態に
おいては、Ｔｉ層３２は２００オングストロームの厚さ
で堆積し、Ｐｔ層３４は２０００オングストロームの厚
さで堆積する。続いて、ＰＺＴ（膜強誘電体用薄膜）３
６をゾルゲル法あるいはスパッタリングにより堆積す
る。本実施形態においては、ＰＺＴ膜３６は３０００オ
ングストロームの厚さで堆積する。As can be seen from FIG. 3A, a Ti layer 32 and a Pt layer 3 are formed on an SiO 2 layer 30 as an insulating underlayer.
4 is deposited by sputtering. In this embodiment, the Ti layer 32 is deposited at a thickness of 200 Å, and the Pt layer 34 is deposited at a thickness of 2000 Å. Subsequently, PZT (thin film for film ferroelectric) 3
6 is deposited by a sol-gel method or sputtering. In the present embodiment, the PZT film 36 is deposited to a thickness of 3000 Å.
【００４１】次に、図３（ｂ）からわかるように、酸素
中で６５０℃の熱処理を行って、ＰＺＴ膜３６を結晶化
させる。この際には、Ｔｉ層３２も酸化されて、ＴｉＯ
ｘ膜３２Ａに変化する。図７はこの状態におけるＰＺＴ
層３６とＰｔ層３４とＴｉＯ ｘ層３２の断面を拡大して
詳細に示す図である。この図７からわかるように、Ｐｔ
のグレイン中にＴｉＯｘが入り込んでいる。つまり、Ｔ
ｉＯｘによりＰｔのグレインがつまっているのがわか
る。Next, as can be seen from FIG.
PZT film 36 is crystallized by performing heat treatment at 650 ° C.
Let it. At this time, the Ti layer 32 is also oxidized,
xIt changes to the film 32A. FIG. 7 shows PZT in this state.
Layer 36, Pt layer 34 and TiO xEnlarge the cross section of layer 32
It is a figure shown in detail. As can be seen from FIG.
In the grain of TiOxIs penetrating. That is, T
iOxCan see that the Pt grains are clogged
You.
【００４２】次に、図３（ｃ）からわかるように、ＰＺ
Ｔ膜３６上に、Ｐｔ層３８とＴｉ層４０とＰｔ層４２と
を、スパッタリングにより堆積する。本実施形態におい
ては、Ｐｔ層３８は１０００オングストロームの厚さで
堆積し、Ｔｉ層４０は１００オングストロームの厚さで
堆積し、Ｐｔ層４２は５００オングストロームの厚さで
堆積する。Next, as can be seen from FIG.
On the T film 36, a Pt layer 38, a Ti layer 40, and a Pt layer 42 are deposited by sputtering. In this embodiment, the Pt layer 38 is deposited to a thickness of 1000 Å, the Ti layer 40 is deposited to a thickness of 100 Å, and the Pt layer 42 is deposited to a thickness of 500 Å.
【００４３】次に、図３（ｄ）からわかるように、酸素
中で６５０℃の熱処理を行う。この際、Ｔｉ層４０は凝
集して酸化し、ＴｉＯｘ層４０Ａとなる。図８はこの状
態における断面を拡大して示す図である。この図８から
わかるように、Ｐｔ層３８とＰｔ層４２とは、ＴｉＯｘ
層４０Ａを介さずに、直接的に導通する部分が生じる。
この熱処理の際にＰＺＴ膜３６から拡散されるＰｂは、
このＴｉＯｘ層４０Ａに吸収される。また、Ｐｔ層４２
とＴｉＯｘ層４０ＡとＰｔ層３８とは、それぞれ、独立
の粒界を有する。Next, as can be seen from FIG. 3D, a heat treatment is performed at 650 ° C. in oxygen. At this time, the Ti layer 40 is aggregated and oxidized to form the TiO x layer 40A. FIG. 8 is an enlarged view showing a cross section in this state. As can be seen from FIG. 8, the Pt layer 38 and the Pt layer 42 are made of TiO x
There is a portion that directly conducts without passing through the layer 40A.
Pb diffused from the PZT film 36 during this heat treatment is:
The TiO x layer 40A absorbs the light. Also, the Pt layer 42
And the TiO x layer 40A and the Pt layer 38 have independent grain boundaries.
【００４４】次に、図４（ａ）からわかるように、Ｐｔ
層４２上にプラズマＣＶＤ法により酸化膜４４を５００
０オングストロームの厚さで形成する。次に、この酸化
膜４４上にフォトレジストを塗布してパターニングする
ことにより、上部電極形成用のフォトレジストマスク４
６を形成する。Next, as can be seen from FIG.
An oxide film 44 is formed on the layer 42 by a plasma CVD method.
It is formed with a thickness of 0 Å. Next, a photoresist is applied on the oxide film 44 and patterned to form a photoresist mask 4 for forming an upper electrode.
6 is formed.
【００４５】次に、図４（ｂ）からわかるように、ＲＩ
Ｅ等により酸化膜４４をエッチングして、酸化膜マスク
４４Ａを形成する。続いて、フォトレジストマスク４６
をアッシングにより除去する。Next, as can be seen from FIG.
The oxide film 44 is etched by E or the like to form an oxide film mask 44A. Subsequently, a photoresist mask 46
Is removed by ashing.
【００４６】次に、図４（ｃ）からわかるように、酸化
膜マスク４４Ａを用いて、Ｐｔ層４２とＴｉＯｘ層４０
ＡとＰｔ層３８とを、ＲＩＥ等によりドライエッチング
することにより、上部電極４８を形成する。このエッチ
ングの際には、酸化膜マスク４４Ａの側壁にＰｔからな
る若干の残さ５０が残ることもある。Next, as can be seen from FIG. 4 (c), using the oxide film mask 44A, Pt layer 42 and the TiO x layer 40
The upper electrode 48 is formed by dry-etching the A and the Pt layer 38 by RIE or the like. During this etching, a small residue 50 of Pt may remain on the side wall of the oxide film mask 44A.
【００４７】次に、図４（ｄ）からわかるように、上部
電極４８の加工後の強誘電体キャパシタ上に、プラズマ
ＣＶＤ法により酸化膜５２を５００〜５０００オングス
トロームの厚さで形成する。続いて、フォトレジストを
塗布してパターニングすることにより、強誘電体膜用の
フォトレジストマスク５４を形成する。Next, as can be seen from FIG. 4D, an oxide film 52 having a thickness of 500 to 5000 Å is formed on the ferroelectric capacitor after the processing of the upper electrode 48 by a plasma CVD method. Subsequently, a photoresist mask for a ferroelectric film is formed by applying and patterning a photoresist.
【００４８】次に、図５（ａ）からわかるように、フォ
トレジストマスク５４を用いて、酸化膜５２をエッチン
グすることにより、酸化膜マスク５２Ａを形成する。こ
のエッチングの際に、ＰＺＴからなる残さ５６が生じる
が、これは塩酸処理により比較的容易に除去できるの
で、これにより除去する。Next, as can be seen from FIG. 5A, the oxide film 52 is etched using the photoresist mask 54 to form an oxide film mask 52A. At the time of this etching, a residue 56 made of PZT is generated, which can be relatively easily removed by hydrochloric acid treatment.
【００４９】次に、図５（ｂ）からわかるように、この
フォトレジストマスク５４を用いて、ＲＩＥによりＰＺ
Ｔ層３６をエッチングすることにより、強誘電体膜５８
を形成する。このエッチング際に、ＰＺＴからなる残さ
が形成されるが、塩酸処理により比較的容易に除去でき
るので、これにより除去する。Next, as can be seen from FIG. 5B, PZ is performed by RIE using the photoresist mask 54.
By etching the T layer 36, the ferroelectric film 58 is formed.
To form At the time of this etching, a residue made of PZT is formed, but it can be removed relatively easily by a hydrochloric acid treatment.
【００５０】次に、図５（ｃ）からわかるように、フォ
トレジストマスク５４をアッシングにより除去する。続
いて、酸化膜マスク５２Ａを用いて、Ｐｔ層３４とＴｉ
Ｏｘ層３２Ａとを、ＲＩＥによりドライエッチングする
ことにより、下部電極６０を形成する。このエッチング
の際に、Ｐｔからなる残さ６２が生じることがあるが、
上部電極４８形成時に生じた残さ５０と、下部電極６０
形成時に生じた残さ６２とは、酸化膜マスク４４Ａ、５
２Ａにより遮断されているため、電気的にはショートし
ない。Next, as can be seen from FIG. 5C, the photoresist mask 54 is removed by ashing. Subsequently, using the oxide film mask 52A, the Pt layer 34 and Ti
And O x layer 32A, by dry etching by RIE, thereby forming the lower electrode 60. During this etching, a residue 62 made of Pt may be generated,
The residue 50 generated during the formation of the upper electrode 48 and the lower electrode 60
The residue 62 generated at the time of formation refers to the oxide film masks 44A,
Since it is cut off by 2A, there is no short circuit electrically.
【００５１】次に、図６（ａ）からわかるように、この
強誘電体キャパシタの上に、プラズマＣＶＤ法により、
ＳｉＯ２からなるパッシベーション膜６４を５０００オ
ングストロームの厚さで形成する。Next, as can be seen from FIG. 6A, the ferroelectric capacitor is formed on the ferroelectric capacitor by a plasma CVD method.
A passivation film 64 made of SiO 2 is formed with a thickness of 5000 Å.
【００５２】次に、図６（ｂ）からわかるように、上述
した上部電極４８上に、コンタクト開孔形成用のフォト
レジストマスク６６を形成する。Next, as can be seen from FIG. 6B, a photoresist mask 66 for forming a contact hole is formed on the upper electrode 48 described above.
【００５３】次に、図６（ｃ）からわかるように、Ｓｉ
Ｏ２からなるパッシベーション膜６４をドライエッチン
グ法によりエッチングして、コンタクト開孔６８を形成
する。ＳｉＯ２からなるパッシベーション膜６４と、上
部電極４８のＰｔ層との、エッチング選択比は大きいた
め、上部電極４８のＰｔ層のオーバーエッチ量は少なく
てすむ。このため、上部電極４８のＰｔ層の膜厚は薄く
ても足りる。Next, as can be seen from FIG.
The passivation film 64 made of O 2 is etched by a dry etching method to form a contact opening 68. Since the etching selectivity between the passivation film 64 made of SiO 2 and the Pt layer of the upper electrode 48 is large, the overetch amount of the Pt layer of the upper electrode 48 can be small. Therefore, the thickness of the Pt layer of the upper electrode 48 may be small.
【００５４】次に、図６（ｄ）からわかるように、フォ
トレジストマスク６６をアッシングにより除去する。続
いて、ＴｉＮ／Ａｌを堆積して、ＲＩＥによりパターニ
ングすることにより、配線７０を形成する。Next, as can be seen from FIG. 6D, the photoresist mask 66 is removed by ashing. Subsequently, the wiring 70 is formed by depositing TiN / Al and patterning by RIE.
【００５５】以上のように、本実施形態に係る強誘電体
キャパシタによれば、図３（ｄ）からわかるように、熱
処理によりＰＺＴ膜３６から拡散されるＰｂはＴｉＯｘ
膜４０Ａにより吸収されるので、この後堆積されるＳｉ
Ｏ２からなるパッシベーション膜へＰｂが拡散しないよ
うにすることができる。このため、ＳｉＯ２膜の剥がれ
を防止でき、製品レベルでの歩留まりの低下を抑制する
ことができる。As described above, according to the ferroelectric capacitor according to the present embodiment, as can be seen from FIG. 3D, Pb diffused from the PZT film 36 by the heat treatment is TiO x
Si absorbed by the film 40A and subsequently deposited
Pb can be prevented from diffusing into the passivation film made of O 2 . For this reason, peeling of the SiO 2 film can be prevented, and a decrease in yield at the product level can be suppressed.
【００５６】また、Ｐｔ膜４２表面上での触媒による水
素の活性化を生じないようにすることができるので、強
誘電体膜形成用のＰＺＴ膜３６の還元を生じにくくする
ことができる。このため、還元雰囲気下での強誘電体膜
形成用のＰＺＴ膜３６の分極量低下も抑制することがで
きる。Further, since activation of hydrogen by the catalyst on the surface of the Pt film 42 can be prevented from occurring, reduction of the PZT film 36 for forming a ferroelectric film can be suppressed. For this reason, a decrease in the amount of polarization of the PZT film 36 for forming a ferroelectric film in a reducing atmosphere can be suppressed.
【００５７】しかも、図６（ｂ）からわかるように、パ
ッシベーション膜６４にコンタクト開孔６８を形成する
ためのプロセスを容易にして、生産性を向上させること
ができる。より詳しくは、上部電極の構造としてＴｉＯ
ｘ膜がＰｔ膜上に存在すると、このＴｉＯｘ膜をコンタ
クト開孔形成の際にエッチングする必要が生じる。しか
し、ＴｉＯｘ膜はエッチングレートが遅いため、コンタ
クト開孔を形成するのに時間がかかり、生産性が低下す
る。これに対して、本実施形態のように、Ｐｔ膜４２を
ＴｉＯｘ膜４０Ａ上に形成すれば、Ｐｔ膜４２にコンタ
クト開孔を形成する必要はないので、パッシベーション
膜６４にのみコンタクト開孔を形成すれば足りる。した
がって、コンタクト開孔の形成に要する時間を短縮する
ことができる。Further, as can be seen from FIG. 6B, the process for forming the contact openings 68 in the passivation film 64 can be facilitated, and the productivity can be improved. More specifically, TiO is used as the structure of the upper electrode.
If the x film is present on the Pt film, it is necessary to etch the TiO x film when forming contact holes. However, since the TiO x film has a low etching rate, it takes time to form a contact opening, and the productivity is reduced. In contrast, as in this embodiment, by forming the Pt film 42 on the TiO x film 40A, it is not necessary to form a contact hole on the Pt film 42, a contact hole only in the passivation film 64 It suffices to form it. Therefore, the time required for forming the contact holes can be reduced.
【００５８】また、上部電極の構造としてＴｉＯｘ膜が
Ｐｔ膜上に存在すると、ＴｉＯｘとＰｔ膜のエッチング
選択比が小さいので、ＴｉＯｘ膜をエッチングしてコン
タクト開孔を形成する際に、Ｐｔ膜もオーバーエッチン
グしてしまうおそれがある。これに対して、本実施形態
によれば、ＳｉＯ２からなるパッシベーション膜６４
と、上部電極４８のＰｔ膜４２との、エッチング選択比
は大きいので、パッシベーション膜６４にコンタクト開
孔６８を形成する際に、Ｐｔ膜４２をオーバーエッチン
グしてしまう量を少なくすることができる。When the TiO x film is present on the Pt film as the structure of the upper electrode, the etching selectivity between the TiO x and the Pt film is small. Therefore, when the TiO x film is etched to form a contact opening, The Pt film may be over-etched. On the other hand, according to the present embodiment, the passivation film 64 made of SiO 2 is used.
And the etching selectivity between the Pt film 42 of the upper electrode 48 and the Pt film 42 is large, so that when the contact opening 68 is formed in the passivation film 64, the amount of overetching of the Pt film 42 can be reduced.
【００５９】次に、図９乃至図１１に基づいて、第２実
施形態の変形例を説明する。Next, a modification of the second embodiment will be described with reference to FIGS.
【００６０】図９は本変形例にかかる強誘電体キャパシ
タの製造工程を説明するための工程断面図の一部であ
り、図１０は本変形例に係る強誘電体キャパシタを示す
図であり、図１１はその結晶粒界の様子を示す図であ
る。FIG. 9 is a part of a process sectional view for explaining a manufacturing process of the ferroelectric capacitor according to the present modification, and FIG. 10 is a view showing the ferroelectric capacitor according to the present modification. FIG. 11 is a diagram showing a state of the crystal grain boundary.
【００６１】図９（ａ）からわかるように、絶縁性下地
層としてのＳｉＯ２層３０上に、Ｐｔ層７２とＴｉ層７
４とＰｔ層７６とを、スパッタリングにより堆積する。
本実施形態においては、Ｐｔ層７２は１０００オングス
トロームの厚さで堆積し、Ｔｉ層７４は２００オングス
トロームの厚さで堆積し、Ｐｔ層７６は１０００オング
ストロームの厚さで堆積する。As can be seen from FIG. 9A, a Pt layer 72 and a Ti layer 7 are formed on the SiO2 layer 30 as an insulating underlayer.
4 and the Pt layer 76 are deposited by sputtering.
In this embodiment, the Pt layer 72 is deposited to a thickness of 1000 Å, the Ti layer 74 is deposited to a thickness of 200 Å, and the Pt layer 76 is deposited to a thickness of 1000 Å.
【００６２】次に、図９（ｂ）からわかるように、Ｐｔ
層７６上に、強誘電体用薄膜としてのＰＺＴ膜３６をゾ
ルゲル法あるいはスパッタリングにより堆積する。本実
施形態においては、ＰＺＴ膜３６は３０００オングスト
ロームの厚さで堆積する。Next, as can be seen from FIG.
A PZT film 36 as a ferroelectric thin film is deposited on the layer 76 by a sol-gel method or sputtering. In the present embodiment, the PZT film 36 is deposited to a thickness of 3000 Å.
【００６３】次に、図９（ｃ）からわかるように、酸素
中で６５０℃の熱処理を行って、ＰＺＴ膜３６を結晶化
させる。この際には、Ｔｉ層７４も酸化されて、ＴｉＯ
ｘ膜７４Ａに変化する。Next, as can be seen from FIG. 9C, the PZT film 36 is crystallized by performing a heat treatment at 650 ° C. in oxygen. At this time, the Ti layer 74 is also oxidized,
It changes to the x film 74A.
【００６４】以降の工程は、上述した実施形態と同様の
ものであるので、ここでは、その詳しい説明は省略す
る。図１０は配線７０を形成した後の図であり、図６
（ｄ）に相当する図である。図１１に、この状態におけ
る上部電極４８とＰＺＴ膜３６と下部電極７８のグレイ
ンの様子を詳細に示す。この図１１からわかるように、
下部電極７８においても上部電極４８と同様に、Ｐｔの
グレイン中にＴｉＯｘが入り込んでいる。つまり、Ｔｉ
ＯｘによりＰｔのグレインがつまっているのがわかる。The subsequent steps are the same as those in the above-described embodiment, and a detailed description thereof will be omitted. FIG. 10 is a diagram after the wiring 70 is formed.
It is a figure corresponding to (d). FIG. 11 shows in detail the state of the grains of the upper electrode 48, the PZT film 36, and the lower electrode 78 in this state. As can be seen from FIG.
In the lower electrode 78, similarly to the upper electrode 48, TiO x enters the Pt grains. That is, Ti
O x by it can be seen that are packed with grains of Pt.
【００６５】本発明は、上記実施形態に限定されず種々
に変形可能である。例えば、Ｔｉ層４０、７４の材料と
しては、Ｔｉの他、Ｌａ、Ｓｒ、Ｚｒ、Ｉｒ、Ｒｕ、Ｒ
ｅ、Ｒｈ、Ｔｌ、Ｏｓ、Ｗ、Ｃａ等を用いても、同様の
効果が得られる。この場合は、Ｐｔ膜における粒界部
に、それぞれ、ＬａＯｘ、ＳｒＯｘ、ＺｒＯｘ、ＩｒＯ
ｘ、ＲｕＯｘ、ＲｅＯｘ、ＲｈＯｘ、ＴｌＯｘ、ＯｓＯ
ｘ、ＷＯｘ、ＣａＯｘが存在し、これが強誘電体膜５８
から拡散するＰｂを吸収する役割を果たす。すなわち、
Ｐｔ層３８の有する結晶粒界の大きさ（結晶の大きさ）
よりも、その上下層に形成される層の結晶粒界の大きさ
の方が小さければ、中間層であるＰｔ層３８の結晶の間
に、小さい結晶が入り込み、本実施形態と同様の作用を
奏することができる。また、これら上下層を形成する結
晶粒界の方が、これら上下層の間に形成された中間層の
結晶粒界よりも大きい場合でも、本実施形態と同様の作
用を奏することができる。さらに、上下層を形成する材
料は、互いに異なる材料であってもよく、その場合、上
層の有する結晶粒界の大きさと下層の有する結晶粒界の
大きさは、異なるものとなる。つまり、極言すれば、３
層構造からなる上部電極の中間層で結晶の連続性が遮断
され、強誘電体膜５８から拡散するＰｂのストッパとし
ての機能が発揮されれば足りる。The present invention is not limited to the above embodiment,
It can be transformed into For example, the material of the Ti layers 40 and 74
In addition to Ti, La, Sr, Zr, Ir, Ru, R
The same applies when using e, Rh, Tl, Os, W, Ca, etc.
The effect is obtained. In this case, the grain boundary portion in the Pt film
And LaO, respectively.x, SrOx, ZrOx, IrO
x, RuOx, ReOx, RhOx, TlOx, OsO
x, WOx, CaOxAnd this is the ferroelectric film 58
It plays a role in absorbing Pb diffused from. That is,
Size of crystal grain boundary of Pt layer 38 (crystal size)
The size of the grain boundaries of the layers formed above and below it
Is smaller between the crystals of the Pt layer 38 as the intermediate layer.
, Small crystals penetrate into the
Can play. In addition, the results of forming these upper and lower layers
Grain boundaries are more likely to be the intermediate layer formed between these upper and lower layers.
Even when the size is larger than the crystal grain boundary, the same operation as in the present embodiment is performed.
Can be played. Furthermore, the material forming the upper and lower layers
The materials may be different materials, in which case
The size of the grain boundary of the layer and the grain boundary of the lower layer
The sizes will be different. In short, 3
Crystal continuity is interrupted by the intermediate layer of the upper electrode consisting of a layer structure
And serves as a stopper for Pb diffused from the ferroelectric film 58.
It is enough if all functions are exhibited.
【００６６】また、強誘電体膜５８の材料としては、Ｐ
ＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３）ばかりでなく、ＰＬＺ
Ｔ（（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ３）、ＳＢＴ（Ｓ
ｒＢｉ２Ｔａ２Ｏ９）等の強誘電体材料を用いて形成す
ることもできる。The material of the ferroelectric film 58 is P
Not only ZT (Pb (Zr, Ti) O 3 ) but also PLZ
T ((Pb, La) (Zr, Ti) O 3 ), SBT (S
It can also be formed using a ferroelectric material such as rBi 2 Ta 2 O 9 ).
【００６７】さらに、上部電極４８を構成するＴｉ層７
４の膜厚としては、１ｎｍ（１０オングストローム）以
上であればＰｂ拡散を抑制する効果があることがわかっ
た。また、このＴｉ層７４の膜圧が１００ｎｍ（１００
０オングストローム）を超えるとＴｉＯ２による抵抗の
増大が大きくなって、Ｐｔ層４２とＰｔ層３８間の抵抗
も大きくなり、実用性がないこともわかった。実用レベ
ルとしてより好ましいＴｉ層７４の膜厚としては、５ｎ
ｍ〜１０ｎｍの範囲である。Further, the Ti layer 7 constituting the upper electrode 48
It was found that if the film thickness of No. 4 was 1 nm (10 Å) or more, there was an effect of suppressing Pb diffusion. The film pressure of the Ti layer 74 is 100 nm (100
If the thickness exceeds 0 Å, the increase in resistance due to TiO 2 increases, the resistance between the Pt layer 42 and the Pt layer 38 also increases, and it has been found that this is not practical. A preferable thickness of the Ti layer 74 as a practical level is 5 n
m to 10 nm.
【００６８】〔第３実施形態〕本実施形態は、上部電極
形成用のマスクを用いて、保護絶縁膜用薄膜と強誘電体
用薄膜と下部電極用薄膜とを、一括してエッチングする
ことにより、必要なマスク数の削減を図ったものであ
る。より詳しくを、以下、図面に基づいて説明する。[Third Embodiment] In this embodiment, a thin film for a protective insulating film, a thin film for a ferroelectric material, and a thin film for a lower electrode are collectively etched using a mask for forming an upper electrode. , The number of necessary masks is reduced. More details will be described below with reference to the drawings.
【００６９】図１２乃至図１６は本実施形態にかかる強
誘電体キャパシタを有する半導体集積回路の製造工程を
説明するための工程断面図である。これら図１２乃至図
１６においては、図中左側が強誘電体キャパシタの形成
される領域であり、図中右側がその他の混載デバイスの
形成される領域である。図１７は図１６における強誘電
体キャパシタ部分を拡大して示す断面図である。図１８
及び図１９は強誘電体キャパシタの製造工程をより詳細
に説明するための工程断面図である。FIG. 12 to FIG. 16 are process cross-sectional views for explaining a process of manufacturing a semiconductor integrated circuit having a ferroelectric capacitor according to the present embodiment. 12 to 16, the left side in the figure is a region where a ferroelectric capacitor is formed, and the right side in the figure is a region where other embedded devices are formed. FIG. 17 is an enlarged sectional view showing the ferroelectric capacitor portion in FIG. FIG.
19 is a process cross-sectional view for describing the manufacturing process of the ferroelectric capacitor in more detail.
【００７０】図１２（ａ）からわかるように、ＳＴＩ
（shallow trench isolation）又はロコス酸化膜等によ
り、半導体基板８１上にフィールド酸化膜８０を形成す
る。次に、スイッチングＭＯＳトランジスタ８２を作成
後、第１層間絶縁膜（ＢＰＳＧ）８４を形成し、ＣＭＰ
（chemical mechanical polishing）により平坦化す
る。As can be seen from FIG.
A field oxide film 80 is formed on the semiconductor substrate 81 by using (shallow trench isolation) or a LOCOS oxide film. Next, after forming a switching MOS transistor 82, a first interlayer insulating film (BPSG) 84 is formed, and a CMP is performed.
(Chemical mechanical polishing).
【００７１】次に、図１２（ｂ）からわかるように、第
１層間絶縁膜８４にコンタクト開孔８４Ｈを形成する。
続いて、スパッタリング法によりＴｉ、ＴｉＮを蒸着
し、ＣＶＤ法によりＷを堆積し、これらをコンタクト開
孔８４Ｈに埋め込んで、コンタクトプラグ用薄膜８３を
形成する。次に、エッチバック又はＣＭＰを行って、コ
ンタクトプラグ用薄膜８３をエッチングするとともに、
第１層間絶縁膜８４の表面を露出して、平坦化し、コン
タクトプラグ８６を形成する。Next, as can be seen from FIG. 12B, a contact opening 84H is formed in the first interlayer insulating film 84.
Subsequently, Ti and TiN are deposited by a sputtering method, W is deposited by a CVD method, and these are buried in the contact openings 84H to form a contact plug thin film 83. Next, while performing etch back or CMP, the contact plug thin film 83 is etched,
The surface of the first interlayer insulating film 84 is exposed and flattened, and a contact plug 86 is formed.
【００７２】次に、図１３（ａ）からわかるように、こ
の上に、ＣＶＤ法等により、ＳｉＮ膜８８と酸化膜（絶
縁性下地層）９０とを順次堆積する。次に、図１３
（ｂ）からわかるように、この酸化膜９０上に、スパッ
タリング等により、Ｔｉ層９２とＰｔ層９４とを蒸着す
る。これらＴｉ層９２とＰｔ層９４とにより下部電極用
薄膜９６が形成される。続いて、Ｐｔ層９４上にスパッ
タリング等により、ＰＺＴからなる強誘電体用薄膜９８
を形成する。次に、この強誘電体用薄膜９８上に、スパ
ッタリング等によりＰｔ層を蒸着して、上部電極用薄膜
１００を形成する。Next, as can be seen from FIG. 13A, a SiN film 88 and an oxide film (insulating underlayer) 90 are sequentially deposited thereon by a CVD method or the like. Next, FIG.
As can be seen from (b), a Ti layer 92 and a Pt layer 94 are deposited on the oxide film 90 by sputtering or the like. The Ti layer 92 and the Pt layer 94 form a thin film 96 for a lower electrode. Then, a ferroelectric thin film 98 made of PZT is formed on the Pt layer 94 by sputtering or the like.
To form Next, a Pt layer is deposited on the ferroelectric thin film 98 by sputtering or the like to form an upper electrode thin film 100.
【００７３】次に、図１４（ａ）からわかるように、上
部電極用薄膜１００をＲＩＥによりパターニングして、
上部電極１００Ａを形成する。続いて、この上に、プラ
ズマＣＶＤ又はスパッタリングにより、ＴｉＯｘ又はＳ
ｉｘＮｙ又は誘電体等からなる保護絶縁膜用薄膜１０２
を堆積する。本実施形態では、この保護絶縁膜用薄膜１
０２は１０００オングストロームの膜厚で堆積する。保
護絶縁膜用薄膜１０２は、強誘電体用薄膜９８を水素か
ら守るバリア膜として働く。Next, as can be seen from FIG. 14A, the upper electrode thin film 100 is patterned by RIE.
The upper electrode 100A is formed. Subsequently, TiO x or S is formed thereon by plasma CVD or sputtering.
i x N y or thin protective insulating film made of a dielectric such as 102
Is deposited. In the present embodiment, the thin film 1 for a protective insulating film is used.
02 is deposited with a thickness of 1000 Å. The protective insulating film 102 functions as a barrier film for protecting the ferroelectric thin film 98 from hydrogen.
【００７４】次に、図１４（ｂ）からわかるように、下
部電極形成用にパターニングされたフォトレジストマス
クを形成し、ＲＩＥにより、保護絶縁膜用薄膜１０２と
強誘電体用薄膜９８とＰｔ層９４とＴｉ層９２とを、一
括してエッチングする。これにより、保護絶縁膜１０２
Ａと、強誘電体膜９８Ａと、下部電極９６Ａとが形成さ
れ、強誘電体キャパシタが形成される。Next, as can be seen from FIG. 14B, a photoresist mask patterned for the formation of the lower electrode is formed, and the protective insulating thin film 102, the ferroelectric thin film 98, and the Pt layer are formed by RIE. The 94 and the Ti layer 92 are collectively etched. Thereby, the protective insulating film 102
A, a ferroelectric film 98A, and a lower electrode 96A are formed to form a ferroelectric capacitor.
【００７５】次に、図１５（ａ）からわかるように、こ
の上に、プラズマＣＶＤにより、第２層間絶縁膜１０４
を堆積し、平坦化する。続いて、パターニングされたフ
ォトレジストマスクを形成し、ＲＩＥにより、第２層間
絶縁膜１０４にコンタクト開孔１０４Ｈを形成する。次
に、Ｔｉ／ＴｉＮをスパッタリングにより蒸着し、さら
に、ＣＶＤによりＷを埋め込んで、コンタクト開孔１０
４Ｈを埋め込む。これにより、Ｔｉ／ＴｉＮ／Ｗからな
る配線層用薄膜１０６を形成する。その後、この配線層
用薄膜１０６をＣＭＰによりエッチングして、平坦化す
る。なお、Ｗの代わりに、Ａｌ、ＡｌＳｉ、Ｃｕ、Ａｌ
Ｃｕ、Ｐｔ等を用いてもかまわない。Next, as can be seen from FIG. 15A, a second interlayer insulating film 104 is formed thereon by plasma CVD.
Is deposited and planarized. Subsequently, a patterned photoresist mask is formed, and a contact opening 104H is formed in the second interlayer insulating film 104 by RIE. Next, Ti / TiN is deposited by sputtering, and W is buried by CVD to form a contact opening 10.
Embed 4H. Thus, a thin film 106 for a wiring layer made of Ti / TiN / W is formed. After that, the wiring layer thin film 106 is etched by CMP to be flattened. In place of W, Al, AlSi, Cu, Al
Cu, Pt, etc. may be used.
【００７６】次に、図１５（ｂ）からわかるように、配
線層用薄膜１０６をパターニングして、トランジスタ部
と強誘電体キャパシタの上部電極との間を結ぶ配線１０
６Ａや、強誘電体キャパシタの下部電極の引き出し配線
１０６Ｂを形成する。この際には、ＦＲＡＭ以外の混載
用デバイスの第１層配線１０６Ｃも同様に形成する。続
いて、プラズマＣＶＤにより、第３層間絶縁膜１０８を
堆積し、平坦化する。Next, as can be seen from FIG. 15B, the wiring layer thin film 106 is patterned to form the wiring 10 connecting the transistor portion and the upper electrode of the ferroelectric capacitor.
6A and the lead wiring 106B for the lower electrode of the ferroelectric capacitor are formed. At this time, the first layer wiring 106C of the embedded device other than the FRAM is formed in the same manner. Subsequently, a third interlayer insulating film 108 is deposited and flattened by plasma CVD.
【００７７】次に、図１６からわかるように、第３層間
絶縁膜１０８にビット線引き出し電極用のコンタクト開
孔１０８Ｈを形成する。続いて、この上に、スパッタリ
ングによりＴｉ／ＴｉＮを堆積し、さらに、ＣＶＤによ
りＷをコンタクト開孔１０８Ｈに埋め込む。なお、Ｗの
代わりに、Ａｌ、ＡｌＳｉ、Ｃｕ、ＡｌＣｕ、Ｐｔ等を
用いてもかまわない。次に、Ａｌをスパッタリングによ
り堆積し、パターニングすることにより、ＦＲＡＭ部と
ＦＲＡＭ部以外の混載デバイスに関して、第２配線１１
０を形成する。この状態における強誘電体キャパシタ部
分を拡大すると、図１７に示すようになる。Next, as can be seen from FIG. 16, a contact opening 108H for a bit line lead electrode is formed in the third interlayer insulating film 108. Subsequently, Ti / TiN is deposited thereon by sputtering, and W is buried in the contact opening 108H by CVD. Note that Al, AlSi, Cu, AlCu, Pt, etc. may be used instead of W. Next, by depositing and patterning Al by sputtering, the second wiring 11 is formed for the FRAM portion and the mixed device other than the FRAM portion.
0 is formed. FIG. 17 is an enlarged view of the ferroelectric capacitor portion in this state.
【００７８】次に図１８及び図１９に基づいて、強誘電
体キャパシタ部分の製造過程をより詳細に説明する。Next, the manufacturing process of the ferroelectric capacitor portion will be described in more detail with reference to FIGS.
【００７９】図１８（ａ）からわかるように、酸化膜
（絶縁性下地層）９０上に、Ｔｉ層９２とＰｔ層９４と
強誘電体用薄膜９８と上部電極用薄膜１００を形成す
る。Ｔｉ層９２とＰｔ層９４とで、下部電極用薄膜９６
が形成される。As can be seen from FIG. 18A, a Ti layer 92, a Pt layer 94, a ferroelectric thin film 98, and an upper electrode thin film 100 are formed on an oxide film (insulating underlayer) 90. The Ti layer 92 and the Pt layer 94 form a lower electrode thin film 96.
Is formed.
【００８０】次に、図１８（ｂ）からわかるように、上
部電極用薄膜１００を第１のフォトレジストマスクを用
いＲＩＥによりパターニングして、上部電極１００Ａを
形成する。この際には、上部電極１００Ａ以外の部分の
強誘電体用薄膜９８表面側もエッチングされる。このた
め、上部電極１００Ａ下側の強誘電体用薄膜９８Ｃの膜
厚は、それ以外の部分の強誘電体用薄膜９８Ｌ、９８Ｒ
の膜よりも、厚くなる。また、上部電極１００Ａ下側の
強誘電体用薄膜９８Ｃの飽和分極量は、それ以外の部分
の強誘電体用薄膜９８Ｌ、９８Ｒの飽和分極量よりも大
きくなる。なぜなら、強誘電体用薄膜９８Ｌ、９８Ｒに
は、上部電極１００Ａの加工時にＲＩＥにより直接的に
ダメージが入るためである。Next, as can be seen from FIG. 18B, the upper electrode thin film 100 is patterned by RIE using a first photoresist mask to form an upper electrode 100A. At this time, the surface of the ferroelectric thin film 98 other than the upper electrode 100A is also etched. For this reason, the film thickness of the ferroelectric thin film 98C below the upper electrode 100A is limited to the other portions of the ferroelectric thin films 98L and 98R.
Thicker than the film. Further, the amount of saturation polarization of the ferroelectric thin film 98C below the upper electrode 100A is larger than the amount of saturation polarization of the ferroelectric thin films 98L and 98R in other portions. This is because the thin films for ferroelectrics 98L and 98R are directly damaged by RIE when the upper electrode 100A is processed.
【００８１】次に、図１８（ｃ）からわかるように、保
護絶縁膜用薄膜１０２を堆積する。次に、図１９（ａ）
からわかるように、保護絶縁膜用薄膜１０２と強誘電体
用薄膜９８とＰｔ層９４とＴｉ層９２とを、第２のフォ
トレジストマスクを用い一括してエッチングする。平面
視におけるこの第２のフォトレジストマスクの大きさ
は、前述した第１のフォトレジストマスクの大きさより
も、大きいものである。これにより、保護絶縁膜１０２
Ａと、強誘電体膜９８Ａと、下部電極９６Ａとが形成さ
れ、強誘電体キャパシタが形成される。なお、上部電極
１００Ａ上の保護絶縁膜１０２Ｃの膜厚と、これ以外の
部分の保護絶縁膜１０２Ｌ、１０２Ｒの膜厚とは、ほぼ
同程度のものである。Next, as can be seen from FIG. 18C, a thin film 102 for a protective insulating film is deposited. Next, FIG.
As can be seen, the protective insulating thin film 102, the ferroelectric thin film 98, the Pt layer 94, and the Ti layer 92 are collectively etched using the second photoresist mask. The size of the second photoresist mask in plan view is larger than the size of the first photoresist mask described above. Thereby, the protective insulating film 102
A, a ferroelectric film 98A, and a lower electrode 96A are formed to form a ferroelectric capacitor. Note that the thickness of the protective insulating film 102C on the upper electrode 100A is substantially the same as the thickness of the protective insulating films 102L and 102R in other portions.
【００８２】次に、図１９（ｂ）からわかるように、第
２層間絶縁膜１０４を形成する。続いて、第２層間絶縁
膜１０４の上部電極１００Ａ上と下部電極９６Ａ上と
に、コンタクト開孔１０４Ｈを形成する。すなわち、上
部電極１００Ａに対しては、第２層間絶縁膜１０４と保
護絶縁膜１０２Ｃを貫通するコンタクト開孔１０４Ｈ
を、ドライエッチングにより形成する。下部電極９６Ａ
に対しては、第２層間絶縁膜１０４と保護絶縁膜１０２
Ｌと強誘電体膜９８Ａを貫通するコンタクト開孔１０４
Ｈを、ドライエッチングにより形成する。これらコンタ
クト開孔１０４Ｈを形成する際には、強誘電体膜９８Ａ
や保護絶縁膜１０２Ａによる残さ１１２ができやすい。
但し、図１９（ｃ）からわかるように、この残さ１１２
は塩酸処理などで除去することが可能である。これ以降
は、上述したところからわかるように、図１５（ａ）に
示す配線層用薄膜１０６を形成する工程以下を行ってい
く。Next, as can be seen from FIG. 19B, a second interlayer insulating film 104 is formed. Subsequently, a contact opening 104H is formed on the upper electrode 100A and the lower electrode 96A of the second interlayer insulating film 104. That is, for the upper electrode 100A, the contact opening 104H penetrating the second interlayer insulating film 104 and the protective insulating film 102C.
Is formed by dry etching. Lower electrode 96A
With respect to the second interlayer insulating film 104 and the protective insulating film 102
L and contact opening 104 penetrating through ferroelectric film 98A
H is formed by dry etching. When forming these contact openings 104H, the ferroelectric film 98A
And the residue 112 of the protective insulating film 102A is likely to be formed.
However, as can be seen from FIG.
Can be removed by treatment with hydrochloric acid or the like. Thereafter, as can be seen from the above description, the steps after the step of forming the wiring layer thin film 106 shown in FIG.
【００８３】以上のように、本実施形態に係る強誘電体
キャパシタによれば、２枚のフォトレジストマスクで強
誘電体キャパシタを製造することとしたので、従来と比
べて少ないフォトレジストマスク数で製造することがで
きる。すなわち、従来においては３枚のフォトレジスト
マスクを必要としていたのに対し、本実施形態によれば
２枚のフォトレジストマスクで強誘電体キャパシタを製
造することができる。具体的には、図１９（ａ）からわ
かるように、保護絶縁膜用薄膜１０２と強誘電体用薄膜
９８とＰｔ層９４とＴｉ層９２とを、第２のフォトレジ
ストマスクを用い一括してエッチングして、保護絶縁膜
１０２Ａと強誘電体膜９８Ａと下部電極９６Ａとを形成
することとしたので、従来よりフォトレジストマスク数
を１枚削減することができる。このようにフォトレジス
トマスク数を削減することにより、ＰＥＰ数を削減する
ことができ、製造コストの低減を図ることができる。As described above, according to the ferroelectric capacitor according to the present embodiment, the ferroelectric capacitor is manufactured using two photoresist masks. Can be manufactured. That is, while three photoresist masks are conventionally required, a ferroelectric capacitor can be manufactured using two photoresist masks according to the present embodiment. Specifically, as can be seen from FIG. 19A, the thin film 102 for the protective insulating film, the thin film 98 for the ferroelectric, the Pt layer 94 and the Ti layer 92 are collectively formed using the second photoresist mask. Since the protective insulating film 102A, the ferroelectric film 98A, and the lower electrode 96A are formed by etching, the number of photoresist masks can be reduced by one compared to the conventional case. By thus reducing the number of photoresist masks, the number of PEPs can be reduced, and the manufacturing cost can be reduced.
【００８４】しかも、強誘電体膜９８Ａは保護絶縁膜１
０２で覆われているので、還元雰囲気であっても強誘電
体膜９８Ａはダメージを受けにくくすることができる。
これにより強誘電体キャパシタの特性の劣化を防止する
ことができる。Further, the ferroelectric film 98A is formed of the protective insulating film 1
02, the ferroelectric film 98A can be made hard to be damaged even in a reducing atmosphere.
Thereby, deterioration of the characteristics of the ferroelectric capacitor can be prevented.
【００８５】なお、本発明はこの実施形態に限定される
ものではなく、種々に変形可能である。例えば、強誘電
体キャパシタ用の上部電極１００Ａ又は下部電極９６Ａ
の材料としては、Ｐｔばかりでなく、Ｉｒ、ＩｒＯｘ、
ＩｒＯ２、ＲｕＯｘ、ＲｕＯ ２等を用いて形成すること
もでき、また、上部電極１００Ａと下部電極９６Ａの材
料が異なるものであってもよい。The present invention is limited to this embodiment.
It is not a thing and can be variously deformed. For example, ferroelectric
100A or lower electrode 96A for body capacitor
As materials for not only Pt but also Ir and IrOx,
IrO2, RuOx, RuO 2Forming using etc.
And the material of the upper electrode 100A and the lower electrode 96A.
The fee may be different.
【００８６】また、強誘電体膜９８Ａの材料としては、
ＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３）ばかりでなく、ＰＬ
ＺＴ（（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ３）、ＳＢＴ
（ＳｒＢｉ２Ｔａ２Ｏ９）等の強誘電体材料を用いて形
成することもできる。The material of the ferroelectric film 98A is as follows.
Not only PZT (Pb (Zr, Ti) O 3 ) but also PL
ZT ((Pb, La) (Zr, Ti) O 3 ), SBT
It can also be formed using a ferroelectric material such as (SrBi 2 Ta 2 O 9 ).
【００８７】〔第４実施形態〕本実施形態は強誘電体キ
ャパシタを他の混載デバイス用の最上層配線層の形成が
完了した後に形成することにより、他の混載デバイス用
の配線層形成時における熱処理による強誘電体キャパシ
タへのダメージを回避するとともに、これら配線層を高
融点金属で構成することにより、その熱処理にも配線層
が耐え得るようにしたものである。より詳しくを、以
下、図面に基づいて説明する。[Fourth Embodiment] In the present embodiment, the ferroelectric capacitor is formed after the formation of the uppermost wiring layer for another embedded device is completed. Damage to the ferroelectric capacitor due to heat treatment is avoided, and these wiring layers are made of a high melting point metal so that the wiring layers can withstand the heat treatment. More details will be described below with reference to the drawings.
【００８８】図２０乃至２４は、本実施形態に係る強誘
電体キャパシタを有する半導体集積回路の製造工程を説
明するための工程断面図である。FIGS. 20 to 24 are process cross-sectional views for explaining a process of manufacturing a semiconductor integrated circuit having a ferroelectric capacitor according to the present embodiment.
【００８９】図２０（ａ）からわかるように、ＳＴＩ
（shallow trench isolation）又はロコス酸化膜等によ
り、半導体基板上１１０にフィールド酸化膜１１２を形
成する。次に、スイッチングＭＯＳトランジスタ１１４
を作成後、第１層間絶縁膜（ＢＰＳＧ）１１６を形成
し、ＣＭＰ（chemical mechanical polishing）により
平坦化する。As can be seen from FIG.
A field oxide film 112 is formed on the semiconductor substrate 110 by a (shallow trench isolation) or a LOCOS oxide film. Next, the switching MOS transistor 114
Is formed, a first interlayer insulating film (BPSG) 116 is formed, and flattened by CMP (chemical mechanical polishing).
【００９０】次に、図２０（ｂ）からわかるように、第
１層間絶縁膜１１６にコンタクト開孔１１６Ｈを形成す
る。続いて、スパッタリング法によりＴｉ、ＴｉＮを蒸
着し、ＣＶＤ法によりＷを堆積し、これらをコンタクト
開孔１１６Ｈに埋め込んで、コンタクトプラグ層１１８
を形成する。Next, as can be seen from FIG. 20B, a contact opening 116H is formed in the first interlayer insulating film 116. Subsequently, Ti and TiN are deposited by a sputtering method, W is deposited by a CVD method, and these are buried in the contact openings 116H to form a contact plug layer 118.
To form
【００９１】次に、図２１（ａ）からわかるように、Ｃ
ＤＥ（chemical dry etching）により、表面上に堆積さ
れたＷをエッチバックする。この際、Ｔｉ／ＴｉＮはエ
ッチングされずに残る。これにより、コンタクト開孔１
１６Ｈにコンタクトプラグ１１８Ａが形成される。Next, as can be seen from FIG.
The W deposited on the surface is etched back by DE (chemical dry etching). At this time, Ti / TiN remains without being etched. Thereby, contact opening 1
A contact plug 118A is formed at 16H.
【００９２】次に、図２１（ｂ）からわかるように、Ｃ
ｕをスパッタリングにより堆積した後、ＲＩＥ加工する
ことにより、第１層配線１２０を形成する。ここで第１
層配線１２０の材料として、ＡｌではなくＣｕを用いた
のは、後の工程で強誘電体膜を形成する温度が５５０℃
程度であるため、この温度で溶解しない材質のものを使
用する必要があるからである。続いて、第２層間絶縁膜
１２２を堆積して、ＣＭＰにより平坦化する。次に、こ
の第２層間絶縁膜１２２にＲＩＥ等によりコンタクト開
孔１２２Ｈを形成する。続いて、この上に減圧ＣＶＤに
よりＷを堆積して、このＷをコンタクト開孔１２２Ｈに
埋め込んで、エッチバックすることにより、コンタクト
プラグ１２４を形成する。Next, as can be seen from FIG.
After depositing u by sputtering, the first layer wiring 120 is formed by RIE processing. Here the first
The reason for using Cu instead of Al as the material of the layer wiring 120 is that the temperature at which a ferroelectric film is formed in a later step is 550 ° C.
This is because it is necessary to use a material that does not dissolve at this temperature. Subsequently, a second interlayer insulating film 122 is deposited and planarized by CMP. Next, a contact opening 122H is formed in the second interlayer insulating film 122 by RIE or the like. Subsequently, W is deposited thereon by low-pressure CVD, and the W is buried in the contact opening 122H and etched back to form a contact plug 124.
【００９３】次に、図２２（ａ）からわかるように、ス
パッタリングでＴｉ／ＴｉＮ／Ｃｕ／ＴｉＮを蒸着し、
ＲＩＥにより加工することにより、第２層配線１２６を
形成する。ここで第２層配線１２６の材料として、Ａｌ
ではなくＣｕを用いたのは、後の工程で強誘電体膜を形
成する温度が５５０℃程度であるため、この温度で溶解
しない材質のものを使用する必要があるからである。本
実施形態においては、この第２層配線１２６が最上層配
線層である。次に、第３層間絶縁膜１２８を堆積し、Ｃ
ＭＰにより平坦化する。続いて、この第３層間絶縁膜１
２８上に、プラズマＣＶＤ法等により、ＳｉＮ膜１３０
と酸化膜１３２とを順次堆積する。次に、この酸化膜１
３２上に、スパッタリング等により、ＴｉとＰｔとを順
次蒸着して、下部電極用薄膜１３４を形成する。続い
て、この下部電極用薄膜１３４上にスパッタリング等に
より、ＰＺＴからなる強誘電体用薄膜１３６を形成す
る。次に、この強誘電体用薄膜１３６上に、スパッタリ
ング等によりＰｔ層を蒸着して、上部電極用薄膜１３８
を形成する。Next, as can be seen from FIG. 22A, Ti / TiN / Cu / TiN is deposited by sputtering.
The second layer wiring 126 is formed by processing by RIE. Here, the material of the second layer wiring 126 is Al
The reason why Cu is used instead is that the temperature at which a ferroelectric film is formed in a later step is about 550 ° C., and therefore a material that does not melt at this temperature must be used. In the present embodiment, the second layer wiring 126 is the uppermost wiring layer. Next, a third interlayer insulating film 128 is deposited, and C
Flatten by MP. Subsequently, the third interlayer insulating film 1
28, the SiN film 130 is formed by a plasma CVD method or the like.
And an oxide film 132 are sequentially deposited. Next, this oxide film 1
32, Ti and Pt are sequentially deposited by sputtering or the like to form a thin film 134 for a lower electrode. Subsequently, a ferroelectric thin film 136 made of PZT is formed on the lower electrode thin film 134 by sputtering or the like. Next, a Pt layer is deposited on the ferroelectric thin film 136 by sputtering or the like to form an upper electrode thin film 138.
To form
【００９４】次に、図２２（ｂ）からわかるように、上
部電極用の第１のフォトレジストマスクを形成し、ＲＩ
Ｅにより上部電極用薄膜１３８をパターニングして、上
部電極１３８Ａを形成する。Next, as can be seen from FIG. 22B, a first photoresist mask for the upper electrode is formed,
The upper electrode thin film 138 is patterned by E to form an upper electrode 138A.
【００９５】次に、図２３（ａ）からわかるように、下
部電極用の第２のフォトレジストマスクを形成し、ＲＩ
Ｅにより強誘電体用薄膜１３６と下部電極用薄膜１３４
とを一括してエッチングする。これにより強誘電体膜１
３６Ａと下部電極１３４Ａとを形成する。Next, as can be seen from FIG. 23A, a second photoresist mask for the lower electrode is formed, and
E, the thin film 136 for the ferroelectric and the thin film 134 for the lower electrode
Are etched at once. Thereby, the ferroelectric film 1
36A and the lower electrode 134A are formed.
【００９６】次に、図２３（ｂ）からわかるように、こ
の上にプラズマＣＶＤにより、第４層間絶縁膜１４０を
形成する。本実施形態においては、この第４層間絶縁膜
１４０は４０００オングストロームの膜厚で形成する。
続いて、第４層間絶縁膜１４０の上部電極１３８Ａ上に
コンタクト開孔１４０Ｈを形成するとともに、第３層間
絶縁膜１２８とＳｉＮ膜１３０と酸化膜１３２との第２
層配線１２６上にコンタクト開孔１４２を形成する。こ
れにより、上部電極１３８Ａと第２層配線１２６とが露
出する。次に、スパッタリングによりＴｉＮを蒸着し、
ＲＩＥによりパターニングすることにより、上部電極１
３８Ａと第２層配線１２６とを接続する配線１４４を形
成する。Next, as can be seen from FIG. 23B, a fourth interlayer insulating film 140 is formed thereon by plasma CVD. In the present embodiment, the fourth interlayer insulating film 140 is formed with a thickness of 4000 Å.
Subsequently, a contact opening 140H is formed on the upper electrode 138A of the fourth interlayer insulating film 140, and a second opening of the third interlayer insulating film 128, the SiN film 130, and the oxide film 132 is formed.
A contact hole 142 is formed on the layer wiring 126. As a result, the upper electrode 138A and the second layer wiring 126 are exposed. Next, TiN is deposited by sputtering,
The upper electrode 1 is patterned by RIE.
A wiring 144 connecting the 38A and the second layer wiring 126 is formed.
【００９７】次に、図２４からわかるように、第５層間
絶縁膜１４６を堆積する。続いて、この第５層間絶縁膜
１４６にＲＩＥによりコンタクト開孔１４６Ｈを形成す
る。その後、ＴｉＮ／Ａｌ／ＴｉＮをスパッタリングに
より蒸着してパターニングすることにより、下部電極１
３４Ａの引き出し配線１４８を形成する。Next, as can be seen from FIG. 24, a fifth interlayer insulating film 146 is deposited. Subsequently, a contact opening 146H is formed in the fifth interlayer insulating film 146 by RIE. Thereafter, TiN / Al / TiN is deposited by sputtering and patterned to form lower electrode 1
34A lead wiring 148 is formed.
【００９８】以上のように、本実施形態に係る強誘電体
キャパシタによれば、必要な配線層である第１層配線１
２０と第２層配線１２６とを形成した後、これらの上方
に強誘電体キャパシタを形成することとしたので、混載
デバイス製造時における還元雰囲気中での熱処理によ
り、強誘電体キャパシタの強誘電体膜１３６Ａにダメー
ジが与えられるのを回避することができる。すなわち、
混載デバイスの製造工程が終了した後、つまり、最上層
配線層の製造が終了した後に、強誘電体キャパシタを製
造することとしたので、混載デバイス形成時の還元雰囲
気に強誘電体キャパシタを曝さないようにすることがで
き、強誘電体膜１３６Ａにダメージを与えるのを回避す
ることができる。As described above, according to the ferroelectric capacitor according to the present embodiment, the first layer wiring 1
After the formation of the ferroelectric capacitor 20 and the second-layer wiring 126, the ferroelectric capacitor is formed above the ferroelectric capacitor. Damage to the film 136A can be avoided. That is,
After the manufacturing process of the embedded device is completed, that is, after the manufacturing of the uppermost wiring layer is completed, the ferroelectric capacitor is manufactured. Therefore, the ferroelectric capacitor is not exposed to the reducing atmosphere when the embedded device is formed. Thus, it is possible to avoid damaging the ferroelectric film 136A.
【００９９】また、第１層配線１２０と第２層配線１２
６とを、５５０℃以上の融点を有する高融点金属の一例
であるＣｕを用いて形成したので、強誘電体用薄膜１３
６を形成する際の５５０℃の温度において、高融点金属
からなる第１層配線１２０と第２層配線１２６とが溶解
するのを回避することができる。The first layer wiring 120 and the second layer wiring 12
6 was formed using Cu, which is an example of a refractory metal having a melting point of 550 ° C. or more, so that the ferroelectric thin film 13 was formed.
At a temperature of 550 ° C. at the time of forming 6, the first layer wiring 120 and the second layer wiring 126 made of a high melting point metal can be prevented from melting.
【０１００】しかも、強誘誘電体キャパシタの絶縁性下
地層にＳｉＮ膜１３０を含んで形成したので、このＳｉ
Ｎ膜１３０がバリアとして働いて、酸素を通さないよう
にすることができる。すなわち、ＳｉＮ膜１３０の働き
により、ＰＺＴからなる強誘電体用薄膜１３６を形成す
る際の酸素アニールの際に、酸素が第２層配線１２６よ
り下側に入り込むのを防止することができる。Moreover, since the SiN film 130 was formed in the insulating base layer of the ferroelectric dielectric capacitor,
The N film 130 can function as a barrier to block oxygen. That is, by the function of the SiN film 130, it is possible to prevent oxygen from entering below the second layer wiring 126 during oxygen annealing when forming the ferroelectric thin film 136 made of PZT.
【０１０１】なお、本発明はこの実施形態に限定される
ものではなく、種々に変形可能である。例えば、強誘電
体キャパシタ用の上部電極１３８Ａ又は下部電極１３４
Ａの材料としては、Ｐｔばかりでなく、Ｉｒ、Ｉｒ
Ｏｘ、ＩｒＯ２、ＲｕＯｘ、ＲｕＯ２等を用いて形成す
ることもでき、また、上部電極１３８Ａと下部電極１３
４Ａの材料が異なるものであってもよい。The present invention is not limited to this embodiment, but can be variously modified. For example, the upper electrode 138A or the lower electrode 134 for a ferroelectric capacitor
As a material of A, not only Pt but also Ir and Ir
O x, IrO 2, RuO x , can also be formed using RuO 2 or the like, also, the upper electrode 138A and the lower electrode 13
The material of 4A may be different.
【０１０２】また、強誘電体膜１３６Ａの材料として
は、ＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３）ばかりでなく、
ＰＬＺＴ（（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ３）、ＳＢ
Ｔ（ＳｒＢｉ２Ｔａ２Ｏ９）等の強誘電体材料を用いて
形成することもできる。The material of the ferroelectric film 136A includes not only PZT (Pb (Zr, Ti) O 3 ) but also
PLZT ((Pb, La) (Zr, Ti) O 3 ), SB
It can also be formed using a ferroelectric material such as T (SrBi 2 Ta 2 O 9 ).
【０１０３】さらに、コンタクトプラグ１１８Ｈ、第１
層配線１２０，コンタクトプラグ１２４、第２層配線１
２６の材料としては、Ｃｕ、Ｗ以外に、Ｐｔ（プラチ
ナ）、Ｉｒ（イリジウム）、Ｒｕ（ルテニウム）、Ｓｒ
（ストロンチウム）、Ｒｅ（レニウム）、Ｐｄ（パラジ
ウム）等の高融点金属であってもよく、また、これらを
含む化合物からなる高融点金属であってもよい。Further, the contact plug 118H and the first
Layer wiring 120, contact plug 124, second layer wiring 1
Materials 26 include Pt (platinum), Ir (iridium), Ru (ruthenium), and Sr in addition to Cu and W.
It may be a high melting point metal such as (strontium), Re (rhenium), Pd (palladium), or a high melting point metal made of a compound containing these metals.
【０１０４】[0104]
【発明の効果】以上のように、本発明に係る強誘電体キ
ャパシタによれば、その信頼性の向上と製造コストの低
減を図ることができる。As described above, according to the ferroelectric capacitor of the present invention, it is possible to improve the reliability and reduce the manufacturing cost.
【図１】本発明の第１実施形態に係る強誘電体キャパシ
タの製造工程を示す工程断面図の一部。FIG. 1 is a part of a process cross-sectional view showing a manufacturing process of a ferroelectric capacitor according to a first embodiment of the present invention.
【図２】本発明の第１実施形態に係る強誘電体キャパシ
タの製造工程を示す工程断面図の一部。FIG. 2 is a part of a process cross-sectional view showing a manufacturing process of the ferroelectric capacitor according to the first embodiment of the present invention.
【図３】本発明の第２実施形態に係る強誘電体キャパシ
タの製造工程を示す工程断面図の一部。FIG. 3 is a part of a process cross-sectional view showing a manufacturing process of the ferroelectric capacitor according to the second embodiment of the present invention.
【図４】本発明の第２実施形態に係る強誘電体キャパシ
タの製造工程を示す工程断面図の一部。FIG. 4 is a part of a process cross-sectional view showing a manufacturing process of the ferroelectric capacitor according to the second embodiment of the present invention.
【図５】本発明の第２実施形態に係る強誘電体キャパシ
タの製造工程を示す工程断面図の一部。FIG. 5 is a part of a process cross-sectional view showing a manufacturing process of the ferroelectric capacitor according to the second embodiment of the present invention.
【図６】本発明の第２実施形態に係る強誘電体キャパシ
タの製造工程を示す工程断面図の一部。FIG. 6 is a part of a process cross-sectional view showing a manufacturing process of the ferroelectric capacitor according to the second embodiment of the present invention.
【図７】下部電極と強誘電体膜のグレインの状態を示す
断面図。FIG. 7 is a sectional view showing a state of grains of a lower electrode and a ferroelectric film.
【図８】下部電極と強誘電体膜と上部電極のグレインの
状態を示す断面図。FIG. 8 is a sectional view showing a state of grains of a lower electrode, a ferroelectric film, and an upper electrode.
【図９】本発明の第２実施形態の変形例に係る強誘電体
キャパシタの製造工程の一部を示す工程断面図。FIG. 9 is a process cross-sectional view showing a part of a manufacturing process of a ferroelectric capacitor according to a modification of the second embodiment of the present invention.
【図１０】本発明の第２実施形態の変形例に係る強誘電
体キャパシタを示す図。FIG. 10 is a diagram showing a ferroelectric capacitor according to a modification of the second embodiment of the present invention.
【図１１】下部電極と強誘電体膜と上部電極のグレイン
の状態を示す断面図。FIG. 11 is a sectional view showing the state of grains of a lower electrode, a ferroelectric film, and an upper electrode.
【図１２】本発明の第３実施形態に係る強誘電体キャパ
シタを有する半導体集積回路の製造工程を示す工程断面
図の一部。FIG. 12 is a part of a process cross-sectional view showing a manufacturing process of a semiconductor integrated circuit having a ferroelectric capacitor according to the third embodiment of the present invention.
【図１３】本発明の第３実施形態に係る強誘電体キャパ
シタを有する半導体集積回路の製造工程を示す工程断面
図の一部。FIG. 13 is a part of a process cross-sectional view showing a manufacturing process of a semiconductor integrated circuit having a ferroelectric capacitor according to the third embodiment of the present invention.
【図１４】本発明の第３実施形態に係る強誘電体キャパ
シタを有する半導体集積回路の製造工程を示す工程断面
図の一部。FIG. 14 is a part of a process cross-sectional view showing a manufacturing process of a semiconductor integrated circuit having a ferroelectric capacitor according to the third embodiment of the present invention.
【図１５】本発明の第３実施形態に係る強誘電体キャパ
シタを有する半導体集積回路の製造工程を示す工程断面
図の一部。FIG. 15 is a part of a process cross-sectional view showing a manufacturing process of a semiconductor integrated circuit having a ferroelectric capacitor according to the third embodiment of the present invention;
【図１６】本発明の第３実施形態に係る強誘電体キャパ
シタを有する半導体集積回路の製造工程を示す工程断面
図の一部。FIG. 16 is a part of a process cross-sectional view showing a manufacturing process of a semiconductor integrated circuit having a ferroelectric capacitor according to the third embodiment of the present invention;
【図１７】強誘電体キャパシタ部分を拡大して示す図。FIG. 17 is an enlarged view showing a ferroelectric capacitor part.
【図１８】本発明の第３実施形態に係る強誘電体キャパ
シタの製造工程を詳細に説明するための工程断面図の一
部。FIG. 18 is a part of a process cross-sectional view for describing in detail the manufacturing process of the ferroelectric capacitor according to the third embodiment of the present invention.
【図１９】本発明の第３実施形態に係る強誘電体キャパ
シタの製造工程を詳細に説明するための工程断面図の一
部。FIG. 19 is a part of a process cross-sectional view for describing in detail the manufacturing process of the ferroelectric capacitor according to the third embodiment of the present invention.
【図２０】本発明の第４実施形態に係る強誘電体キャパ
シタの製造工程を詳細に説明するための工程断面図の一
部。FIG. 20 is a part of a process cross-sectional view for describing in detail the manufacturing process of the ferroelectric capacitor according to the fourth embodiment of the present invention.
【図２１】本発明の第４実施形態に係る強誘電体キャパ
シタの製造工程を詳細に説明するための工程断面図の一
部。FIG. 21 is a part of a process cross-sectional view for explaining in detail the manufacturing process of the ferroelectric capacitor according to the fourth embodiment of the present invention.
【図２２】本発明の第４実施形態に係る強誘電体キャパ
シタの製造工程を詳細に説明するための工程断面図の一
部。FIG. 22 is a part of a process cross-sectional view for describing in detail the manufacturing process of the ferroelectric capacitor according to the fourth embodiment of the present invention.
【図２３】本発明の第４実施形態に係る強誘電体キャパ
シタの製造工程を詳細に説明するための工程断面図の一
部。FIG. 23 is a part of a process cross-sectional view for explaining in detail the manufacturing process of the ferroelectric capacitor according to the fourth embodiment of the present invention.
【図２４】本発明の第４実施形態に係る強誘電体キャパ
シタの製造工程を詳細に説明するための工程断面図の一
部。FIG. 24 is a part of a process cross-sectional view for describing in detail the manufacturing process of the ferroelectric capacitor according to the fourth embodiment of the present invention.
【図２５】従来の強誘電体キャパシタの製造工程を説明
するための工程断面図の一部。FIG. 25 is a part of a process cross-sectional view for illustrating a manufacturing process of a conventional ferroelectric capacitor.
【図２６】従来の強誘電体キャパシタの製造工程を説明
するための工程断面図の一部。FIG. 26 is a part of a process cross-sectional view for illustrating a manufacturing process of a conventional ferroelectric capacitor.
【図２７】従来における別の強誘電体キャパシタの断面
図。FIG. 27 is a sectional view of another conventional ferroelectric capacitor.
１０ 下部電極用薄膜 １０Ａ 下部電極 １２ 強誘電体用薄膜 １２Ａ 強誘電体膜 １４ 上部電極用薄膜 １４Ａ 上部電極 １６ 酸化膜 １６Ａ 酸化膜マスク ２２ 酸化膜 ２２Ａ 酸化膜マスク DESCRIPTION OF SYMBOLS 10 Thin film for lower electrodes 10A Lower electrode 12 Thin film for ferroelectrics 12A Ferroelectric film 14 Thin film for upper electrodes 14A Upper electrode 16 Oxide film 16A Oxide film mask 22 Oxide film 22A Oxide film mask
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/88 Ｍ (72)発明者 望 月 博 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝研究開発センター内 (72)発明者 岩 元 剛 神奈川県横浜市磯子区新磯子町33 株式会 社東芝生産技術研究所内 Ｆターム(参考） 5F033 HH07 HH08 HH09 HH11 HH18 HH19 HH33 JJ01 JJ07 JJ08 JJ09 JJ11 JJ18 JJ19 JJ33 KK01 KK07 KK11 KK18 KK19 KK35 MM05 MM08 MM13 MM15 NN06 NN07 NN20 NN37 PP06 PP09 PP15 QQ08 QQ09 QQ11 QQ31 QQ37 QQ48 QQ73 QQ76 RR03 RR04 RR06 RR15 SS11 SS15 SS26 TT02 VV10 VV16 WW03 XX01 XX20 XX21 XX31 XX34 5F083 FR01 FR02 GA25 GA27 JA15 JA17 JA35 JA36 JA37 JA38 JA39 JA40 JA42 JA43 JA56 MA06 MA17 MA18 MA19 PR03 PR07 PR22 PR23 PR39 PR40 PR42 PR52 ZA12 Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat II (Reference) H01L 21/88 M (72) Inventor Hiroshi Mochizuki 1 Komukai Toshiba-cho, Kochi-ku, Kawasaki-shi, Kanagawa Toshiba R & D Co., Ltd. Inside the center (72) Inventor Go Tsuyoshi Iwamoto 33 Shinisogo-cho, Isogo-ku, Yokohama-shi, Kanagawa Prefecture F-term in the Toshiba Institute of Industrial Science 5F033 HH07 HH08 HH09 HH11 HH18 HH19 HH33 JJ01 JJ07 JJ08 JJ09 JJ11 JJ18 JJ19 JJ33 KK01 KK07 KK11 KK18 KK19 KK35 MM05 MM08 MM13 MM15 NN06 NN07 NN20 NN37 PP06 PP09 PP15 QQ08 QQ09 QQ11 QQ31 QQ37 QQ48 QQ73 QQ76 RR03 RR04 RR06 RR15 SS11 SS15 SS26 TT02 VV3 FR02 XXV JA38 JA39 JA40 JA42 JA43 JA56 MA06 MA17 MA18 MA19 PR03 PR07 PR22 PR23 PR39 PR40 PR42 PR52 ZA12
Claims (6)
載された半導体集積回路であって、 前記他のデバイスに必要な配線層は、５５０℃以上の融
点を有する高融点金属であり、 前記強誘電体キャパシタは、下部電極と、この下部電極
上に形成された強誘電体膜と、この強誘電体膜上に形成
された上部電極とを、有する、 ことを特徴とする半導体集積回路。1. A semiconductor integrated circuit in which a ferroelectric capacitor and another device are mixedly mounted, wherein a wiring layer required for the other device is a refractory metal having a melting point of 550 ° C. or more; A semiconductor integrated circuit, comprising: a ferroelectric capacitor having a lower electrode, a ferroelectric film formed on the lower electrode, and an upper electrode formed on the ferroelectric film.
通さないバリア絶縁膜が形成されていることを特徴とす
る請求項１に記載の半導体集積回路。2. The semiconductor integrated circuit according to claim 1, wherein a barrier insulating film impermeable to oxygen is formed below said ferroelectric capacitor.
Ｗ、Ｐｔ、Ｉｒ、Ｓｒ、Ｒｕ、Ｐｄ、ＴｉＮ、ＴｉＡｌ
Ｎの少なくとも１つを含むことを特徴とする請求項１又
は請求項２に記載の半導体集積回路。3. The wiring layer according to claim 1, wherein the main material is Cu,
W, Pt, Ir, Sr, Ru, Pd, TiN, TiAl
3. The semiconductor integrated circuit according to claim 1, comprising at least one of N.
載された半導体集積回路の製造方法であって、 前記他のデバイスに必要な配線層を、５５０℃以上の融
点を有する高融点金属を用いて形成する工程と、 前記配線層上に層間絶縁膜を形成する工程と、 前記層間絶縁膜上に、下部電極と、この下部電極上に形
成された強誘電体膜と、この強誘電体膜上に形成された
上部電極とから構成された、強誘電体キャパシタを形成
する工程と、 を備えたことを特徴とする半導体集積回路の製造方法。4. A method of manufacturing a semiconductor integrated circuit in which a ferroelectric capacitor and another device are mixedly mounted, wherein a wiring layer required for the other device is made of a high melting point metal having a melting point of 550 ° C. or more. Forming an interlayer insulating film on the wiring layer; forming a lower electrode on the interlayer insulating film; a ferroelectric film formed on the lower electrode; Forming a ferroelectric capacitor composed of an upper electrode formed on the film and a method of manufacturing a semiconductor integrated circuit.
通さないバリア絶縁膜を形成する工程を含んでいる、こ
とを特徴とする請求項４に記載の半導体集積回路の製造
方法。5. The method according to claim 4, wherein the step of forming the interlayer insulating film includes the step of forming a barrier insulating film that does not allow oxygen to pass therethrough.
Ｗ、Ｐｔ、Ｉｒ、Ｓｒ、Ｒｕ、Ｐｄ、ＴｉＮ、ＴｉＡｌ
Ｎの少なくとも１つを含むことを特徴とする請求項４又
は請求項５に記載の半導体集積回路の製造方法。6. The wiring layer according to claim 1, wherein the main material is Cu,
W, Pt, Ir, Sr, Ru, Pd, TiN, TiAl
The method according to claim 4, wherein the method includes at least one of N.
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| JP2007096178A (en) * | 2005-09-30 | 2007-04-12 | Toshiba Corp | Semiconductor device and its manufacturing method |
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2001
- 2001-06-12 JP JP2001177533A patent/JP2002057302A/en not_active Abandoned
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