JP2002032353A - システムオンチップ機能を有する半導体集積回路装置 - Google Patents
システムオンチップ機能を有する半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】 外部マイクロコンピュータによるレジスタへ
のアクセスを、内部マイクロコンピュータによって制限
することのできる半導体集積回路装置を得る。 【解決手段】 内部マイクロコンピュータ２及びその内
部マイクロコンピュータ２がアクセスするレジスタ（又
はＲＡＭ）３を有し、そのレジスタ（又はＲＡＭ）３
に、外部マイクロコンピュータ５がアクセスし得るよう
に構成された、システムオンチップ機能を有する半導体
集積回路装置において、レジスタ（又はＲＡＭ）３及び
外部マイクロコンピュータ５間のデータ伝送路中に介在
せしめられたスイッチ手段６を設け、内部マイクロコン
ピュータ２によって、そのスイッチ手段６を制御して、
外部マイクロコンピュータ５のレジスタ（又はＲＡＭ）
３へのアクセスを制限するようにする。
のアクセスを、内部マイクロコンピュータによって制限
することのできる半導体集積回路装置を得る。 【解決手段】 内部マイクロコンピュータ２及びその内
部マイクロコンピュータ２がアクセスするレジスタ（又
はＲＡＭ）３を有し、そのレジスタ（又はＲＡＭ）３
に、外部マイクロコンピュータ５がアクセスし得るよう
に構成された、システムオンチップ機能を有する半導体
集積回路装置において、レジスタ（又はＲＡＭ）３及び
外部マイクロコンピュータ５間のデータ伝送路中に介在
せしめられたスイッチ手段６を設け、内部マイクロコン
ピュータ２によって、そのスイッチ手段６を制御して、
外部マイクロコンピュータ５のレジスタ（又はＲＡＭ）
３へのアクセスを制限するようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、システムオンチッ
プ機能を有する半導体集積回路装置に関する。
プ機能を有する半導体集積回路装置に関する。
【０００２】
【従来の技術】以下に、図６を参照して、ＳＯＣ（Syst
em On Chip :システムオンチップ) 機能を有する半導体
集積回路装置の従来例を説明する。１は、ＳＯＣ機能を
有する半導体集積回路を全体として示す。この半導体集
積回路１は、内部マイクロコンピュータ２と、レジスタ
（又はＲＡＭ〈ランダムアクセスメモリ〉）３と、その
他のブロック（回路ブロック）４とを有する。レジスタ
（ＲＡＭ）３は、例えば、８ビットのバスＬ１を通じ
て、内部マイクロコンピュータ２に互いに接続されてい
る。その他のブロック４も、例えば、８ビットのバスＬ
２を通じて、内部マイクロコンピュータ２に互いに接続
されている。
em On Chip :システムオンチップ) 機能を有する半導体
集積回路装置の従来例を説明する。１は、ＳＯＣ機能を
有する半導体集積回路を全体として示す。この半導体集
積回路１は、内部マイクロコンピュータ２と、レジスタ
（又はＲＡＭ〈ランダムアクセスメモリ〉）３と、その
他のブロック（回路ブロック）４とを有する。レジスタ
（ＲＡＭ）３は、例えば、８ビットのバスＬ１を通じ
て、内部マイクロコンピュータ２に互いに接続されてい
る。その他のブロック４も、例えば、８ビットのバスＬ
２を通じて、内部マイクロコンピュータ２に互いに接続
されている。
【０００３】５は外部マイクロコンピュータで、これも
レジスタ（ＲＡＭ）３に、例えば、８ビットのバスＬ３
を通じて、互いに接続されている。そして、半導体集積
回路１内のレジスタ（ＲＡＭ）３は、内部マイクロコン
ピュータ２及び外部マイクロコンピュータ５によって、
自由にアクセスされ得るように構成されている。
レジスタ（ＲＡＭ）３に、例えば、８ビットのバスＬ３
を通じて、互いに接続されている。そして、半導体集積
回路１内のレジスタ（ＲＡＭ）３は、内部マイクロコン
ピュータ２及び外部マイクロコンピュータ５によって、
自由にアクセスされ得るように構成されている。
【０００４】尚、半導体集積回路１及び外部マイクロコ
ンピュータ５は、同一の配線基板上に取付けられる（こ
の場合には、バスＬ３が、その配線基板上に被着形成さ
れる）か、又は、それぞれ別個の配線基板上に取付けら
れる。
ンピュータ５は、同一の配線基板上に取付けられる（こ
の場合には、バスＬ３が、その配線基板上に被着形成さ
れる）か、又は、それぞれ別個の配線基板上に取付けら
れる。
【０００５】
【発明が解決しようとする課題】かかる図６のＳＯＣ機
能を有する半導体集積回路装置の従来例では、レジスタ
（ＲＡＭ）３が、例えば、「５Ｃ」機能など外部に対し
て秘匿性を要求される機能を有する場合は、外部マイク
ロコンピュータ５によるレジスタ（ＲＡＭ）３に対する
アクセスを一部制限する必要がある。尚、外部マイクロ
コンピュータ５によるレジスタ（ＲＡＭ）３へのアクセ
スを全面的に禁止することも一応考えられるが、システ
ムの使い方が制限されてしまい、好ましくない。
能を有する半導体集積回路装置の従来例では、レジスタ
（ＲＡＭ）３が、例えば、「５Ｃ」機能など外部に対し
て秘匿性を要求される機能を有する場合は、外部マイク
ロコンピュータ５によるレジスタ（ＲＡＭ）３に対する
アクセスを一部制限する必要がある。尚、外部マイクロ
コンピュータ５によるレジスタ（ＲＡＭ）３へのアクセ
スを全面的に禁止することも一応考えられるが、システ
ムの使い方が制限されてしまい、好ましくない。
【０００６】ここで、「５Ｃ」機能とは、著作権の保護
のための、コンテンツの暗号化及び復号化、これらのた
めの鍵データの生成並びにその暗号化及び復号化の同期
処理を意味する。
のための、コンテンツの暗号化及び復号化、これらのた
めの鍵データの生成並びにその暗号化及び復号化の同期
処理を意味する。
【０００７】かかる点に鑑み、本発明は、内部マイクロ
コンピュータ及びその内部マイクロコンピュータがアク
セスするレジスタを有し、そのレジスタに、外部マイク
ロコンピュータがアクセスし得るように構成された、シ
ステムオンチップ機能を有する半導体集積回路装置にお
いて、外部マイクロコンピュータによるレジスタへのア
クセスを、内部マイクロコンピュータによって制限する
ことのできるものを提案しようとするものである。
コンピュータ及びその内部マイクロコンピュータがアク
セスするレジスタを有し、そのレジスタに、外部マイク
ロコンピュータがアクセスし得るように構成された、シ
ステムオンチップ機能を有する半導体集積回路装置にお
いて、外部マイクロコンピュータによるレジスタへのア
クセスを、内部マイクロコンピュータによって制限する
ことのできるものを提案しようとするものである。
【０００８】
【課題を解決するための手段】第１の本発明は、内部マ
イクロコンピュータ及びその内部マイクロコンピュータ
がアクセスするレジスタ（又はＲＡＭ）を有し、そのレ
ジスタ（又はＲＡＭ）に、外部マイクロコンピュータが
アクセスし得るように構成された、システムオンチップ
機能を有する半導体集積回路装置において、レジスタ
（又はＲＡＭ）及び外部マイクロコンピュータ間のデー
タ伝送路中に介在せしめられたスイッチ手段を設け、内
部マイクロコンピュータによって、そのスイッチ手段を
制御して、外部マイクロコンピュータのレジスタ（又は
ＲＡＭ）へのアクセスを制限するようにしたシステムオ
ンチップ機能を有する半導体集積回路装置である。
イクロコンピュータ及びその内部マイクロコンピュータ
がアクセスするレジスタ（又はＲＡＭ）を有し、そのレ
ジスタ（又はＲＡＭ）に、外部マイクロコンピュータが
アクセスし得るように構成された、システムオンチップ
機能を有する半導体集積回路装置において、レジスタ
（又はＲＡＭ）及び外部マイクロコンピュータ間のデー
タ伝送路中に介在せしめられたスイッチ手段を設け、内
部マイクロコンピュータによって、そのスイッチ手段を
制御して、外部マイクロコンピュータのレジスタ（又は
ＲＡＭ）へのアクセスを制限するようにしたシステムオ
ンチップ機能を有する半導体集積回路装置である。
【０００９】かかる第１の本発明によれば、レジスタ
（又はＲＡＭ）及び外部マイクロコンピュータ間のデー
タ伝送路中に介在せしめられたスイッチ手段を、内部マ
イクロコンピュータによって制御して、外部マイクロコ
ンピュータのレジスタ（又はＲＡＭ）へのアクセスを制
限する。
（又はＲＡＭ）及び外部マイクロコンピュータ間のデー
タ伝送路中に介在せしめられたスイッチ手段を、内部マ
イクロコンピュータによって制御して、外部マイクロコ
ンピュータのレジスタ（又はＲＡＭ）へのアクセスを制
限する。
【００１０】第２の本発明は、第１の本発明のシステム
オンチップ機能を有する半導体集積回路装置において、
内部マイクロコンピュータの制御に基づいて、スイッチ
手段のオンオフを制御する制御信号を発生する外部アク
セス制御信号発生手段を設けたシステムオンチップ機能
を有する半導体集積回路装置である。
オンチップ機能を有する半導体集積回路装置において、
内部マイクロコンピュータの制御に基づいて、スイッチ
手段のオンオフを制御する制御信号を発生する外部アク
セス制御信号発生手段を設けたシステムオンチップ機能
を有する半導体集積回路装置である。
【００１１】第３の本発明は、第２の本発明のシステム
オンチップ機能を有する半導体集積回路装置において、
スイッチ手段は、複数ビット分のスイッチから構成さ
れ、１ビットの制御信号によって、複数ビット分のスイ
ッチのオンオフを制御するようにしたシステムオンチッ
プ機能を有する半導体集積回路装置である。
オンチップ機能を有する半導体集積回路装置において、
スイッチ手段は、複数ビット分のスイッチから構成さ
れ、１ビットの制御信号によって、複数ビット分のスイ
ッチのオンオフを制御するようにしたシステムオンチッ
プ機能を有する半導体集積回路装置である。
【００１２】第４の本発明は、第２の本発明のシステム
オンチップ機能を有する半導体集積回路装置において、
スイッチ手段は、複数ビット分のスイッチから構成さ
れ、その複数ビット分のスイッチのビット数と同じ複数
ビットの制御信号によって、複数ビット分のスイッチの
オンオフを制御するようにしたシステムオンチップ機能
を有する半導体集積回路装置である。
オンチップ機能を有する半導体集積回路装置において、
スイッチ手段は、複数ビット分のスイッチから構成さ
れ、その複数ビット分のスイッチのビット数と同じ複数
ビットの制御信号によって、複数ビット分のスイッチの
オンオフを制御するようにしたシステムオンチップ機能
を有する半導体集積回路装置である。
【００１３】本明細書における「マイクロコンピュー
タ」の用語は、中央処理装置、ＣＰＵマイコン、コンピ
ュータ等と等価である。
タ」の用語は、中央処理装置、ＣＰＵマイコン、コンピ
ュータ等と等価である。
【００１４】
【発明の実施の形態】以下に、図１を参照して、本発明
の実施の形態のＳＯＣ（System On Chip :システムオン
チップ) 機能を有する半導体集積回路装置の例の構成に
ついて説明する。１は、ＳＯＣ機能を有する半導体集積
回路を全体として示す。この半導体集積回路１は、内部
マイクロコンピュータ２と、レジスタ（又はＲＡＭ〈ラ
ンダムアクセスメモリ〉）３と、その他のブロック（回
路ブロック）（１個又は複数個のブロック）４と、スイ
ッチ６と、外部アクセス制御信号発生回路７とを有す
る。レジスタ（ＲＡＭ）３は、例えば、８ビットのバス
Ｌ１を通じて、内部マイクロコンピュータ２に互いに接
続されている。その他のブロック４も、例えば、８ビッ
トのバスＬ２を通じて、内部マイクロコンピュータ２に
接続されている。
の実施の形態のＳＯＣ（System On Chip :システムオン
チップ) 機能を有する半導体集積回路装置の例の構成に
ついて説明する。１は、ＳＯＣ機能を有する半導体集積
回路を全体として示す。この半導体集積回路１は、内部
マイクロコンピュータ２と、レジスタ（又はＲＡＭ〈ラ
ンダムアクセスメモリ〉）３と、その他のブロック（回
路ブロック）（１個又は複数個のブロック）４と、スイ
ッチ６と、外部アクセス制御信号発生回路７とを有す
る。レジスタ（ＲＡＭ）３は、例えば、８ビットのバス
Ｌ１を通じて、内部マイクロコンピュータ２に互いに接
続されている。その他のブロック４も、例えば、８ビッ
トのバスＬ２を通じて、内部マイクロコンピュータ２に
接続されている。
【００１５】５は外部マイクロコンピュータで、例え
ば、８ビットのバスＬ３及びスイッチ６を通じて、レジ
スタ（ＲＡＭ）３に互いに接続されている。外部アクセ
ス制御信号発生回路７は、１ビット又は複数ビット（例
えば、８ビット）のバスＬ５を通じて、内部マイクロコ
ンピュータ２に互いに接続されて、その内部マイクロコ
ンピュータ２によって制御されて、スイッチ６のオンオ
フを制御する制御信号を発生する。
ば、８ビットのバスＬ３及びスイッチ６を通じて、レジ
スタ（ＲＡＭ）３に互いに接続されている。外部アクセ
ス制御信号発生回路７は、１ビット又は複数ビット（例
えば、８ビット）のバスＬ５を通じて、内部マイクロコ
ンピュータ２に互いに接続されて、その内部マイクロコ
ンピュータ２によって制御されて、スイッチ６のオンオ
フを制御する制御信号を発生する。
【００１６】尚、図１において、半導体集積回路１内に
は、レジスタ（ＲＡＭ）３の他に、内部マイクロコンピ
ュータ２のみがアクセスし得るレジスタ（ＲＡＭ）、外
部マイクロコンピュータ５のみがアクセスし得るレジス
タ（ＲＡＭ）、又は、内部及び外部マイクロコンピュー
タ３、５が共に自由にアクセスし得るレジスタ（ＲＡ
Ｍ）等を設けることができる。
は、レジスタ（ＲＡＭ）３の他に、内部マイクロコンピ
ュータ２のみがアクセスし得るレジスタ（ＲＡＭ）、外
部マイクロコンピュータ５のみがアクセスし得るレジス
タ（ＲＡＭ）、又は、内部及び外部マイクロコンピュー
タ３、５が共に自由にアクセスし得るレジスタ（ＲＡ
Ｍ）等を設けることができる。
【００１７】又、半導体集積回路１及び外部マイクロコ
ンピュータ５は、同一の配線基板上に取付けられる（こ
の場合には、バスＬ３が、その配線基板上に被着形成さ
れる）か、又は、それぞれ別個の配線基板上に取付けら
れる。
ンピュータ５は、同一の配線基板上に取付けられる（こ
の場合には、バスＬ３が、その配線基板上に被着形成さ
れる）か、又は、それぞれ別個の配線基板上に取付けら
れる。
【００１８】図２を参照するに、図１におけるスイッチ
６は、外部マイクロコンピュータ５及びレジスタ（ＲＡ
Ｍ）３間を接続するバスＬ３のビット数に合わせて、例
えば、８個のスイッチＳ１〜Ｓ８から構成される。そし
て、この例では、外部アクセス制御信号発生回路７から
の１ビットの制御信号によって、スイッチＳ１〜Ｓ８の
オンオフを制御するようにする。
６は、外部マイクロコンピュータ５及びレジスタ（ＲＡ
Ｍ）３間を接続するバスＬ３のビット数に合わせて、例
えば、８個のスイッチＳ１〜Ｓ８から構成される。そし
て、この例では、外部アクセス制御信号発生回路７から
の１ビットの制御信号によって、スイッチＳ１〜Ｓ８の
オンオフを制御するようにする。
【００１９】図３を参照するに、図１におけるスイッチ
６も、外部マイクロコンピュータ５及びレジスタ（ＲＡ
Ｍ）３間を接続するバスＬ３のビット数に合わせて、例
えば、８個のスイッチＳ１〜Ｓ８から構成される。そし
て、この例では、外部アクセス制御信号発生回路７から
の８ビットの制御信号によって、スイッチＳ１〜Ｓ８の
オンオフをそれぞれ各別に制御する。
６も、外部マイクロコンピュータ５及びレジスタ（ＲＡ
Ｍ）３間を接続するバスＬ３のビット数に合わせて、例
えば、８個のスイッチＳ１〜Ｓ８から構成される。そし
て、この例では、外部アクセス制御信号発生回路７から
の８ビットの制御信号によって、スイッチＳ１〜Ｓ８の
オンオフをそれぞれ各別に制御する。
【００２０】次に、図４Ａ、Ｂ及び図５を参照して、図
１のレジスタ３へのアクセスの制御の例を説明する。図
４Ａの場合は、レジスタ（ＲＡＭ）３が全期間外部アク
セス禁止状態になっており、その全期間は、スイッチ６
がオフで、内部マイクロコンピュータ２のみが、レジス
タ（ＲＡＭ）３にアクセス可能であり、レジスタ（ＲＡ
Ｍ）３に対し、自由に書き込み及び読み出しを行う。
１のレジスタ３へのアクセスの制御の例を説明する。図
４Ａの場合は、レジスタ（ＲＡＭ）３が全期間外部アク
セス禁止状態になっており、その全期間は、スイッチ６
がオフで、内部マイクロコンピュータ２のみが、レジス
タ（ＲＡＭ）３にアクセス可能であり、レジスタ（ＲＡ
Ｍ）３に対し、自由に書き込み及び読み出しを行う。
【００２１】図４Ｂの場合は、レジスタ（ＲＡＭ）３
が、当初外部アクセス禁止状態になっており、スイッチ
６はオフで、内部マイクロコンピュータ２のみが、レジ
スタ（ＲＡＭ）３にアクセス可能であり、レジスタ（Ｒ
ＡＭ）３に対し、自由に書き込み及び読み出しを行う。
が、当初外部アクセス禁止状態になっており、スイッチ
６はオフで、内部マイクロコンピュータ２のみが、レジ
スタ（ＲＡＭ）３にアクセス可能であり、レジスタ（Ｒ
ＡＭ）３に対し、自由に書き込み及び読み出しを行う。
【００２２】その後、内部マイクロコンピュータ２より
の外部からのアクセス許可指令に基づいて、外部アクセ
ス制御信号発生回路７から、スイッチ６に、これをオン
にする制御信号が供給されて、レジスタ（ＲＡＭ）３は
外部アクセス許可状態となり、スイッチ６はオンとな
り、内部及び外部マイクロコンピュータ２、５共に、レ
ジスタ（ＲＡＭ）３にアクセス可能状態になり、両者が
レジスタ（ＲＡＭ）３に対し、自由に書き込み及び読み
出しを行う。
の外部からのアクセス許可指令に基づいて、外部アクセ
ス制御信号発生回路７から、スイッチ６に、これをオン
にする制御信号が供給されて、レジスタ（ＲＡＭ）３は
外部アクセス許可状態となり、スイッチ６はオンとな
り、内部及び外部マイクロコンピュータ２、５共に、レ
ジスタ（ＲＡＭ）３にアクセス可能状態になり、両者が
レジスタ（ＲＡＭ）３に対し、自由に書き込み及び読み
出しを行う。
【００２３】更にその後、内部マイクロコンピュータ２
よりの外部からのアクセス禁止指令に基づいて、外部ア
クセス制御信号発生回路７から、スイッチ６に、これを
オフにする制御信号が供給されて、レジスタ（ＲＡＭ）
３は外部アクセス禁止状態となり、スイッチ６はオフと
なり、内部マイクロコンピュータ２のみが、レジスタ
（ＲＡＭ）３にアクセス可能となり、レジスタ（ＲＡ
Ｍ）３に対し、自由に書き込み及び読み出しを行う。
よりの外部からのアクセス禁止指令に基づいて、外部ア
クセス制御信号発生回路７から、スイッチ６に、これを
オフにする制御信号が供給されて、レジスタ（ＲＡＭ）
３は外部アクセス禁止状態となり、スイッチ６はオフと
なり、内部マイクロコンピュータ２のみが、レジスタ
（ＲＡＭ）３にアクセス可能となり、レジスタ（ＲＡ
Ｍ）３に対し、自由に書き込み及び読み出しを行う。
【００２４】次に、図５を参照して、図１のレジスタ３
へのアクセスの制御の他の例を説明する。内部マイクロ
コンピュータ２よりの外部からのアクセス許可指令に基
づいて、外部アクセス制御信号発生回路７から、スイッ
チ６に、これをオンにする制御信号が供給されて、レジ
スタ（ＲＡＭ）３は全期間外部アクセス許可状態とな
り、スイッチ６はオンとなり、内部及び外部マイクロコ
ンピュータ２、５共に、レジスタ（ＲＡＭ）３にアクセ
ス可能となるが、この場合は、たまたま、外部マイクロ
コンピュータ５のみが、レジスタ（ＲＡＭ）３に対し、
書き込み及び読み出しを行っている場合である。
へのアクセスの制御の他の例を説明する。内部マイクロ
コンピュータ２よりの外部からのアクセス許可指令に基
づいて、外部アクセス制御信号発生回路７から、スイッ
チ６に、これをオンにする制御信号が供給されて、レジ
スタ（ＲＡＭ）３は全期間外部アクセス許可状態とな
り、スイッチ６はオンとなり、内部及び外部マイクロコ
ンピュータ２、５共に、レジスタ（ＲＡＭ）３にアクセ
ス可能となるが、この場合は、たまたま、外部マイクロ
コンピュータ５のみが、レジスタ（ＲＡＭ）３に対し、
書き込み及び読み出しを行っている場合である。
【００２５】
【発明の効果】上述せる本発明によれば、内部マイクロ
コンピュータ及びその内部マイクロコンピュータがアク
セスするレジスタ（又はＲＡＭ）を有し、そのレジスタ
（又はＲＡＭ）に、外部マイクロコンピュータがアクセ
スし得るように構成された、システムオンチップ機能を
有する半導体集積回路装置において、レジスタ（又はＲ
ＡＭ）及び外部マイクロコンピュータ間のデータ伝送路
中に介在せしめられたスイッチ手段を設け、内部マイク
ロコンピュータによって、そのスイッチ手段を制御し
て、外部マイクロコンピュータのレジスタ（又はＲＡ
Ｍ）へのアクセスを制限するようにしたので、外部マイ
クロコンピュータによるレジスタへのアクセスを、内部
マイクロコンピュータによって制限することのできるシ
ステムオンチップ機能を有する半導体集積回路装置を得
ることができる。
コンピュータ及びその内部マイクロコンピュータがアク
セスするレジスタ（又はＲＡＭ）を有し、そのレジスタ
（又はＲＡＭ）に、外部マイクロコンピュータがアクセ
スし得るように構成された、システムオンチップ機能を
有する半導体集積回路装置において、レジスタ（又はＲ
ＡＭ）及び外部マイクロコンピュータ間のデータ伝送路
中に介在せしめられたスイッチ手段を設け、内部マイク
ロコンピュータによって、そのスイッチ手段を制御し
て、外部マイクロコンピュータのレジスタ（又はＲＡ
Ｍ）へのアクセスを制限するようにしたので、外部マイ
クロコンピュータによるレジスタへのアクセスを、内部
マイクロコンピュータによって制限することのできるシ
ステムオンチップ機能を有する半導体集積回路装置を得
ることができる。
【００２６】このため、かかる本発明システムオンチッ
プ機能を有する半導体集積回路装置によれば、レジスタ
（又はＲＡＭ）に対し、内部マイクロコンピュータから
の制限を設けずに、外部マイクロコンピュータからの不
正なアクセスを防止することができる。又、外部マイク
ロコンピュータからの不正なアクセスによる、レジスタ
（又はＲＡＭ）内のデータの不正な又は予期しない盗
用、傍受、書き換え、破壊等を有効に防止することがで
きる。更に、レジスタ（又はＲＡＭ）に対し、外部マイ
クロコンピュータからの自由なアクセス、即ち、自由な
書き込み、読み出しをも可能にすることもできる。
プ機能を有する半導体集積回路装置によれば、レジスタ
（又はＲＡＭ）に対し、内部マイクロコンピュータから
の制限を設けずに、外部マイクロコンピュータからの不
正なアクセスを防止することができる。又、外部マイク
ロコンピュータからの不正なアクセスによる、レジスタ
（又はＲＡＭ）内のデータの不正な又は予期しない盗
用、傍受、書き換え、破壊等を有効に防止することがで
きる。更に、レジスタ（又はＲＡＭ）に対し、外部マイ
クロコンピュータからの自由なアクセス、即ち、自由な
書き込み、読み出しをも可能にすることもできる。
【図１】本発明の実施の形態のＳＯＣ機能を有する半導
体集積回路装置の例を示すブロック線図である。
体集積回路装置の例を示すブロック線図である。
【図２】図１の半導体集積回路装置の例のスイッチの制
御の仕方の１例を示すブロック線図である。
御の仕方の１例を示すブロック線図である。
【図３】図１の半導体集積回路装置の例のスイッチの制
御の仕方の他の例を示すブロック線図である。
御の仕方の他の例を示すブロック線図である。
【図４】図１の半導体集積回路装置の例におけるレジス
タへのアクセスの制御の１例を示す動作説明図である。
タへのアクセスの制御の１例を示す動作説明図である。
【図５】図１の半導体集積回路装置の例におけるレジス
タへのアクセスの制御の他の例を示す動作説明図であ
る。
タへのアクセスの制御の他の例を示す動作説明図であ
る。
【図６】従来のＳＯＣ機能を有する半導体集積回路装置
を示すブロック線図である。
を示すブロック線図である。
１ ＳＯＣ機能を有する半導体集積回路、２ 内部マイ
クロコンピュータ、３レジスタ（又はＲＡＭ）、４ そ
の他のブロック、５ 外部マイクロコンピュータ、６
スイッチ、７ 外部制御信号発生回路、Ｓ１〜Ｓ８ ス
イッチ。
クロコンピュータ、３レジスタ（又はＲＡＭ）、４ そ
の他のブロック、５ 外部マイクロコンピュータ、６
スイッチ、７ 外部制御信号発生回路、Ｓ１〜Ｓ８ ス
イッチ。
Claims (4)
- 【請求項１】 内部マイクロコンピュータ及び該内部マ
イクロコンピュータがアクセスするレジスタ（又はＲＡ
Ｍ）を有し、該レジスタ（又はＲＡＭ）に、外部マイク
ロコンピュータがアクセスし得るように構成された、シ
ステムオンチップ機能を有する半導体集積回路装置にお
いて、 上記レジスタ（又はＲＡＭ）及び上記外部マイクロコン
ピュータ間のデータ伝送路中に介在せしめられたスイッ
チ手段を設け、 上記内部マイクロコンピュータによって、上記スイッチ
手段を制御して、上記外部マイクロコンピュータの上記
レジスタ（又はＲＡＭ）へのアクセスを制限するように
したことを特徴とするシステムオンチップ機能を有する
半導体集積回路装置。 - 【請求項２】 請求項１に記載のシステムオンチップ機
能を有する半導体集積回路装置において、 上記内部マイクロコンピュータの制御に基づいて、上記
スイッチ手段のオンオフを制御する制御信号を発生する
外部アクセス制御信号発生手段を設けたことを特徴とす
るシステムオンチップ機能を有する半導体集積回路装
置。 - 【請求項３】 請求項２に記載のシステムオンチップ機
能を有する半導体集積回路装置において、 上記スイッチ手段は、複数ビット分のスイッチから構成
され、 １ビットの上記制御信号によって、上記複数ビット分の
スイッチのオンオフを制御するようにしたことを特徴と
するシステムオンチップ機能を有する半導体集積回路装
置。 - 【請求項４】 請求項２に記載のシステムオンチップ機
能を有する半導体集積回路装置において、 上記スイッチ手段は、複数ビット分のスイッチから構成
され、 該複数ビット分のスイッチのビット数と同じ複数ビット
の上記制御信号によって、上記複数ビット分のスイッチ
のオンオフを制御するようにしたことを特徴とするシス
テムオンチップ機能を有する半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000214730A JP2002032353A (ja) | 2000-07-14 | 2000-07-14 | システムオンチップ機能を有する半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000214730A JP2002032353A (ja) | 2000-07-14 | 2000-07-14 | システムオンチップ機能を有する半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002032353A true JP2002032353A (ja) | 2002-01-31 |
Family
ID=18710257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000214730A Pending JP2002032353A (ja) | 2000-07-14 | 2000-07-14 | システムオンチップ機能を有する半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002032353A (ja) |
-
2000
- 2000-07-14 JP JP2000214730A patent/JP2002032353A/ja active Pending
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