JP2002007313A

JP2002007313A - データ処理装置、データ処理方法及びバス制御装置

Info

Publication number: JP2002007313A
Application number: JP2000182270A
Authority: JP
Inventors: Masami Suzuki; 昌巳鈴木
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2000-06-16
Filing date: 2000-06-16
Publication date: 2002-01-11

Abstract

(57)【要約】【課題】バスの配線を必要最小限に抑えて各モジュー
ル間での通信を可能としながら、省電力で動作可能にす
る。【解決手段】マスター６は、第１及び第２の外部バス
２，３上のモジュール４ ₁，４₂，５₁，５₂と自己の間で
のデータの送受信を実行し、また、第１及び第２の外部
バス２，３上の各モジュール４₁，４₂，５₁，５₂同士の
データの送受信を実行させる。マスター６は、送信側及
び受信側のアドレス情報を外部バス２，３上に送出し
て、同一或いは異なる外部バス２，３上にあるモジュー
ル間での直接的なデータの送受信を可能としている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バスネットワーク
においてデータを処理するためのデータ処理装置及びデ
ータ処理方法、並びにバスネットワークのバスを制御す
るバス制御装置に関する。

【０００２】

【従来の技術】コンピュータシステム（或いはデータ処
理システム）は、例えば、複数のモジュール（プロセッ
サ）を備え、各種の処理を実現している。このようなコ
ンピュータシステムでは、通常、各モジュールはバスに
よりデータの送受信等を行っている。例えば、マルチプ
ロセッサ・コンピュータ・システムは、複数のモジュー
ルを統合して、単一モジュールがもたらす能力を上回る
処理能力を増強している。

【０００３】従来より、このようなシステムを実現する
ために種々のバスネットワークのトポロジーが提案され
ている。ＳＵＮＭＩＣＲＯＳＹＳＴＥＭＳ社は、特開
平10-91602号公報において、「限定された自由度のスイ
ッチング・アレンジメントを用いて少数のプロセッサを
備えたマルチプロセッサシステムの相互接続システム」
として、そのようなトポロジーの一形態を提案してい
る。

【０００４】

【発明が解決しようとする課題】ところで、データ処理
システムは、バスネットワークのトポロジーを容易な構
成としつつも、各モジュール間の通信を最適なものとし
て、省電力で動作がなさせることが望ましい。

【０００５】通常のバスでは、ほとんどがハードウェア
ブロック（モジュール）をひとつのバスでつないでしま
うため、ときとして通信する必要のないハードウェアブ
ロック間の配線まで充電して消費電力を無駄にすること
がある。

【０００６】また、無駄のないハードウェアブロック間
の配線構成としては、ポイントｔｏポイント（Point-to
-Point）といった構成もあるが、全てのハードウェアブ
ロックをポイントｔｏポイントでつないでしまうとバス
の使用効率が下がり、基板上及びウェハ上において場所
をとってしまう。例えば、接続をポイントｔｏポイント
として、データ送信を行うハードウェアブロック間同士
の全てについてバスで接続してしまうと、基板上或いは
ウェハ上において場所をとってしまい、バスの有効利用
といえなくなる。

【０００７】そこで、本発明は、上述の実情に鑑みてな
されたものであり、バスの配線を必要最小限に抑えて各
モジュール間での通信を可能としながら、省電力で動作
可能なデータ処理装置及びバス制御方法を提供すること
を目的としている。

【０００８】

【課題を解決するための手段】本発明に係るデータ処理
装置は、上述の課題を解決するために、モジュールがそ
れぞれ接続された複数のバスと、複数のバスが接続さ
れ、異なるバスに接続されているモジュール間で、当該
異なるバス間で直接的にデータの転送を行わせるバス制
御手段とを備えている。

【０００９】このような構成を備えたデータ処理装置
は、バス制御手段により、異なるバスに接続されている
モジュール間で、当該異なるバス間で直接的にデータの
転送を行わせる。これにより、データ処理装置は、無駄
な配線（バス）を必要最小限に抑えて、各モジュール間
での通信を可能とする。

【００１０】また、本発明に係るデータ処理方法は、上
述の課題を解決するために、異なるバスに接続されてい
るモジュール間で、当該異なるバス間で直接的にデータ
の転送を行わせる。これにより、データ処理方法は、無
駄な配線（バス）を必要最小限に抑えて、各モジュール
間での通信を可能とする。

【００１１】また、本発明に係るバス制御装置は、上述
の課題を解決するために、モジュールがそれぞれ接続さ
れたバスが接続される複数のバス接続部と、バス接続部
に接続された異なるバスに接続されているモジュール間
で、当該異なるバス間で直接的にデータの転送を行わせ
るバス制御手段とを備えている。

【００１２】このような構成を備えたバス制御装置は、
バス制御手段により、バス接続部に接続された異なるバ
スに接続されているモジュール間で、当該異なるバス間
で直接的にデータの転送を行わせる。これにより、バス
制御装置は、無駄な配線（バス）を必要最小限に抑え
て、各モジュール間での通信を可能とする。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態につ
いて図面を用いて詳しく説明する。この実施の形態は、
本発明を、複数のモジュールによって構成されるデータ
処理システムに適用したものである。

【００１４】図１に示すように、ＣＰＵ１と、このＣＰ
Ｕ１に接続されている２本の外部バス２，３と、２本の
外部バス２，３それぞれに接続されている複数のモジュ
ール４₁，４₂，５₁，５₂とを備えている。データ処理シ
ステムにおいて、ＣＰＵ１は主制御部として構成され、
複数のモジュール４₁，４₂，５₁，５₂は従属制御部或い
はペリフェラルチップを構成している。このモジュール
４₁，４₂，５₁，５₂は、個々が所望の処理をするために
構成されているが、ＣＰＵ１も信号処理を行う意味では
モジュールである。以下の説明では、特に言及しない限
り、モジュール４₁，４₂，５₁，５₂にはＣＰＵ１を含め
ないものとして扱う。

【００１５】主制御部とされるＣＰＵ１は、システム全
体を制御可能なモジュールである。このＣＰＵ１は、バ
スインターフェースとしてのマスター（バスマスター）
６を備えており（例えば、内蔵しており）、マスター６
により外部バス２，３を制御してデータの送受信等の種
々の処理等を行う。具体的には、ＣＰＵ１は、このマス
ター６により、第１及び第２の外部バス２，３上の各モ
ジュール４₁，４₂，５ ₁，５₂との間でのデータの送受信
を行うことができ、さらに、第１及び第２の外部バス
２，３上の各モジュール４₁，４₂，５₁，５₂同士のデー
タの送受信を可能としている。そして、マスター６は、
各モジュール４₁，４₂，５₁，５₂同士の間で行うデータ
の送受信については、異なる外部バス２，３上にあるモ
ジュール間での直接的なデータの送受信を可能としてい
る。すなわち、この場合、マスター６は、２本の外部バ
ス２，３が接続され、異なる外部バス２，３に接続され
ているモジュール間で、当該異なるバス間で直接的にデ
ータの転送を行わせるバス制御手段としての機能を有す
る。

【００１６】ＣＰＵ１は、このようなマスター６により
外部バス２，３を制御して、いわゆる中央集中調停（Ar
bitration）を行い、モジュール４₁，４₂，５₁，５₂に
対してデータを送信し、或いはモジュール４₁，４₂，５
₁，５₂間でのデータの転送を可能としている。

【００１７】例えば、データ送信が行われる第１及び第
２の外部バス２，３のバス幅としては、１６ビット、３
２ビット、４８ビット、・・・・、１２８ビット等が挙
げられる。例えば、外部バス２，３のバス幅は、要求さ
れるネットワークシステムの特性等によって決定され
る。よって、上述のマスター６は、バス幅や動作周波数
に応じて用意されている外部バス２，３に応じて用意さ
れている。このような外部バス２，３のバス幅、それに
応じたマスター６による処理手順については、後で詳述
する。

【００１８】第１及び第２の外部バス２，３にはそれぞ
れ、複数のモジュール４₁，４₂，５ ₁，５₂が接続されて
いる。モジュール４₁，４₂，５₁，５₂は、それぞれがＩ
／Ｆ７₁，７₂，７₃，７₄を介して外部バス２，３に接続
されている。

【００１９】Ｉ／Ｆ７₁，７₂，７₃，７₄は、マスター６
からの制御情報に応じて、データの送受信を管理してい
る。すなわち例えば、モジュール４₁，４₂，５₁，５
₂は、このＩ／Ｆ７₁，７₂，７₃，７₄により、マスター
６が送信したデータを外部バス２，３により受信し、或
いは外部バス２，３によりマスター６にデータを送信す
る。また、場合によっては、モジュール４₁，４₂，
５₁，５₂は、このＩ／Ｆ７₁，７₂，７₃，７₄により、バ
ス２，３を介して、他のモジュールとデータの送受信を
行う。

【００２０】システムにおいてマスター６が処理の主導
権をもっており、このような意味では、Ｉ／Ｆ７₁，
７₂，７₃，７₄は、マスター６からみた場合、いわゆる
スレーブ（Slave）を構成している。例えば、後述する
ように、マスター６が初期化をした後、スレーブとされ
る外部バス２，３を介してＩ／Ｆ７₁，７₂，７₃，７₄に
各種情報が送信される。

【００２１】なお、Ｉ／Ｆ７₁，７₂，７₃，７₄は、マス
ター６と略同様な構成となっているが、例えば、上述し
たようにマスター６がシステムの処理についての主導権
を有しているが、そのような構成は有していない。例え
ば、マスター６は、データの転送を開始する前に、Ｉ／
Ｆ７₁，７₂，７₃，７₄との間で同期をとるような構成、
いわゆるセットアップ或いは初期化のための構成を有し
ているが、Ｉ／Ｆ７₁，７₂，７₃，７₄はそのようなセッ
トアップ或いは初期化のための構成は有していない。な
お、このＩ／Ｆ７₁，７₂，７₃，７₄及びマスター６の構
成等については、後で詳述する。

【００２２】また、モジュール４₁，４₂，５₁，５₂とし
ては、本発明の実施の形態であるデータ処理システムが
画像処理システムであれば、コーデックエンジン（Code
c Engine）、アンチウォブル（Anti-Wobble）、キャプ
チャーコントロール（CaptureControl）、ＮＭＶ、フィ
ルターエンジン（Filter Engine）、アウトプットコン
トロール（Output Control）等が挙げられる。また、図
１には、外部バス２，３に接続されているモジュールの
数を限定して示しているが、実際のシステムの構成に応
じてモジュールの種類や数が決定されることはいうまで
もない。

【００２３】なお、以下の説明において、図１中、第１
の外部バス２上のモジュールに“４ ₁，４₂”の番号を付
しているが、第１の外部バス２上の任意の一のモジュー
ルを指す場合には、モジュール“４”として説明する。
これと同様に、第２の外部バス３上のモジュールに“５
₁，５₂”の番号を付しているが、第２の外部バス３上の
任意の一のモジュールを指す場合には、モジュール
“５”として説明する。また、図１中、各モジュール４
₁，４₂，５₁，５₂の備えるＩ／Ｆに“７₁，７₂，７ ₃，
７₄”の番号を付しているが、任意の一のＩ／Ｆを指す
場合には、Ｉ／Ｆ“７”として説明する。

【００２４】また、第１の外部バス２に複数のモジュー
ル４₂，４₂が接続されて構成されているネットワークを
第１のネットワーク８₁といい、第２の外部バス３に複
数のモジュール５₂，５₂が接続されて構成されているネ
ットワークを第２のネットワーク８₂という。すなわ
ち、実施の形態のデータ処理システムは、ネットワーク
が分離されており、それぞれ独立した第１及び第２のネ
ットワーク８₁，８₂によって構成されているといえる。
このような第１及び第２のネットワーク８₁，８₂を備え
たデータ処理システムは、次のように、各モジュール４
₁，４₂，５₁，５₂間の制御を行っている。

【００２５】前提の技術として、外部バス２，３に接続
され、各モジュール４₁，４₂，５₁，５₂が備えるＩ／Ｆ
７₁，７₂，７₃，７₄は、マスター６から外部バス２，３
上に送出されたデータの送信側又は受信側を示すアドレ
ス情報に基づいて、対応される一のモジュール４₁，
４₂，５₁，５₂のデータを外部バス２，３上に送信し、
又は外部バス２，３上のデータを一のモジュール４₁，
４₂，５₁，５₂に取り込むバスインターフェース手段と
して機能するようになっている。そして、マスター６
は、各モジュール４₁，４₂，５₁，５₂がデータの送受信
を行うためのアドレス情報を外部バス２，３上に送出し
ている。ここで、アドレス情報は、外部バス上において
送信側のモジュール４₁，４₂，５₁，５₂、或いは受信側
のモジュール４ ₁，４₂，５₁，５₂が指定されるアドレス
情報である。

【００２６】Ｉ／Ｆ７₁，７₂，７₃，７₄及びマスター６
が上述のように機能することにより、マスター６からア
ドレス情報が外部バス２，３上に送出され、各モジュー
ル４ ₁，４₂，５₁，５₂のＩ／Ｆ７₁，７₂，７₃，７₄に
て、そのアドレス情報が受信される。

【００２７】そして、送信側のアドレス情報を受けた一
の該当する送信側のＩ／Ｆ７は、当該Ｉ／Ｆ７を備えた
モジュールのデータを外部バス２，３上に送出して、受
信側のアドレス情報を受けた一の該当する受信側のＩ／
Ｆ７は、送信側のモジュール（Ｉ／Ｆ７）が外部バス
２，３上に送出したデータを受信する。すなわち、マス
ター６からアドレス情報が外部バス２，３上に送出され
た以後、すなわち、マスター６の中央集中調停（セット
アップ或いは初期化ともいう。）以後、該当する各モジ
ュールは、ＣＰＵ１（マスター６）から独立してデータ
の送受信を行う。このようなモジュール同士間のデータ
の転送処理は、同一バス上にあるモジュールで行われ、
また、異なるバス上にあるモジュール間でも行われる。
また、場合によっては、このような中央集中調停以後、
マスター６と一のモジュール４，５との間でデータの転
送処理が行われる。このような処理については、後でさ
らに詳述している。

【００２８】上述のような形態として各モジュール
４₁，４₂，５₁，５₂間でデータの送受信が可能となるこ
とで、次のような効果が生まれる。

【００２９】ユーザ（セット設計者）は、設計自由度を
高くしてトポロジーの定義をできるので、バスネットワ
ークは、製品の価格、特性、及び出力等の要求に応じて
部分的最適化が可能とされる。

【００３０】また、データ処理システムは、互いにデー
タの送受信をするモジュール同士を第１及び第２の外部
バス２，３それぞれに備えることにより、消費電力を抑
えることができるようになる。

【００３１】例えば、従来において、２つのモジュール
が１本の外部バスによりデータの送受信を行う場合に
は、常時、各モジュールからの転送バンド幅を確保して
おく必要がある。例えば、図２中（Ｂ）に示すように、
第１のモジュール１０１と第２のモジュール１０２との
間で４００Ｍbpsの転送バンド幅でデータを送受信する
場合には、外部バス１０３は、計８００Ｍbpsの転送バ
ンド幅が必要とされる。これは、ＣＰＵ１００を介して
第１のモジュール１０１と第２のモジュール１０２との
間でデータの送受信を行うとすると、ＣＰＵ１００と第
１及び第２のモジュール１０１，１０２との間で常時４
００Ｍbpsの転送バンド幅を確保しておく必要があるか
らである。

【００３２】このようにネットワークが構成された場
合、第１のモジュール１０１と第２のモジュール１０２
とがでデータの送受信を行わない場合、例えば、第１の
モジュール１０１がＣＰＵ１００との間でのみデータの
送信を行う場合でも、常に８００Ｍbpsの転送バンド幅
からなる外部バス１０３を駆動させてデータを送信する
必要があり、必要以上の駆動により消費電力に無駄がで
てしまう。

【００３３】一方、本発明が適用された場合、図２中
（Ａ）に示すように、第１のモジュール４と第２のモジ
ュール５とを、各外部バス２，３にそれぞれ接続し、第
１のモジュール４と第２のモジュール５との間でデータ
の送受信を行うことができる。例えば、第１及び第２の
外部バス２，３の転送バンド幅を４００Ｍbpsとすれ
ば、第１のモジュール４と第２のモジュール５との間
で、４００Ｍbpsでデータを転送することができる。

【００３４】そして、このようにネットワークを構成し
た場合、ＣＰＵ１と第１のモジュール４との間でデータ
の送受信を行うときであっても、第１の外部バス２を駆
動するだけで、そのようなデータの送受信が可能にな
る。よって、必要な転送バンド幅を低く抑えて、消費電
力を抑えたデータの転送が可能になる。

【００３５】また、データを送受信する関係にないモジ
ュールを第１及び第２の各外部バスそれぞれに別々に配
置することでも省電力によるデータ転送が実現される。

【００３６】例えば、図１に示すデータ処理システムに
おいて、第１の外部バス２に接続されている第１のモジ
ュール４₁と第２のモジュール４₂とが互いにデータの送
受信を行うことが必要な関係にあるモジュールであり、
第２の外部バス３に接続されている第３のモジュール５
₁と第４のモジュール５₂とが互いにデータの送受信を行
うことが必要な関係にあるモジュールであると仮定す
る。すなわち、この仮定では、互いに分離された関係と
されている第１及び第２のネットワーク８₁，８₂がそれ
ぞれ、互いにデータの送受信が必要なモジュール群によ
って構成されていることになる。

【００３７】このような構成の場合、第１のモジュール
４₁と第２のモジュール４₂との間でデータの送受信を行
うときには、第２の外部バス３を駆動することなく第１
の外部バス２のみの駆動でデータの送受信が実現され
る。これは、第２のネットワーク８₂を構成する第３の
モジュール５₁と第４のモジュール５₂との間でデータの
送受信を行うときも同様である。よって、データを送受
信するモジュール群からなる第１及び第２のネットワー
ク８₁，８₂をそれぞれ構成することにより、ネットワー
クへの電力供給を少なくして、モジュール間のデータの
送受信を実現することができる。換言すると、製品が消
費電力よりも特性（Performance）が必要になる場合に
は高転送レートが必要とされるチップ（モジュール）群
を別々のメインネットワークに配置することにより、バ
ス周波数等を上げることなく、データ転送能力を向上さ
せることができるということである。

【００３８】なお、同一ネットワーク内にてモジュール
間でデータの送受信を行う場合には、同一外部バス上で
データの送受信を行うことが必要になるが、上述したよ
うに、マスター６がアドレス情報を外部バス２，３に送
出して行ういわゆる中央集中調停により、モジュール間
でのデータの送受信が達成される。

【００３９】以上、データ処理システムについて説明し
た。上述の実施の形態のデータ処理システムは、１つの
マスター６により、第１及び第２のネットワーク８₁，
８₂を構成する各モジュール間でデータの転送処理を行
っている。次に、ネットワーク（以下、メインネットワ
ークという。）からさらに枝分かれしたネットワーク
（以下、サブネットワークという。）を備えたデータ処
理システムを説明する。例えば、サブネットワークを備
えたデータ処理システムは、図３に示すように構成され
ている。例えば、この図３に示すように、第１サブネッ
トワーク１０₁は、第１のメインネットワーク８₁に接続
され、第２サブネットワーク１０₂は、第２のメインネ
ットワーク８₂に接続されている。

【００４０】第１のサブネットワーク１０₁は、第１の
メインネットワーク８₁を構成するモジュール４₁，
４₂，４₃のうちの一のモジュール４に第１のサブマスタ
ー１１が備えられることにより（内蔵されることによ
り）実現されており、第１のサブマスター１１に複数の
モジュール１１₁，１１₂を備えた外部バス１４が接続さ
れて構成されている。また、第２のサブネットワーク１
０₂は、第２のメインネットワーク８₂を構成するモジュ
ール５₁，５₂，５₃のうちの一のモジュール５₃に第２の
サブマスター１５が備えられることにより（内蔵される
ことにより）実現されており、第２のサブマスター１５
に複数のモジュール１６₁，１６₂を備えた外部バス１８
が接続されて構成されている。

【００４１】なお、第１のサブネットワーク１０₁を構
成する各モジュール１２₁，１２₂は、Ｉ／Ｆ１３₁，１
３₂を介して外部バス１４と接続されており、また、第
２のサブネットワーク１０₂を構成する各モジュール１
６₁，１６₂は、Ｉ／Ｆ１７₁，１７₂を介して外部バス１
８と接続されている。また、サブネットワークを可能と
するサブマスター１１，１５は、メインネットワーク上
の任意のモジュールに内蔵することができる。

【００４２】第１及び第２のサブマスター１１，１５
は、上述のマスター（以下、メインマスターという。）
６の有する機能と異なり、モジュール同士でデータ転送
を行うことを必要としないモジュールを制御する機能を
有することに留まっている。すなわち、第１及び第２の
サブネットワーク１０₁，１０₂上のモジュールは、他の
メインネットワーク８₁，８₂又はサブネットワーク１０
₁，１０₂のモジュールとデータ交換をしない。

【００４３】データ処理システムは、サブマスター１
１，１５によって制御可能とされるこのようなサブネッ
トワーク１０₁，１０₂を備えることにより、モジュール
間でデータの送受信を必要とせずに機能するモジュール
１２₁，１２₂，１６₁，１６₂をサブマスター１１，１５
の管理下の第１及び第２のサブネットワーク１０₁，１
０₂におき、これらモジュール１２₁，１２₂，１６₁，１
６₂を制御する。これにより、データ処理システムは、
メインネットワーク８₁，８₂を物理的に短くすることが
可能となり、容量を少なくすることができようになるの
で、メインネットワーク８₁，８₂内における各モジュー
ル４₁〜４₃，５₁〜５₃間のデータ送信を高速で行うこと
ができるようになる。

【００４４】なお、例えば、次のような条件を前提とし
て、サブネットワーク１０₁，１０₂を備えたデータ処理
システムを構築することとしてもよい。

【００４５】サブネットワーク１０₁，１０₂は、上述し
たように、メインネットワーク８₁，８₂に直接接続され
ていることを条件とする。また、サブネットワーク１０
₁，１０₂はさらに枝分かれして新たなネットワーク、い
わゆるサブ・サブネットワークを作ってはならないこと
を条件とする。さらに、サブネットワーク１０₁，１０₂
とメインネットワーク８₁，８₂とはループを構成しては
ならないことを条件とする。すなわち、メインマスター
６及びサブマスター１１，１５が内蔵されるモジュール
以外のモジュールは、異なるネットワークにおいて共有
されないようにする。例えば、ループを作ってしまう
と、モジュールからどの方向にデータが流れるのかわか
らなくなるからであり、ループを作らないことでこのよ
うなことを防止することができるからである。

【００４６】また、メインマスター６或いはサブマスタ
ー１１，１５に接続される外部バスの数は、最大で２本
とする。すなわち、メインマスター６或いはサブマスタ
ー１１，１５は、外部バスとのインターフェースを最大
で２個有するようにする。例えば、３本以上の外部バス
をメインマスター６或いはサブマスター１１，１５に接
続することも理論上は可能であるが、接続される外部バ
スの数を最大で２本にすることで、例えば、処理が煩雑
になることを防止することができる。

【００４７】このような条件を前提としたネットワーク
により構築されたデータ処理システムは、例えば、モジ
ュールを適切に制御することができるようになる。

【００４８】図４には、サブネットワークを備えている
データ処理システムの具体的な構成を示している。この
データ処理システムは、例えば、いわゆるカムコーダ等
の撮像装置である。

【００４９】この図４に示す例では、ＣＰＵ１が内蔵す
るメインマスター６により外部バス２が制御される第１
のメインネットワーク８₁は、コーデックエンジン（Cod
ec Engine）４₁、アンチウォブル（Anti-Wobble）４₂及
びキャプチャーコントロール（Capture Control）４₃を
モジュールとして備えている。また、第１のメインネッ
トワーク８₁と同様、メインマスター６により外部バス
３が制御される第２のメインネットワーク８₂は、フィ
ルターエンジン（Filter Engine）５₁、ＮＶＭ（NonVol
atile Memory、不揮発メモリー）５₂及びアウトプット
コントロール（Output Control）５₃をモジュールとし
て備えている。

【００５０】そして、第１のサブネットワーク１０
₁は、第１のメインネットワーク８₁のキャプチャーコン
トロール４₃に内蔵された第１のサブマスター１１によ
り外部バス１４が制御されており、当該外部バス１４上
に、ＣＣＤ（Charge Coupled Device）からの信号処理
をするＡ／Ｄコンバータ１２₁を備えている。また、第
２のサブネットワーク１０₂は、第２のメインネットワ
ーク８₂のアウトプットコントロール５₃に内蔵された第
２のサブマスター１５により外部バス１８が制御されて
おり、当該外部バス１８上に、モータ２１を駆動するモ
ータドライバ１６₁及びＬＣＤ２２を駆動するＬＣＤド
ライバ１６₂を備えている。

【００５１】このようなデータ処理システムにおいて、
コーデックエンジン４₁はキャプチャーコントロール４₃
としかデータの転送を行わないとの限定ができれば、フ
ィルターエンジン５₁、ＮＶＭ５₂及びアウトプットコン
トロール５₃をコーデックエンジン４₁及びキャプチャー
コントロール４₂と同じ第１のメインネットワーク８₁上
に接続する必要はなく、フィルターエンジン５₁、ＮＶ
Ｍ５₂及びアウトプットコントロール５₃により第２のメ
インネットワーク８₂を構成しても、各モジュールは正
常に動作するようになる。

【００５２】そして、メインネットを第１のメインネッ
トワーク８₁と第２のメインネットワーク８₂とに分離す
ることにより、コーデックエンジン４₁とキャプチャー
コントロール４₂との間で転送を行うときには、第２の
メインネットワーク８₂の容量分を充電しなく済むの
で、省電力でデータ処理システムを動作させることがで
きるのである。

【００５３】次に、各モジュール間でデータの送受信を
するために、マスター（メインマスター）６が行う処理
について具体的に説明する。マスター６の行う処理と
は、例えば、上述したように、外部バス２，３上にアド
レス情報を送出して、各モジュール４₁，４₂，５₁，５₂
の間でデータの送受信を行わせるための処理である。

【００５４】例えば、一般的には、複数のモジュールに
よりネットワークを構成する場合、各モジュール（ＣＰ
Ｕを含む。）のインターフェースは、適応性（Flexibil
ity）を保ちながら定義することが可能とされ、ハード
ウェアブロック（モジュール）の再利用に貢献できるこ
とが好ましいといえる。

【００５５】マスター６は、このようなインターフェー
スの要求を実現すべく、上述したようなトポロジーの変
更（自由度が高いこと）以外に種々のネットワークへの
適応性を確保するために、バス幅と動作周波数を変更す
ることができるようにしてある。すなわち、ネットワー
クは少なくともバス幅や動作周波数等のバス特性により
ある程度制約されており、マスター６は、このようなバ
ス特性に応じて複数種類用意されることで、各種のネッ
トワークへの適応性を獲得している。

【００５６】具体的には、マスター６は、その設定が可
変とされたバスドライバやステートマシン等を備えてい
る。ここで、設定が可変とは、システムに組み込まれた
後に、処理に応じてダイナミックに可変とされることを
意味するものではなく、採用される（組み込まれる）シ
ステムに応じて設定が可変とされているということであ
る。すなわち、バスドライバやステートマシンの設定値
の異なるマスターが予め個々の物（例えばチップ）とし
て用意されていることを意味し、例えば、セット設計者
は、バスのバス幅や動作周波数に応じて、所望の値に設
定してあるバスドライバやステートマシンが組み込まれ
たマスター６によりネットワークを設計することができ
るということを意味している。

【００５７】マスター６は、種々の回路によって構成さ
れているが、一部の構成回路であるこのようなバスドラ
イバやステートマシン等の設定を可変とすることによ
り、消費電力及びチップサイズを抑えることを実現して
いる。以下に、バスのバス幅及び動作周波数に応じたド
ライバ（バスドライバ）及びステートマシンの例を示
す。

【００５８】例えば、図５に示すように、バス幅が１６
ビット、動作周波数が２５ＭHzの外部バスによりネット
ワークを構成する場合には、モジュールのインターフェ
ースとされるマスター６或いはＩ／Ｆ７は、処理ビット
が１６ビット、動作周波数が２５ＭHzのバスドライバ３
０と、処理ビットが１６ビットのステートマシン３２と
を備えている。

【００５９】また、マスター６については、接続されて
いる２本の第１及び第２の外部バス２，３を制御するた
めに、図５に示すように、第１及び第２の外部バス２，
３それぞれに対応して、バスドライバ３０及びステート
マシン３１を２セット備えている。

【００６０】そして、マスター６やＩ／Ｆ７は、同様に
して、例えば図６中（Ａ）乃至（Ｃ）、及び図７中
（Ａ）乃至（Ｃ）に示すように、バスのバス幅や動作周
波数に応じて設定されたバスドライバ３０やステートマ
シン３１を備えている。図６中（Ａ）乃至（Ｃ）、及び
図７中（Ａ）乃至（Ｃ）に示すように、マスター６やＩ
／Ｆ７は、バス幅が１６ビット、３２ビット、４８ビッ
ト〜１２８ビット及び動作周波数が２５ＭHz、５０ＭHz
並びに１００ＭHzの外部バスが用意されていることに対
応して、１６ビット〜１２８ビット内の一の処理ビット
と２５ＭHz〜１００ＭHz内の一の動作周波数との組み合
わせとしてのバスドライバ３０と、３２ビット〜１２８
ビット内の一の処理ビットに決定されているステートマ
シン３１と備えている。

【００６１】ステートマシン３１についてさらに詳述す
る。ステートマシン３１は、バス信号線の数を抑えるた
めに、全てのモジュール（内部バスの場合はブロック）
の間でデータ転送のためのタイミングが常に同期されて
いる同期型として構成されている。ステートマシン３１
は、マスター６を含めて各モジュールのＩ／Ｆ７に内蔵
されており、マスター６及びＩ／Ｆ７のステートマシン
３１は、常に互いが同期して動作する。例えば、ステー
トマシン３１は、所定のタイミング（サイクル毎）で処
理を決定するシーケンサであり、クロック（タイマ）に
基づいて、各サイクルにおける処理を実行している。

【００６２】そして、マスター６のステートマシン３１
については、他のインターフェース（他のモジュールの
インターフェース）と同期している送出タイミング（こ
こでは、サイクルという。）で各モジュール間でデータ
転送を開始させるため、すなわち中央集中調停を行うた
め、アドレス情報を外部バス２，３上に送出する機能を
有している。

【００６３】図８及び図９には、バス幅が１６ビット〜
１２８ビットの外部バス２，３に対応して用意された種
々のステートマシン３１の処理を示しており、各サイク
ルにおけるデータの送出手順を示している。ここで、図
８中（Ａ）乃至（Ｃ）には、データ転送モードがパスス
ルー（Pass thru）モードによるものを示し、図９中
（Ａ）乃至（Ｃ）には、データ転送モードがバースト
（Burst）モードによるものを示している。パススルー
モードとは、モジュール（Ｉ／Ｆ７）とＣＰＵ（マスタ
ー６）との間でデータ転送を行うモードであり、また、
バーストモードとは、モジュール（Ｉ／Ｆ７）間でデー
タ転送を行うモードである。

【００６４】また、図８中（Ａ）乃至（Ｃ）についての
違い、及び図９中（Ａ）乃至（Ｃ）についての違いは、
ネットワークに使用される外部バス２，３のバス幅が１
６ビット、３２ビット、４８〜１２８ビットである場合
の違いである。

【００６５】また、図８及び図９に示すサイクルは、割
り込み要求（Interrupt Request）がモジュール（ペリ
フェラルチップ、Peripheral Chip）からＣＰＵ１のマ
スター６に対して発生した時点から、アドレス情報の転
送処理を開始して、モジュール或いはＣＰＵ１において
実際に必要とされるデータが外部バス２，３上に送出さ
れるまでのサイクルを示している。

【００６６】先ず、図８中（Ａ）に示すデータ転送モー
ドがパススルーモードであり、外部バス２，３のバス幅
が１６ビットの場合の処理を具体的に説明する。

【００６７】モジュール（周辺チップ、Peripheral Chi
p）から割り込み要求（“int req”）があると（第１サ
イクル）、マスター（“Mstr”）６は、第２サイクルに
て、アドレス情報を外部バス２，３上に送出する。例え
ば、本例では、アドレス情報が３２ビットで表現される
ことを前提としており、このようなことから、続く第３
サイクルにて続くアドレス情報を外部バス２，３上の送
出する。第２及び第３サイクルは、アドレス情報を外部
バス２，３上に送出して調停（Arbitration）をするこ
とから、いわゆる調停サイクルとしての意味をもつ。

【００６８】アドレス情報は、マスター６（ＣＰＵ１）
の通信の相手になるモジュールを特定する情報であり、
このアドレス情報を受けた該当する一のモジュール（Ｉ
／Ｆ７）は、第４サイクル以降にて、マスター６との間
で、各サイクルに割り当てて、データの送受信を行う。
例えば、第４サイクル以降では、先ず（例えば第４サイ
クルにて）、送受信されるデータの大きさ（転送バイト
数）の情報がデータの受信先に送られ、その後のサイク
ル（例えば第５サイクル）にて、実際のデータの転送が
なされる。

【００６９】また、図８中（Ｂ）に示す外部バスのバス
幅が３２ビットの場合には、マスター６は、第１サイク
ルにてモジュール（Ｉ／Ｆ７）からの割り込み要求があ
ると、第２サイクルにて、アドレス情報を外部バス２，
３上に送出する。ここで、バス幅が３２ビットであるこ
とから、アドレス情報が３２ビットである場合には、マ
スター６は、分割することなくアドレス情報の全部を第
２サイクルにて外部バス２，３上に送出することができ
る。アドレス情報を受けた該当する一のモジュール（Ｉ
／Ｆ７）は、第３サイクル以降にて、マスター６との間
で、各サイクルに割り当てて、データの送受信を行う。

【００７０】また、外部バス２，３のバス幅が４８ビッ
ト，６４ビット、・・・、又は１２８ビットの場合に
は、図８中（Ｃ）に示すように、マスター６は、第２サ
イクルにて、アドレス情報を分割することなく外部バス
２，３上に送出して、第３以降にて、アドレス情報を受
けた該当する一のモジュール（Ｉ／Ｆ７）とデータの送
受信を行う。

【００７１】なお、システムに応じて、実際のデータの
転送処理に関して制約を課すこともできる。例えば、調
停が完了して実際のデータの転送処理が可能な状態とさ
れた場合でも、ある程度の制約を課して処理を開始する
というようにである。具体的には、これは、バス・タイ
ミングを考えたとき、同じ制御信号を使うと、リードサ
イクルをアドレスサイクル（アドレス情報の送信サイク
ル）の直後に実行することができないような場合にする
処理である。

【００７２】例えば、この図８中（Ｃ）に示す例のよう
に、第２サイクルまでに調停が完了して、第３サイクル
からデータの転送処理を開始することがきるが、第４サ
イクルからしかデータの読み込み処理（ｒｅａｄ）をす
ることができないような場合には、第３サイクルにて書
き込み処理（ｗｒｉｔｅ）をして第４サイクル以降にて
データの書き込み処理を行うようにする。

【００７３】一方、バーストモードは、次のようにな
る。バーストモードでは、モジュール相互間でデータの
送受信を行うことから、マスター６は、調停サイクルに
て、送信側のモジュールのアドレス情報と、受信側のモ
ジュールのアドレス情報とを外部バス２，３上に送出し
て、モジュール相互間のデータの送受信を開始させてい
る。すなわち、バーストモードの場合、マスター６は、
調停サイクルにて、上述したパススルーモードの場合と
は異なる処理を実行して、実際のデータの送受信を開始
させる。

【００７４】例えば、図９中（Ａ）に示すデータ転送モ
ードがバーストモードであり、外部バスのバス幅が１６
ビットである場合には、マスター６は、第１サイクルに
てモジュール（Ｉ／Ｆ７）からの割り込み要求がある
と、第２及び第３サイクルにて、送信側（ソース）のア
ドレス情報（図中“ｓｒｃ”）を外部バス２，３上に送
出する。ここで、２サイクル分を使用してアドレス情報
を送出しているのは、上述したように本発明実施の形態
ではアドレス情報が３２ビットであることを前提にして
いるからである。

【００７５】続いて、マスター６は、第４及び第５サイ
クルにて、受信側（ディスティネーション）のアドレス
情報（図中“ｄｓｔ”）を外部バス２，３上に送出す
る。この第４及び第５サイクル、上述の第２及び第３サ
イクルからなる調停サイクルにて、外部バス２，３上へ
のアドレス情報の送出がなされる。すなわち、第２乃至
第５サイクルにて外部バス２，３の使用権がマスター６
にあり、マスター６は、この外部バス２，３の使用権に
基づいて、外部バス２，３上にアドレス情報を送出して
いる。

【００７６】そして、マスター６からの送信側或いは受
信側を特定するアドレス情報を検出した該当するモジュ
ール（Ｉ／Ｆ７）は、第５サイクル以降にて、当該モジ
ュール相互間でデータの送受信を開始する。すなわち、
第５サイクル以降は、外部バスの使用権がモジュール
（Ｉ／Ｆ７）にあり、モジュール（Ｉ／Ｆ７）は、この
外部バス２，３の使用権に基づいて、データの送受信を
行う。例えば、このようにモジュール（Ｉ／Ｆ７）間で
所望のデータの送受信が終了した場合には、再びその外
部バス２，３の使用権は、マスター６に戻る。

【００７７】また、図９中（Ｂ）に示す外部バス２，３
のバス幅が３２ビットの場合には、マスター６は、第１
サイクルにてモジュール（Ｉ／Ｆ７）からの割り込み要
求があると、第２サイクルにて、送信側のアドレス情報
を外部バス２，３上に送出し、さらに、第３サイクルに
て、受信側アドレスを外部バス２，３上に送出する。そ
して、マスター６からの送信側或いは受信側を特定する
アドレス情報を検出した該当するモジュール（Ｉ／Ｆ
７）は、第４サイクル以降にて、当該モジュール（Ｉ／
Ｆ７）相互間でデータの送受信を開始する。

【００７８】また、外部バス２，３のバス幅が４８ビッ
ト，６４ビット、・・・、又は１２８ビットの場合に
は、図９中（Ｃ）に示すように、マスター６は、第２サ
イクルにて、送信側のアドレス情報を外部バス２，３上
に送出し、さらに、第３サイクルにて、受信側アドレス
を外部バス２，３上に送出する。そして、マスター６か
らの送信側或いは受信側を特定するアドレス情報を検出
した該当するモジュール（Ｉ／Ｆ７）は、第４サイクル
以降にて、当該モジュール（Ｉ／Ｆ７）相互間でデータ
の送受信を開始する。

【００７９】以上、各モジュール間でデータの送受信を
するためのマスター（メインマスター）６が行う処理に
ついての説明であり、データ処理システムは、このよう
なマスター６を備えることにより、ＣＰＵ１とモジュー
ルとの間の通信やモジュール同士間の通信を可能として
いる。

【００８０】これにより、上述したように、マスター６
に接続されている同一の外部バス２，３上のモジュール
同士間での通信が可能となり、さらに、異なる外部バス
２，３に接続されているモジュール同士間での通信が可
能となる。

【００８１】また、ステートマシン３１とバスドライバ
３０の種類を限定することにより、システムは、トポロ
ジー、動作周波数、バスのバス幅等の適応性を確保しな
がらもハードウェアブロックが比較的簡単に再利用がで
きるものとして構築される。よって、ステートマシン３
１とバスドライバ３０の種類を限定することは、システ
ムの設計時間の短縮に貢献する。すなわち、例えば、シ
ステムに使用するチップ（マスター）についてのセット
設計者側による設計自由度が広すぎたり、また狭すぎり
すると、システムの設計が困難になるが、このようにあ
る程度予め決定されていると、すなわち例えば、８割の
決定がなされて、２割がセット設計者による設計が可能
とされていると、構築しようとするシステムに適したチ
ップの選択が容易になされるようになり、その結果、シ
ステムの設計時間を短縮することができるようになる。

【００８２】次に、上述したデータ処理システムについ
て、さらに具体的な構成を説明する。データ処理システ
ムは、図１０に示すように、マスターが内蔵されたＣＰ
Ｕ（CPU Chip w/BUS Master）１と、ＣＰＵ１に接続さ
れている第１及び第２のバス２，３と、第１の外部バス
２上にある第１のモジュール４と、第２の外部バス３上
にある第２のモジュール５とを備えている。この図１０
には、第１及び第２の外部バス２，３上にそれぞれ１つ
のモジュール４，５を備えた例を示しているが、実際に
は、例えば図４に示すように、外部バス２，３上には、
より多くのモジュールが接続されて、データ処理システ
ムが構成されている。

【００８３】ＣＰＵ１において、キューマネージャ（Qu
eue Manager）５１、優先チャンネルセレクター（Prior
ity Channel Select）５２、ＤＭＡ（Dinamic Memory A
ccess）５３及び２つのバスインターフェース（Bus Int
erface，Bus I/f）５４，５５は、上述の図１等に示し
たマスター６を構成している。

【００８４】また、第１のモジュール４において、バス
インターフェース（Bus Interface，Bus I/F）６１及び
ＤＭＡ（Direct Memory Access）６２は、上述の図１等
に示したＩ／Ｆ７を構成している。なお、第２のモジュ
ール４は、その構成について図示されていないが、第１
のモジュール５と同様に、Ｉ／Ｆ７としてのバスインタ
ーフェース（Bus Interface，Bus I/F）６１及びＤＭＡ
（Direct Memory Access）６２を備えている。また、以
下の説明では、第１のモジュール４を代表として説明す
る。

【００８５】また、第１及び第２の外部バス２，３は、
制御線（Control Line）７１、キューバス（Queue Bu
s）７２及びＭＵＸアドレス及びデータバス（Ext MUX A
ddress-Data BUS,Ext MUX A-D BUS）７３といった三系
統のバスによって構成されている。制御線７１は、ＣＰ
Ｕ１とモジュール４，５との間で制御信号を送信するた
めのバスである。例えば、制御線７１は、５本の信号線
によって構成されている。また、キューバス７２は、割
り込み信号を送信するためのバスである。また、ＭＵＸ
アドレス及びデータバス７３は、実際のデータ等を送る
ためのバスである。なお、上述のＣＰＵ１がマスター６
の構成として有する２つのバスインターフェース５４，
５５は、第１及び第２の外部バス２，３に対応してい
る。

【００８６】このような構成を備えたデータ処理システ
ムは次のように処理を行う。ＣＰＵ１内のキューマネー
ジャ５１は、モジュール４から外部バス２のキューバス
７２を介して送られてくるキューを検出する。キュー
は、データ転送を要求する情報を示す。

【００８７】キューマネージャ５１は、種類別に検出し
たキューをバッファにため込む一方、例えば４ビットの
キューＩＤ（Queue ＩＤ）として各種類を一つずつ優先
チャンネルセレクター５２へ出力する。キューマネージ
ャ５１は、キューの処理が完了した場合、キューを送っ
てきた要求源に対してキューが完了したことを知らせ
て、処理されたキューをリセットさせる。

【００８８】優先チャンネルセレクター５２には複数の
キューが送られてきており、優先チャンネルセレクター
５２は、そのように送られてくる複数のキューの中から
優先順位を参照して一つのキューを選び出し、その選択
してキューをＤＭＡ５３に送る。例えば、優先チャンネ
ルセレクター５２は、選択したキュー（キューＩＤ）を
ＤＭＡ５３に送る。また、優先チャンネルセレクター５
２は、データの転送が終了して転送終了（End Of Trans
fer）信号を受けた場合やキューの内容が変化した場合
に、その都度、次に実行されるべき転送のキューを計算
する（ＤＭＡ５３に送るキューＩＤを選択する）。ここ
で、転送終了信号は、後述するシーケンサー及びステー
トマシン（Sequencer＆State Machine）から送られてく
る信号である。

【００８９】ＤＭＡ５３は、システム内のデータの転送
処理を開始させる部分である。このＤＭＡ５３は、図示
しないシーケンサー、レジスター（Register）５４、ス
テートマシン（State Machine）５５等を備えている。
ここで、ステートマシン５５は、システムに応じてその
設定が決定されており、例えば、上述の図８及び図９を
用いて説明したように、パススルー（Pass thru）モー
ド、バースト（Burst）モードといった２つのデータ転
送モードの何れか一のデータ転送モードに決定されてお
り、また、外部バス２，３のバス幅によりその設定値
（処理ビット等）が決定されている。具体的には、ステ
ートマシン５５の設定は、システムに応じてプログラム
されており、ステートマシン５５は、ダイナミックに、
チャンネルにより（転送キューを出したモジュール（ペ
リフェラル）により）、パススルーモードとバーストモ
ードとを切り替える。

【００９０】具体的には、ＤＭＡ５３は、優先チャンネ
ルセレクター５２からのキューＩＤを受けて、上述した
ような中央集中調停等といったデータの転送のセットア
ップ或いは初期化（Initialization）をする。すなわち
例えば、ＤＭＡ５３は、マスター６がする処理として図
８及び図９を用いて説明したように、第１サイクルにて
キューＩＤを受けて、第２サイクル以降の調停サイクル
にて外部バス２，３にアドレス情報を送出して、モジュ
ール４，５間同士でデータの送受信を開始させる。例え
ば、バスインターフェースと制御線とを制御して、外部
バスへのそのようなアドレス情報の送信等を行ってい
る。また、ＤＭＡ５３は、場合によってはデータの転送
自体も行う。

【００９１】マスター６側のＤＭＡ５３の詳細な構成例
を図１１に示す。このように構成されたＤＭＡ５３の処
理は次のようになる。

【００９２】ＤＭＡ５３は、キュー変換テーブル（Queu
e Translation Table）８１により、上述の優先チャン
ネルセレクター５２により選択されたキューＩＤをアド
レスに変換する。具体的には、キュー変換テーブル８１
は、９ビット幅のＲＡＭ（Random Access Memory）とし
て構成されており、４ビットのキューコード（キューＩ
Ｄ）を９ビットのアドレスとして出力する。ここでいう
アドレスは、後述するＲＡＭレジスター８２において所
望のデータを選択するための情報となる。キュー変換テ
ーブル８１から出力された９ビットのアドレスは、ＲＡ
Ｍレジスター（ＲＡＭ Registers）８２に入力される。

【００９３】ＲＡＭレジスター８２は、アドレスに基づ
いて、キュー（要求）された転送に必要なパラメータを
実行レジスター８３に移動させる。例えば、ＲＡＭレジ
スター８２は、必要なパラメータとして、データ送信側
のモジュールのアドレス情報を示すソースアドレス（So
urce Address）、データ受信側のモジュールのアドレス
情報を示すディスティネーションアドレス（Destinatio
n Address）、データの転送量（例えば、転送バイト数
（図中の「＃ of Byte」））、及びそのほかの制御ビッ
ト等を移動させる。

【００９４】実行レジスター８３は、初めに、初期化シ
ーケンス（Initialization Sequence）を実行してＲＡ
Ｍレジスター８２により得たアドレス情報等を外部バス
２，３上に送出して、例えば、それからＳＤＲＡＭのよ
うなバーストデータ（BURSTData）転送を行う。具体的
には、バーストデータ転送中は、ＭＵＸバス７３上に出
さずに、常にデータを連続させて送る。なお、初期化シ
ーケンスの説明は省略する。

【００９５】また、実行レジスター８３には、テンプレ
ジスター（Temp Register）８４が接続されている。実
行レジスター８３は、転送最中であっても、割り込み処
理により優先順位の高いキューの内容を最優先に実行し
て転送処理を行ようになされており、テンプレジスター
８４は、高い優先順位の転送処理が実行されている間、
低い優先順位で実行途中のデータ転送の途中パラメータ
を待ち状態或いは待避状態（Suspend）として保持す
る。そして、テンプレジスター８４は、高い優先順位の
転送が終了してから、待ち状態にした途中パラメータを
実行レジスター８３の戻して、これにより実行レジスタ
ー８３は、転送途中の処理を再開する。

【００９６】また、データ転送の実行中には、シーケン
サー及びステートマシン（Sequencer＆State Machine）
８５は、現在実行されているキューの４ビットのＩＤを
優先チャンネルセレクター５２にフィードバックさせ
る。

【００９７】ここで、シーケンサー及びステートマシン
８５は、上述したように、システム毎に変わる部分であ
る。すなわち、ネットワークを構成するための外部バス
２，３が１６ビットから１２８ビットのバス幅まで対応
する同期型とされており、シーケンサー及びステートマ
シン８５は、この外部バスに適用されるために、バス幅
に応じて用意されている３種類の内の一のステートマシ
ンを有して構成されている。これにより、シーケンサー
及びステートマシン８５は、全てのコンビネーションを
常に持たなくてもよいようにシステム毎に回路構成され
る。

【００９８】このシーケンサー及びステートマシン８５
は、データの転送終了後、転送終了（End 0f Transfe
r）信号を優先チャンネルセレクター５２へ送る。これ
により優先チャンネルセレクター５２では次のキューを
選択する作業が開始される。

【００９９】このようなＤＭＡ５３により、ＣＰＵ１が
内蔵するマスター６は、上述したような中央集中調停等
といったデータの転送のセットアップ或いは初期化（In
itialization）を実現している。

【０１００】一方、モジュール４（Ｉ／Ｆ７）側では、
図１０に示すように、内蔵のＤＭＡ６２によってデータ
の転送処理を行う。このモジュール４のＤＭＡ６２は、
例えば、転送プロトコルの受け側となるバージョンのＤ
ＭＡである。具体的には、送信側であれば、モジュール
４は、このＤＭＡ６２により、制御線７１を介して送ら
れてくる送信側のアドレス情報に基づいて、データを送
信する処理を行い、受信側であれば、モジュール４は、
このＤＭＡ６２により、制御線７１を介して送られてく
る受信側のアドレス情報に基づいて、データを受信する
処理を行う。

【０１０１】モジュール４のＤＭＡ６２の具体的な構成
例を図１２に示す。図１１に示すマスター６側のＤＭＡ
５３と比べると構造の複雑さがなくなっており、これ
は、例えば、中央集中調停等といったデータの転送の際
の初期化のためのアドレス情報等をバスにドライブする
必要がなくなるからである。一方で、モジュール４側の
ＤＭＡ６２は、アドレス情報等の初期化データを受ける
ためのコマンドインプットレジスター（Command Input
Register）９１を備えている。そして、モジュール４
は、キュー・ラウンド−ロビン・スレーブ（Queue Roun
d-Robin Slave）が、ＣＰＵ１側のキューマネージャ５
１内のキュー・ラウンド−ロビン・マスター（Queue Ro
und-Robin Master）５８と対となって、キューバス７２
を制御しながらデータをやりとりする。

【０１０２】図１３には、バスインターフェースの具体
的構成を示している。ここで示すバスインターフェース
は、図１０に示すように、マスター６が第１及び第２の
外部バス２，３に対応して備える２つのバスインターフ
ェース５４，５５や、モジュール４，５が備えるバスイ
ンターフェース６１である。

【０１０３】バスインターフェースは、２つの内部アウ
トプットドライバ（Internal Output Driver 64b）１０
１，１０２、外部アウトプットドライバ（External Out
putDriver）１０３、アウトプットレジスター（Output
Register For Initialization）１０４、インプットデ
ータバッファ（Input Data Buffer 32b）１０５及びア
ウトプットデータバッファ（Output Data Buffer 32b）
１０６を備えている。

【０１０４】２つの内部アウトプットドライバ１０１，
１０２は、内部バス用のバスドライバであり、内部アド
レス（Internal Address）用のバス１０７と内部データ
（Internal Data）用のバス１０８に対応して用意され
ている。例えば、内部データ用のバス１０８をドライブ
する内部アウトプットドライバ１０１は、インプットデ
ータバッファ１０５に記憶されているＭＵＸアドレス及
びデータバス７３からの外部データを、内部データ用の
バス１０８に送出する。

【０１０５】この内部アウトプットドライバ１０１，１
０２は、両方とも、バスインターフェースが搭載されて
いるチップが転送のソース（Source）、すなわちデータ
送信側になったときか、ディスティネーション（Destin
ation）、すなわちデータ受信側になったときに使われ
る。

【０１０６】アウトプットレジスター１０４は、マスタ
ー６側のデータ転送のセットアップ（初期化）のための
ものである。すなわち、このアウトプットレジスター１
０４は、マスター６側のバスインターフェースでのみ実
際に機能する。具体的には、アウトプットレジスター１
０４は、マスター６側において、ソースアドレス（Sour
ce Address）、ディスティネーション（Destination Ad
dress）、及び転送バイト数等を、外部バス２，３上に
送出する。

【０１０７】また、外部アウトプットドライバ１０３
は、ＭＵＸアドレス及びデータバス７３を制御するバス
ドライバである。例えば、外部アウトプットドライバ１
０３は、アウトプットデータバッファ１０６に記憶され
ている内部データ用のバス１０８からの内部データを、
ＭＵＸアドレス及びデータバス７３に送出する。

【０１０８】この外部アウトプットドライバ１０３は、
製品システム毎に変える部分である。例えば、外部アウ
トプットドライバ１０３は、ＭＵＸアドレス及びデータ
バス７３のバス幅や対応する動作周波数に合わせてバス
ドライバのサイズが変更される。外部アウトプットドラ
イバ１０３をこのように外部バスのバス幅と動作周波数
に応じて変更可能とすることで、外部バスのバス幅と動
作周波数とが可変とされてシステムが設計されるような
場合には、すべてのコンビネーションをいつも搭載する
と無駄が多くなるので、システム毎に対応することによ
り、消費電力とコストを抑えることができるようにな
る。

【０１０９】また、モジュール側のバスインターフェー
スの場合、バスインターフェースは、ＭＵＸアドレス及
びデータバス７３を介してマスター６から送られてくる
コマンドインプット（Command Input）信号を、モジュ
ールのＤＭＡに送る。コマンドインプット信号は、セッ
トアップの時にマスター６側から送られてくるもので、
この信号に基づいてＤＭＡは、セットアップ動作とし
て、マスターのＤＭＡと同期をとる。これにより、上述
したようにデータ転送のための同期タイミングであるサ
イクルを同期、マスターとモジュールとの間で同期して
発生させることができるようになる。

【０１１０】以上、図１０乃至図１３にデータ処理シス
テムの具体的な構成を示した。しかし、これに限定され
ることはなく、本発明は、可能な限りにおいて他のシス
テムに適用することができることは言うまでもない。

【０１１１】

【発明の効果】本発明に係るデータ処理装置は、モジュ
ールがそれぞれ接続された複数のバスと、複数のバスが
接続され、異なるバスに接続されているモジュール間
で、当該異なるバス間で直接的にデータの転送を行わせ
るバス制御手段とを備え、バス制御手段により、異なる
バスに接続されているモジュール間で、当該異なるバス
間で直接的にデータの転送を行わせることにより、無駄
な配線（バス）を必要最小限に抑えて、各モジュール間
での通信を可能としている。

【０１１２】また、本発明に係るデータ処理方法は、異
なるバスに接続されているモジュール間で、当該異なる
バス間で直接的にデータの転送を行わせることにより、
無駄な配線（バス）を必要最小限に抑えて、各モジュー
ル間での通信を可能としている。

【０１１３】また、本発明に係るバス制御装置は、モジ
ュールがそれぞれ接続されたバスが接続される複数のバ
ス接続部と、バス接続部に接続された異なるバスに接続
されているモジュール間で、当該異なるバス間で直接的
にデータの転送を行わせるバス制御手段とを備え、バス
制御手段により、バス接続部に接続された異なるバスに
接続されているモジュール間で、当該異なるバス間で直
接的にデータの転送を行わせる。これにより、バス制御
装置は、無駄な配線（バス）を必要最小限に抑えて、各
モジュール間での通信を可能としている。

【図面の簡単な説明】

【図１】本発明の実施の形態であるデータ処理システム
の構成を示すブロック図である。

【図２】本発明の効果を説明するために使用した、本発
明の実施の形態のデータ処理システムと、従来のデータ
処理システムの構成とを示すブロック図である。

【図３】本発明の実施の形態であって、サブネットワー
クを備えたデータ処理システムの構成を示すブロック図
である。

【図４】データ処理システムの具体的な構成を示すブロ
ック図である。

【図５】１６ビットのバス幅及び２５ＭHzの動作周波数
の外部バスに応じたバスドライバ及びステートマシンを
示すブロック図である。

【図６】種々のバス幅及び動作周波数を有する外部バス
に応じたバスドライバ及びステートマシンを示すブロッ
ク図である。

【図７】種々のバス幅及び動作周波数を有する外部バス
に応じたバスドライバ及びステートマシンを示すブロッ
ク図である。

【図８】ステートマシンが各サイクルにおいて行う処理
を示すものであって、転送モードがバーストモードの場
合の処理を示す図である。

【図９】ステートマシンが各サイクルにおいて行う処理
を示すものであって、転送モードがパススルーモードの
場合の処理を示す図である。

【図１０】データ処理システムのより具体的な構成を示
すブロック図である。

【図１１】データ処理システムのマスターのＤＭＡの具
体的な構成を示すブロック図である。

【図１２】データ処理システムのモジュールのＤＭＡの
具体的な構成を示すブロック図である。

【図１３】バスインターフェースの具体的な構成を示す
ブロック図である。

【符号の説明】

１ＣＰＵ、２，３外部バス、４₁，４₂，５₁，５₂
モジュール、６マスター、７₁，７₂，７₃，７₄ Ｉ／
Ｆ

Claims

【特許請求の範囲】

【請求項１】モジュールがそれぞれ接続された複数の
バスと、上記複数のバスが接続され、異なるバスに接続されてい
るモジュール間で、当該異なるバス間で直接的にデータ
の転送を行わせるバス制御手段とを備えたことを特徴と
するデータ処理装置。
【請求項２】上記バス制御手段は、同一バスに接続さ
れているモジュール間で、当該同一バスにより直接的に
データの転送を行わせることを特徴とする請求項１記載
のデータ処理装置。
【請求項３】上記バスに接続され、上記バスを利用し
たデータの送信側又は受信側を示すアドレス情報に基づ
いて、モジュールからのデータをバス上に送信し、又は
バス上のデータをモジュールに取り込むインターフェー
ス手段を各モジュールに備え、上記バス制御手段は、各バス上に上記送信側及び受信側
を示すアドレス情報を送出して、送信側のアドレス情報
を受けた送信側のインターフェース手段から受信側のア
ドレス情報を受けた受信側のインターフェース手段へデ
ータの転送を行わせることを特徴とする請求項１記載の
データ処理装置。
【請求項４】バスを制御するための、少なくともバス
幅の情報を含むバス特性に基づく複数の制約があり、上記バス制御手段は、接続されたバスに対応する一の制
約に応じて構成されていることを特徴とする請求項１記
載のデータ処理装置。
【請求項５】異なるバスに接続されているモジュール
間で、当該異なるバス間で直接的にデータの転送を行わ
せることを特徴とするデータ処理方法。
【請求項６】モジュールがそれぞれ接続されたバスが
接続される複数のバス接続部と、上記バス接続部に接続された異なるバスに接続されてい
るモジュール間で、当該異なるバス間で直接的にデータ
の転送を行わせるバス制御手段とを備えたことを特徴と
するバス制御装置。
【請求項７】上記バス制御手段は、同一バスに接続さ
れているモジュール間で、当該同一バスにより直接的に
データの転送を行わせることを特徴とする請求項６記載
のバス制御装置。
【請求項８】バスを利用したデータの送信側又は受信
側を示すアドレス情報に基づいて、モジュールからのデ
ータをバス上に送信し、又はバス上のデータをモジュー
ルに取り込むバスインターフェース手段がバスに接続さ
れており、上記バス制御手段は、各バス上に上記送信側及び受信側
のアドレス情報を送出して、送信側のアドレス情報を受
けた送信側のインターフェース手段から受信側のアドレ
ス情報を受けた受信側のインターフェース手段へデータ
の転送を行わせることを特徴とする請求項６記載のバス
制御装置。
【請求項９】バスを制御するための、少なくともバス
幅の情報を含むバス特性に基づく複数の制約があり、上記バス制御手段は、接続されたバスに対応する一の制
約に応じて構成されていることを特徴とする請求項６記
載のバス制御装置。