JP2001527673A - モントゴメリー乗算に基づくモジュラ乗算及び累乗の改善された装置と方法 - Google Patents
モントゴメリー乗算に基づくモジュラ乗算及び累乗の改善された装置と方法Info
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Abstract
Description
Claims (1)
- 【特許請求の範囲】 1. モジュラ乗算及び累乗システムであって、 1つの桁上げ保存加算器を有する1つのモジュラ乗算装置を含む直並列論理演 算装置(ALU)、 を備えるシステム。 2. 任意のビット長の少なくとも1対の整数入力を乗算するよう動作する、 請求項1に記載のシステム。 3. 前記少なくとも1対の整数入力が2対の整数入力を備える、請求項2に 記載のシステム。 4. 前記ALUが、前もってゼロ強制モントゴメリー定数J0を計算せずに 、整数入力の積を生成し、前記積の大きさを低減する、先行する請求項の何れか に記載のシステム。 5. 直列整数除算システムであって、 任意のビット長の被除数と任意のビット長の除数を受信し商と剰余を計算する よう動作する直列除算装置、 を備えるシステム。 6. 1対の整数入力を保存する1対のレジスタを更に備え、前記システムが 、その少なくとも1つがその対応するレジスタのビット長を越える対応する対の 整数入力を、インタリーブなしで乗算するよう動作する、請求項1から請求項3 までのいずれか1項に記載のシステム。 7. 任意のビット長の被除数と任意のビット長の除数を受信し商と剰余を計 算するよう動作する直列除算装置を更に備える、請求項1から請求項3までのい ずれか1項に記載のシステム。 8. モジュラ乗算及び累乗システムであって、 1つだけの桁上げ保存累算器を有し、1対の乗算を行いその結果 を合計するよう動作する直並列乗算装置、 を備えるシステム。 9. モジュラ乗算及び累乗方法であって、 1つの桁上げ保存加算器を有する1つのモジュラ乗算装置を含む直並列論理演 算装置(ALU)を提供するステップと、 モジュラ乗算及び累乗を行うために前記直並列ALUを利用するステップと、 を含む方法。 10. 大きな整数の自然(非モジュラ)乗算の方法であって、 1つの桁上げ保存加算器を有する1つのモジュラ乗算装置を含む直並列論理演 算装置(ALU)を提供するステップと、 大きな整数の自然(非モジュラ)乗算を行うために前記直並列ALUを利用す るステップと、 を含む方法。 11. 前記利用ステップが、第1積を得るために任意のビット長の第1整数 を任意のビット長の第2整数によって乗算するステップと、第2積を得るために 任意のビット長の第3整数を任意のビット長の第4整数によって乗算するステッ プと、合計を得るために前記第1及び第2積と任意のビット長の第5整数を合計 するステップと、を含む、請求項10に記載の方法。 12. 前記利用ステップが任意のビット長の被乗数、乗数及び法によってモ ジュラ乗算及び累乗を行うステップを含む、請求項9に記載の方法。 13. 1つだけの事前計算定数でモントゴメリー・モジュラ乗算を実行する 二重被乗数事前計算システムを備える、請求項8に記載のシステム。 14. 前記利用ステップが、 乗数と被乗数を含む整数入力の積を生成するステップと、 前もってモントゴメリー定数J0を計算せずに、モジュラ換算を実行するステ ップとを含むモントゴメリー乗算を行うステップと、 を含む、請求項9に記載の方法。 15. 前記モントゴメリー定数J0が、Nが前記モジュラ換算の法でありk が前記被乗数のビット長である、Nmod2kの関数を含む、請求項14に記載 の方法。 16. 前記利用ステップが一連のインタリーブド・モントゴメリー乗算演算 を行うステップを含む、請求項9に記載の方法。 17. 前記インタリーブド・モントゴメリー乗算演算が、少なくともkの有 意ゼロを伴う結果を得るために法を前記乗算演算の合同に合計しなければならな い回数を前もって計算せずに、前記インタリーブド・モントゴメリー乗算演算が 行われる、請求項16に記載の方法。 18. i番目のインタリーブド・モントゴメリー乗算演算で生成される被乗 数を収集し直列合計するよう動作し、それによって合計を生成し前記合計を(i +1)番目のモントゴメリー乗算演算に供給するデータ・プロセッサを備える、 請求項8に記載のシステム。 19. 前記関数がNmod2kの乗法的逆元の加法的逆元を含む、請求項1 5に記載の方法。 20. a及びbをゼロにリセットしS0=1を設定することでJ0を計算する ステップを更に含む、請求項15に記載の方法。 21. a及びbをゼロにリセットしS0=1を設定することでJ0を計算する ステップを更に含む、請求項15に記載の方法。 22. 前もって計算せずに実行する前記ステップが、整数入力の前記積を生 成する過程で生成される乗法的合計に法を加算しなけ ればならないか否かを予想するステップを含む、請求項14に記載の方法。 23. 前記ALUが、前記積が、前記法乗算装置が動作する法より小さいか 否かを判定し、それによって前記積の大きさを換算すべきか否かを判定する手段 を備える、請求項4に記載のシステム。 24. 1対の整数入力を保存する1対のレジスタを更に備え、前記システム が、その少なくとも1つが対応するレジスタのビット長を越える対応する対の整 数入力を、インタリーブなしで乗算するよう動作する、請求項4に記載のシステ ム。 25. 任意のビット長の被除数と任意のビット長の除数とを受信し商と剰余 とを計算するよう動作する直列除算装置を更に備える、請求項4に記載のシステ ム。 26. 任意のビット長の被除数と任意のビット長の除数とを受信し商と剰余 とを計算するよう動作する直列除算装置を更に備える、請求項24に記載のシス テム。
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