JP2001503167A - 内部メモリユニットと関連のイネーブル信号を発生するための回路とを含むマイクロコントローラ - Google Patents

Abstract

(57)【要約】 マイクロコントローラコア、内部メモリユニット、Ｉ／ＯパッドインターフェイスユニットおよびいくつかのＩ／Ｏパッドのすべてが単一のモノリシックシリコン基板上に形成されたマイクロコントローラが提示される。内部メモリユニットはデータを記憶するように構成される。マイクロコントローラコア内のチップ選択ユニットは内部メモリユニット内の記憶動作をイネーブルする専用の内部チップ選択（ＩＣＳ♯）を発生する。内部メモリユニットの主要な動作パラメータはチップ選択ユニット内に配置される単一のプログラマブル内部メモリチップ選択レジスタ（ＩＭＣＳＲ）に記憶される。内部メモリユニットのサイズは固定されており、サイズ情報を記憶する必要性をなくす。内部メモリチップ選択レジスタはベースアドレスフィールドを含む。ベースアドレスフィールドは物理アドレス空間のどの非重複セクションに内部メモリユニットがマッピングされるかを規定するのに必要な内部メモリユニットのベースアドレスの最小数の最上位ビットを含む。内部メモリユニットにアクセスする方法は既存のマイクロコントローラ製品との後方互換性を許容する。マイクロコントローラコアはまた実行ユニットおよびバスインターフェイスユニットを含む。実行ユニットはマイクロプロセッサ命令、好ましくはｘ８６命令セットからの命令を実行する。バスインターフェイスユニットは確立されたプロトコルに従ってマイクロコントローラコアのためのすべてのデータ転送動作を扱う。Ｉ／Ｏパッドインターフェイスユニットはオフーチップデータ転送能力を有するマイクロコントローラを与え、マイクロプロセッサに外部装置からデータを読出させるかそこにデータを書込ませる。

Description

【発明の詳細な説明】 名称：内部メモリユニットと関連のイネーブル信号を発生するための回路とを含 むマイクロコントローラ 発明の背景 １．発明の分野 この発明は集積回路の製造に関し、特に、マイクロコントローラの製造に関す る。 ２．関連技術の説明 一般的なコンピュータシステムはそれ自体の半導体装置パッケージ内に固定さ れたマイクロプロセッサを含む。いくつかの別個にパッケージングされた支援回 路がマイクロプロセッサに接続される。これらの支援回路は通信機能およびメモ インターフェイス機能を含む支援機能を行なう。マイクロコントローラは、同じ モノリシック半導体基板（すなわち、チップ）上にマイクロプロセッサコアと１ 個以上の支援回路とを組入れる集積回路である。マイクロコントローラを用いる コンピュータシステムはこのようにより少ない半導体装置を用いて形成され得る 。このようなシステムの利点にはより低い製造コストとより高い信頼性とが含ま れる。マイクロコントローラは、制御システム、コンピュータ端末、ハンドヘル ド通信装置（たとえば、携帯電話）、写真複写機、ファクシミリ機、およびハー ドディスクドライブを含む工業用および商業用製品に応用される。 ８０１８６および８０１８８マイクロコントローラは１９８０年代初期に初め て紹介された。８０１８６マイクロコントローラは１６ビット内部データバスを 介して通信する１６ビットレジスタおよび機能ユニットを含む。８０１８６マイ クロコントローラはマイクロコントローラの外部の装置に接続され得る１６個の データ交換端子を有する。８０１８８マイクロコントローラもまた１６ビット内 部レジスタおよび１６ビット内部データバスを有するが、データ交換端子は８個 しか有さない。 一般的なコンピュータシステムにおいて、メモリサブシステムはメモリインタ ーフェイスユニットと１個以上の別個にパッケージングされたメモリ装置とを含 む。メモリインターフェイスはマイクロプロセッサとメモリ装置との間に結合さ れ、メモリ装置内にデータを記憶し、そこから記憶された情報を取出すために必 要な制御信号を発生する。各メモリ装置がメモリインターフェイスユニットによ って発生されるチップ選択信号を受取るように結合されたチップ選択端子を含む 。所与のメモリアクセスの間に活性しているメモリ装置がアサートされたチップ 選択信号を受取る。 ８０１８６および８０１８８マイクロコントローラはメモリインターフェイス ユニットの機能を組入れ、それによってメモリインターフェイスユニットの必要 性をなくし、１個以上の別個にパッケージングされたメモリ装置がマイクロコン トローラに直接的に接続できるようにする。８０１８６および８０１８８マイク ロコントローラ内のチップ選択ユニットはいくつかの異なったチップ選択信号を 発生する。各チップ選択信号は一般にマイクロコントローラの物理メモリ空間の 規定されたセクションと関連付けられる。各チップ選択信号がマイクロコントロ ーラパッケージ上に配置された専用の端子（たとえば、パッケージピン）上で駆 動される。いくつかのパッケージングされたメモリ装置のチップ選択端子はマイ クロプロセッサの特定のチップ選択端子に接続され、それによって、チップ選択 信号と関連付けられた物理アドレス空間のセクション内でメモリアクセスが起こ るときにメモリ装置をイネーブルする。さらに、８０１８６マイクロコントロー ラはバスインターフェイスユニットを含み、このバスインターフェイスユニット は、所与のメモリアクセス動作の間にその１６個のデータ交換端子上に存在する １６ビット値のどの８ビットバイトが活性しているかを示すために信号を発生す る。 ８０１８６および８０１８８マイクロコントローラは２０個のアドレスピンを 有し、したがって２²⁰個の独自のメモリアドレスを発生できる。その結果、８０ １８６および８０１８８マイクロコントローラは２²⁰個の独自の記憶場所（すな わち、１，０４８，５７６の８ビットバイトのメモリまたは１Ｍバイトの物理ア ドレス空間）にアクセスできる。すべてのｘ８６マイクロプロセッサで、８０１ ８６および８０１８８マイクロコントローラはリセット信号のアサートに続いて １Ｍバイトの物理アドレス空間の最上位部分に近い記憶場所ＦＦＦＦ０Ｈで命令 をフェッチし始める。リセット信号のアサートは一般に電力を加えた直後にマイ クロプロセッサを初期化するために用いられる。リセット信号は「ブート」シー ケンスを開始する。場所ＦＦＦＦ０Ｈを含むどの揮発性メモリ装置（すなわち、 物理アドレス空間の最上位部分にマッピングされる）の内容も電力の中断後は信 頼できないであろうため、１個以上の不揮発性メモリ装置が一般に物理アドレス 空間の最上位部分にマッピングされる。このような不揮発性メモリ装置はさまざ まなタイプの読出専用メモリ（ＲＯＭ）装置を含む。 さらに、アドレス空間の最下位部分のセクションはオペレーティングシステム 機能専用である。オペレーティングシステムはファイル管理と、入力／出力制御 と、アプリケーションプログラムの実行のための制御された環境とを与えるソフ トウェアプログラムの集まりである。ＭＳ−ＤＯＳ（登録商標）およびWindows NT（商標）（マイクロソフト社）は共通のオペレーティングシステムである。ア プリケーションプログラムは、特定の機能を行ない、オペレーティングシステム によって与えられる制御された環境内で動作するように設計されたコンピュータ プログラムである。システムの初期化の間、一般的なオペレーティングシステム は記憶場所０００００ｈで始まるメモリの最下位１，０２４（１ｋ）バイトへと 割込みベクトルテーブルをロードする。割込みベクトルテーブルはマイクロコン トローラの外部に配列された装置から生じる割込みを扱う割込みサービスルーチ ンの開始アドレスを含む。外部割込みは、マイクロコントローラとデータを授受 する用意のできた（すなわち、マイクロコントローラによるサービスを必要とす る）周辺装置から生じ得る。割込みサービスルーチンそれ自体もまた一般には、 メモリアドレス空間の最下位部分（すなわち、場所０００００ｈを含むアドレス 空間の部分）に、オペレーティングシステムによって用いられるデータおよび他 のルーチンとともに記憶される。オペレーティングシステムによって必要とされ るデータの例にはさまざまな周辺装置に割当てられるメモリアドレスが含まれる 。オペレーティングシステムによって必要とされるルーチンおよびデータはシス テムの初期化の間に外部ソースから揮発性メモリにロードされてもよく、または アドレス空間の最下位部分にマッピングされる不揮発性メモリに永続的に記憶さ れてもよい。オペレーティングシステム機能専用のアドレス空間の最下位部分の セクションはアプリケーションプログラムでの使用のために利用可能でない。 上のシステム要件の直接の結果として、８０１８６および８０１８８マイクロ コントローラのメモリアドレス空間は上位メモリアドレス領域、下位メモリアド レス領域、および中位メモリアドレス領域へと区分される。上位メモリアドレス 領域の高端は物理アドレス空間における最高アドレスのアドレスＦＦＦＦＦｈに 接し、上位メモリアドレス領域は一般にマイクロプロセッサ初期化命令を含む１ 個以上の不揮発性メモリ装置を含む。チップ選択ユニットは上位メモリアドレス 領域内に配置される（すなわち、そこにマッピングされる）１個以上のメモリ装 置のための単一の上位メモリチップ選択信号を発生する。 下位メモリアドレス領域の低端は物理アドレス空間における最低アドレスのア ドレス０００００ｈに接する。上述のように、下位メモリアドレス領域のセクシ ョンはオペレーティングシステム専用である。下位メモリアドレス領域は１個以 上の揮発性メモリ装置を含んでもよく、またはオペレーティングシステムのデー タおよびルーチンを含む１個以上の不揮発性メモリ装置を含んでもよい。チップ 選択ユニットは下位メモリアドレス領域にマッピングされる１個以上のメモリ装 置のための単一の下位メモリチップ選択信号を発生する。 中位メモリアドレス領域は上位メモリアドレス領域と下位メモリアドレス領域 との間に配置され、アプリケーションプログラムおよび関連データのために利用 可能である。８ｋバイトから５１２ｋバイトの連続したメモリからなる単一のメ モリブロックが中位メモリアドレス領域の範囲にマッピングされ得る。このメモ リブックは４個のセクションへと分割され得る。チップ選択ユニットは、メモリ ブロックセクションごとに１個の、４個までの中位メモリチップ選択信号を発生 できる。各中位メモリチップ選択信号は所与のメモリブロックセクションにマッ ピングされ得る１個以上の装置をイネーブルするために用いられ得る。 マイクロコントローラと外部メモリ装置との間でデータを転送するために必要 とされる時間は限られている。より高い性能レベルのシステムがこのような転送 をより短い時間で達成しなければならない。一般に、このような転送を達成する ために必要な時間量はメモリ装置の速度と、マイクロコントローラとメモリ装置 との間の距離とに依存する。より速いメモリ装置がより短い期間でデータを取出 し、記憶することができる。このようなより速いメモリ装置は一般により遅いメ モリ装置よりもコストがかかる。信号が信号経路に沿って移動する速度は限られ ており、したがってより長い距離を横断するにはより長い時間がかかる。マイク ロコントローラとメモリ装置との間の距離が大きければ大きいほど、導入される 信号遅延時間は大きく、システム性能への否定的な影響はより大きくなる。 したがって、１個以上のメモリ装置を同じマイクロコントローラチップ上に含 むことが有利であろう。マイクロコントローラと１個以上のメモリ装置との間で 信号が移動しなければならない距離が低減され、システム性能レベルがより高く なるであろう。高められたシステム統合レベルがまたシステムのコストを下げ、 システムの信頼性を上げるであろう。 発明の概要 上に概要を述べた問題は、単一のモノリシック基板上に形成され、内部メモリ ユニットと内部メモリユニットイネーブル信号を発生するための回路とを有する マイクロコントローラによって大部分が解決される。ここで用いられる場合、「 内部」はマイクロコントローラの一部である素子を説明するために用いられ、「 外部」はマイクロコントローラの一部でない素子を説明するために用いられる。 内部メモリユニットはデータを記憶するように構成される。マイクロコントロー ラのチップ選択ユニットは内部メモリユニット内の記憶動作をイネーブルする専 用の内部チップ選択（ＩＣＳ♯）信号を発生する。内部メモリユニットの主要な 動作パラメータはチップ選択ユニット内に配置された単一のプログラマブル内部 メモリチップ選択レジスタ内に記憶される。内部メモリユニットのサイズは固定 されており、サイズ情報を記憶する必要がない。内部メモリチップ選択レジスタ はベースアドレスフィールドを含む。ベースアドレスフィールドは、内部メモリ ユニットが物理アドレス空間のどの非重複セクションへとマッピングされるかを 規定するために必要な内部メモリユニットのベースアドレスの最小数の最上位ビ ットを含む。たとえば、３２ｋバイトの内部メモリユニットが２²⁰バイトの物理 アドレス空間のどの３２ｋバイトセクションへとマッピングされるかを規定する ためには２０ビットのベースアドレスの最上位５ビットしか必要とされない。こ の場合、内部メモリチップ選択レジスタのベースアドレスフィールドはベースア ドレスの最上位の５ビットしか含まない。 ここに説明されるような内部メモリユニットへのアクセスのさらなる利点は、 既存のマイクロコントローラとの後方互換性が許容されることである。このマイ クロコントローラは既存の製品とピン互換およびソフトウェア互換であるように 作られ得る。したがって、このマイクロコントローラはシステムソフトウェアを 変更する必要なしに既存のシステム内でこれまでのマイクロコントローラに置換 わることができる。システムソフトウェア変更はユーザが内部メモリユニットの 存在を利用することを望む場合にしか必要とされない。 内部メモリユニットとともに、マイクロコントローラはまたマイクロコントロ ーラコア、Ｉ／Ｏパッドインターフェイスユニット、およびいくつかのＩ／Ｏパ ッドを含む。チップ選択ユニットは実行ユニットおよびバスインターフェイスユ ニットとともにマイクロコントローラコア内に配置される。実行ユニットはマイ クロプロセッサ命令、好ましくはｘ８６命令セットがらの命令を実行するように 構成される。マイクロプロセッサ命令の実行の間、実行ユニットは、そこからデ ータが読出されるべきかそこへデータが書込まれるべき物理アドレス空間内の記 憶場所のアドレスのオフセット部分を表わす出力データを発生する。バスインタ ーフェイスユニットはアドレスのオフセット部分を受取り、それをセグメント部 分と組合せ、アドレス信号を生成する。チップ選択ユニットはアドレス信号を受 取り、アドレス信号が内部メモリユニット内の記憶場所に対応していればＩＣＳ ＃信号を発生する。アドレス信号が外部（すなわち、オフ−チップ）メモリユニ ット内の記憶場所に対応していれば、チップ選択ユニットは外部チップ選択（Ｅ ＣＳ＃）信号を発生する。バスインターフェイスユニットは多数のデータバッフ ァを含み、確立されたプロトコルに従ってマイクロコントローラコアのためのす べてのデータ転送動作を扱う。Ｉ／Ｏパッドインターフェイスユニットはオフー チップデータ転送能力をマイクロコントローラに与え、マイクロプロセッサに外 部装置からデータを読出させ、または外部装置へとデータを書込ませる。Ｉ／Ｏ パッドインターフェイスユニットはＩ／Ｏパッド上の電圧を関連の内部信号線上 の電圧と対応させるための（すなわち、内部信号線上に存在する信号を対応のＩ ／Ｏパッドへと駆動するための）ドライバ回路を含み、また、Ｉ／Ｏパッド上に 存在する信号を対応の内部信号線へと駆動するためのドライバ回路を含む。 図面の簡単な説明 この発明の他の目的および利点は、以下の詳細な説明を読み、添付の図面を参 照するとより明らかとなるであろう。 図１は、この発明に従うマイクロコントローラの好ましい実施例のブロック図 である。 図２は、メモリアレイに結合されたメモリ制御ユニットを含む内部メモリユニ ットの好ましい実施例のブロック図である。 図３は、外部チップ選択（ＥＣＳ♯）信号および内部チップ選択（ＩＣＳ♯） 信号を発生するチップ選択ユニットの一実施例のブロック図である。 図４は、外部メモリユニットの主要な動作パラメータを含み、ＥＣＳ♯信号の 発生に用いられる外部メモリチップ選択レジスタの一実施例のブロック図である 。 図５は、外部メモリユニットのサイズを含み、ＥＣＳ♯信号の発生に用いられ る外部メモリ補助レジスタの一実施例のブロック図である。 図６は、内部メモリユニットの主要な動作パラメータを含み、ＩＣＳ♯信号の 発生に用いられる内部メモリチップ選択レジスタの一実施例のブロック図である 。 図７は、セクションに区分された１Ｍバイトの物理アドレス空間のブロック図 であり、各セクションは３２ｋバイトのメモリを含み、ここで、２０ビットのベ ースアドレスの最上位５ビットが内部メモリユニットがマッピングされる３２ｋ バイトセクションを規定する。 図８は、内部メモリユニットのメモリアレイ内に記憶されるデータを取出す（ すなわち、読出す）ことに関連した内部バスサイクルタイミング図である。 図９は、内部メモリユニットのメモリアレイ内にデータをセーブする（すなわ ち、そこにデータを書込む）ことに関連した内部バスサイクルタイミング図であ る。 この発明はさまざまな変更および代替となる形態が可能であるが、その具体的 な実施例は図において例として示され、ここで詳細に説明される。しかしながら 、図とその詳細な説明とはこの発明を開示される特定の形態に限定せず、添付の 請 求の範囲によって規定されるようなこの発明の趣旨および範囲内にあるすべての 変更、等価物および代替例に及ぶことが理解されるべきである。 発明の詳細な説明 図１はこの発明に従うマイクロコントローラ１０の好ましい実施例のブロック 図である。マイクロコントローラ１０はマイクロコントローラコア１２、内部メ モリユニット１４、入力／出力（Ｉ／Ｏ）パッドインターフェイスユニット１６ 、およびＩ／Ｏパッド１７のすべてを単一のモノリシック半導体基板（すなわち 、チップ）上に含む。マイクロコントローラコア１２はコアバス２４に結合され た実行ユニット１８、チップ選択ユニット２０およびバスインターフェイスユニ ット２２を含む。実行ユニット１８は好ましくはｘ８６マイクロプロセッサの命 令セットからのマイクロプロセッサ命令を実行する。実行ユニット１８、チップ 選択ユニット２０およびバスインターフェイスユニット２２はコアバス２４の信 号線上を駆動される信号によって通信する。さらに、実行ユニット１８およびバ スインターフェイスユニット２２は「Ｂ」バス２５によって互いに「固く結合さ れる」。以下により詳細に述べるように、チップ選択ユニット２０は外部チップ 選択（ＥＣＳ♯）信号および内部チップ選択（ＩＣＳ♯）信号を生成するように 構成される（「♯」が後につく信号名は負論理であり、すなわち、信号電圧が論 理レベルローのそれに相当するときにその信号が活性しているかアサートされる ことを意味する）。信号ＥＣＳ♯は外部（すなわち、オフ−チップ）メモリユニ ットまたは外部Ｉ／Ｏ装置（図示せず）のためのイネーブル信号を与える。信号 ＩＣＳ♯は内部メモリユニット１４のためのイネーブル信号を与える専用の内部 信号である。アサートされると、信号ＩＣＳ♯は内部メモリユニット１４内のデ ータ記憶動作をイネーブルする。バスインターフェイスユニット２２はマイクロ コントローラコア１２と内部メモリユニット１４との間、また、マイクロコント ローラコア１２とオフ−チップメモリ装置およびＩ／Ｏ装置のような外部装置と の間のあらゆるデータ転送を扱う。 図１の実施例では、バスインターフェイスユニット２２が３個の内部バス、す なわち、内部アドレスバス２６、内部アドレス／データバス２８、および内部制 御バス３０に結合される。内部アドレスバス２６は多数の信号線を含み、各信号 線がアドレス信号を運ぶように構成される。内部アドレス／データバス２８は共 通の多重化されたアドレス／データバスである。内部アドレス／データバス２８ は多数の信号線を含み、各信号線がある時間間隔の間はアドレス信号を運び、他 の時間間隔の間はデータ信号を運ぶように構成される。このような多重化された バスは必要とされる信号線の総数を減少させるために用いられる。内部制御バス ３０は多数の信号線を含み、各信号線が制御信号を運ぶように構成される。バス インターフェイスユニット２２は多数のデータバッファを含み、アドレス信号、 データ信号および制御信号を発生してそれらを内部アドレスバス２６、内部アド レス／データバス２８および内部制御バス３０のそれぞれに確立されたプロトコ ルに従って駆動して上述のようなデータ転送を達成するように構成される。 マイクロコントローラ１０の製造の間、外部装置に接続されるべき信号線はチ ップの露出した表面上に配置された平坦な金属接触領域（すなわち、Ｉ／Ｏパッ ド）で終結する。製造に続いて、マイクロコントローラ１０は一般に保護半導体 装置パッケージ内に固定される。各Ｉ／Ｏパッドは次に単一の線（すなわち、ワ イヤ）によって装置パッケージの端子（すなわち、ピン）に接続される。Ｉ／Ｏ パッドインターフェイスユニット１６が内部信号線とＩ／Ｏパッド１７との間に 結合される。Ｉ／Ｏパッドインターフェイスユニット１６は、Ｉ／Ｏパッド上の 電圧レベルを関連の内部信号線上の電圧レベルに対応させる（すなわち、内部信 号線上に存在する信号を対応のＩ／Ｏパッドに駆動する）ためのドライバ回路を 含む。Ｉ／Ｏパッドインターフェイスユニット１６はまた、Ｉ／Ｏパッド上に存 在する信号を対応の内部信号線に駆動するためのドライバ回路を含む。さらに、 Ｉ／Ｏパッドインターフェイスユニット１６は、対応のＩ／Ｏパッドに駆動する 前にいくつかの内部信号をラッチする（すなわち、サンプルホールドする）ため の論理回路を含む。たとえば、Ｉ／Ｏパッドインターフェイスユニット１６は信 号ＥＣＳ♯をＩ／Ｏパッド１７ａに駆動する。Ｉ／Ｏパッドインターフェイスユ ニット１６はまた内部アドレスバス２６の信号線上に存在する信号を対応のＩ／ Ｏパッド１７ｂへと駆動する。Ｉ／Ｏパッドインターフェイスユニット１６は、 ある時間間隔の間は内部アドレス／データバス２８の信号線上に存在する信号を 対応のＩ／Ｏパッド１７ｃへと駆動し、他の時間間隔の間はＩ／Ｏパッド１７ｃ 上に存在する信号を内部アドレス／データバス２８の対応の信号線へと駆動する 。Ｉ／Ｏパッドインターフェイスユニット１６は内部制御バス３０のある信号線 上に存在すろ出力制御信号を対応のＩ／Ｏパッド１７ｄへと駆動し、Ｉ／Ｏパッ ド１７ｄ上に存在する入力制御信号を内部制御バス３０の対応の信号線へと駆動 する。 内部メモリユニット１４はデータを記憶するように構成される。図２は、メモ リアレイ３４に結合されたメモリ制御ユニット３２を含む、内部メモリユニット １４の好ましい実施例のブロック図である。メモリ制御ユニット３２はチップ選 択ユニット２０によって生成されるＩＣＳ♯信号を受取るように結合され、また 、内部アドレスバス２６、内部アドレス／データバス２８および内部制御バス３ ０の信号線に結合される。メモリアレイ３４は多くの記憶場所（すなわち、メモ リセル）を含む。ＩＣＳ♯信号のアサートは内部メモリユニット１４内の記憶動 作をイネーブルする。メモリ制御ユニット３２は、メモリアレイ３４内にデータ をセーブし、かつメモリアレイ３４からデータを取出すために必要なメモリアレ イ３４へと制御信号を発生し、発行する。外部装置は内部メモリユニット１４内 の記憶場所の内容にアクセスできず、メモリ制御ユニット３２はまた好ましくは 組込み自己テスト能力を含んで内部メモリユニット１４の適切な動作を確実とす る。 メモリアレイ３４は好ましくは多くの高密度なダイナミックランダムアクセス メモリ（ＤＲＡＭ）メモリセルを含む。この場合、メモリ制御ユニット３２は好 ましくはメモリセルの周期的なリフレッシュを与えるためにリフレッシュ回路も 含む。代わりに、メモリアレイ３４が多くのより低い密度のスタティックランダ ムアクセスメモリ（ＳＲＡＭ）メモリセルを含んでもよい。他の適切なタイプの メモリセルには電気的消去再書込可能な読出専用メモリ（ＥＥＰＲＯＭ）セルお よびフラッシュメモリセルのような不揮発性メモリセルが含まれる。フラッシュ メモリ装置は時にはフラッシュＥＥＰＲＯＭデバイスと呼ばれ、電気的消去がフ ラッシュメモリ装置の大きなセクションまたは全体の内容におよぶ点でＥＥＰＲ ＯＭデバイスとは異なる。 図３はチップ選択ユニット２０の一実施例のブロック図である。チップ選択ユ ニット２０は、信号ＥＣＳ♯を発生するために、プログラマブル外部メモリチッ プ選択レジスタ（ＥＭＣＳＲ）３６およびプログラマブル外部メモリ補助レジス タ（ＥＭＡＲ）３８の内容と関連して用いられる論理回路を含む。チップ選択ユ ニット２０はまた、信号ＩＣＳ♯を発生するために、プログラマブル内部メモリ チップ選択レジスタ（ＩＭＣＳＲ）４０と関連して用いられる論理回路を含む。 ３個のレジスタのすべてが記憶場所のように読出または書込され得るメモリマッ プド内部レジスタである。これらのレジスタの初期化は、内部レジスタに割当て られたアドレスに所望の値を書込むマイクロプロセッサ命令によって達成される 。 図４−６はｘ８６マイクロプロセッサに共通のセグメント化されたメモリシス テムとともに用いられる内部レジスタの実施例のブロック図である。２０ビット 物理アドレスの発生の間、実行ユニット１８はアドレスの１６ビット「オフセッ ト」部分を「Ｂ」バス２５でバスインターフェイスユニット２２へと送る。バス インターフェイスユニットは１６ビットオフセット部分とアドレスの１６ビット 「セグメント」部分とをシフトおよび加算動作によって組合せて２０ビット物理 アドレスを形成する。バスインターフェイスユニット２２はアドレスのセグメン ト部分を保持する１６ビットレジスタを含み、またシフトおよび加算動作を行な うために専用のハードウェアを含む。シフトおよび加算動作の間、アドレスの１ ６ビッドセグメント部分は始めに４ビット分位置を左にシフトされる。左シフト 動作の後、結果として生じる２０ビットセグメントベースアドレスの最下位の４ ビットはすべて０である。１６ビットオフセット部分が次にセグメントベースア ドレスに加算され、その結果が２０ビット物理アドレスである。 図５に示すＥＭＡＲ３８の実施例は８０１８６および８０１８８マイクロコン トローラのＰＣＳ♯およびＭＣＳ♯補助レジスタと類似している。図５に示すＥ ＭＡＲ３８の実施例のビット１４、１３、１２、１１、１０、９および８（１４ −８）は以下の表１に示すようにバイトで外部メモリユニットのサイズを特定す る。ＥＭＡＲ３８のビット１５は保留され、ＥＭＡＲ３８のビット７−０は使用 されない。 表１．ＥＭＡＲメモリブロックサイズのプログラミング EMARビット14-8 メモリブロックサイズ 0000001 ８ｋバイト 0000010 16ｋバイト 0000100 32ｋバイト 0001000 64ｋバイト 0010000 128ｋバイト 0100000 256ｋバイト 1000000 512ｋバイト 図４に示すＥＭＣＳＲ３６の実施例は８０１８６および８０１８８マイクロコ ントローラの中位メモリチップ選択レジスタと類似している。図４に示すＥＭＣ ＳＲ３６の実施例のビット１５−９は外部メモリユニットの２０ビットベースア ドレスＢΛ（１９：１３）の最上位の７ビットを規定する。ベースアドレスの残 りの１３ビットは常に０である。ベースアドレスはＥＭＡＲレジスタ３８におけ るメモリブロックサイズの整数倍でなければならない。たとえば、メモリブロッ クサイズが６４ｋバイトであれば、ＥＭＣＳＲ３６のビット１５−９はｘｘｘｘ ０００としかなれず、ここで「ｘ」は０または１である。ＥＭＣＳＲ３６のビッ ト８−３は保留される。 バスインターフェイスユニット２２はシステムクロック信号の４サイクルで読 出動作および書込動作（すなわち、データ転送動作）を行なう。バスインターフ ェイスユニット２２は、データ転送動作を４サイクルよりも長く拡大させる「作 動可能」制御信号を受取り、入力する。作動可能信号は内部制御バス３０の専用 作動可能信号線上に存在する。Ｉ／Ｏパッド１７ｄの関連のＩ／Ｏパッドに接続 する外部装置が作動可能信号によってその作動可能状態の信号を送る。装置が作 動可能であれば、装置は作動可能信号をアサートする。装置は作動可能信号をデ アサートすることによって非作動可能状態の信号を送る。Ｉ／Ｏパッドインター フェイスユニット１６は作動可能信号を内部制御バス３０の作動可能信号線へと 駆動する。バスインターフェイスユニット２２は制御バス３０の作動可能信号線 によって作動可能信号を受取る。バスインターフェイスユニット２２はデータ転 送動作の第３のサイクルの間に内部制御バス３０の作動可能信号線をサンプリン グし、データ転送動作の時間間隔を予め定められた数の付加的なサイクル分だけ 延ばす（すなわち、予め定められた数の待機状態を挿入する）ことによって、デ アサートされた作動可能信号に応答する。待機状態を挿入するプロセスは装置が 作動可能信号をアサートするまで継続される。 ＥＭＣＳＲ３６のビット２（Ｒ２）は作動可能モードビットである。Ｒ２ビッ トがＯであれば、バスインターフェイスユニット２２は、装置が待機状態の挿入 を必要とするかどうかを判断するためにデータ転送動作の第３のサイクルの間に 作動可能信号をサンプリングする。Ｒ２ビットが１であれば、バスインターフェ イスユニット２２は作動可能信号をサンプリングせず、データ転送動作は第４の サイクルで完了する。ビット１および０（Ｒ１およびＲ０）は、作動可能信号が データ転送動作の間にデアサートされるときにバスインターフェイスユニット２ ２が挿入する待機状態の数を規定する。 メモリからデータを読出すかメモリへとデータを書込むために、実行ユニット １８はアクセスされるべき記憶場所のアドレスの１６ビットオフセット部分を「 Ｂ」バス２５の信号線へと駆動する。バスインターフェイスユニット２２はアド レスのオフセット部分を受取り、それを１６ビットセグメント部分と組合せて上 述のような２０ビット物理アドレスを発生する。バスインターフェイスユニット ２２はアクセスされるべき記憶場所の２０ビット物理アドレスをコアバス２４へ と駆動する。チップ選択ユニット２０はコアバス２４から２０ビット物理アドレ スを受取り、２０ビット物理アドレスの最上位の７ビットがＥＭＣＳＲ３６のビ ット１５−９の内容と適合すればＥＣＳ♯信号をアサートする。 図６はＩＭＣＳＲ４０の一実施例のブロック図である。外部メモリユニットと は異なり、内部メモリユニット１４のサイズは固定されており、サイズ情報を含 むための別個のレジスタの必要性をなくす。図６の実施例は３２ｋ（２¹⁵）の８ ビットバイトのメモリをメモリを有する内部メモリユニット１４に対応する。内 部メモリユニット１４を物理メモリ空間のいくつかの非重複ブロックの１つにマ ッピングするために、内部メモリユニット１４の２０ビットベース（すなわち、 開始）アドレスの最上位の５ビットが特定されなければならない。したがって、 ５ビットベースアドレスフィールドが記憶場所１５、１４、１３、１２および１ １（すなわち、ビット１５−１１）からなるＩＭＣＳＲ４０内で規定される。一 般に、ＲＩＣＳＲ４０のベースアドレスフィールドは内部メモリユニット１４の ベースアドレスの最上位の（ｍ−ｎ）ビットを含み、ここで物理アドレス空間は ２^m個の独自アドレスを含み、内部メモリユニット１４は２ⁿ個の記憶場所を含む 。内部メモリユニット１４の２０ビットベースアドレスの最上，位５ビットが図 ６におけるＢＡ（１９：１５）と付されたベースアドレスフィールドに記憶され る。ベースアドレスの残りの１５ビットは常に０である。ＩＭＣＳＲ４０のベー スアドレスフィールドはしたがって、内部メモリユニット１４がマッピングされ る物理アドレス空間の３２ｋバイトセクションの開始アドレスを規定する。ＩＭ ＣＳＲ４０の最上位ビットがベースアドレスの最上位ビットを含むために用いら れるという事実のために以下に述べるアドレス比較が容易となる。 図７は３２ｋバイトセクションへと分割された１Ｍバイト物理アドレス空間の ブロック図である。図７は、３２ｋバイト内部メモリユニット１４がマッピング される３２ｋバイトセグメントをＩＭＣＳＲ４０のベースアドレスフィールドが いかに規定するかを示すために用いられる。最初に、ＩＭＣＳＲ４０のベースア ドレスフィールドを構成する記憶場所がすべて値０を含むと想定する。したがっ て、内部メモリユニット１４のベースアドレスのビット１９−１５は０００００ である。上述のように、ベースアドレスの残りの１５ビットは常に０である。内 部メモリユニット１４のベースアドレスはしたがって００００００００００００ ００００００００または０００００ｈである。したがって、内部メモリユニット １４内のメモリの３２ｋバイトは０００００ｈから０７ＦＦＦｈに及ぶ。ここで ＩＭＣＳＲ４０のベースアドレスフィールドを構成する記憶場所がそれぞれ００ ００１を含むと想定する。したがって、内部メモリユニット１４のベースアドレ スのビット１９−１５が００００１であり、ベースアドレスの残りの１５ビット が０であり、内部メモリユニット１４のベースアドレスが００００１０００００ ００００００００００または０８０００ｈである。したがって、内部メモリユニ ット１４内のメモリの３２ｋバイトは０８０００ｈから０ＦＦＦＦｈに及ぶ。内 部メモリユニット１４がマッピングされ得る物理アドレス空間の起こり得る非重 複３２ｋバイトセクションは２⁵または３２個あり、図７がそのいくつかを示す 。 ＩＭＣＳＲ４０のビット１０はショウリード（Show Read）（ＳＲ）ビットで ある。内部メモリユニット１４を必要とする読出動作の間、内部メモリユニット １４は内部アドレス／データバス２８の信号線を取出されたデータとともに駆動 する。ＳＲビットが０であれば、Ｉ／Ｏパッドインターフェイスユニット１６は 取出されたデータを対応のＩ／Ｏパッドへと駆動しない。ＳＲビットが１であれ ば、Ｉ／Ｏパッドインターフェイスユニット１６は取出されたデータを対応のＩ ／Ｏパッドへと駆動する。この場合、読出動作の間に内部メモリユニット１４に よって与えられるデータはしたがってマイクロコントローラ１０を含む装置パッ ケージのピン上で可視にされ、デバッギングの目的のために有益であり得る。Ｉ ＭＣＳＲ４０のビット９はメモリイネーブル（ＭＥ）ビットである。ＭＥビット が０であれば、ＩＣＳ♯信号は決してアサートされず、したがって内部メモリユ ニット１４がディスエーブルされる。ＭＥビットを１に設定するとＩＣＳ♯信号 のアサートがイネーブルされ、したがって内部メモリユニット１４の動作がイネ ーブルされる。チップ選択ユニット２０によるＩＣＳ＃信号の発生は内部メモリ ユニット１４のベースアドレス（ＩＭＣＳＲ４０のビット１９−１１）を確立し 、ＭＥビット（ＩＭＣＳＲ４０のビット９）を１に設定することによってイネー ブルされる。ＩＭＣＳＲ４０のビット８−０は将来の使用のために保留される。 読出動作および書込動作の間、実行ユニット１８はアクセスされるべき記憶場 所のアドレスのオフセット部分を「Ｂ」バス２５の信号線へと駆動する。バスイ ンターフェイスユニット２２は「Ｂ」バス２５の信号線からオフセット部分を受 取り、それを１６ビットセグメント部分と組合せて上述のような２０ビット物理 アドレスを発生する。バスインターフェイスユニット２２はアクセスされるべき 記憶場所の２０ビット物理アドレスをコアバス２４へと駆動する。チップ選択ユ ニット２０はコアバス２４から２０ビット物理アドレスを受取り、（ｉ）２０ビ ット物理アドレスの最上位５ビットがＩＭＣＳＲ４０のベースアドレスフィール ドの内容に適合し、（ii）ＩＭＣＳＲ４０内のメモリイネーブルビットが１に設 定されていれば、ＩＣＳ♯信号をアサートする。 図８および図９はマイクロコントローラコア１２と内部メモリユニット１４と の間のデータ転送に関連するバスサイクルを説明するために用いられる。上述の ように、このような転送は一般にシステムクロック信号ＣＬＫの連続した４サイ クルに及ぶ。図８は内部メモリユニット１４のメモリアレイ３４内に記憶された データを取出す（すなわち、読出す）ことに関連した内部バスサイクルタイミン グ図である。信号ＣＬＫの第１のサイクル４２の間、マイクロコントローラコア １２のバスインターフェイスユニット２２は内部アドレスバス２６および内部ア ドレス／データバス２８の信号線を所望のデータを含む内部メモリユニット１４ のメモリアレイ３４内の記憶場所のアドレスとともに駆動する。チップ選択ユニ ット２０はまたはＩＣＳ♯信号をアサートし、内部メモリユニット１４内のデー タ記憶動作を可能にする。バスインターフェイスユニット２２はまた、メモリ制 御ユニット３２に内部アドレスバス２６および内部アドレス／データバス２８の 信号線上に存在するアドレスをラッチさせる制御信号（図示せず）とともに内部 制御バス３０の信号線を駆動する。信号ＣＬＫの第２のサイクル４４の間、バス インターフェイスユニット２２は、次のサイクルの間に同じ信号線のいくつかで データを受取る準備で、内部アドレス／データバス２８の信号線の駆動を終える 。バスインターフェイスユニット22はまたアサートされた読出信号ＲＤ♯を内部 制御バス３０の信号線へと駆動し、これによって、メモリ制御ユニット３２はラ ッチされたアドレスで記憶場所からデータを取出すのに必要なメモリアレイ３４ に制御信号を発生し、発行する。信号ＣＬＫの第３のサイクル４６の間、メモリ 制御ユニット３２は取出されたデータとともに内部アドレス／データバス２８の 信号線を駆動する。バスインターフェイスユニット２２は、第３のサイクル４６ の終りを示す信号ＣＬＫの立下がり端縁で内部アドレス／データバス２８の信号 線に駆動されたデータを読出す。第４のサイクル４８の間、メモリ制御ユニット ３２は次のサイクルの間に同じ信号線のいくつかでアドレス情報を受取る準備と して内部アドレス／データバス２８の信号線の駆動を終える。バスインターフェ イスユニット２２はＩＣＳ♯およびＲＤ♯信号をデアサートする。 図９は内部メモリユニット１４のメモリアレイ３４内にデータをセーブする（ すなわち、そこにデータを書込む）ことに関連した内部バスサイクルタイミング 図である。信号ＣＬＫの第１のサイクル５０の間、マイクロコントローラコア１ ２のバスインターフェイスユニット２２はデータがセーブされるべきメモリアレ イ３４内の記憶場所のアドレスとともに内部アドレスバス２６および内部アドレ ス／データバス２８の信号線を駆動する。チップ選択ユニット２０はまたＩＣＳ ♯信号をアサートし、内部メモリユニット１４内のデータ記憶機能をイネーブ ルする。バスインターフェイスユニット２２はまた、メモリ制御ユニット３２に 内部アドレスバス２６および内部アドレス／データバス２８の信号線上に存在す るアドレスをラッチさせる制御信号（図示せず）とともに内部制御バス３０の信 号線を駆動する。信号ＣＬＫの第２のサイクル５２の間、バスインターフェイス ユニット２２はアサートされた書込信号ＷＲ♯を内部制御バス３０の信号線へと 駆動し、メモリ制御ユニット３２にメモリアレイ３４内のデータの記憶の準備を させる。信号ＣＬＫの第３のサイクル５４の間、バスインターフェイスユニット ２２はＷＲ♯信号をデアサートし、メモリ制御ユニット３２が内部アドレス／デ ータバス２８の信号線上のデータを読出し、ラッチされたアドレスで記憶場所に データをセーブするために必要なメモリアレイ３４に制御信号を発生し、発行す るようにさせる。第４のサイクル５６の間、バスインターフェイスユニット２２ はＩＣＳ♯信号をデアサートする。 内部メモリユニット１４のメモリ制御ユニット３２は内部制御バス３０の作動 可能信号線に結合される。上述のように、バスインターフェイスユニット２２は 常に、読出または書込動作の第３のサイクルの間には内部制御バス３０の作動可 能信号線をサンプリングする。内部メモリユニット１４が作動可能であれば、こ れは作動可能信号をアサートする。内部メモリユニット１４は作動可能信号をデ アサートすることによって作動不可能状態の信号を送る。作動可能信号が読出ま たは書込動作の第３の信号の間に内部メモリユニット１４によってデアサートさ れれば、バスインターフェイスユニット２２は信号待機状態を挿入する。待機状 態を挿入するプロセスは内部メモリユニット１４が作動可能信号をアサートする まで継続される。作動可能信号は全メモリアクセスが遅延されることを必要とせ ずにメモリアクセスの時たまの遅延を許容するように用いられる。このような時 たまの遅延は内部メモリユニット１４のメモリアレイ３４がＤＲＡＭメモリを含 み、アクセスされる記憶場所がＤＲＡＭリフレッシュ動作を受けているときに起 こり得る。 この開示の利益を得る当業者には、この発明が、単一のモノリシック半導体基 板上に形成され、内部メモリユニットと関連の内部メモリユニットイネーブル信 号を発生するための回路とを含むマイクロコントローラであると考えられること が認識されるであろう。さらに、示され説明されたこの発明の形態が例示的な目 下好ましい実施例として受取られるべきことも理解されるべきである。さまざま な変更および変化が請求の範囲に記載するようなこの発明の趣旨および範疇から 逸脱せずに行なわれ得る。以下の請求の範囲はこのような変更および変化のすべ てを包含すると解釈されたい。

【手続補正書】特許法第１８４条の８第１項 【提出日】平成１０年８月１９日（１９９８．８．１９） 【補正内容】 モリ装置よりもコストがかかる。信号が信号経路に沿って移動する速度は限られ ており、したがってより長い距離を横断するにはより長い時間がかかる。マイク ロコントローラとメモリ装置との間の距離が大きければ大きいほど、導入される 信号遅延時間は大きく、システム性能への否定的な影響はより大きくなる。 したがって、１個以上のメモリ装置を同じマイクロコントローラチップ上に含 むことが有利であろう。マイクロコントローラと１個以上のメモリ装置との間で 信号が移動しなければならない距離が低減され、システム性能レベルがより高く なるであろう。高められたシステム統合レベルがまたシステムのコストを下げ、 システムの信頼性を上げるであろう。 公知のマイクロコントローラ装置は、アンドレ・アール(Andre R.)による「互 換性の遺産を免れて；最適な価格／性能比のマイクロコントローラファミリー」( “Free from the legacy of compatibility;microcontroller family with opti mum price/performance ratio”）、Electronik、１９８７年９月１８日、第３ ６巻、第１９号、第９９−１０２頁と、ＵＳ５，４３８，６８１と、バースキー ・ディ（Bursky D.）による「最適化を確実とする４−３２ビットコアベース設計 のワード幅で再利用可能な原因を利用するマイクロコントローラ設計」（“Micro controller .design exploits reusable cause with word width of 4-32 bits core-based designs ensureoptlmisation”）、電子設計（Electronic Design） 第４２巻、第６号、１９９４年３月２１日、第５３−６８頁と、ＥＰ−Ａ−Ｏ ５９７ ３０７とに説明される。 発明の概要 上に概要を述べた問題は、単一のモノリシック基板上に形成され、内部メモリ ユニットと内部メモリユニットイネーブル信号を発生するための回路とを有する マイクロコントローラによって大部分が解決される。ここで用いられる場合、「 内部」はマイクロコントローラの一部である素子を説明するために用いられ、「 外部」はマイクロコントローラの一部でない素子を説明するために用いられる。 内部メモリユニットはデータを記憶するように構成される。マイクロコントロー ラのチップ選択ユニットは内部メモリユニット内の記憶動作をイネーブルする専 用の内部チップ選択（ＩＣＳ♯）信号を発生する。内部メモリユニットの主要な 動作パラメータはチップ選択ユニット内に配置された単一のプログラマブル内部 メモリチップ選択レジスタ内に記憶される。内部メモリユニットのサイズは固定 されており、サイズ情報を記憶する必要がない。内部メモリチップ選択レジスタ はベースアドレスフィールドを含む。ベースアドレスフィールドは、内部メモリ ユニットが物理アドレス空間のどの非重複セクションへとマッピングされるかを 規定するために必要な内部メモリユニットのベースアドレスの最小数の最上位ビ ットを含む。たとえば、３２ｋバイトの内部メモリユニットが２²⁰バイトの物理 アドレス空間のどの３２ｋバイトセクションへとマッピングされるかを規定する ためには２０ビットのベースアドレスの最上位５ビットしか必要とされない。こ の場合、内部メモリチップ選択レジスタのベースア 請求の範囲 １．命令に応答して出力データを生成するための実行ユニット（１８）と、 実行ユニットに結合され、出力データに応答してアドレス信号を生成するよう に構成されたバスインターフェイスユニット（２２）と、 アドレス信号を受取るように結合され、アドレス信号に応答して内部メモリ選 択信号および外部メモリ選択信号を生成するように構成されたチップ選択ユニッ ト（２０）と、 データを記憶するように構成された内部メモリ（１４）とを含み、内部メモリ は内部メモリ選択信号のアサートの間にアドレス信号に応答し、さらに、 外部メモリ選択信号に応答する出力パッド（１７）を含む、単一のモノリシッ ク半導体基板上に形成されたマイクロコントローラ（１０）であって、 内部メモリは作動可能信号をアサートすることによってデータ転送動作の間に 作動可能状態の信号を送り、 バスインターフェイスユニットはデータ転送動作の間に予め定められた時間で 作動可能信号をサンプリングし、内部メモリが作動可能信号をアサートするまで データ転送動作の完了を延ばすことを特徴とする、マイクロコントローラ。 ２．実行ユニットと、チップ選択ユニットと、バスインターフェイスユニットと の間に相互接続された、マイクロコントローラ内のバス（２４）をさらに含む、 請求項１に記載のマイクロコントローラ。 ３．実行ユニットはｘ８６命令セットから生じる命令を実行するように構成され る、請求項１に記載のマイクロコントローラ。 ４．実行ユニットによって生成される出力データは、アドレス信号を生成するた めにセグメント部分と組合せられるべきアドレス信号のオフセット部分を含む、 請求項１に記載のマイクロコントローラ。 ５．チップ選択ユニットはプログラマブル内部メモリ選択レジスタを含み、内部 メモリ選択レジスタは内部メモリのベースアドレスを規定する第１の複数個のビ ット位置を含む、請求項４に記載のマイクロコントローラ。 ６．プログラマブル内部メモリ選択レジスタは内部メモリをイネーブルするかど うかを規定するメモリイネーブル（ＭＥ）ビット位置をさらに含む、請求項５に 記載のマイクロコントローラ。 ７．チップ選択ユニットは、（ｉ）アドレス信号の最上位ビットが第１の複数個 のビット位置の内容と適合し、（ii）メモリイネーブルビット位置が値１を含め ば、内部メモリイネーブル信号をアサートする、請求項６に記載のマイクロコン トローラ。 ８．物理アドレス空間は２^m個の独自アドレスを含み、内部メモリは２ⁿ個の記憶 場所を含み、第１の複数個のビット位置は（ｍ−ｎ）個の連続ビット位置を含み 、ここで、ｍおよびｎは正の整数であり、ｍ＞ｎである、請求項５に記載のマイ クロコントローラ。 ９．マイクロコントローラはセグメントアドレス指定を用い、ここで、１６ビッ トセグメント値は２０ビット物理アドレスを形成するために１６ビットオフセッ ト値と組合せられ、内部メモリチップ選択レジスタは１６個のビット位置を含む 、請求項５に記載のマイクロコントローラ。 １０．物理アドレス空間は２²⁰個の独自アドレスを含み、内部メモリは２ⁿ個の 記憶場所を含み、第１の複数個のビット位置は（２０−ｎ）個の連続ビット位置 を含む、請求項９に記載のマイクロコントローラ。 １１．内部メモリは２¹⁵個の記憶場所を含み、第１の複数個のビット位置は５個 の連続ビット位置を含む、請求項９に記載のマイクロコントローラ。 １２．第１の複数個のビット位置は内部メモリチップ選択レジスタ内の最上位ビ ット位置である、請求項８，１０または１１に記載のマイクロコントローラ。 １３．マイクロコントローラは、複数個のＩ／Ｏパッドと、内部メモリと複数個 のＩ／Ｏパッドとの間に結合されたＩ／Ｏパッドインターフェイスとをさらに含 み、チップ選択ユニットは、複数個のビット位置を有するプログラマブルレジス タ（ＩＭＣＳＲ）を含み、読出動作の間に内部メモリはＩ／Ｏパッドインターフ ェイスによって受取られるデータ信号を生成し、複数個のビット位置の１つ（Ｓ Ｒ）の内容によって、Ｉ／Ｏパッドインターフェイスが複数個のＩ／Ｏパッドの 上のデータ信号を駆動するかどうかが決定される、請求項１に記載のマイクロコ ントローラ。 １４．内部メモリは内部メモリの適切な動作を確実とするためにビルトインセル フテスト能力を含む、請求項１３に記載のマイクロコントローラ。 １５．バスインターフェイスユニットおよび内部メモリに接続された単一の多重 化されたアドレスおよびデータバス（２８）をさらに含み、バスインターフェイ スユニットは単一の多重化されたアドレスおよびデータバス上のアドレス信号を 駆動するようにさらに構成され、内部メモリは単一の多重化されたアドレスおよ びデータバスによってアドレス信号を受取る、請求項１に記載のマイクロコント ローラ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 スピロ，デイビッド・エイ アメリカ合衆国、78759 テキサス州、オ ースティン、バルコーンズ・ウッズ・ドラ イブ、4200 (72)発明者 カルビン，リチャード・ティ アメリカ合衆国、78749 テキサス州、オ ースティン、アビリーン・トレイル、6117 【要約の続き】 換性を許容する。マイクロコントローラコアはまた実行 ユニットおよびバスインターフェイスユニットを含む。 実行ユニットはマイクロプロセッサ命令、好ましくはｘ ８６命令セットからの命令を実行する。バスインターフ ェイスユニットは確立されたプロトコルに従ってマイク ロコントローラコアのためのすべてのデータ転送動作を 扱う。Ｉ／Ｏパッドインターフェイスユニットはオフー チップデータ転送能力を有するマイクロコントローラを 与え、マイクロプロセッサに外部装置からデータを読出 させるかそこにデータを書込ませる。

Claims (1)

1. 【特許請求の範囲】 １．単一のモノリシック半導体基板上に形成されたマイクロコントローラであっ て、 命令に応答して出力データを生成するための実行ユニットと、 実行ユニットに結合され、出力データに応答してアドレス信号を生成するよう に構成されたバスインターフェイスユニットと、 アドレス信号を受取るように結合され、アドレス信号に応答して内部メモリ選 択信号および外部メモリ選択信号を生成するように構成されたチップ選択ユニッ トと、 データを記憶するように構成された内部メモリとを含み、内部メモリは内部メ モリ選択信号のアサートの間にアドレス信号に応答し、さらに、 外部メモリ選択信号に応答する出力パッドを含む、マイクロコントローラ。 ２．実行ユニットと、チップ選択ユニットと、バスインターフェイスユニットと の間に相互接続されたコアバスをさらに含む、請求項１に記載のマイクロコント ローラ。 ３．実行ユニットはｘ８６命令セットから生じる命令を実行するように構成され る、請求項１に記載のマイクロコントローラ。 ４．実行ユニットによって生成される出力データはアドレス信号のオフセット部 分を含む、請求項１に記載のマイクロコントローラ。 ５．チップ選択ユニットはプログラマブル内部メモリ選択レジスタを含み、内部 メモリ選択レジスタは内部メモリのベースアドレスを規定する第１の複数個のビ ット位置を含む、請求項４に記載のマイクロコントローラ。 ６．プログラマブル内部メモリ選択レジスタは内部メモリをイネーブルするかど うかを規定するメモリイネーブルビット位置をさらに含む、請求項５に記載のマ イクロコントローラ。 ７．チップ選択ユニットは、（ｉ）アドレス信号の最上位ビットが第１の複数個 のビット位置の内容と適合し、（ii）メモリイネーブルビット位置が値１を含め ば、内部メモリイネーブル信号をアサートする、請求項６に記載のマイクロコン トローラ。 ８．物理アドレス空間は２^m個の独自アドレスを含み、内部メモリは2ⁿ個の記憶 場所を含み、第１の複数個のビット位置は（ｍ−ｎ）個の連続ビット位置を含む 、請求項４に記載のマイクロコントローラ。 ９．第１の複数個のビット位置は内部メモリチップ選択レジスタ内の最上位ビッ ト位置である、請求項８に記載のマイクロコントローラ。 １０．マイクロコントローラはセグメントアドレス指定を用い、ここで、１６ビ ットセグメント値は２０ビット物理アドレスを形成するために１６ビットオフセ ット値と組合せられ、内部メモリチップ選択レジスタは１６個のビット位置を含 む、請求項５に記載のマイクロコントローラ。 １１．物理アドレス空間は２²⁰個の独自アドレスを含み、内部メモリは２ⁿ個の 記憶場所を含み、第１の複数個のビット位置は（２０−ｎ）個の連続ビット位置 を含む、請求項１０に記載のマイクロコントローラ。 １２．第１の複数個のビット位置は内部メモリチップ選択レジスタ内の最上位ビ ット位置である、請求項１１に記載のマイクロコントローラ。 １３．内部メモリは２¹⁵個の記憶場所を含み、第１の複数個のビット位置は５個 の連続ビット位置を含む、請求項１０に記載のマイクロコントローラ。 １４．第１の複数個のビット位置は内部メモリチップ選択レジスタ内の最上位ビ ット位置である、請求項１３に記載のマイクロコントローラ。 １５．内部メモリチップ選択レジスタのビット位置の１つが内部メモリをイネー ブルするかどうかを規定するメモリイネーブルビット位置である、請求項１４に 記載のマイクロコントローラ。 １６．チップ選択ユニットは、（ｉ）アドレス信号の最上位５ビットが第１の複 数個のビット位置の内容に適合し、（ii）メモリイネーブルビット位置が値１を 含めば、内部メモリイネーブル信号をアサートする、請求項１５に記載のマイク ロコントローラ。 １７．単一のモノリシック半導体基板上に形成されたマイクロコントローラであ って、 マイクロコントローラコアを含み、マイクロコントローラコアは、 命令を実行し、出力データを生成するように構成された実行ユニットと、 実行ユニットから出力データを受取るように結合され、アドレス信号を生成す るように構成されたバスインターフェイスユニットと、 アドレス信号を受取るように結合され、外部メモリイネーブル信号および内部 メモリイネーブル信号を生成するように構成されたチップ選択ユニットとを含み 、マイクロコントローラはさらに、 アドレス信号および内部メモリイネーブル信号を受取るように結合され、デー タを記憶するように構成された内部メモリユニットを含み、内部メモリユニット は内部メモリイネーブル信号のアサートの間にアドレス信号に応答し、さらに、 Ｉ／Ｏパッドと、 外部メモリイネーブル信号を受取るように結合され、外部メモリイネーブル信 号をＩ／Ｏパッドへと駆動するように構成されたＩ／Ｏパッドインターフェイス ユニットとを含む、マイクロコントローラ。 １８．実行ユニットはｘ８６命令セットからの命令を実行するように構成される 、請求項１７に記載のマイクロコントローラ。 １９．実行ユニットによって生成される出力データはメモリアドレスのオフセッ ト部分である、請求項１７に記載のマイクロコントローラ。 ２０．チップ選択ユニットはプログラマブル内部メモリチップ選択レジスタを含 み、内部メモリチップ選択レジスタは線形配列に組織化された複数個のビット位 置を含む、請求項１９に記載のマイクロコントローラ。 ２１．内部メモリチップ選択レジスタはベースアドレスフィールドを含み、ベー スアドレスフィールドは内部メモリユニットのベースアドレスの対応の数の最上 位ビットを記憶するように構成された複数個のビット位置の連続したサブセット である、請求項２０に記載のマイクロコントローラ。 ２２．マイクロコントローラはセグメントアドレス指定を用い、ここで、１６ビ ッドセグメント値が１６ビットオフセット値と組合せられて２０ビット物理アド レスを形成し、内部メモリチップ選択レジスタは１６個のビット位置を含む、請 求項２１に記載のマイクロコントローラ。 ２３．内部メモリユニットは２¹⁵個の記憶場所を含み、内部メモリチップ選択レ ジスタのベースアドレスフィールドは５個のビット位置を含む、請求項２２に記 載のマイクロコントローラ。 ２４．ベースアドレスフィールドの５個のビット位置は内部メモリチップ選択レ ジスタ内の最上位ビット位置である、請求項２３に記載のマイクロコントローラ 。 ２５．内部メモリチップ選択レジスタのビット位置の１つは内部メモリをイネー ブルするかどうかを規定するメモリイネーブルビット位置である、請求項２４に 記載のマイクロコントローラ。 ２６．チップ選択ユニットは、（ｉ）メモリアドレスのセグメント部分の最上位 ５ビットがベースアドレスフィールドの５個のビット位置の内容と適合し、（ii ）メモリイネーブルビット位置が値１を含めば、内部メモリイネーブル信号をア サートする、請求項２５に記載のマイクロコントローラ。