JP2001326120A

JP2001326120A - インダクティブ素子及びこのインダクティブ素子を用いたｄｃ−ｄｃコンバータ

Info

Publication number: JP2001326120A
Application number: JP2001049806A
Authority: JP
Inventors: Eiichi Komai; 栄一駒井; Kazuyuki Ogawa; 和志小川; Yoshito Sasaki; 義人佐々木
Original assignee: Alps Electric Co Ltd
Current assignee: Alps Alpine Co Ltd
Priority date: 2000-03-10
Filing date: 2001-02-26
Publication date: 2001-11-22

Abstract

(57)【要約】【課題】従来のＤＣ−ＤＣコンバータでは、インダク
タのコイル層の導体幅を最適な値に設定していなかっ
た。【解決手段】ＤＣ−ＤＣコンバータを構成するインダ
クタＬのコイル層１２の導体幅ｌ_wを３０μｍ以上１０
０μｍ以下とすることで、インダクタＬの直流損失及び
交流損失を合わせた損失を低減させることができ、ＤＣ
−ＤＣコンバータ全体の損失を低減できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、成膜プロセスを含
む工程で製造されるインダクティブ素子及びこのインダ
クティブ素子を用いたＤＣ-ＤＣコンバータに関する。

【０００２】

【従来の技術】携帯電話に代表される情報通信電子機器
は、小型化軽量化による携帯性及び動作時間の長時間化
の実現により急速に普及している。電子機器の小型化軽
量化に伴い電力供給源である電源の小型化軽量化に対す
る要求も増しており、スイッチング電源のエネルギー蓄
積素子であるインダクタをより小型化する必要が生じて
いる。

【０００３】小型化されたインダクタの一形態として、
コイル層の上下に絶縁層を介して磁性薄膜を配置する内
部コイル型インダクタが挙げられる。詳述すると、内部
コイル型インダクタは、基板上に第１の磁性層が形成さ
れ、第１の磁性層の上に絶縁層を介してコイル層が形成
され、さらに、コイル層の上に絶縁層を介して、第２の
磁性層が形成されて構成されている。

【０００４】これら、インダクタの主な用途の一つとし
て、ＤＣ−ＤＣコンバータのエネルギ−蓄積素子として
用いるというものがある。

【０００５】図１５は、インダクタを用いて構成された
降圧型のＤＣ−ＤＣコンバータの回路図である。

【０００６】図１５のＤＣ−ＤＣコンバータは、電流の
形でいったんインダクタＬにエネルギ−を蓄え、これを
負荷Ｒに放出する形態をとり、蓄積と放出の比を時比率
としてスイッチにより制御し所要の直流出力を得る、い
わゆるエネルギ−蓄積型のＤＣ−ＤＣコンバータであ
る。このＤＣ−ＤＣコンバータでは、トランジスタＴｒ
を主スイッチとして用い、入力直流電圧Ｅｉを周期Ｔパ
ルス幅τのパルスでスイッチしてＬＣ平滑回路を通す
と、降圧された出力直流電圧Ｅｏが出力される。出力直
流電圧Ｅｏは、Ｅｏ＝τＥｉ／Ｔで決まる。ダイオ−ド
Ｄは、トランジスタがオフのときインダクタＬに蓄積さ
れた電磁エネルギ−をコンデンサＣに供給するためのも
のである。

【０００７】

【発明が解決しようとする課題】図１５では、インダク
タＬは、等価インダクタンスＬｉ、直流抵抗Ｒｄｃ、及
び交流損失に値する等価抵抗Ｒａｃを有するものとして
等価回路で示されている。

【０００８】インダクタＬの損失は、コイル層の直流損
失及び交流損失並びに磁性層の損失からなる。このう
ち、コイル層の交流損失は、表皮効果及びうず電流損失
を由来とする。

【０００９】しかし、これまで、内部コイル型インダク
タを用いて高周波駆動のＤＣ─ＤＣコンバータを形成す
るときに、インダクタの、特にコイル層の損失を低減す
るための方策については、ほとんど提案されてこなかっ
た。

【００１０】本発明は、上記従来の課題を解決するため
のものであり、コイル層の導体幅を設定することにより
損失を低減することのできるインダクティブ素子及びこ
のインダクティブ素子を用いたＤＣ-ＤＣコンバータを
提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明のインダクティブ
素子は、コイル層の上及び／又は下に絶縁層を介して少
なくとも一つの磁性層が形成されて成るインダクティブ
素子であり、前記コイル層を形成するコイル導体層の導
体幅が３０μｍ以上１００μｍ以下で、かつ直流信号が
重畳された交流信号が供給されることを特徴とするもの
である。

【００１２】本発明のインダクティブ素子には、直流信
号が重畳された交流信号が供給されるので、インダクテ
ィブ素子の損失を低減させるためには、直流損失及び交
流損失を合わせた損失を低減させる必要がある。

【００１３】インダクティブ素子の損失には、前記コイ
ル層及び磁性層において生じる電力損失がある。本発明
では、特にコイル層の損失を低減させている。前記コイ
ル層の直流損失を低減させるためには、前記コイル層を
形成するコイル導体層の導体幅を広くすれば良い。しか
し、前記コイル導体層の導体幅を広くすると、交流損失
が増大する。本発明では、前記コイル導体層の導体幅を
３０μｍ以上１００μｍ以下にすることにより、インダ
クティブ素子の直流損失及び交流損失を合わせた損失を
抑制することができる。

【００１４】なお、インダクティブ素子の前記コイル層
の交流損失の原因として、表皮効果及びうず電流損失が
考えられるが、本発明のような内部コイル型のインダク
ティブ素子の場合には、前記磁性層から導かれ、前記コ
イル層を透過する磁束（以後渡り磁束と称する）による
渦電流損失が、交流損失のおもな原因である。

【００１５】本発明は、前記交流信号の周波数ｆが１Ｍ
Ｈｚ以上、特に３ＭＨｚ以上であるときに特に有効であ
る。

【００１６】なお、本発明では、単層のコイル導体層に
よって前記コイル層を形成することができる。

【００１７】または、本発明は、コイル層の上及び／又
は下に絶縁層を介して少なくとも一つの磁性層が形成さ
れて成るインダクティブ素子において、前記コイル層
は、絶縁層を介して互いに重なりあうように積層された
複数層のコイル導体層が直列に接続されたものであり、
前記重なりあうコイル導体層に電流が同じ向きに流れ、
かつ各コイル導体層の導体幅が４０μｍ以上１００μｍ
以下であり、直流信号が重畳された交流信号が供給され
ることを特徴とするものである。

【００１８】本発明のように、前記コイル層が直列に接
続された複数層のコイル導体層からなるものであるとき
に、前記重なりあうコイル導体層に電流が同じ向きに流
れると、各コイル導体層を流れる電流が発生する磁界が
重なりあい、それぞれのコイル導体層に鎖交する磁束が
増加して、インダクティブ素子のインダクタンスが大き
くなる。

【００１９】本発明のように、前記コイル層を、複数層
のコイル導体層を直列に接続したものとしたときには、
前記コイル導体層の導体幅を４０μｍ以上１００μｍ以
下にすることにより、インダクティブ素子の直流損失及
び交流損失を合わせた損失を抑制することができる。

【００２０】また、前記コイル導体層の導体厚が、前記
交流信号の周波数ｆにおける表皮厚δ＝√（ρ／πｆ
μ）の２倍より薄いと、前記コイル層の交流損失の原因
となる表皮効果の影響をなくすことができる。ただし、
ρは前記コイル導体層を形成する材料の比抵抗、μは前
記コイル導体層を形成する材料の透磁率である。

【００２１】本発明のインダクティブ素子のインダクタ
ンスは、例えば、０．１μＨ〜２μＨである。

【００２２】また、本発明は、少なくとも、トランジス
タ或いはパワーＭＯＳＦＥＴなどのスイッチング素子
と、整流用のダイオードと、エネルギ─蓄積用のインダ
クティブ素子と、平滑用のコンデンサを有するＤＣ─Ｄ
Ｃコンバータにおいて、前記インダクティブ素子は、コ
イル層の上及び／又は下に絶縁層を介して少なくとも一
つの磁性層が形成されて成り、前記コイル導体層の導体
幅が３０μｍ以上１００μｍ以下であることを特徴とす
るものである。

【００２３】ＤＣ−ＤＣコンバータのインダクティブ素
子には、直流信号が重畳された交流信号が供給されるの
で、インダクティブ素子における損失を低減させるため
には、インダクティブ素子の直流損失及び交流損失を合
わせた損失を低減させる必要がある。本発明では、イン
ダクティブ素子の直流損失及び交流損失を合わせた損失
を低減させることにより、ＤＣ−ＤＣコンバータ全体の
損失を低減できる。

【００２４】本発明は、前記インダクティブ素子に供給
される交流信号の周波数ｆが１ＭＨｚ以上、特に３ＭＨ
ｚ以上であるときに特に有効である。

【００２５】なお、本発明では、単層のコイル導体層に
よって前記コイル層を形成することができる。

【００２６】また、本発明は、少なくとも、トランジス
タなどのスイッチング素子と、整流用のダイオードと、
エネルギ─蓄積用のインダクティブ素子と、平滑用のコ
ンデンサを有するＤＣ─ＤＣコンバータにおいて、前記
インダクティブ素子は、コイル層の上及び／又は下に絶
縁層を介して少なくとも一つの磁性層が形成されて成
り、前記コイル層は絶縁層を介して互いに重なりあうよ
うに積層された複数層のコイル導体層が直列に接続され
たものであり、前記重なりあうコイル導体層に電流が同
じ向きに流れ、かつ各コイル導体層の導体幅が４０μｍ
以上１００μｍ以下であることを特徴とするものであ
る。

【００２７】本発明のように、前記コイル層を、複数層
のコイル導体層を直列に接続したものとしたときには、
前記コイル導体層の導体幅を４０μｍ以上１００μｍ以
下にすることにより、インダクティブ素子の直流損失及
び交流損失を合わせた損失を抑制することができ、ＤＣ
−ＤＣコンバータ全体の損失を低減できる。

【００２８】また、前記コイル導体層の導体厚が、前記
交流信号の周波数ｆにおける表皮厚δ＝√（ρ／πｆ
μ）の２倍より薄いと、前記コイル層の交流損失の一因
である表皮効果の影響をなくすことができる。ただし、
ρは前記コイル導体層を形成する材料の比抵抗、μは前
記コイル導体層を形成する材料の透磁率である。

【００２９】本発明のＤＣ−ＤＣコンバータに用いられ
るインダクティブ素子のインダクタンスは、例えば、
０．１μＨ〜２μＨである。

【００３０】また、本発明のＤＣ−ＤＣコンバータは、
例えば、基板上に形成された配線パターン上にダイオー
ド、コンデンサ、スイッチング素子などの素子が接続さ
れ、前記ダイオード、前記コンデンサ、前記スイッチン
グ素子などの上層に、或いは同一基板上に、絶縁層を介
して、前記インダクティブ素子が実装されているもので
ある。

【００３１】本発明では、昇圧型、降圧型、及び極性反
転型のＤＣ−ＤＣコンバータを構成することができる。

【００３２】

【発明の実施の形態】図１は、本発明における実施の形
態としてのインダクタ（インダクティブ素子）を示す部
分断面図である。

【００３３】図１に示すように、本実施の形態における
インダクタＬは、基板上に第１の磁性層１１と、前記第
１の磁性層１１の上に、例えばＳｉＯ₂等の絶縁材料で
形成された絶縁層（図示しない）を介して形成された単
層のコイル導体層１２からなるコイル層Ｃと、このコイ
ル層Ｃの上に絶縁層（図示しない）を介して形成された
第２の磁性層１３とを有して構成されている。本実施の
形態では、コイル導体層１２とコイル層Ｃｏは同一の構
成部材である。

【００３４】図２はコイル導体層１２を示す平面図であ
る。図２に示すように、前記第１の磁性層１１上に形成
されるコイル導体層１２は平面的に正方形螺旋状に形成
されており、前記コイル導体層１２は例えば銅などの電
気抵抗の低い導電性材料でパターン形成される。なおコ
イル導体層１２は、銅の他に、銀、金、アルミニウムあ
るいはこれらの合金などの良導電性金属材料から成る。
またコイル導体層１２の形状は、上記したスパイラル形
状に限らず、例えばミアンダ形状等であってもよい。

【００３５】コイル導体層１２の巻き中心１２ａは、例
えば第１の磁性層１１の中央に開けられたスルーホール
１１ａを通って、外部に通じる取り出し電極（図示しな
い）に電気的に接されている。また図２に示すコイル導
体層１２の巻き外端１２ｂも、他の取り出し電極に電気
的に接続された状態になっている。

【００３６】本実施の形態では、磁性層１１，１３を例
えば、組成式が、Ｆｅ_47.2Ｈｆ_16.8Ｏ_36.0で表される軟
磁性材料を用いて形成することができる。

【００３７】組成式が、Ｆｅ_47.2Ｈｆ_16.8Ｏ_36.0で表さ
れる軟磁性材料を用いて形成された磁性層１１、１３の
磁気特性を測定すると、静磁場中で４００℃のアニール
後の比抵抗は１１６７μΩ・ｃｍであり、１００ＭＨｚ
までの比透磁率は９２６、飽和磁化は０．９７Ｔであっ
た。

【００３８】なお本発明では、磁性層１１，１３を、例
えばマグネトロンスパッタ、ＲＦ２極スパッタ、ＲＦ３
極スパッタ、イオンビームスパッタ、対向ターゲット式
スパッタ等の既存するスパッタ装置を用いたスパッタ法
によって形成することができる。また本発明では、スパ
ッタ法の他、蒸着法やＭＢＥ（モレキュラー−ビーム−
エピタキシー）法、ＩＣＢ（イオン−クラスター−ビー
ム）法などの成膜プロセスが使用可能である。

【００３９】磁性膜１１、１３は、実効透磁率の高い高
周波特性に優れた軟磁性膜で形成されることが好まし
く、上述した組成の軟磁性材料以外に例えば、特開平６
−３１６７４８号公報に記載されているＦｅ−Ｍ−Ｏ系
軟磁性材料（但し、Ｍは、Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔ
ａ，Ｍｏ，Ｗ，Ａｌ，Ｓｉ，Ｃｒ，Ｐ，Ｃ，Ｂ，Ｇａ，
Ｇｅと希土類元素から選ばれる１種あるいは２種以上の
元素）あるいは特開平１０−２５５３０号公報に記載さ
れているＣｏ−Ｆｅ−Ｅ−Ｏ系軟磁性材料（但し、元素
Ｅは、Ｔｉ，Ｚｒ，Ｈｆ，Ｎｂ，Ｔａ，Ｍｏ，Ｗ，Ａ
ｌ，Ｓｉ，Ｃｒ，Ｐ，Ｃ，Ｂ，Ｇａ，Ｇｅと希土類元素
から選ばれる１種または２種以上の元素）や、Ｃｏ−Ｔ
ａ−Ｈｆ、Ｃｏ−Ｔａ−Ｈｆ−Ｐｄ、Ｃｏ−Ｚｒ−Ｎ
ｂ、Ｃｏ−Ｚｒ−Ｔａ、あるいはＣｏ−Ｈｆ−Ｎｂ等に
より形成される。

【００４０】コイル導体層１２の巻き中心１２ａと巻き
外端１２ｂから交流電流を供給すると、コイル導体層１
２内を流れる交流電流から誘起される磁束が、磁性層１
１，１３内に誘導され、コイル導体層１２を透過する渡
り磁束Ａが生じる。渡り磁束Ａがコイル導体層１２内を
透過すると、逆起電力が生じ、コイル導体層１２内に渦
電流Ｂが流れ、渦電流損失が発生する。

【００４１】図２に示されるように、渦電流Ｂのコイル
導体層１２の外周側を流れる外周渦電流Ｂ１が巻き外端
１２ｂに向って流れ、巻き外端１２ｂで折り返して、コ
イル導体層１２の内周側を流れる内周渦電流Ｂ２となっ
て、巻き中心１２ａに向って流れる。内周渦電流Ｂ２
は、巻き中心１２ａで折り返して、外周渦電流Ｂ１とな
る。すなわち、渦電流Ｂは、コイル導体層１２内で環流
している。

【００４２】コイル導体層１２の導体幅ｌ_wが狭くなる
と、コイル導体層１２を透過する渡り磁束Ａが減少し
て、渦電流Ｂが減少する。また、コイル導体層１２の導
体幅ｌ _wが狭くなると、外周渦電流Ｂ１と内周渦電流Ｂ
２とが互いに打ち消しあって、渦電流Ｂが全体として減
少する。

【００４３】このように、コイル導体層１２の導体幅ｌ
_wを狭くすることによって、コイル導体層１２に発生す
る渦電流Ｂを減少させ、渦電流損失を低減できる。しか
し、コイル導体層の導体幅を狭くしすぎると、直流損失
が大きくなる。

【００４４】本発明では、コイル導体層１２の導体幅ｌ
_wを３０μｍ以上１００μｍ以下にすることにより、イ
ンダクタの直流損失及び交流損失を合わせた損失を抑制
することができる。

【００４５】また、コイル導体層１２の導体厚ｔ_coが、
インダクタに供給される交流信号の周波数ｆにおける表
皮厚δ＝√（ρ／πｆμ）の２倍より薄いと、コイル導
体層１２の交流損失の一因である表皮効果の影響をなく
すことができる。ただし、ρはコイル導体層１２を形成
する材料の比抵抗、μはコイル導体層１２を形成する材
料の透磁率である。

【００４６】表皮効果とは、導体に高周波電流が与えら
れると、電流は導体の表面の限られた厚みの部分を主に
流れようとする現象である。

【００４７】コイル導体層１２の材料として、銅を用い
ることができる。銅の比抵抗は、理論値でρ＝１．７８
μΩ・ｃｍであり、また銅の比透磁率μ＝１である。コ
イル導体層１２の材料が銅であり、駆動周波数が６ＭＨ
ｚのとき表皮厚δは、理論的には、δ＝３０．７μｍで
ある。

【００４８】ただし、実際に銅を用いてコイル導体層１
２を形成すると、コイル導体層１２の比抵抗は２μΩ・
ｃｍ程度となり、このとき、駆動周波数が６ＭＨｚのと
きの表皮厚δは、δ＝３２．６μｍ程度である。

【００４９】また、コイル導体層の材料として銀やアル
ミニウムを用いることもできるが、銀やアルミニウムの
比抵抗は、１．５〜２．５μΩ・ｃｍ程度となる。この
とき、駆動周波数が６ＭＨｚのときの表皮厚δは、δ＝
２８〜３７μｍ程度である。

【００５０】従って、コイル導体層１２の導体厚ｔ_coを
設定するときには、コイル導体層１２の導体厚ｔ_coを２
δ＝５０〜８０μｍ以下にすれば、表皮効果によるコイ
ル導体層１２の損失をなくすことができる。

【００５１】なお、インダクタＬのインダクタンスは、
例えば、０．１μＨ〜２μＨである。

【００５２】図１及び図２では、コイル導体層１２の巻
き数を６ターンとしている。この巻き数は、４〜２０タ
ーンにするのが適切である。

【００５３】また、図1及び図２のインダクタＬは、図
１５に示されたＤＣ─ＤＣコンバータを構成するための
インダクタＬとして用いることができる。

【００５４】図１５のＤＣ−ＤＣコンバータは、電流の
形でいったんインダクタＬにエネルギ−を蓄え、これを
負荷Ｒに放出する形態をとり、蓄積と放出の比を時比率
としてスイッチにより制御し所要の直流出力を得る、い
わゆるエネルギ−蓄積型のＤＣ−ＤＣコンバータであ
る。このＤＣ−ＤＣコンバータでは、トランジスタＴｒ
をスイッチング素子として用い、入力直流電圧Ｅｉを周
期Ｔパルス幅τのパルスでスイッチしてＬＣ平滑回路を
通すと、出力直流電圧Ｅｏが出力される。出力直流電圧
Ｅｏは、Ｅｏ＝τＥｉ／Ｔできまる。整流用のダイオ−
ドＤは、トランジスタがオフのときインダクタＬに蓄積
された電磁エネルギ−を平滑用のコンデンサＣに供給す
るためのものである。図１５では、インダクタＬは、等
価インダクタンスＬｉ、直流抵抗Ｒｄｃ、及び交流損失
に値する等価抵抗Ｒａｃを有するものとして等価回路で
示されている。

【００５５】図１５のＤＣ−ＤＣコンバータのインダク
タＬを流れる電流の直流成分の大きさをＩｄｃとし、交
流成分の実行値の大きさをＩａｃとすると、インダクタ
Ｌの損失Ｗ_iは、Ｗ_i＝Ｒｄｃ×(Iｄｃ)²＋Ｒａｃ×(Iａ
ｃ)²で表される。

【００５６】図1及び図２のインダクタＬでは、コイル
導体層１２の導体幅ｌ_wが３０μｍ以上１００μｍ以下
であり、インダクタＬを図１５のＤＣ−ＤＣコンバータ
のインダクタＬとして用いたときに、上述したインダク
タＬの損失Ｗ_Lを低減させることができ、ＤＣ−ＤＣコ
ンバータの高効率化に寄与する。

【００５７】また、コイル導体層１２の導体厚ｔ_coが、
インダクタに供給される交流信号の周波数ｆにおける表
皮厚δ＝√（ρ／πｆμ）の２倍より薄いと、前記コイ
ル導体層の交流損失の原因となる表皮効果の影響をなく
すことができる。

【００５８】本実施の形態では、入力直流電圧Ｅｉが、
トランジスタＴｒをスイッチング素子として用いて、周
期Ｔパルス幅τの矩形波信号(交流信号)に変換され、イ
ンダクタＬに入力される。また、トランジスタＴｒに替
えてパワーＭＯＳＦＥＴが用いられてもよい。本発明の
実施の形態である図１及び図２に示されたインダクタＬ
を、図１５のＤＣ−ＤＣコンバータのインダクタＬとし
て用いると、駆動周波数を１ＭＨｚ以上にした場合で
も、インダクタＬで発生する損失が抑制され小型かつ高
効率なＤＣ−ＤＣコンバータの構成が可能となる。

【００５９】なお、インダクタＬのインダクタンスは、
例えば、０．１μＨ〜２μＨであり、インダクタＬを流
れる電流の直流成分の大きさＩｄｃは２Ａ以下、ＤＣ−
ＤＣコンバータの出力電力は３Ｗ以下である。

【００６０】図1及び図２のインダクタＬは、図３〜図
５に示すＤＣ−ＤＣコンバータの回路に使用することも
できる。

【００６１】図３のＤＣ−ＤＣコンバータは、電流の形
でいったんインダクタＬにエネルギ−を蓄え、これを負
荷Ｒに放出する形態をとり、蓄積と放出の比を時比率と
してスイッチにより制御し所要の直流出力を得るエネル
ギ−蓄積型の昇圧型ＤＣ−ＤＣコンバータの１例であ
る。このＤＣ−ＤＣコンバータでは、トランジスタＴｒ
をスイッチとして用いる。また、トランジスタＴｒに替
えてパワーＭＯＳＦＥＴが用いられてもよい。スイッチ
をオンにしてインダクタＬに電流を流し、一定値に達し
たところで、スイッチをオフにすると、インダクタＬに
蓄えられたエネルギーはダイオードＤを通じてＣＲより
なる負荷回路に移り、昇圧された出力直流電圧Ｅｏが出
力される。

【００６２】入力直流電圧をＥｉ、スイッチのオン・オ
フ周期をＴ、スイッチのオフ時間をτとすると、出力直
流電圧Ｅｏは、Ｅｏ＝ＴＥｉ／τできまる。

【００６３】図４は、入力直流電圧Ｅｉをトランジスタ
Ｔ_r1及びＴ_r2でスイッチングさせて交流に変換し、さら
にトランスＴを介して前記交流を昇圧または降圧して２
次側に伝達した後、２次側で昇圧または降圧後の電圧
を、ダイオードＤ１，Ｄ２により整流するインバータ整
流型のＤＣ−ＤＣコンバータである。ダイオードＤ１，
Ｄ２により整流された電圧をインダクタＬおよびコンデ
ンサＣからなる平滑回路に供給する。そして前記平滑回
路では、ダイオードの出力を平滑して直流電圧Ｅｏを生
成するようになっている。また、トランジスタＴ_r1及び
Ｔ_r2に替えてパワーＭＯＳＦＥＴが用いられてもよい。

【００６４】図５は、図４のＤＣ−ＤＣコンバータの変
形である。図５では、トランスＴの１次側には回線用巻
き線Ｎ₁が設けられており、トランスＴの１次電流とし
て蓄えられたエネルギーは、ダイオードＤ３を通して入
力電源に回生される。

【００６５】図３から図５のインダクタＬもインダクタ
ンスＬｉ、直流抵抗損失Ｒｄｃ、及び交流抵抗損失Ｒａ
ｃを有する。図３から図５のＤＣ−ＤＣコンバータのイ
ンダクタＬを流れる電流の直流成分の大きさをＩｄｃと
し、交流成分の実行値の大きさをＩａｃとすると、イン
ダクタＬの損失Ｗ_iは、Ｗ_i＝Ｒｄｃ×(Iｄｃ)²＋Ｒａｃ
×(Iａｃ)²で表される。

【００６６】図1及び図２に示された、コイル導体層１
２の導体幅ｌ_wが３０μｍ以上１００μｍ以下であるイ
ンダクタＬを、図３から図４のＤＣ−ＤＣコンバータの
インダクタＬとして用いたときに、インダクタＬの損失
Ｗ_iを低減させることができ、ＤＣ−ＤＣコンバータの
損失を低減させることができる。

【００６７】本発明のインダクティブ素子を用いて図６
に示される積層型ＤＣ−ＤＣコンバータを形成すること
ができる。

【００６８】図６の積層型ＤＣ−ＤＣコンバータは、図
１５の一点鎖線２０で囲まれた領域内の回路が、基板２
１上に、一つの素子として一体に形成されているもので
ある。

【００６９】まず、基板２１上に銅などを用いて配線パ
ターン（図示せず）を形成し、図１５におけるダイオー
ドＤ、コンデンサＣ、トランジスタＴｒをこの配線パタ
ーンに接続する。さらに、トランジスタＴｒを制御し
て，入力直流電圧Ｅｉを周期Ｔパルス幅τの矩形波信号
(交流信号)に変換するときにパルスのパルス幅τを調節
するためのＰＷＭ（パルス幅変調）回路又はＰＦＭ（パ
ルス周波数変調）回路が組み込まれたコントロールＩＣ
２２もこの配線パターンに接続する。

【００７０】ダイオードＤ、コンデンサＣ、トランジス
タＴｒ及びコントロールＩＣ２２上に絶縁層２３を積層
する。絶縁層２３は、ポリイミドやレジスト等の有機絶
縁材料を使用して形成する。この場合、塗布形成により
絶縁層２３を基板２１上に形成することができる。また
絶縁膜２３は、ＳｉＯ₂、Ａｌ₂Ｏ₃等の無機絶縁材料に
よりスパッタ法によって形成されてもよい。

【００７１】次に，絶縁層２３上に磁性層２４をスパッ
タ法を用いて積層する。磁性層２４上には、絶縁層２５
を介してコイル層Ｃｏを形成する単層のコイル導体層２
６がパターン形成される。

【００７２】絶縁層２５には、ＳｉＯ₂、Ａｌ₂Ｏ₃等の
無機絶縁材料を使用することが好ましい。また絶縁層２
５は、ポリイミドやレジスト等の有機絶縁材料により形
成されてもよい。この場合、塗布形成により絶縁層２５
を磁性層２４上に形成することができる。また絶縁層２
５に有機絶縁材料を使用することで、コイル導体層２６
と磁性層２４間の磁気的絶縁性をより向上させることが
できるという利点もある。

【００７３】コイル導体層２６は、例えばスパイラル状
の平面型コイルであり、製法としては、絶縁層２５上に
レジスト層（図示しない）を形成した後、前記レジスト
層にコイル導体層２６のパターンをフォトリソグラフィ
により形成し、前記パターン内に銅等の電気導電性の高
い材質をメッキ形成することにより、コイル導体層２６
を形成することが可能である。

【００７４】なおコイル導体層２６は、銅の他に、銀、
金、アルミニウムあるいはこれらの合金などの良導電性
金属材料から成る。

【００７５】またコイル導体層２６の形状は、上記した
スパイラル形状に限らず、例えばミアンダ形状等であっ
てもよい。

【００７６】図６に示すように、コイル導体層２６の各
導体部のピッチ間には絶縁層２７が埋められ、さらに絶
縁層２７はコイル導体層２６上を覆っている。絶縁層２
７は、ＳｉＯ₂やＡｌ₂Ｏ₃等の無機絶縁材料により形成
されてもよいが、ポリイミドやレジスト等の有機絶縁材
料により形成される方がより好ましい。

【００７７】その理由は、コイル導体層２６の各導体部
の高さは非常に高いために、前記各導体部のピッチ間
を、例えば無機絶縁材料を用いてスパッタ法等で埋める
ことは非常に困難だからである。従ってポリイミド等の
有機絶縁材料を用いる方が、塗布形成によりコイル導体
層２６の各導体部のピッチ間を適切に埋めることが可能
であり、前記ピッチ間に例えば絶縁材料により埋められ
ない空洞部等の欠陥が生じる不具合は発生しにくくな
る。

【００７８】コイル導体層２６の巻き中心２６ａは、磁
性層２４の中央に開けられたスルーホール２４ａを通っ
て、前述した基板２１上の配線パターンに電気的に接続
されている。またコイル導体層２６の巻き外端２６ｂ
も、基板２１上の配線パターンに電気的に接続された状
態になっている。

【００７９】絶縁層２７上には、磁性層２８が例えばス
パッタ法や蒸着法等を用いて積層されている。磁性層２
８は全外周で磁性層２４と磁気的に接続されている。

【００８０】磁性層２４、絶縁層２５、コイル導体層２
６、絶縁層２７、磁性層２８によってインダクタＬが形
成されている。ダイオードＤ、コンデンサＣ、トランジ
スタＴｒ及びコントロールＩＣ２２とインダクタＬは、
基板２１上の配線パターンに接続されて図１５の一点鎖
線２０で囲まれた領域内の回路を構成している。さら
に、基板２１上の配線パターンには、図示しない入力端
子及び出力端子が接続されている。入力端子には入力直
流電圧Ｅｉが入力され、出力端子は負荷Ｒに接続されて
出力直流電圧Ｅｏを出力する。

【００８１】本発明では、コイル導体層２６の導体幅ｌ
_wを３０μｍ以上１００μｍ以下にすることにより、イ
ンダクタの直流損失及び交流損失を合わせた損失を低減
させることができる。

【００８２】また、コイル導体層２６の導体厚ｔ_coが、
インダクタに供給される交流信号の周波数ｆにおける表
皮厚δ＝√（ρ／πｆμ）の２倍より薄いと、コイル導
体層２６の交流損失の原因となる表皮効果の影響をなく
すことができる。ただし、ρはコイル導体層２６を形成
する材料の比抵抗、μはコイル導体層２６を形成する材
料の透磁率である。

【００８３】コイル導体層２６の材料として、銅を用い
ることができる。銅の比抵抗は、理論値でρ＝１．７８
μΩ・ｃｍであり、また銅の比透磁率μ＝１である。コ
イル導体層２６の材料が銅であり、駆動周波数が６ＭＨ
ｚのとき表皮厚δは、理論的には、δ＝３０．７μｍで
ある。

【００８４】ただし、実際に銅を用いてコイル導体層２
６を形成すると、コイル導体層２６の比抵抗は２μΩ・
ｃｍ程度となり、このとき、駆動周波数が６ＭＨｚのと
きの表皮厚δは、δ＝３２．６μｍ程度である。

【００８５】また、コイル導体層の材料として銀やアル
ミニウムを用いることもできるが、銀やアルミニウムの
比抵抗は、１．５〜２．５μΩ・ｃｍ程度となる。この
とき、駆動周波数が６ＭＨｚのときの表皮厚δは、δ＝
２８〜３７μｍ程度である。

【００８６】従って、コイル導体層２６の導体厚ｔ_coを
設定するときには、コイル導体層２６の導体厚ｔ_coを２
δ＝５０〜８０μｍ以下にすれば、表皮効果によるコイ
ル導体層２６の損失をなくすことができる。

【００８７】なお、インダクタＬのインダクタンスは、
例えば、０．１μＨ〜２μＨである。

【００８８】また、トランジスタＴｒに替えてパワーＭ
ＯＳＦＥＴが用いられてもよい。図６では、コイル導体
層２６の巻き数を６ターンとしている。この巻き数は、
４〜２０ターンにするのが適切である。

【００８９】磁性層２４及び磁性層２８は、実効透磁率
の高い高周波特性に優れた軟磁性膜で形成されることが
好ましく、例えば、特開平６−３１６７４８号公報に記
載されているＦｅ−Ｍ−Ｏ系軟磁性材料（但し、Ｍは、
Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｍｏ，Ｗ，Ａｌ，Ｓｉ，
Ｃｒ，Ｐ，Ｃ，Ｂ，Ｇａ，Ｇｅと希土類元素から選ばれ
る１種あるいは２種以上の元素）あるいは特開平１０−
２５５３０号公報に記載されているＣｏ−Ｆｅ−Ｅ−Ｏ
系軟磁性材料（但し、元素Ｅは、Ｔｉ，Ｚｒ，Ｈｆ，Ｎ
ｂ，Ｔａ，Ｍｏ，Ｗ，Ａｌ，Ｓｉ，Ｃｒ，Ｐ，Ｃ，Ｂ，
Ｇａ，Ｇｅと希土類元素から選ばれる１種または２種以
上の元素）や、Ｃｏ−Ｔａ−Ｈｆ、Ｃｏ−Ｔａ−Ｈｆ−
Ｐｄ、Ｃｏ−Ｚｒ−Ｎｂ、Ｃｏ−Ｚｒ−Ｔａ、あるいは
Ｃｏ−Ｈｆ−Ｎｂ等により形成される。

【００９０】なお本発明では、磁性層２４，２８を、例
えばマグネトロンスパッタ、ＲＦ２極スパッタ、ＲＦ３
極スパッタ、イオンビームスパッタ、対向ターゲット式
スパッタ等の既存するスパッタ装置を用いたスパッタ法
によって形成することができる。

【００９１】また本発明では、スパッタ法の他、蒸着法
やＭＢＥ（モレキュラー−ビーム−エピタキシー）法、
ＩＣＢ（イオン−クラスター−ビーム）法などの成膜プ
ロセスが使用可能である。

【００９２】なお、図６の積層型ＤＣ−ＤＣコンバータ
を、図１５の一点鎖線２０で囲まれた領域内の回路が、
基板２１上に、一つの素子として一体に形成されている
ものとして説明したが、同様にして、図３から図５に示
されたＤＣ−ＤＣコンバータが、基板上に一つの素子と
して一体に形成された積層型ＤＣ−ＤＣコンバータを形
成することもできる。

【００９３】図１及び図２では、コイル層Ｃｏが単層の
コイル導体層１２からなるインダクティブ素子を示した
が、本発明では、コイル層Ｃｏを複数層のコイル導体層
からなるものとしてもよい。

【００９４】図７は、本発明における他の実施の形態と
してのインダクタ（インダクティブ素子）を示す部分断
面図である。

【００９５】図７に示されるインダクタＬ１は、基板上
に第１の磁性層３１と、前記第１の磁性層３１の上に、
例えばＳｉＯ₂等の絶縁材料で形成された絶縁層３２を
介して形成されたコイル層Ｃｏと、このコイル層Ｃの上
に絶縁層３２を介して形成された第２の磁性層３３とを
有して構成されている。

【００９６】本実施の形態では、コイル層Ｃｏは、絶縁
層３２を介して互いに重なりあう位置で積層された２層
のコイル導体層３４及び３５が直列に接続されたもので
ある。ここで、コイル導体層３４及びコイル導体層３５
は、それぞれの巻き中心３４ａ、３５ａにおいて導電性
材料からなる接続部３６によって互いに接続されてい
る。

【００９７】なお、第１の磁性層３１及び第２の磁性層
３３は、図１に示されたインダクタＬの第１の磁性層１
１及び第２の磁性層１３と同じ材料、同じ製法によって
形成できる。また、コイル導体層３４及びコイル導体層
３５は、図１に示されたインダクタＬのコイル導体層１
２と同じ材料、同じ製法によって形成できる。

【００９８】また図８に示すコイル導体層３４の巻き外
端３４ｂ及びコイル導体層３５の巻き外端３５ｂは、取
り出し電極に電気的に接続された状態になっている。

【００９９】図７に示されるインダクタＬ１は直流信号
が重畳された交流信号が供給されるものである。

【０１００】図８はコイル導体層３４及び３５を示す平
面図である。コイル導体層３４及び３５は平面的に正方
形螺旋状に形成されている。

【０１０１】なお、図８では、コイル導体層３４及び３
５の平面構造を明確に示すために、コイル導体層３４及
び３５をずらして図示しているが、実際には、コイル導
体層３４及び３５は、図７に示されるように互いに重な
りあう位置に積層されている。また、図８では、コイル
導体層３４の中心部３４ａとコイル導体層３５の巻き中
心３５ａを接続する接続部３６を図示の都合上点線で示
している。

【０１０２】ここで、コイル導体層３５は、巻き端部３
５ｂから巻き中心３５ａに向って左巻きの螺旋状に形成
され、コイル導体層３４は、巻き中心３４ａから巻き端
部３４ｂに向って左巻きの螺旋状に形成されている。

【０１０３】従って、コイル導体層３５の巻き端部３５
ｂから電流Ｉが供給されると、電流Ｉは、コイル導体層
３５を巻き端部３５ｂから巻き中心３５ａに向って左巻
きに流れ、コイル導体層３４を巻き中心３４ａから巻き
端部３４ｂに向って左巻きに流れる。

【０１０４】このように、コイル導体層を螺旋形状に形
成したときには、上層と下層とで巻き方向を逆にするこ
とで、重なりあうコイル導体層３４及び３５に電流Ｉが
同じ向きに流れるようにできる。すると、図７に示され
るように、コイル導体層３４を流れる電流Ｉが発生する
磁界とコイル導体層３５を流れる電流Ｉが発生する磁界
とが重なりあい、コイル導体層３４及びコイル導体層３
５に鎖交する磁束Ｂが増加して、インダクタのインダク
タンスが大きくなる。

【０１０５】互いに重なりあう位置に積層されるコイル
導体層３４及び３５からなるコイル層Ｃｏを有するイン
ダクタＬ１は、コイル導体層３４及び３５と材料、導体
幅寸法、導体厚、巻き数が同じ単層のコイル導体層から
なるコイル層を有するインダクタに比べて、直流抵抗値
は２倍になるが、インダクタンスは約４倍になり、性能
係数Ｑを容易に向上させることができる。

【０１０６】また、本実施の形態のインダクタは、コイ
ル導体層３４及びコイル導体層３５を直列に接続してコ
イル層Ｃｏの全長を長くすることによって、インダクタ
ンスを大きくできるものでもあるが、コイル導体層３４
及びコイル導体層３５が絶縁層３２を介して積層された
構造を有しているので、インダクタの占有面積が増加す
ることがない。

【０１０７】すなわち、単層のコイル導体層からなるコ
イル層を有するインダクタに比べて、単位面積当りのイ
ンダクタンスを大きくすることができる。従って、同じ
インダクタンスのインダクタを形成するのであれば、イ
ンダクタの占有面積を小さくでき、インダクタをウェハ
上で薄膜形成プロセスによって形成するときに、ウェハ
一枚当りの生産数が増え、製造コストを低くすることが
可能になる。

【０１０８】本実施の形態でも、コイル導体層３４及び
コイル導体層３５の導体幅ｌ_w1及びｌ_W2を狭くすること
によって、コイル導体層３４及びコイル導体層３５に発
生する渦電流を減少させ、渦電流損失を低減できる。し
かし、コイル導体層３４及びコイル導体層３５の導体幅
ｌ_w1及びｌ_W2を狭くしすぎると、直流損失が大きくな
る。

【０１０９】本発明では、コイル導体層３４及びコイル
導体層３５の導体幅ｌ_w1及びｌ_W2を４０μｍ以上１００
μｍ以下にすることにより、インダクタの直流損失及び
交流損失を合わせた損失を抑制することができる。

【０１１０】また、コイル導体層３４の導体厚ｔ_co1及
びコイル導体層３５の導体厚ｔ_co2が、インダクタに供
給される交流信号の周波数ｆにおける表皮厚δ＝√（ρ
／πｆμ）の２倍より薄いと、コイル導体層１２の交流
損失の一因である表皮効果の影響をなくすことができ
る。ただし、ρはコイル導体層３４及び３５を形成する
材料の比抵抗、μはコイル導体層３４及び３５を形成す
る材料の透磁率である。

【０１１１】例えば、コイル導体層３４及び３５を銅、
銀またはアルミニウムを用いて形成するときには、コイ
ル導体層３４の導体厚ｔ_co1及びコイル導体層３５の導
体厚ｔ_co2を２δ＝５０〜８０μｍ以下にすれば、表皮
効果によるコイル導体層３４及び３５の損失をなくすこ
とができる。

【０１１２】なお、インダクタＬ１のインダクタンス
は、例えば、０．４μＨ〜８μＨである。

【０１１３】図７及び図８では、コイル導体層３４及び
３５の巻き数を６ターンとしている。この巻き数は、４
〜２０ターンにするのが適切である。

【０１１４】また、図７及び図８のインダクタＬ１は、
図１５に示されたＤＣ─ＤＣコンバータを構成するため
のインダクタＬとして用いることができる。

【０１１５】本発明の実施の形態である図７及び図８に
示されたインダクタＬ１を、図１５のＤＣ−ＤＣコンバ
ータのインダクタＬとして用いると、駆動周波数を１Ｍ
Ｈｚ以上にした場合でも、インダクタＬで発生する損失
が抑制され小型かつ高効率なＤＣ−ＤＣコンバータの構
成が可能となる。

【０１１６】さらに、図７及び図８のインダクタＬ１
は、図３〜図５に示すＤＣ−ＤＣコンバータの回路に使
用することもでき、図６に示される積層型ＤＣ−ＤＣコ
ンバータのインダクタＬの代りに用いることもできる。

【０１１７】また、図７及び図８では、コイル導体層３
４の導体幅寸法ｌ_W1とコイル導体層３５の導体幅寸法ｌ
_W2が等しく設定されていが、図９及び図１０のように、
コイル導体層３４の導体幅寸法ｌ_W1とコイル導体層３５
の導体幅寸法ｌ_W2が異っていてもよい。ただし、導体幅
寸法ｌ_W1と導体幅寸法ｌ_W2が等しくされている方が、コ
イル導体層３４及びコイル導体層３５に鎖交する磁束が
増加して、インダクタのインダクタンスが大きくなるの
で好ましい。

【０１１８】また、コイル導体層３４の導体厚ｌ_O1とコ
イル導体層３５の導体厚ｌ₀₂は等しく設定されてもよい
し、異ならされてもよい。

【０１１９】また、コイル導体層を３層以上積層して、
それぞれを互いに直列接続したコイル層を形成してもよ
い。

【０１２０】

【実施例】図１及び図２に示すインダクタＬを用いて、
図１５に示された降圧型ＤＣ−ＤＣコンバータを構成
し、コイル導体層１２の導体幅ｌ_wを変化させたときの
インダクタＬにおける損失を測定した。まず実験の諸条
件について以下に説明する。

【０１２１】インダクタＬを構成するコイル導体層の導
体間隔ｌ_sを２５μｍ、導体厚ｔ_coを４０μｍ、さらに
巻き数を６ターンで形成した。また磁性層間の間隔ｔ
_gapを７０μｍとした。

【０１２２】インダクタＬを構成するコイル導体層の導
体幅ｌ_wを、１０μｍ〜１５０μｍの間で変化させた。
また、降圧型ＤＣ−ＤＣコンバータの出力電力を０．５
Ｗとした。

【０１２３】まず、インダクタＬの直流抵抗Ｒｄｃを測
定する。次に、インダクタＬの直流抵抗Ｒｄｃと交流抵
抗Ｒａｃの和Ｒ_Lの値（＝Ｒｄｃ＋Ｒａｃ）をインピー
ダンスメータを用いて測定し、Ｒ_Lの値から直流抵抗Ｒ
ｄｃの値を差し引いて交流抵抗Ｒａｃの値を求めた。

【０１２４】さらに、インダクタＬを流れる電流の直流
成分の大きさをＩｄｃとし、交流成分の実行値Ｉａｃを
オシロスコープなどで測定し、インダクタＬの損失Ｗ_i
＝Ｒｄｃ×(Iｄｃ)²＋Ｒａｃ×(Iａｃ)²を実験的に求め
た。さらに、インダクタＬの損失とインダクタＬの電力
Ｗとの比Ｗ_i／Ｗを計算した値をプロットした。

【０１２５】また、インダクタＬに入力されるパルス
（交流信号）の周波数を、１ＭＨｚ、３ＭＨｚ、４ＭＨ
ｚ、５ＭＨｚ、６ＭＨｚとした。図１１及び図１２に結
果を示す。図１２は、図１１のグラフからインダクタＬ
に入力されるパルス（交流信号）の周波数が、３ＭＨ
ｚ、４ＭＨｚ、５ＭＨｚ、６ＭＨｚの場合の結果を抽出
して見やすくしたものであり、データの値は図１１と同
じである。

【０１２６】図１１及び図１２から、コイル導体層１２
の導体幅ｌ_wを３０μｍ以上１００μｍ以下にすること
により、インダクタの直流損失及び交流損失を合わせた
損失を約２０％以下に低減させることができることがわ
かる。

【０１２７】また、特にＤＣ−ＤＣコンバータの駆動周
波数が３ＭＨｚ以上のとき、コイル導体層１２の導体幅
ｌ_wを３０μｍ以上１００μｍ以下にすることにより、
インダクタの直流損失及び交流損失を合わせた損失を５
％以下にできることがわかる。図１２から、ＤＣ−ＤＣ
コンバータの駆動周波数が３ＭＨｚ以上のとき、コイル
導体層１２の導体幅ｌ_wが３０μｍ以上１００μｍ以下
である範囲において、インダクタＬの損失は、ＤＣ−Ｄ
Ｃコンバータの駆動周波数に関係なく、最小値にほぼ等
しいほとんど一定の値を示すことがわかる。

【０１２８】図１３は、図１１及び図１２に示されたイ
ンダクタＬの損失Ｗ_iから直流損失Ｗ_id＝Ｒｄｃ×(Iｄ
ｃ)₂と交流損失Ｗ_ia＝Ｒａｃ×(Iａｃ)²を分離して示し
たグラフである。

【０１２９】図１３から、直流損失Ｗ_idは、コイル導体
層１２の導体幅ｌ_wが細くなると大きくなり、広くなる
と小さくなることがわかる。

【０１３０】また、交流損失Ｗ_iaは、コイル導体層１２
の導体幅ｌ_wが細くなると小さくなり、太くなると大き
くなることがわかる。コイル導体層１２の導体幅ｌ_wを
変化させたとき、インダクタＬに入力される矩形波信号
の周波数が、３ＭＨｚ、４ＭＨｚ、５ＭＨｚ、６ＭＨｚ
いずれの場合でも、交流損失Ｗ_iaはほぼ同じ値を示す。

【０１３１】直流損失Ｗ_idのグラフと交流損失Ｗ_iaのグ
ラフを重ね合わせると、コイル導体層１２の導体幅ｌ_w
が３０μｍ以上１００μｍ以下である範囲において、イ
ンダクタＬの損失が、ＤＣ−ＤＣコンバータの駆動周波
数に関係なく最小値にほぼ等しいほとんど一定の値を示
す図１２のグラフが得られる。

【０１３２】また、コイル導体層１２の導体厚ｔ_coが、
インダクタに供給される交流信号の周波数ｆにおける表
皮厚δ＝√（ρ／πｆμ）の２倍より薄いと、コイル導
体層１２の交流損失の原因となる表皮効果の影響をなく
すことができる。ただし、ρはコイル導体層１２を形成
する材料の比抵抗、μはコイル導体層１２を形成する材
料の透磁率である。

【０１３３】コイル導体層１２の材料として、銅を用い
ることができる。銅の比抵抗は、理論値でρ＝１．７８
μΩ・ｃｍであり、また銅の比透磁率μ＝１である。コ
イル導体層１２の材料が銅であり、駆動周波数が６ＭＨ
ｚのとき表皮厚δは、理論的には、δ＝３０．７μｍで
ある。

【０１３４】ただし、実際に銅を用いてコイル導体層１
２を形成すると、コイル導体層１２の比抵抗は２μΩ・
ｃｍ程度となり、このとき、駆動周波数が６ＭＨｚのと
きの表皮厚δは、δ＝３２．６μｍ程度である。

【０１３５】また、コイル導体層の材料として銀やアル
ミニウムを用いることもできるが、銀やアルミニウムの
比抵抗は、１．５〜２．５μΩ・ｃｍ程度となる。この
とき、駆動周波数が６ＭＨｚのときの表皮厚δは、δ＝
２８〜３７μｍ程度である。

【０１３６】従って、コイル導体層１２の導体厚ｔ_coを
設定するときには、コイル導体層１２の導体厚ｔ_coを２
δ＝５０〜８０μｍ以下にすれば、表皮効果によるコイ
ル導体層１２の損失をなくすことができる。

【０１３７】本実施例では、コイル導体層の導体厚ｔ_co
をｔ_co＝４０μｍとしているので、ＤＣ−ＤＣコンバー
タの駆動周波数が１ＭＨｚ、３ＭＨｚ、４ＭＨｚ、５Ｍ
Ｈｚ、６ＭＨｚいずれの場合でも、表皮効果によるコイ
ル導体層１２の損失はない。

【０１３８】従って、図１３で示されたインダクタＬの
交流損失Ｗ_iaは、おもに磁性層１１、１３における損失
とコイル導体層１２における渦電流損失からなる。

【０１３９】次に、図７及び図８に示すインダクタＬ１
を用いて、図１５に示された降圧型ＤＣ−ＤＣコンバー
タを構成し、コイル導体層３４の導体幅ｌ_w1及びコイル
導体層３５の導体幅ｌ_w2を変化させたときのインダクタ
Ｌ１における損失を測定した。まず実験の諸条件につい
て以下に説明する。

【０１４０】インダクタＬ１を構成するコイル導体層３
４及びコイル導体層３５の導体間隔ｌ_s1及びｌ_s2をｌ_s1
＝ｌ_s2＝２５μｍ、導体厚ｔ_co1及びｔ_co2をｔ_co1＝ｔ
_co2＝４０μｍ、さらに巻き数を４ターンで形成した。
また磁性層間の間隔ｔ_gapを１５μｍとした。

【０１４１】インダクタＬ１を構成するコイル導体層３
４及びコイル導体層３５の導体幅ｌ _w1及びｌ_w2を、２０
μｍ〜１２０μｍの間で変化させた。なお、導体幅ｌ_w1
＝ｌ _w2とした。また、降圧型ＤＣ−ＤＣコンバータの出
力電力を０．５Ｗとした。

【０１４２】また、インダクタＬ１に入力されるパルス
（交流信号）の周波数を、１ＭＨｚ、２ＭＨｚ、３ＭＨ
ｚ、４ＭＨｚ、５ＭＨｚとした。

【０１４３】図１４に結果を示す。図１４から、コイル
導体層３４及びコイル導体層３５の導体幅ｌ_w1及びｌ_w2
を４０μｍ以上１００μｍ以下にすることにより、イン
ダクタＬ１の直流損失及び交流損失を合わせた損失を約
１０％以下に低減させることができることがわかる。

【０１４４】また、特にＤＣ−ＤＣコンバータの駆動周
波数が２ＭＨｚ以上のとき、導体幅ｌ_w1及びｌ_w2を４０
μｍ以上１００μｍ以下にすることにより、インダクタ
Ｌ１の直流損失及び交流損失を合わせた損失を６％以下
にできることがわかる。

【０１４５】図１４から、ＤＣ−ＤＣコンバータの駆動
周波数が２ＭＨｚ以上のとき、導体幅ｌ_w1及びｌ_w2が４
０μｍ以上１００μｍ以下である範囲において、インダ
クタＬ１の損失は、ＤＣ−ＤＣコンバータの駆動周波数
に関係なく、最小値にほぼ等しいほとんど一定の値を示
すことがわかる。

【０１４６】また、駆動周波数が１ＭＨｚのときは、導
体幅ｌ_w1及びｌ_w2が４０μｍ以上８０μｍ以下の範囲に
あるとき、インダクタＬ１の直流損失及び交流損失を合
わせた損失を６％以下にできることがわかる。駆動周波
数が１ＭＨｚのとき、導体幅ｌ_w1及びｌ_w2が４０μｍ以
上８０μｍ以下である範囲において、インダクタＬ１の
損失は最小値にほぼ等しいほとんど一定の値を示すこと
がわかる。

【０１４７】本実施例でも、コイル導体層３４及びコイ
ル導体層３５の導体厚ｔ_co1及びｔ_c _o2をｔ_co1＝ｔ_co2＝
４０μｍとしているので、ＤＣ−ＤＣコンバータの駆動
周波数が１ＭＨｚ、２ＭＨｚ、３ＭＨｚ、４ＭＨｚ、５
ＭＨｚいずれの場合でも、表皮効果によるコイル導体層
３４及びコイル導体層３５の損失はない。

【０１４８】従って、インダクタＬ１の交流損失は、お
もに磁性層３１、３３における損失とコイル導体層３４
及びコイル導体層３５における渦電流損失からなる。

【０１４９】以上、本発明の実施の形態及び実施例とし
て薄膜インダクタについて詳述したが、本発明はコイル
導体層に１次コイルと２次コイルの機能を有する導体を
備えた薄膜トランスのような他の薄膜磁気素子について
も適用できる。

【０１５０】

【発明の効果】以上、詳細に説明した本発明によれば、
コイル層の上及び／又は下に絶縁層を介して少なくとも
一つの磁性層が形成されて成るインダクティブ素子の、
前記コイル層を形成する前記コイル導体層の導体幅を３
０μｍ以上１００μｍ以下にすることにより、インダク
ティブ素子の直流損失及び交流損失を合わせた損失を低
減させることができる。

【０１５１】また、本発明では、少なくともトランジス
タ或いはパワーＭＯＳＦＥＴなどのスイッチング素子
と、整流用のダイオードと、エネルギ─蓄積用のインダ
クティブ素子と、平滑用のコンデンサを有するＤＣ─Ｄ
Ｃコンバータにおいて、前記インダクティブ素子を、コ
イル層の上及び／又は下に絶縁層を介して少なくとも一
つの磁性層が形成されて成り、前記コイル層を形成する
コイル導体層の導体幅が３０μｍ以上１００μｍ以下で
あるものとすることにより、インダクティブ素子の直流
損失及び交流損失を合わせた損失を低減させることがで
き、ＤＣ−ＤＣコンバータ全体の損失を低減できる。

【０１５２】なお、本発明では、前記コイル層を直列に
接続された複数層のコイル導体層からなるものとし、前
記重なりあうコイル導体層に電流を同じ向きに流すこと
により、各コイル導体層を流れる電流が発生する磁界が
重なりあい、それぞれのコイル導体層に鎖交する磁束が
増加して、インダクティブ素子のインダクタンスを大き
くすることができる。前記コイル層を、複数層のコイル
導体層を直列に接続したものとしたときには、前記コイ
ル導体層の導体幅を４０μｍ以上１００μｍ以下にする
ことにより、インダクティブ素子の直流損失及び交流損
失を合わせた損失を抑制することができる。

【図面の簡単な説明】

【図１】本発明におけるインダクタ（インダクティブ素
子）の構造を示す断面図、

【図２】図１のインダクタのコイル層の平面図、

【図３】昇圧型のＤＣ−ＤＣコンバータを示す回路図、

【図４】プッシュプルＤＣ−ＤＣコンバータを示す回路
図、

【図５】フォワードＤＣ−ＤＣコンバータを示す回路
図、

【図６】本発明の実施の形態として積層型ＤＣ−ＤＣコ
ンバータを示す断面図、

【図７】本発明における他の実施の形態のインダクタ
（インダクティブ素子）の構造を示す断面図、

【図８】図７のインダクタのコイル層の平面図、

【図９】本発明のインダクタのコイル導体層の積層構造
の一例を示す部分断面図、

【図１０】本発明のインダクタのコイル導体層の積層構
造の一例を示す部分断面図、

【図１１】降圧型ＤＣ−ＤＣコンバータの、インダクタ
のコイル層の導体幅とインダクタの損失との関係を示す
グラフ、

【図１２】降圧型ＤＣ−ＤＣコンバータの、インダクタ
のコイル層の導体幅とインダクタの損失との関係を示す
グラフ、

【図１３】降圧型ＤＣ−ＤＣコンバータの、インダクタ
のコイル層の導体幅と、インダクタの直流損失及び交流
損失との関係を示すグラフ、

【図１４】降圧型ＤＣ−ＤＣコンバータの、インダクタ
のコイル層の導体幅とインダクタの損失との関係を示す
グラフ、

【図１５】降圧型ＤＣ−ＤＣコンバータを示す回路図、

【符号の説明】

１１、１３磁性層Ａ渡り磁束Ｂ渦電流Ｃコイル層Ｌインダクタ

Claims

【特許請求の範囲】

【請求項１】コイル層の上及び／又は下に絶縁層を介
して少なくとも一つの磁性層が形成されて成るインダク
ティブ素子において、前記コイル層を形成するコイル導
体層の導体幅が３０μｍ以上１００μｍ以下であり、直
流信号が重畳された交流信号が供給されることを特徴と
するインダクティブ素子。
【請求項２】前記交流信号の周波数ｆが１ＭＨｚ以上
である請求項１に記載のインダクティブ素子。
【請求項３】前記交流信号の周波数ｆが３ＭＨｚ以上
である請求項１に記載のインダクティブ素子。
【請求項４】前記コイル層が単層のコイル導体層から成
る請求項１ないし３のいずれかに記載のインダクティブ
素子。
【請求項５】コイル層の上及び／又は下に絶縁層を介
して少なくとも一つの磁性層が形成されて成るインダク
ティブ素子において、前記コイル層は、絶縁層を介して
互いに重なりあうように積層された複数層のコイル導体
層が直列に接続されたものであり、前記重なりあうコイ
ル導体層に電流が同じ向きに流れ、かつ各コイル導体層
の導体幅が４０μｍ以上１００μｍ以下であり、直流信
号が重畳された交流信号が供給されることを特徴とする
インダクティブ素子。
【請求項６】前記コイル導体層の導体厚が、前記交流
信号の周波数ｆにおける表皮厚δ＝√（ρ／πｆμ）の
２倍より薄い請求項１ないし５のいずれかに記載のイン
ダクティブ素子、ただし、ρは前記コイル導体層を形成する材料の比抵
抗、μは前記コイル導体層を形成する材料の透磁率であ
る。
【請求項７】インダクタンスが０．１μＨ〜２μＨで
ある請求項１ないし６のいずれかに記載のインダクティ
ブ素子。
【請求項８】少なくとも、トランジスタなどのスイッ
チング素子と、整流用のダイオードと、エネルギ─蓄積
用のインダクティブ素子と、平滑用のコンデンサを有す
るＤＣ─ＤＣコンバータにおいて、前記インダクティブ
素子は、コイル層の上及び／又は下に絶縁層を介して少
なくとも一つの磁性層が形成されて成り、前記コイル層
を形成するコイル導体層の導体幅が３０μｍ以上１００
μｍ以下であることを特徴とするＤＣ−ＤＣコンバー
タ。
【請求項９】前記インダクティブ素子に供給される交
流信号の周波数が１ＭＨｚ以上である請求項８に記載の
ＤＣ−ＤＣコンバータ。
【請求項１０】前記インダクティブ素子に供給される
交流信号の周波数が３ＭＨｚ以上である請求項８に記載
のＤＣ−ＤＣコンバータ。
【請求項１１】前記コイル層が単層のコイル導体層から
成る請求項８ないし１０のいずれかに記載のＤＣ−ＤＣ
コンバータ。
【請求項１２】少なくとも、トランジスタなどのスイ
ッチング素子と、整流用のダイオードと、エネルギ─蓄
積用のインダクティブ素子と、平滑用のコンデンサを有
するＤＣ─ＤＣコンバータにおいて、前記インダクティ
ブ素子は、コイル層の上及び／又は下に絶縁層を介して
少なくとも一つの磁性層が形成されて成り、前記コイル
層は絶縁層を介して互いに重なりあうように積層された
複数層のコイル導体層が直列に接続されたものであり、
前記重なりあうコイル導体層に電流が同じ向きに流れ、
かつ各コイル導体層の導体幅が４０μｍ以上１００μｍ
以下であることを特徴とするＤＣ−ＤＣコンバータ。
【請求項１３】前記インダクティブ素子の前記コイル
導体層の導体厚が、前記交流信号の周波数がｆのときの
表皮厚δ＝√（ρ／πｆμ）の２倍より薄い請求項８な
いし１２のいずれかに記載のＤＣ−ＤＣコンバータ、ただし、ρは前記コイル導体層を形成する材料の比抵
抗、μは前記コイル導体層を形成する材料の透磁率であ
る。
【請求項１４】前記インダクティブ素子のインダクタ
ンスが０．１μＨ〜２μＨである請求項８ないし１３の
いずれかに記載のＤＣ−ＤＣコンバータ。
【請求項１５】基板上に形成された配線パターン上に
ダイオード、コンデンサ、スイッチング素子などの素子
が接続され、前記ダイオード、前記コンデンサ、前記ス
イッチング素子などの上層或いは同一基板上に、絶縁層
を介して、前記インダクティブ素子が実装されている請
求項８ないし１４のいずれかに記載のＤＣ−ＤＣコンバ
ータ。