JP2001312480A - Multiprocessor system - Google Patents
Multiprocessor systemInfo
- Publication number
- JP2001312480A JP2001312480A JP2000132177A JP2000132177A JP2001312480A JP 2001312480 A JP2001312480 A JP 2001312480A JP 2000132177 A JP2000132177 A JP 2000132177A JP 2000132177 A JP2000132177 A JP 2000132177A JP 2001312480 A JP2001312480 A JP 2001312480A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- multiprocessor system
- processors
- processor
- signal processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Multi Processors (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、マルチプロセッサ
を用いた多チャンネル通信技術に係り、特に適切なプロ
グラムをダウンロードすることにより、所望の種々のジ
ョブを実行する際に同一ハードウェアを用いて柔軟に対
応することができるようになるマルチプロセッサシステ
ムに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multi-channel communication technology using a multiprocessor, and more particularly, to downloading a suitable program to execute various desired jobs using the same hardware. The present invention relates to a multiprocessor system capable of responding to
【０００２】[0002]
【従来の技術】従来から、マルチプロセッサシステムを
構成する場合の問題点の１つとして、プロセッサ間通信
やデータ転送の性能と経済性とのトレードオフが挙げら
れる。すなわち、プロセッサ間通信やデータ転送の性能
を高めるためには、通信ネットワークが複雑化し、コス
トの上昇をもたらす。また、逆に、コストを抑えるため
には、プロセッサ間通信やデータ転送の性能が悪くなっ
てしまう。2. Description of the Related Art Conventionally, as one of the problems in configuring a multiprocessor system, there is a trade-off between performance and economy of communication between processors and data transfer. That is, in order to improve the performance of inter-processor communication and data transfer, the communication network becomes complicated and the cost increases. Conversely, in order to reduce costs, the performance of inter-processor communication and data transfer deteriorates.
【０００３】前者の例として、全てのプロセッサが１対
１の専用バスで結合された完全結合ネットワークでは、
データ転送は高速であるが、プロセッサ数Ｎに対して、
通信ネットワークは、Ｏ（Ｎ2）の規模となり、コスト
の上昇をもたらす。また、後者の例では、通信ネットワ
ークとして共有バスを用いた場合、コストは低くなる
が、データ転送の幅が小さくなり、通信性能は悪くな
る。As an example of the former, in a fully-connected network in which all processors are connected by a one-to-one dedicated bus,
Data transfer is fast, but for the number of processors N,
The communication network will be O (N 2 ) in size, leading to increased costs. In the latter example, when a shared bus is used as the communication network, the cost is reduced, but the data transfer width is reduced, and the communication performance is deteriorated.
【０００４】このため、例えば、通信性能を比較的高く
保ったまま、コストを抑えるための１つのアプローチと
して、ＶＬＳＩ製造技術を利用して、プロセッサ間通信
に係わる全ての機能を単一のＶＬＳＩチップとして製造
することや、通信機能をプロセッサと同一のＶＬＳＩチ
ップ上に製造する試みがある。[0004] For this reason, for example, as one approach for suppressing costs while maintaining relatively high communication performance, all functions relating to inter-processor communication are performed by using a VLSI manufacturing technology by using a single VLSI chip. And an attempt to manufacture the communication function on the same VLSI chip as the processor.
【０００５】しかし、従来においては、分散メモリを有
するＭＩＭＤ（ｍｕｌｔｉｐｌｅｉｎｓｔｒｕｃｔｉｏ
ｎ ｍｕｌｔｉｐｌｅ ｄａｔａ ｓｔｒｅａｍ）型マ
ルチプロセッサシステムにおいて、ＶＬＳＩ製造技術に
よる通信機能の実現性を考慮して、コスト性能比の高い
アーキテクチャの提案がなされていなかった。However, conventionally, a multiple-instruction (MIMD) having a distributed memory is used.
In an n multiple data stream type multiprocessor system, an architecture with a high cost performance ratio has not been proposed in consideration of the feasibility of a communication function by VLSI manufacturing technology.
【０００６】これらの技術に関係すると思われる従来技
術の一例を挙げれば、例えば、特開昭６２−１８８５０
号公報で提案されている「リングネットワークの同報通
信制御方式」または特開平４−１５６６５５号公報で提
案されている「プロセッサ間通信方式」がある。これら
の通信制御方式または通信方式においては、リング状に
接続された通信ネットワークを介したデータ転送に専用
の小容量のデータバッファを用いる。このため、通信相
手のノードの状態によっては、データ転送を開始するこ
とができなかったり、また、通信相手となるノードの状
態をあらかじめ知っておくことが必要となり、ノード状
態に関するデータ転送のために、余分な通信トラフィッ
クが増えたり、ノード状態を監視するための専用の信号
線が必要となるなどの問題があった。An example of the prior art which is considered to be related to these technologies is described in, for example, Japanese Patent Application Laid-Open No. 62-18850.
There is a "broadcast control system of a ring network" proposed in Japanese Patent Application Laid-Open No. HEI 5-156655 or an "inter-processor communication system" proposed in Japanese Patent Application Laid-Open No. 4-156655. In these communication control systems or communication systems, a dedicated small-capacity data buffer is used for data transfer via a communication network connected in a ring. Therefore, depending on the state of the communication partner node, data transfer cannot be started, or it is necessary to know the state of the communication partner node in advance. However, there has been a problem that extra communication traffic increases and a dedicated signal line for monitoring a node state is required.
【０００７】また、別の一例を挙げれば、特開昭６２−
１４５３４８号公報で提案されている「識別番号設定方
式」が挙げられるが、この識別番号設定方式では、演算
回路や信号線の専用化が避けられず、非常に多くの数の
プロセッサエレメントから成るマルチプロセッサシステ
ムを構成する上での経済性が損なわれる。Another example is described in Japanese Patent Application Laid-Open No. 62-1987.
Japanese Patent No. 145348 proposes an “identification number setting method”. However, in this identification number setting method, the exclusive use of an arithmetic circuit and a signal line is unavoidable, and a multi-element including a very large number of processor elements is required. The economy in configuring the processor system is impaired.
【０００８】上記問題点を解決することを目的とする従
来技術としては、例えば、特開平９−９１２６２号公報
に記載のものがある。すなわち、当該従来技術は、リン
グバス形状の通信機能をプロセッサエレメントを構成す
るＶＬＳＩチップの中に埋め込むことにより、分散メモ
リ型マルチプロセッサシステムを構築する場合におい
て、高い通信性能と低コスト性を実現するシステムアー
キテクチャおよびＶＬＳＩチップアーキテクチャを提供
することを目的とするものであって、プロセッサエレメ
ントを有する複数のノードがリングバス形式の通信ネッ
トワークを介して接続され、マスター・スレーブ形式で
ノード間のデータ通信を行い、各ノードのプロセッサエ
レメントにおいてデータ処理を行うマルチプロセッサシ
ステムにおいて、各々のプロセッサエレメントが、各ノ
ード毎に設けられるノードＩＤを設定するノードＩＤレ
ジスタと、各ノード毎に設けられるノードＩＤが設定さ
れたか否かを示すＩＤ設定フラグを格納するＩＤ設定フ
ラグレジスタと、当該ＩＤ設定フラグをシステムのリセ
ット時にリセットするリセット手段と、マスターノード
とスレーブノードとの区別を設定するノード種別設定手
段と、ノード種別設定手段がマスターノードに設定され
た場合に、それぞれに異なるノードＩＤを設定するノー
ドＩＤ設定命令を発行する命令発行手段と、ノード種別
設定手段がスレーブノードに設定された場合に、ＩＤ設
定フラグがリセットされている場合に、ノードＩＤ設定
命令に付加されているノードＩＤをノードＩＤレジスタ
に設定し、ＩＤ設定フラグをセットし、ノードＩＤ設定
命令を下流のノードに伝えない制御処理を行い、ＩＤ設
定フラグが設定されている場合には、ノードＩＤ設定命
令を下流のノードに伝える制御処理を行う制御手段とを
備えたマルチプロセッサシステムである。As a prior art for solving the above problems, there is, for example, one disclosed in Japanese Patent Application Laid-Open No. 9-91262. In other words, the related art realizes high communication performance and low cost in the case of constructing a distributed memory type multiprocessor system by embedding a communication function of a ring bus shape in a VLSI chip constituting a processor element. It is an object to provide a system architecture and a VLSI chip architecture, in which a plurality of nodes having processor elements are connected via a ring bus type communication network, and perform data communication between nodes in a master / slave type. In a multiprocessor system in which a processor element of each node performs data processing, each processor element includes a node ID register for setting a node ID provided for each node, and a node ID provided for each node. ID setting flag register for storing an ID setting flag indicating whether D has been set, reset means for resetting the ID setting flag when the system is reset, and node type setting for setting a distinction between a master node and a slave node Means, a command issuing means for issuing a node ID setting command for setting different node IDs when the node type setting means is set to the master node, and an instruction issuing means for issuing a node type setting means for the slave node. When the ID setting flag is reset, the node ID added to the node ID setting instruction is set in the node ID register, the ID setting flag is set, and the node ID setting instruction is not transmitted to the downstream node. When the ID setting flag is set, a node ID setting instruction is issued. It is a multi-processor system comprising a control means for performing control processing for transmitting a node of the flow.
【０００９】このようなマルチプロセッサシステムによ
れば、リングバス形状の通信ネットワークを有し、マス
ター／スレーブ方式でデータ通信を行うマルチプロセッ
サシステムを構成する場合に、各ノード毎にノードＩＤ
設定用のレジスタと、ノードＩＤ設定ビットと、ノード
ＩＤ設定用の命令の一連の処理機構とを備えることによ
り、専用の演算回路や信号線を必要としないで、効率的
に、マルチプロセッサシステムの各ノードに対するノー
ドＩＤの設定方法が可能となるといった効果が開示され
ている。According to such a multiprocessor system, when a multiprocessor system having a communication network in the form of a ring bus and performing data communication in a master / slave system is configured, a node ID is assigned to each node.
By providing a setting register, a node ID setting bit, and a series of processing mechanisms for a node ID setting instruction, a multiprocessor system can be efficiently configured without a dedicated arithmetic circuit or signal line. There is disclosed an effect that a method of setting a node ID for each node becomes possible.
【００１０】[0010]
【発明が解決しようとする課題】しかしながら、従来技
術には、所望の種々のジョブを実行しようする場合にプ
ログラムを入れ替えるだけでは不十分であり、ハードウ
ェアも当該ジョブに対応させて変更するかまたは入れ替
える必要があるという問題点があった。However, in the prior art, it is not sufficient to simply replace the programs when executing various desired jobs, and it is necessary to change the hardware in correspondence with the jobs or There was a problem that it needed to be replaced.
【００１１】本発明は斯かる問題点を鑑みてなされたも
のであり、その目的とするところは、適切なプログラム
をダウンロードすることにより、所望の種々のジョブを
実行する際に同一ハードウェアを用いて柔軟に対応する
ことができるようになるマルチプロセッサシステムを提
供する点にある。The present invention has been made in view of such a problem, and an object of the present invention is to download the appropriate program to use the same hardware when executing various desired jobs. Another object of the present invention is to provide a multiprocessor system that can flexibly cope with the problem.
【００１２】[0012]
【課題を解決するための手段】請求項１に記載の発明の
要旨は、リング接続形態の信号処理プロセッサ間の通信
を行う第１通信手段と、前記信号処理プロセッサのそれ
ぞれの入出力を行う第２通信手段とを有し、前記第１通
信手段は、前記信号処理プロセッサでの処理内容を決定
するとともに、前記信号処理プロセッサで使用されるプ
ログラムのダウンロードを行う少なくとも１個以上のホ
ストプロセッサと、隣接する前記信号処理プロセッサ間
を接続する第１の共有メモリと、前記ホストプロセッサ
と各前記信号処理プロセッサ間を接続する第２の共有メ
モリを備え、前記第２通信手段は、入力端から入力され
た信号を適切な前記信号処理プロセッサに分配する分配
器と、前記信号処理プロセッサから出力されるデータを
多重化する機能を有する多重化手段を備えていることを
特徴とするマルチプロセッサシステムに存する。また、
請求項２に記載の発明の要旨は、前記信号処理プロセッ
サのそれぞれは、機能的に同じ処理能力、ハードウェア
構成、および入出力機能を具備しており対等な関係にあ
ることを特徴とする請求項１に記載のマルチプロセッサ
システムに存する。また、請求項３に記載の発明の要旨
は、前記信号処理プロセッサにおける信号処理機能とし
て、変復調処理を含むことを特徴とする請求項１に記載
のマルチプロセッサシステムに存する。また、請求項４
に記載の発明の要旨は、前記信号処理プロセッサ間を前
記第１の共有メモリで接続し、前記信号処理プロセッサ
のそれぞれでマルチプロセッサ動作を行った時に中間デ
ータの受け渡しを前記第１の共有メモリを介して実行す
るように構成されていることを特徴とする請求項１に記
載のマルチプロセッサシステムに存する。また、請求項
５に記載の発明の要旨は、前記信号処理プロセッサの処
理すべき信号は入力端より入力され、適当な前記信号処
理プロセッサに前記分配器より分配されるように構成さ
れていることを特徴とする請求項１に記載のマルチプロ
セッサシステムに存する。また、請求項６に記載の発明
の要旨は、前記信号処理プロセッサで処理された信号は
前記多重化手段に出力され、前記多重化手段において多
重化されて出力端より出力されるように構成されている
ことを特徴とする請求項１に記載のマルチプロセッサシ
ステムに存する。また、請求項７に記載の発明の要旨
は、前記分配器は入力端から入力されたＡＴＭセルのヘ
ッダ部を基に分配先を求めて当該ＡＴＭセルを適切な前
記信号処理プロセッサに分配するように構成されている
ことを特徴とする請求項１に記載のマルチプロセッサシ
ステムに存する。また、請求項８に記載の発明の要旨
は、前記ホストプロセッサまたは前記信号処理プロセッ
サから前記分配器に適切に設定を行って、前記ＡＴＭセ
ルを適切な前記信号処理プロセッサに分配するように構
成されていることを特徴とする請求項１に記載のマルチ
プロセッサシステムに存する。また、請求項９に記載の
発明の要旨は、前記多重化手段は、前記信号処理プロセ
ッサから出力される前記ＡＴＭセルを多重化する際に、
各前記信号処理プロセッサから出力される前記ＡＴＭセ
ルに対して排他制御を行うことを特徴とする請求項７ま
たは８に記載のマルチプロセッサシステムに存する。The gist of the present invention is as follows. First communication means for performing communication between signal processors in a ring connection form, and second communication means for performing input and output of each of the signal processors. 2 communication means, wherein the first communication means determines the processing content of the signal processor, and downloads a program used by the signal processor, and at least one or more host processors; A first shared memory that connects the adjacent signal processors; and a second shared memory that connects the host processor and each of the signal processors. The second communication unit receives an input from an input terminal. And a function of multiplexing data output from the signal processor. That it comprises a multiplexing means for existing in multiprocessor system according to claim. Also,
The gist of the invention described in claim 2 is that each of the signal processing processors has a functionally equivalent processing capability, a hardware configuration, and an input / output function and has an equal relationship. Item 1. The multiprocessor system according to item 1. The gist of the invention according to claim 3 resides in a multiprocessor system according to claim 1, wherein the signal processing function of the signal processor includes a modulation / demodulation process. Claim 4
The gist of the invention described in is that the signal processors are connected by the first shared memory, and when the multiprocessor operation is performed in each of the signal processors, the transfer of intermediate data is performed by the first shared memory. The multiprocessor system according to claim 1, wherein the multiprocessor system is configured to execute the program through a multiprocessor system. According to another aspect of the present invention, a signal to be processed by the signal processor is input from an input terminal and is distributed to an appropriate signal processor by the distributor. 2. The multiprocessor system according to claim 1, wherein The gist of the invention described in claim 6 is that the signal processed by the signal processor is output to the multiplexing means, multiplexed by the multiplexing means, and output from an output terminal. 2. The multiprocessor system according to claim 1, wherein: The gist of the invention described in claim 7 is that the distributor obtains a distribution destination based on a header portion of an ATM cell input from an input terminal, and distributes the ATM cell to an appropriate signal processor. 2. The multiprocessor system according to claim 1, wherein: The gist of the invention described in claim 8 is configured so that the host processor or the signal processing processor appropriately sets the distributor and distributes the ATM cells to the appropriate signal processor. 2. The multiprocessor system according to claim 1, wherein: The gist of the invention described in claim 9 is that the multiplexing means, when multiplexing the ATM cell output from the signal processor,
9. The multiprocessor system according to claim 7, wherein exclusive control is performed on the ATM cells output from each of the signal processors.
【００１３】[0013]
【発明の実施の形態】（第１の実施の形態）以下、本発
明の第１の実施の形態を図面に基づいて説明する。図１
は、本発明の第１の実施の形態に係るマルチプロセッサ
システム１００を説明するための機能ブロック図であ
る。図１において、１１〜１Ｎは信号処理プロセッサ、
２０は分配器、２１〜２Ｎは共有メモリ、３０はホスト
プロセッサ、３１〜３Ｎは共有メモリ、４０は多重化手
段、１００はマルチプロセッサシステムを示している。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS (First Embodiment) A first embodiment of the present invention will be described below with reference to the drawings. FIG.
FIG. 1 is a functional block diagram for explaining a multiprocessor system 100 according to a first embodiment of the present invention. In FIG. 1, 11 to 1N are signal processors,
Reference numeral 20 denotes a distributor, 21 to 2N a shared memory, 30 a host processor, 31 to 3N a shared memory, 40 a multiplexing means, and 100 a multiprocessor system.
【００１４】図１を参照すると、本実施の形態のマルチ
プロセッサシステム１００は、マルチプロセッサを用い
た多チャンネル通信装置の改良を目的とするものであっ
て、信号処理を実行する複数個（Ｎ個）の信号処理プロ
セッサ１１〜１Ｎと、入力端から与えられる多重化信号
を分離して元のチャネル数に戻して信号処理プロセッサ
１１〜１Ｎへ分配するために信号処理プロセッサ１１〜
１Ｎの入力側に接続された分配器２０と、共有メモリ２
１〜２Ｎと、ホストプロセッサ３０と、ホストプロセッ
サ３０と信号処理プロセッサ１１〜１Ｎ間に接続された
共有メモリ３１〜３Ｎと、信号処理プロセッサ１１〜１
Ｎの出力信号を多重化（重ね合わせて１チャネルに合
成）して出力端へ供給するために信号処理プロセッサ１
１〜１Ｎの出力側に接続された多重化手段４０を備えて
いる。Referring to FIG. 1, a multiprocessor system 100 according to the present embodiment aims at improving a multi-channel communication device using a multiprocessor, and includes a plurality of (N number of ) And the signal processors 11 to 1N in order to separate the multiplexed signal supplied from the input terminal, return to the original number of channels, and distribute to the signal processors 11 to 1N.
A distributor 20 connected to the input side of the 1N and a shared memory 2
1 to 2N, a host processor 30, shared memories 31 to 3N connected between the host processor 30 and the signal processors 11 to 1N, and signal processors 11 to 1N.
A signal processor 1 for multiplexing (superimposing and synthesizing into one channel) the N output signals and supplying them to the output terminal
Multiplexing means 40 is provided, which is connected to the output sides of 1 to 1N.
【００１５】本実施の形態の共有メモリ２１〜２Ｎ−１
にあっては、例えば、共有メモリ２１は信号処理プロセ
ッサ１１と信号処理プロセッサ１２の間に設けられ、共
有メモリ２２は信号処理プロセッサ１２と信号処理プロ
セッサ１３（不図示）の間に設けられ、共有メモリ２Ｎ
−１は信号処理プロセッサ１Ｎ−１（不図示）と信号処
理プロセッサ１Ｎの間に設けられている。The shared memories 21 to 2N-1 of the present embodiment
For example, the shared memory 21 is provided between the signal processor 11 and the signal processor 12, and the shared memory 22 is provided between the signal processor 12 and the signal processor 13 (not shown). Memory 2N
-1 is provided between the signal processor 1N-1 (not shown) and the signal processor 1N.
【００１６】本実施の形態の共有メモリ３１〜３Ｎにあ
っては、例えば、共有メモリ３１は信号処理プロセッサ
１１とホストプロセッサ３０の間に設けられ、共有メモ
リ３２は信号処理プロセッサ１２とホストプロセッサ３
０の間に設けられ、共有メモリ３Ｎは信号処理プロセッ
サ１Ｎとホストプロセッサ３０の間に設けられている。In the shared memories 31 to 3N of this embodiment, for example, the shared memory 31 is provided between the signal processor 11 and the host processor 30, and the shared memory 32 is provided between the signal processor 12 and the host processor 3.
0, and the shared memory 3N is provided between the signal processor 1N and the host processor 30.
【００１７】次にマルチプロセッサシステム１００の動
作について説明する。図１を参照すると、Ｎ個の信号処
理プロセッサ１１〜１Ｎのそれぞれはすべて、機能的に
同じ処理能力、ハードウェア構成、および入出力機能を
具備しており、対等な関係にあるので、１番目からＮ番
目の番号付には意味は特にない。信号処理プロセッサ１
１〜１Ｎとしては、例えば、ＤＳＰ（ｄｉｇｉｔａｌ
ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ）を用いることがで
きる。Next, the operation of the multiprocessor system 100 will be described. Referring to FIG. 1, all of the N signal processors 11 to 1N have the same functional processing capability, hardware configuration, and input / output function, and have the same relationship. The N-th numbering from to has no particular significance. Signal processor 1
As 1 to 1N, for example, a DSP (digital
signal processor) can be used.
【００１８】信号処理プロセッサ１１〜１Ｎにおける信
号処理機能としては、例えば、変復調処理などが考えら
れる。信号処理プロセッサ１１〜１Ｎにおける実行可能
な変復調処理はいろいろなアルゴリズムで実現可能であ
り、また要求される変復調機能、変復調性能により必要
な処理能力が異なる。As a signal processing function in the signal processors 11 to 1N, for example, a modulation / demodulation process can be considered. Executable modulation and demodulation processing in the signal processors 11 to 1N can be realized by various algorithms, and required processing capacity differs depending on required modulation and demodulation functions and modulation and demodulation performance.
【００１９】信号処理プロセッサ１１〜１Ｎ間を共有メ
モリ２１〜２Ｎで接続し、信号処理プロセッサ１１〜１
Ｎのそれぞれでマルチプロセッサ動作を行った時に中間
データの受け渡しを共有メモリ２１〜２Ｎを介して実行
している。The signal processors 11-1N are connected by shared memories 21-2N, and the signal processors 11-1N are connected.
When the multiprocessor operation is performed in each of N, the transfer of the intermediate data is executed via the shared memories 21 to 2N.
【００２０】ホストプロセッサ３０は、複数としても良
いが、１つあれば通常良いと考えられる。ホストプロセ
ッサ３０と信号処理プロセッサ１１〜１Ｎの間は共有メ
モリ３１〜３Ｎで接続されており、ホストプロセッサ３
０はこのような接続状態で信号処理プロセッサ１１〜１
Ｎでの処理内容を決定するとともに、信号処理プロセッ
サ１１〜１Ｎで使用されるプログラムのダウンロードを
行う。Although there may be a plurality of host processors 30, it is generally considered that one host processor is good. The host processor 30 and the signal processors 11 to 1N are connected by shared memories 31 to 3N.
0 is the signal processor 11 to 1 in such a connection state.
In addition to determining the processing content in N, the program used in the signal processors 11 to 1N is downloaded.
【００２１】信号処理プロセッサ１１〜１Ｎの処理すべ
き信号は入力端より入力され、適当な信号処理プロセッ
サ１１〜１Ｎに分配器２０より分配される。The signals to be processed by the signal processors 11 to 1N are input from the input terminals and distributed by the distributor 20 to appropriate signal processors 11 to 1N.
【００２２】信号処理プロセッサ１１〜１Ｎで処理され
た信号は多重化手段４０に出力され、多重化手段４０に
おいて多重化されて出力端より出力される。The signals processed by the signal processors 11 to 1N are output to the multiplexing means 40, multiplexed by the multiplexing means 40, and output from the output terminal.
【００２３】本実施の形態のマルチプロセッサシステム
１００では多チャンネルの通信が行われる。各チャネル
で行われる処理内容が全く異なっても良いが、同じ処理
を複数チャネル行う時に本装置の構成が都合良く動作す
る。同じ処理を複数行うならば信号処理プロセッサ１１
〜１Ｎの個数は例えば６が使いやすいと考えられる。信
号処理プロセッサ１１〜１Ｎの個数が６の場合の処理の
割り当て方法は第２実施の形態乃至第６実施の形態に後
述する。In the multiprocessor system 100 of the present embodiment, multi-channel communication is performed. Although the content of processing performed in each channel may be completely different, the configuration of the present apparatus operates conveniently when the same processing is performed in a plurality of channels. If the same processing is performed a plurality of times, the signal processor 11
For example, it is considered that 6 is easy to use as the number of 1N. The method of allocating the processing when the number of the signal processors 11 to 1N is 6 will be described later in the second to sixth embodiments.
【００２４】分配器２０は入力端から入力された信号を
適切な信号処理プロセッサ１１〜１Ｎに分配する。本実
施の形態では、一例としてＡＴＭ（Ａｓｙｎｃｒｏｎｏ
ｕｓＴｒａｎｓｅｆｅｒ Ｍｏｄｅ）交換システムを想
定している。ＡＴＭ交換システムの場合、ＡＴＭセルに
より情報が伝送される。ＡＴＭセルのヘッダ部を見るこ
とにより宛先が分かる。The distributor 20 distributes the signal input from the input terminal to appropriate signal processors 11 to 1N. In the present embodiment, for example, an ATM (Asynchrono) is used.
usTransfer Mode) An exchange system is assumed. In the case of an ATM switching system, information is transmitted by ATM cells. The destination can be determined by looking at the header of the ATM cell.
【００２５】ホストプロセッサ３０または信号処理プロ
セッサ１１〜１Ｎから分配器２０に適切に設定を行うこ
とにより配信を行うことができる。The distribution can be performed by appropriately setting the distributor 20 from the host processor 30 or the signal processors 11 to 1N.
【００２６】多重化手段４０は信号処理プロセッサ１１
〜１Ｎから出力されるデータを多重化する機能を有して
いる。ＡＴＭの場合には各信号処理プロセッサ１１〜１
Ｎから出力されるＡＴＭセルの排他制御を行う必要があ
る。The multiplexing means 40 includes the signal processor 11
1N is multiplexed. In the case of ATM, each signal processor 11 to 1
It is necessary to perform exclusive control of ATM cells output from N.
【００２７】以上説明したように第１の実施の形態によ
れば、適切なプログラムをダウンロードすることによ
り、所望の種々のジョブを実行する際に同一ハードウェ
アを用いて柔軟に対応することができるようになるとい
った効果を奏する。なお、本実施の形態では、双方向通
信用の処理を意識しているので１チャネルあたりの入
力、出力は各々２つを想定しているが、これに限定され
ず、本発明を実施する上で好適な数にすることができ
る。As described above, according to the first embodiment, by downloading an appropriate program, it is possible to flexibly cope with various desired jobs using the same hardware. It has the effect of becoming In the present embodiment, the input and output per channel are assumed to be two each because the processing for bidirectional communication is considered. However, the present invention is not limited to this. To a suitable number.
【００２８】（第２の実施の形態）以下、本発明の第２
の実施の形態を図面に基づいて説明する。なお、上記実
施の形態において既に記述したものと同一の部分につい
ては、同一符号を付し、重複した説明は省略する。図２
は、本発明の第２の実施の形態に係るマルチプロセッサ
システム１００を説明するための機能ブロック図であ
る。(Second Embodiment) Hereinafter, a second embodiment of the present invention will be described.
An embodiment will be described with reference to the drawings. Note that the same parts as those already described in the above embodiment are denoted by the same reference numerals, and redundant description will be omitted. FIG.
FIG. 7 is a functional block diagram for explaining a multiprocessor system 100 according to a second embodiment of the present invention.
【００２９】本実施の形態では、６個の信号処理プロセ
ッサ１１〜１６を用いることにする。図中の縦方向の矢
印は入出力信号を示している。In this embodiment, six signal processors 11 to 16 are used. Vertical arrows in the figure indicate input / output signals.
【００３０】本実施の形態では、１プロセッサで１チャ
ネルの処理、あるいは１プロセッサで複数チャネルの処
理を行う場合に、図２に示すように、信号処理プロセッ
サ１１〜１６をプロセッサ単位とするプロセッサの割り
当てを行っている。In this embodiment, when one processor performs one-channel processing or one processor performs a plurality of channel processing, as shown in FIG. You are making an assignment.
【００３１】以上説明したように第２の実施の形態によ
れば、適切なプログラムをダウンロードすることによ
り、所望の種々のジョブを実行する際に同一ハードウェ
アを用いて柔軟に対応することができるようになる。さ
らに、信号処理プロセッサ１１〜１６のそれぞれに対し
て信号入出力機能を具備することができるので、入出力
処理が本実施の形態のマルチプロセッサシステム１００
の処理能力のボトムネックになることを回避できるよう
になるといった効果を奏する。なお、本実施の形態で
は、双方向通信用の処理を意識しているので１チャネル
あたりの入力、出力は各々２つを想定しているが、これ
に限定されず、本発明を実施する上で好適な数にするこ
とができる。As described above, according to the second embodiment, by downloading an appropriate program, it is possible to flexibly cope with various desired jobs by using the same hardware. Become like Further, since a signal input / output function can be provided for each of the signal processors 11 to 16, the input / output processing is performed by the multiprocessor system 100 according to the present embodiment.
This makes it possible to prevent the processing performance from becoming a bottom neck. In the present embodiment, the input and output per channel are assumed to be two each because the processing for bidirectional communication is considered. However, the present invention is not limited to this. To a suitable number.
【００３２】（第３の実施の形態）以下、本発明の第３
の実施の形態を図面に基づいて説明する。なお、上記実
施の形態において既に記述したものと同一の部分につい
ては、同一符号を付し、重複した説明は省略する。図３
は、本発明の第３の実施の形態に係るマルチプロセッサ
システム１００を説明するための機能ブロック図であ
る。(Third Embodiment) Hereinafter, a third embodiment of the present invention will be described.
An embodiment will be described with reference to the drawings. Note that the same parts as those already described in the above embodiment are denoted by the same reference numerals, and redundant description will be omitted. FIG.
FIG. 9 is a functional block diagram for explaining a multiprocessor system 100 according to a third embodiment of the present invention.
【００３３】本実施の形態では、１．５プロセッサで１
チャネルの処理を行う場合に、図３に示すように、信号
処理プロセッサ１１〜１３、信号処理プロセッサ１４〜
１６をそれぞれプロセッサ単位とするプロセッサの割り
当てを行っている。図中の横方向の矢印は信号処理プロ
セッサ１１〜１３間、信号処理プロセッサ１４〜１６間
のデータのやりとりを、また縦方向の矢印は信号処理プ
ロセッサ１４〜１６のそれぞれにおける入出力信号を示
している。In the present embodiment, one processor is used for 1.5 processors.
When processing the channel, as shown in FIG. 3, the signal processors 11 to 13, the signal processors 14 to
Processors 16 are assigned to each processor. The horizontal arrows in the figure indicate the exchange of data between the signal processors 11 to 13 and between the signal processors 14 to 16, and the vertical arrows indicate the input / output signals in the signal processors 14 to 16, respectively. I have.
【００３４】以上説明したように第３の実施の形態によ
れば、適切なプログラムをダウンロードすることによ
り、所望の種々のジョブを実行する際に同一ハードウェ
アを用いて柔軟に対応することができるようになるとい
った効果を奏する。なお、本実施の形態では、双方向通
信用の処理を意識しているので１チャネルあたりの入
力、出力は各々２つを想定しているが、これに限定され
ず、本発明を実施する上で好適な数にすることができ
る。As described above, according to the third embodiment, by downloading an appropriate program, it is possible to flexibly cope with various desired jobs by using the same hardware. It has the effect of becoming In the present embodiment, the input and output per channel are assumed to be two each because the processing for bidirectional communication is considered. However, the present invention is not limited to this. To a suitable number.
【００３５】（第４の実施の形態）以下、本発明の第４
の実施の形態を図面に基づいて説明する。なお、上記実
施の形態において既に記述したものと同一の部分につい
ては、同一符号を付し、重複した説明は省略する。図４
は、本発明の第４の実施の形態に係るマルチプロセッサ
システム１００を説明するための機能ブロック図であ
る。(Fourth Embodiment) Hereinafter, a fourth embodiment of the present invention will be described.
An embodiment will be described with reference to the drawings. Note that the same parts as those already described in the above embodiment are denoted by the same reference numerals, and redundant description will be omitted. FIG.
FIG. 14 is a functional block diagram for explaining a multiprocessor system 100 according to a fourth embodiment of the present invention.
【００３６】本実施の形態では、２プロセッサで１チャ
ネルの処理を行う場合に、図４に示すように、信号処理
プロセッサ１１，１２、信号処理プロセッサ１３，１
４、信号処理プロセッサ１５，１６をそれぞれプロセッ
サ単位とするプロセッサの割り当てを行っている。図中
の横方向の矢印は信号処理プロセッサ１１〜１２間、信
号処理プロセッサ１３〜１４間、信号処理プロセッサ１
５〜１６間のデータのやりとりを、また縦方向の矢印は
信号処理プロセッサ１４〜１６のそれぞれにおける入出
力信号を示している。In this embodiment, when processing of one channel is performed by two processors, as shown in FIG. 4, the signal processors 11 and 12 and the signal processors 13 and 1 are used.
4. The processor is assigned to each of the signal processors 15 and 16 as a processor unit. The horizontal arrows in the figure are between the signal processors 11 and 12, between the signal processors 13 and 14, and between the signal processors 1 and 12.
Data exchanges between 5 and 16 and vertical arrows indicate input / output signals in each of the signal processors 14-16.
【００３７】以上説明したように第４の実施の形態によ
れば、適切なプログラムをダウンロードすることによ
り、所望の種々のジョブを実行する際に同一ハードウェ
アを用いて柔軟に対応することができるようになるとい
った効果を奏する。なお、本実施の形態では、双方向通
信用の処理を意識しているので１チャネルあたりの入
力、出力は各々２つを想定しているが、これに限定され
ず、本発明を実施する上で好適な数にすることができ
る。As described above, according to the fourth embodiment, by downloading an appropriate program, it is possible to flexibly cope with various desired jobs by using the same hardware. It has the effect of becoming In the present embodiment, the input and output per channel are assumed to be two each because the processing for bidirectional communication is considered. However, the present invention is not limited to this. To a suitable number.
【００３８】（第５の実施の形態）以下、本発明の第５
の実施の形態を図面に基づいて説明する。なお、上記実
施の形態において既に記述したものと同一の部分につい
ては、同一符号を付し、重複した説明は省略する。図５
は、本発明の第５の実施の形態に係るマルチプロセッサ
システム１００を説明するための機能ブロック図であ
る。(Fifth Embodiment) Hereinafter, a fifth embodiment of the present invention will be described.
An embodiment will be described with reference to the drawings. Note that the same parts as those already described in the above embodiment are denoted by the same reference numerals, and redundant description will be omitted. FIG.
FIG. 14 is a functional block diagram illustrating a multiprocessor system 100 according to a fifth embodiment of the present invention.
【００３９】本実施の形態では、３プロセッサで１チャ
ネルの処理を行う場合に、図５に示すように、信号処理
プロセッサ１１〜１３、信号処理プロセッサ１４〜１６
をそれぞれプロセッサ単位とするプロセッサの割り当て
を行っている。図中の横方向の矢印は信号処理プロセッ
サ１１〜１３間、信号処理プロセッサ１４〜１６間のデ
ータのやりとりを、また縦方向の矢印は信号処理プロセ
ッサ１２，１５のそれぞれにおける入出力信号を示して
いる。６つの信号処理プロセッサ１１〜１６のそれぞれ
は処理の一部を分担して実行するので、当然のことであ
るが、６つの信号処理プロセッサ１１〜１６には、各々
異なるプログラムをダウンロードすることが必要であ
る。本実施の形態では、これらの６つのプログラムはあ
らかじめ作っておくことを想定している。In this embodiment, when processing of one channel is performed by three processors, as shown in FIG. 5, the signal processors 11 to 13 and the signal processors 14 to 16 are used.
Is assigned to each processor. The horizontal arrows in the figure indicate data exchange between the signal processors 11 to 13 and the signal processors 14 to 16, and the vertical arrows indicate input / output signals in the signal processors 12 and 15, respectively. I have. Naturally, since each of the six signal processors 11 to 16 shares and executes a part of the processing, it is necessary to download different programs to the six signal processors 11 to 16. It is. In the present embodiment, it is assumed that these six programs are created in advance.
【００４０】以上説明したように第５の実施の形態によ
れば、適切なプログラムをダウンロードすることによ
り、所望の種々のジョブを実行する際に同一ハードウェ
アを用いて柔軟に対応することができるようになるとい
った効果を奏する。なお、本実施の形態では、双方向通
信用の処理を意識しているので１チャネルあたりの入
力、出力は各々２つを想定しているが、これに限定され
ず、本発明を実施する上で好適な数にすることができ
る。As described above, according to the fifth embodiment, by downloading an appropriate program, it is possible to flexibly cope with the execution of various desired jobs using the same hardware. It has the effect of becoming In the present embodiment, the input and output per channel are assumed to be two each because the processing for bidirectional communication is considered. However, the present invention is not limited to this. To a suitable number.
【００４１】（第６の実施の形態）以下、本発明の第６
の実施の形態を図面に基づいて説明する。なお、上記実
施の形態において既に記述したものと同一の部分につい
ては、同一符号を付し、重複した説明は省略する。図６
は、本発明の第６の実施の形態に係るマルチプロセッサ
システム１００を説明するための機能ブロック図であ
る。(Sixth Embodiment) Hereinafter, a sixth embodiment of the present invention will be described.
An embodiment will be described with reference to the drawings. Note that the same parts as those already described in the above embodiment are denoted by the same reference numerals, and redundant description will be omitted. FIG.
FIG. 14 is a functional block diagram for explaining a multiprocessor system 100 according to a sixth embodiment of the present invention.
【００４２】本実施の形態では、６プロセッサで１チャ
ネルの処理を行う場合に、図６に示すように、信号処理
プロセッサ１１〜１６をプロセッサ単位とするプロセッ
サの割り当てを行っている。図中の横方向の矢印は信号
処理プロセッサ１１〜１３間、信号処理プロセッサ１４
〜１６間のデータのやりとりを、また縦方向の矢印は信
号処理プロセッサ１１，１６のそれぞれにおける入出力
信号を示している。６つの信号処理プロセッサ１１〜１
６のそれぞれは処理の一部を分担して実行するので、当
然のことであるが、６つの信号処理プロセッサ１１〜１
６には、各々異なるプログラムをダウンロードすること
が必要である。本実施の形態では、これらの６つのプロ
グラムはあらかじめ作っておくことを想定している。In the present embodiment, when processing of one channel is performed by six processors, as shown in FIG. 6, processors are assigned with the signal processors 11 to 16 as processor units. The horizontal arrow in the figure indicates the position between the signal processors 11 to 13 and the signal processor 14.
And the vertical arrows indicate input / output signals in the signal processors 11 and 16, respectively. Six signal processors 11 to 1
6, each of which executes a part of the processing in a shared manner.
For example, it is necessary to download different programs. In the present embodiment, it is assumed that these six programs are created in advance.
【００４３】以上説明したように第６の実施の形態によ
れば、適切なプログラムをダウンロードすることによ
り、所望の種々のジョブを実行する際に同一ハードウェ
アを用いて柔軟に対応することができるようになるとい
った効果を奏する。なお、本実施の形態では、双方向通
信用の処理を意識しているので１チャネルあたりの入
力、出力は各々２つを想定しているが、これに限定され
ず、本発明を実施する上で好適な数にすることができ
る。As described above, according to the sixth embodiment, it is possible to flexibly cope with various desired jobs by using the same hardware by downloading an appropriate program. It has the effect of becoming In the present embodiment, the input and output per channel are assumed to be two each because the processing for bidirectional communication is considered. However, the present invention is not limited to this. To a suitable number.
【００４４】なお、本発明が上記各実施の形態に限定さ
れず、本発明の技術思想の範囲内において、各実施の形
態は適宜変更され得ることは明らかである。また上記構
成部材の数、位置、形状等は上記実施の形態に限定され
ず、本発明を実施する上で好適な数、位置、形状等にす
ることができる。また、各図において、同一構成要素に
は同一符号を付している。It should be noted that the present invention is not limited to the above embodiments, and it is clear that each embodiment can be appropriately modified within the scope of the technical idea of the present invention. Further, the number, position, shape, and the like of the constituent members are not limited to the above-described embodiment, and can be set to numbers, positions, shapes, and the like suitable for carrying out the present invention. In each drawing, the same components are denoted by the same reference numerals.
【００４５】[0045]
【発明の効果】本発明は以上のように構成されているの
で、適切なプログラムをダウンロードすることにより、
所望の種々のジョブを実行する際に同一ハードウェアを
用いて柔軟に対応することができるようになるといった
効果を奏する。Since the present invention is configured as described above, by downloading an appropriate program,
When executing various desired jobs, it is possible to flexibly cope with the same hardware by using the same hardware.
【図１】本発明の第１の実施の形態に係るマルチプロセ
ッサシステムを説明するための機能ブロック図である。FIG. 1 is a functional block diagram for explaining a multiprocessor system according to a first embodiment of the present invention.
【図２】本発明の第２の実施の形態に係るマルチプロセ
ッサシステムを説明するための機能ブロック図である。FIG. 2 is a functional block diagram for explaining a multiprocessor system according to a second embodiment of the present invention.
【図３】本発明の第３の実施の形態に係るマルチプロセ
ッサシステムを説明するための機能ブロック図である。FIG. 3 is a functional block diagram for explaining a multiprocessor system according to a third embodiment of the present invention.
【図４】本発明の第４の実施の形態に係るマルチプロセ
ッサシステムを説明するための機能ブロック図である。FIG. 4 is a functional block diagram for explaining a multiprocessor system according to a fourth embodiment of the present invention.
【図５】本発明の第５の実施の形態に係るマルチプロセ
ッサシステムを説明するための機能ブロック図である。FIG. 5 is a functional block diagram for explaining a multiprocessor system according to a fifth embodiment of the present invention.
【図６】本発明の第６の実施の形態に係るマルチプロセ
ッサシステムを説明するための機能ブロック図である。FIG. 6 is a functional block diagram for explaining a multiprocessor system according to a sixth embodiment of the present invention.
１１〜１Ｎ…信号処理プロセッサ ２０…分配器 ２１〜２Ｎ…共有メモリ ３０…ホストプロセッサ ３１〜３Ｎ…共有メモリ ４０…多重化手段 １００…マルチプロセッサシステム 11 to 1N: signal processor 20: distributor 21 to 2N: shared memory 30: host processor 31 to 3N: shared memory 40: multiplexing means 100: multiprocessor system
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 15/177 ６８２ Ｇ０６Ｆ 15/177 ６８２Ｆ Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat II (Reference) G06F 15/177 682 G06F 15/177 682F
Claims (9)
の通信を行う第１通信手段と、前記信号処理プロセッサ
のそれぞれの入出力を行う第２通信手段とを有し、 前記第１通信手段は、 前記信号処理プロセッサでの処理内容を決定するととも
に、前記信号処理プロセッサで使用されるプログラムの
ダウンロードを行う少なくとも１個以上のホストプロセ
ッサと、隣接する前記信号処理プロセッサ間を接続する
第１の共有メモリと、前記ホストプロセッサと各前記信
号処理プロセッサ間を接続する第２の共有メモリを備
え、 前記第２通信手段は、 入力端から入力された信号を適切な前記信号処理プロセ
ッサに分配する分配器と、前記信号処理プロセッサから
出力されるデータを多重化する機能を有する多重化手段
を備えていることを特徴とするマルチプロセッサシステ
ム。A first communication unit that performs communication between the signal processors in a ring connection form; and a second communication unit that performs input and output of each of the signal processors. The first communication unit includes: At least one or more host processors that determine the processing content of the signal processor and download a program used by the signal processor, and a first shared memory that connects the adjacent signal processors. And a second shared memory that connects the host processor and each of the signal processors. The second communication unit distributes a signal input from an input terminal to an appropriate signal processor. Multiplexing means having a function of multiplexing data output from the signal processor. Multi-processor system.
機能的に同じ処理能力、ハードウェア構成、および入出
力機能を具備しており対等な関係にあることを特徴とす
る請求項１に記載のマルチプロセッサシステム。2. Each of said signal processors comprises:
2. The multiprocessor system according to claim 1, wherein the multiprocessor system has a functionally equivalent processing capability, hardware configuration, and input / output function and has an equal relationship.
理機能として、変復調処理を含むことを特徴とする請求
項１に記載のマルチプロセッサシステム。3. The multiprocessor system according to claim 1, wherein the signal processing function of the signal processor includes a modulation / demodulation process.
共有メモリで接続し、前記信号処理プロセッサのそれぞ
れでマルチプロセッサ動作を行った時に中間データの受
け渡しを前記第１の共有メモリを介して実行するように
構成されていることを特徴とする請求項１に記載のマル
チプロセッサシステム。4. The signal processing processors are connected by the first shared memory, and transfer of intermediate data is executed via the first shared memory when a multiprocessor operation is performed in each of the signal processing processors. 2. The multiprocessor system according to claim 1, wherein the multiprocessor system is configured to perform the following.
号は入力端より入力され、適当な前記信号処理プロセッ
サに前記分配器より分配されるように構成されているこ
とを特徴とする請求項１に記載のマルチプロセッサシス
テム。5. The signal processor according to claim 1, wherein a signal to be processed by said signal processor is inputted from an input terminal and distributed to said signal processor by said distributor. A multiprocessor system as described.
号は前記多重化手段に出力され、前記多重化手段におい
て多重化されて出力端より出力されるように構成されて
いることを特徴とする請求項１に記載のマルチプロセッ
サシステム。6. A signal processed by the signal processor is output to the multiplexing means, multiplexed by the multiplexing means, and output from an output terminal. Item 2. The multiprocessor system according to item 1.
Ｍセルのヘッダ部を基に分配先を求めて当該ＡＴＭセル
を適切な前記信号処理プロセッサに分配するように構成
されていることを特徴とする請求項１に記載のマルチプ
ロセッサシステム。7. The distributor receives an AT input from an input terminal.
2. The multiprocessor system according to claim 1, wherein a distribution destination is determined based on a header portion of the M cell, and the ATM cell is distributed to an appropriate signal processor.
理プロセッサから前記分配器に適切に設定を行って、前
記ＡＴＭセルを適切な前記信号処理プロセッサに分配す
るように構成されていることを特徴とする請求項１に記
載のマルチプロセッサシステム。8. The apparatus according to claim 1, wherein the setting is appropriately made to the distributor from the host processor or the signal processor, and the ATM cells are distributed to the appropriate signal processor. Item 2. The multiprocessor system according to item 1.
ッサから出力される前記ＡＴＭセルを多重化する際に、
各前記信号処理プロセッサから出力される前記ＡＴＭセ
ルに対して排他制御を行うことを特徴とする請求項７ま
たは８に記載のマルチプロセッサシステム。9. The multiplexing means, when multiplexing the ATM cells output from the signal processor,
9. The multiprocessor system according to claim 7, wherein exclusive control is performed on the ATM cells output from each of the signal processors.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000132177A JP2001312480A (en) | 2000-05-01 | 2000-05-01 | Multiprocessor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000132177A JP2001312480A (en) | 2000-05-01 | 2000-05-01 | Multiprocessor system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001312480A true JP2001312480A (en) | 2001-11-09 |
Family
ID=18640930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000132177A Pending JP2001312480A (en) | 2000-05-01 | 2000-05-01 | Multiprocessor system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001312480A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007538334A (en) * | 2004-05-20 | 2007-12-27 | インテル コーポレイション | Hierarchical processor structure for video processing. |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57176456A (en) * | 1981-04-22 | 1982-10-29 | Fanuc Ltd | Data processing system |
| JPS62272341A (en) * | 1986-05-21 | 1987-11-26 | Fanuc Ltd | Boot loading system in multiprocessor system |
| JPH02108150A (en) * | 1988-10-15 | 1990-04-20 | Masao Yoshida | Parallel decentralized processor of computer |
| JPH05289968A (en) * | 1992-04-10 | 1993-11-05 | Toshiba Corp | Data transmission processing system |
| JPH08153113A (en) * | 1994-11-28 | 1996-06-11 | Fujitsu Ltd | Multimedia server |
| JPH08251196A (en) * | 1995-03-15 | 1996-09-27 | Toshiba Corp | Parallel computer |
-
2000
- 2000-05-01 JP JP2000132177A patent/JP2001312480A/en active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57176456A (en) * | 1981-04-22 | 1982-10-29 | Fanuc Ltd | Data processing system |
| JPS62272341A (en) * | 1986-05-21 | 1987-11-26 | Fanuc Ltd | Boot loading system in multiprocessor system |
| JPH02108150A (en) * | 1988-10-15 | 1990-04-20 | Masao Yoshida | Parallel decentralized processor of computer |
| JPH05289968A (en) * | 1992-04-10 | 1993-11-05 | Toshiba Corp | Data transmission processing system |
| JPH08153113A (en) * | 1994-11-28 | 1996-06-11 | Fujitsu Ltd | Multimedia server |
| JPH08251196A (en) * | 1995-03-15 | 1996-09-27 | Toshiba Corp | Parallel computer |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007538334A (en) * | 2004-05-20 | 2007-12-27 | インテル コーポレイション | Hierarchical processor structure for video processing. |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4907232A (en) | Fault-tolerant parallel processing system | |
| CN100524287C (en) | A single chip protocol converter | |
| US6795909B2 (en) | Methods and apparatus for ManArray PE-PE switch control | |
| US20040114609A1 (en) | Interconnection system | |
| US20030135686A1 (en) | Internal bus system for DFPs and units with two- or multi-dimensional programmable cell architectures, for managing large volumes of data with a high interconnection complexity | |
| JPH08185380A (en) | Parallel computer | |
| JPH0619785A (en) | Distributed shared virtual memory and its constitution method | |
| JP2008509493A (en) | Processor memory system | |
| JP4818920B2 (en) | Integrated data processing circuit having a plurality of programmable processors | |
| JPH025173A (en) | Data processor and communication system | |
| KR100951856B1 (en) | SoC for Multimedia system | |
| JP3206126B2 (en) | Switching arrays in a distributed crossbar switch architecture | |
| US5754792A (en) | Switch circuit comprised of logically split switches for parallel transfer of messages and a parallel processor system using the same | |
| JPH0668053A (en) | Parallel computer | |
| JPH08235143A (en) | Parallel computer of cluster constitution | |
| JP2001312480A (en) | Multiprocessor system | |
| JP2002007359A (en) | Method and device for parallel processing simd control | |
| EP1552402B1 (en) | Integrated circuit and method for sending requests | |
| Yasuda et al. | Deadlock-free fault-tolerant routing in the multi-dimensional crossbar network and its implementation for the Hitachi SR2201 | |
| CN112416053A (en) | Synchronizing signal generating circuit and chip of multi-core architecture and synchronizing method and device | |
| JP3504033B2 (en) | Data transfer method between processors and parallel computer | |
| EP1675015A1 (en) | Reconfigurable multiprocessor system particularly for digital processing of radar images | |
| US8055813B2 (en) | Flexible and efficient configuration of multiple common interfaces | |
| JP2665185B2 (en) | Data transmission system | |
| JP2976700B2 (en) | Synchronous control method between processors |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050315 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050516 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051108 |