JP2001292575A - Power supply circuit - Google Patents

Power supply circuit

Info

Publication number
JP2001292575A
JP2001292575A JP2000102485A JP2000102485A JP2001292575A JP 2001292575 A JP2001292575 A JP 2001292575A JP 2000102485 A JP2000102485 A JP 2000102485A JP 2000102485 A JP2000102485 A JP 2000102485A JP 2001292575 A JP2001292575 A JP 2001292575A
Authority
JP
Japan
Prior art keywords
transformer
power supply
gan
fet
supply circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000102485A
Other languages
Japanese (ja)
Inventor
Yuichi Watanabe
勇一 渡辺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Furukawa Electric Co Ltd
Original Assignee
Furukawa Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Furukawa Electric Co Ltd filed Critical Furukawa Electric Co Ltd
Priority to JP2000102485A priority Critical patent/JP2001292575A/en
Priority to US09/926,281 priority patent/US6861828B2/en
Publication of JP2001292575A publication Critical patent/JP2001292575A/en
Priority to US10/917,346 priority patent/US20050012541A1/en
Priority to US11/267,332 priority patent/US7298123B2/en
Pending legal-status Critical Current

Links

Abstract

PROBLEM TO BE SOLVED: To realize reduction in size and total weight by eliminating a heat sink through reduction of heat generated in a transistor. SOLUTION: In a power supply for supplying a stabilized power source voltage to the secondary winding side of a transformer T1 by on-off controlling the voltage applied to the primary winding of the transformer T1, a GaN-FET 11 generating a small amount of heat is connected to the primary winding of the transformer T1 and the GaN-FET 11 is on/off controlled by a gate signal, to supply the power source voltage to the secondary winding of the transformer T1.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、ガリウムナイトラ
イト−電界効果トランジスタ(以下、「GaN−FE
T」という)を用いたスイッチング電源の電源回路に関
する。
The present invention relates to a gallium nitride-field effect transistor (hereinafter referred to as "GaN-FE").
T ") of the switching power supply.

【0002】[0002]

【関連する背景技術】従来、この種の電源回路は、例え
ば自動車用、各種民生危機(ビデオ、テレビ、オーディ
オなど)や産業機器(パソコン、通信機器、FA用制御
機器など)に適用されている。上記電源回路は、トラン
スを有しており、上記トランスの1次巻き線に接続され
た例えばパワーMOS系の素子からなるトランジスタが
ゲート信号に応じてオン、オフ動作することによって、
2次巻き線側に出力電圧が発生していた。
2. Related Art Conventionally, this kind of power supply circuit has been applied to, for example, automobiles, various consumer crises (videos, televisions, audios, etc.) and industrial equipments (personal computers, communication equipments, FA control equipments, etc.). . The power supply circuit includes a transformer, and a transistor including, for example, a power MOS element connected to a primary winding of the transformer is turned on and off in response to a gate signal.
An output voltage was generated on the secondary winding side.

【0003】[0003]

【発明が解決しようとする課題】ところが、上記電源回
路では、トランジスタとして用いられるパワーMOS系
の素子、例えばパワーMOS−FET(2SK231
3)は、発熱が大きいので、放熱設計を正確に行う必要
がある。すなわち、周囲温度85℃でのパワーMOS−
FET自立のチャネル温度Tch maxを計算すると、 ここで、Ta max:周囲温度 Ptotal:全損失 Rth(ch-a):チャネル−周囲間の熱抵抗 となり、チャネル温度以上まで温度上昇する。従って、
放熱板を設ける必要がある。放熱板設計は、チャネル温
度150℃に対して、ディレーティングを50℃に考え
るとすると、 θf<θch-a−(θi+(θc+θs)) =7.5℃/W−(0.833℃/W+0.8℃/W) =5.9℃/W ここで、θf:放熱器熱抵抗 θch-a:チャネル−周囲間の全熱抵抗 θi:接合部−ケース間熱抵抗(内部熱抵抗) θc+θs:ケース−放熱器間の熱抵抗 となる。以上より、放熱器は熱抵抗5.9℃/W以下の
ものを選択する必要がある。このために、例えば1mm
厚のアルミニウム板100cm2の放熱板が必要とな
る。
However, in the above power supply circuit, a power MOS type element used as a transistor, for example, a power MOS-FET (2SK231)
In 3), since heat generation is large, it is necessary to accurately design the heat radiation. That is, the power MOS-
Calculating the channel temperature Tch max of an independent FET, Here, Tamax: ambient temperature Ptotal: total loss Rth (ch-a): thermal resistance between the channel and the surroundings, and the temperature rises to the channel temperature or higher. Therefore,
It is necessary to provide a heat sink. In the heat sink design, assuming a derating of 50 ° C. for a channel temperature of 150 ° C., θf <θch-a− (θi + (θc + θs)) = 7.5 ° C./W−(0.833° C./W+0) 0.8 ° C / W) = 5.9 ° C / W where θf: thermal resistance of radiator θch-a: total thermal resistance between channel and surroundings θi: thermal resistance between junction and case (internal thermal resistance) θc + θs: It becomes the thermal resistance between the case and the radiator. From the above, it is necessary to select a radiator having a thermal resistance of 5.9 ° C./W or less. For this purpose, for example, 1 mm
A heat sink of 100 cm 2 thick aluminum plate is required.

【0004】従って、従来の電源回路では、この放熱板
のために回路構成が大きく、かつ重くなるという問題点
があった。本発明は、上記問題点に鑑みなされたもの
で、トランジスタの発熱を小さくして放熱板を不要と
し、回路の小型、軽量化を図ることができる電源回路を
提供することを目的とする。
Therefore, in the conventional power supply circuit, there is a problem that the circuit configuration is large and heavy due to the heat sink. SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and has as its object to provide a power supply circuit capable of reducing heat generation of a transistor, eliminating the need for a heat sink, and reducing the size and weight of the circuit.

【0005】[0005]

【課題を解決するための手段】上記目的を達成するた
め、本発明では、トランスを有し、該トランスの1次巻
き線に印加される電圧をオン/オフ制御することによっ
て、前記トランスの2次巻き線側に安定化された電源電
圧を供給する電源回路において、前記トランスの1次巻
き線に接続され、ゲート信号によってオン/オフ制御さ
れるGaN−FETを備えた電源回路が提供される。
In order to achieve the above-mentioned object, the present invention has a transformer, and controls on / off of a voltage applied to a primary winding of the transformer so that the voltage of the transformer is reduced. In a power supply circuit for supplying a stabilized power supply voltage to a next winding side, a power supply circuit provided with a GaN-FET connected to a primary winding of the transformer and controlled on / off by a gate signal is provided. .

【0006】すなわち、スイッチング素子であるトラン
ジスタを発熱の小さいGaN−FETで構成させること
により、専有面積が大きく、かつ重量のある放熱板を不
要とした。
That is, by using a GaN-FET, which generates a small amount of heat, as a switching element, a radiating plate having a large occupied area and a large weight is not required.

【0007】[0007]

【発明の実施の形態】本発明に係る電源回路の回路構成
の一実施形態を図1乃至図4の図面に基づいて説明す
る。図1において、電源回路は、例えばスイッチング電
源回路(1石フォワード型)であり、入力電圧Einが印
加されるトランスT1と、トランスT1の1次巻き線に接
続されるGaN−FET11と、トランスT1の1次巻
き線と並列に接続される電解コンデンサC1と、トラン
スT1の2次巻き線に接続されるダイオードD1及びコ
イルL1と、トランスT1の2次巻き線と並列に接続され
るダイオードD2及び電解コンデンサC2とから構成され
ており、2次巻き線側には巻き線比によって電圧E2が
発生している。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of a circuit configuration of a power supply circuit according to the present invention will be described with reference to FIGS. In FIG. 1, the power supply circuit is, for example, a switching power supply circuit (single-forward type), and includes a transformer T1 to which an input voltage Ein is applied, a GaN-FET 11 connected to a primary winding of the transformer T1, and a transformer T1. , A diode D1 and a coil L1 connected to the secondary winding of the transformer T1, a diode D2 and a diode D2 connected in parallel to the secondary winding of the transformer T1. A voltage E2 is generated on the secondary winding side by the winding ratio.

【0008】GaN−FET11は、例えば図2に示す
ように、半絶縁性のサファイア基板11aの上に、Ga
Nバッファ層11bを積層し、その上に半絶縁性のGa
N層11c及びn型AlGaN層11dを順次積層し、
さらにn型AlGaN層11dの表層部中央の一部にI
nとC又はMgがドーピングされた拡散層11eが形成
され、拡散層11e上にゲートGの電極が装荷されてい
る。
As shown in FIG. 2, for example, a GaN-FET 11 is provided on a semi-insulating sapphire substrate 11a.
An N buffer layer 11b is laminated, and a semi-insulating Ga
N layer 11c and n-type AlGaN layer 11d are sequentially laminated,
Further, the I-type AlGaN layer 11d has an I
A diffusion layer 11e doped with n and C or Mg is formed, and an electrode of a gate G is loaded on the diffusion layer 11e.

【0009】また、n型AlGaN層11dの表層部の
他の部分には、n型GaN層11fが積層されている。
n型AlGaN層11dの表層部の他の部分のうち、一
方のn型GaN層11f上には、ソースSの電極が装荷
され、他方のn型GaN層11fには、ドレインDの電
極が装荷されている。これらゲートG、ソースS、ドレ
インDの各電極以外の部分は、SiOの絶縁膜11gで
被覆されている。
An n-type GaN layer 11f is laminated on the other portion of the surface layer of the n-type AlGaN layer 11d.
Among other portions of the surface portion of the n-type AlGaN layer 11d, an electrode of the source S is loaded on one n-type GaN layer 11f, and an electrode of the drain D is loaded on the other n-type GaN layer 11f. Have been. Portions other than the gate G, source S, and drain D electrodes are covered with a SiO insulating film 11g.

【0010】図2に示したGaN−FET11の各半導
体層は、GaN系化合物半導体によって形成され、MO
CVD法或いはMBE法などのエピタキシャル結晶成長
法を用いて成膜される。GaN系化合物半導体とは、G
aN、AlGaN、InGaN、InAlGaN、In
GaNAs、InGaNPなどの総称である。GaN−
FET11のゲートにゲート信号(例えば100kH
z)が入力すると、GaN−FET11は、ゲート信号
に応じてオン/オフ動作をする。この時に、トランスT
1では、1次巻き線に入力電圧inが加わり、2次巻き線
側には巻き線比によって電圧E2が発生する。
[0010] Each semiconductor layer of the GaN-FET 11 shown in FIG.
The film is formed using an epitaxial crystal growth method such as a CVD method or an MBE method. GaN-based compound semiconductor
aN, AlGaN, InGaN, InAlGaN, In
It is a general term for GaNAs, InGaNP and the like. GaN-
A gate signal (for example, 100 kHz) is applied to the gate of the FET 11.
When z) is input, the GaN-FET 11 performs an on / off operation according to the gate signal. At this time, the transformer T
At 1, the input voltage in is applied to the primary winding, and a voltage E2 is generated on the secondary winding side by the winding ratio.

【0011】ここで、1次巻き線と2次巻き線の比をN
1:N2とすると、電圧E2は、 E2=(N2/N1)×Ein となる。この時、ダイオードD1には、正方向の電圧が
与えられることにより電流Isが流れ、この電流Isはコ
イルL1を通して電解コンデンサC2を充電するため、出
力電圧としてEoを出力する。同時にコイルL1に流れた
電流によってコイルL1内部にエネルギーが蓄えられ
る。
Here, the ratio of the primary winding to the secondary winding is N
Assuming 1: N2, the voltage E2 becomes E2 = (N2 / N1) × Ein. At this time, a current Is flows when a positive voltage is applied to the diode D1, and this current Is charges the electrolytic capacitor C2 through the coil L1 and outputs Eo as an output voltage. At the same time, energy is stored inside the coil L1 by the current flowing through the coil L1.

【0012】図3に示すように、GaN−FET11が
オン期間を過ぎてオフすると、トランスT1を通して1
次巻き線側からの電力の伝達がなくなり、今度はコイル
L1に逆極性の電圧が発生する。いままでコイルL1に蓄
えられていたエネルギーによる逆起電力である。この逆
起電力によって、ダイオードD2を通してさらに電解コ
ンデンサC2を充電するような電流が流れる。なお、電
解コンデンサC1は、平滑コンデンサであり、常にフラ
ットな電圧波形をトランスT1に入力するように動作す
る。
As shown in FIG. 3, when the GaN-FET 11 is turned off after the ON period, the GaN-FET 11 becomes 1 through the transformer T1.
The transmission of power from the next winding side is stopped, and a voltage of the opposite polarity is generated in the coil L1. This is the back electromotive force due to the energy stored in the coil L1. Due to this back electromotive force, a current flows through the diode D2 to further charge the electrolytic capacitor C2. The electrolytic capacitor C1 is a smoothing capacitor, and operates so as to always input a flat voltage waveform to the transformer T1.

【0013】このように、電源回路においては、全期間
に渡ってコンデンサC2を充電する電流が流れ続ける。
ところで、GaN−FET11のゲートには、負荷電流
をモニタして、負荷変動によりGaN−FET11のオ
ン/オフ制御時間を変更して、安定した出力を得る安定
化回路を用いて制御しても良い。
As described above, in the power supply circuit, the current for charging the capacitor C2 continues to flow over the entire period.
By the way, the gate of the GaN-FET 11 may be controlled by monitoring the load current, changing the on / off control time of the GaN-FET 11 according to the load fluctuation, and using a stabilizing circuit for obtaining a stable output. .

【0014】次に、GaN−FET11を用いた回路設
計について説明する。従来、このような回路設計を行う
場合には、FETの放熱設計を正確に行う必要があり、
このために設計時間が長くなったり、またプリント基板
へのレイアウトなども考慮する必要があり、レイアウト
の自由度が限られていた。これにともない近年では、F
ETの放熱設計の簡素化、短縮化が望まれていた。
Next, a circuit design using the GaN-FET 11 will be described. Conventionally, when designing such a circuit, it is necessary to accurately design the heat dissipation of the FET,
For this reason, the design time becomes longer, and it is necessary to consider the layout on the printed circuit board, and the degree of freedom of the layout is limited. Along with this, in recent years, F
It has been desired to simplify and shorten the heat dissipation design of the ET.

【0015】これに対して、図1に示した本実施形態で
は、最大で30Aの出力電流を得るわけであるから、ト
ランスT1に流れる電流It maxは、 It max=(N2/N1)×Is max で求められる。ここで、トランスT1の比N1:N2=
3:1、リプル電流を出力電流Ioの30%とすると、
電流Is maxは、 Is max=Io×1.15 であるから、 It max=(1/3)×30×1.15=11.5A の電流をGaN−FETでオン/オフ駆動する必要があ
る。
On the other hand, in the embodiment shown in FIG. 1, an output current of 30 A at the maximum is obtained, so that the current Itmax flowing through the transformer T1 is: Itmax = (N2 / N1) × Is Determined by max. Here, the ratio of transformer T1 N1: N2 =
3: 1, assuming that the ripple current is 30% of the output current Io,
Since the current Ismax is Ismax = Io × 1.15, it is necessary to drive a current of Itmax = (1 /) × 30 × 1.15 = 11.5 A on / off by the GaN-FET. .

【0016】次に、図4に示すスイッチング波形より全
損失Ptotalは、次式により求めることができる。 Ptotal=Ps(on)+Pc+Ps(off) Ps(on)=VDSmax×IL×tr×f/6 Pc=RDS(on)×(IL+Ip)2×Ton×f/2 Ps(off)=Vp×Ip×tf×f/6 但し、Ps(on):ターン・オン損失 Pc:導通損失 Ps(off):ターン・オフ損失 VDSmax:ドレイン−ソース間電圧 IL:最小ドレイン電流 tr:ターンオン時間 f:周波数 RDS(on):オン抵抗 Ip:最大ドレイン電流 Ton:オン時間 Vp:サージ電圧 tf:ターンオフ時間 例えば、VDSmax=50V、tr=tf=50ns、
f=100kHs、RDS(on)=0.013/100、
IL=10A、Ip=11.5A、Ton=4.9μs、
Vp=60Vとすると(図4参照)、 Ps(on)=0.4W Pc=0.01W Ps(off)=0.57W となる。よって、Ptotalは、 Ptotal=0.4+0.01+0.57=0.98
W の損失となる。
Next, the total loss Ptotal can be obtained from the switching waveform shown in FIG. Ptotal = Ps (on) + Pc + Ps (off) Ps (on) = VDSmax × IL × tr × f / 6 Pc = RDS (on) × (IL + Ip) 2 × Ton × f / 2 Ps (off) = Vp × Ip × tf × f / 6, where Ps (on): turn-on loss Pc: conduction loss Ps (off): turn-off loss VDSmax: drain-source voltage IL: minimum drain current tr: turn-on time f: frequency RDS ( on): ON resistance Ip: Maximum drain current Ton: ON time Vp: Surge voltage tf: Turn-off time For example, VDSmax = 50V, tr = tf = 50ns,
f = 100 kHz, RDS (on) = 0.013 / 100,
IL = 10 A, Ip = 11.5 A, Ton = 4.9 μs,
When Vp = 60 V (see FIG. 4), Ps (on) = 0.4 W Pc = 0.01 W Ps (off) = 0.57 W Therefore, Ptotal is: Ptotal = 0.4 + 0.01 + 0.57 = 0.98
W.

【0017】GaN−FETのチャネル温度Tch max
は、 となり、30Aを出力する電源回路を構成しても、FE
Tの発熱量は小さく、かつ高温動作が可能な(500℃
以上の安定動作)GaN−FETを使用しているため、
チャネル温度に対して十分なディレーティングを放熱板
無しに構成することが可能となる。
GaN-FET channel temperature Tch max
Is Therefore, even if a power supply circuit that outputs 30 A is configured, FE
T generates a small amount of heat and can operate at high temperatures (500 ° C.
(Stable operation described above) Because a GaN-FET is used,
Derating sufficient for the channel temperature can be achieved without a heat sink.

【0018】このように、本実施形態では、従来のパワ
ーMOS系の素子と比べてオン抵抗Ron maxが小さく、
高温動作が可能なGaN−FETを用いることで、トラ
ンジスタが発熱しなくなり、従来のトランジスタと同じ
動作ができ、かつ放熱板が不要となり、このために製作
コストの削減、放熱板の加工費の削減及びECUの小型
化が図られる。
As described above, in the present embodiment, the on-resistance Ron max is smaller than that of a conventional power MOS device,
By using a GaN-FET that can operate at a high temperature, the transistor does not generate heat, can operate in the same manner as a conventional transistor, and does not require a heat sink, thereby reducing the manufacturing cost and the processing cost of the heat sink. In addition, the size of the ECU can be reduced.

【0019】また、本実施形態では、電源回路の放熱設
計が簡素化でき、また回路パターン設計が容易となるた
め、ECUの設計時間が短縮できる。本発明は、これら
実施例に限定されるものではなく、本発明の要旨を逸脱
しない範囲で種々の変形実施が可能である。本実施形態
では、スイッチング電源回路の一例として、1石フォワ
ード型について説明したが、本発明はこれに限らず、例
えばチョッパ方式、RCC方式及びフライバック方式の
電源回路に適用することも可能である。
Further, in the present embodiment, the heat radiation design of the power supply circuit can be simplified, and the circuit pattern design becomes easy, so that the ECU design time can be shortened. The present invention is not limited to these embodiments, and various modifications can be made without departing from the spirit of the present invention. In the present embodiment, the one-switch forward type has been described as an example of the switching power supply circuit. However, the present invention is not limited to this, and can be applied to, for example, chopper type, RCC type, and flyback type power supply circuits. .

【0020】[0020]

【発明の効果】以上説明したように、本発明では、電源
回路のスイッチング素子に発熱の小さいGaN−FET
を用いるので、スイッチング素子の発熱を小さくして放
熱板を不要とし、電源回路の小型、軽量化を図ることが
できる。
As described above, according to the present invention, a GaN-FET having low heat generation is used for a switching element of a power supply circuit.
Is used, the heat generation of the switching element is reduced, the heat radiation plate is not required, and the size and weight of the power supply circuit can be reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明に係る電源回路の構成の一例を示す回路
図である。
FIG. 1 is a circuit diagram showing an example of a configuration of a power supply circuit according to the present invention.

【図2】図1に示したGaN−FETの一実施形態を示
す構成図である。
FIG. 2 is a configuration diagram showing one embodiment of the GaN-FET shown in FIG.

【図3】コイルL1の電流とGaN−FET11のオン
/オフ動作との関係を示す波形図である。
FIG. 3 is a waveform diagram showing a relationship between a current of a coil L1 and an on / off operation of a GaN-FET 11.

【図4】図1に示したトランスの1次側の電流−電圧の
波形を示す波形図である。
FIG. 4 is a waveform diagram showing a current-voltage waveform on the primary side of the transformer shown in FIG. 1;

【符号の説明】[Explanation of symbols]

11 GaN−FET C1,C2 電解コンデンサ T1 トランス D1,D2 ダイオード L1 コイル 11 GaN-FET C1, C2 electrolytic capacitor T1 transformer D1, D2 diode L1 coil

フロントページの続き Fターム(参考) 5F102 FA02 GB01 GC01 GD01 GJ10 GK04 GL04 GM04 GM08 GR04 GR09 HC01 HC07 5G065 AA01 AA08 DA07 EA01 HA01 MA10 NA05 NA09 5H730 AA10 AA14 AA15 BB23 BB57 DD04 EE02 EE08 FG01 ZZ13 ZZ15 Continued on the front page F term (reference) 5F102 FA02 GB01 GC01 GD01 GJ10 GK04 GL04 GM04 GM08 GR04 GR09 HC01 HC07 5G065 AA01 AA08 DA07 EA01 HA01 MA10 NA05 NA09 5H730 AA10 AA14 AA15 BB23 BB57 DD04 EE02 ZEE13Z01

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】 トランスを有し、該トランスの1次巻き
線に印加される電圧をオン/オフ制御することによっ
て、前記トランスの2次巻き線側に安定化された電源電
圧を供給する電源回路において、 前記トランスの1次巻き線に接続され、ゲート信号によ
ってオン/オフ制御されるGaN−FETを備えたこと
を特徴とする電源回路。
1. A power supply having a transformer and supplying a stabilized power supply voltage to a secondary winding side of the transformer by controlling on / off of a voltage applied to a primary winding of the transformer. A power supply circuit, comprising: a GaN-FET connected to a primary winding of the transformer and controlled on / off by a gate signal.
JP2000102485A 2000-02-08 2000-04-04 Power supply circuit Pending JP2001292575A (en)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2000102485A JP2001292575A (en) 2000-04-04 2000-04-04 Power supply circuit
US09/926,281 US6861828B2 (en) 2000-02-08 2001-02-08 Apparatus and circuit for power supply, and apparatus for controlling large current load
US10/917,346 US20050012541A1 (en) 2000-02-08 2004-08-13 Apparatus and circuit for power supply, and apparatus for controlling large current load
US11/267,332 US7298123B2 (en) 2000-02-08 2005-11-07 Apparatus and circuit for power supply, and apparatus for controlling large current load

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000102485A JP2001292575A (en) 2000-04-04 2000-04-04 Power supply circuit

Publications (1)

Publication Number Publication Date
JP2001292575A true JP2001292575A (en) 2001-10-19

Family

ID=18616358

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000102485A Pending JP2001292575A (en) 2000-02-08 2000-04-04 Power supply circuit

Country Status (1)

Country Link
JP (1) JP2001292575A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004208185A (en) * 2002-12-26 2004-07-22 Furukawa Electric Co Ltd:The Current detection circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004208185A (en) * 2002-12-26 2004-07-22 Furukawa Electric Co Ltd:The Current detection circuit

Similar Documents

Publication Publication Date Title
US6861828B2 (en) Apparatus and circuit for power supply, and apparatus for controlling large current load
US20230025045A1 (en) Semiconductor device comprising pn junction diode and schottky barrier diode
US7298123B2 (en) Apparatus and circuit for power supply, and apparatus for controlling large current load
Ujita et al. A compact GaN-based DC-DC converter IC with high-speed gate drivers enabling high efficiencies
US5946207A (en) Power supply having a synchronous rectifier circuit for improved switching timing
US20120268091A1 (en) Switching circuit device and power supply device having same
US20130187627A1 (en) Semiconductor device and power supply device
US20130127518A1 (en) Control circuit and electronic device
KR20090075465A (en) Synchronous rectifier
JP2013509152A (en) System and method for synchronous rectifier control
US20230031789A1 (en) CONTROLLER FOR CONTROLLING A GaN-BASED DEVICE AND METHOD FOR IMPLEMENTING THE SAME
CN104518648A (en) Method and system for operating gallium nitride electronics
Sun et al. Design of power integrated circuits in full AlGaN/GaN MIS‐HEMT configuration for power conversion
US20180083617A1 (en) Paralleling of Switching Devices for High Power Circuits
US7596003B2 (en) Electric power converter
US20040037099A1 (en) Control circuit of MOSFET for synchronous rectification
JP2001223341A (en) Power supply
KR101698360B1 (en) Semiconductor module and boost rectifier circuit
CN102570779B (en) Power circuit and DC-DC converter thereof
JP2001292575A (en) Power supply circuit
US20220140731A1 (en) Semiconductor device
JP7320789B2 (en) Control system, switch system, power converter, control method and program for bidirectional switch element
US20220069816A1 (en) Semiconductor module
CN112117904A (en) Power converter, method and controller for controlling power converter
TWI504119B (en) Apparatus and method for avoiding conduction of parasitic devices

Legal Events

Date Code Title Description
RD05 Notification of revocation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7425

Effective date: 20050909

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061201

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091020

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100301