JP2001292012A - ラットレース型ハイブリッド回路 - Google Patents
ラットレース型ハイブリッド回路Info
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- JP2001292012A JP2001292012A JP2000102329A JP2000102329A JP2001292012A JP 2001292012 A JP2001292012 A JP 2001292012A JP 2000102329 A JP2000102329 A JP 2000102329A JP 2000102329 A JP2000102329 A JP 2000102329A JP 2001292012 A JP2001292012 A JP 2001292012A
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Abstract
(57)【要約】
【課題】トリプレット線路にて実現し低損出失その他良
好な電気的特性が得られるラットレース型ハイブリッド
回路を提供する。 【解決手段】実質的に等しい線幅のリング状中心導体１
０、この中心導体１０から放射状に形成されたアイソレ
ーションポート１１、１対の同相入力ポート１２、１４
および合成出力ポート１３を、中心導体１０より僅かに
大きい直径の誘電体スぺーサ２０で挟む。更に、このス
ペーサ２０に対応する寸法の凹みが形成された外導体３
０で挟む。
好な電気的特性が得られるラットレース型ハイブリッド
回路を提供する。 【解決手段】実質的に等しい線幅のリング状中心導体１
０、この中心導体１０から放射状に形成されたアイソレ
ーションポート１１、１対の同相入力ポート１２、１４
および合成出力ポート１３を、中心導体１０より僅かに
大きい直径の誘電体スぺーサ２０で挟む。更に、このス
ペーサ２０に対応する寸法の凹みが形成された外導体３
０で挟む。
Description
【０００１】
【発明の属する技術分野】本発明は一般にマイクロ波回
路、特にラットレース型ハイブリッド回路に関する。
路、特にラットレース型ハイブリッド回路に関する。
【０００２】
【従来の技術】この種のラットレース型ハイブリッド
（ＨＹＢ）回路は、例えば特開平２−２５６３０１号公
報および特開平４−２８８７０３号公報等に開示されて
いる。これら従来技術の典型例を図４に示す。図４から
分かるように、従来のラットレース型ハイブリッド回路
は、４分の１（１／４）波長の合成回路を巧みに組み合
わせたものである。即ち、ラットレース型ハイブリッド
リング（又はトリプレート中心導体１）をプリント基板
に形成し、そのリングから４個の端子（ポート）を引き
出してくるため、局部的にテフロンスぺーサ２を使用す
る複雑な構成である。これら４個の端子の１つは、スト
リップライン実装型終端器３に接続され、他の２個には
同相入力４、５が入力され、残りの１個から合成出力６
が得られる。このラットレース回路を実現する場合に
は、同軸中心導体の加工に手間がかかるため、上述した
ようにプリント基板を使用したマイクロストリップ構造
とするのが一般的である。
（ＨＹＢ）回路は、例えば特開平２−２５６３０１号公
報および特開平４−２８８７０３号公報等に開示されて
いる。これら従来技術の典型例を図４に示す。図４から
分かるように、従来のラットレース型ハイブリッド回路
は、４分の１（１／４）波長の合成回路を巧みに組み合
わせたものである。即ち、ラットレース型ハイブリッド
リング（又はトリプレート中心導体１）をプリント基板
に形成し、そのリングから４個の端子（ポート）を引き
出してくるため、局部的にテフロンスぺーサ２を使用す
る複雑な構成である。これら４個の端子の１つは、スト
リップライン実装型終端器３に接続され、他の２個には
同相入力４、５が入力され、残りの１個から合成出力６
が得られる。このラットレース回路を実現する場合に
は、同軸中心導体の加工に手間がかかるため、上述した
ようにプリント基板を使用したマイクロストリップ構造
とするのが一般的である。
【０００３】
【発明が解決しようとする課題】しかしながら、プリン
ト基板で構成したラットレース型ハイブリッド回路は、
不可避的に挿入損失が大きくなってしまう。これに対し
て、同軸線路で構成した場合には、プリント基板回路よ
りも通過損失は向上するが、線路の構造上、加工に手間
がかかるため、コスト高となるという問題点がある。
ト基板で構成したラットレース型ハイブリッド回路は、
不可避的に挿入損失が大きくなってしまう。これに対し
て、同軸線路で構成した場合には、プリント基板回路よ
りも通過損失は向上するが、線路の構造上、加工に手間
がかかるため、コスト高となるという問題点がある。
【０００４】また、ラットレース型ハイブリッド回路を
トリプレート線路で実装したものもあるが、図４に示す
如き従来技術では、中心導体を支持するため局部的に小
さなテフロンスペーサが使用されていた。しかし、斯か
る構成では、組み立て製造に手間がかかる上に、部品点
数も多く、コスト高となってしまう。また、スペーサに
よる不連続が、シミュレーション上、理想的な条件にな
っていない。そのため、シミュレーション精度が落ちて
しまうという課題がある。
トリプレート線路で実装したものもあるが、図４に示す
如き従来技術では、中心導体を支持するため局部的に小
さなテフロンスペーサが使用されていた。しかし、斯か
る構成では、組み立て製造に手間がかかる上に、部品点
数も多く、コスト高となってしまう。また、スペーサに
よる不連続が、シミュレーション上、理想的な条件にな
っていない。そのため、シミュレーション精度が落ちて
しまうという課題がある。
【０００５】
【発明の目的】従って、本発明の主目的は、上述のラッ
トレース型ハイブリッド回路の特性を向上するため、マ
イクロストリップ線路ではなく、トリプレート線路を用
いて回路を実現することである。本発明の他の目的は、
薄型の且つ良好な電気的特性を有するラットレース型ハ
イブリッド回路を実現することである。
トレース型ハイブリッド回路の特性を向上するため、マ
イクロストリップ線路ではなく、トリプレート線路を用
いて回路を実現することである。本発明の他の目的は、
薄型の且つ良好な電気的特性を有するラットレース型ハ
イブリッド回路を実現することである。
【０００６】
【課題を解決するための手段】本発明によるラットレー
ス型ハイブリッド回路は、略円形の誘電体スぺーサにて
トリプレート中心導体を両側から挟み、この中心導体を
支持するよう構成する。
ス型ハイブリッド回路は、略円形の誘電体スぺーサにて
トリプレート中心導体を両側から挟み、この中心導体を
支持するよう構成する。
【０００７】更に、本発明のラットレース型ハイブリッ
ド回路の好適実施形態例によると、誘電体スぺーサの外
側の外導体に、誘電体スぺーサに対応する寸法の凹みを
形成し、誘電体スぺーサを支持する。この誘電体スぺー
サの直径を、中心導体の直径より僅かに大きく選定す
る。中心導体およびこの中心導体から放射状に形成され
たアイソレーションポート、１対の同相入力ポートおよ
び合成出力ポートの線路幅を実質的に等しく選定する。
円形誘電体スぺーサとして、テフロンスぺーサを使用す
る。また、中心導体のアイソレーションポートおよび同
相入力ポート間、同相入力ポートおよび合成出力ポート
間および合成出力ポートおよび同相入力ポート間を、そ
れぞれ約１／４波長に選定する。
ド回路の好適実施形態例によると、誘電体スぺーサの外
側の外導体に、誘電体スぺーサに対応する寸法の凹みを
形成し、誘電体スぺーサを支持する。この誘電体スぺー
サの直径を、中心導体の直径より僅かに大きく選定す
る。中心導体およびこの中心導体から放射状に形成され
たアイソレーションポート、１対の同相入力ポートおよ
び合成出力ポートの線路幅を実質的に等しく選定する。
円形誘電体スぺーサとして、テフロンスぺーサを使用す
る。また、中心導体のアイソレーションポートおよび同
相入力ポート間、同相入力ポートおよび合成出力ポート
間および合成出力ポートおよび同相入力ポート間を、そ
れぞれ約１／４波長に選定する。
【０００８】
【発明の実施の形態】以下、本発明によるラットレース
型ハイブリッド回路の好適実施形態例の構成および動作
を、添付図を参照して詳細に説明する。
型ハイブリッド回路の好適実施形態例の構成および動作
を、添付図を参照して詳細に説明する。
【０００９】図１は、本発明によるラットレース型ハイ
ブリッド回路の基本構成を示す図である。図２は、本発
明によるマイクロ波回路であるラットレース型ハイブリ
ッド回路の好適実施形態例の斜視図である。また、図３
は、図２に示すラットレース型ハイブリッド回路の詳細
構成図である。
ブリッド回路の基本構成を示す図である。図２は、本発
明によるマイクロ波回路であるラットレース型ハイブリ
ッド回路の好適実施形態例の斜視図である。また、図３
は、図２に示すラットレース型ハイブリッド回路の詳細
構成図である。
【００１０】図１の平面図に示す如く、ラットレース型
ハイブリッド回路は、リング状の中心導体（又はラット
レースリング）１０を有する。この中心導体１０には、
アイソレーションポート１１、（第１）同相入力ポート
１２、合成出力ポート１３および（第２）同相入力ポー
ト１４が形成されている。アイソレーションポート１１
および同相入力ポート１２間、同相入力ポート１２およ
び合成出力ポート１３間、および合成出力ポート１３お
よび同相入力ポート１４間は、それぞれ１／４波長に選
定される。また、アイソレーションポート１１および同
相入力ポート１４間は、３／４波長に選定されている。
従って、アイソレーションポート１１および同相入力ポ
ート１４は、中心導体１０の直径上に位置する。
ハイブリッド回路は、リング状の中心導体（又はラット
レースリング）１０を有する。この中心導体１０には、
アイソレーションポート１１、（第１）同相入力ポート
１２、合成出力ポート１３および（第２）同相入力ポー
ト１４が形成されている。アイソレーションポート１１
および同相入力ポート１２間、同相入力ポート１２およ
び合成出力ポート１３間、および合成出力ポート１３お
よび同相入力ポート１４間は、それぞれ１／４波長に選
定される。また、アイソレーションポート１１および同
相入力ポート１４間は、３／４波長に選定されている。
従って、アイソレーションポート１１および同相入力ポ
ート１４は、中心導体１０の直径上に位置する。
【００１１】図２に斜視図で示す如く、本発明によるラ
ットレース型ハイブリッド回路は、中心導体（又はラッ
トレースリング）１０の直径よりも僅かに大きい直径を
有する２枚の円形テフロンスペーサ（誘電体スぺーサ）
２０Ａ、２０Ｂ（以下、両テフロンスぺーサ２０Ａ、２
０Ｂを纏めて参照符号２０を使用する）を使用して、上
下から挟み込むことを特徴とする。
ットレース型ハイブリッド回路は、中心導体（又はラッ
トレースリング）１０の直径よりも僅かに大きい直径を
有する２枚の円形テフロンスペーサ（誘電体スぺーサ）
２０Ａ、２０Ｂ（以下、両テフロンスぺーサ２０Ａ、２
０Ｂを纏めて参照符号２０を使用する）を使用して、上
下から挟み込むことを特徴とする。
【００１２】先ず、円形テフロンスペーサ２０の直径
を、中心導体（ラットレースリング）１０の外径（直
径）よりも、僅かに大きく決定する。次に、中心導体
（又はラットレースリング）１０の特性インピーダンス
（Ｚ0）を約７０．７Ω（以下、７０Ωという）、そし
てアイソレーションポート１１、両同相入力ポート１
２、１４および合成出力ポート１３の線路の特性インピ
ーダンスを５０Ωとする。
を、中心導体（ラットレースリング）１０の外径（直
径）よりも、僅かに大きく決定する。次に、中心導体
（又はラットレースリング）１０の特性インピーダンス
（Ｚ0）を約７０．７Ω（以下、７０Ωという）、そし
てアイソレーションポート１１、両同相入力ポート１
２、１４および合成出力ポート１３の線路の特性インピ
ーダンスを５０Ωとする。
【００１３】次に、図３を参照して説明する。図３
（Ａ）は図１と同様の平面図であり、図３（Ｂ）は図３
（Ａ）のアイソレーションポート１１および同相入力ポ
ート１４に沿う断面図である。これらアイソレーション
ポート１１および同相入力ポート１４の線路は、テフロ
ンスぺーサ２０により挟まれた線路部分１１Ａ、１４Ａ
と、テフロンスぺーサ２０の外側の線路部分１１Ｂ、１
４Ｂを有する。尚、同相入力ポート１２および合成出力
ポート１３の線路についても同様に、テフロンスぺーサ
２０により挟まれた線路部分１２Ａ、１３Ａと、その外
側の線路部分１２Ｂ、１３Ｂとを有する。
（Ａ）は図１と同様の平面図であり、図３（Ｂ）は図３
（Ａ）のアイソレーションポート１１および同相入力ポ
ート１４に沿う断面図である。これらアイソレーション
ポート１１および同相入力ポート１４の線路は、テフロ
ンスぺーサ２０により挟まれた線路部分１１Ａ、１４Ａ
と、テフロンスぺーサ２０の外側の線路部分１１Ｂ、１
４Ｂを有する。尚、同相入力ポート１２および合成出力
ポート１３の線路についても同様に、テフロンスぺーサ
２０により挟まれた線路部分１２Ａ、１３Ａと、その外
側の線路部分１２Ｂ、１３Ｂとを有する。
【００１４】各５０Ω線路のうち中心導体１０に近傍の
テフロンスペーサ２０に挟まれた線路部分１１Ａ、１２
Ａ、１３Ａおよび１４Ａの導体幅を、テフロンスぺーサ
２０に挟まれていない線路部分１１Ｂ、１２Ｂ、１３Ｂ
および１４Ｂの導体幅と同じ幅に設定する。そして、テ
フロンスペーサ２０を考慮に入れ、外導体３０の間隔を
決定する。テフロンスペーサ２０の誘電率は、空気の誘
電率よりも大きい。そのため、線路の全長にわたる特性
インピーダンス（Ｚ0）を等しくするために、外導体３
０間隔を調整する。即ち、空気の場合よりも外導体３０
の間隔を大きくする。従って、外導体３０は、テフロン
スペーサ２０の部分をザグる（又は凹みを有する）形状
にする。これにより、テフロンスペーサ２０の位置決め
および固定が可能となる。
テフロンスペーサ２０に挟まれた線路部分１１Ａ、１２
Ａ、１３Ａおよび１４Ａの導体幅を、テフロンスぺーサ
２０に挟まれていない線路部分１１Ｂ、１２Ｂ、１３Ｂ
および１４Ｂの導体幅と同じ幅に設定する。そして、テ
フロンスペーサ２０を考慮に入れ、外導体３０の間隔を
決定する。テフロンスペーサ２０の誘電率は、空気の誘
電率よりも大きい。そのため、線路の全長にわたる特性
インピーダンス（Ｚ0）を等しくするために、外導体３
０間隔を調整する。即ち、空気の場合よりも外導体３０
の間隔を大きくする。従って、外導体３０は、テフロン
スペーサ２０の部分をザグる（又は凹みを有する）形状
にする。これにより、テフロンスペーサ２０の位置決め
および固定が可能となる。
【００１５】次に、中心導体（又はラットレースリン
グ）１０の特性インピーダンスを約７０Ωに設定する。
その際に、テフロンスペーサ２０は、平面状のスペーサ
を使用する方が、安価で簡単なため、テフロンスペーサ
２０に挟まれた５０Ωの線路部分１１Ａ、１２Ａ、１３
Ａおよび１４Ａと同じ外導体間隔で、上述した約７０Ω
を実現するように、中心導体１０の幅を選択するのが好
ましい。尚、図３（Ｂ）において、は、ラットレース
リング（又は中心導体１０）部である。は、テフロン
スぺーサ２０で挟まれ（サンドイッチされ）ている線路
部分１１Ａ〜１４Ａである。また、は、テフロンスぺ
ーサ２０で挟まれていない線路部分１１Ｂ〜１４Ｂを示
す。
グ）１０の特性インピーダンスを約７０Ωに設定する。
その際に、テフロンスペーサ２０は、平面状のスペーサ
を使用する方が、安価で簡単なため、テフロンスペーサ
２０に挟まれた５０Ωの線路部分１１Ａ、１２Ａ、１３
Ａおよび１４Ａと同じ外導体間隔で、上述した約７０Ω
を実現するように、中心導体１０の幅を選択するのが好
ましい。尚、図３（Ｂ）において、は、ラットレース
リング（又は中心導体１０）部である。は、テフロン
スぺーサ２０で挟まれ（サンドイッチされ）ている線路
部分１１Ａ〜１４Ａである。また、は、テフロンスぺ
ーサ２０で挟まれていない線路部分１１Ｂ〜１４Ｂを示
す。
【００１６】上述の如く、外導体３０に凹みを形成し、
その中にテフロンスぺーサ２０を受容することにより、
テフロンスぺーサ２０を支持すると共に、各ポート１１
〜１４の線路１１Ａ〜１４Ａおよび１１Ｂ〜１４Ｂの全
長にわたる特性インピーダンスを一定にすることが可能
になる。
その中にテフロンスぺーサ２０を受容することにより、
テフロンスぺーサ２０を支持すると共に、各ポート１１
〜１４の線路１１Ａ〜１４Ａおよび１１Ｂ〜１４Ｂの全
長にわたる特性インピーダンスを一定にすることが可能
になる。
【００１７】以上、本発明によるラットレース型ハイブ
リッド回路の好適実施形態例の構成および動作を説明し
た。しかし、斯かる実施形態例は、本発明の単なる例示
に過ぎず、何ら本発明を限定するものではないことに留
意されたい。本発明の要旨を逸脱することなく、特定用
途に応じて種々の変形変更が可能であること、当業者に
は容易に理解できよう。例えば、円形テフロンスぺーサ
は、テフロン製が好ましいが、必ずしもテフロン製であ
ることを要件としない。使用する高周波数（マイクロ
波）で安定した誘電率および絶縁抵抗等の電気的諸特性
を有する限り、テフロン以外の、例えばポリエチレン、
セラミック、マイカ等の材料で構成した円形誘電体スぺ
ーサであるを可とする。
リッド回路の好適実施形態例の構成および動作を説明し
た。しかし、斯かる実施形態例は、本発明の単なる例示
に過ぎず、何ら本発明を限定するものではないことに留
意されたい。本発明の要旨を逸脱することなく、特定用
途に応じて種々の変形変更が可能であること、当業者に
は容易に理解できよう。例えば、円形テフロンスぺーサ
は、テフロン製が好ましいが、必ずしもテフロン製であ
ることを要件としない。使用する高周波数（マイクロ
波）で安定した誘電率および絶縁抵抗等の電気的諸特性
を有する限り、テフロン以外の、例えばポリエチレン、
セラミック、マイカ等の材料で構成した円形誘電体スぺ
ーサであるを可とする。
【００１８】
【発明の効果】以上説明したように、本発明のラットレ
ース型ハイブリッド回路によれば、次の如き種々の実用
上顕著な効果が得られる。トリプレート線路を使用する
低通過損失である。また、構造が簡単で中心導体を完全
に固定できると共に部品点数を減少し、コスト低減が実
現できる。
ース型ハイブリッド回路によれば、次の如き種々の実用
上顕著な効果が得られる。トリプレート線路を使用する
低通過損失である。また、構造が簡単で中心導体を完全
に固定できると共に部品点数を減少し、コスト低減が実
現できる。
【００１９】次に、ラットレースリング上は、リング外
形よりも大きな円形誘電体スぺーサ（テフロンスペー
サ）で挟み込んでいるため、理想的なストリップライン
の条件を満足させることができる。また、スペーサで挟
まれた５０Ω部についても、スペーサが円形であるた
め、理想的なストリップラインの条件および理想的なス
テップの条件を満足させることができ、シミュレーショ
ンの精度が向上する。即ち、シミュレーションにおいて
不明な不連続の除去が可能となる。更にまた、テフロン
スペーサに挟まれた５０Ω部分の線路長を、１／４波長
に選定することで、不連続の影響を最小限まで除去する
ことができる。
形よりも大きな円形誘電体スぺーサ（テフロンスペー
サ）で挟み込んでいるため、理想的なストリップライン
の条件を満足させることができる。また、スペーサで挟
まれた５０Ω部についても、スペーサが円形であるた
め、理想的なストリップラインの条件および理想的なス
テップの条件を満足させることができ、シミュレーショ
ンの精度が向上する。即ち、シミュレーションにおいて
不明な不連続の除去が可能となる。更にまた、テフロン
スペーサに挟まれた５０Ω部分の線路長を、１／４波長
に選定することで、不連続の影響を最小限まで除去する
ことができる。
【図１】ラットレース型ハイブリッド回路の基本構成を
示す平面図である。
示す平面図である。
【図２】本発明によるラットレース型ハイブリッド回路
の好適実施形態例の構成を示す斜視図である。
の好適実施形態例の構成を示す斜視図である。
【図３】図２に示すラットレース型ハイブリッド回路の
詳細構成を示し、（Ａ）は平面図、（Ｂ）は断面図であ
る。
詳細構成を示し、（Ａ）は平面図、（Ｂ）は断面図であ
る。
【図４】従来のラットレース型ハイブリッド回路の斜視
図である。
図である。
１０ 中心導体（ラットレースリング） １１ アイソレーションポート １２、１４ 同相入力ポート １３ 合成出力ポート ２０ 円形誘電体スぺーサ（円形テフロンスぺー
サ） ３０ 外導体 １１Ａ〜１４Ａ スぺーサで挟まれた線路部分 １１Ｂ〜１４Ｂ スペース外の線路部分
サ） ３０ 外導体 １１Ａ〜１４Ａ スぺーサで挟まれた線路部分 １１Ｂ〜１４Ｂ スペース外の線路部分
Claims (6)
- 【請求項１】略円形の誘電体スペーサにてトリプレート
中心導体を両側からサンドイッチ状に挟み、前記中心導
体を支持するよう構成したことを特徴とするラットレー
ス型ハイブリッド回路。 - 【請求項２】前記誘電体スぺーサの外側の外導体に、前
記誘電体スぺーサに対応する寸法の凹みを形成し、前記
誘電体スぺーサを支持することを特徴とする請求項１に
記載のラットレース型ハイブリッド回路。 - 【請求項３】前記誘電体スぺーサの直径を、前記中心導
体の直径より僅かに大きく選定することを特徴とする請
求項１又は２に記載のラットレース型ハイブリッド回
路。 - 【請求項４】前記中心導体および該中心導体から放射状
に形成されたアイソレーションポート、１対の同相入力
ポートおよび合成出力ポートの線路幅を実質的に等しく
選定することを特徴とする請求項１、２又は３に記載の
ラットレース型ハイブリッド回路。 - 【請求項５】前記円形誘電体スぺーサとして、テフロン
（登録商標）スぺーサを使用することを特徴とする請求
項１乃至４の何れかに記載のラットレース型ハイブリッ
ド回路。 - 【請求項６】前記中心導体の前記アイソレーションポー
トおよび前記同相入力ポート間、前記同相入力ポートお
よび前記合成出力ポート間および前記合成出力ポートお
よび前記同相入力ポート間を約１／４波長に選定するこ
とを特徴とする請求項４又は５に記載のラットレース型
ハイブリッド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000102329A JP2001292012A (ja) | 2000-04-04 | 2000-04-04 | ラットレース型ハイブリッド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000102329A JP2001292012A (ja) | 2000-04-04 | 2000-04-04 | ラットレース型ハイブリッド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001292012A true JP2001292012A (ja) | 2001-10-19 |
Family
ID=18616229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000102329A Pending JP2001292012A (ja) | 2000-04-04 | 2000-04-04 | ラットレース型ハイブリッド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001292012A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105161809A (zh) * | 2015-08-19 | 2015-12-16 | 南京理工大学 | 和差支路采用不同导波结构的高隔离3分贝混合环 |
-
2000
- 2000-04-04 JP JP2000102329A patent/JP2001292012A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105161809A (zh) * | 2015-08-19 | 2015-12-16 | 南京理工大学 | 和差支路采用不同导波结构的高隔离3分贝混合环 |
| CN105161809B (zh) * | 2015-08-19 | 2018-03-09 | 南京理工大学 | 和差支路采用不同导波结构的高隔离3分贝混合环 |
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