JP2001282106A - ハッシュ装置 - Google Patents
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Abstract
(57)【要約】
【課題】ハードウェアによる高速かつ小面積のハッシュ
装置を実現する。 【解決手段】構造的に周期性のあるＳＨＡアルゴリズム
の１周期分の処理について、同時に用いる加算器の最大
数を２個に制限することで、小さな回路面積で高速にハ
ッシュ値を生成する。また、ＳＨＡアルゴリズムのうち
唯一周期性が乱れる最終段の処理についても構造的な周
期性を維持するために、最終段とその前段における加算
器の余っているステージを利用して初期値の加算を行
う。さらに、何周期目のどのステージを実行中かを判定
するカウンタと、２０周期毎のカウンタを設けて加算器
の入出力端子の接続変更、代入値、代入式の選択を行
う。また、元のデータを１６個のレジスタに分割して格
納し、そこから演算した結果をレジスタ上を順次シフト
させて８０周期分の代入値を出力する。
装置を実現する。 【解決手段】構造的に周期性のあるＳＨＡアルゴリズム
の１周期分の処理について、同時に用いる加算器の最大
数を２個に制限することで、小さな回路面積で高速にハ
ッシュ値を生成する。また、ＳＨＡアルゴリズムのうち
唯一周期性が乱れる最終段の処理についても構造的な周
期性を維持するために、最終段とその前段における加算
器の余っているステージを利用して初期値の加算を行
う。さらに、何周期目のどのステージを実行中かを判定
するカウンタと、２０周期毎のカウンタを設けて加算器
の入出力端子の接続変更、代入値、代入式の選択を行
う。また、元のデータを１６個のレジスタに分割して格
納し、そこから演算した結果をレジスタ上を順次シフト
させて８０周期分の代入値を出力する。
Description
【０００１】
【発明の属する技術分野】本発明はネットワークセキュ
リティを確保する技術に関し、特に元のデータを不可逆
なハッシュ値に変換するハッシュ関数ＳＨＡをハードウ
ェアで実現するハッシュ装置に関する。
リティを確保する技術に関し、特に元のデータを不可逆
なハッシュ値に変換するハッシュ関数ＳＨＡをハードウ
ェアで実現するハッシュ装置に関する。
【０００２】
【従来の技術】従来、ハッシュ関数の一つであるＳＨＡ
アルゴリズムに関してはソフトウェアにより実現されて
いる。以下、ＳＨＡアルゴリズムについて説明する。３
２ｂｉｔ長の変数Ａ，Ｂ，Ｃ，Ｄ，Ｅの初期値Ａｉｎｉ
ｔ，Ｂｉｎｉｔ，Ｃｉｎｉｔ，Ｄｉｎｉｔ，Ｄｉｎｉ
ｔ，Ｅｉｎｉｔを１６進数で次のとおり設定する。 Ａｉｎｉｔ＝０ｘ６７４５２３０１ Ｂｉｎｉｔ＝０ｘＥＦＣＤＡＢ８９ Ｃｉｎｉｔ＝０ｘ９８ＢＡＤＣＦＥ Ｄｉｎｉｔ＝０ｘ１０３２５４７６ Ｅｉｎｉｔ＝０ｘＣ３Ｄ２Ｅ１Ｆ０
アルゴリズムに関してはソフトウェアにより実現されて
いる。以下、ＳＨＡアルゴリズムについて説明する。３
２ｂｉｔ長の変数Ａ，Ｂ，Ｃ，Ｄ，Ｅの初期値Ａｉｎｉ
ｔ，Ｂｉｎｉｔ，Ｃｉｎｉｔ，Ｄｉｎｉｔ，Ｄｉｎｉ
ｔ，Ｅｉｎｉｔを１６進数で次のとおり設定する。 Ａｉｎｉｔ＝０ｘ６７４５２３０１ Ｂｉｎｉｔ＝０ｘＥＦＣＤＡＢ８９ Ｃｉｎｉｔ＝０ｘ９８ＢＡＤＣＦＥ Ｄｉｎｉｔ＝０ｘ１０３２５４７６ Ｅｉｎｉｔ＝０ｘＣ３Ｄ２Ｅ１Ｆ０
【０００３】５１２ｂｉｔずつｎ個に分割された元デー
タをＭ１，Ｍ２，…，Ｍｎとする。ｉ＝１〜ｎについて
以下の処理を繰り返す。 （イ）元データＭｉを３２ｂｉｔずつ１６に分割し、左
からＷ１，Ｗ２，…，Ｗ１６とおく。 （ロ）Ａ＝Ａｉｎｉｔ、Ｂ＝Ｂｉｎｉｔ、Ｃ＝Ｃｉｎｉ
ｔ、Ｄ＝Ｄｉｎｉｔ、Ｅ＝Ｅｉｎｉｔとおく。
タをＭ１，Ｍ２，…，Ｍｎとする。ｉ＝１〜ｎについて
以下の処理を繰り返す。 （イ）元データＭｉを３２ｂｉｔずつ１６に分割し、左
からＷ１，Ｗ２，…，Ｗ１６とおく。 （ロ）Ａ＝Ａｉｎｉｔ、Ｂ＝Ｂｉｎｉｔ、Ｃ＝Ｃｉｎｉ
ｔ、Ｄ＝Ｄｉｎｉｔ、Ｅ＝Ｅｉｎｉｔとおく。
【０００４】（ハ）ｔ＝１，２，…，７９，８０につい
て以下の処理を繰り返す。 ＴＥＭＰ＝Ｓ（５，Ａ）＋ｆ（Ｂ，Ｃ，Ｄ）＋Ｅ＋Ｗ＋
Ｋ ここで、ＴＥＭＰは一時変数、Ｓ（ｍ，ｘ）は３２ｂｉ
ｔ変数ｘの上位ｍｂｉｔを下位側へ巡回シフトしたもの
であり、ｆ（Ｂ，Ｃ，Ｄ）、Ｋは次式で与えられる。 ・１≦ｔ≦２０のとき、 ｆ（Ｂ，Ｃ，Ｄ）＝（Ｂ ＡＮＤ Ｃ）ＯＲ（（ＮＯＴ
Ｂ）ＡＮＤ Ｄ） Ｋ＝０ｘ５Ａ８２７９９９ ・２１≦ｔ≦４０のとき、 ｆ（Ｂ，Ｃ，Ｄ）＝Ｂ ＸＯＲ Ｃ ＸＯＲ Ｄ Ｋ＝０ｘ６ＥＤ９ＥＢＡ１ ・４１≦ｔ≦６０のとき、 ｆ（Ｂ，Ｃ，Ｄ）＝（Ｂ ＡＮＤ Ｃ）ＯＲ（Ｂ ＡＮ
Ｄ Ｄ）ＯＲ（Ｃ ＡＮＤ Ｄ） Ｋ＝０ｘ８Ｆ１ＢＢＣＤＣ ・６１≦ｔ≦８０のとき、 ｆ（Ｂ，Ｃ，Ｄ）＝Ｂ ＸＯＲ Ｃ ＸＯＲ Ｄ Ｋ＝０ｘＣＡ６２Ｃ１Ｄ６
て以下の処理を繰り返す。 ＴＥＭＰ＝Ｓ（５，Ａ）＋ｆ（Ｂ，Ｃ，Ｄ）＋Ｅ＋Ｗ＋
Ｋ ここで、ＴＥＭＰは一時変数、Ｓ（ｍ，ｘ）は３２ｂｉ
ｔ変数ｘの上位ｍｂｉｔを下位側へ巡回シフトしたもの
であり、ｆ（Ｂ，Ｃ，Ｄ）、Ｋは次式で与えられる。 ・１≦ｔ≦２０のとき、 ｆ（Ｂ，Ｃ，Ｄ）＝（Ｂ ＡＮＤ Ｃ）ＯＲ（（ＮＯＴ
Ｂ）ＡＮＤ Ｄ） Ｋ＝０ｘ５Ａ８２７９９９ ・２１≦ｔ≦４０のとき、 ｆ（Ｂ，Ｃ，Ｄ）＝Ｂ ＸＯＲ Ｃ ＸＯＲ Ｄ Ｋ＝０ｘ６ＥＤ９ＥＢＡ１ ・４１≦ｔ≦６０のとき、 ｆ（Ｂ，Ｃ，Ｄ）＝（Ｂ ＡＮＤ Ｃ）ＯＲ（Ｂ ＡＮ
Ｄ Ｄ）ＯＲ（Ｃ ＡＮＤ Ｄ） Ｋ＝０ｘ８Ｆ１ＢＢＣＤＣ ・６１≦ｔ≦８０のとき、 ｆ（Ｂ，Ｃ，Ｄ）＝Ｂ ＸＯＲ Ｃ ＸＯＲ Ｄ Ｋ＝０ｘＣＡ６２Ｃ１Ｄ６
【０００５】また、元データＷは次式で与えられる。 ・１≦ｔ≦１６のとき、 Ｗ＝Ｗｔ ・１７≦ｔ≦８０では、 Ｗ＝Ｓ（１，Ｗt-3 ＸＯＲ Ｗt-8 ＸＯＲ Ｗt-14
ＸＯＲ Ｗt-16）とする。 上式により一時変数ＴＥＭＰを求めた後、Ｅ＝Ｄ、Ｄ＝
Ｃ、Ｃ＝Ｓ（３０，Ｂ）、Ｂ＝Ａ、Ａ＝ＴＥＭＰとす
る。
ＸＯＲ Ｗt-16）とする。 上式により一時変数ＴＥＭＰを求めた後、Ｅ＝Ｄ、Ｄ＝
Ｃ、Ｃ＝Ｓ（３０，Ｂ）、Ｂ＝Ａ、Ａ＝ＴＥＭＰとす
る。
【０００６】（ニ）最後に、各変数Ａ，Ｂ，Ｃ，Ｄ，Ｅ
に初期値を加算する。すなわち、 Ａ＝Ａｉｎｉｔ＋Ａ Ｂ＝Ｂｉｎｉｔ＋Ｂ Ｃ＝Ｃｉｎｉｔ＋Ｃ Ｄ＝Ｄｉｎｉｔ＋Ｄ Ｅ＝Ｅｉｎｉｔ＋Ｅ とする。これによりハッシュ関数の値（３２×５＝１６
０ｂｉｔ）が演算される。この１６０ｂｉｔのデータは
元のメッセージを要約したメッセージダイジェスト（要
約関数）として利用される。
に初期値を加算する。すなわち、 Ａ＝Ａｉｎｉｔ＋Ａ Ｂ＝Ｂｉｎｉｔ＋Ｂ Ｃ＝Ｃｉｎｉｔ＋Ｃ Ｄ＝Ｄｉｎｉｔ＋Ｄ Ｅ＝Ｅｉｎｉｔ＋Ｅ とする。これによりハッシュ関数の値（３２×５＝１６
０ｂｉｔ）が演算される。この１６０ｂｉｔのデータは
元のメッセージを要約したメッセージダイジェスト（要
約関数）として利用される。
【０００７】
【発明が解決しようとする課題】ハッシュ関数を用いる
ユーザは、ソフトウェアで実現されるハッシュ関数ＳＨ
Ａよりもハードウェアで実現されるハッシュ関数ＳＨＡ
に、より大きな信頼を持っており、ハードウェアによる
高速かつ小面積のハッシュ装置の早期実現が望まれてい
る。
ユーザは、ソフトウェアで実現されるハッシュ関数ＳＨ
Ａよりもハードウェアで実現されるハッシュ関数ＳＨＡ
に、より大きな信頼を持っており、ハードウェアによる
高速かつ小面積のハッシュ装置の早期実現が望まれてい
る。
【０００８】
【課題を解決するための手段】請求項１の発明によれ
ば、構造的に周期性のあるＳＨＡアルゴリズムの１周期
分の処理について、同時に用いる加算器の最大数を２個
に制限することで、小さい回路面積で高速にハッシュ値
を生成できる。すなわち、請求項１の発明は、元のデー
タからＳＨＡアルゴリズムを用いて１６０ｂｉｔのハッ
シュ値を求めるための第１ないし第５レジスタＡ〜Ｅを
備えるハッシュ装置であって、図１に示すように、第１
レジスタＡの上位５ビットを下位側へ巡回シフトする第
１のローテーション処理部４と、第２、第３、第４レジ
スタＢ，Ｃ，Ｄに基づく論理演算ｆ（Ｂ，Ｃ，Ｄ）を実
行する論理演算処理部５と、第１のローテーション処理
部４の出力と第５レジスタＥの値を加算する第１加算器
６と、ハッシュ値を求める元のデータを分割または演算
処理したデータＷを設定する元データ設定処理部７と、
所定の定数Ｋを設定する定数設定処理部８とを含んで構
成される第１ステージと、第１ステージの論理演算処理
部５と第１加算器６と元データ設定処理部７と定数設定
処理部８の出力のうちいずれか２つを加算する第２加算
器９と、残りの２つを加算する第３加算器１０とを含ん
で構成される第２ステージと、第２ステージの第２加算
器９と第３加算器１０の出力を加算する第４加算器１１
を含んで構成される第３ステージと、第５、第４レジス
タＥ，Ｄに第４、第３レジスタＤ，Ｃの値を代入し、第
２レジスタＢの上位３０ビットを下位側へ巡回シフトす
る第２のローテーション処理部１２の出力を第３レジス
タＣに代入し、第２レジスタＢに第１レジスタＡの値を
代入し、第３ステージの第４加算器１１の出力を第１レ
ジスタＡに代入する処理を含む第４ステージとを含む回
路ブロックを図２に示すように８０段縦続接続し、１段
目の回路ブロックの第１ないし第５レジスタＡ〜Ｅに第
１ないし第５の初期値Ａｉｎｉｔ〜Ｅｉｎｉｔを設定す
ると共に、最終段の回路ブロックの第１ないし第５レジ
スタＡ〜Ｅの出力に前記第１ないし第５の初期値Ａｉｎ
ｉｔ〜Ｅｉｎｉｔをそれぞれ加算する加算器を接続して
成ることを特徴とするものである。なお、図２の構成で
は、最終段の回路ブロックの第１ないし第５レジスタＡ
〜Ｅの出力に第１ないし第５の初期値Ａｉｎｉｔ〜Ｅｉ
ｎｉｔをそれぞれ加算する加算器についても、同時に用
いる加算器の最大数を２個に制限しており、Ａ＝Ａｉｎ
ｉｔ＋Ａ、Ｂ＝Ｂｉｎｉｔ＋Ｂを１ステージ、Ｃ＝Ｃｉ
ｎｉｔ＋Ｃ、Ｄ＝Ｄｉｎｉｔ＋Ｄを次の１ステージ、Ｅ
＝Ｅｉｎｉｔ＋Ｅをさらに次の１ステージで実行してい
る。したがって、後述のように、本発明のハッシュ装置
に具備すべき加算器の数は２個であり、回路面積を小さ
くできるものである。
ば、構造的に周期性のあるＳＨＡアルゴリズムの１周期
分の処理について、同時に用いる加算器の最大数を２個
に制限することで、小さい回路面積で高速にハッシュ値
を生成できる。すなわち、請求項１の発明は、元のデー
タからＳＨＡアルゴリズムを用いて１６０ｂｉｔのハッ
シュ値を求めるための第１ないし第５レジスタＡ〜Ｅを
備えるハッシュ装置であって、図１に示すように、第１
レジスタＡの上位５ビットを下位側へ巡回シフトする第
１のローテーション処理部４と、第２、第３、第４レジ
スタＢ，Ｃ，Ｄに基づく論理演算ｆ（Ｂ，Ｃ，Ｄ）を実
行する論理演算処理部５と、第１のローテーション処理
部４の出力と第５レジスタＥの値を加算する第１加算器
６と、ハッシュ値を求める元のデータを分割または演算
処理したデータＷを設定する元データ設定処理部７と、
所定の定数Ｋを設定する定数設定処理部８とを含んで構
成される第１ステージと、第１ステージの論理演算処理
部５と第１加算器６と元データ設定処理部７と定数設定
処理部８の出力のうちいずれか２つを加算する第２加算
器９と、残りの２つを加算する第３加算器１０とを含ん
で構成される第２ステージと、第２ステージの第２加算
器９と第３加算器１０の出力を加算する第４加算器１１
を含んで構成される第３ステージと、第５、第４レジス
タＥ，Ｄに第４、第３レジスタＤ，Ｃの値を代入し、第
２レジスタＢの上位３０ビットを下位側へ巡回シフトす
る第２のローテーション処理部１２の出力を第３レジス
タＣに代入し、第２レジスタＢに第１レジスタＡの値を
代入し、第３ステージの第４加算器１１の出力を第１レ
ジスタＡに代入する処理を含む第４ステージとを含む回
路ブロックを図２に示すように８０段縦続接続し、１段
目の回路ブロックの第１ないし第５レジスタＡ〜Ｅに第
１ないし第５の初期値Ａｉｎｉｔ〜Ｅｉｎｉｔを設定す
ると共に、最終段の回路ブロックの第１ないし第５レジ
スタＡ〜Ｅの出力に前記第１ないし第５の初期値Ａｉｎ
ｉｔ〜Ｅｉｎｉｔをそれぞれ加算する加算器を接続して
成ることを特徴とするものである。なお、図２の構成で
は、最終段の回路ブロックの第１ないし第５レジスタＡ
〜Ｅの出力に第１ないし第５の初期値Ａｉｎｉｔ〜Ｅｉ
ｎｉｔをそれぞれ加算する加算器についても、同時に用
いる加算器の最大数を２個に制限しており、Ａ＝Ａｉｎ
ｉｔ＋Ａ、Ｂ＝Ｂｉｎｉｔ＋Ｂを１ステージ、Ｃ＝Ｃｉ
ｎｉｔ＋Ｃ、Ｄ＝Ｄｉｎｉｔ＋Ｄを次の１ステージ、Ｅ
＝Ｅｉｎｉｔ＋Ｅをさらに次の１ステージで実行してい
る。したがって、後述のように、本発明のハッシュ装置
に具備すべき加算器の数は２個であり、回路面積を小さ
くできるものである。
【０００９】請求項２の発明によれば、構造的に周期性
のあるＳＨＡアルゴリズムのうち唯一周期性が乱れる最
終段の処理についても構造的な周期性を維持するため
に、請求項１において、８０段目の回路を図４に示すよ
うな回路に置換することで、最小の回路面積でかつ高速
にハッシュ値を生成できる。すなわち、請求項２の発明
では、図４に示すように、請求項１の発明における７９
段目の回路ブロックの第４ステージに第４レジスタＤの
値と第５の初期値Ｅｉｎｉｔを加算する第５加算器１３
を設け、８０段目の回路ブロックの第１ステージに第３
レジスタＣの値と第４の初期値Ｄｉｎｉｔを加算する第
６加算器１４を設け、８０段目の回路ブロックの第３ス
テージに第１レジスタＡの値と第２の初期値Ｂｉｎｉｔ
を加算する第７加算器１５を設け、８０段目の回路ブロ
ックの第４ステージは第２レジスタＢの上位３０ビット
を下位側へ巡回シフトする第２のローテーション処理部
１２の出力と第３の初期値Ｃｉｎｉｔを加算する第８加
算器１６と、８０段目の回路ブロックの第３ステージの
第４加算器１１の出力と第１の初期値Ａｉｎｉｔを加算
する第９加算器１７とを含むステージとし、８０段目の
回路ブロックにさらに第５ステージを設けて、該第５ス
テージでは、第５加算器１３の出力を第５レジスタＥ
に、第６加算器１４の出力を第４レジスタＤに、第８加
算器１６の出力を第３レジスタＣに、第７加算器１５の
出力を第２レジスタＢに、第９加算器１７の出力を第１
レジスタＡにそれぞれ代入することにより、最終段の回
路ブロックの第１ないし第５レジスタＡ〜Ｅの出力に第
１ないし第５の初期値Ａｉｎｉｔ〜Ｅｉｎｉｔをそれぞ
れ加算する処理を前記第５ないし第９加算器１３〜１７
で行うことを特徴とするものである。このようにすれ
ば、図５に示すように、最終段の回路ブロックの出力に
図２に示すような５つの加算器を付加する必要がなくな
る。
のあるＳＨＡアルゴリズムのうち唯一周期性が乱れる最
終段の処理についても構造的な周期性を維持するため
に、請求項１において、８０段目の回路を図４に示すよ
うな回路に置換することで、最小の回路面積でかつ高速
にハッシュ値を生成できる。すなわち、請求項２の発明
では、図４に示すように、請求項１の発明における７９
段目の回路ブロックの第４ステージに第４レジスタＤの
値と第５の初期値Ｅｉｎｉｔを加算する第５加算器１３
を設け、８０段目の回路ブロックの第１ステージに第３
レジスタＣの値と第４の初期値Ｄｉｎｉｔを加算する第
６加算器１４を設け、８０段目の回路ブロックの第３ス
テージに第１レジスタＡの値と第２の初期値Ｂｉｎｉｔ
を加算する第７加算器１５を設け、８０段目の回路ブロ
ックの第４ステージは第２レジスタＢの上位３０ビット
を下位側へ巡回シフトする第２のローテーション処理部
１２の出力と第３の初期値Ｃｉｎｉｔを加算する第８加
算器１６と、８０段目の回路ブロックの第３ステージの
第４加算器１１の出力と第１の初期値Ａｉｎｉｔを加算
する第９加算器１７とを含むステージとし、８０段目の
回路ブロックにさらに第５ステージを設けて、該第５ス
テージでは、第５加算器１３の出力を第５レジスタＥ
に、第６加算器１４の出力を第４レジスタＤに、第８加
算器１６の出力を第３レジスタＣに、第７加算器１５の
出力を第２レジスタＢに、第９加算器１７の出力を第１
レジスタＡにそれぞれ代入することにより、最終段の回
路ブロックの第１ないし第５レジスタＡ〜Ｅの出力に第
１ないし第５の初期値Ａｉｎｉｔ〜Ｅｉｎｉｔをそれぞ
れ加算する処理を前記第５ないし第９加算器１３〜１７
で行うことを特徴とするものである。このようにすれ
ば、図５に示すように、最終段の回路ブロックの出力に
図２に示すような５つの加算器を付加する必要がなくな
る。
【００１０】請求項３の発明によれば、請求項１または
２において、１段目から８０段目の回路ブロックに対
し、図６及び図７に示すように、１から８０までカウン
トできるカウンタ１を割り当て、１段目から７９段目の
回路ブロックの各ステージに対しては１から４までカウ
ントでき、８０段目の回路ブロックの各ステージに対し
ては１から５までカウントできるカウンタ２を割り当
て、さらに、図８に示すように、カウンタ１の１〜２
０、２１〜３９、４１〜５９、６１〜８０の値に対して
１から４までカウントできるカウンタ３を割り当てたも
のであり、これにより、図１に示す回路ブロックの使い
回しが可能となり、最小の回路面積でかつ高速にハッシ
ュ値を生成できる。すなわち、請求項３の発明では、図
２または図５に示される１段目から８０段目の回路ブロ
ックの全部または一部は、少なくとも２個の加算器を含
む１ステージ分の演算回路を複数回反復して使用するこ
とにより構成され、前記演算回路が何段目の回路ブロッ
クの処理をしているかをカウントする第１カウンタ１
と、各回路ブロックを複数のステージに分割する第２カ
ウンタ２と、第１カウンタの値から１ないし２０段目、
２１ないし４０段目、４１ないし６０段目、６１ないし
８０段目を区別する第３カウンタ３を備え、各カウンタ
１〜３の値により前記演算回路の処理内容を各段の回路
ブロックの各ステージに応じて変更することを特徴とす
るものである。
２において、１段目から８０段目の回路ブロックに対
し、図６及び図７に示すように、１から８０までカウン
トできるカウンタ１を割り当て、１段目から７９段目の
回路ブロックの各ステージに対しては１から４までカウ
ントでき、８０段目の回路ブロックの各ステージに対し
ては１から５までカウントできるカウンタ２を割り当
て、さらに、図８に示すように、カウンタ１の１〜２
０、２１〜３９、４１〜５９、６１〜８０の値に対して
１から４までカウントできるカウンタ３を割り当てたも
のであり、これにより、図１に示す回路ブロックの使い
回しが可能となり、最小の回路面積でかつ高速にハッシ
ュ値を生成できる。すなわち、請求項３の発明では、図
２または図５に示される１段目から８０段目の回路ブロ
ックの全部または一部は、少なくとも２個の加算器を含
む１ステージ分の演算回路を複数回反復して使用するこ
とにより構成され、前記演算回路が何段目の回路ブロッ
クの処理をしているかをカウントする第１カウンタ１
と、各回路ブロックを複数のステージに分割する第２カ
ウンタ２と、第１カウンタの値から１ないし２０段目、
２１ないし４０段目、４１ないし６０段目、６１ないし
８０段目を区別する第３カウンタ３を備え、各カウンタ
１〜３の値により前記演算回路の処理内容を各段の回路
ブロックの各ステージに応じて変更することを特徴とす
るものである。
【００１１】請求項４の発明によれば、ＳＨＡアルゴリ
ズムで用いる８０種類の代入値を１６個のレジスタで生
成、供給することで、小面積でハッシュ値を生成できる
回路を実現できる。すなわち、請求項４の発明では、請
求項１ないし３のいずれかにおいて、ハッシュ値を求め
る元のデータを分割または演算処理したデータＷを設定
する元データ設定処理部７は、図９に示すように、元の
５１２ｂｉｔのデータを１６分割して格納して１ないし
１６段目の回路ブロックの元データとして出力する第１
ないし第１６の元データレジスタＷ１〜Ｗ１６と、１７
ないし８０段目の回路ブロックの元データとして第１、
第３、第９及び第１４の元データレジスタの値の排他的
論理和を求めて出力する演算回路と、前記演算回路によ
る演算後に第２ないし第１６の元データレジスタＷ２〜
Ｗ１６の値を第１ないし第１５の元データレジスタＷ１
〜Ｗ１５に順次代入すると共に、第１６の元データレジ
スタＷ１６には前記演算回路の出力の最上位１ｂｉｔを
下位側に巡回シフトしたデータを代入する手段を含んで
構成されることを特徴とするものである。
ズムで用いる８０種類の代入値を１６個のレジスタで生
成、供給することで、小面積でハッシュ値を生成できる
回路を実現できる。すなわち、請求項４の発明では、請
求項１ないし３のいずれかにおいて、ハッシュ値を求め
る元のデータを分割または演算処理したデータＷを設定
する元データ設定処理部７は、図９に示すように、元の
５１２ｂｉｔのデータを１６分割して格納して１ないし
１６段目の回路ブロックの元データとして出力する第１
ないし第１６の元データレジスタＷ１〜Ｗ１６と、１７
ないし８０段目の回路ブロックの元データとして第１、
第３、第９及び第１４の元データレジスタの値の排他的
論理和を求めて出力する演算回路と、前記演算回路によ
る演算後に第２ないし第１６の元データレジスタＷ２〜
Ｗ１６の値を第１ないし第１５の元データレジスタＷ１
〜Ｗ１５に順次代入すると共に、第１６の元データレジ
スタＷ１６には前記演算回路の出力の最上位１ｂｉｔを
下位側に巡回シフトしたデータを代入する手段を含んで
構成されることを特徴とするものである。
【００１２】
【発明の実施の形態】上述のように、ＳＨＡアルゴリズ
ムは類似した処理を８０回繰り返す。このようなアルゴ
リズムの構造的な周期性に着目し、最小の面積で高速処
理が可能なハッシュ関数ＳＨＡを実現するために、請求
項１の発明では、図３に示すような回路ブロックを１ブ
ロックとし、その中で１つのステージ内に加算器が２個
以下になるように４つのステージに分割する。上記の回
路ブロックを回路ブロックＫとする。回路ブロックＫの
第１ステージでは、Ａ，Ｂ，Ｃ，Ｄ，Ｅレジスタに格納
されている初期値Ａ，Ｂ，Ｃ，Ｄ，Ｅ（１段目のブロッ
クではＡｉｎｉｔ，Ｂｉｎｉｔ，Ｃｉｎｉｔ，Ｄｉｎｉ
ｔ，Ｅｉｎｉｔ、２段目のブロック以降は前ブロックで
導出された値）により演算ｆ（Ｂ，Ｃ，Ｄ）の実行およ
びそれにより得られた値（ａ）の保持、値Ａの上位５ｂ
ｉｔを巡回シフトしたものと値Ｅとの加算の実行および
それにより得られた値（ｂ）の保持、あらかじめ与えら
れた１６個の値（Ｗ１〜Ｗ１６）をもとに行われる演算
Ｗ［ｔ］の実行およびそれにより得られた値（ｃ）の保
持、そしてブロックの番号により選択、入力される値Ｋ
（その値を（ｄ）とする）の保持を行う。
ムは類似した処理を８０回繰り返す。このようなアルゴ
リズムの構造的な周期性に着目し、最小の面積で高速処
理が可能なハッシュ関数ＳＨＡを実現するために、請求
項１の発明では、図３に示すような回路ブロックを１ブ
ロックとし、その中で１つのステージ内に加算器が２個
以下になるように４つのステージに分割する。上記の回
路ブロックを回路ブロックＫとする。回路ブロックＫの
第１ステージでは、Ａ，Ｂ，Ｃ，Ｄ，Ｅレジスタに格納
されている初期値Ａ，Ｂ，Ｃ，Ｄ，Ｅ（１段目のブロッ
クではＡｉｎｉｔ，Ｂｉｎｉｔ，Ｃｉｎｉｔ，Ｄｉｎｉ
ｔ，Ｅｉｎｉｔ、２段目のブロック以降は前ブロックで
導出された値）により演算ｆ（Ｂ，Ｃ，Ｄ）の実行およ
びそれにより得られた値（ａ）の保持、値Ａの上位５ｂ
ｉｔを巡回シフトしたものと値Ｅとの加算の実行および
それにより得られた値（ｂ）の保持、あらかじめ与えら
れた１６個の値（Ｗ１〜Ｗ１６）をもとに行われる演算
Ｗ［ｔ］の実行およびそれにより得られた値（ｃ）の保
持、そしてブロックの番号により選択、入力される値Ｋ
（その値を（ｄ）とする）の保持を行う。
【００１３】回路ブロックＫの第２ステージでは第１ス
テージで得られた結果から（ａ）＋（ｂ）の実行および
それにより得られた値（ｅ）の保持、（ｃ）＋（ｄ）の
実行およびそれにより得られた値（ｆ）の保持を行う。
回路ブロックＫの第３ステージでは第２ステージで得ら
れた結果から（ｅ）＋（ｆ）の実行およびそれにより得
られた値（ｇ）の保持を行う。
テージで得られた結果から（ａ）＋（ｂ）の実行および
それにより得られた値（ｅ）の保持、（ｃ）＋（ｄ）の
実行およびそれにより得られた値（ｆ）の保持を行う。
回路ブロックＫの第３ステージでは第２ステージで得ら
れた結果から（ｅ）＋（ｆ）の実行およびそれにより得
られた値（ｇ）の保持を行う。
【００１４】回路ブロックＫの第４ステージでは第３ス
テージで得られた結果（ｇ）をＡレジスタに、もとあっ
たＡレジスタの値をＢレジスタに、もとあったＢレジス
タの値の上位３０ｂｉｔを下位側に巡回シフトしてＣレ
ジスタに、もとあったＣレジスタの値をＤレジスタに、
もとあったＤレジスタの値をＥレジスタにそれぞれ格納
する。これによりＡ，Ｂ，Ｃ，Ｄ，Ｅレジスタの値の更
新が完了する。
テージで得られた結果（ｇ）をＡレジスタに、もとあっ
たＡレジスタの値をＢレジスタに、もとあったＢレジス
タの値の上位３０ｂｉｔを下位側に巡回シフトしてＣレ
ジスタに、もとあったＣレジスタの値をＤレジスタに、
もとあったＤレジスタの値をＥレジスタにそれぞれ格納
する。これによりＡ，Ｂ，Ｃ，Ｄ，Ｅレジスタの値の更
新が完了する。
【００１５】この回路ブロックＫを８０個直列に接続
し、８０段目のブロックにより出力されたＡ，Ｂ，Ｃ，
Ｄ，Ｅに対して、Ａ＝Ａｉｎｉｔ＋Ａ，Ｂ＝Ｂｉｎｉｔ
＋Ｂ，Ｃ＝Ｃｉｎｉｔ＋Ｃ，Ｄ＝Ｄｉｎｉｔ＋Ｄ，Ｅ＝
Ｅｉｎｉｔ＋Ｅの演算を行う。以上の処理を行う回路全
体の構成は図２のようになる。
し、８０段目のブロックにより出力されたＡ，Ｂ，Ｃ，
Ｄ，Ｅに対して、Ａ＝Ａｉｎｉｔ＋Ａ，Ｂ＝Ｂｉｎｉｔ
＋Ｂ，Ｃ＝Ｃｉｎｉｔ＋Ｃ，Ｄ＝Ｄｉｎｉｔ＋Ｄ，Ｅ＝
Ｅｉｎｉｔ＋Ｅの演算を行う。以上の処理を行う回路全
体の構成は図２のようになる。
【００１６】請求項２の発明では、図４に示すような回
路ブロックを１ブロックとし、その中で１つのステージ
内に加算器が２個以下になるように５つのステージに分
割する。上記の回路ブロックを回路ブロックＺとし、図
５に示すように７９段目の回路ブロックＫの後に接続す
る。回路ブロックＺでは１ステージに含まれる加算器の
最大数を２個にするために、回路ブロックＫの７９段目
のブロックの第４ステージにＥｉｎｉｔと７９段目のブ
ロックの第４ステージのＤレジスタを加算する加算器１
３を設け、８０段目のブロックの第１ステージにＤｉｎ
ｉｔと７９段目のブロックの第４ステージのＣレジスタ
を加算する加算器１４を設け、８０段目のブロックの第
３ステージにＢｉｎｉｔと７９段目のブロックの第４ス
テージのＡレジスタを加算する加算器１５を設け、８０
段目のブロックの第４ステージにＣｉｎｉｔと７９段目
のブロックの第４ステージのＢレジスタの上位３０ｂｉ
ｔを下位側に巡回シフトしたものを加算する加算器１６
と、Ａｉｎｉｔと８０段目のブロックの第３ステージの
加算器１１の出力を加算する加算器１７を設ける。
路ブロックを１ブロックとし、その中で１つのステージ
内に加算器が２個以下になるように５つのステージに分
割する。上記の回路ブロックを回路ブロックＺとし、図
５に示すように７９段目の回路ブロックＫの後に接続す
る。回路ブロックＺでは１ステージに含まれる加算器の
最大数を２個にするために、回路ブロックＫの７９段目
のブロックの第４ステージにＥｉｎｉｔと７９段目のブ
ロックの第４ステージのＤレジスタを加算する加算器１
３を設け、８０段目のブロックの第１ステージにＤｉｎ
ｉｔと７９段目のブロックの第４ステージのＣレジスタ
を加算する加算器１４を設け、８０段目のブロックの第
３ステージにＢｉｎｉｔと７９段目のブロックの第４ス
テージのＡレジスタを加算する加算器１５を設け、８０
段目のブロックの第４ステージにＣｉｎｉｔと７９段目
のブロックの第４ステージのＢレジスタの上位３０ｂｉ
ｔを下位側に巡回シフトしたものを加算する加算器１６
と、Ａｉｎｉｔと８０段目のブロックの第３ステージの
加算器１１の出力を加算する加算器１７を設ける。
【００１７】これにより回路ブロックＺは回路ブロック
Ｋをもとに第１ステージと第３ステージにそれぞれ１
個、第４ステージに２個の加算器を追加した構造となる
が、その他に１ブロック内で行われる値の導出や巡回シ
フト等の処理は他ブロックと同一のステージで実行され
るため、回路ブロックＺの構造について回路ブロックＫ
との類似性が保たれる。
Ｋをもとに第１ステージと第３ステージにそれぞれ１
個、第４ステージに２個の加算器を追加した構造となる
が、その他に１ブロック内で行われる値の導出や巡回シ
フト等の処理は他ブロックと同一のステージで実行され
るため、回路ブロックＺの構造について回路ブロックＫ
との類似性が保たれる。
【００１８】請求項３の発明によれば、図５の回路に対
し、１から８０までカウントできるカウンタ１、１から
５までカウントできるカウンタ２、１から４までカウン
トできるカウンタ３を付加する。カウンタ１の１から７
９は回路ブロックＫを、カウンタ１の８０は回路ブロッ
クＺを示す。カウンタ１により必要な回路ブロックを選
択する。カウンタ２の１から４は回路ブロックＫ、回路
ブロックＺのステージ１から４を示す。また、カウンタ
２の５は回路ブロックＺの第５ステージを示す。回路ブ
ロックＫ、回路ブロックＺにおいて、各ステージに現れ
る加算器の数は２個以下であり、カウンタ２を用いて処
理中のステージを判定し、加算器の入出力端子の接続を
変更することにより加算器の再利用が可能となり、これ
によりハッシュ装置に具備する加算器を２個にまで低減
することができる。カウンタ３の１はカウンタ１の１〜
２０、２はカウンタ１の２１〜４０、３はカウンタ１の
４１〜６０、４はカウンタ１の６１〜８０に対応する。
し、１から８０までカウントできるカウンタ１、１から
５までカウントできるカウンタ２、１から４までカウン
トできるカウンタ３を付加する。カウンタ１の１から７
９は回路ブロックＫを、カウンタ１の８０は回路ブロッ
クＺを示す。カウンタ１により必要な回路ブロックを選
択する。カウンタ２の１から４は回路ブロックＫ、回路
ブロックＺのステージ１から４を示す。また、カウンタ
２の５は回路ブロックＺの第５ステージを示す。回路ブ
ロックＫ、回路ブロックＺにおいて、各ステージに現れ
る加算器の数は２個以下であり、カウンタ２を用いて処
理中のステージを判定し、加算器の入出力端子の接続を
変更することにより加算器の再利用が可能となり、これ
によりハッシュ装置に具備する加算器を２個にまで低減
することができる。カウンタ３の１はカウンタ１の１〜
２０、２はカウンタ１の２１〜４０、３はカウンタ１の
４１〜６０、４はカウンタ１の６１〜８０に対応する。
【００１９】回路ブロックＫ、回路ブロックＺについ
て、回路構成は類似しているが、各ステージで代入する
値、式はカウンタ３の１から４で異なる。したがって、
カウンタ３を用いて、代入する値、式を選択する。これ
ら３種類のカウンタを組み合わせることにより、現時点
でＳＨＡアルゴリズムのうち、どのブロックのどのステ
ージの処理を行っているのかを判断し、代入値、代入
式、加算器の入出力選択を行う。なお、回路ブロックＫ
について、カウンタ１とカウンタ２の関係を図７に示
す。回路ブロックＺについて、カウンタ１とカウンタ２
の関係を図８に示す。また、カウンタ１とカウンタ３の
関係を図９に示す。
て、回路構成は類似しているが、各ステージで代入する
値、式はカウンタ３の１から４で異なる。したがって、
カウンタ３を用いて、代入する値、式を選択する。これ
ら３種類のカウンタを組み合わせることにより、現時点
でＳＨＡアルゴリズムのうち、どのブロックのどのステ
ージの処理を行っているのかを判断し、代入値、代入
式、加算器の入出力選択を行う。なお、回路ブロックＫ
について、カウンタ１とカウンタ２の関係を図７に示
す。回路ブロックＺについて、カウンタ１とカウンタ２
の関係を図８に示す。また、カウンタ１とカウンタ３の
関係を図９に示す。
【００２０】請求項４の発明によれば、上記の回路にお
いて用いる代入値Ｗを、カウンタ１が示す全ての回路ブ
ロック（１〜８０段目）のそれぞれに対応して出力す
る。ハッシュ関数ＳＨＡでは８０種類の元データＷが必
要となるが、これら全てを生成するために、１６個のレ
ジスタ（Ｗ１〜Ｗ１６）を具備し、カウンタ１の値が１
〜１６のときはカウンタ１の値ｔに対応するＷｔをその
まま出力し、カウンタ１の値ｔが１７〜８０のときはＷ
＝Ｗt-3 ＸＯＲ Ｗt-8 ＸＯＲ Ｗt-14 ＸＯＲ
Ｗt-16の演算を行い、その後、最上位ｂｉｔを下位側へ
巡回シフトし、Ｗ１６に格納する。このときＷ２〜Ｗ１
６に元々格納されていた値は、それぞれ１つ下位のレジ
スタＷ１〜Ｗ１５にシフト（Ｗｎ→Ｗｎ−１；ｎ＝２，
３，…，１６）され、Ｗ１に格納されていた値は消去さ
れる。この様子を図１０に示す。これにより１６個のレ
ジスタＷ１〜Ｗ１６のみでハッシュ値の生成に必要な８
０種類の元データＷ［１］〜Ｗ［８０］を全て生成する
ことができる。
いて用いる代入値Ｗを、カウンタ１が示す全ての回路ブ
ロック（１〜８０段目）のそれぞれに対応して出力す
る。ハッシュ関数ＳＨＡでは８０種類の元データＷが必
要となるが、これら全てを生成するために、１６個のレ
ジスタ（Ｗ１〜Ｗ１６）を具備し、カウンタ１の値が１
〜１６のときはカウンタ１の値ｔに対応するＷｔをその
まま出力し、カウンタ１の値ｔが１７〜８０のときはＷ
＝Ｗt-3 ＸＯＲ Ｗt-8 ＸＯＲ Ｗt-14 ＸＯＲ
Ｗt-16の演算を行い、その後、最上位ｂｉｔを下位側へ
巡回シフトし、Ｗ１６に格納する。このときＷ２〜Ｗ１
６に元々格納されていた値は、それぞれ１つ下位のレジ
スタＷ１〜Ｗ１５にシフト（Ｗｎ→Ｗｎ−１；ｎ＝２，
３，…，１６）され、Ｗ１に格納されていた値は消去さ
れる。この様子を図１０に示す。これにより１６個のレ
ジスタＷ１〜Ｗ１６のみでハッシュ値の生成に必要な８
０種類の元データＷ［１］〜Ｗ［８０］を全て生成する
ことができる。
【００２１】
【発明の効果】請求項１の発明によれば、１ステージに
２個以内の加算器を用いてハッシュ関数ＳＨＡを求める
ことができるから、小さな回路面積で高速なハッシュ装
置を提供できる。請求項２の発明によれば、最終段およ
びその前段の回路ブロックで加算器が余っているステー
ジを利用して最終段で必要となる初期値の加算を行うよ
うにしたので、ハッシュ値の演算速度をより一層向上で
きる。
２個以内の加算器を用いてハッシュ関数ＳＨＡを求める
ことができるから、小さな回路面積で高速なハッシュ装
置を提供できる。請求項２の発明によれば、最終段およ
びその前段の回路ブロックで加算器が余っているステー
ジを利用して最終段で必要となる初期値の加算を行うよ
うにしたので、ハッシュ値の演算速度をより一層向上で
きる。
【００２２】請求項３の発明によれば、何段目の回路ブ
ロックかを判定する第１カウンタ、どのステージかを判
定する第２カウンタ、論理演算処理部で用いる論理式や
定数設定処理部で設定すべき定数を選択する第３カウン
タを設けたので、１ステージに２個以内の加算器を含む
共通の回路ブロックを複数回反復して使用する動作が容
易に実現できる。請求項４の発明によれば、８０段の回
路ブロックでそれぞれ必要となる８０種類の元データを
１６個のレジスタで設定できるから、ハッシュ装置の回
路面積を小さくできる。
ロックかを判定する第１カウンタ、どのステージかを判
定する第２カウンタ、論理演算処理部で用いる論理式や
定数設定処理部で設定すべき定数を選択する第３カウン
タを設けたので、１ステージに２個以内の加算器を含む
共通の回路ブロックを複数回反復して使用する動作が容
易に実現できる。請求項４の発明によれば、８０段の回
路ブロックでそれぞれ必要となる８０種類の元データを
１６個のレジスタで設定できるから、ハッシュ装置の回
路面積を小さくできる。
【図１】本発明のハッシュ装置における基本回路ブロッ
クを示す回路図である。
クを示す回路図である。
【図２】請求項１の一実施形態に係るハッシュ装置の全
体構成を示す回路図である。
体構成を示す回路図である。
【図３】請求項１の一実施形態に係るハッシュ装置の各
段の回路ブロックを示す回路図である。
段の回路ブロックを示す回路図である。
【図４】請求項２の一実施形態に係るハッシュ装置の最
終段の回路ブロックを示す回路図である。
終段の回路ブロックを示す回路図である。
【図５】請求項２の一実施形態に係るハッシュ装置の全
体構成を示す回路図である。
体構成を示す回路図である。
【図６】請求項３の１ないし７９段目の回路ブロックと
第１、第２カウンタの関係を示す説明図である。
第１、第２カウンタの関係を示す説明図である。
【図７】請求項３の８０段目の回路ブロックと第１、第
２カウンタの関係を示す説明図である。
２カウンタの関係を示す説明図である。
【図８】請求項３の第１、第３カウンタの関係を示す説
明図である。
明図である。
【図９】請求項４の元データ設定処理部の構成および動
作を示す説明図である。
作を示す説明図である。
４ 第１のローテーション処理部 ５ 論理演算処理部 ６ 第１加算器 ７ 元データ設定処理部 ８ 定数設定処理部 ９ 第２加算器 １０ 第３加算器 １１ 第４加算器 １２ 第２のローテーション処理部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中谷 浩茂 大阪府門真市大字門真1048番地 松下電工 株式会社内 (72)発明者 宮崎 靖一 大阪府門真市大字門真1048番地 松下電工 株式会社内 Ｆターム(参考） 5J104 AA18 JA01 NA12 NA22
Claims (4)
- 【請求項１】 元のデータからＳＨＡアルゴリズムを
用いて１６０ｂｉｔのハッシュ値を求めるための第１な
いし第５レジスタを備えるハッシュ装置であって、第１
レジスタの上位５ビットを下位側へ巡回シフトする第１
のローテーション処理部と、第２、第３、第４レジスタ
に基づく論理演算を実行する論理演算処理部と、第１の
ローテーション処理部の出力と第５レジスタの値を加算
する第１加算器と、ハッシュ値を求める元のデータを分
割または演算処理したデータを設定する元データ設定処
理部と、所定の定数を設定する定数設定処理部とを含ん
で構成される第１ステージと、第１ステージの論理演算
処理部と第１加算器と元データ設定処理部と定数設定処
理部の出力のうちいずれか２つを加算する第２加算器
と、残りの２つを加算する第３加算器とを含んで構成さ
れる第２ステージと、第２ステージの第２加算器と第３
加算器の出力を加算する第４加算器を含んで構成される
第３ステージと、第５、第４レジスタに第４、第３レジ
スタの値を代入し、第２レジスタの上位３０ビットを下
位側へ巡回シフトする第２のローテーション処理部の出
力を第３レジスタに代入し、第２レジスタに第１レジス
タの値を代入し、第３ステージの第４加算器の出力を第
１レジスタに代入する処理を含む第４ステージとを含む
回路ブロックを８０段縦続接続し、１段目の回路ブロッ
クの第１ないし第５レジスタに第１ないし第５の初期値
を設定すると共に、最終段の回路ブロックの第１ないし
第５レジスタの出力に前記第１ないし第５の初期値をそ
れぞれ加算する加算器を接続して成ることを特徴とする
ハッシュ装置。 - 【請求項２】 請求項１において、７９段目の回路ブ
ロックの第４ステージに第４レジスタの値と第５の初期
値を加算する第５加算器を設け、８０段目の回路ブロッ
クの第１ステージに第３レジスタの値と第４の初期値を
加算する第６加算器を設け、８０段目の回路ブロックの
第３ステージに第１レジスタの値と第２の初期値を加算
する第７加算器を設け、８０段目の回路ブロックの第４
ステージは第２レジスタの上位３０ビットを下位側へ巡
回シフトする第２のローテーション処理部の出力と第３
の初期値を加算する第８加算器と、８０段目の回路ブロ
ックの第３ステージの第４加算器の出力と第１の初期値
を加算する第９加算器とを含むステージとし、８０段目
の回路ブロックにさらに第５ステージを設けて、該第５
ステージでは、第５加算器の出力を第５レジスタに、第
６加算器の出力を第４レジスタに、第８加算器の出力を
第３レジスタに、第７加算器の出力を第２レジスタに、
第９加算器の出力を第１レジスタにそれぞれ代入するこ
とにより、最終段の回路ブロックの第１ないし第５レジ
スタの出力に第１ないし第５の初期値をそれぞれ加算す
る処理を前記第５ないし第９加算器で行うことを特徴と
するハッシュ装置。 - 【請求項３】 請求項１または２において、１段目か
ら８０段目の回路ブロックの全部または一部は、少なく
とも２個の加算器を含む１ステージ分の演算回路を複数
回反復して使用することにより構成され、前記演算回路
が何段目の回路ブロックの処理をしているかをカウント
する第１カウンタと、各回路ブロックを複数のステージ
に分割する第２カウンタと、第１カウンタの値から１な
いし２０段目、２１ないし４０段目、４１ないし６０段
目、６１ないし８０段目を区別する第３カウンタを備
え、各カウンタの値により前記演算回路の処理内容を各
段の回路ブロックの各ステージに応じて変更することを
特徴とするハッシュ装置。 - 【請求項４】 請求項１ないし３のいずれかにおい
て、ハッシュ値を求める元のデータを分割または演算処
理したデータを設定する元データ設定処理部は、元の５
１２ｂｉｔのデータを１６分割して格納して１ないし１
６段目の回路ブロックの元データとして出力する第１な
いし第１６の元データレジスタと、１７ないし８０段目
の回路ブロックの元データとして第１、第３、第９及び
第１４の元データレジスタの値の排他的論理和を求めて
出力する演算回路と、前記演算回路による演算後に第２
ないし第１６の元データレジスタの値を第１ないし第１
５の元データレジスタに順次代入すると共に、第１６の
元データレジスタには前記演算回路の出力の最上位１ｂ
ｉｔを下位側に巡回シフトしたデータを代入する手段を
含んで構成されることを特徴とするハッシュ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000089518A JP3709760B2 (ja) | 2000-03-28 | 2000-03-28 | ハッシュ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000089518A JP3709760B2 (ja) | 2000-03-28 | 2000-03-28 | ハッシュ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001282106A true JP2001282106A (ja) | 2001-10-12 |
| JP3709760B2 JP3709760B2 (ja) | 2005-10-26 |
Family
ID=18605264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000089518A Expired - Fee Related JP3709760B2 (ja) | 2000-03-28 | 2000-03-28 | ハッシュ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3709760B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005208400A (ja) * | 2004-01-23 | 2005-08-04 | Mitsubishi Electric Corp | ハッシュ値算出装置及び演算装置 |
| KR100656375B1 (ko) | 2005-12-10 | 2006-12-11 | 한국전자통신연구원 | 저전력 해쉬함수 암호화 장치 |
| US7376685B2 (en) | 2003-12-26 | 2008-05-20 | Electronics And Telecommunications Research Institute | Apparatus and method for computing SHA-1hash function |
| WO2010041307A1 (ja) | 2008-10-07 | 2010-04-15 | 富士通株式会社 | 暗号化装置 |
| JP2011133916A (ja) * | 2011-04-07 | 2011-07-07 | Mitsubishi Electric Corp | 演算装置 |
| JP2015537284A (ja) * | 2012-09-28 | 2015-12-24 | インテル・コーポレーション | 複数の１２８ビットデータパスにおけるｓｈａ１ラウンド処理のための命令セット |
| CN109905228A (zh) * | 2017-12-07 | 2019-06-18 | 北京智云芯科技有限公司 | 一种实现哈希运算的专用计算电路 |
-
2000
- 2000-03-28 JP JP2000089518A patent/JP3709760B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2010041307A1 (ja) | 2008-10-07 | 2010-04-15 | 富士通株式会社 | 暗号化装置 |
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| JP2015537284A (ja) * | 2012-09-28 | 2015-12-24 | インテル・コーポレーション | 複数の１２８ビットデータパスにおけるｓｈａ１ラウンド処理のための命令セット |
| JP2017097902A (ja) * | 2012-09-28 | 2017-06-01 | インテル・コーポレーション | 複数の１２８ビットデータパスにおけるｓｈａ１ラウンド処理のための命令セット |
| JP2019071075A (ja) * | 2012-09-28 | 2019-05-09 | インテル・コーポレーション | 複数の１２８ビットデータパスにおけるｓｈａ１ラウンド処理のための命令セット |
| CN109905228A (zh) * | 2017-12-07 | 2019-06-18 | 北京智云芯科技有限公司 | 一种实现哈希运算的专用计算电路 |
| CN109905228B (zh) * | 2017-12-07 | 2023-07-25 | 北京智云芯科技有限公司 | 一种实现哈希运算的专用计算电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3709760B2 (ja) | 2005-10-26 |
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