JP2001264811A - Method of manufacturing liquid crystal display device and device for exposure - Google Patents
Method of manufacturing liquid crystal display device and device for exposureInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、画素毎にＴＦＴ
（Thin Film Transistor：薄膜トランジスタ）を備えた
液晶表示装置の製造方法に関し、特に絶縁膜（最終保護
膜）の形成工程を省略し、ＴＦＴと画素電極とを直接接
続した液晶表示装置の製造方法及びその製造方法におい
て使用する露光装置に関する。The present invention relates to a TFT for each pixel.
In particular, the present invention relates to a method of manufacturing a liquid crystal display device having a thin film transistor, and particularly to a method of manufacturing a liquid crystal display device in which a TFT and a pixel electrode are directly connected by omitting a step of forming an insulating film (final protective film). The present invention relates to an exposure apparatus used in a manufacturing method.
【０００２】[0002]
【従来の技術】アクティブマトリクス型液晶表示装置
は、非選択時にオフ状態となって信号を遮断するスイッ
チ素子を各画素に設けることによってクロストークを防
止するものであり、単純マトリクス方式の液晶表示装置
に比べて優れた表示特性を示す。特に、スイッチ素子と
してＴＦＴ（Thin Film Transistor：薄膜トランジス
タ）を使用した液晶表示装置は、ＴＦＴの駆動能力が高
いので、ＣＲＴ（Cathode-Ray Tube）に匹敵するほど優
れた表示特性を示す。2. Description of the Related Art An active matrix type liquid crystal display device prevents crosstalk by providing a switching element which is turned off when not selected and cuts off a signal in each pixel. It shows excellent display characteristics as compared with. In particular, a liquid crystal display device using a TFT (Thin Film Transistor) as a switch element has a high driving capability of the TFT, and thus exhibits excellent display characteristics comparable to a CRT (Cathode-Ray Tube).
【０００３】一般的なＴＮ（Twisted Nematic ）型液晶
表示装置は、２枚の透明基板の間に液晶を封入した構造
を有している。それらの透明基板の相互に対向する２つ
の面（対向面）のうち、一方の面側にはコモン電極、カ
ラーフィルタ及び配向膜等が形成され、また他方の面側
にはＴＦＴ、画素電極及び配向膜等が形成されている。
更に、各透明基板の対向面と反対側の面には、それぞれ
偏光板が貼り付けられている。これらの２枚の偏光板
は、例えば偏光板の偏光軸が互いに直交するように配置
され、これによれば、電界をかけない状態では光を透過
し、電界を印加した状態では遮光するモード、すなわち
ノーマリーホワイトモードとなる。また、２枚の偏光板
の偏光軸が平行な場合には、ノーマリーブラックモード
となる。以下、ＴＦＴ及び画素電極等が形成された基板
をＴＦＴ基板と呼び、コモン電極及びカラーフィルタ等
が形成された基板をＣＦ基板と呼ぶ。A general TN (Twisted Nematic) type liquid crystal display device has a structure in which liquid crystal is sealed between two transparent substrates. Of the two surfaces (opposing surfaces) of the transparent substrate facing each other, a common electrode, a color filter, an alignment film, and the like are formed on one surface side, and a TFT, a pixel electrode, and a pixel electrode are formed on the other surface side. An alignment film and the like are formed.
Further, a polarizing plate is attached to a surface of each transparent substrate opposite to the facing surface. These two polarizing plates are arranged, for example, such that the polarization axes of the polarizing plates are orthogonal to each other. According to this, a mode in which light is transmitted when no electric field is applied and light is blocked when an electric field is applied, That is, a normally white mode is set. When the polarization axes of the two polarizing plates are parallel, a normally black mode is set. Hereinafter, the substrate on which the TFT, the pixel electrode, and the like are formed is referred to as a TFT substrate, and the substrate on which the common electrode, the color filter, and the like are formed is referred to as a CF substrate.
【０００４】近年、液晶表示装置のより一層の高性能化
が要求されており、特に視角特性の改善及び表示品質の
向上が強く要求されている。このような要求を満たすも
のとして、垂直配向（Vertically Aligned：ＶＡ）型液
晶表示装置、特にＭＶＡ（Multi-domain Vartical Alig
nment ）型液晶表示装置が有望視されている。図２９は
従来のＭＶＡ型液晶表示装置の一例を示す断面図であ
る。In recent years, higher performance of liquid crystal display devices has been demanded, and in particular, improvement of viewing angle characteristics and display quality has been strongly demanded. As a device that satisfies such a demand, a vertically aligned (VA) type liquid crystal display device, particularly, an MVA (Multi-domain Vartical Alig
nment) type liquid crystal display devices are promising. FIG. 29 is a sectional view showing an example of a conventional MVA liquid crystal display device.
【０００５】この液晶表示装置は、ＴＦＴ基板７０と、
ＣＦ基板８０と、これらの基板７０，８０間に封入され
た垂直配向型液晶８９とにより構成されている。また、
ＴＦＴ基板７０の下及びＣＦ基板８０の上には、それぞ
れ偏光板（図示せず）が、例えば偏光軸を直交させて配
置されている。ＴＦＴ基板７０は、以下のように形成さ
れている。すなわち、透明ガラス基板７１の上には、マ
トリクス状に配列された複数の画素電極７８と、画素電
極７８に接続されたＴＦＴ（図示せず）と、そのＴＦＴ
を介して画素電極７８に画像データを供給するデータ配
線及びゲート配線（いずれも図示せず）とが形成されて
いる。画素電極７８は、ＩＴＯ（indium-tin oxide：イ
ンジウム酸化スズ）等の透明導電体により形成されてい
る。また、画素電極７８にはドメイン規制用のスリット
７８ｓが形成されている。更に、画素電極７８の表面は
ポリイミド等からなる配向膜（図示せず）に覆われてい
る。This liquid crystal display device comprises a TFT substrate 70,
It comprises a CF substrate 80 and a vertical alignment type liquid crystal 89 sealed between these substrates 70, 80. Also,
Below the TFT substrate 70 and above the CF substrate 80, polarizing plates (not shown) are arranged, for example, with their polarization axes orthogonal to each other. The TFT substrate 70 is formed as follows. That is, on the transparent glass substrate 71, a plurality of pixel electrodes 78 arranged in a matrix, a TFT (not shown) connected to the pixel electrode 78, and the TFT
A data line and a gate line (both not shown) for supplying image data to the pixel electrode 78 via the gate electrode are formed. The pixel electrode 78 is formed of a transparent conductor such as ITO (indium-tin oxide). Further, a slit 78s for domain control is formed in the pixel electrode 78. Further, the surface of the pixel electrode 78 is covered with an alignment film (not shown) made of polyimide or the like.
【０００６】図３０は、ＴＦＴ基板７０のＴＦＴ形成部
の断面図である。この図３０に示すように、ゲート配線
７２ａはガラス基板７１の上に形成されており、絶縁膜
７３に覆われている。ゲート配線７２ａの上方の絶縁膜
７３の上には、ＴＦＴの動作層となるアモルファスシリ
コン膜７４が選択的に形成されており、このアモルファ
スシリコン膜７４の中央部の上にはチャネル保護膜７５
ａが形成されている。チャネル保護膜７５ａを挟んでシ
リコン膜７４上の両側には、ＴＦＴのオーミックコンタ
クト層となるｎ+ 型アモルファスシリコン膜（以下、ｎ
+ 型シリコン膜ともいう）７６が形成されている。ま
た、このｎ+ 型シリコン膜７６の上には、金属膜からな
るソース電極７７ａ及びドレイン電極７７ｂが形成され
ている。なお、図３０では図示していないが、ＴＦＴに
画像データを供給するデータ配線も、ソース電極７７ａ
及びドレイン電極７７ｂと同じ層に形成されている。FIG. 30 is a sectional view of a TFT forming portion of the TFT substrate 70. As shown in FIG. 30, the gate wiring 72a is formed on a glass substrate 71 and is covered with an insulating film 73. An amorphous silicon film 74 serving as a TFT operation layer is selectively formed on the insulating film 73 above the gate wiring 72a, and a channel protection film 75 is formed on a central portion of the amorphous silicon film 74.
a is formed. On both sides of the silicon film 74 with the channel protective film 75a interposed therebetween, an n + type amorphous silicon film (hereinafter referred to as n
+ Type silicon film) 76 is formed. On the n + type silicon film 76, a source electrode 77a and a drain electrode 77b made of a metal film are formed. Although not shown in FIG. 30, a data line for supplying image data to the TFT is also provided on the source electrode 77a.
And is formed in the same layer as the drain electrode 77b.
【０００７】これらのソース電極７７ａ、ドレイン電極
７７ｂ及びデータ配線等は、基板７１上に形成された最
終保護膜７９に覆われている。画素電極７８は最終保護
膜７９の上に形成され、コンタクトホールを介してソー
ス電極７７ａに電気的に接続されている。一方、ＣＦ基
板８０は以下のように構成されている。すなわち、ガラ
ス基板８１の下面側には、Ｃｒ（クロム）等からなるブ
ラックマトリクス８２が形成されており、このブラック
マトリクス８２により画素間の領域が遮光されるように
なっている。また、ガラス基板８１の下面側には、各画
素毎に、赤色（Ｒ）、緑色（Ｇ）及び青色（Ｂ）のいず
れか１色のカラーフィルタ８３が形成されている。カラ
ーフィルタ８３の下にはＩＴＯ等の透明導電体からなる
コモン電極８４が形成されている。コモン電極８４の下
にはドメイン規制用突起部８５が形成されている。ま
た、コモン電極８４及び突起部８５の表面はポリイミド
等からなる配向膜（図示せず）に覆われている。The source electrode 77a, the drain electrode 77b, the data wiring and the like are covered by a final protective film 79 formed on the substrate 71. The pixel electrode 78 is formed on the final protective film 79, and is electrically connected to the source electrode 77a via a contact hole. On the other hand, the CF substrate 80 is configured as follows. That is, a black matrix 82 made of Cr (chrome) or the like is formed on the lower surface side of the glass substrate 81, and the region between pixels is shielded by the black matrix 82. On the lower surface of the glass substrate 81, a color filter 83 of any one of red (R), green (G), and blue (B) is formed for each pixel. Under the color filter 83, a common electrode 84 made of a transparent conductor such as ITO is formed. A domain regulating projection 85 is formed below the common electrode 84. The surfaces of the common electrode 84 and the protrusion 85 are covered with an alignment film (not shown) made of polyimide or the like.
【０００８】このように構成された液晶表示装置におい
て、電圧を印加しない状態では、液晶分子８９ａは配向
膜に垂直な方向に配向する。この場合は、ＴＦＴ基板７
０の下側から偏光板を通って入射した光は、ＣＦ基板８
０の上に配置された偏光板により遮断されるため、暗表
示となる。一方、画素電極７８とコモン電極８４との間
に十分な電圧を印加すると、液晶分子８９ａは電界に垂
直な方向に配列する。この場合に、突起部８５及びスリ
ット７８ｓの両側では液晶分子８９ａの倒れる方向が異
なり、いわゆる配向分割（マルチドメイン）が達成され
る。この状態では、ＴＦＴ基板７０の下側から偏光板を
通って入射した光は、ＣＦ基板８０の上に配置された偏
光板を通過するため、明表示となる。各画素毎に印加電
圧を制御することにより、液晶表示装置に所望の画像を
表示することができる。また、上述した配向分割により
斜め方向の光の漏れが抑制され、視角特性が改善され
る。In the liquid crystal display device having such a configuration, when no voltage is applied, the liquid crystal molecules 89a are aligned in a direction perpendicular to the alignment film. In this case, the TFT substrate 7
Light incident through the polarizing plate from below 0 is the CF substrate 8
Since the light is cut off by the polarizing plate disposed on 0, a dark display is obtained. On the other hand, when a sufficient voltage is applied between the pixel electrode 78 and the common electrode 84, the liquid crystal molecules 89a are arranged in a direction perpendicular to the electric field. In this case, the directions in which the liquid crystal molecules 89a fall on both sides of the protrusion 85 and the slit 78s are different, and so-called alignment division (multi-domain) is achieved. In this state, light incident from below the TFT substrate 70 through the polarizing plate passes through the polarizing plate disposed on the CF substrate 80, and thus a bright display is obtained. By controlling the applied voltage for each pixel, a desired image can be displayed on the liquid crystal display device. Further, the leakage of light in the oblique direction is suppressed by the above-described orientation division, and the viewing angle characteristics are improved.
【０００９】[0009]
【発明が解決しようとする課題】近年、ディスクトップ
ＰＣ（パーソナルコンピュータ）にも液晶表示装置が使
用されるようになり、比較的大型の液晶表示装置、例え
ば１３〜１５インチＸＧＡ（１０２４×７６８ピクセ
ル）型液晶表示装置の需要が急増している。このため、
液晶表示装置の製造時間の短縮及び製造工程の削減が要
望されている。In recent years, a liquid crystal display device has been used also in a desktop PC (personal computer), and a relatively large liquid crystal display device, for example, a 13 to 15 inch XGA (1024 × 768 pixel) has been used. Demand for liquid crystal display devices is rapidly increasing. For this reason,
There is a demand for a reduction in the manufacturing time and manufacturing steps of a liquid crystal display device.
【００１０】従来の液晶表示装置では、ＴＦＴのソース
電極７７ａ及びドレイン電極７７ｂを形成した後、ガラ
ス基板７１の上側全面に最終保護膜７９を形成し、コン
タクトホールを開口してから画素電極となる透明導電膜
を形成している。これは、例えばデータ配線等をパター
ニングする際に塵芥等によりパターン欠陥が発生して
も、データ配線と画素電極との短絡を防止するためであ
る。In a conventional liquid crystal display device, after a source electrode 77a and a drain electrode 77b of a TFT are formed, a final protective film 79 is formed on the entire upper surface of a glass substrate 71, and a contact hole is opened before forming a pixel electrode. A transparent conductive film is formed. This is to prevent a short circuit between the data wiring and the pixel electrode even if a pattern defect occurs due to dust or the like when patterning the data wiring or the like.
【００１１】また、ソース電極と画素電極とを接続する
ためのコンタクトホールと、ゲート配線の端部の端子の
上に設けるコンタクトホールを一括して形成する場合、
ソース電極とゲート絶縁膜（絶縁膜７３）との選択比が
重要となり、様々なエッチング条件を用いてもソース電
極のエッチングは避けられない。例えば、ソース電極７
７ａを、Ｔｉ（チタン）／Ａｌ（アルミニウム）／Ｔｉ
の３層構造としても、エッチングストッパである上層の
Ｔｉの層厚を厚くする必要があり、ソース電極のエッチ
ングタクトに大きな影響を及ぼしていた。更に上層のＴ
ｉの膜厚を薄くしたり、上層にＭｏ等を用いた場合に
は、上層のエッチングストッパはほぼ消失していまい、
Ａｌ層との電池効果によりＩＴＯからなる画素電極との
電気的接続に重大な影響を及ぼしていた。In the case where a contact hole for connecting a source electrode and a pixel electrode and a contact hole provided on a terminal at an end of a gate wiring are formed at one time,
The selectivity between the source electrode and the gate insulating film (insulating film 73) becomes important, and etching of the source electrode is inevitable even when various etching conditions are used. For example, the source electrode 7
7a is converted to Ti (titanium) / Al (aluminum) / Ti
In the three-layer structure described above, it is necessary to increase the thickness of the upper Ti layer serving as an etching stopper, which has a great effect on the etching tact of the source electrode. Further upper layer T
When the thickness of i is reduced or when Mo or the like is used for the upper layer, the etching stopper in the upper layer will almost disappear.
The battery effect with the Al layer had a significant effect on the electrical connection with the pixel electrode made of ITO.
【００１２】液晶表示装置の製造工程を削減するため
に、ソース電極及びドレイン電極等を形成した後、その
上に最終保護膜を形成することなく、画素電極を形成す
ることが考えられる。しかし、単にソース電極と画素電
極との間の最終保護膜の形成工程を省略しただけでは、
データ配線等と画素電極とが短絡して線欠陥又は点欠陥
等の表示不良が発生する可能性が多くなる。表示不良を
修復するリペア処理も種々提案されており、表示不良が
少ない場合はリペア処理により修復することも可能であ
るが、欠陥画素部の表示不良は避けられない。また、１
パネル内の多数の画素部で表示不良が発生している場合
には欠陥検査工程及びリペア処理工程の負荷が大きくな
り、修復に要するコストが著しく増大してしまう。更に
多くの表示不良が発生している場合には、不良品となっ
てしまう。In order to reduce the manufacturing process of the liquid crystal display device, it is conceivable to form a pixel electrode after forming a source electrode, a drain electrode and the like without forming a final protective film thereon. However, simply omitting the step of forming the final protective film between the source electrode and the pixel electrode,
There is a high possibility that a display defect such as a line defect or a point defect will occur due to a short circuit between the data wiring or the like and the pixel electrode. Various repair processes for repairing display defects have also been proposed. When display defects are small, repair can be performed by repair processing, but display defects in defective pixel portions cannot be avoided. Also, 1
When display defects occur in a large number of pixel portions in the panel, the load of the defect inspection step and the repair processing step increases, and the cost required for repair increases significantly. If more display defects have occurred, the display will be defective.
【００１３】なお、特開平９−１０５９５２号公報、特
開平９−２４４０６５号公報及び特開平９−２９７３１
５号公報には、画素電極をパターニングする際に、基板
裏面側（画素電極形成面と反対側）から露光する（いわ
ゆる、背面露光）ことが提案されている。しかし、これ
らの方法では、画素電極とデータ配線又はゲート配線と
の短絡や、画素電極とデータ配線又はゲート配線とのカ
ップリング容量に起因する表示品質の低下を防止するた
めに、ＴＦＴと画素電極との間に絶縁膜を形成すること
が必要であり、工程数を削減することはできない。It should be noted that JP-A-9-105952, JP-A-9-2440065 and JP-A-9-29731.
Japanese Patent Application Laid-Open No. 5 (1999) -2005 proposes that when patterning a pixel electrode, exposure is performed from the back side of the substrate (the opposite side to the pixel electrode formation surface) (so-called backside exposure). However, according to these methods, in order to prevent a short circuit between the pixel electrode and the data wiring or the gate wiring or a deterioration in display quality due to a coupling capacitance between the pixel electrode and the data wiring or the gate wiring, the TFT and the pixel electrode are prevented. It is necessary to form an insulating film between them, and the number of steps cannot be reduced.
【００１４】また、これらの方法では、データ配線及び
ゲート配線を露光マスクとして画素電極をパターニング
するので、図２９に示すように画素電極７８にスリット
７８ｓを形成することができない。本発明は、画素電極
にスリットを形成することができ、かつ、最終保護膜の
製造工程を削減して、液晶表示装置の製造時間を短縮で
きる液晶表示装置の製造方法及びその方法において使用
可能な露光装置を提供することを目的とする。In these methods, since the pixel electrode is patterned using the data wiring and the gate wiring as an exposure mask, a slit 78s cannot be formed in the pixel electrode 78 as shown in FIG. INDUSTRIAL APPLICABILITY The present invention is capable of forming a slit in a pixel electrode, reducing the number of manufacturing steps of a final protective film, and shortening the manufacturing time of a liquid crystal display device, and can be used in the method. An object of the present invention is to provide an exposure apparatus.
【００１５】[0015]
【課題を解決するための手段】本発明の請求項１に記載
の液晶表示装置の製造方法は、絶縁基板上に第１の導電
膜を形成する工程と、前記第１の導電膜をパターニング
して、相互に平行な複数本のゲート配線を形成する工程
と、前記絶縁基板の上側全面に第１の絶縁膜を形成する
工程と、前記第１の絶縁膜の上にシリコン膜を形成する
工程と、前記シリコン膜の上に第２の絶縁膜を形成する
工程と、前記第２の絶縁膜をパターニングしてチャネル
保護膜を形成する工程と、前記絶縁基板の上側全面に第
２の導電膜を形成する工程と、前記第２の導電膜及び前
記シリコン膜を同一のエッチングマスクを用いてエッチ
ングし、前記第２の導電膜から形成されたソース電極及
びドレイン電極を有する薄膜トランジスタを完成すると
ともに、前記ゲート配線と交差する複数本のデータ配線
を形成する工程と、前記絶縁基板の上側全面に透明導電
膜を形成する工程と、前記透明導電膜の上にフォトレジ
スト膜を形成し、画素電極形成用の第１の露光マスクを
用いて基板下面側から前記フォトレジスト膜を露光し、
ソース電極と画素電極との接続部形成用の第２の露光マ
スクを使用して基板上面側から前記フォトレジスト膜を
露光し、その後現像処理して、前記透明導電膜の上にレ
ジストパターンを形成する工程と、前記レジストパター
ンをエッチングマスクとして前記透明導電膜をエッチン
グし、前記ソース電極に接続した画素電極を形成する工
程とを有することを特徴とする。According to a first aspect of the present invention, there is provided a method of manufacturing a liquid crystal display device, comprising: forming a first conductive film on an insulating substrate; and patterning the first conductive film. Forming a plurality of gate lines parallel to each other, forming a first insulating film on the entire upper surface of the insulating substrate, and forming a silicon film on the first insulating film Forming a second insulating film on the silicon film, patterning the second insulating film to form a channel protective film, and forming a second conductive film on the entire upper surface of the insulating substrate. Forming, and etching the second conductive film and the silicon film using the same etching mask to complete a thin film transistor having a source electrode and a drain electrode formed from the second conductive film, The game Forming a plurality of data wirings crossing the wirings, forming a transparent conductive film over the entire upper surface of the insulating substrate, forming a photoresist film on the transparent conductive film, and forming a pixel electrode. Exposing the photoresist film from the lower surface side of the substrate using a first exposure mask,
Using a second exposure mask for forming a connection portion between a source electrode and a pixel electrode, the photoresist film is exposed from the upper surface side of the substrate, and then developed to form a resist pattern on the transparent conductive film. And forming a pixel electrode connected to the source electrode by etching the transparent conductive film using the resist pattern as an etching mask.
【００１６】また、本発明の請求項２に記載の液晶表示
装置の製造方法は、絶縁基板上に第１の導電膜を形成す
る工程と、前記第１の導電膜をパターニングして、相互
に平行な複数本のゲート配線を形成する工程と、前記絶
縁基板の上側全面に第１の絶縁膜を形成する工程と、前
記第１の絶縁膜の上にシリコン膜を形成する工程と、前
記シリコン膜をパターニングする工程と、前記絶縁基板
の上側全面に第２の導電膜を形成する工程と、前記第２
の導電膜をエッチングするとともに前記シリコン膜を厚
さ方向の途中までエッチングして、前記第２の導電膜か
ら形成されたソース電極及びドレイン電極を有する薄膜
トランジスタを完成するとともに、前記ゲート配線と交
差する複数本のデータ配線を形成する工程と、前記絶縁
基板の上側全面に透明導電膜を形成する工程と、前記透
明導電膜の上にフォトレジスト膜を形成し、画素電極形
成用の第１の露光マスクを用いて基板下面側から前記フ
ォトレジスト膜を露光し、ソース電極と画素電極との接
続部形成用の第２の露光マスクを使用して基板上面側か
ら前記フォトレジスト膜を露光し、その後現像処理し
て、前記透明導電膜の上にレジストパターンを形成する
工程と、前記レジストパターンをエッチングマスクとし
て前記透明導電膜をエッチングし、前記ソース電極に接
続した画素電極を形成する工程とを有することを特徴と
する。According to a second aspect of the present invention, there is provided a method of manufacturing a liquid crystal display device, comprising the steps of: forming a first conductive film on an insulating substrate; Forming a plurality of parallel gate wirings, forming a first insulating film on the entire upper surface of the insulating substrate, forming a silicon film on the first insulating film, Patterning a film; forming a second conductive film over the entire upper surface of the insulating substrate;
And the silicon film is partially etched in the thickness direction to complete a thin film transistor having a source electrode and a drain electrode formed from the second conductive film, and intersects the gate wiring. Forming a plurality of data wirings, forming a transparent conductive film over the entire upper surface of the insulating substrate, forming a photoresist film on the transparent conductive film, and performing first exposure for forming a pixel electrode; Exposing the photoresist film from the lower surface of the substrate using a mask, exposing the photoresist film from the upper surface of the substrate using a second exposure mask for forming a connection portion between the source electrode and the pixel electrode, Developing, forming a resist pattern on the transparent conductive film, and forming the transparent conductive film using the resist pattern as an etching mask. And etching, characterized by a step of forming a pixel electrode connected to the source electrode.
【００１７】請求項１及び請求項２に記載の液晶表示装
置の製造方法においては、画素電極形成用の第１の露光
マスクを用いて基板下面側から前記フォトレジスト膜を
露光し、ソース電極と画素電極との接続部形成用の第２
の露光マスクを使用して基板上面側から前記フォトレジ
スト膜を露光するので、ドメイン規制用のスリットを有
する画素電極を形成することができる。また、ＴＦＴの
ソース電極の上に絶縁膜を形成せず、画素電極となる透
明導電膜を直接形成するので、絶縁膜の成膜工程及びコ
ンタクトホールの形成工程が省略され、製造に要する時
間が短縮される。In the method of manufacturing a liquid crystal display device according to the present invention, the photoresist film is exposed from the lower surface side of the substrate using a first exposure mask for forming a pixel electrode, and the source electrode and the source electrode are exposed. Second for forming a connection with the pixel electrode
Since the photoresist film is exposed from the upper surface side of the substrate using the exposure mask described above, a pixel electrode having a slit for domain control can be formed. In addition, since a transparent conductive film serving as a pixel electrode is directly formed without forming an insulating film on a source electrode of a TFT, a step of forming an insulating film and a step of forming a contact hole are omitted, and the time required for manufacturing is reduced. Be shortened.
【００１８】本発明の請求項３に記載の液晶表示装置の
製造方法は、絶縁基板上に第１の導電膜を形成する工程
と、前記第１の導電膜をパターニングして、相互に平行
な複数本のゲート配線を形成する工程と、前記絶縁基板
の上側全面に第１の絶縁膜を形成する工程と、前記第１
の絶縁基板の上にシリコン膜を形成する工程と、前記シ
リコン膜の上に第２の絶縁膜を形成する工程と、前記第
２の絶縁膜をパターニングしてチャネル保護膜を形成す
る工程と、前記絶縁基板の上側全面に第２の導電膜を形
成する工程と、前記第２の導電膜及び前記シリコン膜を
同一のエッチングマスクを用いてエッチングし、前記第
２の導電膜から形成されたソース電極及びドレイン電極
を有する薄膜トランジスタを完成するとともに、前記ゲ
ート配線と交差する複数本のデータ配線を形成する工程
と、前記絶縁基板の上側全面に透明導電膜を形成する工
程と、前記透明導電膜の上にフォトレジスト膜を形成
し、画素電極パターン、ソース電極パターン、ドレイン
電極パターン及びデータ配線パターンを有する露光マス
クを用いて基板上面側から前記フォトレジスト膜を露光
し、その後現像処理して、前記透明導電膜の上にレジス
トパターンを形成する工程と、前記レジストパターンを
エッチングマスクとして前記透明電極をエッチングし、
前記ソース電極に接続した画素電極を形成するととも
に、前記ソース電極、前記ドレイン電極及び前記データ
配線を覆う前記透明導電膜からなるカバー膜を形成する
工程とを有することを特徴とする。According to a third aspect of the present invention, there is provided a method of manufacturing a liquid crystal display device, comprising: forming a first conductive film on an insulating substrate; and patterning the first conductive film so as to be parallel to each other. Forming a plurality of gate wirings, forming a first insulating film on the entire upper surface of the insulating substrate,
Forming a silicon film on the insulating substrate, forming a second insulating film on the silicon film, patterning the second insulating film to form a channel protective film, Forming a second conductive film over the entire upper surface of the insulating substrate; and etching the second conductive film and the silicon film using the same etching mask to form a source formed from the second conductive film. Completing a thin film transistor having an electrode and a drain electrode, forming a plurality of data wirings intersecting the gate wiring, forming a transparent conductive film over the entire upper surface of the insulating substrate, A photoresist film is formed on the upper surface of the substrate using an exposure mask having a pixel electrode pattern, a source electrode pattern, a drain electrode pattern, and a data wiring pattern. The photoresist layer is exposed to, and then developed, forming a resist pattern on the transparent conductive film, the transparent electrode is etched using the resist pattern as an etching mask from
Forming a pixel electrode connected to the source electrode, and forming a cover film made of the transparent conductive film covering the source electrode, the drain electrode, and the data wiring.
【００１９】本発明においては、画素電極パターン、ソ
ース電極パターン、ドレイン電極パターン及びデータ配
線パターンを有する露光マスクを用いて基板上面側から
前記フォトレジスト膜を露光するので、ドメイン規制用
のスリットを有する画素電極を形成することができる。
また、本発明においても、ＴＦＴのソース電極の上に絶
縁膜を形成せず、画素電極となる透明導電膜を直接形成
するので、絶縁膜の成膜工程及びコンタクトホールの形
成工程が省略され、製造に要する時間が短縮される。In the present invention, the photoresist film is exposed from the upper surface side of the substrate using an exposure mask having a pixel electrode pattern, a source electrode pattern, a drain electrode pattern, and a data wiring pattern. A pixel electrode can be formed.
Also in the present invention, since the transparent conductive film serving as the pixel electrode is directly formed without forming the insulating film on the source electrode of the TFT, the step of forming the insulating film and the step of forming the contact hole are omitted. The time required for manufacturing is reduced.
【００２０】更に、本発明においては、ソース電極、ド
レイン電極及びデータ配線の上に透明導電膜からなるカ
バー膜を形成するので、画素電極形成後に実施する最終
パターン欠陥検査工程又は電圧印加プローバによる欠陥
検査工程において短絡不良が検出されたときに、前記カ
バー膜をエッチングストッパとして再度ソース電極、ド
レイン電極又はデータ配線をエッチングすることによ
り、短絡不良を修復することができる。Further, in the present invention, since a cover film made of a transparent conductive film is formed on the source electrode, the drain electrode, and the data wiring, a defect is caused by a final pattern defect inspection step or a voltage application prober performed after formation of the pixel electrode. When a short-circuit defect is detected in the inspection process, the short-circuit defect can be repaired by etching the source electrode, the drain electrode or the data wiring again using the cover film as an etching stopper.
【００２１】[0021]
【発明の実施の形態】以下、本発明の実施の形態につい
て添付の図面を参照して説明する。 （第１の実施の形態）図１〜図４は本発明の第１の実施
の形態の液晶表示装置のＴＦＴ基板の製造方法を示す断
面図、図５，図６は同じくその平面図である。また、図
９は、本実施の形態により製造されたＴＦＴ基板の平面
図である。なお、本実施の形態は、本発明を逆スタガ型
チャネルプロテクトタイプのＴＦＴを有する液晶表示装
置に適用した例を示す。Embodiments of the present invention will be described below with reference to the accompanying drawings. (First Embodiment) FIGS. 1 to 4 are sectional views showing a method of manufacturing a TFT substrate of a liquid crystal display device according to a first embodiment of the present invention, and FIGS. 5 and 6 are plan views of the same. . FIG. 9 is a plan view of a TFT substrate manufactured according to the present embodiment. Note that this embodiment shows an example in which the present invention is applied to a liquid crystal display device having an inverted staggered channel protect type TFT.
【００２２】まず、図１（ａ），図５（ａ）に示すよう
に、透明ガラス基板１１の上に、導電膜を形成し、この
導電膜をパターニングして、ゲート配線１２ａ、補助容
量配線１２ｂ、ゲート配線端子１２ｃ及び補助容量配線
端子１２ｄを形成する。導電膜は、例えばＰＶＤ（Phys
ical Vapor Deposition ）法により、ガラス基板１１上
に、Ｃｒ（クロム）を約１５０ｎｍの厚さに堆積して形
成する。そして、この導電膜の上にフォトレジスト膜を
形成し、露光及び現像工程を経て、所定のパターンのレ
ジスト膜（図示せず）を形成する。このレジスト膜をエ
ッチングマスクとし、Ｃｒエッチャントにより導電膜を
エッチングすることにより、ゲート配線１２ａ、補助容
量配線１２ｂ及び端子１２ｃ，１２ｄが形成される。そ
の後、レジスト膜を除去する。First, as shown in FIGS. 1A and 5A, a conductive film is formed on a transparent glass substrate 11, and the conductive film is patterned to form a gate wiring 12a and an auxiliary capacitance wiring. 12b, a gate wiring terminal 12c and an auxiliary capacitance wiring terminal 12d are formed. The conductive film is made of, for example, PVD (Phys
In this case, Cr (chromium) is deposited on the glass substrate 11 to a thickness of about 150 nm by an ical vapor deposition method. Then, a photoresist film is formed on the conductive film, and a resist film (not shown) having a predetermined pattern is formed through exposure and development steps. By using the resist film as an etching mask and etching the conductive film with a Cr etchant, the gate wiring 12a, the auxiliary capacitance wiring 12b, and the terminals 12c and 12d are formed. After that, the resist film is removed.
【００２３】なお、導電膜は、ＡｌとＴｉとの積層構造
としてもよいし、Ａｌ合金により形成してもよい。この
場合に、塩素（Ｃｌ）系ガスを使用したドライエッチン
グにより導電膜をパターニングすることができる。次
に、図１（ｂ）に示すように、プラズマＣＶＤ法によ
り、ガラス基板１１の上側全面に、ＴＦＴ２０のゲート
絶縁膜となる絶縁膜１３、動作領域となるアモルファス
シリコン膜１４、及びチャネル保護膜となる絶縁膜１５
を順次形成する。The conductive film may have a laminated structure of Al and Ti, or may be formed of an Al alloy. In this case, the conductive film can be patterned by dry etching using a chlorine (Cl) -based gas. Next, as shown in FIG. 1B, an insulating film 13 serving as a gate insulating film of the TFT 20, an amorphous silicon film 14 serving as an operation region, and a channel protective film are formed on the entire upper surface of the glass substrate 11 by a plasma CVD method. Insulating film 15 to become
Are sequentially formed.
【００２４】絶縁膜１３は、窒化シリコン（ＳｉＮ）又
は酸化シリコン（ＳｉＯ2 ）により約１００〜６００ｎ
ｍの厚さに形成する。また、アモルファスシリコン膜１
４の厚さは約１５〜５０ｎｍとする。更に、絶縁膜１５
は、窒化シリコン又は酸化シリコンにより約５０〜２０
０ｎｍの厚さに形成する。この例では、ゲート絶縁膜１
３の厚さが約３５０ｎｍ、アモルファスシリコン膜１４
の厚さが約３０ｎｍであり、絶縁膜１５の厚さが約１２
０ｎｍとする。The insulating film 13 is made of silicon nitride (SiN) or silicon oxide (SiO 2 ) for about 100 to 600 nm.
m. Also, the amorphous silicon film 1
4 has a thickness of about 15 to 50 nm. Further, the insulating film 15
Is about 50 to 20 with silicon nitride or silicon oxide.
It is formed to a thickness of 0 nm. In this example, the gate insulating film 1
3, the thickness of which is about 350 nm, the amorphous silicon film 14
Is about 30 nm, and the thickness of the insulating film 15 is about 12 nm.
It is set to 0 nm.
【００２５】次に、絶縁膜１５の上にポジ型フォトレジ
スト膜（図示せず）を形成し、このフォトレジスト膜の
上に、 少なくともチャネル保護膜形成領域を覆い、チャ
ネル保護膜形成領域（又は、ゲート配線）よりも幅広の
領域を覆う露光マスクを配置して基板１１の上側から露
光した後、基板１１の下側からフォトレジスト膜を全面
露光する。その後、現像処理を施すことにより、ゲート
配線１２ａとほぼ等しい幅のマスク（エッチングマス
ク）を自己整合的に形成する。続いて、絶縁膜１５をエ
ッチングした後、マスクを除去する。これにより、図１
（ｃ），図５（ｂ）に示すように、アモルファスシリコ
ン膜１４上にチャネル保護膜１５ａが形成される。Next, a positive type photoresist film (not shown) is formed on the insulating film 15, and at least the channel protective film forming region is covered on the photoresist film, and the channel protective film forming region (or After exposing from above the substrate 11 by arranging an exposure mask covering a region wider than the gate wiring), the entire surface of the photoresist film is exposed from below the substrate 11. Thereafter, by performing a developing process, a mask (etching mask) having a width substantially equal to that of the gate wiring 12a is formed in a self-aligned manner. Subsequently, after etching the insulating film 15, the mask is removed. As a result, FIG.
As shown in FIG. 5C and FIG. 5B, a channel protection film 15 a is formed on the amorphous silicon film 14.
【００２６】次に、プラズマＣＶＤ法により、図２
（ａ）に示すように、ガラス基板１１の上側全面に、Ｔ
ＦＴ２０のオーミックコンタクト層となるｎ+ 型アモル
ファスシリコン膜１６を約３０ｎｍの厚さに形成する。
その後、アモルファスシリコン膜１６の上に、ＰＶＤ法
により、Ｔｉ、Ａｌ及びＴｉを順次積層して、これらの
Ｔｉ、Ａｌ及びＴｉの３層構造の導電膜１７を形成す
る。下層のＴｉ層の厚さは例えば２０ｎｍ、Ａｌ層の厚
さは例えば７５ｎｍ、上層のＴｉ層の厚さは例えば２０
ｎｍとする。導電膜１７は、Ａｌ、Ａｌ合金又はその他
の低抵抗金属により形成してもよい。Next, FIG.
As shown in FIG.
An n + type amorphous silicon film 16 serving as an ohmic contact layer of the FT 20 is formed to a thickness of about 30 nm.
Thereafter, Ti, Al, and Ti are sequentially laminated on the amorphous silicon film 16 by a PVD method to form a conductive film 17 having a three-layer structure of Ti, Al, and Ti. The thickness of the lower Ti layer is, for example, 20 nm, the thickness of the Al layer is, for example, 75 nm, and the thickness of the upper Ti layer is, for example, 20 nm.
nm. The conductive film 17 may be formed of Al, an Al alloy, or another low-resistance metal.
【００２７】次に、導電膜１７の上に所定のパターンの
レジスト膜を形成する。そして、このレジスト膜をエッ
チングマスクとして、導電膜１７、ｎ+ 型シリコン膜１
６及びシリコン膜１４をエッチングし、図２（ｂ），図
６（ａ）に示すように、ＴＦＴ２０のソース電極１７ａ
及びドレイン電極１７ｂを形成するとともに、データ配
線１７ｃ及びデータ配線端子１７ｄを形成する。導電膜
１７、ｎ+ 型シリコン膜１６及びアモルファスシリコン
膜１４のエッチングは、例えばＣｌ2 とＢＣｌ 3 との混
合ガスを用いたドライエッチングにより行う。その後、
エッチングマスクとして使用したレジスト膜を除去す
る。Next, a predetermined pattern is formed on the conductive film 17.
A resist film is formed. Then, this resist film is etched.
Conductive film 17, n+Type silicon film 1
6 and the silicon film 14 were etched, and FIG.
As shown in FIG. 6A, the source electrode 17a of the TFT 20 is formed.
And a drain electrode 17b, and
The line 17c and the data wiring terminal 17d are formed. Conductive film
17, n+Type silicon film 16 and amorphous silicon
The etching of the film 14 is performed, for example, with ClTwoAnd BCl ThreeMixed with
This is performed by dry etching using a combined gas. afterwards,
Remove the resist film used as an etching mask
You.
【００２８】次に、基板１１の上側全面にフォトレジス
ト膜を形成し、露光及び現像工程を経て、ゲート配線端
子１２ｃ及び補助容量配線端子１２ｄの中央部の上に開
口部を設ける。そして、このレジスト膜をエッチングマ
スクとしてゲート配線端子１２ｃ及び補助容量配線端子
１２ｄの上の絶縁膜１３をエッチングし、図３，図６
（ｂ）に示すように、ゲート配線端子１２ｃ及び補助容
量配線端子１２ｄが露出するコンタクトホール１３ａ，
１３ｂを形成する。このときのエッチングは、例えばＳ
Ｆ6 とＯ2 との混合ガスを使用したドライエッチングに
より行う。ドライエッチング時の条件は、例えばＳＦ6
の流量が２００ｓｃｃｍ、Ｏ2 の流量が２００ｓｃｃ
ｍ、圧力が８．０Ｐａ、パワーが６００Ｗである。その
後、エッチングマスクとして使用したレジスト膜を除去
する。Next, a photoresist film is formed on the entire upper surface of the substrate 11, and through an exposure and development process, an opening is provided on the central portion of the gate wiring terminal 12c and the auxiliary capacitance wiring terminal 12d. Then, using the resist film as an etching mask, the insulating film 13 on the gate wiring terminal 12c and the auxiliary capacitance wiring terminal 12d is etched, and FIG.
As shown in (b), the contact holes 13a where the gate wiring terminals 12c and the auxiliary capacitance wiring terminals 12d are exposed,
13b is formed. The etching at this time is, for example, S
This is performed by dry etching using a mixed gas of F 6 and O 2 . Conditions for dry etching are, for example, SF 6
Flow rate of 200 sccm and O 2 flow rate of 200 sccc
m, the pressure is 8.0 Pa, and the power is 600 W. After that, the resist film used as the etching mask is removed.
【００２９】次に、ＰＶＤ法により、ガラス基板１１の
上側全面に、透明画素電極となるＩＴＯ膜（図示せず）
を約７０ｎｍの厚さに形成する。そして、このＩＴＯ膜
上にネガ型フォトレジスト膜を形成し、図７に示すよう
な画素電極形状のパターン（図中斜線で示す部分が遮光
部）を有する露光マスク（背面露光用マスク）を用いて
ガラス基板１１の下面側から露光し、更に、図８に示す
ように、端子電極パターン、ソース電極と画素電極との
接続パターン、及び補助容量配線に一部重なるパターン
を有する露光マスク（上面露光用マスク）を用いて基板
１１の上面側から露光する。その後、現像処理を施して
ＩＴＯ膜上のフォトレジスト膜をパターニングする。Next, an ITO film (not shown) serving as a transparent pixel electrode is formed on the entire upper surface of the glass substrate 11 by the PVD method.
Is formed to a thickness of about 70 nm. Then, a negative photoresist film is formed on the ITO film, and an exposure mask (backside exposure mask) having a pattern of pixel electrode shapes as shown in FIG. Then, exposure is performed from the lower surface side of the glass substrate 11, and further, as shown in FIG. 8, an exposure mask (a top exposure method) (A mask for exposure) from the upper surface side of the substrate 11. Thereafter, a development process is performed to pattern the photoresist film on the ITO film.
【００３０】次に、このレジスト膜をエッチングマスク
として、シュウ酸等によるウェットエッチング処理を行
い、更にサイドエッチングを施すことによりＩＴＯ膜に
少なくとも１．０〜１．５μｍ以上のエッチングシフト
を施す。これにより、図９に示すように、スリット１８
ｓを有する画素電極１８ａと、端子１２ｃ，１２ｄ，１
７ｄを覆うカバー膜１８とが形成される。ゲート配線端
子１２ｃの断面を図４（ａ）に示し、データ配線端子１
７ｄの断面を図４（ｂ）に示す。また、ソース電極１７
ａと画素電極１８ａとの接合部の断面図を図２（ｃ）に
示す。Next, using this resist film as an etching mask, a wet etching process using oxalic acid or the like is performed, and further, an ITO film is etched by at least 1.0 to 1.5 μm by performing side etching. As a result, as shown in FIG.
s, a pixel electrode 18a having a s
A cover film 18 covering 7d is formed. FIG. 4A shows a cross section of the gate wiring terminal 12c, and FIG.
The cross section of 7d is shown in FIG. Also, the source electrode 17
FIG. 2C is a cross-sectional view of a joint between the pixel electrode 18a and the pixel electrode 18a.
【００３１】その後、レジスト膜を除去した後、基板１
１の上側全面に、ポリイミドからなる配向膜を形成す
る。このようにしてＴＦＴ基板が完成する。一方、ドメ
イン規制用突起を有するＣＦ基板を用意する（図２９参
照）。ＣＦ基板は公知の方法により製造することができ
る。すなわち、ガラス基板の上に、Ｃｒ等の遮光性材料
により所定のパターンのブラックマトリクスを形成す
る。その後、ガラス基板の上に、赤（Ｒ）、緑（Ｇ）及
び青（Ｂ）のカラーフィルタを形成し、カラーフィルタ
の上にＩＴＯからなるコモン電極を形成する。次いで、
コモン電極の上に、フォトレジストによりドメイン規制
用の突起を形成した後、コモン電極及び突起の表面をポ
リイミドからなる配向膜で被覆する。これによりＣＦ基
板が完成する。Then, after removing the resist film, the substrate 1
An alignment film made of polyimide is formed on the entire upper surface of the substrate 1. Thus, a TFT substrate is completed. On the other hand, a CF substrate having a domain regulating protrusion is prepared (see FIG. 29). The CF substrate can be manufactured by a known method. That is, a black matrix having a predetermined pattern is formed on a glass substrate using a light-shielding material such as Cr. Thereafter, red (R), green (G), and blue (B) color filters are formed on the glass substrate, and a common electrode made of ITO is formed on the color filters. Then
After a domain regulating protrusion is formed on the common electrode by a photoresist, the surfaces of the common electrode and the protrusion are covered with an alignment film made of polyimide. Thus, the CF substrate is completed.
【００３２】その後、ドメイン規制用突起が設けられた
ＣＦ基板と、上記の方法により形成したＴＦＴ基板とを
接合し、両者の間に液晶を封入する。これにより、本実
施の形態の液晶表示装置が完成する。本実施の形態にお
いては、導電膜１７をエッチングして、ソース電極、ド
レイン電極及びデータ配線等を形成した後、最終保護膜
を形成することなく画素電極１８ａを形成する。これに
より、ＴＦＴ基板の製造工程が簡略化され、液晶表示装
置の製造コストが低減される。Thereafter, the CF substrate provided with the domain regulating protrusions and the TFT substrate formed by the above method are joined, and liquid crystal is sealed between the two. Thereby, the liquid crystal display device of the present embodiment is completed. In this embodiment, after the conductive film 17 is etched to form a source electrode, a drain electrode, a data wiring, and the like, the pixel electrode 18a is formed without forming a final protective film. Thereby, the manufacturing process of the TFT substrate is simplified, and the manufacturing cost of the liquid crystal display device is reduced.
【００３３】また、例えば図１０に示すように異物等の
影響によりデータ配線１７ｃに接続したパターン欠陥１
７ｅが生じても、画素電極形成時に基板１１の下面側か
ら露光し、更にＩＴＯ膜をエッチングする際にサイドエ
ッチングするので、データ配線１７ｃとパターン欠陥１
７ｅとの間に隙間が生じ、データ配線１７ｃと画素電極
１８ａとの接続（ショート不良）が回避される。Further, as shown in FIG. 10, for example, a pattern defect 1 connected to the data wiring 17c due to the influence of a foreign substance or the like is formed.
Even when 7e occurs, the data wiring 17c and the pattern defect 1 are exposed because the exposure is performed from the lower surface side of the substrate 11 when forming the pixel electrode and the side etching is performed when further etching the ITO film.
A gap is formed between the data line 17c and the pixel electrode 18a, thereby avoiding a connection (short circuit failure) between the data line 17c and the pixel electrode 18a.
【００３４】更にまた、ＩＴＯ膜をエッチングするとき
のエッチングストッパとなる導電膜１７の最上層のＴｉ
層の層厚も、従来の８０ｎｍから２０ｎｍへと薄膜化が
可能となり、そのため導電膜１７をドライエッチングす
るときのタクトタイムが短縮される。なお、上記の例で
は基板下面側からの露光した後、基板上面側から露光し
たが、これらの露光を同時に行ってもよい。図１１は、
上面露光と下面露光とを同時に実行可能な露光装置を示
す模式図である。Further, the uppermost Ti layer of the conductive film 17 which serves as an etching stopper when etching the ITO film
The thickness of the layer can be reduced from the conventional 80 nm to 20 nm, so that the tact time when the conductive film 17 is dry-etched is reduced. In the above example, after exposing from the lower surface side of the substrate, then exposing from the upper surface side of the substrate, these exposures may be performed simultaneously. FIG.
FIG. 2 is a schematic diagram showing an exposure apparatus capable of simultaneously performing upper surface exposure and lower surface exposure.
【００３５】露光装置内には、ガラス等の透明板とバキ
ュームチャックとを有する露光ステージ２１があり、フ
ォトレジスト膜を形成したガラス基板１１をこの露光ス
テージ２１の上に載置するようになっている。ステージ
２１の上側には、露光マスクを設置する露光マスク設置
部２２ａと、ＵＶ光源とが設けられた上側露光ヘッド２
３ａが配置されている。また、ステージ２１の下側に
は、露光マスクを設置する露光マスク設置部２２ｂと、
ＵＶ光源とが設けられた下側露光ヘッド２３ｂが配置さ
れている。The exposure apparatus has an exposure stage 21 having a transparent plate such as glass and a vacuum chuck. The glass substrate 11 on which a photoresist film is formed is placed on the exposure stage 21. I have. Above the stage 21, an exposure mask setting part 22a for setting an exposure mask and an upper exposure head 2 provided with a UV light source are provided.
3a is arranged. An exposure mask setting part 22b for setting an exposure mask is provided below the stage 21.
A lower exposure head 23b provided with a UV light source is arranged.
【００３６】これらの露光ヘッド２３ａ，２３ｂは、伸
縮可能な露光ヘッドアーム２４ａ，２４ｂにより、露光
ステージ２１に沿って上下及び左右方向にそれぞれ独立
して移動できるようになっている。また、露光装置内に
は、露光マスクを交換する露光マスク交換ユニット２５
が配置されている。ガラス基板１１は、基板搬入口２６
から露光装置内に搬入して、ステージ２１上にバキュー
ムチャックで固定される。そして、露光後は、基板搬入
口２６を介して搬出される。The exposure heads 23a and 23b can be independently moved in the vertical and horizontal directions along the exposure stage 21 by extensible exposure head arms 24a and 24b. In the exposure apparatus, an exposure mask exchange unit 25 for exchanging an exposure mask is provided.
Is arranged. The glass substrate 11 is loaded into the substrate loading port 26.
From above, and is fixed on the stage 21 by a vacuum chuck. Then, after the exposure, it is carried out through the substrate carrying-in port 26.
【００３７】このような露光装置を使用することによ
り、ガラス基板１１の上側及び下側からフォトレジスト
膜を１度に露光することができ、製造に要する時間を更
に短縮することができる。 （第２の実施の形態）図１２〜図１５図は本発明の第２
の実施の形態の液晶表示装置のＴＦＴ基板の製造方法を
示す断面図、図１６，図１７は同じくその平面図であ
る。また、図２０は本実施の形態により製造されたＴＦ
Ｔ基板の平面図である。なお、本実施の形態は、本発明
を逆スタガチャネルエッチングタイプのＴＦＴに適用し
た例を示す。By using such an exposure apparatus, the photoresist film can be exposed at one time from the upper side and the lower side of the glass substrate 11, and the time required for manufacturing can be further reduced. (Second Embodiment) FIGS. 12 to 15 show a second embodiment of the present invention.
FIGS. 16 and 17 are cross-sectional views showing a method for manufacturing a TFT substrate of the liquid crystal display device according to the embodiment, and FIGS. FIG. 20 shows a TF manufactured according to the present embodiment.
It is a top view of a T substrate. Note that this embodiment shows an example in which the present invention is applied to a reverse staggered channel etching type TFT.
【００３８】まず、図１２（ａ），図１６（ａ）に示す
ように、透明ガラス基板３１の上に導電膜を形成し、こ
の導電膜をパターニングして、ゲート配線３２ａ、補助
容量配線３２ｂ、ゲート配線端子３２ｃ及び補助容量配
線３２ｄを形成する。導電膜は、例えばＰＶＤ法によ
り、ガラス基板３１の上にＣｒを約１５０ｎｍの厚さに
堆積して形成する。そして、この導電膜の上にフォトレ
ジスト膜を形成し、露光及び現像工程を経て、所定のパ
ターンのレジスト膜（図示せず）を形成する。このレジ
スト膜をエッチングマスクとし、Ｃｒエッチャントによ
り導電膜をエッチングすることにより、ゲート配線３２
ａ、補助容量配線３２ｂ及び端子３２ｃ，３２ｄが形成
される。その後、レジスト膜を除去する。First, as shown in FIGS. 12A and 16A, a conductive film is formed on a transparent glass substrate 31, and this conductive film is patterned to form a gate wiring 32a and an auxiliary capacitance wiring 32b. Then, a gate wiring terminal 32c and an auxiliary capacitance wiring 32d are formed. The conductive film is formed by depositing Cr to a thickness of about 150 nm on the glass substrate 31 by, for example, a PVD method. Then, a photoresist film is formed on the conductive film, and a resist film (not shown) having a predetermined pattern is formed through exposure and development steps. Using this resist film as an etching mask, the conductive film is etched with a Cr etchant to form the gate wiring 32.
a, an auxiliary capacitance line 32b and terminals 32c and 32d are formed. After that, the resist film is removed.
【００３９】なお、導電膜は、ＡｌとＴｉとの積層構造
としてもよいし、Ａｌ合金により形成してもよい。この
場合に、塩素（Ｃｌ）系ガスを使用したドライエッチン
グにより導電膜をパターニングすることができる。図１
２（ｂ）に示すように、プラズマＣＶＤ法により、ガラ
ス基板３１の上側全面に、ＴＦＴ４０のゲート絶縁膜と
なる絶縁膜３３、動作領域となるアモルファスシリコン
膜３４、及びオーミックコンタクト層となるｎ+ 型アモ
ルファスシリコン膜３５を順次形成する。絶縁膜３３
は、例えばＳｉＮにより約３５０ｎｍの厚さに形成す
る。また、アモルファスシリコン膜３４の厚さは約２０
０ｎｍ、ｎ+ 型シリコン膜３５の厚さは約３０ｎｍとす
る。The conductive film may have a laminated structure of Al and Ti, or may be formed of an Al alloy. In this case, the conductive film can be patterned by dry etching using a chlorine (Cl) -based gas. FIG.
As shown in FIG. 2B, an insulating film 33 serving as a gate insulating film of the TFT 40, an amorphous silicon film 34 serving as an operation region, and n + serving as an ohmic contact layer are formed on the entire upper surface of the glass substrate 31 by a plasma CVD method. Type amorphous silicon films 35 are sequentially formed. Insulating film 33
Is formed to a thickness of about 350 nm by using, for example, SiN. The thickness of the amorphous silicon film 34 is about 20.
0 nm, and the thickness of the n + type silicon film 35 is about 30 nm.
【００４０】そして、ｎ+ 型シリコン膜３５の上にフォ
トレジスト膜を形成し、所定の島状（アイランド状）の
パターンを有する露光マスクを使用してフォトレジスト
膜を露光し、その後現像処理を施すことにより、ｎ+ 型
シリコン膜３５の上に島状パターンのレジスト膜を形成
する。その後、このレジスト膜をエッチングマスクとし
てｎ+ 型シリコン膜３５及びアモルファスシリコン膜３
４をエッチングし、図１２（ｂ）に示すように、シリコ
ン膜３４，３５を島状にパターニングする。このときの
エッチングは、例えばＳＦ6 とＨｅとＨＣｌとの混合ガ
スを使用したドライエッチングとする。その後、エッチ
ングマスクとして使用したレジスト膜を除去する。Then, a photoresist film is formed on the n + -type silicon film 35, and the photoresist film is exposed using an exposure mask having a predetermined island-like (island-like) pattern. As a result, a resist film having an island pattern is formed on the n + type silicon film 35. Then, using this resist film as an etching mask, the n + type silicon film 35 and the amorphous silicon film 3 are used.
4 is etched, and the silicon films 34 and 35 are patterned in an island shape as shown in FIG. The etching at this time is, for example, dry etching using a mixed gas of SF 6 , He and HCl. After that, the resist film used as the etching mask is removed.
【００４１】次に、ガラス基板３１の上側全面に、ＰＶ
Ｄ法により、Ｔｉ、Ａｌ及びＴｉを順次積層して、これ
らのＴｉ、Ａｌ及びＴｉの３層構造の導電膜を形成す
る。下層のＴｉ層の厚さは例えば２０ｎｍ、Ａｌ層の厚
さは例えば７５ｎｍ、上層のＴｉ層の厚さは例えば２０
ｎｍとする。導電膜は、Ａｌ、Ａｌ合金又はその他の低
抵抗金属により形成してもよい。その後、導電膜の上に
所定のパターンのレジスト膜を形成する。そして、この
レジスト膜をエッチングマスクとして、図１２（ｃ）に
示すように、導電膜、及びチャネル領域のｎ+ 型アモル
ファスシリコン膜３５をエッチングし、更にチャネル領
域のシリコン膜３４を途中までエッチングして、ＴＦＴ
４０のソース電極３７ａ及びドレイン電極３７ｂを形成
するとともに、データ配線３７ｃ及びデータ配線端子３
７ｄを形成する。導電膜、ｎ+ 型シリコン膜３５及びア
モルファスシリコン膜３４のエッチングは、例えばＣｌ
2 とＢＣｌ3 との混合ガスを用いたドライエッチングに
より行う。その後、エッチングマスクとして使用したレ
ジスト膜を除去する。Next, a PV is applied over the entire upper surface of the glass substrate 31.
By the method D, Ti, Al and Ti are sequentially laminated to form a conductive film having a three-layer structure of Ti, Al and Ti. The thickness of the lower Ti layer is, for example, 20 nm, the thickness of the Al layer is, for example, 75 nm, and the thickness of the upper Ti layer is, for example, 20 nm.
nm. The conductive film may be formed of Al, an Al alloy, or another low resistance metal. After that, a resist film having a predetermined pattern is formed on the conductive film. Then, using this resist film as an etching mask, as shown in FIG. 12C, the conductive film and the n + type amorphous silicon film 35 in the channel region are etched, and further the silicon film 34 in the channel region is etched partway. And TFT
40, a source electrode 37a and a drain electrode 37b are formed, and a data wiring 37c and a data wiring terminal 3 are formed.
7d is formed. The etching of the conductive film, the n + type silicon film 35 and the amorphous silicon film 34 is performed, for example, with Cl
This is performed by dry etching using a mixed gas of 2 and BCl 3 . After that, the resist film used as the etching mask is removed.
【００４２】次に、基板３１の上側全面にフォトレジス
ト膜を形成し、露光及び現像工程を経て、ゲート配線端
子３２ｃ及び補助容量配線端子３２ｄの中央部の上に開
口部を設ける。そして、このレジスト膜をエッチングマ
スクとしてゲート配線端子３２ｃ及び補助容量配線端子
３２ｄの上の絶縁膜３３をエッチングし、図１４，図１
７（ｂ）に示すように、ゲート配線端子３２ｃ及び補助
容量配線端子３２ｄが露出するコンタクトホール３３
ａ，３３ｂを形成する。このときのエッチングは、例え
ばＳＦ6 とＯ2 との混合ガスを使用したドライエッチン
グにより行う。ドライエッチング時の条件は、ＳＦ6 の
流量が２００ｓｃｃｍ、Ｏ2 の流量が２００ｓｃｃｍ、
圧力が８．０Ｐａ、パワーが６００Ｗである。その後、
エッチングマスクとして使用したレジスト膜を除去す
る。Next, a photoresist film is formed on the entire upper surface of the substrate 31, and through an exposure and development process, an opening is provided above the central portion of the gate wiring terminal 32c and the auxiliary capacitance wiring terminal 32d. Then, using the resist film as an etching mask, the insulating film 33 on the gate wiring terminal 32c and the auxiliary capacitance wiring terminal 32d is etched, and FIG.
As shown in FIG. 7B, the contact hole 33 exposing the gate wiring terminal 32c and the auxiliary capacitance wiring terminal 32d.
a, 33b are formed. The etching at this time is performed by, for example, dry etching using a mixed gas of SF 6 and O 2 . The dry etching conditions were as follows: SF 6 flow rate was 200 sccm, O 2 flow rate was 200 sccm,
The pressure is 8.0 Pa and the power is 600 W. afterwards,
The resist film used as the etching mask is removed.
【００４３】次に、ＰＶＤ法により、ガラス基板３１の
上側全面に、透明画素電極となるＩＴＯ膜（図示せず）
を約７０ｎｍの厚さに形成する。そして、このＩＴＯ膜
上にネガ型フォトレジスト膜を形成し、図１８に示すよ
うな画素電極形状のパターンを有する露光マスク（背面
露光用マスク）を用いてガラス基板３１の下面側から露
光し、更に、図１９に示すように、端子電極パターン、
ソース電極と画素電極との接続パターン、及び補助容量
配線に一部重なるパターンを有する露光マスク（上面露
光用マスク）を用いて基板３１の上面側から露光する。
その後、現像処理を施して、ＩＴＯ膜上のフォトレジス
ト膜をパターニングする。Next, an ITO film (not shown) serving as a transparent pixel electrode is formed on the entire upper surface of the glass substrate 31 by the PVD method.
Is formed to a thickness of about 70 nm. Then, a negative photoresist film is formed on the ITO film, and is exposed from the lower surface side of the glass substrate 31 using an exposure mask (back exposure mask) having a pixel electrode shape pattern as shown in FIG. Further, as shown in FIG.
Exposure is performed from the upper surface side of the substrate 31 using an exposure mask (mask for upper surface exposure) having a connection pattern between the source electrode and the pixel electrode and a pattern partially overlapping the auxiliary capacitance wiring.
Thereafter, a development process is performed to pattern the photoresist film on the ITO film.
【００４４】次に、このレジスト膜をエッチングマスク
として、シュウ酸によるウェットエッチング処理を行
い、更にサイドエッチングを施すことにより、ＩＴＯ膜
に少なくとも１．０〜１．５μｍ以上のエッチングシフ
トを施す。これにより、図２０に示すように、スリット
３８ｓを有する画素電極３８ａと、端子３２ｃ，３２
ｄ，３７ｄを覆うカバー膜３８とが形成される。ゲート
配線端子３２ｃの断面を図１５（ａ）に示し、データ配
線端子３２７の断面を図１５（ｂ）に示す。また、ソー
ス電極３７ａと画素電極３８ａとの接合部の断面を図１
３に示す。Next, using this resist film as an etching mask, a wet etching process using oxalic acid is performed, and further, a side etching is performed, so that an etching shift of at least 1.0 to 1.5 μm or more is performed on the ITO film. Thereby, as shown in FIG. 20, the pixel electrode 38a having the slit 38s and the terminals 32c, 32
d and 37d are formed. FIG. 15A shows a cross section of the gate wiring terminal 32c, and FIG. 15B shows a cross section of the data wiring terminal 327. FIG. 1 is a cross-sectional view of a junction between the source electrode 37a and the pixel electrode 38a.
3 is shown.
【００４５】次いで、レジスト膜を除去した後、基板３
１の上側全面にポリイミドからなる配向膜を形成する。
このようにしてＴＦＴ基板が完成する。その後、第１の
実施の形態と同様に、ドメイン規制用突起を有するＣＦ
基板と、上記の方法により形成したＴＦＴ基板とを接合
し、それらの間に液晶を封入する。これにより、本実施
の形態の液晶表示装置が完成する。本実施の形態におい
ても、第１の実施の形態と同様の効果が得られる。Next, after removing the resist film, the substrate 3
An alignment film made of polyimide is formed on the entire upper surface of the substrate.
Thus, a TFT substrate is completed. After that, similarly to the first embodiment, the CF having the domain regulating protrusion is used.
The substrate and the TFT substrate formed by the above method are joined, and liquid crystal is sealed between them. Thereby, the liquid crystal display device of the present embodiment is completed. Also in the present embodiment, the same effect as in the first embodiment can be obtained.
【００４６】（第３の実施の形態）図２１〜図２４は本
発明の第３の実施の形態の液晶表示装置のＴＦＴ基板の
製造方法を示す断面図、図２５，図２６は同じくその平
面図である。また、図２８は、本実施の形態により製造
されたＴＦＴ基板の平面図である。なお、本実施の形態
は、本発明を逆スタガ型チャネルプロテクトタイプのＴ
ＦＴを有する液晶表示装置に適用した例を示す。(Third Embodiment) FIGS. 21 to 24 are sectional views showing a method of manufacturing a TFT substrate of a liquid crystal display device according to a third embodiment of the present invention, and FIGS. FIG. FIG. 28 is a plan view of the TFT substrate manufactured according to the present embodiment. In this embodiment, the present invention is applied to an inverted staggered channel protect type T
An example in which the invention is applied to a liquid crystal display device having an FT will be described.
【００４７】まず、図２１（ａ），図２５（ａ）に示す
ように、透明ガラス基板５１の上に導電膜を形成し、こ
の導電膜をパターニングして、ゲート配線５２ａ、補助
容量配線５２ｂ、ゲート配線端子５２ｃ及び補助容量配
線端子５２ｄを形成する。導電膜は、例えばＰＶＤ法に
より、ガラス基板５１上に、Ｃｒ（クロム）を約１５０
ｎｍの厚さに堆積して形成する。そして、この導電膜の
上にフォトレジスト膜を形成し、露光及び現像工程を経
て、所定のパターンのレジスト膜（図示せず）を形成す
る。このレジスト膜をマスクとし、Ｃｒエッチャントに
より導電膜をエッチングすることにより、ゲート配線５
２ａ、補助容量配線５２ｂ及び端子５２ｃ，５２ｄが形
成される。その後、レジスト膜を除去する。First, as shown in FIGS. 21A and 25A, a conductive film is formed on a transparent glass substrate 51, and the conductive film is patterned to form a gate wiring 52a and an auxiliary capacitance wiring 52b. Then, a gate wiring terminal 52c and an auxiliary capacitance wiring terminal 52d are formed. The conductive film is formed by depositing Cr (chromium) on the glass
It is formed by depositing to a thickness of nm. Then, a photoresist film is formed on the conductive film, and a resist film (not shown) having a predetermined pattern is formed through exposure and development steps. Using this resist film as a mask, the conductive film is etched with a Cr etchant to form the gate wiring 5.
2a, an auxiliary capacitance line 52b and terminals 52c and 52d are formed. After that, the resist film is removed.
【００４８】なお、導電膜は、ＡｌとＴｉとの積層構造
としてもよいし、Ａｌ合金により形成してもよい。この
場合に、塩素（Ｃｌ）系ガスを使用したドライエッチン
グにより導電膜をパターニングすることができる。次
に、図２１（ｂ）に示すように、プラズマＣＶＤ法によ
り、ガラス基板５１の上側全面に、ＴＦＴ６０のゲート
絶縁膜となる絶縁膜５３、動作領域となるアモルファス
シリコン膜５４、及びチャネル保護膜となる絶縁膜５５
を順次形成する。The conductive film may have a laminated structure of Al and Ti, or may be formed of an Al alloy. In this case, the conductive film can be patterned by dry etching using a chlorine (Cl) -based gas. Next, as shown in FIG. 21B, an insulating film 53 serving as a gate insulating film of the TFT 60, an amorphous silicon film 54 serving as an operation region, and a channel protective film are formed on the entire upper surface of the glass substrate 51 by a plasma CVD method. Insulating film 55 to be
Are sequentially formed.
【００４９】絶縁膜５３は、窒化シリコン（ＳｉＮ）に
より約３５０ｎｍの厚さに形成する。また、アモルファ
スシリコン膜５４の厚さは約３０ｎｍとする。更に、絶
縁膜５５は、窒化シリコンにより約２００ｎｍの厚さに
形成する。本実施の形態では、絶縁膜５５は、予め２度
のドライエッチングに十分耐えうるべく、通常よりも厚
く形成しておくか、又は窒化シリコン膜（厚さ約６０ｎ
ｍ）と酸化シリコン膜（厚さ約６０ｎｍ）との積層構造
としておく。The insulating film 53 is formed of silicon nitride (SiN) to a thickness of about 350 nm. The thickness of the amorphous silicon film 54 is about 30 nm. Further, the insulating film 55 is formed with silicon nitride to a thickness of about 200 nm. In the present embodiment, the insulating film 55 is formed to be thicker than usual so as to sufficiently withstand twice dry etching in advance, or a silicon nitride film (about 60 n thick).
m) and a silicon oxide film (thickness: about 60 nm).
【００５０】次に、絶縁膜５５の上にポジ型フォトレジ
スト膜（図示せず）を形成し、このフォトレジスト膜の
上に、 少なくともチャネル保護膜形成領域を覆い、チャ
ネル保護膜形成領域（又は、ゲート配線）よりも幅広の
領域を覆う露光マスクを配置して基板５１の上側から露
光した後、基板５１の下側からフォトレジスト膜を全面
露光する。その後、現像処理を施すことにより、ゲート
配線５２ａとほぼ等しい幅のマスク（エッチングマス
ク）を自己整合的に形成する。続いて、ＳＦ6 とＯ2 と
の混合ガスを使用して絶縁膜５５をドライエッチングし
た後、マスクを除去する。これにより、図２１（ｃ），
図２５（ｂ）に示すように、アモルファスシリコン膜５
４上にチャネル保護膜５５ａが形成される。Next, a positive type photoresist film (not shown) is formed on the insulating film 55, and at least a channel protection film formation region is covered on this photoresist film, and a channel protection film formation region (or After exposing from above the substrate 51 by arranging an exposure mask covering an area wider than the gate wiring), the entire surface of the photoresist film is exposed from below the substrate 51. Thereafter, by performing a developing process, a mask (etching mask) having a width substantially equal to that of the gate wiring 52a is formed in a self-aligned manner. Subsequently, after the insulating film 55 is dry-etched using a mixed gas of SF 6 and O 2 , the mask is removed. Thereby, FIG. 21 (c),
As shown in FIG. 25B, the amorphous silicon film 5
4, a channel protective film 55a is formed.
【００５１】次に、プラズマＣＶＤ法により、図２２
（ａ）に示すように、ガラス基板５１の上側全面に、Ｔ
ＦＴ６０のオーミックコンタクト層となるｎ+ 型シリコ
ン膜５６を約３０ｎｍの厚さに形成する。その後、ｎ+
型シリコン膜５６の上に、ＰＶＤ法により、Ｔｉ、Ａｌ
及びＴｉを順次積層して、これらのＴｉ、Ａｌ及びＴｉ
の３層構造の導電膜５７を形成する。下層のＴｉ層の厚
さは例えば２０ｎｍ、Ａｌ層の厚さは例えば７５ｎｍ、
上層のＴｉ層の厚さは例えば２０ｎｍとする。導電膜５
７は、Ａｌ、Ａｌ合金又はその他の低抵抗金属により形
成してもよい。Next, FIG.
As shown in FIG.
An n + type silicon film 56 serving as an ohmic contact layer of the FT 60 is formed to a thickness of about 30 nm. Then, n +
Ti, Al on PVD type silicon film 56 by PVD method
And Ti are sequentially laminated, and these Ti, Al and Ti
The conductive film 57 having a three-layer structure is formed. The thickness of the lower Ti layer is, for example, 20 nm, the thickness of the Al layer is, for example, 75 nm,
The thickness of the upper Ti layer is, for example, 20 nm. Conductive film 5
7 may be formed of Al, an Al alloy, or another low resistance metal.
【００５２】次に、導電膜５７の上に所定のパターンの
レジスト膜を形成する。そして、このレジスト膜をエッ
チングマスクとして、導電膜５７、ｎ+ 型シリコン膜５
６及びアモルファスシリコン膜５４をエッチングし、図
２２（ｂ），図２６（ａ）に示すように、ＴＦＴ６０の
ソース電極５７ａ及びドレイン電極５７ｂを形成すると
ともに、データ配線５７ｃ及びデータ配線端子５７ｄを
形成する。導電膜５７、ｎ+ 型シリコン膜５６及びアモ
ルファスシリコン膜５４のエッチングは、例えばＣｌ2
とＢＣｌ3 との混合ガスを用いたドライエッチングによ
り行う。その後、エッチングマスクとして使用したレジ
スト膜を除去する。Next, a resist film having a predetermined pattern is formed on the conductive film 57. Then, using this resist film as an etching mask, the conductive film 57 and the n + type silicon film 5 are formed.
6 and the amorphous silicon film 54 are etched to form the source electrode 57a and the drain electrode 57b of the TFT 60 and the data wiring 57c and the data wiring terminal 57d as shown in FIGS. 22 (b) and 26 (a). I do. The conductive film 57, the n + type silicon film 56, and the amorphous silicon film 54 are etched by, for example, Cl 2
It is performed by dry etching using a mixed gas of BCl 3 and BCl 3 . After that, the resist film used as the etching mask is removed.
【００５３】次に、基板５１の上側全面にフォトレジス
ト膜を形成し、露光及び現像工程を経て、ゲート配線端
子５２ｃ及び補助容量配線端子５２ｄの中央部の上に開
口部を設ける。そして、このレジスト膜をエッチングマ
スクとしてゲート配線端子５２ｃ及び補助容量配線端子
５２ｄの上の絶縁膜５３をエッチングし、図２３、図２
６（ｂ）に示すように、ゲート配線端子５２ｃ及び補助
容量配線端子５２ｄが露出するコンタクトホール５３
ａ，５３ｂを形成する。このときのエッチングは、例え
ばＳＦ6 とＯ2 との混合ガスを使用したドライエッチン
グにより行う。ドライエッチング時の条件は、例えばＳ
Ｆ6 の流量が２００ｓｃｃｍ、Ｏ2 の流量が２００ｓｃ
ｃｍ、圧力が８．０Ｐａ、パワーが６００Ｗである。そ
の後、エッチングマスクとして使用したレジスト膜を除
去する。Next, a photoresist film is formed on the entire upper surface of the substrate 51, and through an exposure and development process, an opening is provided above the central portion of the gate wiring terminal 52c and the auxiliary capacitance wiring terminal 52d. Then, using the resist film as an etching mask, the insulating film 53 on the gate wiring terminal 52c and the auxiliary capacitance wiring terminal 52d is etched, and FIG.
As shown in FIG. 6B, a contact hole 53 exposing the gate wiring terminal 52c and the auxiliary capacitance wiring terminal 52d.
a, 53b are formed. The etching at this time is performed by, for example, dry etching using a mixed gas of SF 6 and O 2 . Conditions for dry etching are, for example, S
F 6 flow rate is 200 sccm, O 2 flow rate is 200 sc
cm, pressure 8.0 Pa, power 600 W. After that, the resist film used as the etching mask is removed.
【００５４】次に、ＰＶＤ法により、ガラス基板５１の
上側全面に、透明画素電極となるＩＴＯ膜（図示せず）
を約７０ｎｍの厚さに形成する。そして、このＩＴＯ膜
上にポジ型フォトレジスト膜を形成し、図２７に示すよ
うなパターン（図中斜線で示す部分が遮光部）を有する
露光マスクを用いてガラス基板５１の上面側から露光す
る。その後、現像処理を施してＩＴＯ膜上のフォトレジ
スト膜をパターニングする。Next, an ITO film (not shown) serving as a transparent pixel electrode is formed on the entire upper surface of the glass substrate 51 by the PVD method.
Is formed to a thickness of about 70 nm. Then, a positive type photoresist film is formed on the ITO film, and is exposed from the upper surface side of the glass substrate 51 using an exposure mask having a pattern as shown in FIG. . Thereafter, a development process is performed to pattern the photoresist film on the ITO film.
【００５５】次に、このレジスト膜をエッチングマスク
として、シュウ酸等によるウェットエッチング処理を行
い、スリット５８ｓを有する画素電極５８ａと、ゲート
配線端子５２ｃ、補助容量配線端子５２ｄ、ソース電極
５７ａ、ドレイン電極５７ｂ、データ配線５７ｃ及びデ
ータ配線端子５７ｄの上を覆うカバー膜５８とを形成す
る。Next, using this resist film as an etching mask, a wet etching process using oxalic acid or the like is performed, and a pixel electrode 58a having a slit 58s, a gate wiring terminal 52c, an auxiliary capacitance wiring terminal 52d, a source electrode 57a, a drain electrode A cover film 58 is formed to cover the data wiring 57b, the data wiring 57c, and the data wiring terminal 57d.
【００５６】ゲート配線端子５２ｃの断面を図２４
（ａ）に示し、データ配線端子５７ｄの断面を図２４
（ｂ）に示す。また、ソース電極５７ａと画素電極５８
ａとの接合部の断面図を図２２（ｃ）に示す。次いで、
基板５１の上側全面に、ポリイミドからなる配向膜を形
成する。このようにしてＴＦＴ基板が完成する。FIG. 24 shows a cross section of the gate wiring terminal 52c.
FIG. 24A shows a cross section of the data wiring terminal 57d in FIG.
(B). The source electrode 57a and the pixel electrode 58
FIG. 22 (c) is a cross-sectional view of the joint portion with "a". Then
An alignment film made of polyimide is formed on the entire upper surface of the substrate 51. Thus, a TFT substrate is completed.
【００５７】パターン欠陥検査工程又は電圧印加プロー
バによる欠陥検査工程において、導電膜５７のパターニ
ング時の異物によりドレイン電極５７ｂ、データ配線５
７ｃ及びデータ配線端子５７ｄのいずれかと画素電極５
８ａとの間に短絡不良が生じている基板を検出したとき
に、その基板に再度短絡不良個所の導電膜をエッチング
する処理を施すことにより、該短絡不良個所の導電膜を
完全に除去し、パターン欠陥の修復を行う。ここで、ソ
ース電極５７ａ、ドレイン電極５７ｂ、データ配線５７
ｃ及びデータ配線端子５７ｄの上のカバー膜５８がエッ
チングストッパとなるため、異物部分の短絡不良個所の
導電膜のみを除去することが可能である。In the pattern defect inspection step or the defect inspection step using a voltage application prober, the drain electrode 57 b and the data wiring 5
7c and one of the data wiring terminals 57d and the pixel electrode 5
8a, when a substrate having a short-circuit failure is detected, the substrate is again subjected to a process of etching the conductive film at the short-circuit failure location, thereby completely removing the conductive film at the short-circuit failure location, Repairs pattern defects. Here, the source electrode 57a, the drain electrode 57b, the data wiring 57
Since the cover film 58 on c and the data wiring terminal 57d serves as an etching stopper, it is possible to remove only the conductive film at the short-circuit defective portion of the foreign matter portion.
【００５８】また、前記短絡不良が画素電極５８ａ又は
カバー膜５８のパターン不良によるものであれば、再度
画素電極５８ａ又はカバー膜５８のパターニング及びエ
ッチングを行うことにより、修復が可能となる。そし
て、第１の実施の形態と同様に、ドメイン規制用突起を
有するＣＦ基板と、上記の方法により形成したＴＦＴ基
板とを接合し、それらの間に液晶を封入する。これによ
り、本実施の形態の液晶表示装置が完成する。If the short-circuit failure is caused by a pattern failure of the pixel electrode 58a or the cover film 58, the patterning and etching of the pixel electrode 58a or the cover film 58 can be repaired. Then, similarly to the first embodiment, the CF substrate having the domain regulating protrusions and the TFT substrate formed by the above method are joined, and liquid crystal is sealed between them. Thereby, the liquid crystal display device of the present embodiment is completed.
【００５９】本実施の形態においても、ＴＦＴ基板の製
造工程が簡略化され、液晶表示装置の製造コストが低減
される。また、従来の多様なリペア工程による多大な時
間の浪費を防止でき、更に短絡欠陥画素の完全修復も可
能となる。Also in the present embodiment, the manufacturing process of the TFT substrate is simplified, and the manufacturing cost of the liquid crystal display device is reduced. Further, it is possible to prevent a large amount of time from being wasted due to the conventional various repair processes, and it is also possible to completely repair short-circuit defective pixels.
【００６０】[0060]
【発明の効果】以上のように、本発明によれば、ドメイ
ン規制用スリットを有する画素電極を形成することがで
きる。また、透明導電膜のパターニング時にエッチング
シフトを施すことにより、データ配線と画素電極との短
絡を防止することができる。更に、本発明によれば、最
終保護膜の製造工程を削減し、液晶表示装置の製造に要
する時間を短縮することができる。As described above, according to the present invention, a pixel electrode having a domain regulating slit can be formed. Further, by performing an etching shift when patterning the transparent conductive film, a short circuit between the data wiring and the pixel electrode can be prevented. Further, according to the present invention, the number of steps for manufacturing the final protective film can be reduced, and the time required for manufacturing the liquid crystal display device can be shortened.
【図１】図１は本発明の第１の実施の形態の液晶表示装
置のＴＦＴ基板の製造方法を示す断面図（その１）であ
る。FIG. 1 is a sectional view (part 1) illustrating a method for manufacturing a TFT substrate of a liquid crystal display device according to a first embodiment of the present invention.
【図２】図２は本発明の第１の実施の形態の液晶表示装
置のＴＦＴ基板の製造方法を示す断面図（その２）であ
る。FIG. 2 is a sectional view (part 2) illustrating the method for manufacturing the TFT substrate of the liquid crystal display device according to the first embodiment of the present invention.
【図３】図３は本発明の第１の実施の形態の液晶表示装
置のＴＦＴ基板の製造方法を示す断面図（その３）であ
る。FIG. 3 is a sectional view (part 3) illustrating the method for manufacturing the TFT substrate of the liquid crystal display device according to the first embodiment of the present invention.
【図４】図４は本発明の第１の実施の形態の液晶表示装
置のＴＦＴ基板の製造方法を示す断面図（その４）であ
る。FIG. 4 is a sectional view (part 4) illustrating the method for manufacturing the TFT substrate of the liquid crystal display device according to the first embodiment of the present invention.
【図５】図５は本発明の第１の実施の形態の液晶表示装
置のＴＦＴ基板の製造方法を示す平面図（その１）であ
る。FIG. 5 is a plan view (part 1) illustrating the method for manufacturing the TFT substrate of the liquid crystal display device according to the first embodiment of the present invention.
【図６】図６は本発明の第１の実施の形態の液晶表示装
置のＴＦＴ基板の製造方法を示す平面図（その２）であ
る。FIG. 6 is a plan view (part 2) illustrating the method for manufacturing the TFT substrate of the liquid crystal display device according to the first embodiment of the present invention.
【図７】図７は第１の実施の形態で使用する露光マスク
（背面露光用マスク）を示す平面図である。FIG. 7 is a plan view showing an exposure mask (backside exposure mask) used in the first embodiment.
【図８】図８は第１の実施の形態で使用する露光マスク
（上面露光用マスク）を示す平面図である。FIG. 8 is a plan view showing an exposure mask (top exposure mask) used in the first embodiment.
【図９】図９は第１の実施の形態により製造されたＴＦ
Ｔ基板の平面図である。FIG. 9 shows a TF manufactured according to the first embodiment.
It is a top view of a T substrate.
【図１０】図１０はパターン欠陥が生じたＴＦＴ基板を
示す平面図である。FIG. 10 is a plan view showing a TFT substrate having a pattern defect.
【図１１】図１１は上面露光と下面露光とを同時に実行
可能な露光装置を示す模式図である。FIG. 11 is a schematic view showing an exposure apparatus capable of simultaneously performing top exposure and bottom exposure.
【図１２】図１２は本発明の第２の実施の形態の液晶表
示装置のＴＦＴ基板の製造方法を示す断面図（その１）
である。FIG. 12 is a sectional view showing the method for manufacturing the TFT substrate of the liquid crystal display device according to the second embodiment of the present invention (part 1);
It is.
【図１３】図１３は本発明の第２の実施の形態の液晶表
示装置のＴＦＴ基板の製造方法を示す断面図（その２）
である。FIG. 13 is a sectional view showing the method of manufacturing the TFT substrate of the liquid crystal display device according to the second embodiment of the present invention (part 2);
It is.
【図１４】図１４は本発明の第２の実施の形態の液晶表
示装置のＴＦＴ基板の製造方法を示す断面図（その３）
である。FIG. 14 is a sectional view showing the method of manufacturing the TFT substrate of the liquid crystal display device according to the second embodiment of the present invention (part 3);
It is.
【図１５】図１５は本発明の第２の実施の形態の液晶表
示装置のＴＦＴ基板の製造方法を示す断面図（その４）
である。FIG. 15 is a sectional view showing the method for manufacturing the TFT substrate of the liquid crystal display device according to the second embodiment of the present invention (part 4);
It is.
【図１６】図１６は本発明の第２の実施の形態の液晶表
示装置のＴＦＴ基板の製造方法を示す平面図（その１）
である。FIG. 16 is a plan view showing the method for manufacturing the TFT substrate of the liquid crystal display device according to the second embodiment of the present invention (part 1)
It is.
【図１７】図１７は本発明の第２の実施の形態の液晶表
示装置のＴＦＴ基板の製造方法を示す平面図（その２）
である。FIG. 17 is a plan view (part 2) illustrating the method for manufacturing the TFT substrate of the liquid crystal display device according to the second embodiment of the present invention.
It is.
【図１８】図１８は第２の実施の形態で使用する露光マ
スク（背面露光用マスク）を示す平面図である。FIG. 18 is a plan view showing an exposure mask (backside exposure mask) used in the second embodiment.
【図１９】図１９は第２の実施の形態で使用する露光マ
スク（上面露光用マスク）を示す平面図である。FIG. 19 is a plan view showing an exposure mask (upper surface exposure mask) used in the second embodiment.
【図２０】図２０は第２の実施の形態により製造された
ＴＦＴ基板の平面図である。FIG. 20 is a plan view of a TFT substrate manufactured according to the second embodiment.
【図２１】図２１は本発明の第３の実施の形態の液晶表
示装置のＴＦＴ基板の製造方法を示す断面図（その１）
である。FIG. 21 is a sectional view showing the method for manufacturing the TFT substrate of the liquid crystal display device according to the third embodiment of the present invention (part 1);
It is.
【図２２】図２２は本発明の第３の実施の形態の液晶表
示装置のＴＦＴ基板の製造方法を示す断面図（その２）
である。FIG. 22 is a sectional view showing the method of manufacturing the TFT substrate of the liquid crystal display device according to the third embodiment of the present invention (part 2);
It is.
【図２３】図２３は本発明の第３の実施の形態の液晶表
示装置のＴＦＴ基板の製造方法を示す断面図（その３）
である。FIG. 23 is a sectional view showing the method of manufacturing the TFT substrate of the liquid crystal display device according to the third embodiment of the present invention (part 3);
It is.
【図２４】図２４は本発明の第３の実施の形態の液晶表
示装置のＴＦＴ基板の製造方法を示す断面図（その４）
である。FIG. 24 is a sectional view showing the method of manufacturing the TFT substrate of the liquid crystal display device according to the third embodiment of the present invention (part 4);
It is.
【図２５】図２５は本発明の第３の実施の形態の液晶表
示装置のＴＦＴ基板の製造方法を示す平面図（その１）
である。FIG. 25 is a plan view showing the method for manufacturing the TFT substrate of the liquid crystal display device according to the third embodiment of the present invention (part 1);
It is.
【図２６】図２６は本発明の第２の実施の形態の液晶表
示装置のＴＦＴ基板の製造方法を示す平面図（その２）
である。FIG. 26 is a plan view showing the method for manufacturing the TFT substrate of the liquid crystal display device according to the second embodiment of the present invention (part 2);
It is.
【図２７】図２７は第３の実施の形態で使用する露光マ
スク（上面露光用マスク）を示す平面図である。FIG. 27 is a plan view showing an exposure mask (top exposure mask) used in the third embodiment.
【図２８】図２８は第３の実施の形態により製造された
ＴＦＴ基板の平面図である。FIG. 28 is a plan view of a TFT substrate manufactured according to the third embodiment.
【図２９】図２９は従来のＭＶＡ型液晶表示装置の一例
を示す断面図である。FIG. 29 is a sectional view showing an example of a conventional MVA liquid crystal display device.
【図３０】図３０は従来の液晶表示装置のＴＦＴ基板の
ＴＦＴ形成部の断面図である。FIG. 30 is a sectional view of a TFT forming portion of a TFT substrate of a conventional liquid crystal display device.
１１，３１，５１，７１，８１…ガラス基板、 １２ａ．３２ａ，５２ａ，７２ａ…ゲート配線、 １２ｂ．３２ｂ，５２ｂ…補助容量配線、 １２ｃ，３２ｃ，５２ｃ…ゲート配線端子、 １２ｄ，３２ｄ，５２ｄ…補助容量配線端子、 １３，１５，３３，５３，５５，７３…絶縁膜、 １４，３４，５４，７４…アモルファスシリコン膜、 １５ａ，５５ａ，７５ａ…チャネル保護膜、 １６，３５，５６，７６…ｎ+ 型アモルファスシリコン
膜、 １７，５７…導電膜、 １７ａ，３７ａ，５７ａ，７７ａ…ソース電極、 １７ｂ，３７ｂ，５７ｂ，７７ｂ…ドレイン電極、 １７ｃ，３７ｃ，５７ｃ…データ配線、 １７ｄ，３７ｄ，５７ｄ…データ配線端子、 １８，３８，５８…カバー膜、 １８ａ、３８ａ，５８ａ，７８…画素電極、 １８ｓ，３８ｓ，５８ｓ，７８ｓ…スリット、 ２０，４０，６０…ＴＦＴ、 ２１…ステージ、 ２２ａ，２２ｂ…露光マスク設置部、 ２３ａ，２３ｂ…露光ヘッド、 ２４ａ，２４ｂ…露光ヘッドアーム、 ２５…露光マスク交換ユニット、 ７０…ＴＦＴ基板、 ７９…最終保護膜、 ８０…ＣＦ基板、 ８２…ブラックマトリクス、 ８３…カラーフィルタ、 ８４…コモン電極、 ８５…ドメイン規制用突起部。11, 31, 51, 71, 81 ... glass substrate, 12a. 32a, 52a, 72a ... gate wiring, 12b. 32b, 52b: auxiliary capacitance wiring, 12c, 32c, 52c: gate wiring terminal, 12d, 32d, 52d: auxiliary capacitance wiring terminal, 13, 15, 33, 53, 55, 73: insulating film, 14, 34, 54, 74 ... amorphous silicon film, 15a, 55a, 75a ... channel protective film, 16, 35, 56, 76 ... n + type amorphous silicon film, 17, 57 ... conductive film, 17a, 37a, 57a, 77a ... source electrode, 17b , 37b, 57b, 77b ... drain electrode, 17c, 37c, 57c ... data wiring, 17d, 37d, 57d ... data wiring terminal, 18, 38, 58 ... cover film, 18a, 38a, 58a, 78 ... pixel electrode, 18s , 38s, 58s, 78s ... slit, 20, 40, 60 ... TFT, 21 ... stage, 22a, 22b ... exposure Mask setting part, 23a, 23b: exposure head, 24a, 24b: exposure head arm, 25: exposure mask exchange unit, 70: TFT substrate, 79: final protective film, 80: CF substrate, 82: black matrix, 83: color Filter 84: Common electrode 85: Domain regulating projection.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６２７Ｃ Ｆターム(参考） 2H092 JA26 JA37 JA41 JA46 JA47 JB22 JB31 JB52 JB56 KA05 KB25 MA03 MA14 MA15 MA17 NA27 NA29 PA02 PA08 PA11 QA07 2H097 AA13 LA12 5C094 AA12 AA42 AA43 AA44 BA03 BA43 CA19 CA24 DA13 DB01 DB04 DB10 EA04 EA05 EA07 EB02 ED03 FA01 FA02 FB12 FB14 FB15 GB10 5F110 AA16 AA26 AA27 CC07 DD02 EE03 EE04 EE06 EE14 EE37 EE43 FF02 FF03 FF30 GG02 GG15 GG24 GG25 GG45 HK03 HK04 HK06 HK07 HK09 HK16 HK22 HK32 HK35 HM18 HM19 NN02 NN14 NN23 NN24 NN27 NN35 NN72 NN73 QQ02 QQ04 QQ05 QQ08 QQ12 5G435 AA01 AA17 BB12 BB15 CC09 CC12 FF05 GG12 KK05 KK10──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI theme coat ゛ (Reference) H01L 21/336 H01L 29/78 627C F-term (Reference) 2H092 JA26 JA37 JA41 JA46 JA47 JB22 JB31 JB52 JB56 KA05 KB25 MA03 MA14 MA15 MA17 NA27 NA29 PA02 PA08 PA11 QA07 2H097 AA13 LA12 5C094 AA12 AA42 AA43 AA44 BA03 BA43 CA19 CA24 DA13 DB01 DB04 DB10 EA04 EA05 EA07 EB02 ED03 FA01 FA02 FB12 FB14 FB15 GB10 5F110 AA03 AE03 AE04 FF30 GG02 GG15 GG24 GG25 GG45 HK03 HK04 HK06 HK07 HK09 HK16 HK22 HK32 HK35 HM18 HM19 NN02 NN14 NN23 NN24 NN27 NN35 NN72 NN73 QQ02 QQ04 QQ05 QQ08 QQ12 5G435 AA01 BB12 CC
Claims (4)
程と、 前記第１の導電膜をパターニングして、相互に平行な複
数本のゲート配線を形成する工程と、 前記絶縁基板の上側全面に第１の絶縁膜を形成する工程
と、 前記第１の絶縁膜の上にシリコン膜を形成する工程と、 前記シリコン膜の上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜をパターニングしてチャネル保護膜を
形成する工程と、 前記絶縁基板の上側全面に第２の導電膜を形成する工程
と、 前記第２の導電膜及び前記シリコン膜を同一のエッチン
グマスクを用いてエッチングし、前記第２の導電膜から
形成されたソース電極及びドレイン電極を有する薄膜ト
ランジスタを完成するとともに、前記ゲート配線と交差
する複数本のデータ配線を形成する工程と、 前記絶縁基板の上側全面に透明導電膜を形成する工程
と、 前記透明導電膜の上にフォトレジスト膜を形成し、画素
電極形成用の第１の露光マスクを用いて基板下面側から
前記フォトレジスト膜を露光し、ソース電極と画素電極
との接続部形成用の第２の露光マスクを使用して基板上
面側から前記フォトレジスト膜を露光し、その後現像処
理して、前記透明導電膜の上にレジストパターンを形成
する工程と、 前記レジストパターンをエッチングマスクとして前記透
明導電膜をエッチングし、前記ソース電極に接続した画
素電極を形成する工程とを有することを特徴とする液晶
表示装置の製造方法。A step of forming a first conductive film on the insulating substrate; a step of patterning the first conductive film to form a plurality of mutually parallel gate wirings; Forming a first insulating film on the entire upper surface; forming a silicon film on the first insulating film; forming a second insulating film on the silicon film; Forming a channel protective film by patterning the second insulating film, forming a second conductive film over the entire upper surface of the insulating substrate, and etching the second conductive film and the silicon film with the same etching mask. Etching to complete a thin film transistor having a source electrode and a drain electrode formed from the second conductive film, and forming a plurality of data wirings crossing the gate wirings; Forming a transparent conductive film on the entire upper surface of the plate; forming a photoresist film on the transparent conductive film; and forming the photoresist film from the lower surface of the substrate using a first exposure mask for forming a pixel electrode. Exposure, the photoresist film is exposed from the upper surface side of the substrate using a second exposure mask for forming a connection portion between the source electrode and the pixel electrode, and then developed, and a resist is formed on the transparent conductive film. A method of manufacturing a liquid crystal display device, comprising: forming a pattern; and etching the transparent conductive film using the resist pattern as an etching mask to form a pixel electrode connected to the source electrode.
程と、 前記第１の導電膜をパターニングして、相互に平行な複
数本のゲート配線を形成する工程と、 前記絶縁基板の上側全面に第１の絶縁膜を形成する工程
と、 前記第１の絶縁膜の上にシリコン膜を形成する工程と、 前記シリコン膜をパターニングする工程と、 前記絶縁基板の上側全面に第２の導電膜を形成する工程
と、 前記第２の導電膜をエッチングするとともに前記シリコ
ン膜を厚さ方向の途中までエッチングして、前記第２の
導電膜から形成されたソース電極及びドレイン電極を有
する薄膜トランジスタを完成するとともに、前記ゲート
配線と交差する複数本のデータ配線を形成する工程と、 前記絶縁基板の上側全面に透明導電膜を形成する工程
と、 前記透明導電膜の上にフォトレジスト膜を形成し、画素
電極形成用の第１の露光マスクを用いて基板下面側から
前記フォトレジスト膜を露光し、ソース電極と画素電極
との接続部形成用の第２の露光マスクを使用して基板上
面側から前記フォトレジスト膜を露光し、その後現像処
理して、前記透明導電膜の上にレジストパターンを形成
する工程と、 前記レジストパターンをエッチングマスクとして前記透
明導電膜をエッチングし、前記ソース電極に接続した画
素電極を形成する工程とを有することを特徴とする液晶
表示装置の製造方法。2. A step of forming a first conductive film on an insulating substrate; a step of patterning the first conductive film to form a plurality of mutually parallel gate wirings; Forming a first insulating film on the entire upper surface, forming a silicon film on the first insulating film, patterning the silicon film, forming a second insulating film on the entire upper surface of the insulating substrate; Forming a conductive film; and etching the second conductive film and etching the silicon film halfway in the thickness direction, thereby forming a thin film transistor having a source electrode and a drain electrode formed from the second conductive film. Forming a plurality of data lines intersecting with the gate lines, forming a transparent conductive film over the entire upper surface of the insulating substrate, Forming a photoresist film, exposing the photoresist film from the lower surface side of the substrate using a first exposure mask for forming a pixel electrode, and using a second exposure mask for forming a connection portion between the source electrode and the pixel electrode; Exposing the photoresist film from the upper surface of the substrate, and then performing a developing process, forming a resist pattern on the transparent conductive film, etching the transparent conductive film using the resist pattern as an etching mask, Forming a pixel electrode connected to the source electrode.
程と、 前記第１の導電膜をパターニングして、相互に平行な複
数本のゲート配線を形成する工程と、 前記絶縁基板の上側全面に第１の絶縁膜を形成する工程
と、 前記第１の絶縁基板の上にシリコン膜を形成する工程
と、 前記シリコン膜の上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜をパターニングしてチャネル保護膜を
形成する工程と、 前記絶縁基板の上側全面に第２の導電膜を形成する工程
と、 前記第２の導電膜及び前記シリコン膜を同一のエッチン
グマスクを用いてエッチングし、前記第２の導電膜から
形成されたソース電極及びドレイン電極を有する薄膜ト
ランジスタを完成するとともに、前記ゲート配線と交差
する複数本のデータ配線を形成する工程と、 前記絶縁基板の上側全面に透明導電膜を形成する工程
と、 前記透明導電膜の上にフォトレジスト膜を形成し、画素
電極パターン、ソース電極パターン、ドレイン電極パタ
ーン及びデータ配線パターンを有する露光マスクを用い
て基板上面側から前記フォトレジスト膜を露光し、その
後現像処理して、前記透明導電膜の上にレジストパター
ンを形成する工程と、 前記レジストパターンをエッチングマスクとして前記透
明電極をエッチングし、前記ソース電極に接続した画素
電極を形成するとともに、前記ソース電極、前記ドレイ
ン電極及び前記データ配線を覆う前記透明導電膜からな
るカバー膜を形成する工程とを有することを特徴とする
液晶表示装置の製造方法。A step of forming a first conductive film on the insulating substrate; a step of patterning the first conductive film to form a plurality of mutually parallel gate wirings; Forming a first insulating film on the entire upper surface; forming a silicon film on the first insulating substrate; forming a second insulating film on the silicon film; Forming a channel protective film by patterning the second insulating film, forming a second conductive film over the entire upper surface of the insulating substrate, and etching the second conductive film and the silicon film with the same etching mask. Etching to complete a thin film transistor having a source electrode and a drain electrode formed from the second conductive film, and forming a plurality of data wirings intersecting with the gate wiring. Forming a transparent conductive film over the entire upper surface of the substrate, forming a photoresist film on the transparent conductive film, and using an exposure mask having a pixel electrode pattern, a source electrode pattern, a drain electrode pattern, and a data wiring pattern. Exposing the photoresist film from the upper surface side of the substrate, and then performing a development process to form a resist pattern on the transparent conductive film; etching the transparent electrode using the resist pattern as an etching mask; Forming a pixel electrode connected to the substrate and forming a cover film made of the transparent conductive film covering the source electrode, the drain electrode, and the data wiring.
が載置されるステージと、 前記ステージの上側に配置された第１のマスク設置部
と、 前記第１のマスク設置部に設置された第１のマスクを介
して前記フォトレジスト膜を露光する第１の光源と、 前記ステージの下側に配置された第２のマスク設置部
と、 前記第２のマスク設置部に設置された第２のマスク及び
前記透明基板を介して前記フォトレジスト膜を露光する
第２の光源とを有することを特徴とする露光装置。4. A stage on which a transparent substrate on which a photoresist film is formed is mounted, a first mask setting unit disposed above the stage, and a first mask setting unit disposed on the first mask setting unit. A first light source that exposes the photoresist film through a first mask, a second mask setting unit disposed below the stage, and a second mask setting unit disposed on the second mask setting unit An exposure apparatus, comprising: a mask and a second light source that exposes the photoresist film through the transparent substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000079518A JP2001264811A (en) | 2000-03-22 | 2000-03-22 | Method of manufacturing liquid crystal display device and device for exposure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000079518A JP2001264811A (en) | 2000-03-22 | 2000-03-22 | Method of manufacturing liquid crystal display device and device for exposure |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001264811A true JP2001264811A (en) | 2001-09-26 |
Family
ID=18596758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000079518A Withdrawn JP2001264811A (en) | 2000-03-22 | 2000-03-22 | Method of manufacturing liquid crystal display device and device for exposure |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001264811A (en) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005116961A1 (en) * | 2004-05-28 | 2005-12-08 | Sharp Kabushiki Kaisha | A substrate for a display device, a method for repairing the same, a method for repairing a display device and a liquid-crystal display device |
| KR100654569B1 (en) * | 2004-12-30 | 2006-12-05 | 엘지.필립스 엘시디 주식회사 | TFT array substrate and the fabrication method thereof |
| JP2007035904A (en) * | 2005-07-27 | 2007-02-08 | Casio Comput Co Ltd | Manufacturing method of active substrate |
| CN100422832C (en) * | 2004-12-30 | 2008-10-01 | 乐金显示有限公司 | Liquid crystal display device and fabricating method thereof |
| CN100426511C (en) * | 2006-06-23 | 2008-10-15 | 北京京东方光电科技有限公司 | Baseplate structure of thin film transistor device array, and preparation method |
| CN100433338C (en) * | 2006-06-23 | 2008-11-12 | 北京京东方光电科技有限公司 | Baseplate structure of thin film transistor device array, and preparation method |
| JP2009237154A (en) * | 2008-03-26 | 2009-10-15 | Nippon Telegr & Teleph Corp <Ntt> | Manufacturing method of microstructure |
| JP7472601B2 (en) | 2020-03-31 | 2024-04-23 | 東レ株式会社 | Method for manufacturing substrate with wiring electrodes |
-
2000
- 2000-03-22 JP JP2000079518A patent/JP2001264811A/en not_active Withdrawn
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7728943B2 (en) | 2004-05-28 | 2010-06-01 | Sharp Kabushiki Kaisha | Substrate for a display device, a method for repairing the same, a method for repairing a display device and a liquid-crystal display device |
| KR100845668B1 (en) * | 2004-05-28 | 2008-07-11 | 샤프 가부시키가이샤 | An active matrix substrate, a method for reparing an active matrix substrate, an opposed substrate, a liquid-crystal display device, a display device and a method for repairing a display device |
| KR101246427B1 (en) | 2004-05-28 | 2013-03-21 | 샤프 가부시키가이샤 | A display device, an active matrix substrate, and an opposed substrate |
| KR100845667B1 (en) * | 2004-05-28 | 2008-07-11 | 샤프 가부시키가이샤 | An active matrix substrate, a method for reparing an active matrix substrate, an opposed substrate, a liquid-crystal display device, a display device and a method for repairing a display device |
| WO2005116961A1 (en) * | 2004-05-28 | 2005-12-08 | Sharp Kabushiki Kaisha | A substrate for a display device, a method for repairing the same, a method for repairing a display device and a liquid-crystal display device |
| KR100845669B1 (en) * | 2004-05-28 | 2008-07-11 | 샤프 가부시키가이샤 | An active matrix substrate, a method for reparing an active matrix substrate, a liquid-crystal display device, a display device and a method for repairing a display device |
| KR100880994B1 (en) * | 2004-05-28 | 2009-02-03 | 샤프 가부시키가이샤 | An active matrix substrate, a liquid crystal display device and a display device |
| CN100421017C (en) * | 2004-12-30 | 2008-09-24 | 乐金显示有限公司 | Thin-film transistor array substrate and its manufacturing method |
| CN100422832C (en) * | 2004-12-30 | 2008-10-01 | 乐金显示有限公司 | Liquid crystal display device and fabricating method thereof |
| KR100654569B1 (en) * | 2004-12-30 | 2006-12-05 | 엘지.필립스 엘시디 주식회사 | TFT array substrate and the fabrication method thereof |
| US9035312B2 (en) | 2004-12-30 | 2015-05-19 | Lg Display Co., Ltd. | TFT array substrate and fabrication method thereof |
| JP2007035904A (en) * | 2005-07-27 | 2007-02-08 | Casio Comput Co Ltd | Manufacturing method of active substrate |
| CN100433338C (en) * | 2006-06-23 | 2008-11-12 | 北京京东方光电科技有限公司 | Baseplate structure of thin film transistor device array, and preparation method |
| CN100426511C (en) * | 2006-06-23 | 2008-10-15 | 北京京东方光电科技有限公司 | Baseplate structure of thin film transistor device array, and preparation method |
| JP2009237154A (en) * | 2008-03-26 | 2009-10-15 | Nippon Telegr & Teleph Corp <Ntt> | Manufacturing method of microstructure |
| JP7472601B2 (en) | 2020-03-31 | 2024-04-23 | 東レ株式会社 | Method for manufacturing substrate with wiring electrodes |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050712 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050713 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050721 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050721 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050818 |
|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070605 |