JP2001243116A - 書込みのみで最長時間未使用ビットを更新するためのシステム - Google Patents

Abstract

(57)【要約】 【課題】キャッシュメモリシステムにおいて最長時間未使用テ゛ータを更
新するための効率的な方法及び装置を提供する。 【解決手段】キャッシュされたテ゛ータのセット(303)における複数
のウェイ(305)のアクセスの時間的順序を追跡するための装置及
び方法を開示する。セット内のウェイがアクセスされたことが示さ
れると、本発明の最長時間未使用(LRU)ヒ゛ット更新メカニス゛ム
(101)は、アクセスされたウェイのアクセスの時間的順序を表すLRUヒ
゛ットの特定のヒ゛ットのみを選択する。本発明の原理に従う
最長時間未使用（LRU）ヒ゛ット更新メカニス゛ム(101)は、LRUヒ゛ッ
トの特定のヒ゛ットが格納されている選択されたメモリ位置に対
してのみ新しい値を書き込むことができ、これによっ
て、LRUアレイメモリ(102)からLRUヒ゛ットの現在の値を読み出す
ことを必要とせずに、新たに検出されたキャッシュアクセスを考
慮してLRUヒ゛ットを更新することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータプロ
セッサおよびメモリシステムに関する。特に、本発明
は、キャッシュメモリにおけるページ置換方式に関す
る。

【０００２】

【従来の技術】今日、プロセッサはますます強力かつ高
速になっている。そのため、メモリアクセス時間が、典
型的には数１０ナノ秒であっても、最高速度で実行中の
プロセッサには障害となっている。プロセッサの一般的
なＣＰＵ時間は、命令を実行するために使用されるクロ
ックサイクルとメモリアクセスのために使用されるクロ
ックサイクルとの合計である。最近のプロセッサは命令
実行時間が非常に改良されているが、手ごろな価格のメ
モリ装置のアクセス時間は、同様には改良されていな
い。

【０００３】現代のコンピュータシステムでは、メモリ
アクセス時間の上述したボトルネックの影響を最小化す
るために、メモリ装置のアクセス速度の改善によらず
に、改良されたメモリアクセス方法および／またはプロ
セッサ／メモリインタフェースアーキテクチャが採用さ
れている。

【０００４】たとえば、プロセッサ／メモリアーキテク
チャには、複数の記憶場所および大きいデータのセグメ
ントに対する並列アクセスを可能にするために、多数の
メモリバンクにわたって連続したデータセグメントが格
納される、メモリインタリービング方式を利用するもの
がある。他の一般的なメモリアクセス時間を向上させる
方法は、メモリキャッシングである。キャッシングは、
メモリ装置の容量および速度の正反対の特徴を利用す
る。すなわち、大きい（すなわち記憶容量が大きい）メ
モリは、概して小さいメモリより低速である。また、低
速なメモリほどコストがかからないため、より高価で小
さくかつ高速なメモリよりも大容量記憶装置の一部とし
ての使用に適している。

【０００５】キャッシングシステムでは、メモリは、異
なるスピード、サイズおよびコストの階層的な順序で配
置されている。たとえば、小さく高速なメモリは、通常
キャッシュメモリとよばれるが、プロセッサとより大き
く低速なメインメモリとの間に配置される。一般に、シ
ステムにおいて最終的に２レベルのキャッシュメモリと
なるように、キャッシュメモリ内でも階層的分割がなさ
れる。この層状のキャッシュシステムにおいて、一般に
レベル１またはＬ１と呼ばれる、キャッシュメモリの２
レベルのうちの小さく高速な方は、プロセッサチップ自
体に組込まれた小容量のメモリとすることができる。第
２レベルまたはＬ２キャッシュは、一般に、プロセッサ
の外部の大容量のメモリである。

【０００６】キャッシュメモリは、メインメモリに格納
されたデータの小さいサブセットを保持する。プロセッ
サは、特定のアプリケーションに対して個々の命令を実
行するために、メインメモリのデータのうち所定の小容
量のデータのみを必要とする。メモリのサブセットは、
即時の関連性、たとえば、近い将来使用される可能性が
高いといったことに基づいて選択される。これは、大規
模な探索プロジェクトを実行するために、図書館の大量
に収集された本の中から一度にわずか数冊の本を借りる
ことに非常に似ている。一度に数冊の本のみが借りられ
た場合に探索が有効で効率的でさえあるのと同様に、一
度にデータのわずかな部分が選択されキャッシュメモリ
に格納された場合、アプリケーションプログラムの処理
は効率的である。

【０００７】キャッシュコントローラは、システムのア
ドレスライン（またはバス）を監視（すなわち「スヌー
プ」）し、プロセッサによってメモリアクセスが行われ
る時はいつでも、プロセッサによってアクセスされてい
るアドレスをキャッシュメモリに格納されている小容量
のデータのアドレスと比較する。プロセッサが必要とす
るデータがキャッシュメモリに見つかった場合、「キャ
ッシュヒット」が発生したと言われ、高速なキャッシュ
メモリが所望のデータをプロセッサに供給する。これ
は、借りられたわずかな数の本から必要な情報を見つけ
ることに類似している。プロセッサに必要な情報がキャ
ッシュメモリに格納されていない場合、「キャッシュミ
ス」が発生したと言われ、低速なメインメモリに対する
アクセスが行われなければならない。これは、図書館の
他の場所に向かうことに類似している。従って、Ｌ２キ
ャッシュメモリにおけるキャッシュミスは、より低速な
メインメモリへのアクセスを必要とし、わずかに低速な
Ｌ２キャッシュメモリに対する後続するアクセスのみを
必要とするＬ１キャッシュメモリでのキャッシュミスよ
りも有害なものである。

【０００８】明らかに、目的は、キャッシュヒットを増
加させること（すなわち、キャッシュミスを減少させる
こと）である。一般に、この目的は、いわゆる「局所
性」理論に従うことによって達成される。この理論によ
れば、時間的局所性は、特定の情報が使用された場合に
同じ情報が再度使用される可能性が高いという一般原理
に基づいている。このため、プロセッサによって一度ア
クセスされたデータは、プロセッサによる引き続いて行
われる参照の間、より高速なアクセスを提供するため
に、キャッシュメモリに入れられる。空間的局所性理論
として知られる第２の局所性理論によれば、情報がプロ
セッサによってアクセスされると、アドレスがアクセス
された情報に近い情報は、同様にアクセスされる傾向に
ある。このように、一度アクセスされたデータのみがキ
ャッシュメモリに格納されるのではなく、一度アクセス
されたデータを含む付近のデータのブロックがキャッシ
ュメモリに入れられる。

【０００９】プロセッサによるメモリアクセス毎に、こ
れら局所性理論が使用されることにより、キャッシュメ
モリにいずれのデータの新しいページ（複数のページの
場合もあり）が格納されるかが判断される。新たなペー
ジは、たとえば、ＦＩＦＯ、擬似乱数、ラウンドロビ
ン、ノット−ユースト−リセントリー（not-used-recen
tly）または最長時間未使用法（ＬＲＵ、または最低使
用頻度法）など、コンピュータシステムのデザイナまた
は設計者に周知のブロック（またはページ）置換方式を
使用して、キャッシュメモリ内の現存するデータのペー
ジに取って代る。

【００１０】最も一般的に使用されており、最適である
と考えられているキャッシュページ置換方法は、最長時
間未使用法（ＬＲＵ）であり、これはコンピュータシス
テム技術分野の当業者には周知である。名前が示すよう
に、ＬＲＵ方法は、キャッシュメモリのデータブロック
各々がプロセッサによってアクセスされた時間的順序を
追跡することと、最も長い間使用されていないデータブ
ロック（すなわち、上述した時間的局所性理論に従え
ば、近い将来アクセスされる可能性が最も低いもの）を
新たなデータに置換えることと、を含む。

【００１１】しかしながら、メモリ／プロセッサインタ
フェースアーキテクチャにおいてキャッシュメモリを使
用することにより、メモリアクセス時間のボトルネック
の発生を防止すること、及び、より高速で実行すること
ができるプロセッサのスローダウンを防止することにお
いて大きく改善されるが、上述した従来のキャッシュシ
ステムには、後述する重大な欠点がある。

【００１２】ＬＲＵページ置換方式を実現する従来のキ
ャッシュシステムでは、データブロックが最後にアクセ
スされた順序は、多数のビットを保持することによって
追跡される。これらのビットは、ＬＲＵビットと呼ば
れ、キャッシュメモリ内に現在格納されているページの
順序付けを示すビットパターンである。たとえば、一般
的なキャッシュメモリは図３に示すように構成されてい
る。この場合、キャッシュメモリ３０１は、その内容
が、セット３０３ａ〜３０３ｋと呼ばれる複数の行とウ
ェイ３０５Ａ〜３０５Ｄと呼ばれる複数の列とで構成さ
れている。最も長い時間使用されていないアレイ３０２
（このアレイを、同じキャッシュメモリ３０１内か、ま
たはキャッシュメモリコントローラ（図示せず）によっ
てアクセス可能な別個のメモリに格納することができ
る）は、ＬＲＵビットの複数のライン（すなわち、ライ
ン０〜ｋ−１）を含むことができる。各ライン、たとえ
ば第ｎライン（ｉ＝ｎ）は、Ｍビットの２進数からな
り、それらのビットパターンは、複数のセットのうちの
１つ（たとえば、セットｎ）に対応するウェイの間の時
間的順序を完全に示す。

【００１３】ウェイ、たとえばウェイ３０５Ｂは、キャ
ッシュメモリに対し読出しおよび書込みがなされるデー
タの最小単位であり得る。このため、キャッシュメモリ
からの複数のウェイの任意の１つに対するいかなるアク
セスも、ＬＲＵビットの更新を必要とする。

【００１４】Ｎ個のウェイを有するセットに対する順序
付けの可能性には、Ｎ！（Ｎ階乗）の順列がある。Ｎ！
の可能性があるために、所与のセットに対応するＬＲＵ
ビット、たとえばセットｎに対応するＬＲＵアレイ
（ｎ，ｊ）は、Ｍビット長（Ｍ＝ｌｏｇ₂Ｎ！）でなけ
ればならない。たとえば、Ｎ＝４である場合、４！（す
なわち、２４）の順序付けの可能性がある。したがっ
て、ＬＲＵビットは、少なくとも５ビット長でなければ
ならない。Ｎ＝６に対し、各セットのＬＲＵビットは、
最小値として１０ビット長でなければならない。

【００１５】キャッシュメモリからのウェイのアクセス
後、アクセスされたセットに対応するＬＲＵビットの上
記Ｍビットは、読出され、変更され、再書込みされなけ
ればならない。たとえば、図４に示すように、従来のＬ
ＲＵアレイおよびそれの更新メカニズムは、読出しポー
ト４０７と書込みポート４０８とを有するＬＲＵアレイ
メモリ４０１を備える。ウェイがキャッシュメモリ（図
示せず）からアクセスされると、アクセスされたウェイ
が属するセットのアドレスが、アドレスバス４０２を介
して読出しポート４０７のアドレス入力に供給され、そ
れによって読出し動作が開始される。読出しポート４０
７は、Ｍビットバス４０６上にそのセットに対応するＬ
ＲＵビットを出力することによって応答する。

【００１６】ＬＲＵビットは、アクセスされたウェイの
セットアドレスと識別とがそれぞれアドレスパイプライ
ン４０４とウェイパイプライン４１０とに供給されるこ
とと同期して、ＬＲＵビットパイプライン４１４の入力
に供給される。変更動作中、変更動作ユニット４１２
は、現在のＬＲＵビットと現在アクセスされているウェ
イの識別とをバス４１５、４１１からそれぞれ受取り、
その受取った情報を用いてキャッシュアクセスを反映す
るＬＲＵビットの新たなパターンを決定する。

【００１７】変更動作には、特に、たとえば、取り出さ
れた現在のＬＲＵビットから現在（すなわち、現在のキ
ャッシュアクセスより前の）時間的順序を決定するこ
と、あるとすれば時間的順序のいかなる変化が新たなキ
ャッシュアクセスの結果として発生したかを決定するこ
とと、時間的順序の変化に対応してＬＲＵビットを変化
させることと、が含まれる。このため、新たなＬＲＵビ
ットは、セットにおけるウェイの（新たなキャッシュア
クセスを考慮した）新たな順序を表すパターンを有する
新たなＭビット長ワードからなり、以前のＬＲＵビット
と同じ場合もあればそうでない場合もある。

【００１８】最後に、書込み動作中、変更動作ユニット
４１２は、書込みポート４０８のデータイン入力に新た
に決定されたＬＲＵビットを供給することにより、書込
みポート４０８のアドレス入力へ入力されるセットアド
レスに対応する、ＬＲＵアレイメモリ４０１の記憶場所
へ書込みを行う。

【００１９】

【発明が解決しようとする課題】上述した従来からのＬ
ＲＵビット更新プロセスは、ＬＲＵビットのうちのＭビ
ット（すなわち、ｌｏｇ₂Ｎ！ビット）のそれぞれが、
記憶域から読出され、変更され、記憶域に再書込みされ
ることを必要とするが、この場合、読出し／変更／書込
みステップの各々の間に遅延、及び生じる可能性がある
動作エラーの原因が付加される。また、ＬＲＵビットを
適正に更新するために、読出し、変更および書込みステ
ップは正確なタイミングシーケンスで実行されなければ
ならないが、このためには、複雑な回路が適切なタイミ
ングを確実に取ることが必要である。したがって、上述
した従来のＬＲＵビット更新メカニズムは、低速で効率
が悪く、実施するには複雑である。

【００２０】更に、キャッシュメモリがパイプラインを
満たすためにアクセスされる場合、ＬＲＵビットは、キ
ャッシュアクセスと同期してパイプライン化された方法
で更新されなければならない。キャッシュアクセスと結
果として起こるＬＲＵビットの更新との同期を維持する
ために、ＬＲＵビットの読出しおよび書込み動作は、同
じパイプライン化されたクロックサイクル中にタンデム
（直列）に実行されなければならない。したがって、上
述した従来のパイプラインアーキテクチャのキャッシュ
システムにおいて、たとえばマルチポートＲＡＭなど少
なくとも２つのポートを有するメモリ装置は、一般的
に、ＬＲＵビットを格納し、ＬＲＵビットの同時の読出
しおよび書込みを可能にすることが要求される。

【００２１】したがって、キャッシュメモリシステムに
おいて最長時間未使用情報を更新するためのより効率的
な方法および装置が必要とされている。各キャッシュア
クセス後にＬＲＵビットを更新するために必要なオペレ
ーション（動作）の数を最小化することが必要とされて
いる。

【００２２】更に、キャッシュメモリシステムにおいて
最長時間未使用情報を更新するためのより効率的かつ高
速な方法および装置が必要とされている。マルチポート
メモリにおいて最長時間未使用情報の格納を必要としな
いＬＲＵビット更新方法が必要とされている。

【００２３】

【課題を解決するための手段】本発明の原理によれば、
キャッシュされたデータのセットにおける複数のウェイ
のアクセスの時間的順序を追跡するための方法および装
置は、各々が複数のウェイのうちの予め決められた２つ
のウェイ間のアクセスの順序を表す、複数の最長時間未
使用ビットを提供するためのステップおよび手段と、そ
のセットにおける複数のウェイのうちの第１のウェイの
アクセスを検出するためのステップおよび手段と、最長
時間未使用ビットのサブセットを選択するためのステッ
プおよび手段であって、前記サブセットは、複数のウェ
イのうちの第１のウェイと複数のウェイのうちの他のウ
ェイとの間のアクセスの順序を表す複数の最長時間未使
用ビットのうちのいくつかを含むことからなるステップ
および手段と、そのセットに関連する複数の最長時間未
使用ビットのサブセットに書込むことにより、複数のウ
ェイのうちの第１のウェイの検出されたアクセスに応答
して時間的順序を更新するためのステップおよび手段、
からなる。

【００２４】更に、本発明の原理によれば、キャッシュ
されたデータのセットにおける複数のウェイのアクセス
の時間的順序を追跡するための装置は、各々が複数のウ
ェイのうちの予め決められた２つのウェイ間のアクセス
の順序を表す複数の最長時間未使用ビットを格納するメ
モリと、複数のウェイのうちの第１のウェイの検出され
たアクセスに応答してメモリの選択された記憶場所に書
込むよう適応された変更動作ユニットであって、その選
択された記憶場所が、複数の最長時間未使用ビットのサ
ブセットの記憶場所に対応し、そのサブセットが、複数
のウェイのうちの第１のウェイと複数のウェイのうちの
他のウェイとの間のアクセスの順序を表す複数の最長時
間未使用ビットのうちのいくつかから構成されることか
らなる、変更動作ユニット、を備える。

【００２５】本発明の特徴および利点は、図面を参照し
て行う以下の説明から当業者には明らかとなろう。

【００２６】

【発明の実施の形態】簡単にするためおよび例示の目的
のために、特にキャッシュメモリにおいて１セットのデ
ータに４つのウェイがある一例を用いて、本発明の典型
的な実施の形態を主に参照することにより、本発明の原
理を説明する。しかしながら、当業者には、任意の数の
セットのうちの１つのセットに任意の数のウェイを有す
るキャッシュメモリシステムに対して、同じ原理を適用
することができ、かつ実施することができるというこ
と、及び、本発明の真の思想および範囲から逸脱するこ
とのないかかる変更範囲内で、そのような任意の変形態
様を実施できるということが容易に理解されよう。

【００２７】本発明の原理によるＬＲＵビット更新メカ
ニズムの典型的な実施の形態を、図１に示す。図１に
は、ＬＲＵビットのアレイ、たとえば図３のＬＲＵアレ
イ（ｉ，ｊ）３０２を格納するＬＲＵアレイメモリ１０
２が示されている。また、ＬＲＵアレイメモリ１０２
は、アドレスバス１０３を介してアクセスされているセ
ットのアドレスを受取るアドレス入力と、変更動作ユニ
ット１０１からＭビットＬＲＵビットとＭビット書込み
イネーブル信号とをそれぞれ受取る書込みデータ入力お
よび書込みイネーブル入力を備える。変更動作ユニット
１０１は、入力ライン１０４を介してアクセスされたウ
ェイの識別（たとえば、アドレス）を受取る。

【００２８】本発明の原理によるキャッシュされたデー
タの各セットのＬＲＵビット（たとえば、図３のＬＲＵ
アレイ（ｎ，ｊ）３０４）は、Ｍビットからなる。ここ
で、整数Ｍは（Ｎ／２）（Ｎ−１）、すなわち（Ｎ割る
２）×（Ｎ引く１）であり、Ｎはセット内のウェイの合
計数を表す整数である。

【００２９】たとえば、あるセットに４つのウェイがあ
る（すなわち、Ｎ＝４）場合、本発明によるＬＲＵビッ
トは、合計６ビット（すなわち、Ｍ＝６）からなる。Ｎ
＝６の場合、Ｍは１５ビットに等しい。小さい値のＮに
対し、本発明のＬＲＵビット更新システムが必要とする
ＬＲＵビットの合計数は、Ｎ＝４およびＮ＝６に対しそ
れぞれ５ビットおよび１０ビットを必要とする上述した
従来のシステムによって要求されるビットの最少の数よ
り、それほど多くはない。

【００３０】本発明の原理によれば、ＬＲＵビットは、
ＬＲＵビットの各ビットがセットにおける２つの特定の
ウェイの間の時間的順序関係を表すようにして符号化さ
れるが、これは利点である。たとえば、ウェイ０とウェ
イ１との間の時間的関係は、１つのＬＲＵビット、たと
えば図３のＬＲＵ（ｎ，０）によって表すことができ
る。すなわち、ＬＲＵ（ｎ，０）が０である場合、ウェ
イ０はウェイ１より最近アクセスされたものである（ま
た、ＬＲＵ（ｎ，０）＝１は、ウェイ１がウェイ０より
最近アクセスされたものであることを示す）。このよう
に、合計Ｎのウェイを含むセットの場合、セットの各ウ
ェイと同じセットの他のウェイとの時間的順序関係を完
全に記述するためには、Ｎ−１ビットのみが必要であ
る。

【００３１】具体的には、本発明の１実施の形態によれ
ば、Ｎウェイからなるセットに対し、ＬＲＵビットは、
以下のように汎用符号化方式によって符号化される。

【００３２】合計Ｎ−１のビットを使用して、ウェイ０
とそのセットにおける残り、すなわちウェイ１〜Ｎ−１
との間の時間的順序関係を表す。更に、本発明のＬＲＵ
符号化は、合計Ｎ−２のビットを使用して、ウェイ１と
ウェイ２〜Ｎ−１との間の時間的順序を表し、合計Ｎ−
３ビットを使用して、ウェイ２とウェイ３〜Ｎ−１との
間の時間的順序を表し、以下同様である。符号化は、１
ビットを使用してウェイＮ−２とＮ−１との間の関係を
表す。

【００３３】たとえば、Ｎ＝４の場合（例示のためであ
って限定するわけではない）、セット３０３ｎに対応す
るＬＲＵビット、すなわちＬＲＵ（ｎ，ｊ）３０４は、
６ビット、すなわちＬＲＵ（ｎ，０）〜ＬＲＵ（ｎ，
５）からなり、以下の表１に示すように符号化すること
ができる。ここで、記号「＞」は、後のアクセスを示す
ための略記表記として使用している。すなわち、「ウェ
イ０＞ウェイ１」は、ウェイ０が、ウェイ１がアクセス
されたよりも時間的に後に（すなわち、より最近）アク
セスされたことを意味する。

【００３４】

【表１】

【００３５】上記表１からわかるように、６つのＬＲＵ
ビット、すなわちＬＲＵ（ｎ，０）〜ＬＲＵ（ｎ，５）
は、セット内の各ウェイ間のアクセスの時間的順序を互
いに完全に記述する。

【００３６】図２に、本発明のＬＲＵビット更新システ
ム１００の動作を示す。具体的には、図２には、本発明
の原理による最長時間未使用（ＬＲＵ）ビット更新方法
の典型的なフローチャートが示されている。ステップ２
０１において、キャッシュされたデータ、たとえば図３
のキャッシュメモリ３０１に格納されたデータのいずれ
かのウェイがアクセスされると、ＬＲＵビット更新シス
テム１００は、行われているアクセスを検出する。検出
は、たとえば、任意のアクセスに対してシステムバス
（図示せず）を「スヌープ」するキャッシュコントロー
ラ（図示せず）から、アクセスされたウェイの有効なア
ドレスを受取ることによって、行うことができる。

【００３７】アクセスが検出されると、ステップ２０２
において、ＬＲＵビット更新システム１００は、たとえ
ば、キャッシュコントローラから受取ったアクセスされ
たウェイのアドレスを検査することにより、アクセスさ
れている特定のウェイの識別を検査して、アクセスされ
た特定のセットに対応するＬＲＵビットのサブセットを
決定する。サブセットは、上述したようにアクセスされ
ている特定のウェイの時間的順序を、そのセットにおけ
る他のウェイに関して記述するために必要なＮ−１ビッ
トからなる。

【００３８】たとえば、上記Ｎ＝４の例では、上記表１
から、セット内の４つのウェイの各々がそのそれぞれの
時間的順序情報を完全に記述するために６ＬＲＵビット
のうちの３つのみが必要である、ということが分かる。
具体的には、ウェイ０の時間的順序情報を記述するため
に、ＬＲＵ（０）、ＬＲＵ（１）およびＬＲＵ（２）の
みが必要である。ウェイ１に対しては、ＬＲＵ（０）、
ＬＲＵ（３）およびＬＲＵ（４）のみが必要である。ウ
ェイ２に対しては、ＬＲＵ（１）、ＬＲＵ（３）および
ＬＲＵ（５）のみが必要である。最後に、ウェイ３の時
間的順序情報を記述するために、ＬＲＵ（２）、ＬＲＵ
（４）およびＬＲＵ（５）のみが必要である。

【００３９】本発明の好ましい実施の形態では、変更動
作ユニット１０１は、Ｍビットワードからなる書込みイ
ネーブル信号を生成する。イネーブル信号の各ビット
は、ＬＲＵビットのそれぞれのビットに対応する。図１
に示すように、Ｍビット書込みイネーブル信号を制御バ
ス１０６を介してＬＲＵアレイメモリ１０２に与えて、
ＬＲＵビットの各々に対して書込み動作を実行すること
ができる。イネーブル信号ビットの各々は、ＬＲＵビッ
トの選択されたビットに対する書込み動作が可能になる
よう、互いに無関係に０または１にセットすることがで
きる。

【００４０】たとえば、上記Ｎ＝４の場合、以下の表２
に示すように書込みイネーブル信号が定義される。この
場合、書込みイネーブル（ｊ）は、ＬＲＵ（ｎ，ｊ）に
対する書込み動作に対応する（すなわち、イネーブル
（動作可能）およびディスエーブル（動作不能）にす
る）。たとえば、書込みイネーブル（０）は、ＬＲＵ
（ｎ，０）をイネーブルおよびディスエーブルにする。

【００４１】

【表２】

【００４２】当業者には、たとえば、上記表２に類似す
る表からのルックアップ動作によるか、または上記表２
から容易に生成することができる真理値表を実現する組
合せ論理回路を提供することにより、上記イネーブル信
号を生成することができる、ということが容易に認識さ
れよう。

【００４３】検出されたキャッシュアクセスを考慮する
と、アクセスされたウェイとそのセットの残りのウェイ
との間の関係を完全に記述するために特定のＮ−１ビッ
トのみが必要であるということ、及び、アクセスされた
ウェイがそのセットにおける任意の他のウェイより後に
アクセスされたということを反映するようそれらＮ−１
ビットを変更しなければならないということ、を認識す
ることによりＬＲＵビットのうちの選択されたビットに
書込まれる実際の値を決定することができる。したがっ
て、Ｎ＝４の例の場合は、上記表１の符号化方式に従っ
て、ウェイの各々のアクセスに対応するＬＲＵビットの
各々に書込まれる新たな値を、以下の表３のようにまと
めることができる。ここで、「ｘ」はドントケア（どち
らでもよい）状態を示す。

【００４４】

【表３】

【００４５】なお、たとえば、上記表３に類似する表か
らのルックアップ動作により、あるいは上記表３から容
易に生成することができる真理値表を実現する組合せ論
理回路を提供することにより、上記値を生成することが
できるということは、当業者には明らかであろう。

【００４６】ステップ２０３中、変更動作ユニット１０
１は、上記表２によって与えられる書込みイネーブル信
号を生成し、上記表３に従って決定されるＬＲＵビット
の更新値を、ＬＲＵアレイメモリ１０２の書込みイネー
ブル入力（制御バス）１０６と書込みデータ入力１０５
にそれぞれ供給する。アクセスされたセット（すなわ
ち、アクセスされたウェイが属しているセット）のアド
レスは、ＬＲＵアレイメモリ１０２のアドレス入力に与
えられる。したがって、ステップ２０３において、アク
セスされたセットおよびアクセスされたウェイ１０４に
関連するそれらＬＲＵビットは、ＬＲＵアレイメモリ１
０２に書込まれる。

【００４７】たとえば、セットｎ ３０３ｎのウェイ０
３０５Ａがアクセスされた場合、ＬＲＵ（０）、ＬＲＵ
（１）およびＬＲＵ（２）に値０００が書込まれ、他の
ＬＲＵビット、すなわちＬＲＵ（３）、ＬＲＵ（４）お
よびＬＲＵ（５）は変更されないままである。本発明の
重要な利点は、ＬＲＵビットの上記選択的書込みが、Ｌ
ＲＵアレイメモリ１０２からのＬＲＵビットの読出しを
必要としない、ということである。

【００４８】ＬＲＵアレイメモリ１０２からＭビットＬ
ＲＵビットのいずれも読出す必要なく、Ｎ−１ビットの
書込みにより、キャッシュされたデータのセットの新た
な時間的順序を完全に記述するために、ＬＲＵビット
（Ｍビットすべて）が更新される、ということがわか
る。

【００４９】ステップ２０４で、キャッシュメモリに新
たなデータのブロックを格納する場合、Ｎ−１ビットを
同時に検査することにより、本発明の原理に従って、符
号化され最新のもので維持されているＬＲＵビットを用
いて、置換されるべき現存のデータのセットから最長時
間未使用のウェイを効率的かつ正確に決定することがで
きる。

【００５０】たとえば、Ｎ＝４の場合、以下の表４は、
セットの最長時間未使用のウェイを決定するための真理
値表を定義している。表の「ｘ」は、「ドントケア」状
態、すなわちそのビット値を無視してよいことを示す。

【００５１】

【表４】

【００５２】なお、たとえば、上記表４と類似する表か
らのルックアップ動作により、または上記表４から容易
に生成することができる真理値法を実現する論理回路を
提供することにより、上記決定を行うことができる、と
いうことは当業者には容易に理解されよう。

【００５３】最後に、ステップ２０５において、新たな
データが書込まれるべき記憶場所として上記のように決
定された最長時間未使用のウェイを使用することによ
り、新たなデータブロックがキャッシュメモリに書込ま
れる。

【００５４】このように、この典型的な実施の形態で
は、ＬＲＵビットの以前の値を読出す必要なく、書込み
動作のみでＬＲＵ情報を更新することができる。

【００５５】本発明をその典型的な実施の形態に関連し
て説明したが、当業者は、本発明の真の思想および範囲
から逸脱することなく、記述された本発明の実施の形態
に対し種々の変更を行うことができよう。本明細書で使
用した用語および記述は、例示のためにのみ示したもの
であり、それに限定するものではない。特に、本発明の
方法を例をもって説明したが、方法のステップは、例示
したものと異なる順序で実行することも、あるいは同時
に実行することもできる。当業者には、特許請求の範囲
に規定されている本発明の思想および範囲内において、
及び、それらの等価物に対して、これらおよび他の変形
が可能であるということが理解されよう。

【００５６】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施態様を示す。 １．キャッシュされたデータのセット（３０３）におけ
る複数のウェイ（３０５）のアクセスの時間的順序を表
す複数の最長時間未使用ビット（３０４）を、前記複数
のウェイ（３０５）のうちの第１のウェイの検出された
アクセスに応答して更新する方法であって、前記複数の
最長時間未使用ビット（３０４）の各々が、前記複数の
ウェイ（３０５）の予め決められた対の間のアクセスの
順序を表しており、前記複数の最長時間未使用ビットの
サブセットを選択するステップ（２０２）であって、該
サブセットは、前記複数のウェイのうちの前記第１のウ
ェイと前記複数のウェイのうちの他のウェイとの間の前
記アクセスの順序を表す、前記複数の最長時間未使用ビ
ットの特定のビットからなるものである、ステップと、
前記選択されたサブセットを書込むことにより前記時間
的順序を更新するステップ（２０３）からなる、方法。 ２．複数の書込みイネーブル（１０６）を提供するステ
ップであって、前記複数の書込みイネーブル（１０６）
の各々が、前記複数の最長時間未使用ビット（３０４）
の対応するビットに対して書込み動作の実行を可能にす
る、ステップを更に含む、上項１の複数の最長時間未使
用ビット（３０４）を更新する方法。 ３．前記複数のウェイ（３０５）の各々に対し前記複数
の書込みイネーブル（１０６）の各々の状態を定義する
ルックアップテーブルを提供するステップを更に含む、
上項２の複数の最長時間未使用ビット（３０４）を更新
する方法。 ４．前記複数の最長時間未使用ビット（３０４）が、合
計Ｍビットであって、Ｍ＝（Ｎ／２）（Ｎ−１）であ
り、ここで、Ｎは前記キャッシュされたデータのセット
におけるウェイの合計数を表す整数である、上項１の複
数の最長時間未使用ビット（３０４）を更新する方法。 ５．前記サブセットが、前記複数の最長時間未使用ビッ
ト（３０４）のうちのＮ−１ビットを含み、ここで、Ｎ
は前記キャッシュされたデータのセットにおけるウェイ
の合計数を表す整数である、上項１の複数の最長時間未
使用ビット（３０４）を更新する方法。 ６．キャッシュされたデータのセットにおける複数のウ
ェイのアクセスの時間的順序を追跡するための装置であ
って、複数の最長時間未使用ビット（３０４）を格納す
るためのメモリ（１０２）であって、該複数の最長時間
未使用ビット（３０４）の各々が、前記複数のウェイ
（３０５）のうちの予め決められた２つウェイの間のア
クセスの順序を表すことからなる、メモリと、前記複数
のウェイのうちの第１のウェイの検出されたアクセスに
応答して、前記メモリの選択された記憶場所に書込むよ
う適応された変更動作ユニット（１０１）であって、前
記選択された記憶場所が、前記複数の最長時間未使用ビ
ット（３０４）のサブセットの記憶場所に対応し、前記
サブセットが、前記複数のウェイのうちの前記第１のウ
ェイと前記複数のウェイのうちの他のウェイとの間の前
記アクセスの順序を表す前記複数の最長時間未使用ビッ
ト（３０４）のうちのいくつかから構成されていること
からなる、変更動作ユニットを備える装置。 ７．キャッシュされたデータのセット（３０３）におけ
る複数のウェイ（３０５）のアクセスの時間的順序を表
す複数の最長時間未使用ビット（３０４）を、前記複数
のウェイ（３０５）のうちの第１のウェイの検出された
アクセスに応答して更新するための装置であって、前記
複数の最長時間未使用ビット（３０４）の各々が、前記
複数のウェイ（３０５）の予め決められた対の間のアク
セスの順序を表しており、前記複数の最長時間未使用ビ
ット（３０４）のサブセットを選択するための手段であ
って、該サブセットが、前記複数のウェイ（３０５）の
うちの前記第１のウェイと前記複数のウェイ（３０５）
のうちの他のウェイとの間の前記アクセスの順序を表す
前記複数の最長時間未使用ビット（３０４）の特定のビ
ットからなる、手段と、前記選択されたサブセットを書
込むことにより、前記時間的順序を更新するための手段
を備える装置。 ８．複数の書込みイネーブル入力（１０６）をさらに備
え、該複数の書込みイネーブル入力（１０６）の各々を
起動することにより、前記複数の最長時間未使用ビット
（３０４）のうちの対応する１つのビットに対する書込
み動作の実行を可能にする、上項６または７に記載のア
クセスの時間的順序を追跡するための装置。 ９．前記複数の最長時間未使用ビット（３０４）は、合
計Ｍ＝（Ｎ／２）（Ｎ−１）ビットであり、ここで、Ｎ
は前記キャッシュされたデータのセット（３０３）にお
けるウェイ（３０５）の合計数を表す整数である、上項
６または７に記載の複数の最長時間未使用ビット（３０
４）を更新するための装置。 １０．前記サブセットは、前記複数の最長時間未使用ビ
ット（３０４）のうちのＮ−１ビットからなり、ここ
で、Ｎは前記キャッシュされたデータのセット（３０
３）におけるウェイの合計数を表す整数である、上項６
または７に記載の複数の最長時間未使用ビット（３０
４）を更新するための装置。

【００５７】

【発明の効果】本発明によれば、キャッシュメモリシス
テムにおいて最長時間未使用情報を更新するためのより
効率的な方法および装置が提供される。

【００５８】本発明の概要を示すと次のようになる。本
発明は、キャッシュされたテ゛ータのセット(303)における複数のウェイ
(305)のアクセスの時間的順序を追跡するための装置及び方
法を開示する。セット内のウェイがアクセスされたことが示される
と、本発明の最長時間未使用(LRU)ヒ゛ット更新メカニス゛ム(101)
は、アクセスされたウェイのアクセスの時間的順序を表すLRUヒ゛ットの
特定のヒ゛ットのみを選択する。本発明の原理に従う最長時
間未使用（LRU）ヒ゛ット更新メカニス゛ム(101)は、LRUヒ゛ットの特
定のヒ゛ットが格納されている選択されたメモリ位置に対して
のみ新しい値を書き込むことができ、これによって、LR
Uアレイメモリ(102)からLRUヒ゛ットの現在の値を読み出すことを
必要とせずに、新たに検出されたキャッシュアクセスを考慮してL
RUヒ゛ットを更新することができる。

【図面の簡単な説明】

【図１】本発明の原理による最長時間未使用（ＬＲＵ）
アレイメモリの典型的な実施の形態のブロック図であ
る。

【図２】本発明の原理による最長時間未使用（ＬＲＵ）
ビット更新方法の典型的なフローチャートである。

【図３】本発明の原理によるキャッシュメモリの関連す
る部分と最長時間未使用（ＬＲＵ）アレイメモリのブロ
ック図である。

【図４】従来の最長時間未使用（ＬＲＵ）メモリの関連
する部分のブロック図である。

【符号の説明】

１０１…変更動作ユニット １０２…ＬＲＵアレイメモリ １０６…書込みイネーブル入力 ３０３…セット ３０４…ＬＲＵビット ３０５…ウェイ

Claims (1)

【特許請求の範囲】
1. 【請求項１】キャッシュされたデータのセット（３０
   ３）における複数のウェイ（３０５）のアクセスの時間
   的順序を表す複数の最長時間未使用ビット（３０４）
   を、前記複数のウェイ（３０５）のうちの第１のウェイ
   の検出されたアクセスに応答して更新する方法におい
   て、前記複数の最長時間未使用ビット（３０４）の各々
   が、前記複数のウェイ（３０５）の予め決められた対の
   間のアクセスの順序を表しており、前記方法が、 前記複数の最長時間未使用ビットのサブセットを選択す
   るステップ（２０２）であって、該サブセットは、前記
   複数のウェイのうちの前記第１のウェイと前記複数のウ
   ェイのうちの他のウェイとの間の前記アクセスの順序を
   表す、前記複数の最長時間未使用ビットの特定のビット
   からなるものである、ステップと、 前記選択されたサブセットを書込むことにより前記時間
   的順序を更新するステップ（２０３）からなる、方法。