JP2001236782A - Synchronizing type dram - Google Patents
Synchronizing type dramInfo
- Publication number
- JP2001236782A JP2001236782A JP2000381178A JP2000381178A JP2001236782A JP 2001236782 A JP2001236782 A JP 2001236782A JP 2000381178 A JP2000381178 A JP 2000381178A JP 2000381178 A JP2000381178 A JP 2000381178A JP 2001236782 A JP2001236782 A JP 2001236782A
- Authority
- JP
- Japan
- Prior art keywords
- data
- signal
- write
- data strobe
- strobe signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Dram (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、同期型DRAMに
関し、より詳細には、ダブルデータレートの同期型DR
AM(以下、DDR−SDRAMと呼ぶ)の書込み及び
読出し動作の同期制御を行う回路構成に関するものであ
る。The present invention relates to a synchronous DRAM, and more particularly, to a double data rate synchronous DR.
The present invention relates to a circuit configuration for performing synchronous control of write and read operations of AM (hereinafter, referred to as DDR-SDRAM).
【0002】[0002]
【従来の技術】DDR−SDRAMでは、外部から入力
されるシステムクロック、及び、転送データと同期して
入出力されるデータストローブ信号の2種類が利用さ
れ、双方とも同じ周期を有する。ライト及びリード動作
の制御は、システムクロック及びデータストローブ信号
に基づいて行われる。システムクロック及びデータスト
ローブ信号については、JEDECスペックによってそ
の規格が定められている。例えば、双方の信号の時間差
を示すクロック入力遅延時間Tdは、このJEDECス
ペックにより、クロック信号周期Tckの75%〜12
5%の時間であると決められている。2. Description of the Related Art A DDR-SDRAM utilizes a system clock input from the outside and a data strobe signal input / output in synchronization with transfer data, and both have the same period. Control of write and read operations is performed based on a system clock and a data strobe signal. The standards for the system clock and the data strobe signal are defined by JEDEC specifications. For example, according to the JEDEC specification, the clock input delay time Td indicating the time difference between the two signals is 75% to 12% of the clock signal period Tck.
It is determined to be 5% of the time.
【0003】図5は、従来のDDR−SDRAMのライ
ト動作時の信号の流れを示すブロック図である。システ
ムクロックCLKは、SA同期用信号としてコマンドデ
コーダ2、ライトタイミング発生部3、及び、システム
同期用ラッチ8に供給され、データストローブ信号DQ
Sは、システム同期用ラッチ8の前段に配置されるデー
タラッチ7にSCラッチ信号として供給される。データ
ラッチ7は、データストローブ信号DQSに同期して入
力データDQをラッチする。その後、システム同期用ラ
ッチ8は、システムクロックCLKに同期して、データ
ラッチ7のラッチ内容をラッチする。DDR−SDRA
Mは、ライト及びリード動作がシステムクロックCLK
に同期する。FIG. 5 is a block diagram showing a signal flow during a write operation of a conventional DDR-SDRAM. The system clock CLK is supplied to the command decoder 2, the write timing generator 3, and the system synchronization latch 8 as an SA synchronization signal, and the data strobe signal DQ
The signal S is supplied as an SC latch signal to the data latch 7 disposed before the system synchronization latch 8. Data latch 7 latches input data DQ in synchronization with data strobe signal DQS. Thereafter, the system synchronization latch 8 latches the contents of the data latch 7 in synchronization with the system clock CLK. DDR-SDRA
M indicates that the write and read operations are performed by the system clock CLK.
Sync to.
【0004】図6は、従来のDDR−SDRAMのライ
ト及びリード動作の際のタイミングチャートである。D
DR−SDRAMは、システムクロックCLKの第1の
クロックパルスP1の立上りによりライト動作が開始さ
れる。転送データ及びデータストローブ信号DQSは、
外部から入力される。データラッチ7は、転送データと
して時刻t0にデータ0をラッチし、時刻t1にデータ
1をラッチする。システム同期用ラッチ8は、時刻t2
に、データラッチ7の内容をラッチし、データ0及び1
を内部データDIとして、ライトバッファ4に入力す
る。ライトタイミング発生部3は、システムクロックC
LKに同期して、ライト信号SEをライトバッファ4に
入力する。ライトバッファ4は、ライト信号SEに同期
して、一対の共通データ入出力線(以下、I/O線と呼
ぶ)9に差動電圧を出力する。FIG. 6 is a timing chart at the time of a write and read operation of a conventional DDR-SDRAM. D
The DR-SDRAM starts a write operation when a first clock pulse P1 of the system clock CLK rises. The transfer data and the data strobe signal DQS are
Input from outside. The data latch 7 latches data 0 at time t0 as transfer data and latches data 1 at time t1. The system synchronizing latch 8 operates at time t2.
Then, the contents of the data latch 7 are latched, and data 0 and 1 are latched.
Is input to the write buffer 4 as internal data DI. The write timing generator 3 outputs the system clock C
The write signal SE is input to the write buffer 4 in synchronization with LK. The write buffer 4 outputs a differential voltage to a pair of common data input / output lines (hereinafter, referred to as I / O lines) 9 in synchronization with the write signal SE.
【0005】DDR−SDRAMは、システムクロック
CLKの第4のクロックパルスP4の立上りにより、リ
ード動作が開始され、リードアンプ5がI/O線9から
差動電圧を入力する。転送データ及びデータストローブ
信号DQSは、外部に出力される。In the DDR-SDRAM, a read operation is started at the rise of the fourth clock pulse P4 of the system clock CLK, and the read amplifier 5 inputs a differential voltage from the I / O line 9. The transfer data and the data strobe signal DQS are output to the outside.
【0006】ライト動作によるメモリセルへの書込み、
及び、リード動作によるメモリセルからの読出しは、シ
ステムクロックCLKに同期して開始される。Writing to a memory cell by a write operation,
Reading from a memory cell by a read operation is started in synchronization with the system clock CLK.
【0007】DDR−SDRAMのJDECスペックで
は、ライト動作からリード動作に移行する際の最小時間
は、クロック信号周期Tckの2サイクル分であり、シ
ステムクロックCLKに対するデータストローブ信号D
QSの所定の位相遅れであるクロック信号位相差時間T
dは、最大でクロック信号周期Tckの125%であ
る。According to the JDEC specification of the DDR-SDRAM, the minimum time when the operation shifts from the write operation to the read operation is two clock signal periods Tck, and the data strobe signal D with respect to the system clock CLK.
Clock signal phase difference time T which is a predetermined phase delay of QS
d is at most 125% of the clock signal period Tck.
【0008】[0008]
【発明が解決しようとする課題】ライト動作が終了する
時刻t3bからリード動作が開始する時刻t4までの間
に、I/O線9がメモリセルプレート6内のビット線と
切断されるバランス時間が必要である。例として、クロ
ック信号周期Tckが6.5ns、I/O線とビット線
とを接続するために必要な時間が4nsであるとする
と、バランス時間として使用できる時間は、6.5−4
=2.5nsになる。From the time t3b when the write operation ends to the time t4 when the read operation starts, the balance time during which the I / O line 9 is disconnected from the bit line in the memory cell plate 6 is set. is necessary. As an example, if the clock signal period Tck is 6.5 ns and the time required to connect the I / O line and the bit line is 4 ns, the time that can be used as the balance time is 6.5-4.
= 2.5 ns.
【0009】例えば、I/O線9は、相補信号の差動電
圧の最大値が、ライト動作で2.2v程度あり、リード
動作で0.2v程度あることから、2.5nsではライ
ト動作の次に行われるリード動作のために差動電圧をゼ
ロにするバランス時間として不足する恐れがある。両者
の差動電圧が逆極性である場合は、特にバランス時間が
ないと顕著になる。For example, since the maximum value of the differential voltage of the complementary signal of the I / O line 9 is about 2.2 V in the write operation and about 0.2 V in the read operation, the write operation of the I / O line 9 is 2.5 ns. There is a possibility that the balance time for making the differential voltage zero for the next read operation may be insufficient. When the two differential voltages have opposite polarities, it becomes remarkable unless there is a balance time.
【0010】本発明は、上記したような従来の技術が有
する問題点を解決するためになされたものであり、ライ
ト動作の次のリード動作が確実に行われる同期型DRA
Mを提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems of the prior art, and a synchronous DRA in which a read operation following a write operation is reliably performed.
M is intended to be provided.
【0011】[0011]
【課題を解決するための手段】上記目的を達成するた
め、本発明の同期型DRAMは、システムクロックと、
該システムクロックから所定の位相遅れを有するデータ
ストローブ信号とに基づいて動作する同期型DRAMで
あって、前記システムクロックに同期してリード動作を
実行し、データストローブ信号に基づいて入力される入
力データをメモリセルに書き込むライト動作を、前記デ
ータストローブ信号に基づいて実行することを特徴とす
る。In order to achieve the above object, a synchronous DRAM according to the present invention comprises a system clock,
What is claimed is: 1. A synchronous DRAM which operates based on a data strobe signal having a predetermined phase delay from said system clock, wherein a read operation is performed in synchronization with said system clock, and input data input based on a data strobe signal. Is performed on the basis of the data strobe signal.
【0012】本発明の同期型DRAMは、メモリセルに
書き込むライト動作がデータストローブ信号に同期して
開始することで、システムクロックに同期して開始する
ことに比べてバランス時間が長くなるので、ライト動作
の次のリード動作が確実になる。In the synchronous DRAM of the present invention, since the write operation for writing to the memory cell starts in synchronization with the data strobe signal, the balance time becomes longer than when the write operation starts in synchronization with the system clock. The read operation following the operation is assured.
【0013】本発明の同期型DRAMは、前記所定の位
相遅れが、前記システムクロックの周期の75%から1
25%までの間である。[0013] In the synchronous DRAM of the present invention, the predetermined phase delay may be 75% to 1% of the cycle of the system clock.
Up to 25%.
【0014】また、本発明の同期型DRAMでは、複数
の前記データストローブ信号と、該データストローブ信
号に同期し対応する入力データとが入力され、該入力デ
ータの夫々を対応するI/O線を介してメモリセルに書
き込むことが好ましい。この場合、同時に複数のデータ
が処理されるので、データ処理能力が向上する。Also, in the synchronous DRAM of the present invention, a plurality of the data strobe signals and input data corresponding to the data strobe signals are input, and each of the input data is connected to a corresponding I / O line. It is preferable to write the data into the memory cell through the memory cell. In this case, a plurality of data are processed at the same time, so that the data processing ability is improved.
【0015】本発明の同期型DRAMは、前記複数のデ
ータストローブ信号が相互に同期すること、又は、前記
複数のデータストローブ信号が相互に位相差を有し、最
も位相が遅れるデータストローブ信号に同期して前記ラ
イト動作が開始することも本発明の好ましい態様であ
る。この場合、データ処理能力が向上し、且つ、ライト
動作の次のリード動作が確実になる。In the synchronous DRAM according to the present invention, the plurality of data strobe signals are synchronized with each other, or the plurality of data strobe signals have a phase difference with each other and are synchronized with a data strobe signal having the most delayed phase. It is also a preferred embodiment of the present invention that the write operation is started after that. In this case, the data processing capability is improved, and the read operation following the write operation is ensured.
【0016】[0016]
【発明の実施の形態】以下、本発明の実施形態例に基づ
いて、本発明の同期型DRAMについて図面を参照して
説明する。図1は、本発明の第1実施形態例のDDR−
SDRAMのライト動作時の信号の流れを示すブロック
図である。DDR−SDRAMは、入力バッファ1、コ
マンドデコーダ2、ライトタイミング発生部3、ライト
バッファ4、リードアンプ5、メモリセルプレート6、
及び、データラッチ7を有し、ライト及びリード動作す
る多ビット構成のデータの数を示すバーストレングスが
2である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A synchronous DRAM according to the present invention will be described below with reference to the drawings based on an embodiment of the present invention. FIG. 1 shows a DDR- according to the first embodiment of the present invention.
FIG. 3 is a block diagram showing a signal flow during a write operation of the SDRAM. The DDR-SDRAM includes an input buffer 1, a command decoder 2, a write timing generator 3, a write buffer 4, a read amplifier 5, a memory cell plate 6,
Further, the burst length indicating the number of multi-bit data having the data latch 7 and performing the write and read operations is 2.
【0017】バッファ1は、外部から入力される信号を
受信し、DDR−SDRAM内の各回路に伝達する。コ
マンドデコーダ2は、ロウアドレスストローブ(RA
S)、カラムアドレスストローブ(CAS)、ライトイ
ネーブル(WE)、及び、チップセレクト信号(CS)
からなる各命令を入力し、要求された命令をデコードす
る。ライトタイミング発生部3は、ライト動作に必要な
信号を発生する。ライトバッファ4は、I/O線9を介
して選択されたメモリセルにデータを書き込む。リード
アンプ5は、選択されたメモリセルからI/O線9を介
してデータを読み出す。メモリセルプレート6は、行方
向に延びる多数のワード線、及び、列方向に延びる多数
のビット線と、これらに接続される複数のメモリセルと
を有する。一つのメモリセルが選択されると、対応する
ビット線とI/O線9とが導通する。データラッチ7
は、データストローブ信号DQSの立上り及び立下りで
動作するDDRとしてデータをラッチする。The buffer 1 receives a signal input from the outside and transmits it to each circuit in the DDR-SDRAM. The command decoder 2 has a row address strobe (RA
S), column address strobe (CAS), write enable (WE), and chip select signal (CS)
, And decodes the requested instruction. The write timing generator 3 generates a signal required for a write operation. The write buffer 4 writes data to the selected memory cell via the I / O line 9. The read amplifier 5 reads data from the selected memory cell via the I / O line 9. The memory cell plate 6 has a number of word lines extending in the row direction, a number of bit lines extending in the column direction, and a plurality of memory cells connected thereto. When one memory cell is selected, the corresponding bit line and I / O line 9 conduct. Data latch 7
Latches data as DDR that operates at the rise and fall of the data strobe signal DQS.
【0018】DDR−SDRAMは、採用されるI/O
構成の数だけ、入力バッファ1、データラッチ7、ライ
トバッファ4、リードアンプ5、及び、I/O線9を有
する。入出力されるデータは、多ビットで構成される。
DDR−SDRAMは、入出力されるデータのビットの
数に対応する数のI/O構成が採用される。The DDR-SDRAM employs an I / O
It has input buffers 1, data latches 7, write buffers 4, read amplifiers 5, and I / O lines 9 as many as the number of components. Input / output data is composed of multiple bits.
The DDR-SDRAM employs a number of I / O configurations corresponding to the number of input / output data bits.
【0019】また、DDR−SDRAMは、2バースト
レングスでライト動作すると、2つの多ビット構成のデ
ータが入力される。一方のデータ(R側)は、データス
トローブ信号DQSの立上りでラッチされ、他方のデー
タ(F側)は、データストローブ信号DQSの立下りで
ラッチされる。データラッチ7、ライトバッファ4、リ
ードアンプ5、及び、I/O線9は、内部の機能が2つ
に独立に動作し、R側及びF側のデータ転送に対応す
る。When a DDR-SDRAM performs a write operation with two burst lengths, two multi-bit data are input. One data (R side) is latched at the rising edge of the data strobe signal DQS, and the other data (F side) is latched at the falling edge of the data strobe signal DQS. The data latch 7, the write buffer 4, the read amplifier 5, and the I / O line 9 operate independently in two internal functions, and correspond to R-side and F-side data transfer.
【0020】システムクロックCLKは、同期信号SA
としてコマンドデコーダ2に供給され、データストロー
ブ信号DQSは、タイミング信号SDとしてライトタイ
ミング発生部3に供給され、ラッチ信号SCとしてデー
タラッチ7に供給される。The system clock CLK is a synchronous signal SA
The data strobe signal DQS is supplied to the write timing generator 3 as the timing signal SD, and is supplied to the data latch 7 as the latch signal SC.
【0021】コマンドデコーダ2は、システムクロック
CLKに同期して、RAS、CAS、WE、及び、CS
を監視する。コマンドデコーダ2は、CS、CAS、及
び、WEがLレベルになり、且つ、RASがHレベルに
なると、ライト命令であると認識して、Hレベルのデコ
ード信号SBをライトタイミング発生部3に入力する。The command decoder 2 synchronizes with RAS, CAS, WE, and CS in synchronization with the system clock CLK.
To monitor. When CS, CAS, and WE are at L level and RAS is at H level, the command decoder 2 recognizes that the command is a write instruction and inputs an H level decode signal SB to the write timing generation unit 3. I do.
【0022】ライトタイミング発生部3は、デコード信
号SBがHレベルになると、データストローブ信号DQ
Sに同期したライト信号SEをライトバッファ4に入力
する。When the decode signal SB goes to the H level, the write timing generator 3 outputs the data strobe signal DQ
The write signal SE synchronized with S is input to the write buffer 4.
【0023】ライトバッファ4は、データストローブ信
号DQSに同期して、ライト動作によるメモリセルへの
書込みを開始する。The write buffer 4 starts writing to a memory cell by a write operation in synchronization with the data strobe signal DQS.
【0024】図2は、本発明の第1実施形態例のDDR
−SDRAMのライト及びリード動作のタイミングチャ
ートである。DDR−SDRAMは、2バーストレング
スで動作し、システムクロックCLKの第1のクロック
パルスP1の立上りにより、転送データであるデータ0
及びデータ1の2つの多ビット構成のデータをメモリセ
ルに書き込むライト動作を開始する。データ0は、アド
レス0に書き込まれ、データ0は、アドレス0に基づい
て内部で生成されるアドレスに書き込まれる。FIG. 2 shows a DDR according to the first embodiment of the present invention.
4 is a timing chart of write and read operations of the SDRAM. The DDR-SDRAM operates with two burst lengths, and transfers data 0 as transfer data at the rising edge of the first clock pulse P1 of the system clock CLK.
Then, a write operation for writing two multi-bit data of data 1 into the memory cell is started. Data 0 is written to address 0, and data 0 is written to an internally generated address based on address 0.
【0025】転送データ及びデータストローブ信号DQ
Sは、外部から入力される。データストローブ信号DQ
Sは、システムクロックCLKに対して、クロック信号
周期Tckの75%〜125%のクロック信号位相差時
間Tdを有する。Transfer data and data strobe signal DQ
S is input from outside. Data strobe signal DQ
S has a clock signal phase difference time Td of 75% to 125% of the clock signal period Tck with respect to the system clock CLK.
【0026】データラッチ7は、時刻t0に多ビット構
成のデータ0をラッチし、時刻t1に多ビット構成のデ
ータ1をラッチする。データラッチ7は、時刻t1から
所定の時間が経過すると、データ0及びデータ1を内部
データDIとしてライトバッファ4に同時に入力する。
ライトバッファ4は、I/O線9に差動電圧を出力し、
時刻t3aにI/O線9とビット線とが切断され、ライ
ト動作が終了する。Data latch 7 latches multi-bit data 0 at time t0 and multi-bit data 1 at time t1. When a predetermined time has elapsed from time t1, the data latch 7 simultaneously inputs data 0 and data 1 to the write buffer 4 as internal data DI.
The write buffer 4 outputs a differential voltage to the I / O line 9,
At time t3a, the I / O line 9 and the bit line are disconnected, and the write operation ends.
【0027】DDR−SDRAMは、システムクロック
CLKの第4のクロックパルスP4の立上りにより、ア
ドレス1が示す多ビット構成のデータ0を読み出し、ア
ドレス1に基づいて内部で生成されるアドレスが示す多
ビット構成のデータ1を読み出すリード動作を開始す
る。The DDR-SDRAM reads the multi-bit data 0 indicated by the address 1 at the rise of the fourth clock pulse P4 of the system clock CLK, and reads the multi-bit indicated by the address generated internally based on the address 1. A read operation for reading the configuration data 1 is started.
【0028】転送データ及びデータストローブ信号DQ
Sは、外部に出力される。時刻t4にI/O線9とビッ
ト線とが導通し、リードアンプ5がI/O線9の差動電
圧を入力する。転送データは、時刻t5にデータ0が読
み出され、時刻t6にデータ1が読み出される。Transfer data and data strobe signal DQ
S is output to the outside. At time t4, the I / O line 9 and the bit line conduct, and the read amplifier 5 inputs a differential voltage of the I / O line 9. In the transfer data, data 0 is read at time t5, and data 1 is read at time t6.
【0029】ここで、クロック信号周期Tckが6.5
ns、I/O線とビット線とを接続するために必要な時
間が4ns、クロック信号位相差時間Tdが8.125
nsの例について述べる。ライト動作の終了時刻である
時刻t3aは、ライト動作によるメモリセルへの書込み
の開始がデータストローブ信号DQSに同期することに
より、時刻t3bより1.625nsだけ速くなるの
で、使用可能なバランス時間が長くなる。Here, the clock signal period Tck is 6.5.
ns, the time required to connect the I / O line and the bit line is 4 ns, and the clock signal phase difference time Td is 8.125.
An example of ns will be described. At time t3a, which is the end time of the write operation, the start of writing to the memory cell by the write operation is synchronized with the data strobe signal DQS, so that it is 1.625 ns earlier than time t3b, so that the usable balance time is longer. Become.
【0030】図3は、上記DDR−SDRAMのライト
動作の詳細なタイミングチャートである。DDR−SD
RAMは、8−I/O構成が採用され、4バーストレン
グスとして動作する。DDR−SDRAMは、時刻t1
1に各コマンド及びアドレス1を示す外部アドレスを入
力し、アドレス1〜4のメモリセルに対して4バースト
レングスのライト動作を開始し、時刻t12に2サイク
ル分のデータストローブ信号DQS、及び、8ビット構
成のデータ1〜4を入力する。データ1〜4は、4つの
アドレス1〜アドレス4の領域に書き込まれる情報であ
る。FIG. 3 is a detailed timing chart of the write operation of the DDR-SDRAM. DDR-SD
The RAM employs an 8-I / O configuration and operates as a 4-burst length. The DDR-SDRAM operates at time t1
1, a command and an external address indicating address 1 are input, a 4-burst-length write operation is started for the memory cells of addresses 1 to 4, and at time t12, data strobe signals DQS for 2 cycles and 8 Data 1 to 4 having a bit configuration are input. Data 1 to 4 are information written in four address 1 to address 4 areas.
【0031】同期信号SAは、システムクロックCLK
の立上りに同期して発生し、コマンドデコーダ2に供給
される。ラッチ信号SCは、データストローブ信号CL
Kの立上り及び立下りに同期して発生し、データラッチ
7に供給される。タイミング信号SDは、データストロ
ーブ信号CLKの立下りに同期して発生し、ライトタイ
ミング発生部3に供給される。The synchronization signal SA is the system clock CLK.
, And is supplied to the command decoder 2. The latch signal SC is the data strobe signal CL
It occurs in synchronization with the rise and fall of K and is supplied to the data latch 7. The timing signal SD is generated in synchronization with the fall of the data strobe signal CLK, and is supplied to the write timing generator 3.
【0032】コマンドデコーダ2は、同期信号SAに同
期し、コマンド信号をデコードして、ライト動作である
ことを示すデコード信号SBをライトタイミング発生部
3に出力する。データラッチ7は、ラッチ信号SCの第
1の信号パルスP1の立上りで内部データRとしてデー
タ1をラッチし、ラッチ信号SCの第1の信号パルスP
1の立下りで内部データFとしてデータ2をラッチし、
ラッチ信号SCの第2の信号パルスP2の立上りで内部
データRとしてデータ3をラッチし、ラッチ信号SCの
第2の信号パルスP2の立下りで内部データFとしてデ
ータ4をラッチし、内部データR及びFをライトバッフ
ァ4に出力する。ライトタイミング発生部3は、タイミ
ング信号SDに同期し、ライト動作のタイミング信号で
あるライト信号SEをライトバッファ4に供給する。The command decoder 2 decodes the command signal in synchronization with the synchronization signal SA, and outputs a decode signal SB indicating a write operation to the write timing generator 3. The data latch 7 latches the data 1 as the internal data R at the rise of the first signal pulse P1 of the latch signal SC, and outputs the first signal pulse P of the latch signal SC.
At the falling edge of 1, data 2 is latched as internal data F,
Data 3 is latched as internal data R at the rising edge of the second signal pulse P2 of the latch signal SC, and data 4 is latched as internal data F at the falling edge of the second signal pulse P2 of the latch signal SC. And F to the write buffer 4. The write timing generator 3 supplies a write signal SE, which is a timing signal of a write operation, to the write buffer 4 in synchronization with the timing signal SD.
【0033】DDR−SDRAMは、図示されないアド
レスラッチ回路を有する。アドレスラッチ回路は、シス
テムクロックCLKに同期し、第1内部アドレスとして
外部アドレスの内容であるアドレス1をラッチし、次の
サイクルで第2内部アドレスとしてアドレス1をラッチ
し、アドレス1を図示されない内部カウンタに出力す
る。内部カウンタは、アドレス1に基づいて、データ2
〜データ4に対応するアドレス2〜4を生成し、アドレ
ス1〜4をアドレスラッチ回路に出力する。アドレスラ
ッチ回路は、タイミング信号SDに同期し、第3内部ア
ドレスRとしてアドレス1及び3をラッチし、第3内部
アドレスFとしてアドレス2及び4をラッチする。The DDR-SDRAM has an address latch circuit (not shown). The address latch circuit synchronizes with the system clock CLK, latches the address 1 which is the content of the external address as the first internal address, latches the address 1 as the second internal address in the next cycle, and stores the address 1 in an internal circuit (not shown). Output to counter. The internal counter calculates the data 2 based on the address 1.
To generate addresses 2 to 4 corresponding to data 4 and output addresses 1 to 4 to the address latch circuit. The address latch circuit latches addresses 1 and 3 as the third internal address R and latches addresses 2 and 4 as the third internal address F in synchronization with the timing signal SD.
【0034】ライトバッファ4は、ライト信号SEの第
1の信号パルスP1の立上りで、アドレス1のメモリセ
ルにI/O線9のI/O線Rを介してデータ1、及び、
アドレス2のメモリセルにI/O線9のI/O線Fを介
してデータ2を出力する。また、ライト信号SEの第2
の信号パルスP2の立上りで、アドレス3のメモリセル
にI/O線9のI/O線Rを介してデータ3、及び、ア
ドレス4のメモリセルにI/O線9のI/O線Fを介し
てデータ4を出力して、メモリセルプレート6に対して
書込みを行う。At the rising edge of the first signal pulse P1 of the write signal SE, the write buffer 4 applies data 1 and data to the memory cell at address 1 via the I / O line R of the I / O line 9.
Data 2 is output to the memory cell at address 2 via I / O line F of I / O line 9. Also, the second of the write signal SE
At the rise of the signal pulse P2, the data 3 is supplied to the memory cell at address 3 via the I / O line R of the I / O line 9, and the I / O line F of the I / O line 9 is supplied to the memory cell at address 4. To write data 4 in the memory cell plate 6.
【0035】DDR−SDRAMは、リード動作による
メモリセルからの読出しがシステムクロックCLKに同
期して実行され、ライト動作によるメモリセルへの書込
みがデータストローブ信号DQS及びデータストローブ
信号DQSから生成される信号に基づいて実行される。In the DDR-SDRAM, reading from a memory cell by a read operation is executed in synchronization with a system clock CLK, and writing to a memory cell by a write operation is performed by a data strobe signal DQS and a signal generated from the data strobe signal DQS. It is executed based on.
【0036】上記実施形態例によれば、ライト動作によ
るメモリセルへの書込みがデータストローブ信号DQS
に同期して開始するので、システムクロックCLKに同
期して開始する場合に比べて、使用可能なバランス時間
が長くなるので、ライト動作の次のリード動作が確実に
行われる。According to the above embodiment, the write operation to the memory cell by the write operation is performed by the data strobe signal DQS.
, The usable balance time is longer than in the case of starting in synchronization with the system clock CLK, so that the read operation following the write operation is reliably performed.
【0037】図4は、本発明の第2実施形態例のDDR
−SDRAMのライト動作の詳細なタイミングチャート
である。第2実施形態例のDDR−SDRAMは、デー
タストローブ信号DQS及び対応する入力データDQか
ら成る入力系に対応する処理がU側(多ビット構成デー
タの上位ビット分)及びL側(多ビット構成データの下
位ビット分)の2系統から成る点が先の実施形態例と異
なる。DDR−SDRAMは、16−I/O構成を採用
し、4バーストレングスで動作する。FIG. 4 shows a DDR according to the second embodiment of the present invention.
4 is a detailed timing chart of a write operation of the SDRAM. In the DDR-SDRAM of the second embodiment, the processing corresponding to the input system composed of the data strobe signal DQS and the corresponding input data DQ is performed on the U side (for upper bits of the multi-bit configuration data) and the L side (multi-bit configuration data). This is different from the previous embodiment in that it is composed of two systems (for lower bits). The DDR-SDRAM employs a 16-I / O configuration and operates at a 4-burst length.
【0038】図4は、U側データストローブ信号UDQ
SとL側データストローブ信号LDQSとの位相差がク
ロック信号の半周期分である例を示している。DDR−
SDRAMは、アドレス1を示す外部アドレスが入力さ
れ、U側のデータA1〜A4、及び、L側のデータB1
〜B4の入力データが入力される。FIG. 4 shows the U-side data strobe signal UDQ.
An example is shown in which the phase difference between S and the L-side data strobe signal LDQS is a half cycle of the clock signal. DDR-
In the SDRAM, an external address indicating address 1 is input, and data A1 to A4 on the U side and data B1 on the L side are input.
To B4 are input.
【0039】データA1とB1、データA2とB2、デ
ータA3とB3、及び、データA4とB4は、夫々16
ビット構成のデータであり、アドレス1、アドレス2、
アドレス3、及び、アドレス4に夫々書き込まれる。Data A1 and B1, data A2 and B2, data A3 and B3, and data A4 and B4 are 16 bits respectively.
Bit-structured data, address 1, address 2,
It is written to address 3 and address 4 respectively.
【0040】時刻t11にアドレス1〜4のメモリセル
に対して4バーストレングスのライト動作を開始し、時
刻t12aに2サイクル分のU側データストローブ信号
UDQS、及び、U側入力データUDQの内容として4
bit分のデータA1〜A4を入力する。また、時刻t
12bに2サイクル分のL側データストローブ信号LD
QS、及び、L側入力データLDQの内容として4bi
t分のデータB1〜B4を入力する。ライトバッファ
4、リードアンプ5、メモリセルプレート6、及び、デ
ータラッチ7が夫々2つ同時に動作することで、2系統
(U側及びL側)の入力系が並列処理される。At time t11, a 4-burst-length write operation is started for the memory cells at addresses 1 to 4, and at time t12a, the contents of the U-side data strobe signal UDQS and the U-side input data UDQ for two cycles are obtained. 4
Bit data A1 to A4 are input. Time t
L-side data strobe signal LD for two cycles in 12b
4 bi as the contents of the QS and the L side input data LDQ
Data t1 to B4 for t are input. By operating two of the write buffer 4, the read amplifier 5, the memory cell plate 6, and the data latch 7 simultaneously, two input systems (U side and L side) are processed in parallel.
【0041】U側データストローブ信号UDQSの立上
り及び立下りに同期したラッチ信号USCがU側のデー
タラッチ7に供給され、L側データストローブ信号LD
QSの立上り及び立下りに同期したL側ラッチ信号LS
CがL側のデータラッチ7に供給される。A latch signal USC synchronized with the rise and fall of the U-side data strobe signal UDQS is supplied to the U-side data latch 7, and the L-side data strobe signal LD
L side latch signal LS synchronized with the rise and fall of QS
C is supplied to the L-side data latch 7.
【0042】図示されないデータストローブ信号選択回
路は、全てのデータストローブ信号とシステムクロック
とのクロック信号位相差時間Tdを夫々検出し、最長の
クロック信号位相差時間Tdを有するデータストローブ
信号を選択して、このデータストローブ信号の立下りに
同期したタイミング信号SDをライトタイミング発生部
3に供給する。A data strobe signal selection circuit (not shown) detects a clock signal phase difference time Td between all data strobe signals and the system clock, and selects a data strobe signal having the longest clock signal phase difference time Td. Then, a timing signal SD synchronized with the falling edge of the data strobe signal is supplied to the write timing generator 3.
【0043】U側及びL側データラッチ7は、U側内部
データとL側内部データとが並列処理できるようにU側
及びL側内部データRの内容を更にU側及びL側内部デ
ータ2Rとして遅らせてラッチする。これによって、U
側ラッチ信号USCの立上り時刻からL側ラッチ信号L
SCの立上り時刻までの時間は、最大でクロック信号の
1/2周期分の時間があるので、前者の時刻でラッチし
たデータを時間的に遅らせて、後者の時刻でラッチした
データと時間的に近づけている。また、全てのデータラ
ッチ7は、データストローブ信号選択回路が選択したデ
ータストローブ信号の立下りに同期して、全ての内部デ
ータを再ラッチすることにより、DDR−SDRAMの
ライト動作を更に確実にすることもできる。The U-side and L-side data latches 7 further convert the contents of the U-side and L-side internal data R into U-side and L-side internal data 2R so that the U-side internal data and the L-side internal data can be processed in parallel. Latch late. This allows U
From the rising time of the side latch signal USC to the L side latch signal L
Since the time up to the rise time of the SC has a time corresponding to at most a half cycle of the clock signal, the data latched at the former time is delayed in time, and the data latched at the latter time is temporally delayed. Approaching. All data latches 7 re-latch all internal data in synchronization with the falling edge of the data strobe signal selected by the data strobe signal selection circuit, thereby further ensuring the write operation of the DDR-SDRAM. You can also.
【0044】U側データラッチ7は、U側ラッチ信号U
SCの第1の信号パルスP1の立上りでU側内部データ
RとしてデータA1をラッチし、U側ラッチ信号USC
の第1の信号パルスP1の立下りでU側内部データ2R
としてデータA1をラッチし、更に、U側内部データF
としてデータA2をラッチする。また、U側ラッチ信号
USCの第2の信号パルスP2の立上りでU側内部デー
タRとしてデータA3をラッチし、U側ラッチ信号US
Cの第2の信号パルスP2の立下りでU側内部データ2
RとしてデータA3をラッチし、更に、U側内部データ
FとしてデータA4をラッチして、U側内部データ2R
及びFをライトバッファ4に出力する。The U-side data latch 7 outputs a U-side latch signal U
The data A1 is latched as the U-side internal data R at the rise of the first signal pulse P1 of the SC, and the U-side latch signal USC
At the falling edge of the first signal pulse P1 of the U-side internal data 2R
And the data A1 is latched as
To latch the data A2. At the rising edge of the second signal pulse P2 of the U-side latch signal USC, the data A3 is latched as U-side internal data R, and the U-side latch signal USC is latched.
At the falling edge of the second signal pulse P2 of C, the U-side internal data 2
The data A3 is latched as R, and the data A4 is latched as U-side internal data F.
And F to the write buffer 4.
【0045】L側データラッチ7は、L側ラッチ信号L
SCの第1の信号パルスP1の立上りでL側内部データ
RとしてデータB1をラッチし、L側ラッチ信号LSC
の第1の信号パルスP1の立下りでL側内部データ2R
としてデータB1をラッチし、更に、L側内部データF
としてデータB2をラッチする。また、L側ラッチ信号
LSCの第2の信号パルスP2の立上りでL側内部デー
タRとしてデータB3をラッチし、L側ラッチ信号LS
Cの第2の信号パルスP2の立下りでL側内部データ2
RとしてデータB3をラッチし、更に、L側内部データ
FとしてデータB4をラッチして、L側内部データ2R
及びFをライトバッファ4に出力する。The L-side data latch 7 outputs the L-side latch signal L
At the rising edge of the first signal pulse P1 of SC, data B1 is latched as L-side internal data R, and L-side latch signal LSC
L-side internal data 2R at the falling edge of the first signal pulse P1.
, The data B1 is latched, and the L-side internal data F
To latch the data B2. Further, at the rising edge of the second signal pulse P2 of the L-side latch signal LSC, data B3 is latched as L-side internal data R, and the L-side latch signal LS
At the falling edge of the second signal pulse P2 of C, the L-side internal data 2
The data B3 is latched as R, and the data B4 is latched as L internal data F, so that the L internal data 2R
And F to the write buffer 4.
【0046】ライトバッファ4は、ライト信号SEの第
1の信号パルスP1で、U側及びL側のアドレス1のメ
モリセルに、I/O線9のU側及びL側のI/O線Rを
介してデータA1及びB1を出力し、U側及びL側のア
ドレス2のメモリセルに、I/O線9のU側及びL側の
I/O線Fを介してデータA2及びB2を出力して、U
側及びL側のメモリセルプレート6に対して書込みを行
う。The write buffer 4 applies the first signal pulse P1 of the write signal SE to the memory cell at the address 1 on the U side and L side, and the I / O line R on the U side and L side of the I / O line 9 , And outputs data A2 and B2 to the memory cell at address 2 on the U side and L side via the I / O line F on the U side and L side of the I / O line 9. And U
Writing is performed on the memory cell plate 6 on the L side and the L side.
【0047】また、ライト信号SEの第2の信号パルス
P2で、U側及びL側のアドレス3のメモリセルに、I
/O線9のU側及びL側のI/O線Rを介してデータA
3及びB3を出力し、アドレス4のメモリセルに、I/
O線9のU側及びL側のI/O線Fを介してデータA4
及びB4を出力して、U側及びL側のメモリセルプレー
ト6に対して夫々書込みを行う。The second signal pulse P2 of the write signal SE causes the memory cells at address 3 on the U and L sides to receive the I
Data A via the I / O line R on the U side and L side of the / O line 9
3 and B3 are output, and I /
The data A4 via the I / O line F on the U side and the L side of the O line 9
And B4 are output to write data to the U-side and L-side memory cell plates 6, respectively.
【0048】上記実施形態例によれば、データストロー
ブ信号DQS及び対応する入力データDQから成る複数
の入力系が並列処理されるので、データ処理能力が向上
する。且つ、最も位相差が遅いデータストローブ信号に
同期してライト動作が開始することで、使用可能なバラ
ンス時間が長くなるので、ライト動作の次のリード動作
が確実に行われる。According to the above embodiment, a plurality of input systems including the data strobe signal DQS and the corresponding input data DQ are processed in parallel, so that the data processing capability is improved. In addition, since the write operation is started in synchronization with the data strobe signal having the slowest phase difference, the usable balance time is extended, so that the read operation following the write operation is reliably performed.
【0049】上記実施形態例の変形として、複数の入力
系において、全てのデータストローブ信号及び入力デー
タを同時に入力することができる。この場合、データス
トローブ信号選択回路は省略される。As a modification of the above embodiment, all data strobe signals and input data can be simultaneously input to a plurality of input systems. In this case, the data strobe signal selection circuit is omitted.
【0050】上記実施形態例のDDR−SDRAMで
は、ライト動作中にプリチャージ動作のコマンドが要求
されると、一定時間経過後にワード線の電位が下がり、
メモリセルに対する書込みが終了し、ビット線がバラン
スされ、次のアクティブ動作(ライト又はリード)のコ
マンド要求に備える。ここで、ライト動作の終了が速く
使用可能なバランス時間が長いので、プリチャージ動作
のコマンド要求後から次のアクティブ動作のコマンド要
求できるまでの時間TRPが小さくなる。In the DDR-SDRAM of the above embodiment, when a precharge operation command is requested during a write operation, the potential of the word line drops after a certain period of time,
The writing to the memory cell is completed, the bit lines are balanced, and a command request for the next active operation (write or read) is prepared. Here, since the write operation is completed quickly and the usable balance time is long, the time TRP from the command request of the precharge operation to the command request of the next active operation can be reduced.
【0051】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の同期型DRAMは、上記実
施形態例の構成にのみ限定されるものでなく、上記実施
形態例の構成から種々の修正及び変更を施した同期型D
RAMも、本発明の範囲に含まれる。As described above, the present invention has been described based on the preferred embodiment. However, the synchronous DRAM of the present invention is not limited to the configuration of the above-described embodiment, and is not limited to the configuration of the above-described embodiment. Synchronous D with various modifications and changes from
A RAM is also included in the scope of the present invention.
【0052】[0052]
【発明の効果】以上説明したように、本発明の同期型D
RAMでは、ライト動作によるメモリセルへの書込みが
データストローブ信号DQSに同期して開始するため、
システムクロックCLKに同期して開始する場合に比べ
て使用可能なバランス時間が長くなるので、ライト動作
の次のリード動作が確実になる。As described above, the synchronous type D of the present invention is used.
In the RAM, writing to a memory cell by a write operation starts in synchronization with the data strobe signal DQS.
Since the usable balance time is longer than when the operation is started in synchronization with the system clock CLK, the read operation following the write operation is ensured.
【0053】また、最も位相差が遅いデータストローブ
信号のクロック信号位相差時間Tdを小さくすれば、使
用可能なバランス時間が長くなる。If the clock signal phase difference time Td of the data strobe signal having the slowest phase difference is reduced, the usable balance time becomes longer.
【図面の簡単な説明】[Brief description of the drawings]
【図1】本発明の第1実施形態例のDDR−SDRAM
のライト動作時の信号の流れを示すブロック図である。FIG. 1 is a DDR-SDRAM according to a first embodiment of the present invention;
FIG. 3 is a block diagram showing a signal flow at the time of a write operation.
【図2】図1のDDR−SDRAMのライト及びリード
動作のタイミングチャートである。FIG. 2 is a timing chart of write and read operations of the DDR-SDRAM of FIG. 1;
【図3】図1のDDR−SDRAMのライト動作の詳細
なタイミングチャートである。FIG. 3 is a detailed timing chart of a write operation of the DDR-SDRAM of FIG. 1;
【図4】本発明の第2実施形態例のDDR−SDRAM
のライト動作の詳細なタイミングチャートである。FIG. 4 is a DDR-SDRAM according to a second embodiment of the present invention;
5 is a detailed timing chart of the write operation of FIG.
【図5】従来のDDR−SDRAMのライト動作時の信
号の流れを示すブロック図である。FIG. 5 is a block diagram showing a signal flow during a write operation of a conventional DDR-SDRAM.
【図6】図5のDDR−SDRAMのライト及びリード
動作の際のタイミングチャートである。FIG. 6 is a timing chart at the time of write and read operations of the DDR-SDRAM of FIG. 5;
1 入力バッファ 2 コマンドデコーダ 3 ライトタイミング発生部 4 ライトバッファ 5 リードアンプ 6 メモリセルプレート 7 データラッチ 8 システム同期用ラッチ 9 I/O線 SA 同期信号 SB デコード信号 SC ラッチ信号 SD タイミング信号 SE ライト信号 CLK システムクロック DQS,UDQS,LDQS データストローブ信号 DQ,UDQ,LDQ 入力データ DI 内部データ Tck クロック信号の周期 Td クロック信号位相差時間 Reference Signs List 1 input buffer 2 command decoder 3 write timing generator 4 write buffer 5 read amplifier 6 memory cell plate 7 data latch 8 system synchronization latch 9 I / O line SA synchronization signal SB decode signal SC latch signal SD timing signal SE write signal CLK System clock DQS, UDQS, LDQS Data strobe signal DQ, UDQ, LDQ Input data DI Internal data Tck Clock signal period Td Clock signal phase difference time
Claims (5)
クから所定の位相遅れを有するデータストローブ信号と
に基づいて動作する同期型DRAMであって、 前記システムクロックに同期してリード動作を実行し、
データストローブ信号に基づいて入力される入力データ
をメモリセルに書き込むライト動作を、前記データスト
ローブ信号に基づいて実行することを特徴とする同期型
DRAM。1. A synchronous DRAM that operates based on a system clock and a data strobe signal having a predetermined phase delay from the system clock, wherein the synchronous DRAM performs a read operation in synchronization with the system clock.
2. A synchronous DRAM according to claim 1, wherein a write operation for writing input data input to a memory cell based on a data strobe signal is executed based on said data strobe signal.
ロックの周期の75%から125%までの間である、請
求項1に記載の同期型DRAM。2. The synchronous DRAM according to claim 1, wherein said predetermined phase delay is between 75% and 125% of a cycle of said system clock.
データストローブ信号に同期し対応する入力データとが
入力され、該入力データの夫々を対応するI/O線を介
してメモリセルに書き込む、請求項1又は2に記載の同
期型DRAM。3. A plurality of data strobe signals and input data corresponding to the data strobe signal in synchronization with the data strobe signal are input, and each of the input data is written to a memory cell via a corresponding I / O line. Item 3. The synchronous DRAM according to item 1 or 2.
に同期する、請求項3に記載の同期型DRAM。4. The synchronous DRAM according to claim 3, wherein said plurality of data strobe signals are synchronized with each other.
に位相差を有し、最も位相が遅れるデータストローブ信
号に同期して前記ライト動作が開始する、請求項3に記
載の同期型DRAM。5. The synchronous DRAM according to claim 3, wherein said plurality of data strobe signals have a phase difference with each other, and said write operation is started in synchronization with a data strobe signal having the most delayed phase.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000381178A JP3415586B2 (en) | 1999-12-16 | 2000-12-15 | Synchronous DRAM |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35679799 | 1999-12-16 | ||
JP11-356797 | 1999-12-16 | ||
JP2000381178A JP3415586B2 (en) | 1999-12-16 | 2000-12-15 | Synchronous DRAM |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001236782A true JP2001236782A (en) | 2001-08-31 |
JP3415586B2 JP3415586B2 (en) | 2003-06-09 |
Family
ID=26580503
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000381178A Expired - Fee Related JP3415586B2 (en) | 1999-12-16 | 2000-12-15 | Synchronous DRAM |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3415586B2 (en) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6760251B2 (en) | 2002-07-11 | 2004-07-06 | Renesas Technology Corp. | Memory device reading data according to difference in electrical resistance between selected memory cell and reference cell |
US6771552B2 (en) | 2002-02-21 | 2004-08-03 | Elpida Memory, Inc. | Semiconductor memory device and control method |
US6862248B2 (en) | 2003-06-28 | 2005-03-01 | Hynix Semiconductor Inc. | Method for masking ringing in DDR SDRAM |
US7054221B2 (en) | 2003-06-30 | 2006-05-30 | Hynix Semiconductor Inc. | Data pass control device for masking write ringing in DDR SDRAM and method thereof |
US7317629B2 (en) | 2004-10-29 | 2008-01-08 | Hynix Semiconductor, Inc. | Semiconductor memory device with simplified data control signals |
JP2008181662A (en) * | 2008-04-17 | 2008-08-07 | Elpida Memory Inc | Semiconductor memory device and its control method |
-
2000
- 2000-12-15 JP JP2000381178A patent/JP3415586B2/en not_active Expired - Fee Related
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6771552B2 (en) | 2002-02-21 | 2004-08-03 | Elpida Memory, Inc. | Semiconductor memory device and control method |
US6760251B2 (en) | 2002-07-11 | 2004-07-06 | Renesas Technology Corp. | Memory device reading data according to difference in electrical resistance between selected memory cell and reference cell |
US6862248B2 (en) | 2003-06-28 | 2005-03-01 | Hynix Semiconductor Inc. | Method for masking ringing in DDR SDRAM |
US7054221B2 (en) | 2003-06-30 | 2006-05-30 | Hynix Semiconductor Inc. | Data pass control device for masking write ringing in DDR SDRAM and method thereof |
US7317629B2 (en) | 2004-10-29 | 2008-01-08 | Hynix Semiconductor, Inc. | Semiconductor memory device with simplified data control signals |
JP2008181662A (en) * | 2008-04-17 | 2008-08-07 | Elpida Memory Inc | Semiconductor memory device and its control method |
Also Published As
Publication number | Publication date |
---|---|
JP3415586B2 (en) | 2003-06-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100407361B1 (en) | Synchronous double data rate dram | |
US6789209B1 (en) | Semiconductor integrated circuit device | |
TW526607B (en) | Semiconductor device | |
US6542417B2 (en) | Semiconductor memory and method for controlling the same | |
JP3695902B2 (en) | Semiconductor memory device | |
JP4345204B2 (en) | Semiconductor memory device | |
US7113446B2 (en) | Latch circuit and synchronous memory including the same | |
US6205046B1 (en) | Synchronous dynamic random-access memory | |
KR100252043B1 (en) | Column selection control method of memory device | |
JP2004110906A (en) | Semiconductor memory | |
JP3177094B2 (en) | Semiconductor storage device | |
JP2000339966A (en) | Data input circuit and method of semiconducor memory device | |
JP2003297083A (en) | Semiconductor memory device | |
JP4392681B2 (en) | Semiconductor memory device | |
WO2005004164A1 (en) | Semiconductor storage device | |
US6192003B1 (en) | Semiconductor memory device using a relatively low-speed clock frequency and capable of latching a row address and a column address with one clock signal and performing a page operation | |
TW550596B (en) | Synchronous semiconductor memory device for controlling cell operations by using frequency information of a clock signal | |
JP2003059267A (en) | Semiconductor memory device | |
JP4307894B2 (en) | Method and apparatus for controlling column decoder enable timing of synchronous semiconductor memory device | |
JP3415586B2 (en) | Synchronous DRAM | |
US6636455B2 (en) | Semiconductor memory device that operates in synchronization with a clock signal | |
JP2000268565A (en) | Synchronous type semiconductor storage device | |
JP2001035153A (en) | Semiconductor memory | |
GB2355562A (en) | Memory having data switching circuits | |
JP2009151903A (en) | Semiconductor memory device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |