JP2001236045A - Display device and electronic equipment - Google Patents
Display device and electronic equipmentInfo
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- JP2001236045A JP2001236045A JP2000401271A JP2000401271A JP2001236045A JP 2001236045 A JP2001236045 A JP 2001236045A JP 2000401271 A JP2000401271 A JP 2000401271A JP 2000401271 A JP2000401271 A JP 2000401271A JP 2001236045 A JP2001236045 A JP 2001236045A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、表示装置および電
子機器に関し、特に、走査線のうちのh本(hは2以上
の整数)の走査線を同時に選択して表示を行う、いわゆ
るマルチライン駆動法を用いた表示装置および電子機器
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display device and an electronic apparatus, and more particularly, to a so-called multi-line which simultaneously selects and displays h (h is an integer of 2 or more) scanning lines out of scanning lines. The present invention relates to a display device and an electronic device using a driving method.
【0002】[0002]
【背景技術】単純マトリクス型の液晶表示装置は、アク
ティブマトリクス型液晶表示装置に比べ、基板に高価な
スイッチング素子を用いる必要がなく安価であることか
ら、携帯型パーソナルコピュータのモニタ等に広く用い
られている。2. Description of the Related Art A simple matrix type liquid crystal display device is widely used for a monitor of a portable personal computer because it does not require an expensive switching element on a substrate and is inexpensive as compared with an active matrix type liquid crystal display device. ing.
【0003】そのような単純マトリクス型液晶表示装置
の駆動電圧を低くしつつ、さらにその表示品質を向上さ
せることを目的として、いわゆるマルチライン駆動法が
提案されている。A so-called multi-line driving method has been proposed for the purpose of lowering the driving voltage of such a simple matrix type liquid crystal display device and further improving its display quality.
【0004】[0004]
【発明が解決しようとする課題】マルチライン駆動法に
関する文献としては、例えば、以下のようなものがあ
る。Documents relating to the multi-line driving method include the following, for example.
【0005】「A GENERALIZED ADD
RESSING TECHNIQUE FOR RMS
RESPONDING MATRIX LCDS,1
988 INTERNATIONAL DISPLAY
RESEARCH CONFERENCE P80〜
P85」 「日本国特許公開公報、平成5年第46127号公
報」 「日本国特許公開公報、平成5年第100642号公
報」 「日本国特許公開公報、平成6年第4049号公報」 本発明者は、マルチライン駆動法を採用した液晶表示装
置のデータ線駆動回路,走査線駆動回路ならびにこれら
に関連する回路について種々の検討を行い、その結果、
従来回路の問題点が明らかとなった。[0005] "A GENERALIZED ADD"
RESSING TECHNIQUE FOR RMS
RESPONDING MATRIX LCDS, 1
988 INTERNAL DISPLAY
RESEARCH CONFERENCE P80 ~
P85 "" Japanese Patent Publication, 1993-46127 "" Japanese Patent Publication, 1993-10642 "" Japan Patent Publication, 6-4049 " Conducted various studies on the data line drive circuit, scan line drive circuit, and related circuits of a liquid crystal display device employing a multi-line drive method, and as a result,
The problem of the conventional circuit became clear.
【0006】本発明は、上述の本発明者による検討結果
に基づいてなされたものである。[0006] The present invention has been made based on the results of the above-mentioned study by the present inventors.
【0007】本発明の目的の一つは、画像表示に寄与し
ない期間におけるクロストーク現象の発生を防止し、マ
ルチライン駆動法を採用した表示装置の表示品質の低下
を防止することである。An object of the present invention is to prevent the occurrence of a crosstalk phenomenon during a period that does not contribute to image display, and to prevent the display quality of a display device employing a multi-line driving method from deteriorating.
【0008】[0008]
【課題を解決するための手段】マルチライン駆動法を採
用した本発明の表示装置では、好ましくは、データ線駆
動回路の構成要素の一つであるフレームメモリが少なく
とも第1のRAMと第2のRAMとから構成され、ある
フレーム期間では第1のRAMをデータ読出し用として
第2のRAMをデータ書き込み用として用い、次のフレ
ームでは、読出しと書き込みを逆にして用い、1フレー
ム毎に読出し用メモリと書き込み用メモリを交互に切り
替えて使用する。In the display device of the present invention employing the multi-line driving method, preferably, the frame memory, which is one of the components of the data line driving circuit, includes at least the first RAM and the second RAM. In a certain frame period, the first RAM is used for reading data and the second RAM is used for writing data. In the next frame, reading and writing are reversed, and reading is performed every frame. The memory and the write memory are alternately used.
【0009】これにより、データ線に供給する電圧を決
定する際に、異なるフレーム期間に属する画像データど
うしが混在することがなくなり、正確な表示が実現され
る。Thus, when determining the voltage to be supplied to the data line, image data belonging to different frame periods are not mixed, and accurate display is realized.
【0010】また、フレームメモリを一つしか用いない
実施態様では、好ましくは、同時に駆動される走査線数
に対応した数の画像データを、同時にフレームメモリに
書き込むようにする。In an embodiment using only one frame memory, preferably, a number of image data corresponding to the number of simultaneously driven scanning lines are simultaneously written into the frame memory.
【0011】これにより、データ線に供給する電圧を決
定するために必要な複数個の画像データの一部に、異な
るフレーム期間に属する画像データが混入することがな
くなり、この結果、表示画像の一部に不要なすじ状の模
様が形成されることが防止され、画像品質の低下を防止
できる。[0011] This prevents image data belonging to different frame periods from being mixed into a part of a plurality of image data necessary for determining a voltage to be supplied to the data line. An unnecessary streak-like pattern is prevented from being formed in the portion, and a decrease in image quality can be prevented.
【0012】以上の構成により、歪みの少ない自然な表
示を行うことが可能な、マルチライン駆動法を採用した
表示装置が実現される。With the above configuration, a display device employing a multi-line driving method capable of performing natural display with less distortion is realized.
【0013】また、マルチライン駆動法を採用した本発
明の表示装置では、好ましくは、データ線に供給する電
圧を決定するための処理を行うデコーダを、ROMで構
成する。In the display device of the present invention employing the multi-line driving method, preferably, a decoder for performing a process for determining a voltage to be supplied to the data line is constituted by a ROM.
【0014】これにより、デコーダの構成を簡素化で
き、IC化した場合には、チップ面積の大幅な削減が可
能となる。As a result, the configuration of the decoder can be simplified, and when an IC is used, the chip area can be significantly reduced.
【0015】また、マルチライン駆動法を採用した本発
明の表示装置では、好ましくは、画像表示に寄与しない
期間において、データ線に供給する電圧を固定化する回
路を設ける。「画像表示に寄与しない期間」とは、帰線
期間や、タッチパネルにおけるタッチ位置検出期間など
である。In the display device of the present invention employing the multi-line driving method, preferably, a circuit for fixing the voltage supplied to the data line during a period not contributing to image display is provided. The “period not contributing to image display” is a retrace period, a touch position detection period on the touch panel, or the like.
【0016】これにより、画像表示に寄与しない期間に
おけるクロストーク現象の発生が防止され、マルチライ
ン駆動法を採用した表示装置の表示品質の低下を防止す
ることができる。As a result, it is possible to prevent the occurrence of a crosstalk phenomenon in a period not contributing to image display, and to prevent a decrease in display quality of a display device employing a multi-line driving method.
【0017】また、マルチライン駆動法を採用した本発
明の表示装置では、好ましくは、走査線駆動回路におい
て、走査線を選択するために必要なデータと、走査線に
供給する電圧を決定するために必要なデータとを分離し
て処理する。In the display device of the present invention employing the multi-line driving method, preferably, in the scanning line driving circuit, data necessary for selecting a scanning line and a voltage supplied to the scanning line are determined. And separates the data required for processing.
【0018】これにより、シフトレジスタの段数を大幅
に削減できる。すなわち、同時に駆動される走査線の数
を「h」とし、走査線の総数を「n」とした場合、必要
なシフトレジスタの段数は「n/h」ですむ。これによ
り、マルチライン駆動法を採用した表示装置の、走査線
駆動回路の構成の簡素化が達成される。As a result, the number of stages of the shift register can be greatly reduced. That is, when the number of scanning lines driven at the same time is “h” and the total number of scanning lines is “n”, the required number of shift register stages is “n / h”. Thereby, the simplification of the configuration of the scanning line driving circuit of the display device employing the multi-line driving method is achieved.
【0019】また、マルチライン駆動法を採用した本発
明の表示装置は、1フレーム期間内に走査電圧パターン
(選択電圧パターンともいう)を周期的に変化させる場
合、走査線駆動回路とデータ線駆動回路とが相互に走査
電圧パターンに関する情報の授受を行う。Further, in the display device of the present invention employing the multi-line driving method, when a scanning voltage pattern (also referred to as a selection voltage pattern) is periodically changed within one frame period, a scanning line driving circuit and a data line driving circuit are used. The circuit mutually exchanges information regarding the scanning voltage pattern.
【0020】これにより、走査電圧パターンに関する情
報を、走査線駆動回路あるいはデータ線駆動回路のいず
れかに入力するだけでよく、表示装置の制御が容易であ
る。Thus, it is only necessary to input information on the scanning voltage pattern to either the scanning line driving circuit or the data line driving circuit, and the display device can be easily controlled.
【0021】[0021]
【発明の実施の形態】本発明は、マルチライン駆動法
(以下、MLS駆動法という)の特徴に着目して回路構
成を工夫したものである。本発明の理解のためには、M
LS駆動法の内容を知ることが重要であるため、まず、
MLS駆動法の概要を説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS In the present invention, a circuit configuration is devised by focusing on the features of a multi-line driving method (hereinafter, referred to as an MLS driving method). For an understanding of the invention, M
Since it is important to know the contents of the LS driving method,
An outline of the MLS driving method will be described.
【0022】A.MLS駆動法の利点 MLS駆動法は、STN(Super Twisted
Nematic)液晶パネルなどの、単純マトリクス
方式の液晶パネルにおいて、複数の走査線を同時に選択
する技術である。A. Advantages of MLS drive method The MLS drive method is based on STN (Super Twisted).
This is a technique for simultaneously selecting a plurality of scanning lines in a simple matrix type liquid crystal panel such as a liquid crystal panel.
【0023】これにより、走査線の駆動電圧を低くする
ことができる。Thus, the driving voltage of the scanning line can be reduced.
【0024】また、図54の上側に示すように、従来の
線順次駆動法では、選択パルスの間隔が広く、液晶の透
過率が時間経過とともに下がるために、画像表示のコン
トラストや液晶がオンした時の輝度が低下してしまう。
これに対し、図54の下側に示すように、MLS駆動法
によれば選択パルスの間隔を狭くできるため、コントラ
ストならびに輝度を向上できる。Further, as shown in the upper part of FIG. 54, in the conventional line-sequential driving method, the interval between the selection pulses is wide, and the transmittance of the liquid crystal decreases with the passage of time. The brightness at the time decreases.
On the other hand, as shown in the lower part of FIG. 54, according to the MLS driving method, the interval between the selection pulses can be narrowed, so that the contrast and the luminance can be improved.
【0025】B.MLS駆動法の原理 図55に示すように、2本の走査線X1,X2を同時に
駆動し、それらの走査線とデータ線Y1とが交差する位
置の画素をオン/オフさせる場合を考える。B. Principle of MLS drive method As shown in FIG. 55, a case is considered where two scanning lines X1 and X2 are simultaneously driven to turn on / off a pixel at a position where the scanning line and the data line Y1 intersect.
【0026】オン画素を「−1」とし、オフ画素を「+
1」と記すことにする。このオン/オフを示すデータは
フレームメモリ内に格納されている。また、選択パルス
は「+1」,「−1」の2値で表す。また、データ線Y
1の駆動電圧は、「−V2」,「+V2」,「V1」の
3値である。The ON pixel is set to "-1", and the OFF pixel is set to "+".
1 ". The data indicating this ON / OFF is stored in the frame memory. The selection pulse is represented by two values of "+1" and "-1". The data line Y
The drive voltage of 1 has three values of “−V2”, “+ V2”, and “V1”.
【0027】データ線Y1に、「−V2」,「+V
2」,「V1」のいずれの電圧を与えるかは、表示デー
タベクトルdと、選択行列βとの積により決定される。"-V2", "+ V
2 or V1 is determined by the product of the display data vector d and the selection matrix β.
【0028】図55の(a)の場合は、d・β=−2で
あり、図55の(b)の場合は、d・β=+2であり、
図55の(c)の場合は、d・β=+2であり、図55
の(d)の場合は、d・β=0となる。In the case of FIG. 55A, d · β = −2, and in the case of FIG. 55B, d · β = + 2,
In the case of FIG. 55 (c), d · β = + 2, and FIG.
In the case of (d), d · β = 0.
【0029】そして、表示データベクトルdと、選択行
列βとの積が「−2」のときにデータ線駆動電圧として
「−V2」が選択され、「+2」のときに「+V2」が
選択され、「0」のときに「V1」が選択される。When the product of the display data vector d and the selection matrix β is "-2", "-V2" is selected as the data line driving voltage, and when "+2", "+ V2" is selected. , “0”, “V1” is selected.
【0030】表示データベクトルdと選択行列βとの積
の演算を電子回路で行う場合には、表示データベクトル
dと選択行列βの、対応するデータの不一致数を判定す
る回路を設ければよい。When the calculation of the product of the display data vector d and the selection matrix β is performed by an electronic circuit, a circuit for determining the number of mismatches between the corresponding data of the display data vector d and the selection matrix β may be provided. .
【0031】つまり、不一致数が「2」の場合には、デ
ータ線駆動電圧として「−V2」を選択する。不一致数
が「0」の場合には、データ線駆動電圧として「+V
2」を選択する。また、不一致数が「1」の場合には、
データ線駆動電圧として「V1」を選択する。2ライン
を同時に選択するMLS駆動では、上述のようにしてデ
ータ線駆動電圧を決定し、1フレーム期間内で2回の選
択を行うことによって、画素のオン/オフを表示する。
このため、駆動電圧を低くすることができ、また、1回
目の選択期間の終了から2回目の選択期間の開始までに
ある間隔をあけることにより、コントラストと輝度が向
上する。That is, when the number of mismatches is "2", "-V2" is selected as the data line drive voltage. When the number of mismatches is “0”, the data line driving voltage is “+ V
Select "2". When the number of mismatches is “1”,
“V1” is selected as the data line drive voltage. In the MLS drive for simultaneously selecting two lines, the data line drive voltage is determined as described above, and the selection of the pixel is performed twice within one frame period, thereby displaying the on / off state of the pixel.
For this reason, the driving voltage can be lowered, and the contrast and brightness are improved by providing a certain interval from the end of the first selection period to the start of the second selection period.
【0032】このように、MLS駆動を実現するために
は、1選択期間毎に、表示画像のデータ(すなわち表示
パターン)と選択パルスのパターン、すなわち、走査電
圧パターン(選択電圧パターンという場合もある)との
不一致判定が必要となる。As described above, in order to realize the MLS driving, the data of the display image (that is, the display pattern) and the pattern of the selection pulse, that is, the scanning voltage pattern (the selection voltage pattern) may be provided for each selection period. ) Must be determined.
【0033】表示画像のデータはフレームメモリに蓄積
されているため、フレームメモリへの効果的なアクセス
が重要である。また、液晶パネルの大型化を可能にする
ためには、不一致判定回路の簡素化が重要である。ま
た、MLS駆動の特徴に着目して、表示品質の低下を防
止することが重要である。また、表示画像のデータと選
択パルスのパターンとの整合性を常に保ちつつ、走査線
駆動回路の構成を簡素化することが重要である。Since display image data is stored in the frame memory, it is important to access the frame memory effectively. Further, in order to make the liquid crystal panel larger, it is important to simplify the mismatch determination circuit. In addition, it is important to pay attention to the characteristics of the MLS drive to prevent the display quality from deteriorating. Further, it is important to simplify the configuration of the scanning line driving circuit while always maintaining the consistency between the data of the display image and the pattern of the selection pulse.
【0034】C.MLS駆動の具体例 以下、図53,図56,図57,図58を用いて、4ラ
インの走査線を同時に選択して単純マトリクス型液晶表
示装置を駆動する場合の動作を具体的に説明する。C. Specific Example of MLS Driving Hereinafter, the operation in the case where the four scanning lines are simultaneously selected to drive the simple matrix type liquid crystal display device will be specifically described with reference to FIGS. 53, 56, 57, and 58. .
【0035】図53において、走査線(X1〜Xn)とデ
ータ線(Y1〜Ym)は、2枚の透明なガラス基板上に透
明電極によって形成されており、2枚の基板間に液晶が
挟まれている。In FIG. 53, scanning lines (X1 to Xn) and data lines (Y1 to Ym) are formed by transparent electrodes on two transparent glass substrates, and a liquid crystal is sandwiched between the two substrates. Have been.
【0036】データ線はデータ線駆動回路(Yドライ
バ)2100に、走査線は走査線駆動回路(Xドライ
バ)2200に接続されている。なお、図面中では、記
載の簡略化のために、データ線駆動回路を「Yドライ
バ」と記載し、走査線駆動回路を「Xドライバ」と記載
している。The data lines are connected to a data line driving circuit (Y driver) 2100, and the scanning lines are connected to a scanning line driving circuit (X driver) 2200. In the drawings, for simplification of description, the data line driving circuit is described as “Y driver” and the scanning line driving circuit is described as “X driver”.
【0037】各走査線および各データ線の交差部には画
素が形成され、各走査線および各データ線に供給される
走査信号およびデータ信号によりその表示要素が駆動さ
れる。Pixels are formed at the intersections of the respective scanning lines and the respective data lines, and the display elements are driven by the scanning signals and the data signals supplied to the respective scanning lines and the respective data lines.
【0038】走査線駆動回路は、コントローラ(図53
には示されていない)によって制御される。そして、あ
らかじめ選ばれた直交関数系により定義される走査電圧
パターンに従って、3つ(+V1、0、−V1)の電圧レ
ベルが適宜選択され、4本の走査線にそれぞれ印加され
るようになっている。例えば、図56の(a)に示され
る4本の走査線X1〜X4が同時に選択される。The scanning line driving circuit includes a controller (FIG. 53).
Not shown). Then, three (+ V1, 0, -V1) voltage levels are appropriately selected according to the scanning voltage pattern defined by the orthogonal function system selected in advance, and applied to the four scanning lines. I have. For example, four scanning lines X1 to X4 shown in FIG. 56A are simultaneously selected.
【0039】また、このときの走査パターンと、選択ラ
イン上の画素に表示するデータから決まる表示パターン
とを比較し、その不一致の数によって決定された電圧レ
ベル(−V3、−V2、0、+V2、+V3の5つの電圧レ
ベルのうちいずれか)が、データ線駆動回路から各デー
タ線に印加される。以下にデータ線に印加される電圧レ
ベルを決定する手順の説明を行う。Further, the scanning pattern at this time is compared with a display pattern determined from data displayed on the pixels on the selected line, and the voltage levels (-V3, -V2, 0, + V2) determined by the number of mismatches are compared. , + V3) is applied to each data line from the data line driving circuit. Hereinafter, a procedure for determining the voltage level applied to the data line will be described.
【0040】走査電圧パターンは、選択電圧が+V1の
場合(+)、選択電圧が−V1の場合(−)、表示パタ
ーンは、オン表示のデータの場合(+)、オフ表示のデ
ータの場合(−)とする。非選択期間は不一致数の考慮
はしない。The scanning voltage pattern is when the selection voltage is + V1 (+), when the selection voltage is -V1 (-), and when the display pattern is ON display data (+) and OFF display data (+). −). In the non-selection period, the number of mismatches is not considered.
【0041】図56では、1画面を表示するのに必要な
期間を1フレーム期間(F)とし、すべての走査線を1
回選択するのに必要な期間を1フィールド期間(f)と
し、走査線を1回選択するのに必要な期間を1選択期間
(H)とする。In FIG. 56, the period required to display one screen is one frame period (F), and all the scanning lines are set to one frame period (F).
The period required for selecting one scan line is defined as one field period (f), and the period required for selecting one scan line is defined as one selection period (H).
【0042】ここで、図56の「H1st」は最初の選択
期間であり、「H2nd」は2番目の選択期間である。Here, “H 1st ” in FIG. 56 is the first selection period, and “H 2nd ” is the second selection period.
【0043】また、f1stは最初のフィールド期間であ
り、f2ndは2番目のフィールド期間である。また、F
1stは最初のフレーム期間であり、F2ndは2番目のフレ
ーム期間である。Also, f 1st is the first field period, and f 2nd is the second field period. Also, F
1st is the first frame period, and F 2nd is the second frame period.
【0044】図56の場合、最初のフィールド期間f
1st中の最初の選択期間(H1st)において選択される4
ライン(X1〜X4)の走査パターンはあらかじめ、図5
6の(a)に示すように設定されているから、表示画面
の状態によらず、常に(++−+)である。In the case of FIG. 56, the first field period f
The first selection period in 1st (H 1st) 4 chosen in
The scanning pattern of the lines (X1 to X4) is set in advance in FIG.
6 (a), it is always (++-+) regardless of the state of the display screen.
【0045】ここで、全面オン表示を行う場合を考える
と、(画素(X1、Y1)、画素(X2、Y1)、画素(X
3、Y1)及び画素(X4、Y1))に対応する1列目の表
示パターンは、(++++)である。両パターンを順番
に比較すると、1番目、2番目及び4番目は極性が一致
し、3番目は極性が相違する。つまり、不一致数は
「1」である。不一致数が「1」の場合、5レベル(+
V3、+V2、0、−V2、−V3)ある電圧レベルのうち
−V2を選択する。こうすると、+V1を選択している走
査線X1、X2及びX4の場合には、−V2の選択により液
晶素子に印加される電圧は高くなる一方、−V1を選択
している走査線X3の場合には、−V2の選択により液晶
素子に印加される電圧は低くなる。Here, considering the case of performing full-screen display, (pixel (X1, Y1), pixel (X2, Y1), pixel (X
The display pattern in the first column corresponding to (3, Y1) and the pixel (X4, Y1)) is (++++). When the two patterns are compared in order, the first, second, and fourth polarities match, and the third pattern differs. That is, the number of mismatches is “1”. If the number of mismatches is “1”, 5 levels (+
(V3, + V2, 0, -V2, -V3) -V2 is selected from a certain voltage level. Thus, in the case of the scanning lines X1, X2 and X4 for which + V1 is selected, the voltage applied to the liquid crystal element is increased by the selection of -V2, while the case of the scanning line X3 for which -V1 is selected. In this case, the voltage applied to the liquid crystal element is reduced by selecting -V2.
【0046】このようにしてデータ線に印加される電圧
は、直交変換時の「ベクトルの重み」に相当し、4回の
走査パターンに対してすべての重みを加えると真の表示
パターンを再生することができるように電圧レベルが設
定される。The voltage applied to the data lines in this manner corresponds to the "vector weight" at the time of the orthogonal transformation, and a true display pattern is reproduced when all the weights are added to the four scanning patterns. Voltage levels are set so that
【0047】同様に、不一致数が「0」の場合は−V
3、不一致数が「2」の場合は0レベル、不一致数が
「3」の場合は+V2、不一致数が「4」の場合は+V3
を選択する。V2とV3はその電圧比が(V2:V3=1:
2)となるように設定する。Similarly, when the number of mismatches is "0", -V
3, 0 level when the number of mismatches is "2", + V2 when the number of mismatches is "3", and + V3 when the number of mismatches is "4"
Select V2 and V3 have a voltage ratio (V2: V3 = 1: 1).
2).
【0048】同様の手順で、X1〜X4の4ラインの走査
線について、Y2からYmまでのデータ線の列の不一致数
を決定し、得られた選択電圧のデータをデータ線駆動回
路に転送し、最初の選択期間に上記手順によって決めら
れた電圧を印加する。In the same manner, for the four scanning lines X1 to X4, the number of data line mismatches from Y2 to Ym is determined, and the obtained data of the selected voltage is transferred to the data line driving circuit. During the first selection period, the voltage determined by the above procedure is applied.
【0049】同様に、全ての走査線(X1〜Xn)につい
て、以上の手順を繰り返すと、最初のフィールド期間
(f1st)における動作が終了する。Similarly, when the above procedure is repeated for all the scanning lines (X1 to Xn), the operation in the first field period (f 1st ) is completed.
【0050】同様に2番目以降のフィールド期間につい
ても、全ての走査線について上記の手順を繰り返すと1
つのフレーム(F1st)が終わり、これにより、1つの
画面の表示が行われる。Similarly, for the second and subsequent field periods, when the above procedure is repeated for all the scanning lines, 1
One frame (F 1st ) is completed, and one screen is displayed.
【0051】上記の手順に従い、全面オンの場合のデー
タ線(Y1)に印可する電圧波形を求めると、図56の
(b)のようになり、画素(X1、Y1)に印加される電
圧波形は、図56の(c)のようになる。When the voltage waveform applied to the data line (Y1) when the entire surface is turned on is obtained in accordance with the above procedure, it becomes as shown in FIG. 56 (b), and the voltage waveform applied to the pixel (X1, Y1) is obtained. Is as shown in FIG. 56 (c).
【0052】ここで、上記手順を行う際、1つのフィー
ルド期間におけるすべての不一致数を決定するために
は、画面に表示するすべてのデータ(1フレーム期間分
の全データ)が必要になる。Here, when the above procedure is performed, all data to be displayed on the screen (all data for one frame period) is required to determine all the numbers of mismatches in one field period.
【0053】図56のような4ライン同時選択の駆動を
行う場合には、1フィールド期間毎に1フレーム期間分
の全データが必要になる。つまり、1フレーム期間中
に、計4回、画像データを全部フレームメモリから読み
出すことが必要になる。In the case of driving for simultaneous selection of four lines as shown in FIG. 56, all data for one frame period is required for each field period. That is, it is necessary to read all the image data from the frame memory a total of four times during one frame period.
【0054】8ライン同時選択の場合には、1フィール
ド期間毎に1フレーム期間分の全データが必要になり、
1フレーム期間中に、計8回、全画像データをフレーム
メモリから読み出すことが必要になる。16ライン同時
選択の場合には、1フレーム期間中に、計16回、全画
像データをフレームメモリから読み出すことが必要にな
る。32ライン同時選択の場合には、1フレーム期間中
に、計32回、全画像データをフレームメモリから読み
出すことが必要になる。In the case of simultaneous selection of eight lines, all data for one frame period is required for every one field period.
During one frame period, it is necessary to read all image data from the frame memory eight times in total. In the case of simultaneous selection of 16 lines, it is necessary to read all image data from the frame memory a total of 16 times during one frame period. In the case of simultaneous selection of 32 lines, it is necessary to read all image data from the frame memory a total of 32 times during one frame period.
【0055】直交性を保つ必要から、3ライン同時選択
の場合には、1フィールド期間毎に1フレーム期間分の
全データ(計4回)必要になり、5〜7ライン同時選択
の場合には、1フィールド期間毎に1フレーム期間分の
全データ(計8回)が必要になり、9〜15ライン同時
選択の場合には、1フィールド期間毎に1フレーム期間
分の全データ(計16回)が必要になり、17〜31ラ
イン同時選択の場合には、1フィールド期間毎に1フレ
ーム期間分の全データ(計32回)が必要になることに
なる。In order to maintain orthogonality, in the case of simultaneous selection of three lines, all data for one frame period (a total of four times) is required for each field period. In the case of simultaneous selection of 5 to 7 lines, All data for one frame period (a total of eight times) is required for each field period, and in the case of simultaneous selection of 9 to 15 lines, all data for one frame period (a total of 16 times) for each field period ) Is required, and in the case of simultaneous selection of 17 to 31 lines, all data for one frame period (32 times in total) is required for each field period.
【0056】以上が、MLS駆動法の具体例の説明であ
る。The above is a description of a specific example of the MLS driving method.
【0057】D.本発明の好ましい態様の特徴 次に、本発明の好ましい態様の特徴を、図1を用いて概
説する。D. Features of Preferred Embodiments of the Present Invention Next, features of preferred embodiments of the present invention will be outlined with reference to FIG.
【0058】本発明の好ましい態様の一つ(実施の形態
1,実施の形態2)は、図1の(1)で示されるよう
に、フレームメモリへのデータ入力の制御に関する。複
数のフレームメモリ252を設けて、1フレーム毎に入
出力を切り替える構成としたり、一つのフレームメモリ
を用いる場合には、複数のデータを同時に書き込むよう
にする。One preferred embodiment of the present invention (Embodiments 1 and 2) relates to control of data input to a frame memory as shown in FIG. A plurality of frame memories 252 are provided to switch input / output for each frame, or when one frame memory is used, a plurality of data are written simultaneously.
【0059】また、本発明の好ましい態様の一つ(実施
の形態3)では、図1の(2)で示されるように、デコ
ーダ258内の不一致判定回路を、ROM262で構成
する。In one preferred embodiment of the present invention (Embodiment 3), as shown in FIG. 1 (2), the mismatch determination circuit in the decoder 258 is constituted by a ROM 262.
【0060】また、本発明の好ましい態様の一つ(実施
の形態4)では、図1の(3)で示されるように、帰線
期間検出回路272により帰線期間が検出されると、液
晶パネル2250のデータ線に加える電圧を固定化す
る。In one preferred embodiment (Embodiment 4) of the present invention, as shown in FIG. 1C, when the retrace period is detected by the retrace period detecting circuit 272, The voltage applied to the data lines of panel 2250 is fixed.
【0061】また、本発明の好ましい態様の一つ(実施
の形態5)では、図1の(4)で示されるように、走査
線駆動回路(Xドライバ)2200において、走査線を
選択するために必要なデータと、走査線に供給する電圧
を決定するために必要なデータとを分離して処理し、走
査線駆動回路の構成を簡素化する。In one preferred embodiment (Embodiment 5) of the present invention, as shown in FIG. 1 (4), a scanning line driving circuit (X driver) 2200 selects a scanning line. And the data required to determine the voltage to be supplied to the scanning lines are processed separately, thereby simplifying the configuration of the scanning line driving circuit.
【0062】また、本発明の好ましい態様の一つ(実施
の形態6)では、走査電圧パターンを工夫してフリッカ
ー等を防止し、また、図1の(5)に示すように、走査
線駆動回路(Xドライバ)2200とデータ線駆動回路
(Yドライバ)との間で走査パターン情報の伝達を行い
ながら走査電圧パターンの変更を行い、クロストーク等
を防止する。In one preferred embodiment (Embodiment 6) of the present invention, the scanning voltage pattern is devised to prevent flicker and the like, and as shown in FIG. The scan voltage pattern is changed while transmitting the scan pattern information between the circuit (X driver) 2200 and the data line drive circuit (Y driver) to prevent crosstalk and the like.
【0063】以下、本発明の実施の形態について説明す
る。Hereinafter, embodiments of the present invention will be described.
【0064】(実施の形態1)本実施の形態は、図1に
示されるフレームメモリ252に関する。(Embodiment 1) This embodiment relates to the frame memory 252 shown in FIG.
【0065】(A)データ転送の説明 図57は、1フレーム期間のタイミングチャートを示し
た図である。図中、「YD」は1フレーム期間の開始を
示すフレーム信号であり、「LP」は、1選択期間の開
始を示す選択信号である。(A) Description of Data Transfer FIG. 57 is a diagram showing a timing chart for one frame period. In the figure, “YD” is a frame signal indicating the start of one frame period, and “LP” is a selection signal indicating the start of one selection period.
【0066】図57の上側には、ライン単位の書き込み
データ(DATA(LINE))の書き込みタイミング
が示され、図57の下側には、ライン単位の読出しデー
タ(DATA_O(LINE))の読出しデータが示さ
れている。The upper part of FIG. 57 shows the write timing of the write data (DATA (LINE)) in line units, and the lower part of FIG. 57 shows the read data of the read data (DATA_O (LINE)) in line units. It is shown.
【0067】図58は、1選択期間におけるドット単位
のデータの転送タイミングを示した図であり、図57の
1選択期間内の動作を詳細に示している。図57の「L
P」信号は、図58の「LP」信号と同じものである。
図58から明らかなように、1選択期間に、走査線1ラ
イン分の表示データ(m個)を転送する。したがって、
1フレーム期間に1画面分の表示データ(n×m個)を
転送することになる。FIG. 58 is a diagram showing the transfer timing of data in dot units during one selection period, and shows the operation within one selection period in FIG. 57 in detail. "L" in FIG.
The "P" signal is the same as the "LP" signal in FIG.
As is clear from FIG. 58, display data (m pieces) for one scanning line is transferred in one selection period. Therefore,
One screen of display data (n × m) is transferred in one frame period.
【0068】また、図57から明らかなように、4本の
走査線を同時に駆動する場合には、データ入力速度とデ
ータ出力速度の比が1:4となる。As is apparent from FIG. 57, when four scanning lines are driven simultaneously, the ratio between the data input speed and the data output speed is 1: 4.
【0069】(B)本発明者によって明らかとされた問
題点 第1の問題点 従来のマルチプレクス駆動法では、1本の走査線は1フ
レーム期間中に1回だけ選択されるため、1つのフレー
ムメモリに通常のリード/ライトを行うだけで十分であ
った。(B) Problems identified by the present inventor First problem In the conventional multiplex driving method, one scanning line is selected only once during one frame period. It was sufficient to perform normal read / write to the frame memory.
【0070】しかし、MLS駆動の場合、同時に選択す
る走査線の数が2本、3本、4本、5本、6本、7本、
8本のとき、1フレーム期間中に全データを読み出す回
数はそれぞれ、2回、4回、4回、8回、8回、8回、
8回である。また、走査線の数が2本、3本、4本、5
本、6本、7本、8本のとき、入力と出力の速度比はそ
れぞれ1:1,1:1.3,1:1,1:1.16,
1:1.13,1:1.11,1:1となる。However, in the case of the MLS drive, the number of scanning lines selected at the same time is 2, 3, 4, 5, 6, 7,
In the case of eight lines, the number of times of reading all data in one frame period is 2, 4, 4, 8, 8, 8,
8 times. Further, the number of scanning lines is 2, 3, 4, 5,
When the number of lines is 6, 7, 7, and 8, the speed ratio between input and output is 1: 1, 1: 1.3, 1: 1, 1: 1.16, respectively.
1: 1.13, 1: 1.11, 1: 1.
【0071】したがって、一つのフレームメモリに対し
て、入力と出力を同時に行うと、1フレーム期間中に2
回,4回,4回,8回・・・の全データの読出しを行っ
ているうちに次のデータが次々に書き込まれ、新旧のデ
ータが混ざることになる。そして、結果的に、2回,4
回,4回,8回・・・の全データの各読出し毎に、読出
したデータの内容が異なることになる。Therefore, if input and output are simultaneously performed on one frame memory, two
.. While reading all data four times, four times, four times, eight times..., The next data is written one after another, and new and old data are mixed. And as a result, twice, 4
.., 4 times, 8 times,..., The contents of the read data are different for each read.
【0072】第2の問題点 図55で説明したように、h本の走査線を同時に選択す
る場合には、2個,4個,4個,8個,8個,8個,8
個,16個・・・の画像データを同時にフレームメモリ
から読出し、選択パターンとの不一致を検出する必要が
ある。この場合、同時に読み出されるデータの中に、新
旧のデータが混ざっていると、誤った不一致判定がなさ
れ、その結果として、例えば、表示画像に局所的に線状
の意味のない模様が現れ、表示品質が著しく低下する。Second Problem As described with reference to FIG. 55, when h scanning lines are selected simultaneously, two, four, four, eight, eight, eight, eight
, 16... Image data must be read from the frame memory at the same time to detect a mismatch with the selected pattern. In this case, if new and old data are mixed in simultaneously read data, an erroneous mismatch determination is made. As a result, for example, a local linear meaningless pattern appears on the display image, and The quality is significantly reduced.
【0073】この様子が図4Bならびに図7に示され
る。This situation is shown in FIGS. 4B and 7.
【0074】図4Bは、4本の走査線を同時に選択し、
かつ走査線の総数n=240の場合の、一つのフレーム
メモリに対するリード/ライトの様子を示す。FIG. 4B shows that four scanning lines are selected at the same time,
The read / write state for one frame memory when the total number of scanning lines n = 240 is shown.
【0075】図4Aに示すように、1つのフレームメモ
リの内部を、80本の走査線に対応させてa部,b部,
c部と分けて考える。図4Bに示すように、最初のフレ
ーム期間(F1st)における最初のフィールド期間(f
1st)では、一つ前のフレーム期間に属するデータ(旧
データであり、図4Bの最下欄には「0」と表示されて
いる)のみが読み出される。2番目のフィールド期間
(f2nd)では、フレームメモリのa部に対応した読出
しデータが、今回のフレーム期間で新たに書き込まれた
データ(新データであり、図4Bの最下欄には「1」と
表示されている)となる。これにより、新旧データの混
在が生じる。As shown in FIG. 4A, the inside of one frame memory is made to correspond to 80 scanning lines, and
Think separately from part c. As shown in FIG. 4B, the first field period (f) in the first frame period (F 1st )
In 1st ), only data belonging to the immediately preceding frame period (old data, which is indicated as “0” in the lowermost column of FIG. 4B) is read. In the second field period (f 2nd ), the read data corresponding to the portion a of the frame memory is data newly written in the current frame period (new data, and “1” is shown in the lowermost column of FIG. 4B). Is displayed). As a result, new and old data are mixed.
【0076】この2番目のフィールド期間(f2nd)に
おける読出しアドレスと書き込みアドレスとの関係が図
7の左側に示される。The relationship between the read address and the write address in the second field period (f 2nd ) is shown on the left side of FIG.
【0077】図7の左側に示されるように、書き込みア
ドレスと読み出しアドレスが一致するのは80ラインに
相当するアドレスである。このアドレスは図4Bのα点
に相当する。As shown on the left side of FIG. 7, the write address matches the read address for an address corresponding to 80 lines. This address corresponds to the point α in FIG. 4B.
【0078】77ライン、78ライン、79ライン、8
0ラインに相当する4つのデータが不一致判定に必要な
データである。この場合、図7中に明記したように、7
7ライン、78ライン、79ラインに相当するデータが
新データであり、80ラインに相当するデータだけが旧
データである。つまり、77ライン〜80ラインのデー
タの中に新旧データが混在する。この結果、正確な不一
致数の判定がなされず、表示に歪みが生じる。77 lines, 78 lines, 79 lines, 8 lines
Four data corresponding to the 0 line are data necessary for the non-coincidence determination. In this case, as specified in FIG.
Data corresponding to lines 7, 78, and 79 is new data, and only data corresponding to line 80 is old data. In other words, new and old data are mixed in the data of 77 lines to 80 lines. As a result, the number of mismatches is not accurately determined, and the display is distorted.
【0079】つまり、メモリの書き込みアドレスが読み
出しアドレスを追い越す時に、新データと旧データの組
が一緒に読み出され、意味のない表示態様となるのであ
る。That is, when the write address of the memory exceeds the read address, the set of the new data and the old data is read together, resulting in a meaningless display mode.
【0080】このようなアドレスの追い越しは、160
ライン(図4Bのβ点)および240ライン(図4Bの
γ点)においても生じる。The overtaking of such an address is 160
This also occurs at line (β point in FIG. 4B) and 240 lines (γ point in FIG. 4B).
【0081】一般的には、nラインのデータが書き込ま
れ、n−3ライン〜nラインのデータが読み出される時
に、nラインのデータが前のフレームに属するデータで
あり、n−3ラインからn−1ラインまでのデータが、
新たに書き込まれたデータとなる。Generally, when data of the nth line is written and data of the n-3th line to the nth line are read, the data of the nth line is data belonging to the previous frame, and -1 line data is
This is the newly written data.
【0082】このような問題点が、本発明者の検討によ
って明らかとなった。Such a problem has been clarified by the study of the present inventors.
【0083】(C)本実施の形態の内容 図5Bに示すように、1フレーム分の容量をもつ2個の
フレームメモリ252a,252bを用意し、入力スイ
ッチ2600と出力スイッチ2610を互いに逆相に、
同一周期で、1フレーム毎に切り替える構成とする。つ
まり、ダブルバッファリング形式のデータの読み/書き
を行う。(C) Contents of the present embodiment As shown in FIG. 5B, two frame memories 252a and 252b having a capacity of one frame are prepared, and the input switch 2600 and the output switch 2610 are set in opposite phases. ,
It is configured to switch every frame in the same cycle. That is, reading / writing of data in the double buffering format is performed.
【0084】この構成により、不一致数の決定を行う際
に、同じフレーム期間中に違うフレームの表示データが
混在することがない。従って、不一致数の決定、ひいて
は表示を正確に行うことができ、その結果、頻繁に画面
が切り替わるような表示を行う場合であってもより自然
な表示を行うことができる。すなわち、上述の,の
問題点が解消される。With this configuration, when the number of mismatches is determined, display data of different frames is not mixed during the same frame period. Therefore, the number of mismatches can be determined, and the display can be accurately performed. As a result, a more natural display can be performed even in the case where the display is frequently switched. That is, the above-mentioned problem (1) is solved.
【0085】(実施の形態2) (A)本実施の形態の特徴 フレームメモリは高価であるため、必要とされるフレー
ムメモリの容量を減らすことが強く望まれる場合もあ
る。(Embodiment 2) (A) Features of this Embodiment Since the frame memory is expensive, it may be strongly desired to reduce the required capacity of the frame memory.
【0086】この場合には、図5Aに示すように、従来
どおり1つのフレームメモリ252を用い、データ書き
込み方式を変更して、上述のの問題、すなわち、不一
致判定に必要な複数のデータ中に、異なるフレーム期間
に属するデータが混入することに伴う問題のみを解決す
る。In this case, as shown in FIG. 5A, one frame memory 252 is used as in the prior art, and the data writing method is changed to solve the above-mentioned problem, that is, a plurality of data necessary for the discrimination of mismatch. Only the problem caused by mixing data belonging to different frame periods is solved.
【0087】この場合、上述のの問題は生じるが、静
止画や準静止画の表示の場合には、連続するフレームの
データはほぼ同じであるため、一応の画像形成は可能で
ある。また、動画表示の場合にも、液晶の応答速度は5
0msec程度であり、1フレーム期間(16.6ms
ec)の約3倍あるため、新旧のフレームに属するデー
タが混ざったとしても最低限の表示は可能である。In this case, although the above-described problem occurs, in the case of displaying a still image or a quasi-still image, data of consecutive frames is almost the same, so that an image can be temporarily formed. In the case of displaying a moving image, the response speed of the liquid crystal is 5
0 ms, and one frame period (16.6 ms)
ec), the minimum display is possible even if data belonging to new and old frames are mixed.
【0088】従来どおり1つのフレームメモリを用い、
上述の問題点を解決するには、図6Bや、図7の右側
に示すような書き込み方式を採用する。Using one frame memory as before,
In order to solve the above problem, a writing method as shown in FIG. 6B or the right side of FIG. 7 is adopted.
【0089】すなわち、図7の右側に示すように、不一
致判定に使用される複数のデータをまとめて、同時に書
き込むようにする。つまり、図7に示すように、本実施
の形態では、時刻t8に、77ライン、78ライン、7
9ライン、80ラインに相当する4つのデータを同時に
書き込む。同時に書き込まれるのだから、それらのデー
タは皆、同じフレーム期間に属するデータであり、新旧
のデータの混入が防止される。これにより、歪んだ表示
態様の発生を防止できる。That is, as shown on the right side of FIG. 7, a plurality of data used for discrepancy determination are collectively written simultaneously. That is, as shown in FIG. 7, in the present embodiment, at time t8, 77 lines, 78 lines,
Four data corresponding to 9 lines and 80 lines are simultaneously written. Since the data is written at the same time, all of those data belong to the same frame period, and the mixing of old and new data is prevented. This can prevent a distorted display mode from occurring.
【0090】なお、図6Aは、従来技術におけるデータ
の書き込み方法を示している。FIG. 6A shows a data writing method according to the prior art.
【0091】(B)液晶表示装置の全体構成 図2に液晶表示装置の全体構成が示される。(B) Overall Configuration of the Liquid Crystal Display FIG. 2 shows the overall configuration of the liquid crystal display.
【0092】モジュールコントローラ2340内のDM
A制御回路2344は、マイクロプロセッサ(MPU)
2300からの指示を受けると、ビデオRAM(VRA
M)2320にアクセスし、システムバス2420を介
して、1フレーム分の画像データを読出し、その画像デ
ータ(DATA)を、クロック信号(XCLK)と共に
データ線駆動回路に送る働きをする。The DM in the module controller 2340
The A control circuit 2344 includes a microprocessor (MPU)
Upon receiving an instruction from the 2300, the video RAM (VRA)
M) 2320, read out one frame of image data via the system bus 2420, and send the image data (DATA) to the data line driving circuit together with the clock signal (XCLK).
【0093】データ線駆動回路(図2中で、一点鎖線で
囲んで示してある)は、制御回路2000,入力バッフ
ァ2011,フレームメモリ252,出力シフトレジス
タ2021,デコーダ258,電圧セレクタ2100を
具備する。The data line driving circuit (in FIG. 2, enclosed by a dashed line) includes a control circuit 2000, an input buffer 2011, a frame memory 252, an output shift register 2021, a decoder 258, and a voltage selector 2100. .
【0094】なお、参照番号2400は入力用タッチセ
ンサであり、参照番号2410はタッチセンサコントロ
ール回路である。入力用タッチセンサ2400およびタ
ッチセンサコントロール回路2410は、不要な場合に
は削除してよい。Reference numeral 2400 denotes an input touch sensor, and reference numeral 2410 denotes a touch sensor control circuit. The input touch sensor 2400 and the touch sensor control circuit 2410 may be deleted when unnecessary.
【0095】また、図1のシステム構成の他に、図3
A,図3Bの構成も採用可能である。図3Aの場合は、
制御回路2000,入力バッファ2011,フレームメ
モリ252,出力シフトレジスタ2021,デコーダ2
58を、MLSデコーダ2500に内蔵した構成となっ
ている。図3Bの場合は、MLSデコーダ2500には
デコーダ258のみ内蔵させ、制御回路2000,入力
バッファ2011,フレームメモリ252,出力シフト
レジスタ2021はメモリ回路2510内に内蔵した構
成となっている。In addition to the system configuration shown in FIG.
A, the configuration of FIG. 3B can also be adopted. In the case of FIG. 3A,
Control circuit 2000, input buffer 2011, frame memory 252, output shift register 2021, decoder 2
58 is built in the MLS decoder 2500. In the case of FIG. 3B, only the decoder 258 is built in the MLS decoder 2500, and the control circuit 2000, the input buffer 2011, the frame memory 252, and the output shift register 2021 are built in the memory circuit 2510.
【0096】(C)具体的回路構成 図2に示される入力バッファ回路2011ならびにフレ
ームメモリ252の具体的構成が図8に示される。ま
た、図9および図10は、入力バッファ回路2011の
動作を示すタイミングチャートである。(C) Specific Circuit Configuration FIG. 8 shows a specific configuration of the input buffer circuit 2011 and the frame memory 252 shown in FIG. 9 and 10 are timing charts showing the operation of the input buffer circuit 2011.
【0097】図2に示される制御回路2000は、DM
A制御回路2344から送られてくるクロック信号を基
に、制御信号CLK1〜CLKmならびにLP1〜LP4を
作り、4ライン分の画像データを入力バッファ回路20
11に蓄積させる。The control circuit 2000 shown in FIG.
The control signals CLK1 to CLKm and LP1 to LP4 are generated based on the clock signal sent from the A control circuit 2344, and the image data for four lines is input to the input buffer circuit 20.
11 is stored.
【0098】入力バッファ回路2011は、図8に示す
ように、1ライン分の入力データを蓄えるDフィリップ
・フロップ(DFF)DF1〜DFmと、4ライン分の表
示データを蓄えるDFFのB1〜B4mから構成されてい
る。As shown in FIG. 8, the input buffer circuit 2011 includes D flip-flops (DFF) DF1 to DFm for storing input data for one line and B1 to B4m of DFF for storing display data for four lines. It is configured.
【0099】図9,図10に示すように、最初の選択期
間(H1st)は、CLK1がDF1に入力されると、表示
データのX1とY1の交点の画素に表示されるデータ(D
OT1)がDF1に蓄えられる。同様にして、CLK2が
DF2に入力されると、X1とY2の交点の画素に表示さ
れるデータ(DOT2)がDF2に蓄えられ、CLKmが
DFmに入力されると、X1とYmの交点の画素に表示さ
れるデータ(DOTm)がDFmに蓄えられる。As shown in FIGS. 9 and 10, during the first selection period (H 1st ), when CLK1 is input to DF1, the data (D1) displayed at the pixel at the intersection of X1 and Y1 of the display data is displayed.
OT1) is stored in DF1. Similarly, when CLK2 is input to DF2, data (DOT2) displayed at the pixel at the intersection of X1 and Y2 is stored in DF2, and when CLKm is input to DFm, the pixel at the intersection of X1 and Ym is displayed. (DOTm) is stored in DFm.
【0100】DF1〜DFmに蓄えられたデータ(LIN
E1)は、LP1信号によってB1、B5、B9、…、B4m
-3に移される。The data (LIN) stored in DF1 to DFm
E1) is B1, B5, B9,..., B4m according to the LP1 signal.
Moved to -3.
【0101】次(2番目)の選択期間のH2ndは、同様
の動作で、X2とY1〜Ymの交点の画素に表示されるデ
ータ(LINE2)が、CLK1からCLKmによって、
DF1〜DFmに蓄えられる。DF1〜DFmに蓄えられた
データは、LP2信号によってB2、B6、B10、…、B4
m-2に移される。In H 2nd in the next (second) selection period, the data (LINE2) displayed at the pixel at the intersection of X2 and Y1 to Ym is changed by CLK1 to CLKm by the same operation.
Stored in DF1 to DFm. The data stored in DF1 to DFm are converted into B2, B6, B10,.
Moved to m-2.
【0102】その次(3番目)の選択期間のH3rdは、
同様の動作で、X3とY1〜Ymの交点の画素に表示され
るデータ(LINE3)が、CLK1からCLKmによっ
て、DF1〜DFmに蓄えられる。DF1〜DFmに蓄えら
れたデータは、LP3信号によってB3、B7、B11、
…、B4m-1に移される。H 3rd of the next (third) selection period is
In a similar operation, data (LINE3) displayed at the pixel at the intersection of X3 and Y1 to Ym is stored in DF1 to DFm according to CLK1 to CLKm. The data stored in DF1 to DFm are converted into B3, B7, B11,
…, Moved to B4m-1.
【0103】最後(4番目)の選択期間のH4thは、同
様の動作で、X4とY1〜Ymの交点の画素に表示される
データ(LINE4)が、CLK1からCLKmによっ
て、DF1〜DFmに蓄えられる。DF1〜DFmに蓄えら
れた画像データは、LP4信号によってB4、B8、B1
2、…、B4mに移される。In the last (fourth) selection period, H 4th , by the same operation, data (LINE 4) displayed at the pixel at the intersection of X 4 and Y 1 to Ym is stored in DF 1 to DFm by CLK 1 to CLKm. Can be The image data stored in DF1 to DFm is converted to B4, B8, B1 by the LP4 signal.
2, ..., moved to B4m.
【0104】最初の4ライン分(X1〜X4)の画像デー
タが入力バッファ回路2011に蓄積された後であって
次のフィールド期間までの間に、制御回路2000によ
ってデータ蓄積手段19のワードラインWL1が選択さ
れ、そのデータが、図5のWL1とBL1からBL4mに接
続されたRAMに蓄積される。次の4ライン分(X5〜
X8)以降のデータも同様である。After the image data of the first four lines (X1 to X4) are stored in the input buffer circuit 2011 and before the next field period, the control circuit 2000 controls the word line WL1 of the data storage means 19 by the control circuit 2000. Is selected, and the data is stored in the RAM connected to WL1 and BL1 to BL4m in FIG. Next 4 lines (X5 ~
The same applies to data after X8).
【0105】フレームメモリ252は、通常のCMOS
プロセスで作られたSRAMで構成される。The frame memory 252 is a normal CMOS
It is composed of SRAM made by the process.
【0106】すなわち、フレームメモリ252は、ビッ
トライン(BL)を4m本持ち、ワードライン(WL)
をn/4本(整数)持った構成になっている。RAMの
容量は、4m×(n/4)=m×n(データ線本数×走
査線本数)であり、1フレーム分の容量をもっている。
図8中、フレームメモリ252内の記号「C」はメモリ
セルを表している。なお、SRAMの代わりに、DRA
M、高抵抗RAM、その他データを一時蓄積できる機能
を持った記憶素子を用いてもよい。That is, the frame memory 252 has 4 m bit lines (BL) and word lines (WL).
Has n / 4 lines (integer). The capacity of the RAM is 4m × (n / 4) = m × n (the number of data lines × the number of scanning lines), and has a capacity for one frame.
8, the symbol “C” in the frame memory 252 represents a memory cell. In addition, instead of SRAM, DRA
M, a high-resistance RAM, or a storage element having a function of temporarily storing data may be used.
【0107】制御回路2000によって、ワードライン
(WL)単位にデータが読み出され、出力シフトレジス
タ2021に出力される。このため、同じフレーム期間
の連続した4ライン分のデータが一度に出力されること
になる。Data is read by the control circuit 2000 in word line (WL) units and output to the output shift register 2021. Therefore, data for four consecutive lines in the same frame period is output at a time.
【0108】出力シフトレジスタ2021は、不一致判
定に必要な4画素のデータをデコーダ258に出力す
る。The output shift register 2021 outputs to the decoder 258 the data of four pixels necessary for the discrimination of a mismatch.
【0109】デコーダ258は、図55で説明したよう
に、走査パターンと画像データとを比較し、不一致数の
検出を行い、データ線駆動電圧を決定する信号を電圧セ
レクタ2100に送る。電圧セレクタ2100は、送ら
れてきた信号に対応する電圧を選択し、データ線にその
電圧を印加する。データ線駆動電圧波形の一例が図56
の(b)に示されている。As described with reference to FIG. 55, the decoder 258 compares the scanning pattern with the image data, detects the number of mismatches, and sends a signal for determining the data line driving voltage to the voltage selector 2100. The voltage selector 2100 selects a voltage corresponding to the transmitted signal and applies the voltage to the data line. FIG. 56 shows an example of the data line drive voltage waveform.
(B).
【0110】走査線駆動回路2200は、図56の
(a)に示した走査電圧波形を形成する。The scanning line driving circuit 2200 forms the scanning voltage waveform shown in FIG.
【0111】以上説明したように、4ライン同時選択の
場合には、1ライン分+4ライン分、すなわち計5ライ
ン分の容量をもつ入力バッファ回路をもてば、従来のタ
イミングで読み出しを行っても、nラインのデータは、
n−3ラインからn−1ラインまでのデータと同じタイ
ミングでデータ蓄積手段に書き込まれる。このため、同
時に選択される4ライン中に違うフレームのデータが混
ざらない。また、フレームメモリの容量は、1フレーム
分の容量で済むことになる。As described above, in the case of simultaneous selection of 4 lines, if an input buffer circuit having a capacity of 1 line + 4 lines, that is, a total of 5 lines is provided, reading is performed at the conventional timing. Also, the data of the n line is
The data is written to the data storage means at the same timing as the data from the (n-3) th line to the (n-1) th line. Therefore, different frames of data are not mixed in the four lines selected at the same time. Further, the capacity of the frame memory is sufficient for one frame.
【0112】以上、4ラインで説明したが、これに限定
されるものではなく、3、5、6、7、8ライン同時選
択などの場合であっても、1ライン分の表示データ容量
に同時選択ライン分の表示データ容量を加えた容量をも
つバッファ手段を持てば、違うフレームのデータが同時
選択するライン内に混在することはない。また、このバ
ッファは、電圧を選択するための不一致数のデータに変
換する場合にも、同時選択ライン分のデータ単位の処理
に有用である。Although the above description has been made with reference to four lines, the present invention is not limited to this. Even in the case of simultaneous selection of 3, 5, 6, 7, and 8 lines, the display data capacity for one line is If a buffer having a capacity that is equal to the display data capacity of the selected line is added, data of different frames will not be mixed in the lines to be selected at the same time. Also, this buffer is useful for data unit processing for simultaneously selected lines even when converting to data of a mismatch number for selecting a voltage.
【0113】また、単純マトリックス型液晶パネルの例
で説明したが、本発明は、これに限定されるものではな
く、MIMパネルやELパネルなどを用いた表示装置に
も適用可能である。Although the description has been given of the example of the simple matrix type liquid crystal panel, the present invention is not limited to this, and can be applied to a display device using an MIM panel, an EL panel, or the like.
【0114】以下、実施の形態2に関する変形例につい
て説明する。Hereinafter, a modification of the second embodiment will be described.
【0115】図11に示す変形例は、入力バッファ回路
2011を、同時に選択されるライン分のデータを蓄積
する容量をもつシフトレジスタで構成するものである。In the modification shown in FIG. 11, the input buffer circuit 2011 is constituted by a shift register having a capacity for storing data for the lines selected simultaneously.
【0116】図11は、入力バッファ回路2011の構
成例を示す図である。入力バッファ回路2011は、B
1〜B4mまでの4m個(同時選択ライン数×データ線出
力本数個)のDFFによって構成されている。このDF
Fは、B1からB4mへシフトするシフトレジスタになっ
ており、シフト順は、B1、B5、B9、…、B4m-3、B
2、B6、B10、…、B4m-2、B3、B7、B11、…、B4m
-1、B4、B8、B12、…、B4mとなっている。B1〜B4
mの出力は、図5のデータ蓄積手段のビットラインBL1
〜BL4mにつながっている。FIG. 11 is a diagram showing a configuration example of the input buffer circuit 2011. The input buffer circuit 2011
It is composed of 4m DFFs from 1 to B4m (the number of simultaneously selected lines × the number of output data lines). This DF
F is a shift register that shifts from B1 to B4m, and the shift order is B1, B5, B9,..., B4m-3, B
2, B6, B10, ..., B4m-2, B3, B7, B11, ..., B4m
-1, B4, B8, B12, ..., B4m. B1 to B4
The output of m is the bit line BL1 of the data storage means of FIG.
It is connected to ~ BL4m.
【0117】DFFのCLK端子につながっている信号
CLKsは、制御回路2000において、図58のCL
Kを、データのある部分だけをマスクして取り出して反
転したものである(図12参照)。図12のタイミング
で、DATA信号がB1から入力され、CLKsによって
シフトされ、4ライン分のデータが蓄積されると、上述
の動作でフレームメモリに転送される。The signal CLKs connected to the CLK terminal of the DFF is supplied to the control circuit 2000 by the control circuit 2000 in FIG.
K is obtained by masking only a certain portion of data and extracting and inverting K (see FIG. 12). At the timing shown in FIG. 12, when the DATA signal is input from B1, shifted by CLKs, and data for four lines is accumulated, it is transferred to the frame memory by the above-described operation.
【0118】本変形例では、すべてのDFFをCLKs
同期で動作させるため、DFFがm個(1ライン分)少
なくてすみ、低コスト化、省スペース化を図ることがで
きる。In this modification, all DFFs are set to CLKs
Since the operation is performed synchronously, m DFFs (for one line) can be reduced, and cost reduction and space saving can be achieved.
【0119】次に、図13に示される変形例について説
明する。Next, a modification shown in FIG. 13 will be described.
【0120】図13の変形例は、同時選択ライン分のデ
ータを蓄えるD型トランスペアレント・ラッチ(DT
L)とANDゲートによって入力バッファ回路2011
を構成した点に特徴がある。The modification shown in FIG. 13 is a D-type transparent latch (DT) for storing data for simultaneously selected lines.
L) and an AND gate to form an input buffer circuit 2011
Is characterized in that
【0121】DTLは、ラッチ・イネーブル(LE)端
子が、High(アクティブ)時には、D端子に接続さ
れているデータをそのまま通し、Low(インアクティ
ブ)時には、LE立ち下がり時のD端子(データ)の直
前の状態を保持する、スルーラッチとも呼ばれる素子で
ある。When the latch enable (LE) terminal is High (active), the data connected to the D terminal is passed as it is, and when the latch enable (LE) terminal is Low (inactive), the D terminal (data) at the time of the falling edge of LE is used. Is an element also called a through latch, which holds the state immediately before.
【0122】図13の入力バッファ回路は、B1〜B4m
までの4m個(同時選択ライン数×信号電極出力本数
個)のDTLによって構成されている。この1個づつに
ANDゲートがついている。一般に、DFFよりも、ト
ランスペアレントラッチDTLの方が、内部ゲートの数
が少ないため、小さい回路構成である。したがって、D
TLにANDゲートが付加しても、DFFと同等の大き
さにしかならない。このため、回路の大きさは図11の
構成とほぼ同じになり、動作は、実施の形態1と同じに
なる構成にすることが可能である。The input buffer circuit shown in FIG.
Up to 4m (the number of simultaneously selected lines × the number of signal electrode outputs) DTL. Each one has an AND gate. Generally, the transparent latch DTL has a smaller circuit configuration than the DFF because the number of internal gates is smaller. Therefore, D
Even if an AND gate is added to the TL, the size is only equivalent to that of the DFF. Therefore, the size of the circuit is substantially the same as the configuration of FIG. 11, and the operation can be the same as that of the first embodiment.
【0123】図14と図15は、図13の入力バッファ
回路の蓄積動作を説明するタイミングチャート図であ
る。FIGS. 14 and 15 are timing charts illustrating the accumulation operation of the input buffer circuit of FIG.
【0124】図14において、最初選択期間(H1st)
では、LP1G信号だけがHigh(アクティブ)になっ
ている。図13のLP1GにつながったANDゲートに入
力されるCLK1からCLKmだけが、ラッチB1、ラッ
チB5、…、ラッチB4m-3に入力される。In FIG. 14, first selection period (H 1st )
In the example, only the LP1G signal is High (active). Only the CLK1 to CLKm input to the AND gates connected to LP1G in FIG. 13 are input to the latches B1, L5,..., Latch B4m-3.
【0125】つまり、最初の選択期間(H1st)は、X1
とY1〜Ymの交点の画素に表示されるデータ(LINE
1)が、CLK1からCLKmによって、ラッチB1、ラ
ッチB5、…、ラッチB4m-3に蓄えられる。That is, the first selection period (H 1st ) is X 1
(LINE) displayed on the pixel at the intersection of Y1 and Y1 to Ym.
1) are stored in the latches B1, L5,..., Latch B4m-3 according to CLK1 to CLKm.
【0126】次(2番目)の選択期間(H2nd)では、
LP2G信号だけがHigh(アクティブ)になってい
る。このLP2GにつながったANDゲートに入力され
るCLK1からCLKmだけが、ラッチB2、B6、…、B
4m-2に入力される。つまり、2Hでは、X2とY1〜Ym
の交点の画素に表示されるデータ(LINE2)が、C
LK1からCLKmによって、B2、B6、…、B4m-2に蓄
えられる。In the next (second) selection period (H 2nd ),
Only the LP2G signal is High (active). Only CLK1 to CLKm input to the AND gate connected to the LP2G are latches B2, B6,.
Input to 4m-2. That is, in 2H, X2 and Y1 to Ym
Data (LINE2) displayed at the pixel at the intersection of
.., B4m-2 according to CLKm from LK1.
【0127】同様にして、3番目の選択期間(H3rd)
では、X3とY1〜Ymの交点の画素に表示されるデータ
(LINE3)が、CLK1からCLKmによって、B
3、B7、…、B4m-1に蓄えられる。Similarly, the third selection period (H 3rd )
Then, the data (LINE3) displayed at the pixel at the intersection of X3 and Y1 to Ym is changed to B1 by CLK1 to CLKm.
3, B7, ..., B4m-1.
【0128】同様にして、4番目の選択期間(H4th)
では、X4とY1〜Ymの交点の画素に表示されるデータ
(LINE4)が、CLK1からCLKmによって、B
4、B8、…、B4mに蓄えられる。Similarly, the fourth selection period (H 4th )
In this case, the data (LINE4) displayed at the pixel at the intersection of X4 and Y1 to Ym is changed to B by CLK1 to CLKm.
4, B8, ..., B4m.
【0129】X1からX4までの4ライン分のデータが蓄
積されると、後は図11の構成の場合と同じ動作で、デ
ータ蓄積手段に転送される。同様にして、1フレーム期
間にわたり、走査電極4ライン分のバッファ動作を繰り
返す。When data for four lines from X1 to X4 is stored, the data is transferred to the data storage means by the same operation as in the configuration of FIG. Similarly, the buffer operation for four scanning electrodes is repeated over one frame period.
【0130】次に、図16に示す変形例について説明す
る。Next, a modification shown in FIG. 16 will be described.
【0131】図16の変形例は、データを並列に入力す
るものである。図17はデータの蓄積動作を示すタイミ
ングチャートである。The modification shown in FIG. 16 is for inputting data in parallel. FIG. 17 is a timing chart showing the data accumulation operation.
【0132】図16において、フリップフロップDF1
とDF2のクロック入力端子は、共通のクロックCLK1
に接続されている。DF1のデータ端子は、DATA1に
接続されており、DF2のデータ端子は、DATA2に接
続されている。このように、2本のパラレル入力信号の
場合、クロックは、2個のDFFに1本のクロックが入
力され、DFFのDF(奇数)には、DATA1が接続
され、DFFのDF(偶数)には、DATA2が接続さ
れている。図12に示すようにCLK1が入力される
と、DATAの1ドットと2ドットつまり、X1とY1の
交点の画素に表示されるデータとX1とY2の交点の画素
に表示されるデータが、DF1とDF2に蓄積される。同
様にして、CLK1からCLK(m/2)によって、走査線1
ライン分のデータが蓄積される。Referring to FIG. 16, flip-flop DF1
And DF2 have a common clock CLK1
It is connected to the. The data terminal of DF1 is connected to DATA1, and the data terminal of DF2 is connected to DATA2. Thus, in the case of two parallel input signals, one clock is input to two DFFs, DATA1 is connected to DF (odd number) of DFF, and DF (even number) is connected to DFF. Is connected to DATA2. As shown in FIG. 12, when CLK1 is input, one dot and two dots of DATA, that is, the data displayed at the pixel at the intersection of X1 and Y1 and the data displayed at the pixel at the intersection of X1 and Y2 are DF1 And DF2. Similarly, scan line 1 is generated by CLK1 to CLK (m / 2).
Line data is accumulated.
【0133】このように、パラレル入力とすることによ
り、シリアル入力を行う図11の構成を採用する場合に
比較して、クロックの数が半分(m/2)で済む。この
ため、消費電力の低いバッファ手段を構成することがで
きる。As described above, by using the parallel input, the number of clocks can be reduced to half (m / 2) as compared with the case where the configuration shown in FIG. 11 for performing the serial input is employed. For this reason, buffer means with low power consumption can be configured.
【0134】さらに、図18に示すような変形例も考え
られる。これまで説明した例では、同時選択するライン
数についての制限は無かった。しかし、入力バッファ回
路とフレームメモリとの間でデータの転送処理を行う場
合、同時に選択される走査線の数によって、その制御の
容易性が著しく異なるということを本発明者は見いだし
た。そして、制御の容易性を最適化するためには、2k
(kは自然数)ラインの同時選択とすることが望ましい
ことがわかった。図18は、同時選択ライン数が2kラ
インの制御タイミングの例である。Further, a modification as shown in FIG. 18 can be considered. In the examples described so far, there is no limit on the number of lines to be selected simultaneously. However, the present inventor has found that when data is transferred between the input buffer circuit and the frame memory, the controllability is significantly different depending on the number of simultaneously selected scanning lines. Then, in order to optimize the controllability, 2 k
It has been found that it is desirable to select (k is a natural number) lines simultaneously. FIG. 18 is an example of control timing when the number of simultaneously selected lines is 2 k lines.
【0135】具体的に考えるため、4ライン同時選択で
走査線総数n=240の場合を考える。この場合、走査
パターンの直交性の確保のため、必要なフィールド数は
4である。このため、1フィールド期間は、(240/
4)=60選択期間となり、1フレーム期間は(60×
4)=240選択期間となる。これは、走査線総数n=
240と同数であり、図2や図3A,図3Bで示した、
MPUや一般的なコントローラからの入力信号のYD、
LP、入力信号のCLKをそのまま出力信号の制御に使
用できることを意味する。For concrete consideration, consider the case where the total number of scanning lines is n = 240 when four lines are simultaneously selected. In this case, the required number of fields is four to ensure the orthogonality of the scanning pattern. Therefore, one field period is (240 /
4) = 60 selection periods, and one frame period is (60 ×
4) = 240 selection periods. This means that the total number of scanning lines n =
240, as shown in FIGS. 2, 3A, and 3B.
YD of input signal from MPU and general controller,
LP means that the CLK of the input signal can be used as it is for controlling the output signal.
【0136】次に、3ライン同時選択で走査線総数n=
240の場合を考える。この場合も、直交性の確保のた
め、4フィールド必要になる。このため、1フィールド
期間は、(240/3)=80選択期間となり、1フレ
ーム期間は、(80×4)=320選択期間となる。こ
のため、4ライン同時選択の場合よりも1フレーム期間
が長くなる。この場合を図18に示す。Next, by simultaneously selecting three lines, the total number of scanning lines n =
Consider the case of 240. Also in this case, four fields are required to ensure orthogonality. Therefore, one field period is (240/3) = 80 selection periods, and one frame period is (80 × 4) = 320 selection periods. Therefore, one frame period is longer than in the case of simultaneous selection of four lines. This case is shown in FIG.
【0137】入力が240選択期間の場合であっても、
出力が320選択期間必要になる場合には、フレーム応
答やフリッカ等の防止のため、これらのフレーム期間を
一致させ、フレーム周波数を同じにする必要がある。こ
のため、出力時の選択期間を入力時の選択期間よりも短
くする必要がある。Even when the input is for 240 selection periods,
If the output is required for 320 selection periods, it is necessary to match these frame periods and make the frame frequency the same in order to prevent frame response and flicker. For this reason, it is necessary to make the selection period at the time of output shorter than the selection period at the time of input.
【0138】このため、制御回路20内部に、VCO
(電圧制御発信器)やPLL(フェーズ・ロック・ルー
プ回路)などの回路を設け、入力信号のCLKよりも高
い内部クロックを発生させ、選択期間の相違を解消させ
る必要がある。Therefore, the control circuit 20 has a VCO
It is necessary to provide a circuit such as a (voltage-controlled oscillator) or a PLL (phase-locked loop circuit) to generate an internal clock higher than the input signal CLK to eliminate the difference in the selection period.
【0139】また、メモリからの読み出しにおいても、
書き込みと読み出しが同期せずに動作するため、データ
蓄積手段へのデータ入力の制御は複雑なものとなる。非
同期の書き込みと読み出しを実現するためには、単純な
1ポートのRAMを使用できず、書き込みと読み出しを
独立に行える2ポートRAMを使用しなければならな
い。しかし、2ポートRAMは、1ポートRAMよりも
高価で大面積である。このように、4ライン以外の数の
ライン(例えば、3、5・・・)を同時に選択する場合
には、入力信号をそのまま出力の制御には使用できず、
制御回路2000が高価なものとなってしまう。In reading from the memory,
Since writing and reading operate without synchronization, control of data input to the data storage means becomes complicated. In order to realize asynchronous writing and reading, a simple one-port RAM cannot be used, and a two-port RAM that can perform writing and reading independently must be used. However, a two-port RAM is more expensive and has a larger area than a one-port RAM. As described above, when a number of lines other than the four lines (for example, 3, 5,...) Are simultaneously selected, the input signal cannot be used for output control as it is.
The control circuit 2000 becomes expensive.
【0140】しかしながら、2、8、16、32、64
など、2k(kは自然数)のライン数を同時に選択する
場合には、4ラインを同時に選択する場合と同様に、入
力の選択期間のタイミングをそのまま出力時の選択期間
に使用できる。However, 2, 8, 16, 32, 64
For example, when the number of 2 k (k is a natural number) lines is selected at the same time, the timing of the input selection period can be used as it is for the output selection period, as in the case of simultaneously selecting four lines.
【0141】ここで、液晶の応答速度が遅ければ、フレ
ーム応答による輝度変化が激しくないが、応答速度が速
くなるほどフレーム応答による輝度変化が激しくなる。
従って、応答速度の速い液晶を用いた場合、同時に選択
されるライン数はある程度多く設定することが必要にな
る。Here, if the response speed of the liquid crystal is slow, the change in luminance due to the frame response is not sharp. However, as the response speed increases, the change in luminance due to the frame response increases.
Therefore, when a liquid crystal having a high response speed is used, it is necessary to set the number of lines selected at the same time to a certain number.
【0142】しかしながら、4から8ライン程度以上の
同時選択にすれば、実質上この輝度変化の影響を抑える
ことができる。一方、あまり多くのラインを同時に選択
にすするようにすると、バッファする容量が大きくなり
入力信号による出力信号の制御性も悪化する。However, if the simultaneous selection of about 4 to 8 lines or more is performed, the effect of this luminance change can be substantially suppressed. On the other hand, if too many lines are selected at the same time, the capacity of buffering increases, and the controllability of the output signal by the input signal also deteriorates.
【0143】従って、フレーム応答による輝度変化の程
度、バッファする容量、入力信号による出力信号の制御
性等から総合的に見ると、4ライン又は8ラインを同時
に選択する場合がもっともコストパフォーマンスがよ
い。Therefore, considering the degree of luminance change due to the frame response, the buffer capacity, the controllability of the output signal by the input signal, and the like, the best cost performance is obtained when four or eight lines are selected simultaneously.
【0144】次に、第3の実施の形態について説明す
る。Next, a third embodiment will be described.
【0145】(実施の形態3) (A)不一致判定回路の説明 図55を用いて説明したように、複数本の走査線を同時
に選択する駆動方法を用いたマトリクス型表示装置で
は、データ線に供給する電圧を決定するために、画像デ
ータと走査パターンとの間の不一致数の判定を行う必要
がある。Embodiment 3 (A) Description of Discrepancy Determination Circuit As described with reference to FIG. 55, in a matrix type display device using a driving method of simultaneously selecting a plurality of scanning lines, data lines are connected to data lines. In order to determine the voltage to be supplied, it is necessary to determine the number of mismatches between the image data and the scan pattern.
【0146】不一致判定回路は、図1や図2に示される
デコーダ258内に設けられている。デコーダ258の
内部構成を図19に示す。The mismatch determination circuit is provided in the decoder 258 shown in FIGS. FIG. 19 shows the internal configuration of the decoder 258.
【0147】デコーダ258は、ラッチ回路261,2
63、不一致判定回路262、FS信号とYD信号から
走査パターンを割り出すステートカウンタ265を有し
ている。The decoder 258 comprises latch circuits 261, 262
63, a mismatch determination circuit 262, and a state counter 265 for determining a scanning pattern from the FS signal and the YD signal.
【0148】本発明者の検討によると、不一致判定回路
262は、図26の回路により構成できることがわかっ
ている。図26の回路は、図27の右側に示すように、
VY1、VY2、VY3、VY4、VY5の5つのレベルのデータ
線駆動電圧の中から、適切な電位を選択するための演算
を行う回路である。つまり、走査パターンと表示パター
ンの不一致数を検出し、不一致数が0、1、2、3、4
の場合に、それぞれVY1、VY2、VY3、VY4、VY5を選
択する信号を発生させる。According to the study of the present inventor, it has been found that the mismatch judgment circuit 262 can be constituted by the circuit shown in FIG. The circuit of FIG. 26, as shown on the right side of FIG.
This circuit performs an operation for selecting an appropriate potential from among five levels of data line drive voltages VY1, VY2, VY3, VY4, and VY5. That is, the number of mismatches between the scanning pattern and the display pattern is detected, and the number of mismatches is 0, 1, 2, 3, 4,
In this case, signals for selecting VY1, VY2, VY3, VY4, and VY5 are generated.
【0149】なお、走査線電位は、図27に示すよう
に、VX1(11.30V),−VX1(−11.30
V),0Vの3つのレベルがある。また、4ラインの場
合の走査パターン例を、図28A,図28Bに示す。図
示されるように、走査パターンは4行4列の行列で表さ
れ、行が走査線のライン順を示し、列が選択する順番を
表す。不一致判定回路262は4ラインを4回選択し、
表示パターンと走査パターンの不一致数を4回判定し、
データ線の電圧レベルを決定する。As shown in FIG. 27, the scanning line potentials are VX1 (11.30 V) and -VX1 (-11.30 V).
V) and 0V. FIGS. 28A and 28B show an example of a scanning pattern for four lines. As shown, the scanning pattern is represented by a matrix of 4 rows and 4 columns, where the rows indicate the line order of the scanning lines and the columns indicate the order of selection. The mismatch determination circuit 262 selects four lines four times,
The number of mismatches between the display pattern and the scanning pattern is determined four times,
Determine the voltage level of the data line.
【0150】(B)本発明者によって明らかとされた問
題点 図26の回路は、排他的論理和(EX_OR)と加算回路(A
DDER)とを用いて不一致数を判定する回路である。つま
り、図26の回路は、不一致数を検出するための4個の
EX_ORゲートと、ADDER回路に使用する6個のEX_ORゲー
トと、5個のANDゲートと、5個の3入力NANDゲート
と、3個のインバータとによって構成されている。(B) Problems identified by the inventor The circuit shown in FIG. 26 employs an exclusive OR (EX_OR) and an addition circuit (A
DDER) to determine the number of mismatches. In other words, the circuit of FIG. 26 uses four signals for detecting the number of mismatches.
It is composed of an EX_OR gate, six EX_OR gates used for the ADDER circuit, five AND gates, five three-input NAND gates, and three inverters.
【0151】しかし、この構成では回路規模が大きくな
る課題を有している。例えば、図26から明らかなよう
に、各ゲート間をつなぐ配線はかなり複雑であり、ま
た、加算(ADDER)回路が必要なため回路が大きなものと
なる。However, this configuration has a problem that the circuit scale becomes large. For example, as is clear from FIG. 26, the wiring connecting the gates is considerably complicated, and the circuit becomes large because an adder (ADDER) circuit is required.
【0152】さらに同時選択ライン数が増加すると、複
雑さが増し、特にADDER回路は、同時選択する走査線数
のほぼ2乗に比例して回路が大きくなる。Further, as the number of simultaneously selected lines increases, the complexity increases. In particular, the circuit of the ADDER circuit increases in proportion to almost the square of the number of simultaneously selected scanning lines.
【0153】このような回路規模の増大は、不一致判定
回路をデータ線駆動回路に内蔵した構成(図2の構成)
を採用する場合に、特に、深刻な問題となる。Such an increase in the circuit scale is caused by the configuration in which the mismatch determination circuit is built in the data line drive circuit (the configuration in FIG. 2).
This is a particularly serious problem when adopting the method.
【0154】(C)本実施の形態の特徴 そこで、本実施の形態では、不一致検出回路を、読み出
し専用メモリ(ROM)によって構成する。(C) Features of this Embodiment In this embodiment, the mismatch detection circuit is constituted by a read-only memory (ROM).
【0155】(D)本実施の形態の具体的内容 4ライン同時選択の場合を例にして、以下、説明する。(D) Specific contents of the present embodiment The following describes an example in which four lines are simultaneously selected.
【0156】図20に、システム構成を示す。不一致判
定回路262を内蔵するデコーダ258は、図29に示
すように、フレームメモリ252とレベルシフタ259
との間に位置している。FIG. 20 shows a system configuration. As shown in FIG. 29, the decoder 258 including the mismatch determination circuit 262 includes a frame memory 252 and a level shifter 259.
And is located between.
【0157】図21は、データ線駆動回路内に内蔵する
1出力あたりの不一致数判定回路の回路構成を示したブ
ロック図である。不一致数判定回路は、第1のROM回
路1、第2のROM回路2、第3のROM回路3、第4
のROM回路4、第5のROM回路5と、プリチャージ
(PC)回路6〜10を有している。PC回路6,7,
9,10は同じ構成であるが、PC回路8は構成が少し
異なり、入出力端子の数が1つになっている。FIG. 21 is a block diagram showing a circuit configuration of a circuit for judging the number of inconsistencies per output which is incorporated in the data line driving circuit. The number-of-mismatch determination circuit includes a first ROM circuit 1, a second ROM circuit 2, a third ROM circuit 3,
ROM circuit 4, fifth ROM circuit 5, and precharge (PC) circuits 6 to 10. PC circuits 6, 7,
9 and 10 have the same configuration, but the PC circuit 8 has a slightly different configuration, and the number of input / output terminals is one.
【0158】不一致数判定回路への入力信号は、4個の
走査パターンを区別するためのパターン識別信号F1、
F2と、フレームメモリから読み出したデータ信号da
ta1からdata4と、プリチャージ信号PC、表示
のオン、オフを反転する信号FRである。The input signal to the number-of-mismatch determination circuit is a pattern identification signal F1 for distinguishing four scanning patterns,
F2 and the data signal da read from the frame memory
ta1 to data4, a precharge signal PC, and a signal FR for inverting display ON / OFF.
【0159】これら入力信号は、各々インバータを介し
て、正転信号と反転信号の両方がROM1〜5回路1〜
5に共通に入力される。ただし、FR端子には、正転信
号だけが入力される。Each of these input signals, via an inverter, receives both the non-inverted signal and the inverted signal from the ROM1-5 circuits 1-5.
5 are commonly input. However, only the normal rotation signal is input to the FR terminal.
【0160】PC1〜5回路6〜10の出力信号sw1
〜sw5は、図20のレベルシフタ259を介し、電圧
セレクタ260の制御端子に接続されている。出力信号
sw1〜sw5のいずれか1つがHighの時、電圧セ
レクタ内で対応する電圧レベルVY1〜VY5の1つが選択
され、データ線に印加される。Output signals sw1 of PCs 1 to 5 and circuits 6 to 10
To sw5 are connected to the control terminal of the voltage selector 260 via the level shifter 259 in FIG. When any one of the output signals sw1 to sw5 is High, one of the corresponding voltage levels VY1 to VY5 is selected in the voltage selector and applied to the data line.
【0161】図22は、図21のROM5回路5を模式
的に表した図であり、Nチャンネル・トランジスタ(以
降Nch・Tr)を白丸(○)で示している。FIG. 22 is a diagram schematically showing the ROM 5 circuit 5 of FIG. 21, and N-channel transistors (hereinafter, Nch-Tr) are indicated by white circles (○).
【0162】図22の左側において、通常のCMOSト
ランジスタ記号と対応して示しているように、ゲートは
(a,c)と表記され、ドレインは(b)と表記され、
ソースは(d)と表記され、サブストレート(Vss=
GND)と表記されている。On the left side of FIG. 22, as shown in correspondence with a normal CMOS transistor symbol, the gate is described as (a, c), the drain is described as (b),
The source is described as (d), and the substrate (Vss =
GND).
【0163】なお、ROM回路は、すべてNch・Tr
で論理を構成している。これは、Pチャンネル・トラン
ジスタ(以降Pch・Tr)だけの論理構成も可能であ
るが、同じトランジスタの駆動能力を実現する場合、N
チャネルトランジスタの移動度はPチャネルトランジス
タの移動度の約3倍であるため、同じ能力のトランジス
タを作成する場合には、Nチャンネルトランジスタで作
った方が1/3以下に小さくできるためである。The ROM circuits are all Nch-Tr
The logic is composed of This means that although a logical configuration of only a P-channel transistor (hereinafter Pch-Tr) is possible, when realizing the same transistor driving capability, N
This is because the mobility of the channel transistor is about three times the mobility of the P-channel transistor, and therefore, when transistors having the same capacity are to be formed, the mobility of the N-channel transistor can be reduced to 1/3 or less.
【0164】図22において、XPC信号(PCの反転
信号である)によって駆動されるNch・Trは、プリ
チャージ時においてVdd(5V)とVss(GND)
電位とがショート状態になることを防止している。In FIG. 22, Nch • Tr driven by the XPC signal (which is an inverted signal of PC) has Vdd (5 V) and Vss (GND) during precharge.
This prevents a short circuit with the potential.
【0165】次に、入力信号からデコード演算により出
力信号が生成される過程を説明する。Next, the process of generating an output signal by a decoding operation from an input signal will be described.
【0166】不一致判定回路の出力線(縦の線)は、あ
らかじめプリチャージ(PC信号)によりHighにな
っている。入力線(横の線)から入力される入力信号に
よって、一本の縦の線に直列接続されている全てのNc
h・Trがオンすると、その縦の線の電位はVssとな
り、出力はLowに変化する。The output line (vertical line) of the non-coincidence judging circuit is high in advance due to precharge (PC signal). According to the input signal input from the input line (horizontal line), all Nc connected in series to one vertical line
When h · Tr is turned on, the potential of the vertical line becomes Vss, and the output changes to Low.
【0167】例えば、走査パターンとして図28Aのパ
ターンを採用しているとする。For example, it is assumed that the pattern shown in FIG. 28A is employed as a scanning pattern.
【0168】XPCがHighで、data1〜dat
a4がすべてHighならば、ROM5回路の1列目の
Nch・Trがすべてオンし、VssにつながりLow
を出力する。他の列は、オンしていないNch・Trが
あり、Vssにはつながらず、Highのままである。When XPC is High, data 1 to data
If all of a4 are High, all the Nch-Trs in the first column of the ROM 5 circuit are turned on, and are connected to Vss.
Is output. The other columns include Nch Trs that are not turned on, do not connect to Vss, and remain High.
【0169】このように、Nch・Trをどこに置くか
によって、出力を選択することができる。つまり、Nc
h・Trの配置によって、入力信号をデコードし、選択
電圧データへと変換することが可能である。As described above, the output can be selected depending on where the Nch Tr is placed. That is, Nc
Depending on the arrangement of h · Tr, it is possible to decode an input signal and convert it to selection voltage data.
【0170】ここでROM回路5は、走査パターンと表
示データとの不一致数が4、つまりすべて違う場合だけ
を担当するROMである。このため、4回違う走査パタ
ーンが印加されるとしても、トータルの出力回数は4回
のみである。このため、ROM回路5は、4列の構成で
十分である。Here, the ROM circuit 5 is a ROM that handles only the case where the number of mismatches between the scanning pattern and the display data is 4, that is, all are different. Therefore, even if a different scanning pattern is applied four times, the total number of outputs is only four. For this reason, a four-column configuration is sufficient for the ROM circuit 5.
【0171】他のROM回路も同様にして、出力する場
合の数により構成を決める。例えば、ROM回路1、R
OM回路2、ROM回路3、ROM回路4は、各々4、
9、16、9列の構成でよい。Similarly, the configuration of other ROM circuits is determined according to the number of output cases. For example, the ROM circuit 1, R
The OM circuit 2, the ROM circuit 3, and the ROM circuit 4 are 4,
A configuration of 9, 16, and 9 columns may be used.
【0172】走査電圧パターンを例えば、図28Aから
図28Bに変化させた場合には、これに対応させてNc
h・Trの配置を変えればよい。そのような配置の変更
は、ROM製造のためのマスクの変更で容易に行える。When the scanning voltage pattern is changed from FIG. 28A to FIG. 28B, for example, Nc
The arrangement of h · Tr may be changed. Such an arrangement change can be easily performed by changing a mask for manufacturing a ROM.
【0173】図23は、図21のPC回路10の内部の
回路構成を示した図である。FR信号に接続されたイン
バータ303と2個のNch・Tr301、302とに
よって、入出力端子IN1とIN2を選択できる構成に
なっている。FIG. 23 is a diagram showing an internal circuit configuration of PC circuit 10 of FIG. The configuration is such that the input / output terminals IN1 and IN2 can be selected by the inverter 303 connected to the FR signal and the two Nch Trs 301 and 302.
【0174】FR信号がHighの場合、端子IN1に
入力している信号が選択され、Lowの場合には端子I
N2に入力している信号が選択される。When the FR signal is high, the signal input to the terminal IN1 is selected. When the FR signal is low, the signal input to the terminal IN1 is selected.
The signal input to N2 is selected.
【0175】Pch・Tr304は、PC信号を受け、
端子IN1、もしくは端子IN2に接続されているRO
M回路をプリチャージする働きをする。The Pch Tr 304 receives the PC signal,
RO connected to terminal IN1 or terminal IN2
It functions to precharge the M circuit.
【0176】また、出力用にPch・Tr305とイン
バータ306がある。Pch・Tr305は、出力を安
定させるためにある。There are a Pch-Tr 305 and an inverter 306 for output. The Pch Tr 305 is provided for stabilizing the output.
【0177】ここで、図21のPC回路8は、電圧レベ
ルVY3(例えば、グランド)を選択するだけでよいた
め、FR信号によって入力信号を選択しなくてもよい。
このため、入力選択のためのNch・Tr301、30
2が無い構成になっており、プリチャージするPch・
Tr304のソースにそのまま接続されている構成にな
っている。Here, the PC circuit 8 in FIG. 21 only needs to select the voltage level VY3 (for example, ground), so that it is not necessary to select the input signal by the FR signal.
Therefore, Nch Trs 301 and 30 for input selection are selected.
2 and there is no Pch
It is configured to be directly connected to the source of Tr304.
【0178】図24は、不一致数判定回路の動作を説明
するためのタイミングチャートである。この図により、
入力信号data1〜data4、パターン識別信号P
D0,PD1、1選択期間信号LP、プリチャージ信号
PC、反転信号FR、フレームメモリのW/R(Hig
hで書き込み、Lowで読み出し)の各信号の相関関係
が明らかとされる。FIG. 24 is a timing chart for explaining the operation of the number-of-mismatch determination circuit. From this figure,
Input signals data1 to data4, pattern identification signal P
D0, PD1, 1 selection period signal LP, precharge signal PC, inversion signal FR, frame memory W / R (Hig
The correlation between the respective signals (writing with h and reading with Low) is clarified.
【0179】図21〜図24を参照して回路の動作を説
明する。The operation of the circuit will be described with reference to FIGS.
【0180】LP(1選択期間)信号を基準に説明す
る。LP立ち下がり後、フレームメモリにデータが書き
込まれるライト期間の後、フレームメモリから同時選択
ライン分のデータが読み出されるリード期間がある。こ
のリード期間内に出力データdata1〜data4、
FR信号、PD0,PD1信号が確定する。この確定前
のデータを消去してリセットするために、確定前から確
定後に移行するタイミングでPC(プリチャージ)信号
がLowになる。このPC信号に従い、PC回路6〜1
0内のPch・Trがオンし、ROM回路1〜5内のN
ch・Trがプリチャージされ、High(Vdd)に
引き上げられる。この後、データdata1〜data
4と、パターン識別信号PD0,PD1とがROM1〜
5でデコードされ、この結果、データ線に印加する電圧
レベルを選択する信号(sw1からsw5)が決定され
る。Description will be made with reference to the LP (one selection period) signal. After the fall of LP, there is a read period in which data for the simultaneously selected lines is read from the frame memory after a write period in which data is written in the frame memory. During this read period, the output data data1 to data4,
The FR signal and the PD0 and PD1 signals are determined. In order to erase and reset the data before the determination, the PC (precharge) signal becomes low at the timing of transition from before the determination to after the determination. According to the PC signal, the PC circuits 6 to 1
0 turns on Pch.Tr, and N in the ROM circuits 1 to 5
The channel Tr is precharged and raised to High (Vdd). Thereafter, data data1 to data
4 and the pattern identification signals PD0 and PD1
5, and as a result, a signal (sw1 to sw5) for selecting a voltage level to be applied to the data line is determined.
【0181】ここで、従来の一般的なROMは、プリチ
ャージ用のPch・TrがすべてのNch・Trの列毎
に必要である。しかし、不一致数判定回路に用いるRO
M回路では、図22で説明したように、すべての列の出
力が同時に変化することはありえない。このため、プリ
チャージ用のPch・Trは、各ROM回路に1個あれ
ばよい。つまり、各ROM回路に1個づつあるPC回路
に1個あれば、十分にプリチャージ動作を行うことがで
きる。このため、本発明では、PC回路内に1個あるだ
けである。本発明では、面積比でNchトランジスタよ
りも大きなPchトランジスタの数をさらに減らし、よ
り小型な回路を実現できている。Here, in a conventional general ROM, a precharging Pch / Tr is required for every Nch / Tr column. However, RO used in the mismatch number determination circuit
In the M circuit, as described with reference to FIG. 22, the outputs of all columns cannot change at the same time. Therefore, only one Pch • Tr for precharging is required for each ROM circuit. That is, if there is one PC circuit in each ROM circuit, a sufficient precharge operation can be performed. Therefore, in the present invention, there is only one in the PC circuit. According to the present invention, the number of Pch transistors larger in area ratio than the Nch transistors is further reduced, and a smaller circuit can be realized.
【0182】以上のように、Nch・Trだけで構成す
ること、出力の場合の数により小さくすること、を備え
たROM回路と、プリチャージ用のPch・Trを1個
にするPC回路によって、従来のゲート構成の回路より
面積が40%小さくなることを確認している。As described above, the ROM circuit including only the Nch-Tr and the number of outputs can be reduced, and the PC circuit using one Pch-Tr for precharging, It has been confirmed that the area is 40% smaller than that of a circuit having a conventional gate configuration.
【0183】以上の説明では、4ライン同時選択につい
て説明したが、同時選択ライン数が増加、減少した場合
には、ROM回路内部の行列の数を増加、減少させれば
対応できる。同時選択が4ライン以上の場合、同時選択
ライン数よりも、走査パターン識別信号(PD0,PD
1)は非常に少なくなる。例えば32ラインの場合、従
来では32本必要な線が、走査パターン識別信号とする
と5本で済む。このため配線が減少する。In the above description, simultaneous selection of four lines has been described. However, when the number of simultaneously selected lines increases or decreases, it can be handled by increasing or decreasing the number of rows and columns in the ROM circuit. When the simultaneous selection is four or more lines, the scanning pattern identification signals (PD0, PD
1) becomes very small. For example, in the case of 32 lines, conventionally, if the scanning pattern identification signal is 32 lines, only 5 lines are required. Therefore, the number of wirings is reduced.
【0184】次に、実施の形態3に関する変形例につい
て、図25を用いて説明する。Next, a modification of the third embodiment will be described with reference to FIG.
【0185】図25の変形例は、図21に示した不一致
数判定回路内のプリチャージ(PC)信号を遅延線(ポ
リシリコン線)によって伝え、低消費電力化するもので
ある。 図21のPC信号により、Pch・Trがオン
し、Nch・Trのドレインがチャージアップされる。
RAM内蔵データ線駆動回路は、不一致数判定回路をデ
ータ線を駆動する出力本の数持っている。このため、プ
リチャージにより一斉に出力本数分のNch・Trがチ
ャージアップされ、大きな電流が流れる。しかし、この
プリチャージ信号を不一致数判定回路すべてに伝えるデ
ータ線に遅延線を用いることで、一斉にチャージアップ
せず、遅延時間に平均的に電流を流すことで、大きな突
入電流が流れることを防止し、より低消費電力なデータ
線駆動回路を実現することができる。In the modification of FIG. 25, the precharge (PC) signal in the number-of-mismatch determination circuit shown in FIG. 21 is transmitted by a delay line (polysilicon line) to reduce power consumption. In response to the PC signal in FIG. 21, the Pch-Tr is turned on, and the drain of the Nch-Tr is charged up.
The data line driving circuit with a built-in RAM has the number of mismatch circuits for determining the number of outputs for driving the data lines. For this reason, Nch-Trs for the number of outputs are charged up at the same time by precharging, and a large current flows. However, by using a delay line for the data line that transmits this precharge signal to all of the mismatch determination circuits, a large inrush current flows by flowing current averagely during the delay time without charging up all at once. Thus, a data line driving circuit with lower power consumption can be realized.
【0186】すなわち、図25に示すように、プリチャ
ージ信号の信号線501,502をポリシリコンで形成
することで、低消費電力化を達成できる。また、プリチ
ャージ用の配線を遅延線にすることで、突入電流を平均
化し、低消費電力な不一致数判定回路とすることもでき
る。That is, as shown in FIG. 25, the power consumption can be reduced by forming the signal lines 501 and 502 of the precharge signal with polysilicon. In addition, by using a delay line for the pre-charging wiring, the inrush current can be averaged, and a low power consumption mismatch number determination circuit can be obtained.
【0187】次に、第4の実施の形態について説明す
る。Next, a fourth embodiment will be described.
【0188】(実施の形態4) (A)本実施の形態の特徴 本実施の形態は、データ線駆動回路内部に、外部入力
で、データ線に出力するすべての電圧レベルを同じにす
る電圧オフ回路を備えたことを特徴とする。(Embodiment 4) (A) Features of this Embodiment In this embodiment, a voltage is turned off in the data line drive circuit so that all the voltage levels output to the data lines by the external input are the same. A circuit is provided.
【0189】また、データ線駆動回路内部に帰線期間検
出回路を持ち、帰線期間検出回路からの帰線期間信号に
よっても、あるいは外部入力によっても、データ線に出
力するすべての電圧レベルを同じにすることができるよ
うにしたことを特徴とするものである。A retrace period detection circuit is provided in the data line drive circuit, and all voltage levels output to the data lines are kept the same by the retrace period signal from the retrace period detection circuit or by an external input. It is characterized in that it can be made to be.
【0190】(B)本発明者によって明らかとされた問
題点 液晶表示装置が動作状態にあっても、表示に必要のない
期間が存在することがある。(B) Problems identified by the present inventor Even when the liquid crystal display device is in an operating state, there may be a period that is not necessary for display.
【0191】例えば、CRTの帰線期間に対応する期
間、一つのフレーム期間と次のフレーム期間との間の期
間、一つのフィールド期間と次の一つのフィールド期間
との間の期間、タッチセンサとのインタフェースをとる
期間等がある。これらの期間をブランク期間ということ
にする。そして、これらの期間を代表して適宜、帰線期
間ということもある。For example, a period corresponding to a blanking period of a CRT, a period between one frame period and the next frame period, a period between one field period and the next one field period, There is a period to take the interface. These periods are referred to as blank periods. Then, these periods may be appropriately referred to as a retrace period.
【0192】この帰線期間(ブランク期間)中に、上述
のデコーダ258を通常に動作させておくと、この期間
に表示パネルの液晶に種々の電圧が印加され、クロスト
ーク等が発生し、表示に悪影響をおよぼす。If the above-described decoder 258 is operated normally during this blanking period (blank period), various voltages are applied to the liquid crystal of the display panel during this period, causing crosstalk and the like, and Adversely affect
【0193】以下、具体的に説明する。Hereinafter, a specific description will be given.
【0194】通常、コントローラ等から送られてくる液
晶駆動用信号の選択期間信号LPの1フレーム間の数
は、図40に示すように、実際の表示を行う選択期間の
数より多い。図では、例として240本の走査線を持っ
た表示パネルを4ライン同時選択するマルチライン駆動
を行う場合を示したものである。4ライン同時選択で、
240ラインの走査線の表示装置を表示するためには、
240/4=60選択期間で、1回の全面走査が終わ
る。これを1フィールドとする。4ラインすべての画素
を独立に表示するためには、少なくても4フィールド必
要である。従って表示には、60×4フィールド=24
0選択期間必要である。Normally, the number of selection period signals LP of the liquid crystal drive signal sent from the controller or the like in one frame is larger than the number of selection periods for performing actual display, as shown in FIG. In the drawing, as an example, a case is shown in which multi-line driving is performed in which a display panel having 240 scanning lines is simultaneously selected for four lines. By selecting 4 lines at the same time,
In order to display a display device of 240 scanning lines,
One full scan is completed in 240/4 = 60 selection periods. This is one field. In order to independently display all four lines of pixels, at least four fields are required. Therefore, for display, 60 × 4 fields = 24
0 selection period is required.
【0195】ところが、図40に示すように、1フレー
ム期間の選択期間の数は245となっており、表示に必
要な選択期間(240)よりも多い数になっている。However, as shown in FIG. 40, the number of selection periods in one frame period is 245, which is larger than the selection period (240) required for display.
【0196】これは、CRT等の別のタイプの表示装置
と表示制御を共通にすることを目的として、CRT上の
走査が終了し初期の走査線に戻るための期間(帰線期
間)分に対応させ、選択期間を追加しているためであ
る。This is for the purpose of sharing the display control with another type of display device such as a CRT or the like, in the period (return period) for completing the scanning on the CRT and returning to the initial scanning line. This is because a corresponding period is added.
【0197】また、表示を行うコントロール時、表示デ
ータを作るCPUなどと表示データの入出力の調整上、
選択期間の数が多くなることもある。上述の帰線期間
は、パネルの表示には必要の無い期間であり、この間に
表示パネルの液晶に印加される電圧は、表示に悪影響を
及ぼす。In the control for displaying, when adjusting the input / output of the display data with the CPU for generating the display data,
The number of selection periods may increase. The retrace period described above is a period that is not necessary for display on the panel. During this period, the voltage applied to the liquid crystal of the display panel has a bad influence on the display.
【0198】従来のMPX駆動では、帰線期間の走査線
の電位が非選択つまり、ゼロ電位になっていれば、デー
タ線がVMY1、VMY2のどちらの電位になっていても、液
晶にかかる実効電圧が同じであるため、コントラストを
低下させる(ON/OFFの電圧比を低下させる)もの
の、選択電位によって大きく表示が異なることは無い。In the conventional MPX drive, if the potential of the scanning line in the flyback period is not selected, that is, if the potential of the scanning line is zero potential, the effective potential applied to the liquid crystal is maintained regardless of the potential of the data line VMY1 or VMY2. Since the voltages are the same, the contrast is reduced (the ON / OFF voltage ratio is reduced), but the display does not greatly differ depending on the selected potential.
【0199】しかし、マルチライン駆動を行う場合、M
PX駆動に対して、データ線の選択電位が大きく、選択
する電位の数も多い。つまり、同時に選択する走査線の
本数が、h本(hは整数)とするとh+1の電圧レベル
がデータ線側に必要になる。このため、帰線期間にデー
タ線が選択する電位によって、表示が大きく異なる。However, when performing multi-line driving, M
As compared with the PX drive, the selection potential of the data line is higher and the number of potentials to select is larger. That is, if the number of scanning lines to be selected simultaneously is h (h is an integer), a voltage level of h + 1 is required on the data line side. Therefore, the display greatly differs depending on the potential selected by the data line during the flyback period.
【0200】例えば、隣のデータ線と違う選択電位が帰
線期間にデータ線に印加されると、クロストークのよう
に見える。従来のMPX駆動とは違い、たとえ全体(2
45H)の僅かな期間(5H)であっても、はっきり表
示に悪影響を及ぼし、クロストークとして観測できる課
題があることを本出願人は発見した。For example, when a selection potential different from that of an adjacent data line is applied to a data line during a flyback period, it looks like crosstalk. Unlike the conventional MPX drive, even if the whole (2
The applicant has found that even a short period (5H) of 45H) clearly affects the display and has a problem that can be observed as crosstalk.
【0201】つまり、従来のMPX駆動では、帰線期間
の走査線の電位が非選択つまり、ゼロ電位になっていれ
ば、図39Aに示すように、データ線がVMY1、VMY2の
どちらの電位になっていても、液晶にかかる実効電圧が
同じである。したがって、コントラストは低下するもの
の、選択電位によって大きく表示が異なることは無い。That is, in the conventional MPX driving, if the potential of the scanning line during the flyback period is not selected, that is, if the potential of the scanning line is zero potential, as shown in FIG. 39A, the potential of the data line is set to either VMY1 or VMY2. However, the effective voltage applied to the liquid crystal is the same. Therefore, although the contrast is reduced, the display does not greatly differ depending on the selected potential.
【0202】しかし、マルチライン駆動を行う場合は、
図39Bに示すように、MPX駆動に対してデータ線の
選択電位の絶対値が大きく、かつ選択する電位の数も多
い。このため、帰線期間にデータ線が選択する電位によ
って、表示が大きく異なる。However, when performing multi-line driving,
As shown in FIG. 39B, the absolute value of the selection potential of the data line is larger than the MPX driving, and the number of potentials to be selected is larger. Therefore, the display greatly differs depending on the potential selected by the data line during the flyback period.
【0203】例えば、隣のデータ線と違う選択電位が帰
線期間にデータ線に印加されると、クロストークのよう
に見える。従来のMPX駆動とは違い、たとえ全体(2
45H)の僅かな期間(5H)であっても、はっきり表
示に悪影響を及ぼし、クロストークとして観測できるこ
とがわかった。For example, when a selection potential different from that of an adjacent data line is applied to a data line during a flyback period, it looks like crosstalk. Unlike the conventional MPX drive, even if the whole (2
It was found that even a short period (5H) of 45H) clearly affected the display and could be observed as crosstalk.
【0204】(C)本実施の形態の内容 図29に本実施の形態のデータ線駆動回路の全体構成を
示す。(C) Contents of this Embodiment FIG. 29 shows the overall configuration of the data line drive circuit of this embodiment.
【0205】図29の構成の特徴は、ディスプレイオフ
(DSP_OFF)信号をデコーダ258に入力し、帰
線期間において、データ線に印加する電圧を一定にする
ことである。データ線に印加する電圧を一定にするため
に、デコーダ258内に電圧オフ回路266が設けられ
ている。A feature of the configuration of FIG. 29 is that a display-off (DSP_OFF) signal is input to the decoder 258, and the voltage applied to the data line is kept constant during the retrace period. A voltage-off circuit 266 is provided in the decoder 258 to make the voltage applied to the data line constant.
【0206】まず、ディスプレイオフ(DSP_OF
F)信号を、帰線期間検出回路を介することなく、直接
的に電圧オフ回路266に入力する場合について説明す
る。この場合、図29のスイッチ8000は、(a)側
に切り替えられる。図2に示されるモジュールコントロ
ーラ2340がディスプレイオフ(DSP_OFF)信
号を生成し、このディスプレイオフ(DSP_OFF)
信号が電圧オフ回路266に直接に入力される。First, display off (DSP_OF)
F) A case where a signal is directly input to the voltage-off circuit 266 without passing through a retrace period detection circuit will be described. In this case, the switch 8000 in FIG. 29 is switched to the (a) side. The module controller 2340 shown in FIG. 2 generates a display off (DSP_OFF) signal, and this display off (DSP_OFF)
The signal is directly input to the voltage-off circuit 266.
【0207】電圧オフ回路の構成について説明する。The configuration of the voltage off circuit will be described.
【0208】図30A,図30Bは、1出力に対応する
電圧オフ回路の回路構成の例である。仮に160出力な
らば、図30A,図30Bの回路が並列に160個並ぶ
ことになる。FIGS. 30A and 30B show examples of the circuit configuration of a voltage-off circuit corresponding to one output. If there are 160 outputs, 160 circuits of FIGS. 30A and 30B are arranged in parallel.
【0209】図30Aは4ライン同時選択の場合、図3
0Bは、3ライン同時の場合の電圧オフ回路を示す。FIG. 30A shows a case where four lines are simultaneously selected.
OB indicates a voltage-off circuit for three lines simultaneously.
【0210】図30Aに示すように、4ライン同時選択
の場合、不一致数判定回路から5レベルの電位(VY1〜
VY5)を選択する信号sw1〜sw5が出力され、電圧
オフ回路に入力される。つまり、sw1、sw2、sw
4、sw5の各信号はANDゲート2700,271
0,2730,2740にそれぞれ入力される。また、
SW3信号は、オアゲート2720に入力される。As shown in FIG. 30A, when four lines are selected simultaneously, the five-level potentials (VY1 to VY1 to
Signals sw1 to sw5 for selecting VY5) are output and input to the voltage-off circuit. That is, sw1, sw2, sw
4 and the signal of sw5 are AND gates 2700 and 271
0, 2730 and 2740, respectively. Also,
The SW3 signal is input to the OR gate 2720.
【0211】一方、外部信号DSP_OFFが、AND
ゲート2700,2710,2730,2740に共通
に入力される。また、オアゲート2720には、DSP
_OFF信号の反転信号が入力されている。On the other hand, when the external signal DSP_OFF is AND
Gates 2700, 2710, 2730, and 2740 are commonly input. In addition, the OR gate 2720 includes a DSP
An inverted signal of the _OFF signal is input.
【0212】つまり、DSP_OFF信号がHighな
らば、sw1〜sw5信号はそのまま出力されるが、D
SP_OFF信号がLowならば、sw3信号だけがH
ighになる。このため、DSP_OFF信号をLow
にすることで、Highになったsw3に接続されてい
る電圧セレクタによって、データ線にVY3(図39B参
照)が印可される。That is, if the DSP_OFF signal is High, the signals sw1 to sw5 are output as they are.
If the SP_OFF signal is Low, only the sw3 signal is H
It becomes igh. Therefore, the DSP_OFF signal is set to Low.
As a result, VY3 (see FIG. 39B) is applied to the data line by the voltage selector connected to sw3 that has become High.
【0213】4ライン同時選択の場合は、走査線の非選
択レベルのゼロ電位と同じVx3が帰線期間にデータ線に
印加されることで、液晶に電圧が印加されず、クロスト
ークを防止できる。In the case of simultaneous selection of four lines, Vx3, which is equal to the zero potential of the non-selection level of the scanning line, is applied to the data line during the retrace period, so that no voltage is applied to the liquid crystal and crosstalk can be prevented. .
【0214】4ラインなど偶数の同時選択ラインの場合
には、走査線側の非選択レベルと同じ電位をデータ線側
でも選択可能であり、この電位を帰線期間にデータ線が
選択することが望ましい。しかし、3、5、7ライン同
時選択など奇数のライン数の場合には、走査線の非選択
レベルと同じ電位レベルが、通常データ線の電圧レベル
にはない。この場合の対応策として、以下の2つの方法
がある。In the case of an even number of simultaneously selected lines such as four lines, the same potential as the non-selection level on the scanning line side can be selected on the data line side, and this potential can be selected by the data line during the retrace period. desirable. However, in the case of an odd number of lines such as simultaneous selection of 3, 5, and 7 lines, the same potential level as the non-selection level of the scanning line is not present in the voltage level of the normal data line. The following two methods are available as countermeasures in this case.
【0215】1)走査側の非選択レベルをデータ線駆動
回路に入力し、帰線期間に非選択レベルをデータ線が選
択する。1) The non-selection level on the scanning side is input to the data line driving circuit, and the data line selects the non-selection level during the flyback period.
【0216】2)走査側の非選択レベルに最も近い電位
レベルを、帰線期間にデータ線が選択する。2) The data line selects the potential level closest to the non-selection level on the scanning side during the retrace period.
【0217】3ライン同時選択で1)の方法を実現する
には、図30Aに示される4ライン選択用回路のsw3
信号(VY3に対応する選択信号)をHighにし、かつ
データ線駆動電位VY1、VY2を3ライン時の電圧に変更
し、VY4、VY5を3ライン時のVY3、VY4に変更すれば
よい。To realize the method 1) by simultaneous selection of three lines, the sw3 of the circuit for selecting four lines shown in FIG.
The signal (selection signal corresponding to VY3) may be set to High, the data line drive potentials VY1 and VY2 may be changed to voltages for three lines, and VY4 and VY5 may be changed to VY3 and VY4 for three lines.
【0218】一方、2)の方法を実現するには、図30
Bの回路図を採用する。これは、4つある電圧レベル
(VY1、VY2、VY3、VY4)のVY2を、帰線期間におい
て選択する回路になっている。On the other hand, in order to realize the method 2), FIG.
The circuit diagram of B is adopted. This is a circuit for selecting VY2 of four voltage levels (VY1, VY2, VY3, VY4) in a flyback period.
【0219】以上示したように、奇数の同時選択の場合
にも、クロストークを無くすことができる。As described above, crosstalk can be eliminated even in the case of odd simultaneous selection.
【0220】次に、図29において、ディスプレイオフ
(DSP_OFF)信号を帰線期間検出回路272を介
して電圧オフ回路266に入力する場合について説明す
る。Next, a case where a display-off (DSP_OFF) signal is input to the voltage-off circuit 266 via the retrace period detection circuit 272 will be described with reference to FIG.
【0221】この場合は、図29のスイッチ8000は
(b)側に切り替えられ、ディスプレイオフ(DSP_
OFF)信号は帰線期間検出回路272に入力される。In this case, the switch 8000 in FIG. 29 is switched to the (b) side, and the display is turned off (DSP_
OFF) signal is input to the retrace period detection circuit 272.
【0222】帰線期間検出回路272は、図31に示す
ように、フレーム信号YDとフィールド信号FSと外部
入力のDSP_OFF信号を入力とする。帰線期間検出
回路272は、仮に、外部入力のDSP_OFF信号が
ない場合でも、自分でDSP_OFF信号に相当する信
号を生成する機能をもつ。As shown in FIG. 31, the retrace period detecting circuit 272 receives a frame signal YD, a field signal FS, and an externally input DSP_OFF signal. The retrace period detection circuit 272 has a function of generating a signal corresponding to the DSP_OFF signal by itself even when there is no externally input DSP_OFF signal.
【0223】図31は、帰線期間検出回路272の回路
構成例を示す図であり、図32は帰線期間検出回路27
2の動作を示すタイミングチャートである。FIG. 31 is a diagram showing a circuit configuration example of the flyback period detection circuit 272, and FIG.
6 is a timing chart showing the operation of No. 2.
【0224】帰線期間検出回路272は、FS信号をカ
ウントし、YDによってリセットされる3ビットのカウ
ンタになっている。4ライン同時選択の場合、4フィー
ルドが表示に必要である。The retrace period detecting circuit 272 is a 3-bit counter that counts the FS signal and is reset by YD. In the case of simultaneous selection of four lines, four fields are required for display.
【0225】FS信号によって、各フィールドが区別さ
れているため、カウンタの最終3ビットの出力Q3がH
ighとなる期間が帰線期間となる。このカウンタ出力
Q3と外部入力のDSP_OFFのNORをとること
で、外部入力も可能であり、しかも、帰線期間をコント
ローラ等の外部装置で作る必要もないデータ線駆動回路
とすることができる。Since each field is distinguished by the FS signal, the output Q3 of the last three bits of the counter is H
The period during which the signal is high is the retrace period. By taking the NOR of the counter output Q3 and the external input DSP_OFF, an external input is also possible, and a data line drive circuit that does not need to create a retrace period by an external device such as a controller can be provided.
【0226】図31の帰線期間検出回路272を用いる
場合には、NORゲート2830がHighの時、デー
タ線駆動電圧としてVY3を選択するようにする。When the retrace period detection circuit 272 shown in FIG. 31 is used, when the NOR gate 2830 is High, VY3 is selected as the data line drive voltage.
【0227】帰線期間検出回路272は、YDとFSと
DSP_OFF信号が入力されていれば動作するため、
RAMを搭載しているデータ線駆動回路だけでなく、外
部からデータを逐次入力するタイプのデータ線駆動回路
にも適用可能である。The blanking period detection circuit 272 operates if the YD, FS, and DSP_OFF signals are input.
The present invention can be applied not only to a data line driving circuit equipped with a RAM but also to a data line driving circuit of a type for sequentially inputting data from the outside.
【0228】次に、実施の形態4に関する変形例につい
て説明する。Next, a modification of the fourth embodiment will be described.
【0229】図33は、帰線期間検出回路272の他の
構成例を示す図であり、帰線期間検出回路がより小型化
されている。FIG. 33 is a diagram showing another configuration example of the retrace period detecting circuit 272, in which the retrace period detecting circuit is further downsized.
【0230】図33の構成では、帰線期間検出回路27
2は、リセット付きDフリップ・フロップ(DFR)3
個で構成されている。In the configuration of FIG. 33, the retrace period detecting circuit 27
2 is D flip-flop (DFR) with reset 3
It is composed of individual pieces.
【0231】また、図34に示すように、帰線期間検出
回路272は、行アドレスレジスタ257のアドレス値
のデコードによって帰線期間を検出する構成とすること
ができる。この場合の帰線期間検出回路272は、図3
5に示すように、行アドレスレジスタ257からアドレ
ス信号(RA信号)を受け取り、デコーダ2850によ
って、帰線期間の241Hから245Hまでを検出す
る。アドレス信号(RA信号)は、8ビット(RA1〜
RA7)ある。このうち、上位4ビットのANDをとる
ことで、0から始まるアドレス値の240(241H期
間)以上を検出できる。また、4入力ANDゲート1個
で構成できるため回路をコンパクト化できる。As shown in FIG. 34, the blanking period detecting circuit 272 can be configured to detect the blanking period by decoding the address value of the row address register 257. In this case, the retrace period detecting circuit 272 is configured as shown in FIG.
As shown in FIG. 5, an address signal (RA signal) is received from the row address register 257, and the decoder 2850 detects a flyback period from 241H to 245H. The address signal (RA signal) has 8 bits (RA1 to RA1).
RA7) Yes. Of these, by taking the AND of the upper 4 bits, 240 or more (241H period) of the address value starting from 0 can be detected. Further, since the circuit can be constituted by one 4-input AND gate, the circuit can be made compact.
【0232】また、図36に示すように、不一致数検出
回路と電圧オフ回路の機能をまとめた電圧決定回路26
7によって、帰線期間の電圧を一定レベルにする構成と
することもできる。Further, as shown in FIG. 36, a voltage decision circuit 26 integrating the functions of the number-of-mismatches detection circuit and the voltage-off circuit.
7, the voltage during the retrace period can be set to a constant level.
【0233】図37は、4ライン同時選択の場合のゲー
ト構成とした電圧決定回路267の回路図である。FIG. 37 is a circuit diagram of a voltage determination circuit 267 having a gate configuration in the case of simultaneous selection of four lines.
【0234】走査パターン発生回路91において、C1
〜C4の走査パターン信号のレベルが決められる。4つ
のEX_ORゲート92〜95によって、フレームメモリか
ら出力される4ライン分の画像データと走査パターンと
の不一致を検出し、アダー回路96で3ビット(D2、
D1、D0)の不一致数へと変換される。この3ビットの
不一致数は、デコード回路97において、5レベルの電
位(VY1〜VY5)を選択する信号sw1〜sw5にデコ
ードされる。このデコード回路97には、D_OFF信
号が入力されており、この信号がLowの場合には、信
号sw3だけがHighになりVY3が選択される。D_
OFF信号がHighの場合には、検出した不一致数に
応じた電圧レベルが選択される。In the scanning pattern generation circuit 91, C1
To C4 are determined. The four EX_OR gates 92 to 95 detect a mismatch between the image data for four lines output from the frame memory and the scanning pattern, and the adder circuit 96 outputs three bits (D2,
D1, D0). The 3-bit mismatch number is decoded by the decoding circuit 97 into signals sw1 to sw5 for selecting five levels of potentials (VY1 to VY5). The D_OFF signal is input to the decoding circuit 97. When this signal is Low, only the signal sw3 becomes High and VY3 is selected. D_
When the OFF signal is High, a voltage level corresponding to the detected number of mismatches is selected.
【0235】また、実施の形態3で説明したように、電
圧決定回路267をROMにより構成することも可能で
ある。Further, as described in the third embodiment, voltage determining circuit 267 can be constituted by a ROM.
【0236】図38は、電圧決定回路267の構成を示
している。FIG. 38 shows the structure of the voltage determination circuit 267.
【0237】電圧決定回路267は、ROM601〜6
05とPC回路606〜610によって構成されてい
る。この構成の詳細は 図21,図22を用いて先に説
明してあるので省略する。The voltage determination circuit 267 has the ROM
05 and PC circuits 606 to 610. The details of this configuration have already been described with reference to FIGS.
【0238】このROM回路601〜605に、ディス
プレイオフ信号(D_OFF信号)を入力し、D_OF
F信号がLowの場合は、VY3を選択し、D_OFF信
号がHighの場合は、不一致数によって電圧を決定す
るようにする。A display off signal (D_OFF signal) is input to these ROM circuits 601 to 605,
When the F signal is low, VY3 is selected, and when the D_OFF signal is high, the voltage is determined by the number of mismatches.
【0239】D_OFF信号がLowの場合には、D_
OFF信号に接続されたNチャンネルトランジスタがす
べてオフし、ROM回路の出力はHighとなり、Vx5
は選択されない。When the D_OFF signal is Low, D_OFF
All the N-channel transistors connected to the OFF signal are turned off, the output of the ROM circuit becomes High, and Vx5
Is not selected.
【0240】なお、ROM603だけがD_OFF信号
のレベルがLowの場合、通常の出力を遮断し、Vss
(Low)につながる経路を作ることにより、Lowレ
ベルの出力もできる。When only the level of the D_OFF signal is low in the ROM 603, the normal output is cut off and Vss is turned off.
By creating a path leading to (Low), a low-level output can also be performed.
【0241】以上説明したように、本実施の形態によれ
ば、マルチライン駆動方法を採用する場合でも、データ
線駆動電圧の電圧レベルをすべて同じにすることによ
り、クロストークを無くすことができる。As described above, according to the present embodiment, even when the multi-line driving method is employed, crosstalk can be eliminated by setting all the voltage levels of the data line driving voltages to be the same.
【0242】次に、第5の実施の形態について説明す
る。Next, a fifth embodiment will be described.
【0243】(実施の形態5) (A)本実施の形態の特徴 本実施の形態は、走査線駆動回路(Xドライバ)に関す
る。本実施の形態によれば、高周波クロックを必要とせ
ずに低消費電力で動作し、かつ、シフトレジスタの段数
をm/h(mは走査出力の数、hは同時選択される走査
線の数)とし、より低消費電力で、小型にした走査線駆
動回路(Xドライバ)を提供することができる。(Embodiment 5) (A) Features of this embodiment This embodiment relates to a scanning line driving circuit (X driver). According to this embodiment, the shift register operates with low power consumption without requiring a high-frequency clock, and the number of stages of the shift register is m / h (m is the number of scan outputs, and h is the number of scan lines selected simultaneously). ), It is possible to provide a scanning line driving circuit (X driver) with lower power consumption and reduced size.
【0244】(B)本発明者によって明らかとされた問
題点 図59は本発明者によって本発明前に検討された走査線
駆動回路(Xドライバ)の構成を示す図である。(B) Problems Revealed by the Inventor FIG. 59 is a diagram showing the configuration of a scanning line drive circuit (X driver) studied by the present inventor before the present invention.
【0245】図59に示されるように、走査線駆動回路
(Xドライバ)は、例えば、3つのICチップ900
0,9010,9020を縦列接続(カスケード接続)
して構成される。ICチップ9000が先頭チップであ
り、ICチップ9010,9020が従属チップであ
る。図中、FSはキャリー信号を出力する端子であり、
FSIはキャリー信号を受ける端子である。ICチップ
9020から出力されるキャリー信号は先頭チップ90
00に帰還されるようになっている。As shown in FIG. 59, the scanning line driving circuit (X driver) includes three IC chips 900, for example.
0, 9010, 9020 connected in cascade (cascade connection)
It is composed. The IC chip 9000 is the leading chip, and the IC chips 9010 and 9020 are subordinate chips. In the figure, FS is a terminal for outputting a carry signal,
FSI is a terminal for receiving a carry signal. The carry signal output from the IC chip 9020 is
Returned to 00.
【0246】2本の走査線を同時に駆動する場合の、I
Cチップ9000の内部構成例を図51に示す。図51
に記載されるように、走査線駆動回路を構成するICチ
ップは、コード発生部1201と、第1のシフトレジス
タ1202と、第2のシフトレジスタ1203と、レベ
ルシフタ1204と、デコーダ1205と、電圧セレク
タ1206とを有する。In the case where two scanning lines are driven at the same time,
FIG. 51 shows an example of the internal configuration of the C chip 9000. FIG.
As described in the above, the IC chip constituting the scanning line driving circuit includes a code generator 1201, a first shift register 1202, a second shift register 1203, a level shifter 1204, a decoder 1205, and a voltage selector. 1206.
【0247】走査線の駆動電圧は、例えば、選択時には
「+V1」あるいは「−V1」であり、非選択時には
「0」であり、よって合計で3レベルである。なお、
「V1」、「−V1」は図39Bの「Vx1」「−Vx1」
と同じ意味である。したがって、これら3レベルの中か
ら一つを選ぶためには、2ビットの制御情報が必要であ
り、これに対応させて、図51では2段のシフトレジス
タ1202,1203が設けられている。The driving voltage of the scanning line is, for example, “+ V1” or “−V1” when selected, and is “0” when not selected, and thus has a total of three levels. In addition,
“V1” and “−V1” are “Vx1” and “−Vx1” in FIG. 39B.
Has the same meaning as Therefore, in order to select one of these three levels, two bits of control information are required, and two-stage shift registers 1202 and 1203 are provided in FIG.
【0248】また、走査線はX1〜Xnまでn本あるた
め、シフトレジスタ1202,1203のそれぞれのビ
ット数はnビットである。例えば、一つのICチップが
担当する走査線の総数が120本ならば、シフトレジス
タ1202,1203のビット数は120ビットであ
る。Since there are n scanning lines X1 to Xn, the number of bits in each of the shift registers 1202 and 1203 is n. For example, if the total number of scanning lines handled by one IC chip is 120, the number of bits of the shift registers 1202 and 1203 is 120 bits.
【0249】また、4ライン同時駆動の場合のICチッ
プの構成は、例えば、図52のようになり、同時に駆動
する走査線の本数が増えれば増えるほど、シフトレジス
タの容量が増大する。The configuration of the IC chip in the case of four-line simultaneous driving is, for example, as shown in FIG. 52. As the number of simultaneously driven scanning lines increases, the capacity of the shift register increases.
【0250】(C)本実施の形態の内容 図41は、液晶表示装置の全体構成を示す図である。本
実施の形態の走査線駆動回路2200では、従来と異な
り、1つのシフトレジスタ102のみでよい。しかも、
シフトレジスタ102のビット数は、n/h(nは走査
線の総数であり、hは同時に駆動する走査線の数であ
る)でよく、従来に比べて格段に回路構成が簡素化され
る。(C) Contents of the Embodiment FIG. 41 is a diagram showing the overall configuration of a liquid crystal display device. In the scanning line driving circuit 2200 of this embodiment, unlike the conventional case, only one shift register 102 is required. Moreover,
The number of bits of the shift register 102 may be n / h (n is the total number of scanning lines, and h is the number of scanning lines driven at the same time), which significantly simplifies the circuit configuration as compared with the related art.
【0251】これは、走査線を選択するために必要なデ
ータと、走査線に供給する電圧を決定するために必要な
データとを分離して処理するようにした結果である。This is the result of separating and processing data necessary for selecting a scanning line and data necessary for determining a voltage to be supplied to the scanning line.
【0252】つまり、従来は、何本目の走査線を駆動す
るかという情報と、どのような駆動電位で駆動するかと
いう情報をまとめてシフトレジスタに記憶させていた。In other words, conventionally, information on what number of scanning lines are to be driven and information on what driving potential is to be driven are collectively stored in the shift register.
【0253】これに対し、本実施の形態は、MLS駆動
が隣接するh本の走査線群を順番に駆動することに着目
し、h本の走査線群を一本の走査線として考える。この
ように考えると、駆動する走査線を指定するための情報
を格納するシフトレジスタのビット数はn/h(nは走
査線の総数であり、hは同時に駆動する走査線の数であ
る)で足りる。On the other hand, the present embodiment focuses on the fact that the MLS drive sequentially drives h adjacent scanning line groups, and considers the h scanning line groups as one scanning line. When considered in this way, the number of bits of the shift register that stores information for specifying the scanning line to be driven is n / h (n is the total number of scanning lines, and h is the number of scanning lines to be driven simultaneously). Is enough.
【0254】一方、駆動電圧を指定するデータは、コー
ド発生部から簡単に生成することができ、そして、その
駆動電圧を指定するデータと走査線を指定するためのデ
ータとをデコーダに入力してデコードすれば、従来と同
様な走査線制御信号を生成できる。デコーダは図51に
示すように従来から存在するものを少し改良すれば足
り、よって、シフトレジスタのビット数を削減した分だ
け、回路の簡素化が図れる。On the other hand, the data for specifying the drive voltage can be easily generated from the code generator, and the data for specifying the drive voltage and the data for specifying the scanning line are input to the decoder. By decoding, a scanning line control signal similar to the conventional one can be generated. As shown in FIG. 51, it is sufficient for the decoder to slightly improve the existing one, so that the circuit can be simplified by the reduced number of bits of the shift register.
【0255】つまり、図41に示すように、シフトレジ
スタ102から出力されるデータは4本の走査線が組に
なっている1グループを順に選択するための選択データ
であり、一方、選択された1グループの4本の走査線に
ついて、電圧出力のV1を選択するか、-V1を選択する
かのデータD0〜D3は、デコーダ103にパラレルに
入力する。この構成によって、シフトレジスタのビット
数を30ビットとしている。よって、消費電力が減少
し、回路規模も小さくできる。That is, as shown in FIG. 41, the data output from the shift register 102 is selection data for sequentially selecting one group in which four scanning lines are grouped. Data D0 to D3 indicating whether to select the voltage output V1 or to select -V1 for the four scanning lines in one group are input to the decoder 103 in parallel. With this configuration, the number of bits of the shift register is 30 bits. Therefore, power consumption is reduced and the circuit scale can be reduced.
【0256】(D)本実施の形態の具体的な回路構成 4ラインの走査線を同時に選択し、1個のICチップで
120本の走査線を駆動する場合について、具体的に説
明する。(D) Specific Circuit Configuration of this Embodiment A case in which four scanning lines are simultaneously selected and one IC chip drives 120 scanning lines will be specifically described.
【0257】図42は図41の走査線駆動回路2200
の具体的な回路図である。コード発生部101は、YD
信号でリセットされ、選択パルスLPをカウントするカ
ウンタ201と、カウンタ201のアドレスとFR信号
によってデータD0、D1、D2、D3を出力するROMで
構成されるパターンデコーダ202と、このデータをラ
ッチするラッチ203と、LP信号をクロックとして動
作するバッファ用インバータ204、205と、先頭チ
ップ識別信号MS,YD信号および,FSI信号からシ
フトレジスタに入力するためのデータSDを生成する回
路206と、遅延線207とによって構成されている。FIG. 42 shows the scanning line driving circuit 2200 of FIG.
3 is a specific circuit diagram of FIG. The code generation unit 101
A counter 201 which is reset by a signal and counts a selection pulse LP; a pattern decoder 202 composed of a ROM which outputs data D0, D1, D2 and D3 according to the address of the counter 201 and the FR signal; and a latch which latches the data. 203, buffer inverters 204 and 205 that operate using the LP signal as a clock, a circuit 206 that generates data SD to be input to the shift register from the head chip identification signals MS, YD signal, and FSI signal, and a delay line 207. And is constituted by.
【0258】次に、デコーダ103,レベルシフタ10
4,電圧セレクタ105について説明する。図42に示
される回路は、先頭の4走査線(X1,X2,X3,X
4)に出力する回路を示したものである。Next, the decoder 103 and the level shifter 10
4. The voltage selector 105 will be described. The circuit shown in FIG. 42 uses the first four scanning lines (X1, X2, X3, X
4) shows a circuit for outputting.
【0259】シフトレジスタの先頭の出力をSH1とす
る。このSH1は、各デコーダに共通に入力される。デ
ータD1、D2、D3、D4は、デコーダ103に入力され
る。強制的に電圧を0電位にするためのDOFF信号
も、デコーダ103に入力されている。The first output of the shift register is SH1. This SH1 is input commonly to each decoder. The data D1, D2, D3, D4 are input to the decoder 103. A DOFF signal for forcibly setting the voltage to 0 potential is also input to the decoder 103.
【0260】デコーダ103によってデータ(D0、D
1、D2、D3)がデコードされ各電圧のスイッチ信号に
なった後、レベルシフタ104、電圧セレクタ105に
よって+Vx1,0,−Vx1が選択され各々X1,X2,
X3,X4に出力される。The data (D0, D0)
1, D2, D3) are decoded and become switch signals of respective voltages, and + Vx1, 0, -Vx1 are selected by the level shifter 104 and the voltage selector 105, and X1, X2,
It is output to X3 and X4.
【0261】ロジック動作をまとめて示すと、SH1
は、Y1からY4が選択されているか(High)、非
選択か(Low)を示している信号である。SH1がL
owの場合には、D0からD3の信号のHigh、Lo
wに関わりなく、Y1からY4の出力電位が決定する。
例えば、D0がHighの場合は、Y1は、V1を、D
0がLowの場合には、−V1を出力する。同様に、各
々D1からD3に応じて、Y2からY4の電圧が決定さ
れる。The logic operation can be summarized as follows.
Is a signal indicating whether Y1 to Y4 are selected (High) or not selected (Low). SH1 is L
In the case of ow, the signals D0 to D3 are High and Lo.
Regardless of w, the output potentials of Y1 to Y4 are determined.
For example, when D0 is High, Y1 represents V1 and D1 represents D1.
When 0 is Low, -V1 is output. Similarly, voltages of Y2 to Y4 are determined according to D1 to D3, respectively.
【0262】図43は、4ラインの走査線を同時に選択
する場合のタイミングチャートである。FIG. 43 is a timing chart when four scanning lines are simultaneously selected.
【0263】1フレーム期間を240走査期間(LP)
とする。この場合、図59で示したICチップは2個、
カスケード接続されている。先頭チップにYD信号が入
力されると、SH1信号が最初に1LP期間だけHighに
なる。One frame period is 240 scanning periods (LP)
And In this case, two IC chips shown in FIG.
Cascaded. When the YD signal is input to the first chip, the SH1 signal first becomes High for one LP period.
【0264】シフトレジスタ102によって、1LP毎
にデータがシフトされていく。240本の走査線を、1
回、全部走査し終わるためには60個の選択パルスLP
が必要であり、これを1フィールドとする。The shift register 102 shifts data for each LP. 240 scanning lines, 1
Times, in order to finish scanning all, 60 selection pulses LP
Is required, and this is defined as one field.
【0265】1フィールドの走査が終了すると、カスケ
ード接続された従属チップのFS信号が、先頭チップの
FSI信号として図43に示すように入力される。この
ことで、再びSH1信号がHighになり、再び4本ずつの
走査線が順に選択される動作が始まる。When the scanning of one field is completed, the FS signal of the cascaded subordinate chip is input as the FSI signal of the first chip as shown in FIG. As a result, the SH1 signal becomes High again, and the operation of sequentially selecting four scanning lines again starts.
【0266】以上のようにして2フィールド、3フィー
ルド、4フィールドと選択され1フレームの動作を終了
する。1フレーム以降の動作は、以上説明した動作のく
り返しとなる。As described above, two fields, three fields, and four fields are selected, and the operation of one frame is completed. The operation after one frame is a repetition of the operation described above.
【0267】以上、4本の走査線を同時に選択する場合
を説明したが、本発明は、これに限定されるものではな
く、2本の同時選択の場合には、シフトレジスタは、6
0段、8本の同時選択の場合には、15段として構成で
きる。同時選択する走査線の数が2本以上のものに適用
できることは明白である。The case where four scanning lines are selected at the same time has been described above. However, the present invention is not limited to this case.
In the case of simultaneous selection of 0 stages and 8 lines, it can be configured as 15 stages. Obviously, the present invention can be applied to the case where the number of simultaneously selected scanning lines is two or more.
【0268】次に、実施の形態5に関する変形例につい
て説明する。Next, a modification of the fifth embodiment will be described.
【0269】図44は変形例の構成を示す。図41で
は、レベルシフタ104が、デコーダ103の後段にあ
った。図44では、レベルシフタ503の後段に、デコ
ーダ504がある構成としている。FIG. 44 shows a configuration of the modification. In FIG. 41, the level shifter 104 is located after the decoder 103. FIG. 44 shows a configuration in which the decoder 504 is provided after the level shifter 503.
【0270】レベルシフタ503への入力は、シフトレ
ジスタ502の出力(SH1〜SH30)の30個信号
と、コード発生部501からのデータ(D0〜D3)の
4個の信号になる。このため、レベルシフタのビット数
の総計は、34ビットで済む。図41では120×3=
360ビットのレベルシフタが必要であるため、さらに
回路の簡素化が可能である。The input to the level shifter 503 is 30 signals of the outputs (SH1 to SH30) of the shift register 502 and 4 signals of the data (D0 to D3) from the code generator 501. Therefore, the total number of bits of the level shifter is only 34 bits. In FIG. 41, 120 × 3 =
Since a 360-bit level shifter is required, the circuit can be further simplified.
【0271】図45は、他の変形例の構成を示す。FIG. 45 shows the structure of another modification.
【0272】図45では、コード発生部601の内部
を、レジスタコントローラ601とパターンデコーダ6
02とに分けている。In FIG. 45, the inside of the code generator 601 is divided into a register controller 601 and a pattern decoder 6.
02.
【0273】パターンデコーダ602は、走査電圧パタ
ーンデータPD1,PD0を入力する入力端子を有して
いる。The pattern decoder 602 has an input terminal for inputting the scanning voltage pattern data PD1, PD0.
【0274】走査パターンデータPD1,PD0はデー
タ線駆動回路(Yドライバ)2100から送られてく
る。Scan pattern data PD1 and PD0 are sent from data line drive circuit (Y driver) 2100.
【0275】データ線駆動回路(Yドライバ)2100
の不一致検出回路において、使用するパターンの変更を
行った場合でも、その走査電圧パターンの変更がパター
ンデータPD1,PD0として走査線駆動回路(Xドラ
イバ)に通知されるため、走査線駆動回路(Xドライ
バ)の回路構成を変更をしなくても、データ線駆動回路
(Yドライバ)2100において使用される走査パター
ンに対応して、列パターンの出力の順番の変更が可能で
ある。このことについては、後述する実施の形態6にお
いて、詳しく述べる。Data line drive circuit (Y driver) 2100
Even if the pattern to be used is changed in the non-coincidence detecting circuit, the change in the scanning voltage pattern is notified to the scanning line driving circuit (X driver) as pattern data PD1 and PD0. Even without changing the circuit configuration of the driver, the output order of the column patterns can be changed in accordance with the scanning pattern used in the data line driving circuit (Y driver) 2100. This will be described in detail in a sixth embodiment described later.
【0276】また、パターンデコーダ202の前段に必
要であったカウンタ201が不要になり、パターンデコ
ーダ自身も、例えば240個の選択パルスLPを数える
必要が無くなり、4つのパターンのみを区別できればよ
いため小型になり、液晶駆動装置をさらに小型化できる
利点がある。Also, the counter 201 which is required in the preceding stage of the pattern decoder 202 is not required, and the pattern decoder itself does not need to count, for example, 240 selection pulses LP. Therefore, there is an advantage that the size of the liquid crystal driving device can be further reduced.
【0277】図46、図47にパターンデコーダ602
の回路例を示す。また、図48A,48Bに、走査パタ
ーンを摸式的に示す。FIGS. 46 and 47 show the pattern decoder 602.
The following shows an example of the circuit. FIGS. 48A and 48B schematically show scanning patterns.
【0278】図46のパターンデコーダ602は、図4
8Aの走査電圧パターンをデコードし、図47のパター
ンデコーダ602は、図48Bの走査電圧パターンをデ
コードするものである。The pattern decoder 602 shown in FIG.
The pattern decoder 602 of FIG. 47 decodes the scanning voltage pattern of FIG. 48A, and decodes the scanning voltage pattern of FIG. 48B.
【0279】図48Aの走査電圧パターンを用いて表示
を行う場合を説明する。図48Aの走査電圧パターン
は、選択される4本の走査線の選択電圧を摸式的に示し
たものであり「+」は「V1」を、「−」は「−V1」
を意味する。A case where display is performed using the scanning voltage pattern of FIG. 48A will be described. The scanning voltage pattern in FIG. 48A schematically shows the selection voltages of the four scanning lines to be selected. “+” Indicates “V1”, and “−” indicates “−V1”.
Means
【0280】例えば、1フィールド目に選択する走査線
は、すべてV1を選択する。2フィールド目に選択する
1、2本目は、V1を3、4本目は、−V1を選択す
る。For example, all the scanning lines selected in the first field select V1. The first and second lines selected in the second field select V1, and the third and fourth lines select -V1.
【0281】しかし、このように1フィールド分すべて
同じパターンで選択し、表示を行うとクロストークや、
フリッカの原因になることが解っている。このため、1
フィールド目から始まり、順に4フィールド目のパター
ンになる表示を1から16ラインの走査線に適用し、2
フィールド目から始まり、順に3、4、1フィールド目
のパターンになる表示を次の17から32ラインの走査
線に適用するような出力電圧パターンで表示する場合が
ある。However, if the same pattern for one field is selected and displayed as described above, crosstalk,
It is known to cause flicker. Therefore, 1
The display starting from the field and successively becoming the pattern of the fourth field is applied to the scanning lines of 1 to 16 lines.
In some cases, display starting from the field and displaying the patterns in the third, fourth, and first fields in order is applied to the next 17 to 32 scanning lines using an output voltage pattern.
【0282】この場合には、1から16ラインは、最初
の4個の選択パルスLPで選択され、17から32ライ
ンは、次の4個のLPで選択されるため、図46のパタ
ーンデコーダの入力端子PD1,PD0に、4LP毎に
パターンを区別する信号を入力するだけで、以上に説明
した表示が可能になる。In this case, lines 1 to 16 are selected by the first four selection pulses LP, and lines 17 to 32 are selected by the next four LPs. The display described above can be performed only by inputting a signal for distinguishing a pattern for every 4LP to the input terminals PD1 and PD0.
【0283】図48Bの走査電圧パターンに変更したい
場合には、図47に示すようにパターンデコーダのAN
Dゲートの入力を変更するだけで簡単に変更可能であ
る。また、FR信号によって、「V1」と「−V1」を
交互に選択する交流駆動も可能である。When it is desired to change to the scanning voltage pattern of FIG. 48B, as shown in FIG.
It can be easily changed only by changing the input of the D gate. Also, AC driving that alternately selects “V1” and “−V1” by the FR signal is possible.
【0284】以上、ゲート回路によるパターンデコーダ
回路を説明したが、ROMによって構成しても同様の効
果がある。Although the pattern decoder circuit using the gate circuit has been described above, the same effect can be obtained by using a ROM.
【0285】図49は他の変形例を示す。FIG. 49 shows another modification.
【0286】図49の変形例は、図45に示すレジスタ
コントローラ601の内部構成を示す回路図である。ま
た、図50は、図45の回路の動作を示すタイミングチ
ャートである。A modification of FIG. 49 is a circuit diagram showing an internal configuration of register controller 601 shown in FIG. FIG. 50 is a timing chart showing the operation of the circuit of FIG.
【0287】1フレーム期間が選択パルス(LP)24
0個分に相当する場合には、図43で示したように、正
常に1フレーム期間に各走査線が4回選択され、電圧V
1か、0か、−V1が印加される。しかし、帰線期間を含
む場合(図50の1フレームが245個のLPに相当す
る場合)には、表示が乱れてしまう。The selection pulse (LP) 24 corresponds to one frame period.
In the case where the number of scanning lines corresponds to zero, as shown in FIG. 43, each scanning line is normally selected four times in one frame period, and the voltage V
1 or 0 or -V1 is applied. However, when the retrace period is included (one frame in FIG. 50 corresponds to 245 LPs), the display is disturbed.
【0288】これは、帰線期間中でもカウンタのカウン
トが進行し、走査線の選択動作が再開されるために、不
要な電圧が液晶表示パネルに印加されるためである。こ
の表示を正常にするためには、帰線期間中は、外部から
強制的にDOFF信号を入力し、SD信号の電位を0V
とする必要がある。This is because an unnecessary voltage is applied to the liquid crystal display panel because the counting of the counter proceeds even during the flyback period and the scanning line selection operation is restarted. To make this display normal, during the retrace period, the DOFF signal is forcibly input from the outside and the potential of the SD signal is set to 0V.
It is necessary to
【0289】図49では、外部から強制的にDOFF信
号を入力する手間を省くため、帰線期間処理回路100
1を付加している。In FIG. 49, in order to save the trouble of forcibly inputting the DOFF signal from the outside, the blanking period processing circuit 100
1 is added.
【0290】図49の帰線期間処理回路1001の動作
を、図50のタイミングチャートを用いて説明する。図
50では、駆動する走査線の本数を240本とし、1フ
レーム期間を選択パルス(LP)245個分に相当する
期間とし、帰線期間を選択パルス(LP)5個分に相当
する期間としている。The operation of blanking period processing circuit 1001 of FIG. 49 will be described with reference to the timing chart of FIG. In FIG. 50, the number of scanning lines to be driven is 240, one frame period is a period corresponding to 245 selection pulses (LP), and a retrace period is a period corresponding to five selection pulses (LP). I have.
【0291】走査線の総数が240本であるため、12
0個の出力をもつICチップを2個カスケード接続す
る。この先頭チップのFSI、FSなどの変化のタイミ
ングが図50に示されている。Since the total number of scanning lines is 240,
Two IC chips having zero outputs are cascaded. FIG. 50 shows the timing of the change of the FSI, FS, etc. of the first chip.
【0292】まず、YD信号が入力されると、図示され
ていないLP信号によって走査が始まる。30LPまで
で、先頭チップの120出力の走査を終え、ハイレベル
のFS信号がカスケード接続されている従属チップに入
力される。従属チップの走査が終了すると、従属チップ
のハイレベルのFS信号が先頭チップのFSI信号とし
て入力され、1フィールドから2フィールドの走査に移
る。以上の動作をくり返し、4フィールドまで走査を行
う。First, when the YD signal is input, scanning starts with an LP signal (not shown). Up to 30 LPs, scanning of the 120 outputs of the first chip is completed, and a high-level FS signal is input to the cascaded subordinate chips. When the scanning of the dependent chip is completed, the high-level FS signal of the dependent chip is input as the FSI signal of the leading chip, and the scanning shifts from one field to two fields. The above operation is repeated to scan up to four fields.
【0293】この時、帰線期間処理回路1001中のQ
10、Q20、Q30の各信号は、YD信号によってリ
セットされLowになった後、各々1フィールド目、2フ
ィールド目、3フィールド目でのFSI信号の立ち上が
りでHighとなる。G10信号は、Q30信号をラッチす
る信号である。このG10信号によって、帰線期間中の
時刻t4にはFSI信号は図49のアンドゲート100
2を通過せず、これにより、帰線期間中における不要な
表示が防止される。At this time, Q in the flyback period processing circuit 1001
The signals 10, Q20, and Q30 are reset by the YD signal and become low, and then become high at the rise of the FSI signal in the first, second, and third fields, respectively. The G10 signal is a signal for latching the Q30 signal. Due to this G10 signal, at time t4 during the flyback period, the FSI signal is changed to the AND gate 100 shown in FIG.
2, thereby preventing unnecessary display during the flyback period.
【0294】次に、本発明の第6の実施の形態について
説明する。Next, a sixth embodiment of the present invention will be described.
【0295】(実施の形態6)MLS駆動法を実施する
場合において、同時駆動する走査線の本数(h)の決定
ならびに走査電圧パターンの選択は、最も基本的かつ重
要な事項である。本実施の形態では、前掲の実施の形態
1〜5の回路構成を用いて液晶表示装置を構成する場合
において採用することが好ましい、同時駆動ライン数な
らびに走査電圧パターンについて説明する。(Embodiment 6) In the case of implementing the MLS driving method, determination of the number (h) of scanning lines to be simultaneously driven and selection of a scanning voltage pattern are the most basic and important items. In this embodiment, a description will be given of the number of simultaneous drive lines and a scanning voltage pattern which are preferably employed when a liquid crystal display device is formed using the circuit configurations of Embodiments 1 to 5 described above.
【0296】(A)本発明者の検討によれば、回路の複
雑化防止や消費電力の削減,クロストークの防止等の観
点から、同時選択ライン数は4本(h=4)が好まし
い。また、4本同時駆動の場合の走査電圧パターンとし
て、図60A(図28B,図48B)に示すように、4
本を選択するための4つの選択パルスのうち、一つの選
択パルスの極性が他の3つの選択パルスの極性とは反対
になるようなパターンを採用するのが好ましい。例え
ば、図60Aでは、1列目のパターン(縦のパターン)
が、(+,+,−,+)となっている。(A) According to the study of the present inventor, the number of simultaneously selected lines is preferably four (h = 4) from the viewpoint of preventing the circuit from becoming complicated, reducing power consumption and preventing crosstalk. Further, as shown in FIG. 60A (FIGS. 28B and 48B), the scanning voltage pattern in the case of four
It is preferable to adopt a pattern in which the polarity of one of the four selection pulses for selecting a book is opposite to the polarity of the other three selection pulses. For example, in FIG. 60A, the pattern in the first column (vertical pattern)
Is (+, +,-, +).
【0297】このようなパターンを採用すると、例え
ば、1本のデータ線上に位置する画素を全部オンさせる
ような表示を行うと、実質的に、1フレーム期間中にお
いて画素に、均一に選択電圧を印加したことになる。ま
た、1フレーム期間内の輝度変化も抑制される。このた
め、白い画面中に黒い文字を表示する場合等において、
ちらつきを低減し、コントラストを向上させ、高画質化
を図ることができる。さらに、フレーム階調法による階
調表示を行う場合にも有利である。When such a pattern is adopted, for example, when a display is performed in which all the pixels located on one data line are turned on, the selection voltage is substantially uniformly applied to the pixels during one frame period. This means that the voltage has been applied. Further, a change in luminance within one frame period is also suppressed. Therefore, when displaying black characters on a white screen,
It is possible to reduce flicker, improve contrast, and improve image quality. Further, it is also advantageous when performing gradation display by the frame gradation method.
【0298】上述の走査電圧パターンによるMLS駆動
を実現するためには、図21に記載されるデータ線駆動
回路(Yドライバ)内のROM(デコーダ)5を、例え
ば、図61に示すような構成とすればよい。また、これ
に対応させて、図42に示される、走査線駆動回路(X
ドライバ)101内のパターンデコーダ(ROM)20
2も、図61に示すような構成とすればよい。なお、図
60Cに示すように、各行のパターン(横のパターン)
でみた場合、1つの選択パルスの極性が他の選択パルス
の極性と異なるようにしても、同じ効果が得られる。In order to realize the MLS drive based on the above-described scanning voltage pattern, the ROM (decoder) 5 in the data line drive circuit (Y driver) shown in FIG. And it is sufficient. In response to this, the scanning line driving circuit (X
Pattern decoder (ROM) 20 in the driver 101
2 may also be configured as shown in FIG. As shown in FIG. 60C, the pattern of each row (horizontal pattern)
Thus, the same effect can be obtained even if the polarity of one selection pulse is made different from the polarity of another selection pulse.
【0299】(B)走査電圧パターンを周期的に変化さ
せると、MLS駆動に伴う高周波成分および低周波数成
分の発生が少なくなり、クロストークやフリッカーが、
さらに低減される。このことについては、図45を用い
て、実施の形態5でも説明されている。(B) When the scanning voltage pattern is periodically changed, the occurrence of high-frequency components and low-frequency components due to MLS driving is reduced, and crosstalk and flicker are reduced.
It is further reduced. This is also described in the fifth embodiment with reference to FIG.
【0300】走査電圧パターンを周期的に変化させる技
術について、具体的に説明する。図60Bに示すよう
に、各列のパターンをa,b,c,dとする。A technique for periodically changing the scanning voltage pattern will be specifically described. As shown in FIG. 60B, let the patterns in each column be a, b, c, and d.
【0301】図62Bに示すように、1フレーム期間が
4つのフィールド期間からなり、かつ一つのフィールド
期間中に全部の走査線を1回選択する駆動方式を採用す
る場合、一つのフィールド期間中において異なる複数の
走査電圧パターンを用いて走査線の駆動を行うとよい。
つまり、図62Bに例示される、aabbc、bbcc
d、ccdda、ddaabと周期的に変化するパター
ンや、abcda,bcdab,cdabc,dabc
dと周期的に変化するパターンを採用することができ
る。これにより、1フレーム期間における液晶パネルの
輝度変化が抑制され、画像のちらつきが防止され、クロ
ストークの発生も低減する。As shown in FIG. 62B, when one frame period is made up of four field periods, and a driving method of selecting all the scanning lines once during one field period is adopted, one frame period is used during one field period. It is preferable to drive a scan line using a plurality of different scan voltage patterns.
That is, aabbc, bbcc illustrated in FIG.
d, ccdda, ddab, a pattern that changes periodically, abcda, bcdab, cdabc, dabc
A pattern that changes periodically with d can be adopted. This suppresses a change in the luminance of the liquid crystal panel during one frame period, prevents flickering of an image, and reduces occurrence of crosstalk.
【0302】仮に、図62Aに示すように、一つのフィ
ールド期間内では一つのパターンを使用する場合には、
図62Bの場合に比べ、高周波成分および低周波数成分
が発生しやすくなる。As shown in FIG. 62A, if one pattern is used within one field period,
High frequency components and low frequency components are more likely to occur than in the case of FIG. 62B.
【0303】上述の走査電圧パターンを周期的に変化さ
せる方法を実現するためのシステム構成が図63に示さ
れている。FIG. 63 shows a system configuration for realizing the above-described method of periodically changing the scanning voltage pattern.
【0304】図63の特徴の一つは、データ線駆動回路
(Yドライバ)9300から走査線駆動回路(Xドライ
バ)2200にパターンデータ信号(パターン識別信
号)PD0,PD1を送ることにより、走査電圧パター
ンの変更を、データ線駆動回路(Yドライバ)9300
への制御信号の入力のみで行えることである。パターン
データ信号PD0,PD1を用いた走査線駆動回路(X
ドライバ)2200側の動作については、図45〜図4
7を用いて、実施の形態5において詳細に説明してあ
る。One of the features of FIG. 63 is that by transmitting pattern data signals (pattern identification signals) PD0 and PD1 from a data line driving circuit (Y driver) 9300 to a scanning line driving circuit (X driver) 2200, the scanning voltage is reduced. The change of the pattern is performed by the data line driving circuit (Y driver) 9300.
Only by inputting a control signal to the A scanning line driving circuit (X) using pattern data signals PD0 and PD1
The operation on the driver (2200) side is described in FIGS.
Embodiment 7 is described in detail in Embodiment 5.
【0305】また、図63のシステムの特徴の一つは、
走査線駆動回路(Yドライバ)2200からキャリー信
号(FS信号)を、フィールド識別信号(CA信号)と
してデータ線駆動回路(Yドライバ)9300に送信す
ることにより、走査線駆動回路(Xドライバ)2200
とデータ線駆動回路(Xドライバ)9300との間の情
報伝達が簡単に行えることである。つまり、特別な制御
信号を新たに付加する必要がない。One of the features of the system shown in FIG.
The scan line drive circuit (X driver) 2200 transmits a carry signal (FS signal) from the scan line drive circuit (Y driver) 2200 to the data line drive circuit (Y driver) 9300 as a field identification signal (CA signal).
And the data line driving circuit (X driver) 9300 can easily transmit information. That is, it is not necessary to newly add a special control signal.
【0306】図65は、走査電圧パターンを周期的に変
化させるための、パターンデータPD0,PD1を生成
する回路の構成例を示す図である。FIG. 65 is a diagram showing a configuration example of a circuit for generating pattern data PD0 and PD1 for periodically changing a scanning voltage pattern.
【0307】この回路は、アドレスカウンタ9500
と、セレクタ9510と、2分周回路として機能する2
つのD型フリップフロップ9520,9530と、ロジ
ック回路9540,9550と、2つのD型フリップフ
ロップ9560,9570と、排他的論理和回路958
0とを有している。This circuit comprises an address counter 9500
, A selector 9510, and 2 which functions as a divide-by-2 circuit.
Two D-type flip-flops 9520 and 9530, logic circuits 9540 and 9550, two D-type flip-flops 9560 and 9570, and an exclusive OR circuit 958
0.
【0308】図65の回路は、図64に示されるような
タイミングで動作する。The circuit of FIG. 65 operates at the timing shown in FIG.
【0309】セレクタ9510は、例えば、外部からの
制御信号によってアドレスカウンタ9500から送られ
てくる複数種のクロックのうちのいずれかを選択して出
力する。このセレクタ9510から出力されるクロック
は、2つのD型フリップフロップ9560,9570の
動作クロックとして機能する。The selector 9510 selects and outputs any one of a plurality of types of clocks sent from the address counter 9500 by a control signal from the outside, for example. The clock output from the selector 9510 functions as an operation clock for the two D-type flip-flops 9560 and 9570.
【0310】走査線駆動回路から送られてくるフィール
ド識別信号CAと、フレーム期間の開始を示すYD信号
は、2つのD型フリップフロップ9520,9530に
より分周され、この結果、周期が異なる2つのクロック
信号CC1とCC2が形成され、これらのクロック信号
CC1とCC2に基づき、パターンデータPD0,PD
1が生成される。The field identification signal CA sent from the scanning line driving circuit and the YD signal indicating the start of the frame period are frequency-divided by two D-type flip-flops 9520 and 9530. Clock signals CC1 and CC2 are formed, and pattern data PD0 and PD2 are generated based on these clock signals CC1 and CC2.
1 is generated.
【0311】そして、図64の下側に示すように、パタ
ーンデータPD0,PD1の電圧レベルの組合せに応じ
て、図62Bに示したa〜dのいずれかのパターンが選
択されることになる。つまり、PD0,PD1が共にロ
ーレベルのときはパターン「a」が選択され、PD0が
ハイレベルでPD1がローレベルのときにパターン
「b」が選択され、PD0がローレベルでPD1がハイ
レベルのときにパターン「c」が選択され、PD0,P
D1が共に、ハイレベルのときはパターン「d」が選択
される。Then, as shown in the lower part of FIG. 64, one of the patterns a to d shown in FIG. 62B is selected according to the combination of the voltage levels of the pattern data PD0 and PD1. That is, when both PD0 and PD1 are at the low level, the pattern “a” is selected, and when PD0 is at the high level and PD1 is at the low level, the pattern “b” is selected, and when PD0 is at the low level and PD1 is at the high level. Sometimes pattern “c” is selected and PD0, P
When both D1 are at the high level, the pattern "d" is selected.
【0312】以上説明したように、図63や図65の構
成を採用することにより、走査電圧パターンを周期的に
変化させながら、MLS駆動を行うことが可能となる。
そして、本実施の形態の液晶駆動方法によって液晶を駆
動すると、応答性が高い液晶ディスプレイを用いて階調
表示を行う場合でも、クロストークやチラツキの少ない
表示品質の高い階調表示が可能となる。As described above, by employing the configurations shown in FIGS. 63 and 65, it is possible to perform MLS driving while periodically changing the scanning voltage pattern.
When the liquid crystal is driven by the liquid crystal driving method according to the present embodiment, even when a gray scale display is performed using a liquid crystal display with high responsiveness, a gray scale display with high display quality with less crosstalk and flickering can be performed. .
【0313】したがって、本実施の形態の液晶表示装置
をパーソナルコンピュータ等の機器における表示装置と
して使用すれば、製品の価値が向上する。Therefore, if the liquid crystal display device of this embodiment is used as a display device in a device such as a personal computer, the value of a product is improved.
【0314】なお、本発明は、上述の実施の形態に限定
されるものではなく、種々に変形できる。例えば、走査
線の選択電圧もしくは非選択電圧としては、種々の電圧
レベルを採用できる。Note that the present invention is not limited to the above-described embodiment, and can be variously modified. For example, various voltage levels can be adopted as the selection voltage or the non-selection voltage of the scanning line.
【図1】図1は、本発明の概要を説明するための図であ
る。FIG. 1 is a diagram for explaining an outline of the present invention.
【図2】図2は、本発明の表示装置の全体構成を示す図
である。FIG. 2 is a diagram illustrating an overall configuration of a display device of the present invention.
【図3】図3Aは、データ線を駆動するための回路の一
つの配置例を示す図であり、図3Bは、データ線を駆動
するための回路の他の配置例を示す図である。FIG. 3A is a diagram illustrating one arrangement example of a circuit for driving a data line, and FIG. 3B is a diagram illustrating another arrangement example of a circuit for driving a data line.
【図4】図4Aは、従来のフレームメモリへのアクセス
技術を使用した場合の不都合を説明するための一つの図
であり、図4Bは従来技術の不都合を説明するための他
の図である。FIG. 4A is a diagram for explaining a problem when a conventional technique for accessing a frame memory is used, and FIG. 4B is another diagram for explaining a problem with the conventional technology. .
【図5】図5Aは、従来のフレームメモリへのアクセス
技術を説明するための図であり、図5Bは、本発明の第
1の実施の形態におけるアクセス技術を説明するための
図である。FIG. 5A is a diagram for explaining a conventional access technology to a frame memory, and FIG. 5B is a diagram for explaining an access technology in the first embodiment of the present invention.
【図6】図6Aは、従来のフレームメモリへのアクセス
技術を説明するための図であり、図6Bは、本発明の第
2の実施の形態におけるアクセス技術を説明するための
図である。FIG. 6A is a diagram for explaining a conventional access technology to a frame memory, and FIG. 6B is a diagram for explaining an access technology in a second embodiment of the present invention.
【図7】図7は、図6Bに示す第2の実施の形態のフレ
ームメモリに対するアクセス技術により、不都合が解消
される理由を説明するための図である。FIG. 7 is a diagram for explaining the reason why the inconvenience is solved by the access technique to the frame memory according to the second embodiment shown in FIG. 6B;
【図8】図8は、図6Bに示すようなフレームメモリに
対するアクセスを実現すための回路構成を示す図であ
る。FIG. 8 is a diagram showing a circuit configuration for realizing access to a frame memory as shown in FIG. 6B.
【図9】図9は、図8における入力バッファ回路201
1の動作を示すタイミングチャートである。FIG. 9 is a diagram illustrating an input buffer circuit 201 in FIG. 8;
3 is a timing chart showing the operation of FIG.
【図10】図10は、同じく、図8における入力バッフ
ァ回路2011の動作を示すタイミングチャートであ
る。FIG. 10 is a timing chart showing the operation of the input buffer circuit 2011 in FIG. 8;
【図11】図11は、図8における入力バッファ回路2
011の一部の回路構成の一例を示す図である。FIG. 11 is a circuit diagram of the input buffer circuit 2 shown in FIG. 8;
FIG. 11 is a diagram illustrating an example of a circuit configuration of part of FIG.
【図12】図12は、図11の回路の動作を示すタイミ
ングチャートである。FIG. 12 is a timing chart illustrating the operation of the circuit in FIG. 11;
【図13】図13は、図8における入力バッファ回路2
011の一部の回路構成の他の例を示す図である。FIG. 13 is a diagram illustrating the input buffer circuit 2 shown in FIG. 8;
FIG. 11 is a diagram illustrating another example of the circuit configuration of part of FIG.
【図14】図14は、図13の回路の動作を示すタイミ
ングチャートである。FIG. 14 is a timing chart illustrating the operation of the circuit in FIG. 13;
【図15】図15は、同じく図13の回路の動作を示す
タイミングチャートである。FIG. 15 is a timing chart showing the operation of the circuit of FIG. 13;
【図16】図16は、図8における入力バッファ回路2
011の一部の回路構成のさらに他の例を示す図であ
る。FIG. 16 is a diagram illustrating an input buffer circuit 2 shown in FIG. 8;
FIG. 11 is a diagram illustrating still another example of the partial circuit configuration of No. 011;
【図17】図17は、図16の回路の動作を示すタイミ
ングチャートである。FIG. 17 is a timing chart illustrating the operation of the circuit in FIG. 16;
【図18】図18は、3本の走査線を同時選択する場合
の表示装置の制御例を示すタイミングチャートである。FIG. 18 is a timing chart illustrating a control example of the display device when three scanning lines are simultaneously selected.
【図19】図19は、本発明の第3の実施の形態に関す
る回路を示す図である。FIG. 19 is a diagram showing a circuit according to a third embodiment of the present invention.
【図20】図20は、図19の回路の、より具体的な構
成を示す図である。FIG. 20 is a diagram showing a more specific configuration of the circuit of FIG. 19;
【図21】図21は、本発明の第3の実施の形態の特徴
(デコーダをROMにより構成したこと)を説明するた
めの回路図である。FIG. 21 is a circuit diagram for explaining features of the third embodiment of the present invention (the decoder is configured by a ROM).
【図22】図22は、図21に示されるROMの構成例
を示す図である。FIG. 22 is a diagram illustrating a configuration example of a ROM illustrated in FIG. 21;
【図23】図23は、図21のプリチャージ回路10の
回路構成の一例を示す回路図である。FIG. 23 is a circuit diagram illustrating an example of a circuit configuration of the precharge circuit 10 of FIG. 21;
【図24】図24は、図21に示されるROMの動作を
示すタイミングチャートである。FIG. 24 is a timing chart showing an operation of the ROM shown in FIG. 21;
【図25】図25は、図21に示されるROMのプリチ
ャージ(PC)信号の伝達線の特徴を示す図である。FIG. 25 is a diagram showing characteristics of a transmission line of a precharge (PC) signal of the ROM shown in FIG. 21;
【図26】図26は、従来のデコーダの構成を示す図で
ある。FIG. 26 is a diagram showing a configuration of a conventional decoder.
【図27】図27は、4本の走査線を同時に駆動する場
合の、選択時に使用する電圧値を示す図である。FIG. 27 is a diagram illustrating voltage values used for selection when four scanning lines are simultaneously driven.
【図28】図28A,図28Bはそれぞれ走査パターン
の一例を示す図である。28A and 28B are diagrams each showing an example of a scanning pattern.
【図29】図29は、本発明の第4の実施の形態のデー
タ線駆動回路の全体構成を示すブロック図である。FIG. 29 is a block diagram illustrating an overall configuration of a data line drive circuit according to a fourth embodiment of the present invention.
【図30】図30Aは、電圧オフ回路の構成の一例を示
す図であり、図30Bは電圧オフ回路の構成の他の例を
示す図である。30A is a diagram illustrating an example of a configuration of a voltage off circuit, and FIG. 30B is a diagram illustrating another example of a configuration of a voltage off circuit.
【図31】図31は、帰線期間検出回路の構成の一例を
示す図である。FIG. 31 is a diagram illustrating an example of a configuration of a flyback period detection circuit;
【図32】図32は、図31の回路の動作を示すタイミ
ングチャートである。FIG. 32 is a timing chart showing the operation of the circuit of FIG. 31;
【図33】図33は、帰線期間検出回路の構成の他の例
を示すブロック図である。FIG. 33 is a block diagram illustrating another example of the configuration of the flyback period detection circuit;
【図34】図34は、第4の実施の形態に関する変形例
の構成(データ線駆動回路の全体構成)を示す図であ
る。FIG. 34 is a diagram illustrating a configuration (an entire configuration of a data line driving circuit) according to a modification of the fourth embodiment;
【図35】図35は、帰線期間検出回路の構成のさらに
他の例を示す図である。FIG. 35 is a diagram showing still another example of the configuration of the flyback period detection circuit.
【図36】図36は、第4の実施の形態に関する他の変
形例の構成を示すブロック図である。FIG. 36 is a block diagram showing a configuration of another modification example of the fourth embodiment.
【図37】図37は、図36における電圧決定回路26
7の構成例を示す回路図である。FIG. 37 is a diagram illustrating the voltage determination circuit 26 in FIG. 36;
7 is a circuit diagram illustrating a configuration example of FIG.
【図38】図38は、電圧決定回路267をROMによ
り構成した例を示す図である。FIG. 38 is a diagram illustrating an example in which the voltage determination circuit 267 is configured by a ROM.
【図39】図39Aは、マルチプレクス駆動におけるデ
ータ線の駆動電位を示す図であり、図39Bは、マルチ
ライン駆動におけるデータ線の駆動電位を示す図であ
る。FIG. 39A is a diagram showing a driving potential of a data line in multiplex driving, and FIG. 39B is a diagram showing a driving potential of a data line in multi-line driving.
【図40】図40は、データ線駆動回路へのデータ転送
タイミングを示すタイミングチャートである。FIG. 40 is a timing chart showing the timing of data transfer to the data line driving circuit.
【図41】図41は、本発明の第5の実施の形態の全体
構成を示す図である。FIG. 41 is a diagram showing an overall configuration of a fifth embodiment of the present invention.
【図42】図42は、本発明の第5の実施の形態の主要
部の構成例を示す図である。FIG. 42 is a diagram illustrating a configuration example of a main part of a fifth embodiment of the present invention.
【図43】図43は、図41および図42の回路の動作
を説明するためのタイミングチャートである。FIG. 43 is a timing chart for explaining the operation of the circuits of FIGS. 41 and 42;
【図44】図44は、図41に示される回路の一部を抜
き出して示した図である。FIG. 44 is a diagram extracting and showing a part of the circuit shown in FIG. 41;
【図45】図45は、第5の実施の形態に関する変形例
の構成(走査線駆動回路の構成例)を示す図である。FIG. 45 is a diagram illustrating a configuration (a configuration example of a scanning line driving circuit) according to a modification example of the fifth embodiment;
【図46】図46は、図45のパターンデコーダ602
の構成の一例を示す図である。FIG. 46 is a pattern decoder 602 of FIG.
FIG. 3 is a diagram showing an example of the configuration of FIG.
【図47】図47は、図45のパターンデコーダ602
の構成の他の例を示す図である。FIG. 47 is a diagram illustrating the pattern decoder 602 in FIG. 45;
FIG. 9 is a diagram showing another example of the configuration of FIG.
【図48】図48Aは、走査パターンの一例を示す図で
あり、図48Bは走査パターンの他の例を示す図であ
る。FIG. 48A is a diagram illustrating an example of a scanning pattern, and FIG. 48B is a diagram illustrating another example of a scanning pattern.
【図49】図49は、図45のレジスタコントローラ6
01の構成の一例を示す図である。FIG. 49 is a diagram showing the register controller 6 shown in FIG. 45;
It is a figure which shows an example of a structure of No. 01.
【図50】図50は、図49の回路の動作を示すタイミ
ングチャートである。FIG. 50 is a timing chart showing the operation of the circuit of FIG. 49;
【図51】図51は、本発明前に本発明者によって検討
された走査線駆動回路の構成の一例を示す図である。FIG. 51 is a diagram showing an example of a configuration of a scanning line driving circuit studied by the present inventors before the present invention.
【図52】図52は、本発明前に本発明者によって検討
された走査線駆動回路の構成の他の例を示す図である。FIG. 52 is a diagram showing another example of the configuration of the scanning line driving circuit studied by the present inventors before the present invention.
【図53】図53は、液晶表示パネルにおける電極の配
置を示す図である。FIG. 53 is a diagram showing an arrangement of electrodes in a liquid crystal display panel.
【図54】図54は、マルチライン駆動法を採用した場
合の利点を説明するための図である。FIG. 54 is a diagram for explaining an advantage when the multi-line driving method is adopted;
【図55】図55は、マルチライン駆動法の内容を説明
するための図である。FIG. 55 is a diagram for explaining the content of the multi-line driving method.
【図56】図56は、マルチライン駆動法を用いた場合
の駆動回路の動作を説明するためのタイミングチャート
である。FIG. 56 is a timing chart for explaining an operation of a driving circuit when a multi-line driving method is used.
【図57】図57は、マルチライン駆動法を用いた場合
の、データ線駆動回路に含まれるフレームメモリへのデ
ータ入出力動作を示すタイミングチャートである。FIG. 57 is a timing chart showing an operation of inputting and outputting data to and from a frame memory included in the data line driving circuit when the multi-line driving method is used.
【図58】図58は、マルチライン駆動法を用いた場合
の、データ線駆動回路に含まれるフレームメモリへのデ
ータ入力動作を示すタイミングチャートである。FIG. 58 is a timing chart showing an operation of inputting data to a frame memory included in the data line driving circuit when the multi-line driving method is used.
【図59】図59は、走査線駆動回路を、複数のICチ
ップをカスケード接続して構成した例を示すブロック図
である。FIG. 59 is a block diagram illustrating an example in which a scanning line driver circuit is configured by cascading a plurality of IC chips.
【図60】図60Aは、本発明の第6の実施の形態に関
する、4ライン同時駆動の場合の走査電圧パターン(選
択電圧パターン)の一例を示す図であり、図60Bは列
パターンの配置を説明するための図であり、図60Cは
3ライン同時駆動の場合の走査電圧パターン(選択電圧
パターン)の一例を示す図である。FIG. 60A is a diagram showing an example of a scanning voltage pattern (selection voltage pattern) in the case of four-line simultaneous driving according to the sixth embodiment of the present invention, and FIG. 60B shows an arrangement of column patterns. FIG. 60C is a diagram illustrating an example of a scanning voltage pattern (selection voltage pattern) in the case of simultaneous driving of three lines.
【図61】図61は、本発明の第6の実施の形態に関す
る、データ線駆動回路(Yドライバ)のデコーダ(RO
M)の構成を示す図である。FIG. 61 is a decoder (RO) of a data line drive circuit (Y driver) according to the sixth embodiment of the present invention;
FIG. 3M is a diagram showing the configuration of FIG.
【図62】図62Aは、従来の走査電圧パターンの例を
示す図であり、図62Bは、本発明の第6の実施の形態
に関する、走査電圧パターンの変化を示す図である。FIG. 62A is a diagram illustrating an example of a conventional scanning voltage pattern, and FIG. 62B is a diagram illustrating a change in the scanning voltage pattern according to the sixth embodiment of the present invention.
【図63】図63は本発明の第6の実施の形態に関す
る、液晶表示装置の全体構成例を示す図である。FIG. 63 is a diagram illustrating an example of the overall configuration of a liquid crystal display device according to a sixth embodiment of the present invention.
【図64】図64は、図65に示される回路の動作を説
明するためのタイミングチャートである。FIG. 64 is a timing chart for explaining the operation of the circuit shown in FIG. 65;
【図65】図65は、本発明の第6の実施の形態に関す
る、データ線駆動回路内のパターンデータ作成回路の構
成を示す図である。FIG. 65 is a diagram showing a configuration of a pattern data creation circuit in a data line drive circuit according to a sixth embodiment of the present invention.
252 フレームメモリ 258 デコーダ 266 電圧オフ回路(データ線オフ回路) 267 電圧決定回路 272 帰線期間検出回路(ブランク期間検出回路) 2100 データ線駆動回路 2200 走査線駆動回路 2250 マトリクスパネル 252 Frame memory 258 Decoder 266 Voltage off circuit (data line off circuit) 267 Voltage determination circuit 272 Retrace period detection circuit (blank period detection circuit) 2100 Data line drive circuit 2200 Scan line drive circuit 2250 Matrix panel
フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) G09G 3/20 623 G09G 3/20 623R 631 631C (31)優先権主張番号 特願平7−199826 (32)優先日 平成7年8月4日(1995.8.4) (33)優先権主張国 日本(JP) (72)発明者 磯崎 慎吾 長野県諏訪市大和3丁目3番5号 セイコ ーエプソン株式会社内 (72)発明者 伊藤 悟 長野県諏訪市大和3丁目3番5号 セイコ ーエプソン株式会社内Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat II (Reference) G09G 3/20 623 G09G 3/20 623R 631 631C (31) Priority claim number Japanese Patent Application No. Hei 7-199826 (32) Priority date August 4, 1995 (August 1995) (33) Priority claiming country Japan (JP) (72) Inventor Shingo Isozaki 3-5-5 Yamato, Suwa-shi, Nagano Seiko Epson Corporation (72 Inventor Satoru Ito 3-3-5 Yamato, Suwa-shi, Nagano Pref. Seiko Epson Corporation
Claims (12)
査信号とデータ信号とによって駆動される表示要素と、
を有するマトリクスパネルと、 複数本の前記走査線を同時に選択して所定の選択電圧パ
ターンを有する走査電圧を印加する走査線駆動回路と、 前記選択電圧パターンと前記マトリクスパネルの表示要
素のオン/オフを示す表示データとの比較に基づき前記
データ線に印加する電圧を決定し、その決定された電圧
を前記データ線に印加するデータ線駆動回路と、を備え
た表示装置であって、 前記データ線駆動回路は、前記マトリクスパネルにおけ
る表示に寄与しない期間に、全数のデータ線に共通の電
圧を印加するためのデータ線オフ回路を具備することを
特徴とする表示装置。A plurality of scanning lines, a plurality of data lines, a display element driven by the scanning signal and the data signal,
A scanning line driving circuit for simultaneously selecting a plurality of the scanning lines and applying a scanning voltage having a predetermined selection voltage pattern; and turning on / off the selection voltage pattern and display elements of the matrix panel. A data line drive circuit that determines a voltage to be applied to the data line based on comparison with display data indicating the data line, and applies the determined voltage to the data line. The display device, wherein the drive circuit includes a data line off circuit for applying a common voltage to all data lines during a period in which the display does not contribute to display on the matrix panel.
りその動作が制御されることを特徴とする表示装置。2. The display device according to claim 1, wherein the operation of the data line off circuit is controlled by a control signal input from the outside.
備し、このブランク期間検出回路によりブランク期間が
検出されている間、前記データ線オフ回路は、全数のデ
ータ線に共通の電圧を印加させるために必要な制御を行
うことを特徴とする表示装置。3. The data line drive circuit according to claim 1, further comprising a blank period detection circuit, wherein the data line off circuit is configured to output all data while the blank period detection circuit detects a blank period. A display device, which performs control necessary for applying a common voltage to lines.
フィールドステータス信号(FS)の数をカウントする
カウンタを具備することを特徴とする表示装置。4. The display device according to claim 3, wherein the blank period detection circuit includes a counter for counting the number of field status signals (FS) indicating the start of the field period.
をデコードするデコーダを具備することを特徴とする表
示装置。5. The display device according to claim 3, wherein the blank period detection circuit includes a decoder for decoding an address value of the frame memory.
査線数hは、下記式のように表現されることを特徴と
する表示装置。 h=2k(但し、kは自然数)・・・・6. The display device according to claim 1, wherein the number h of scanning lines selected at the same time is expressed by the following equation. h = 2 k (where k is a natural number)
を特徴とする表示装置。7. The display device according to claim 1, wherein the number of scanning lines selected simultaneously is four (= 2 2 ).
査信号とデータ信号とによって駆動される表示要素と、
を有するマトリクスパネルと、 複数本の前記走査線を同時に選択して所定の選択電圧パ
ターンを有する走査電圧を印加する走査線駆動回路と、 前記選択電圧パターンと前記マトリクスパネルの表示要
素のオン/オフを示す表示データとの比較に基づき前記
データ線に印加する電圧を決定し、その決定された電圧
を前記データ線に印加するデータ線駆動回路と、を備え
た表示装置であって、 前記データ線駆動回路は、前記マトリクスパネルにおけ
る表示に寄与しない期間に、全数のデータ線に共通の電
圧を印加するための制御を行う機能と、選択電圧パター
ンと表示データとの不一致数に応じてデータ線に印加す
る電圧を決定する機能とを有する電圧決定回路を具備す
ることを特徴とする表示装置。8. A display element driven by a plurality of scanning lines, a plurality of data lines, a scanning signal and a data signal,
A scanning line driving circuit for simultaneously selecting a plurality of the scanning lines and applying a scanning voltage having a predetermined selection voltage pattern; and turning on / off the selection voltage pattern and display elements of the matrix panel. A data line drive circuit that determines a voltage to be applied to the data line based on comparison with display data indicating the data line, and applies the determined voltage to the data line. The drive circuit has a function of performing control for applying a common voltage to all the data lines during a period not contributing to display on the matrix panel, and a function of controlling the number of data lines according to the number of mismatches between the selected voltage pattern and the display data. A display device comprising a voltage determination circuit having a function of determining a voltage to be applied.
されることを特徴とする表示装置。 h=2k(但し、kは自然数)・・・・9. The display device according to claim 8, wherein the number h of scanning lines selected at the same time is expressed by the following equation. h = 2 k (where k is a natural number)
を特徴とする表示装置。10. The display device according to claim 8, wherein the number of scanning lines selected simultaneously is four (= 2 2 ).
により構成され、このROMは、全数のデータ線に対し
て共通の電圧の印加を行わせる制御信号を入力するため
の第1の入力線と、前記表示データおよび前記選択電圧
パターン情報を入力するための第2の入力線と、絶縁ゲ
ート型トランジスタのソース・ドレイン経路が直列に接
続されて形成される複数の出力線とを有し、 前記第1の入力線と、前記複数の絶縁ゲート型トランジ
スタのゲートとの接続/非接続によってROMの構成を
プログラムすることができるようになっており、 前記第1の入力線は前記複数の出力線に共通に接続され
ており、前記第1の入力線を介して入力される前記制御
信号の電圧レベルを所定のレベルとすることにより、前
記複数の出力線の各出力のレベルを共通の電位に固定で
きるようになっていることを特徴とする表示装置。11. The voltage determination circuit according to claim 8, wherein the voltage determination circuit is a ROM (Read Only Memory).
This ROM comprises a first input line for inputting a control signal for causing a common voltage to be applied to all data lines, and a ROM for inputting the display data and the selected voltage pattern information. A second input line, and a plurality of output lines formed by connecting a source / drain path of the insulated gate transistor in series. The first input line and the plurality of insulated gate transistors The configuration of the ROM can be programmed by connection / disconnection with the gate of the first input line, the first input line is commonly connected to the plurality of output lines, and the first input line The level of each output of the plurality of output lines can be fixed at a common potential by setting the voltage level of the control signal input via the control signal to a predetermined level. A display device for.
載の表示装置を搭載したことを特徴とする電子機器。12. An electronic apparatus comprising the display device according to claim 1.
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JP28316794 | 1994-11-17 | ||
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JP32681794 | 1994-12-28 | ||
JP32681694 | 1994-12-28 | ||
JP6-326817 | 1994-12-28 | ||
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