JP2001230771A - データ処理装置およびその操作方法 - Google Patents

データ処理装置およびその操作方法

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JP2001230771A JP2001000583A JP2001000583A JP2001230771A JP 2001230771 A JP2001230771 A JP 2001230771A JP 2001000583 A JP2001000583 A JP 2001000583A JP 2001000583 A JP2001000583 A JP 2001000583A JP 2001230771 A JP2001230771 A JP 2001230771A
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Thomas Wille
トーマス、ウイレ
Wolfgang Hass
ウォルフガング、ハース
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Koninklijke Philips Electronics NV
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Abstract

(57)【要約】 【課題】 暗号化演算を実行するデータ処理装置におい
て、差動電力分析を可能な限り複雑にする装置およびそ
の操作方法を提供する。 【解決手段】 本発明は、データ処理装置、特に、チッ
プカードまたはスマートカードに関し、また、上記装置
の操作方法に関する。上記装置は、集積回路を備え、こ
の集積回路は、中央演算処理装置（ＣＰＵ）１０と、一
つまたは複数のコプロセッサ１２を含む。上記集積回路
は、制御ユニット１８，３０を含み、これらの制御ユニ
ットは、暗号化演算の場合に、少なくとも２つのプロセ
ッサが同時にかつ並列に暗号化演算を実行するように、
上記プロセッサと、ＣＰＵ１０と、コプロセッサ１２と
を制御する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はデータ処理装置の操
作方法に関し、特に、中央演算処理装置（ＣＰＵ）と一
つまたは複数のコプロセッサを含み、請求項１の最初の
部分で規定されているように、暗号化演算を実行する集
積回路を備えるチップカードまたはスマートカードを操
作する方法に関する。本発明はまたデータ処理装置に関
し、特に、請求項１０の最初の部分で規定されているよ
うに、一つの中央演算処理装置（ＣＰＵ）と一つまたは
複数のコプロセッサを含む集積回路を備えるチップカー
ドまたはスマートカードに関する。
【０００２】
【従来の技術】集積回路を備えたデータ処理装置におい
ては、例えば装置の演算や装置に記憶されたデータを保
護するために暗号化演算が有用である。この目的に必要
な演算は、標準的な処理装置（ＣＰＵ）や専用暗号処理
装置（コプロセッサ）により実行される。代表的な例と
して、例えばスマートカードなどのチップカードやＩＣ
カードが挙げられる。この観点で使用されているデータ
または中間結果は通常、例えば暗号キーやオペランドな
どのセキュリティ関連情報である。
【０００３】例えば暗号アルゴリズムの計算などの集積
回路が実行する処理演算では、オペランドと中間結果の
間の論理結合が実行される。使用技術によるが、こうし
た演算、なかでも、空の、または既に消去されたメモリ
領域またはレジスタにデータをロードする演算では、デ
ータ処理装置の電流消費が高まる。例えばＣＭＯＳ技術
などの相補型論理では、ビットメモリセルの値が変化し
たとき、即ち、その値が「０」から「１」に変わるとき
に電流消費が高まる。電流消費の増加は、メモリまたは
レジスタ内で変化したビット位置の数量に左右される。
言い換えれば、以前消去したレジスタにデータをロード
する場合には、空のレジスタに書き込まれたオペランド
のハミング重み（値「１」のビットの数）に比例して電
流消費量が増大する。この電流の変化に応じた分析によ
り、例えば暗号キーなどの秘密オペランドの暗号分析が
可能になるように、計算された演算に関する情報を抽出
することが可能になるであろう。データ処理装置におけ
る複数の電流測定を実行することで、例えば信号変化量
が非常に小さい場合であっても十分な情報の抽出が可能
になる。他方で、複数の電流測定によりおそらく必要と
される減算が可能になるであろう。この種の暗号分析は
「差動電力分析（ＤＰＡ：Differential Power Analysi
s）」とも呼ばれ、この方法により、部外者は、データ
処理装置の電流消費量の変化を観察するだけで暗号化演
算、オペランドおよびデータを秘密裏に首尾よく暗号分
析できる。このように、「差動電力分析」によれば、そ
の本来の機能を超えて集積回路の内部情報を得ることが
可能になる。
【０００４】上述のスマートカードが使用される典型的
な応用分野は、スマートカードをセキュリティ情報のメ
モリとして使用することである。スマートカードが認証
のための暗号化演算を独立して実行するので、暗号化演
算は、これらの分野へのアクセスを保障する。これは、
適切なソフトウェアにより制御される特殊なスマートカ
ードコントローラ（マイクロコントローラ）を用いるこ
とによってのみ可能になる。スマートカードコントロー
ラとスマートカード端末との間の通信チャネルは、使用
されている暗号化アルゴリズムにそのセキュリティレベ
ルが実質的に依存している暗号化方法によって直接確保
される。
【０００５】スマートカードの認証処理の偽造を可能に
するためには、コピーによる認証プロトコルの模倣が可
能でなければならない。安全なプロトコルでは、この認
証処理は、スマートカードに記憶されている秘密暗号キ
ーの分析によってのみ可能になる。
【０００６】スマートカードコントローラは複製可能な
機械なので、スマートカードコントローラにおける内部
プロセッサが判定でき、最終的には、動作中のスマート
カードからの放射線を間接的に分析すること、例えば、
上記の差動電力分析により電流消費量の時系列変化を測
定することでのみ秘密キーがわかる。次いで、スマート
カード制御回路に等しいプログラム列を有する複製可能
な決定電流プロフィールが分析される。
【０００７】秘密データを記憶し処理する集積回路は、
米国特許第４，８１３，０２４号から既知である。
【０００８】
【発明が解決しようとする課題】しかしながら、上記米
国特許では、メモリが、これまでプログラムされたこと
のないメモリセルと電流消費量が同一であるシミュレー
ションメモリセルを備えている。従って、電流と電圧の
変動は、データ処理ではなくメモリセルに対してのみ除
去される。
【０００９】本発明の目的は、上述した欠点を取り除き
差動電力分析を可能な限り複雑にする上述したタイプの
改良型方法およびデータ処理装置を提供することであ
る。
【００１０】
【課題を解決するための手段】上述した課題は、上述し
たタイプでかつ請求項１に規定された方法により、並び
に、上述したタイプでかつ請求項１０に規定されたデー
タ処理装置により解決される。
【００１１】本発明によれば、上述したタイプの方法に
おいて、少なくとも２つのプロセッサ、即ち、ＣＰＵお
よびコプロセッサが、集積回路で暗号化演算を実行する
ときに同時かつ並列に暗号化演算を実行する。
【００１２】上記方法は、動作時において、暗号化演算
中に並列に動作する上記少なくとも２つのプロセッサの
各電流消費量からデータ処理装置の電流消費量が集計さ
れるので、個々の電流の変化はもはや復元不可能になる
という利点を有する。これにより、差動電力分析はもは
や不成功に終わることになる。
【００１３】上記方法の有益な実施態様が請求項２乃至
９に規定されている。
【００１４】好適な一実施態様では、一つのプロセッ
サ、即ち、ＣＰＵまたはコプロセッサの暗号化演算だけ
が有用な演算であり、他の暗号化演算はすべてダミー演
算でありその結果が拒絶される。ただし、いずれのプロ
セッサ、即ち、ＣＰＵまたはコプロセッサが有用な演算
を実行するかの選択は無作為に制御される。
【００１５】他の代替可能な好適な実施態様では、上記
暗号化演算は、電流消費量の視点から、２つの相補型演
算に分割される。２つの同一のコプロセッサが同時にこ
れらの相補型暗号化演算を実行すると、電流の変化もま
た相補的に追加されるので、もはやＤＰＡを首尾よく実
行することができなくなるか、またはより一層複雑なも
のにしなければならなくなる。
【００１６】差動電力分析で使用される電流曲線の暗号
化を非常に良好に達成し、同一に構成されたコプロセッ
サで発生し得る非対称性を補償するために、上記暗号化
演算は部分演算に分割される。どのコプロセッサがどの
演算を相補的または非相補的に実行するかの選択は無作
為に制御される。
【００１７】他の代替可能な実施態様では、暗号化演算
が少なくとも２つの部分演算に分割され、これらの部分
演算は、上記プロセッサ、即ち、ＣＰＵおよびコプロセ
ッサにより同時かつ並列に実行される。ただし、これに
引き続いて、対応する部分結果は、上記暗号化演算全体
の結果全体に結合される。選択的に、上記暗号化演算の
部分演算への分割は無作為に制御される。例えば、上記
部分演算は、ＤＥＳ（データ暗号化規格（Data Encrypt
ion Standard））に従った暗号化の一部分である。
【００１８】本発明にかかるデータ処理装置によれば、
上記集積回路は、暗号化演算の場合には、少なくとも２
つのプロセッサが同時かつ並列に暗号化演算を実行する
ように、上記プロセッサ、即ち、ＣＰＵおよびコプロセ
ッサを制御する制御ユニットを含む。
【００１９】上記構成は、個々の電流の変化をもはや再
構成することができないように、暗号化演算中に並列に
動作する上記少なくとも２つのプロセッサの関連する電
流消費量から上記データ処理装置の電流消費量が集計さ
れる、という利点を有する。従って、差動電力分析はも
はや不成功に終わる。
【００２０】データ処理装置の他の好適な実施態様は、
請求項１１乃至１４に規定されている。
【００２１】好適な一実態態様において、上記制御ユニ
ットは、暗号化演算を少なくとも２つの部分演算に分割
して同時処理のために上記集積回路の２つの個別のプロ
セッサ、即ち、ＣＰＵおよびコプロセッサに供給する分
割器を含む。上記制御ユニットは、上記プロセッサが同
時に実行する部分演算の各部分結果を再結合する再結合
器をさらに含む。
【００２２】暗号化演算中に電流消費曲線が成功裏に分
析されることを防止するために、少なくとも一つの部分
演算がダミー演算となるように上記分割器が構成され、
ダミー演算を実行したプロセッサの関連する結果を拒絶
するように上記再結合器が構成される。
【００２３】上記集積回路は、無作為に制御される態様
で動作するように上記分割器に接続される乱数発生器を
さらに含むので、電流消費曲線を非常に良好に暗号化で
きる。
【００２４】本発明の上述した側面および他の側面は、
以下に記載する実施形態から明らかであり、また、これ
らの実施形態を参照しながら説明する。
【００２５】
【発明の実施の形態】図１は、例えばスマートカードま
たはチップカードなどのデータ処理装置（全体は図示せ
ず）の集積回路の一部を示す。集積回路は、中央演算処
理装置（ＣＰＵ）またはコプロセッサＡ１０、コプロセ
ッサＢ１２、データ入力１４、およびデータ出力１６を
含む。集積回路が実行する暗号化演算の場合に、この暗
号化演算を第１データ部分２０と第２データ部分２２の
形態の第１部分演算および第２部分演算に分割する分割
器１８がデータ入力１４とＣＰＵもしくはコプロセッサ
Ａ１０またはコプロセッサＢ１２との間に配置されてい
る。第１データ部分２０は、ＣＰＵまたはコプロセッサ
Ａ１０に送られ、第２データ部分２２は、所定の暗号化
演算による処理のためにコプロセッサＢ１２に送られ
る。分割器１８は、乱数入力２４も受け、この乱数入力
によりデータ部分２０，２２への分割が無作為に制御さ
れる。
【００２６】ＣＰＵまたはコプロセッサＡ１０およびコ
プロセッサＢ１２は、暗号化演算を同時にかつ並列に実
行する。従って、対応する電流消費曲線（時系列電流消
費振幅）が互いに重畳されるので、個々の装置１０，１
２の個別の電流曲線とプロセッサ１０，１２で個別に実
行された処理はもはや分析することができない。
【００２７】第１結果２６はＣＰＵまたはコプロセッサ
Ａ１０から到来し、第２結果２８はコプロセッサＢ１２
から到来する。これらの結果は、再結合器３０で全体結
果に再び結合されてデータ出力１６に送られる。分割器
１８は、接続３２を介して再結合器３０に、部分結果２
６と２８を再結合させる方法を伝える。これが必要なの
は、分割器１８による分割が乱数入力２４のため常に無
作為に異なる態様で実行されるからである。
【００２８】矢印、即ち時間軸３４により、本発明にか
かる装置を介した時系列のデータフローが示されてい
る。図１における装置の左側で、データがデータ入力１
４に到達し、２つの並列なデータ経路２０，２２を介し
てプロセッサ１０，１２に到達し、さらに、プロセッサ
１０，１２で処理されて、経路２６，２８を介して再結
合され、その後、この装置からデータ出力１６を介して
図１の右側へ出力する。データ入力１４の側では、こう
したデータは、例えば、暗号キーまたはオペランドを含
んでおり、これらは認証のためにプロセッサ１０，１２
で暗号化演算に出される。所定の結果がデータ出力１６
に到達する場合に認証が初めて成功したことに、または
肯定されたことになる。
【００２９】暗号化演算中の電流消費量の時系列変動を
暗号化するために、電流消費量により差動電力分析にお
ける暗号化演算または正確な暗号キーを定めることが可
能な間は、２つのプロセッサ１０，１２は、同時かつ並
列に暗号化演算を実行するように、分割器１８と再結合
器３０により構成された制御ユニットによって制御され
るので、それぞれのプロセッサの電流消費曲線が互いに
重畳され、もはや個別には分析できなくなる。言い換え
れば、外部で測定された電流全体の時系列変化はもはや
分離できなくなる。
【００３０】キーは、例えば２つのデータ部分２０，２
２に分割され、これらのデータ部分はプロセッサ１０，
１２における個別の暗号化演算で処理され、個々の結果
が再結合される。代替可能な態様で、全く同じ暗号化演
算が２つのプロセッサ１０と１２で実行されるが、一方
のプロセッサ１０または１２、例えば、ＣＰＵまたはコ
プロセッサＡ１０のみが正確なキーを受け取り、この一
方、他のプロセッサ、例えば、コプロセッサＢ１２が偽
キーを受け取る。分割器１８は、接続３２を介して再結
合器３０に、第２結果２８を拒絶し、第１結果２６だけ
をＣＰＵまたはコプロセッサＡ１０からデータ出力１６
に渡さなければならないことを伝える。コプロセッサＢ
１２に送られた偽キーは、ＣＰＵまたはコプロセッサＡ
１０に送られた正確なキーの補数であれば、相補的な電
流消費値により、差動電力分析を実際に不可能にするこ
とが、暗号化演算の実行中に２つのプロセッサ１０，１
２内で実現される。
【００３１】暗号化演算の２つのプロセッサ１０，１２
への分割は、単一の回路部分１０，１２の暗号化演算の
代表的電流消費特性が、他方の回路部分１０，１２、即
ち、ＣＰＵもしくはコプロセッサＡ１０またはコプロセ
ッサＢ１２による並列演算なしでは決して見えないよう
にして、実行される。
【００３２】制御ユニット１８，３０は、例えば、回路
部分１０，１２のいずれが関連する暗号化演算を実行す
るかが無作為に決定されるように、複数部分への分割を
実行する。この時点で無関係の回路部分１０，１２は、
適切な暗号化演算（ダミー演算）を並列に実行する。こ
の演算は、電流特性においては全く等価に示されている
が、全体を計算する上では必要不可欠である。
【００３３】ＤＥＳ（データ暗号化規格（Data Encryp
tion Standard））の暗号化の一部は、例えば、連続的
に交換されたり、無作為に選択された処理（rounds）で
左の部分の暗号または右の部分の暗号だけが２つの回路
部分１０，１２内で部分的にのみ交換される。
【００３４】これと代替的に、関連するＤＥＳ演算は、
３重ＤＥＳ（多段暗号化）を計算しながら２つの回路部
分１０と１２の間に無作為に分配されるので、回路部分
１０または１２のどちらが関連する暗号化演算を実行中
であるかは決して予測できない。２つの回路部分１０，
１２の制御において、それらの代表的な周波数スペクト
ルが少なくとも部分的に同一なので、２つの電流消費プ
ロフィールの合成はフーリエ変換により周波数空間で分
離できない点に注目されたい。
【図面の簡単な説明】
【図１】本発明にかかるデータ処理装置の集積回路の一
部を示すブロック図である。
【符号の説明】
１０ ＣＰＵまたはコプロセッサ １２ コプロセッサ １４ データ入力 １６ データ出力 １８ 分割器 ２０，２２ 部分演算 ２４ 乱数入力 ２６，２８ 部分結果 ３０ 再結合器 ３２ 接続
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｃ 1/00 ６６０ Ｇ０６Ｋ 19/00 Ｎ (71)出願人 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈ ｅ Ｎｅｔｈｅｒｌａｎｄｓ (72)発明者 ウォルフガング、ハース ドイツ連邦共和国ゲーストアハト、タンネ ンウェーク、１ベー

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】中央演算処理装置（ＣＰＵ）と一つまたは
    複数のコプロセッサとを含み、暗号化演算を実行する集
    積回路を備えるデータ処理装置、特に、チップカードま
    たはスマートカードを操作する方法であって、 前記集積回路で暗号化演算を実行する際に、少なくとも
    ２つのプロセッサ、即ち、ＣＰＵおよびコプレッサが暗
    号化演算を同時におよび並列に実行することを特徴とす
    る方法。
  2. 【請求項２】一つのプロセッサ、即ち、ＣＰＵまたはコ
    プロセッサの暗号化演算だけが有用な演算であり、他の
    すべての暗号化演算はその結果が拒絶されるダミー演算
    であることを特徴とする請求項１に記載の方法。
  3. 【請求項３】いずれのプロセッサ、即ち、ＣＰＵまたは
    コプロセッサが有用な演算を実行するかの選択は、無作
    為に制御されることを特徴とする請求項２に記載の方
    法。
  4. 【請求項４】暗号化演算は少なくとも２つの部分演算に
    分割され、少なくとも２つのプロセッサが前記部分演算
    を並列および同時に実行することを特徴とする請求項１
    乃至３のいずれかに記載の方法。
  5. 【請求項５】電流消費量の視点から、暗号化演算は２つ
    の相補的な演算に分割されることを特徴とする請求項４
    に記載の方法。
  6. 【請求項６】いずれのプロセッサが前記演算を相補的ま
    たは非相補的に実行するかの選択は、無作為に制御され
    ることを特徴とする請求項５に記載の方法。
  7. 【請求項７】暗号化演算は少なくとも２つの部分演算に
    分割され、前記部分演算は、前記プロセッサ、即ち、Ｃ
    ＰＵおよびコプロセッサにより同時および並列に実行さ
    れ、その後、対応する部分結果が暗号演算全体の全体結
    果に結合されることを特徴とする請求項１に記載の方
    法。
  8. 【請求項８】前記暗号化演算の部分演算への前記分割は
    無作為に制御されることを特徴とする請求項７に記載の
    方法。
  9. 【請求項９】前記部分演算は、ＤＥＳ（データ暗号化規
    格（Ｄａｔａ Ｅｎｃｒｙｐｔｉｏｎ Ｓｔａｎｄａｒ
    ｄ））に従った暗号化の部分であることを特徴とする請
    求項７または８に記載の方法。
  10. 【請求項１０】中央演算処理装置（ＣＰＵ）と一つまた
    は複数のコプロセッサとを含む集積回路を備え、請求項
    １乃至９のいずれかに記載の方法を実行するデータ処理
    装置、特に、チップカードまたはスマートカードであっ
    て、 前記集積回路は、暗号化演算の場合に、少なくとも２つ
    のプロセッサが暗号化演算を同時および並列に実行する
    ように、前記プロセッサ、即ち、ＣＰＵおよびコプロセ
    ッサを制御する制御ユニットを含むことを特徴とするデ
    ータ処理装置。
  11. 【請求項１１】前記制御ユニットは、暗号化演算を少な
    くとも２つの部分演算に分割して、同時処理のために、
    前記集積回路の２つの個別のプロセッサ、即ち、ＣＰＵ
    およびコプロセッサに前記部分演算を送る分割器を含む
    ことを特徴とする請求項１０に記載のデータ処理装置。
  12. 【請求項１２】前記制御ユニットは、前記プロセッサが
    同時に実行する前記部分演算の各部分結果を再結合する
    再結合器をさらに含むことを特徴とする請求項１１に記
    載のデータ処理装置。
  13. 【請求項１３】前記分割器は、少なくとも一つの部分演
    算がダミー演算となるように構成され、前記再結合器
    は、ダミー演算を実行したプロセッサの関連する部分結
    果を拒絶するように構成されることを特徴とする請求項
    １２に記載のデータ処理装置。
  14. 【請求項１４】前記集積回路は、前記分割器が無作為に
    動作するように前記分割器に接続される乱数生成器をさ
    らに含むことを特徴とする請求項１１乃至１３のいずれ
    かに記載のデータ処理装置。
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