JP2001217291A

JP2001217291A - 粗面半導体薄膜の形状評価方法及び装置並びにそれを用いた半導体装置の製造方法

Info

Publication number: JP2001217291A
Application number: JP2000030213A
Authority: JP
Inventors: Naoki Kanda; 直樹神田; Kiyoshi Ogata; 潔尾形; Takuro Honma; 琢朗本間; Masayoshi Yoshida; 正義吉田; Hirohiko Yamamoto; 裕彦山本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2000-02-02
Filing date: 2000-02-02
Publication date: 2001-08-10

Abstract

(57)【要約】分光エリプソメトリ法を用いて粗面半導体薄膜形状を定
量化する評価方法を提供する。【解決方法】粗面半導体薄膜解析モデルとして，上層を
結晶シリコンとボイド混合相，下層をアモルファスシリ
コンとボイドの混合相の２層膜と仮定することにより，
粗面半導体薄膜表面被覆率だけでなく，粗面半導体薄膜
の高さや下部アモルファスシリコン残膜厚を評価するこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は，高密度ＤＲＡＭキ
ャパシタに用いられる粗面半導体薄膜の形状評価方法及
びその結果を用いた半導体装置の製造方法に関する。

【０００２】

【従来の技術】ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）はコンピュータの記憶素子として、その大
容量化及び高集積化が積極的に推進された。現在用いら
れているＤＲＡＭメモリセル部の基本的な回路は、１組
のＭＯＳトランジスタとコンデンサから構成され、コン
デンサに蓄積された電荷の量によって１ビットのデータ
を記憶する。このコンデンサの容量はα線によって作り
出される電荷によって発生するソフトエラーに対する耐
性を備えるために、コンデンサの容量は３０ｆＦ程度必
要である。

【０００３】一般に、コンデンサの容量Ｃは、真空の誘
電率をε_０、誘電体膜の比誘電率をε_ｒ、誘電体膜の膜
厚をｄ、コンデンサの断面積をＳとすれば、Ｃ＝ε_０・
ε_ｒ・Ｓ／ｄで表わされる。従って、コンデンサの容量
を大きくするためにはその面積を大きくする、または誘
電体膜の膜厚を薄くすれば良い。

【０００４】そこで、コンデンサの容量を増加させるた
め、コンデンサを形成する電極表面に人為的に凹凸を形
成した粗面半導体薄膜が用いられている。例えば特願平
２−７２４６２号広報に記載されているように，ＬＰＣ
ＶＤ（Low Pressure Chemical Vapour Deposition）を
用いたポリシリコン膜形成をアモルファスから結晶シリ
コンに変化する温度で行うことにより、形成した膜の表
面に半球状のグレインが成長し、その結果として表面積
が平面である場合に比較して約２倍に増加する。

【０００５】粗面半導体薄膜をＤＲＡＭキャパシタに適
用する場合，その粗面形状の管理が非常に重要となる。
その理由は、半導体表面に形成された粗面グレインのサ
イズまたは密度によって、その粗面形状を利用したコン
デンサの面積が変化し、その結果、所望の容量を有する
コンデンサの形成が困難とならざるを得ない。

【０００６】そこで、上記した粗面半導体薄膜の表面形
状の評価技術として、特開平１１−１０８８６５号広報
にＳＥＭ（Scanning Electron Microscope）像の画像処
理による表面被覆率を用いて評価する方法が開示されて
いる。

【０００７】また、特開平８−２５４４１５号広報に
は、特定波長（２４０〜５００ｎｍの範囲の少なくとも
１つの波長）の光の反射率を用いて粗面半導体薄膜の形
状を評価する方法が開示されている。

【０００８】

【発明が解決しようとする課題】上記した特開平１１−
１０８８６５号広報に開示された従来技術は、半導体表
面に形成された半導体グレインを直接観察することが出
来るため、表面の形状評価に有効な手段である反面、真
空を用いたＳＥＭ装置を用いるので、その測定時間が長
く、この方法を製造工程に適用することが困難である。
また、観測者によって観察した画像の判定に個人差が介
在し易く、正しい結果を得ることが難しいという問題が
ある。更には、表面に形成したグレインの深さ方向の情
報が得られないため，表面被覆率が表面積（容量）に必
ずしも対応しないと言う欠点があった。

【０００９】一方、特開平８−２５４４１５号広報に記
載された方法は、半導体表面に照射した照射光の一部が
その表面に形成したグレインで散乱され、その結果とし
ての反射光強度が変化することを利用したものである。
しかしながら、上記の従来方法では、半導体の表面上に
形成した粗面半導体薄膜の成長状態を一つに特定できな
いという問題がある。即ち、測定された１つの反射率の
値から推定される半導体グレインの状態が２つ存在する
ことがあるという不都合が生じる。また、測定に用いた
光の波長範囲が２４０〜５００ｎｍである場合、表面の
凹凸部における光の散乱が主に生じるだけで、半導体表
面に形成した半導体グレインの高さやその下層の膜厚
等、本来、粗面半導体薄膜の表面形状の評価に必要な深
さ方向の情報が得られないという欠点がある。

【００１０】本発明の目的は、半導体の表面に形成され
た凹凸部を有する粗面半導体薄膜の表面形状を高精度に
評価する方法及びそれを用いた半導体装置の製造方法を
提供することにある。

【００１１】

【課題を解決するための手段】本発明は、粗面半導体薄
膜へ入射光線を照射する工程と、薄膜からの反射光線の
反射率の波長依存性を検出する工程と、その波長依存性
を多層薄膜モデルを用いて解析する工程において、粗面
半導体薄膜の表面形状を、粗面半導体薄膜を構成する半
導体とボイドとの混合相よりなる薄膜の少なくとも２層
以上と半導体膜が含まれる多層薄膜モデルを用いて解析
することにより達成することが出来る。

【００１２】また、粗面半導体薄膜への入射光線として
偏光光線を用い、薄膜からの反射光線の偏光状態を解析
して、その複素振幅反射率比の波長依存性を多層薄膜モ
デルを用いて解析することにより粗面半導体薄膜の表面
形状を評価することが出来る。

【００１３】更にまた、粗面半導体薄膜に入射させる光
の波長は、４００〜８００ｎｍを用いることによって達
成することが出来る。

【００１４】また本発明では、粗面半導体薄膜を構成す
る半導体とボイドとの混合相よりなる薄膜を少なくとも
２層以上と半導体膜を含む多層薄膜であって、少なくと
もＳｉ、Ｇｅまたは両者の固溶体の何れかを含んでな
り、また、上記半導体の複素屈折率が互いに異なるよう
に設定されている。

【００１５】そして、この粗面半導体薄膜の第１層（最
表面側）が結晶半導体とボイドとの混合相であり、また
第１層の下方に位置する第２層がアモルファス半導体と
ボイドの混合相であり、そして第２層の下方に位置する
第３層がアモルファス半導体であるように設定されてい
る。

【００１６】本発明では、粗面半導体薄膜を含む試料
と、該試料を設置するための試料台と、光源と、分光部
と、検出部と、データ処理部と、モニタ部とを備え、光
源からの光が試料に照射され、そして試料からの光が分
光部を介して検出部に入射され、この検出部から出力さ
れた信号をデータ処理部に入力して、粗面半導体薄膜の
形状パラメータを解析するように上記のデータ処理部が
制御され、かつデータ処理部からの出力信号が前記モニ
タ部に出力されるように構成した。

【００１７】また本発明では、上記のモニタ部に代り、
外部出力端子を備えており、データ処理部からの出力信
号を外部出力端子を介して外部に接続された出力媒体に
出力されるように構成した。

【００１８】そして、この出力信号が、粗面半導体薄膜
を構成する第１層（最表面側）の膜厚、第１層の下方に
位置する第２層の膜厚、第１層の膜厚に結晶半導体の体
積分率を乗じた第１層の換算膜厚、第２層の膜厚にアモ
ルファス半導体の体積分率を乗じた第２層の換算膜厚、
第３層の膜厚、第１層（最表面側）の膜厚と第１層の下
方に位置する第２層の膜厚の合計膜厚、第１層の膜厚に
結晶半導体の体積率を乗じた第１層の換算膜厚と第２層
の膜厚にアモルファス半導体の体積率を乗じた第２層の
換算膜厚との合計換算膜厚、第１層（最表面側）及び第
１層の下方に位置する第２層の合計換算膜厚から算出さ
れた容量値の何れかまたは全てであるようにした。

【００１９】更に本発明では、半導体基板の上方に半導
体膜を形成する工程と、半導体膜の上方に粗面半導体薄
膜を形成する工程と、粗面半導体薄膜の上方に容量を形
成する工程とを備え、この容量の容量値を決定する粗面
半導体薄膜の表面形状を、半導体とボイドとの混合相よ
りなる薄膜の少なくとも２層以上と半導体膜が含まれる
多層薄膜モデルを用いて解析した結果を用いて管理し、
かつこの管理された情報を用いて半導体装置が製造され
る。

【００２０】そして、多層薄膜モデルを用いて解析した
結果と、予め定められた粗面半導体薄膜の表面形状を表
わす形状パラメータとの差に基づいて算出された変動量
を用いて、粗面半導体薄膜形成工程における形成条件を
制御するようにした。

【００２１】また、本発明では、薄膜形成装置と、これ
を用いて形成される粗面半導体薄膜の表面形状を評価す
るための形状評価装置と、形状評価装置からの情報を用
いて粗面半導体薄膜の表面形状を解析するための計算機
と、少なくとも薄膜形成装置の形成条件と計算機からの
出力情報とを保管するための工程管理用サーバとを備え
ており、これらが互いにネットワーク接続され、工程管
理用サーバに保管された情報に基づいて薄膜形成装置を
制御するようにした。

【００２２】

【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて具体的に説明する。

【００２３】図２は本発明の実施例における粗面半導体
薄膜形状評価に用いる分光エリプソメトリ装置の概略図
である。試料１２１を設置する試料台１２２と，Ｘｅラ
ンプ等の光源部１２３と，光源部１２３からの白色光を
試料１２１の表面に約６０°で照射しその反射光を分光
する分光部１２４と，光電子増倍管からなる検出部１２
５，分光部１２５で得られたデータを解析するデータ処
理部１２６からなる。光源部１２３から出射した白色光
をポーラライザ１２７で直線偏光にし，試料１２１に照
射し，楕円偏向化した反射光を検出器１２５で受光す
る。この際，試料１２１の出射側に検光子１２８が設け
られており偏光状態を変えて振幅反射率比ｔａｎψと位
相差ｃｏｓΔを測定できる。得られたｔａｎψとｃｏｓ
Δのスペクトルを解析することにより粗面半導体薄膜形
状評価が可能となる。

【００２４】図１は本実施例において、形状評価に用い
る試料１２１の断面模式図である。まず半導体基板１１
１上に酸化膜１１２，アモルファスシリコン膜１１３が
あり，その上に粗面半導体薄膜が形成されている。粗面
半導体グレイン１１５は，アモルファスシリコン膜１１
３から，シリコン原子を吸い上げて形成しているため，
粗面半導体グレイン１１５とアモルファスシリコン膜１
１３の間にアモルファスシリコンのネック１１４が形成
されている。

【００２５】図３及び４は本実施例の粗面半導体薄膜の
形状評価を行なうための解析に用いた多層膜モデルであ
る。図３は粗面半導体薄膜を１層の結晶シリコンとボイ
ドの混合相１３２と見なし，アモルファスシリコン下地
膜１３１上にあると仮定している。また、図４は粗面半
導体グレイン１１５とネック１１４をわけて粗面半導体
グレイン１１５を結晶シリコンとボイドの混合相１４３
と，ネック１１４をアモルファスシリコンとボイドの混
合相１４２と見なし，アモルファスシリコン下地膜１４
１上にあると仮定している。

【００２６】一般的に，分光エリプソメトリ法では，均
質膜の積層構造として解析を行うため，異種物質で構成
された混合物を解析する場合には，その物理的性質を記
述する方法として，有効媒体近似が用いられている。

【００２７】本実施例ではＢｒｕｇｇｍａｎモデルを用
いた。

【００２８】Ｂｒｕｇｇｍａｎモデルでは各構成要素ｉ
の体積分率と誘電率は以下の式で定義される。

【００２９】０＝Σｆ_ｉ（ε_ｉ−ε）／（ ε_ｉ＋２ε）１＝Σｆ_ｉ混合相を含む多層膜の各光学定数をフレネルの式に代入
し，実測値と計算値との誤差が最小になるまで非線形最
小２乗計算を繰り返す。

【００３０】次に本実施例の多層膜モデルによる粗面半
導体薄膜形状の解析手順を示す。

【００３１】まず第１層の粗面半導体グレイン１４３成
分のポリシリコン相のモデルを指定する。次に粗面半導
体グレイン１４３成分のボイド体積分率を入力する。例
えば，ボイド体積分率より，上記Ｂｒｕｇｇｍａｎモデ
ルを用いて粗面半導体グレイン１４３の光学定数を算出
する。同様に第２層のネック１４２の光学定数も，ネッ
ク１４２成分のアモルファスシリコンのモデルを指定
し，ボイド体積分率を入力することにより算出される。
ポリシリコン成分及びアモルファスシリコン成分のモデ
ルは，例えばそれぞれの単膜で得られた数値を用いてい
る。

【００３２】次に，第３層のアモルファスシリコン層１
４１のモデルを指定し，各層の膜厚を入力し，算出した
粗面半導体グレイン１４３とネック１４２の光学定数を
用いて，フレネルの式よりｔａｎΔとｃｏｓφのスペク
トルを計算する。

【００３３】実際は，図５に示すように，各層のモデル
を指定し，ボイド体積分率と膜厚を入力し，非線形最小
二乗法で計算している。

【００３４】図６には測定したｔａｎψ，ｃｏｓΔスペ
クトル（実線）と混合相１層モデルを用いて計算したス
ペクトル（点線）を比較している。点線は実線と山谷の
位置や強度は比較的良く一致しているが長波長側でずれ
が大きく，フィティングが十分でないことを示してい
る。

【００３５】図７には測定したｔａｎψ，ｃｏｓΔスペ
クトル（実線）と混合相２層モデルを用いて計算したス
ペクトル（点線）を比較している。山谷の位置や強度が
良く一致しており，単層モデルに比べてフィティングが
良くなっていることを示している。

【００３６】図３に示した混合相１層モデル（モデル
（ａ））を用いて解析した換算膜厚（図８、◇印）、粗
面半導体薄膜の膜厚（図９、◇印）、アモルファスシリ
コン残膜厚（図１０、◇印）と容量との関係を示してい
る。粗面半導体薄膜の膜厚は結晶シリコンとボイドの混
合相単層の膜厚で，換算膜厚はその膜厚に結晶シリコン
体積分率を掛けた実効的なシリコン膜厚を表している。
換算膜厚は容量に比例して増加しており，粗面半導体薄
膜の出来具合を評価できている。

【００３７】しかし，変化量が小さいため管理手法とし
ては感度が低い。さらに粗面半導体薄膜の膜厚，アモル
ファスシリコン残膜厚ともに粗面半導体薄膜が成長し容
量が増加しても変化していないため，高さの評価が出来
ていないことがわかる。

【００３８】一方、図４に示した混合相２層モデル（モ
デル（ｂ））を用いて解析した換算膜厚（図８、□
印）、粗面半導体薄膜の膜厚（図９、□印）、アモルフ
ァスシリコン残膜厚（図１０、□印）と容量との関係を
示している。粗面半導体薄膜の膜厚は結晶シリコンとボ
イドの混合相とアモルファスシリコンとボイドの混合相
の合計膜厚で，換算膜厚は各膜厚に結晶シリコン体積分
率を掛けた実効的なシリコン膜厚の合計を表している。

【００３９】換算膜厚は容量に比例して増加しており，
傾きは単層モデルより大きく，管理手法として感度が高
いことがわかる。さらに粗面半導体薄膜の膜厚は容量に
比例して増加しており，アモルファスシリコン残膜厚は
容量に比例して減少しているため，高さの評価が出来て
いることがわかる。

【００４０】図１１には本実施例に用いた粗面半導体薄
膜の断面ＳＥＭ写真である。これらの写真から求めた粗
面半導体薄膜の膜厚とアモルファスシリコン残膜厚と分
光エリプソメトリの混合相１層モデル（ａ）と混合相２
層モデル（ｂ）で解析したＨＳＧ高さ及びアモルファス
シリコン残膜の厚さとの関係を各々図１２及び図１３に
示す。

【００４１】混合相１層モデルとは異なり，混合相２層
モデルでは粗面半導体薄膜の膜厚，アモルファスシリコ
ン残膜厚共に実際の高さと良く一致していることがわか
る。つまり，分光エリプソメトリ測定結果を混合相２層
モデルで解析することにより，混合相１層モデルではで
きなかった膜厚の管理が可能となる。

【００４２】本実施例では，粗面半導体薄膜を結晶シリ
コンとボイド，アモルファスシリコンとボイドの混合相
２層膜で解析しているが，３層以上の混合相と仮定して
も同様の結果が得られる。さらにシリコン層やＳｉＯ２
層を追加しても同様な結果が得られる。また結晶シリコ
ンとアモルファスシリコンは厳密なものではなく，誘電
率の低いシリコンと高いシリコンと異なる性質のシリコ
ンを組み合わせれば良い。また第３層にアモルファスシ
リコン層を用いているが，結晶シリコン層を用いても良
い。

【００４３】更にまた，本実施例では，粗面半導体とし
てシリコンを用いているが，ＧｅまたはＳｉＧｅであっ
ても良い。さらに，Ｗ，Ｐｔ，Ｒｕ等の金属であっても
良い。

【００４４】図１４は、第２の実施例である粗面半導体
薄膜形状評価に用いる分光反射率測定装置の概略図であ
る。

【００４５】試料１５１を設置する試料台１５２と，Ｘ
ｅランプ等の光源部１５３と，光源部１５３からの白色
光を試料１５１の表面に垂直に照射するためのミラー１
５４と，反射光を分光する分光部１５５と，光電子増倍
管からなる検出部１５６，分光部１５６で得られたデー
タを解析するデータ処理部１５７からなる。この際，分
光部１５５で分光する波長を４００ｎｍから８００ｎｍ
に変えながら反射光強度を測定することにより反射率ス
ペクトルが得られる。また分光器１５５を光源部１５３
の後ろに置き，白色光を分光してから試料１５１に照射
し，反射光の強度を測定する装置でも同様の反射率スペ
クトルが得られることは言うまでも無い。

【００４６】図１５に、測定した反射率スペクトル（実
線）と結晶シリコンとボイドの混合相１層モデルを用い
て計算したスペクトル（点線）を例示した（モデル
（ａ））。この結果、粗面半導体薄膜，下地アモルファ
スシリコン，酸化膜の界面における干渉により，反射率
スペクトルに山と谷が現れる。また６００ｎｍ以下では
粗面半導体薄膜による散乱効果が強く，反射率は低くな
っている。しかし粗面半導体薄膜は均一膜ではないた
め，表面形状に敏感な６００ｎｍ以下の波長域での実測
値と計算値とが僅かに一致していない。

【００４７】また、図１５の一方には、測定した反射率
スペクトル（実線）と混合相２層モデルを用いて計算し
たスペクトル（点線）を例示した（モデル（ｂ））。こ
の結果、６００ｎｍ以下の波長域でも実測値と計算値と
が良く一致している。

【００４８】以上で説明したように、混合相２層モデル
を用いて解析することにより，粗面半導体薄膜の膜厚，
換算膜厚，アモルファスシリコン残膜厚を評価すること
が出来る。

【００４９】また，反射率の波長依存性に加えて，入射
光の入射角度を変えて測定することにより本発明の解析
モデルを用いる粗面半導体薄膜の形状を評価することが
できる。

【００５０】以下，本発明の粗面半導体薄膜形状評価装
置の一実施例を図を用いて具体的に説明する。

【００５１】図１６に示すように、粗面半導体薄膜の形
状評価装置は各層の膜厚，ボイド体積分率を表示できる
機能を有する。

【００５２】さらに各層の膜厚，ボイド体積分率を用い
てデータ解析部で以下の演算をさせ，換算膜厚，粗面半
導体薄膜の膜厚，アモルファスシリコン残膜厚をモニタ
上に表示できる機能も有する。

【００５３】ｉ層の膜厚ｄ（ｉ）ｉ層のボイド体積分率ｖｏｉｄ（ｉ）但しｖｏｉｄ
（ｉ）＝０〜１粗面半導体薄膜の合計膜厚＝Σｄ（ｉ）合計換算膜厚＝Σｄ（ｉ）×（１−ｖｏｉｄ（ｉ））上記の式を用いて演算した粗面半導体薄膜の合計膜厚や
合計換算膜厚を、例えば図１８に示すよう出力させるこ
とも出来る。

【００５４】さらに，予め形状パラメータの許容上限値
と下限値を入力しておき，解析した形状パラメータが上
限値以下及び下限値以上であるかを自動的に判別する機
能をデータ処理部１５７は有している。また、上限値以
上か，下限値以下の場合にはアラームにより管理者に知
らせる機構がついている。図１４に示した実施例では、
上記の結果をモニター部に表わすようになされている
が、評価装置の外部出力端子から外部の解析装置或いは
管理用サーバに接続し，測定者或いは管理者が随時形状
パラメータの推移を監視することもできる。

【００５５】図１７は換算膜厚と容量値の関係を示して
いる。この結果からも明らかのように、本実施例の評価
結果、例えばＨＳＧ換算膜厚から、粗面半導体薄膜上に
形成した場合の容量をほぼ直線近似で換算することがで
きる。

【００５６】従って、予めデータ処理部１５７にこの換
算係数を入力しておくことにより、求められた換算膜厚
からキャパシタ容量値を算出することができる。そし
て、本換算係数を用いて計算したキャパシタ容量値をモ
ニタ上に表示することも可能である。

【００５７】上記で説明した実施例は，粗面半導体薄膜
の形状評価装置，処理装置，モニタ及びプリンタ等の出
力媒体が一体となっている場合であるが，出力媒体がネ
ットワークに接続されている場合にも同様であることは
言うまでもない。

【００５８】次に、別の実施例であるＤＲＡＭのメモリ
セルを有する電荷蓄積用容量素子について、図面を用い
て具体的に説明する。

【００５９】まず図１９に示した構造の半導体製造装置
の製造方法について、図２０に示したフローチャートを
用いて説明する。

【００６０】ｐ型半導体基板１上の素子分離領域に、ド
ライエッチング法で深さ３００〜４００ｎｍ程度の溝２
を選択的に形成する。

【００６１】次に，溝２の内壁に生じたエッチングダメ
ージ層を除去するために，例えば８５０〜９００℃程度
のウエット酸化による薄い（膜厚１０ｎｍ程度の）酸化
膜３を形成し，その後，溝２内を含む基板１の主面に，
例えばオゾン及びテトラエトキシシランをソースガスに
用いたプラズマＣＶＤ法で３００〜４００ｎｍ程度の酸
化膜４を形成する。

【００６２】次に，酸化膜４をＣＭＰ（Chemical Mecha
nical Polishing)法により研磨して溝２以外の領域の酸
化膜４を除去し，溝２中に酸化膜４を残存させる。

【００６３】次に，基板１の主面のメモリアレイ形成領
域に燐を選択的にイオン打ち込みを行い、ｎ型ウエル領
域５を形成する。その後，ｎ型ウエル領域５の主面にボ
ロンを選択的にイオン打ち込みし，ｐ型ウエル領域６を
形成する。

【００６４】次に，基板１上に８５０℃程度のウエット
酸化処理を施して、ｐ型ウエル領域６の表面に７ｎｍ程
度の酸化膜からなるゲート絶縁膜７を形成する。

【００６５】次に，ゲート絶縁膜７上にゲート電極８を
形成する。この工程においてゲート電極８と一体化され
たワード線も一緒に形成される。ゲート電極８及びワー
ド線（ＷＬ）は，７０ｎｍ程度の燐が導入された多結晶
シリコン膜をＣＶＤ法で形成し，その上に，５０ｎｍ程
度のタングステンナイトライド膜及び１００ｎｍ程度の
タングステン膜をスパッタ法で形成し，さらにその上
に，１５０ｎｍ程度の窒化シリコン膜からなるキャップ
絶縁膜９をＣＶＤ法で形成した後，これらの膜をパター
ンニングすることにより形成する。

【００６６】次に，ｐ型ウエル領域６の主面上に５０〜
１００ｎｍ程度の窒化シリコン膜をＣＶＤ法で形成し，
その後，窒化シリコン膜にＲＩＥ（Ｒｅａｃｔｉｖｅ
ＩｏｎＥｔｃｈｉｎｇ）の異方性エッチングを施して
ゲート電極８の側壁にサイドウォールスペーサ１１を形
成する。この工程においてサイドウォールスペーサ１１
はワード線（ＷＬ）の側壁にも形成される。

【００６７】次に，ｎ型半導体領域１０の主面に砒素を
イオン打ち込みし，ｎ型半導体領域１２を形成する。こ
の工程により，ＬＤＤ構造のメモリセル選択用電界効果
トランジスタが形成される。

【００６８】次にｐ型半導体基板１の主面上に層間絶縁
膜１３を形成する。層間絶縁膜１３は，３００ｎｍ程度
のＳＯＧ（ＳｐｉｎＯｎＧｌａｓｓ）膜を、例えば
回転塗布法で形成し，その後，層間絶縁膜１３をＣＭＰ
法で平坦化し，更に，酸化膜をＣＶＤ法で形成堆積する
ことにより形成される。

【００６９】次に，ｎ型半導体領域１２上の層間絶縁膜
１３を例えばドライエッチング法により選択的に除去し
て接続孔１４Ａ及び接続孔１４Ｂを形成し，その後，接
続孔１４Ａ，接続孔１４Ｂの夫々の内部に導電プラグ１
５を形成する。

【００７０】導電プラグ１５は層間絶縁膜１３上に不純
物が導入された多結晶シリコン膜をＣＶＤ法で形成し，
その後，この多結晶シリコン膜をＣＭＰ法で研磨して形
成する。

【００７１】次に，層間絶縁膜１３上を延在し，接続孔
１４Ａ内の導電プラグ１５と電気的に接続されるビット
線（ＢＬ）を形成する。

【００７２】次に，ビット線（ＢＬ）上を含む層間絶縁
膜１３上に層間絶縁膜１６を形成する。層間絶縁膜１６
は，例えば層間絶縁膜１３と同様の方法で形成する。そ
して、更にその上に窒化シリコン膜１９を形成する。

【００７３】次に，導電プラグ１５上の層間絶縁膜１６
及び窒化シリコン膜１９をドライエッチング法で選択的
に除去して接続孔１７を形成し，その後，接続孔１７の
内部に導電プラグ１８を形成する。導電プラグ１８は，
例えば導電プラグ１５と同様の方法で形成する。

【００７４】次に，導電プラグ１８を含む層間絶縁膜１
６上に５０ｎｍのアモルファスシリコン膜からなる蓄積
電極膜２０を形成する。この蓄積電極膜２０は導電プラ
グ１８と電気的に接続されている。蓄積電極膜２０をド
ライエッチングにより加工する。

【００７５】次に，例えばＳｉＨ_４又はＳｉ_２Ｈ_６の反
応ガス雰囲気でシリコン結晶核をアモルファスシリコン
膜２０上に形成する。さらに反応ガスの供給を停止した
状態でアニールを施すことによってアモルファスシリコ
ン膜が結晶核に取り込まれ、その結果として粗面半導体
薄膜２１が均一に形成される。

【００７６】粗面半導体薄膜２１の空乏化を抑制するた
め，ＰＨ_３雰囲気でアニールすることによって、粗面半
導体薄膜２１及び蓄積電極２０に燐を導入する。

【００７７】次に粗面半導体薄膜２１上に１０ｎｍ程度
のＴａ_２Ｏ_５膜からなる容量誘電体膜２２をＣＶＤ法に
より形成する。ＣＶＤで成膜した容量誘電体膜２２は結
晶化しているが，不純物を多く含んでいるため，６００
〜８００℃の酸素雰囲気でアニールする。また、界面酸
化による酸化シリコン低誘電率層形成を抑制するため，
粗面半導体薄膜２５の表面を窒化処理している。

【００７８】本実施例ではＴａ_２Ｏ_５膜を用いている
が，容量誘電体膜２２に（Ｂａ_１−ｘＳｒ_ＸＴｉＯ_３，
ＰｂＺｒ_１−ＸＴｉ_ＸＯ_３，ＳｒＢｉ_２Ｔａ_２Ｏ_９膜等
の高誘電酸化物を用いてもよい。

【００７９】次に，例えば，ＴｉＮ等のプレート電極２
３，２４をＣＶＤ法及びスパッタリング法で誘電容量膜
２２上に形成する。

【００８０】最後に，層間絶縁膜２５，最上層の配線２
６を形成して，半導体記憶装置が完成する。

【００８１】次に，粗面半導体薄膜形状評価を用いた半
導体製造装置の管理方法について、図２０を用いて説明
する。

【００８２】図２０に示すように評価装置と工程管理用
サーバと成膜装置がネットワーク接続されている。管理
用サーバでは許容上限値と下限値を入力しておき，評価
された形状パラメータが上限値以下及び下限値以上であ
るかを自動的に判別するようにしている。

【００８３】粗面半導体薄膜を形成した後，これを例え
ば第１の実施例で説明した分光エリプソメトリ装置に設
置して複素反射率の波長依存性を測定し，各層の膜厚及
びボイド体積分率を解析する。得られた解析データをネ
ットワークに接続された工程管理用サーバに転送し，粗
面半導体薄膜の膜厚，換算膜厚と下地アモルファスシリ
コン膜の膜厚を計算する。

【００８４】図１８に示すように、ロット番号１から４
の場合では測定した粗面半導体薄膜の換算膜厚は下限値
２５ｎｍ以上であるため，製造上の問題はないと判断さ
れる。一方、ロット番号５の場合は、換算膜厚２４．４
ｎｍであって下限値２５ｎｍより小さいため、不良と判
断される。

【００８５】図２１は粗面半導体薄膜の換算膜厚とアニ
ール時間の関係である。この結果より、測定値２４．４
ｎｍと基準値２７ｎｍとの差２．６ｎｍはアニール時間
３０ｓｅｃに相当する。そこで次のロットから換算膜厚
が２７ｎｍとなるようにアニール時間を３０秒伸ばした
１９０ｓｅｃで着工するように工程管理用サーバとネッ
トワークに接続された粗面半導体薄膜の成膜装置に情報
を送り，自動的に成膜条件を変更して成膜する。

【００８６】上記したよう製造方法を用いることによっ
て、所望の形状の粗面半導体薄膜を形成することが可能
となり、従来の方法では不良となることが改善される。
もちろん評価装置と工程管理用サーバが一体であっても
良い。

【００８７】換算膜厚（キャパシタ容量値）を管理する
ことにより，粗面半導体薄膜の出来高とそのバラツキが
わかる。また粗面半導体薄膜が成長しすぎると，アモル
ファスシリコン下部電極膜の残膜厚が減少し，一部で断
線不良が発生することがある。従って、本実施例はアモ
ルファスシリコン残膜厚の管理にも適用でき，その結果
として配線の断線不良を抑制することも可能である。

【００８８】本実施例では，粗面半導体薄膜を形成した
後に，粗面半導体薄膜の形状評価を実施しているが，図
２２に示すように燐処理後に評価をしても良い。この場
合，ネックと下地のアモルファスシリコン膜が結晶化し
ているので，アモルファスシリコンの代わりに結晶シリ
コンを解析モデルに用いる。この場合にも、各層の結晶
化の程度が異なっているため、各結晶シリコンの複素屈
折率が異なり，アモルファスシリコンの場合同様に、本
実施例１で述べた多層膜モデルを用いて粗面半導体薄膜
の形状評価が可能である。

【００８９】

【発明の効果】以上述べてきたように，本発明の解析モ
デルを用いることにより，粗面半導体薄形状評価の精度
が向上し，換算膜厚（キャパシタ容量値），粗面半導体
薄膜の高さ，アモルファスシリコン残膜厚の管理が可能
となる。

【００９０】本発明の解析モデルで粗面半導体薄膜形状
を管理することにより，キャパシタ容量のばらつきを低
減することが可能である。

【図面の簡単な説明】

【図１】本発明の実施例で用いた粗面半導体薄膜の断面
構造である。

【図２】本発明の実施例で用いた分光エリプソメトリ装
置の概略図である。

【図３】本発明の実施例で評価解析に用いた混合相１層
モデルの概略図である。

【図４】本発明の実施例で評価解析に用いた混合相２層
モデルの概要図である。

【図５】本発明の実施例における解析手順（フロー）を
説明するための図である。

【図６】混合相１層モデルで解析したｔａｎψとｃｏｓ
Δスペクトル（点線）と測定スペクトル（実線）との関
係を表わす説明図である。

【図７】混合相２層モデルで解析したｔａｎψとｃｏｓ
Δスペクトル（点線）と測定スペクトル（実線）との関
係を表わす説明図である。

【図８】本実施例における容量と換算膜厚との関係を説
明するための図である。（（ａ）混合相１層モデル，
（ｂ）混合相２層モデル）

【図９】本実施例における容量と粗面半導体薄膜の膜厚
との関係を説明するための図である。（（ａ）混合相１
層モデル，（ｂ）混合相２層モデル）

【図１０】本実施例における容量とアモルファスシリコ
ン残膜厚との関係を説明するための図である。（（ａ）
混合相１層モデル，（ｂ）混合相２層モデル）

【図１１】本実施例における粗面半導体薄膜の断面ＳＥ
Ｍ写真を表わす図である。

【図１２】本実施例における断面ＳＥＭ写真と分光エリ
プソメトリで評価した粗面半導体薄膜の高さとの関係を
説明するための図である。（（ａ）混合相１層モデル，
（ｂ）混合相２層モデル）

【図１３】本実施例における断面ＳＥＭ写真と分光エリ
プソメトリで評価したアモルファスシリコン残膜厚との
関係を説明するための図である。（（ａ）混合相１層モ
デル，（ｂ）混合相２層モデル）

【図１４】本実施例で用いた分光反射率測定装置を説明
するための概略図である。

【図１５】本実施例における多層薄膜モデルで解析した
反射率スペクトルと測定スペクトルとの関係を説明する
ための図である。（（ａ）混合相１層モデル，（ｂ）混
合相２層モデル）

【図１６】本実施例における粗面半導体薄膜各層の膜厚
及びボイド体積分率のモニタ表示例を表わす図である。

【図１７】本実施例における換算膜厚と容量値との関係
を表わす図である。

【図１８】本実施例における粗面半導体薄膜の膜厚，ア
モルファスシリコン膜の膜厚，換算膜厚，容量値のモニ
タ表示例を表わす図である。

【図１９】本実施例を説明するための電荷蓄積用容量素
子の断面構造である。

【図２０】本実施例である電荷蓄積用容量素子の製造方
法である。

【図２１】本実施例におけるアニール時間と換算膜厚と
の関係を説明するための図である。

【図２２】別の実施例である電荷蓄積用容量素子の製造
方法を説明するための図である。

【符号の説明】

１１１…半導体基板，１１２…酸化膜，１１３…アモル
ファスシリコン膜，１１４…ネック，１１５…粗面半導
体グレイン，１２１…試料，１２２…試料台，１２３…
光源部，１２４…分光器，１２５…検出部，１２６…デ
ータ解析部，１２７…ポーラライザ，１２８…検光子，
１３１…アモルファスシリコン膜，１３２…結晶シリコ
ンとボイドの混合相，１４１…アモルファスシリコン
膜，１４２…アモルファスシリコンとボイドの混合相，
１４３…結晶シリコン膜とボイドの混合相，１５１…試
料，１５２…試料台，１５３…光源部，１５４…ミラ
ー，１５５…分光器，１５６…分光器，１５７…データ
処理部，１…ｐ型半導体基板，２…溝，３…絶縁膜，４
…絶縁膜，５…ｎ型ウエル領域，６…ｐ型ウエル領域，
７…ゲート絶縁膜，８…ゲート電極，９…キャップ絶縁
膜，１０…ｎ型半導体領域，１１…サイドウォールスペ
ーサ，１２…ｎ型半導体領域，１３，１６…層間絶縁
膜，１４Ａ，１４Ｂ，１７…接続孔，１５，１８…導電
プラグ，１９…窒化シリコン膜，２０…蓄積電極，２１
…粗面半導体薄膜，２２…容量誘電体膜，２３，２４…
プレート電極，２５…層間絶縁膜，２６…配線，

フロントページの続き (72)発明者本間琢朗東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内 (72)発明者吉田正義東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内 (72)発明者山本裕彦東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内Ｆターム(参考） 2F065 AA30 BB01 BB17 CC17 CC31 DD00 FF44 FF50 GG03 GG24 HH09 HH12 JJ01 JJ08 JJ17 LL33 LL34 LL67 QQ00 QQ18 QQ25 QQ26 SS03 SS09 SS11 4M106 AA10 AB07 AB12 BA04 BA20 CA38 CA48 DH12 DH31 DH37 DJ11 DJ23

Claims

【特許請求の範囲】

【請求項１】粗面半導体薄膜へ入射光線を照射する工程
と，該薄膜からの反射光線の反射率の波長依存性を検出
する工程と，該波長依存性を多層薄膜モデルを用いて解
析する工程において，前記粗面半導体薄膜の表面形状
を、半導体とボイドとの混合相よりなる薄膜の少なくと
も２層以上と半導体膜が含まれる多層薄膜モデルを用い
て解析することを特徴とする粗面半導体薄膜の形状評価
方法。
【請求項２】粗面半導体薄膜へ偏光光線を照射する工程
と，該薄膜からの反射光線の偏光状態を解析し、該反射
光線の複素振幅反射率比の波長依存性を検出する工程
と，該波長依存性を多層薄膜モデルを用いて解析する工
程において，前記粗面半導体薄膜の表面形状を、半導体
とボイドとの混合相よりなる薄膜の少なくとも２層以上
と半導体膜が含まれる多層薄膜モデルを用いて解析する
ことを特徴とする粗面半導体薄膜の形状評価方法。
【請求項３】前記検出される反射光線の波長依存性が、
４００〜８００ｎｍの波長領域で行行なわれることを特
徴とする請求項１または２に記載の粗面半導体薄膜の形
状評価方法。
【請求項４】前記粗面半導体を構成する半導体とボイド
との混合相よりなる薄膜は、少なくともＳｉ、Ｇｅまた
は両者の固溶体の何れかを含んでなることを特徴とする
請求項１または２に記載の粗面半導体薄膜の形状評価方
法。
【請求項５】前記半導体とボイドとの混合相からなる薄
膜を少なくとも２層以上と前記半導体膜を含む多層薄膜
において、前記半導体の複素屈折率が互いに異なること
を特徴とする請求項１または２記載の粗面半導体薄膜の
形状評価方法。
【請求項６】前記半導体とボイドとの混合相からなる薄
膜の少なくとも２層以上と前記半導体膜を含む多層薄膜
において、第１層（最表面側）が結晶半導体とボイドと
の混合相であり、該第１層の下方に位置する第２層がア
モルファス半導体とボイドの混合相であり、該第２層の
下方に位置する第３層がアモルファス半導体であること
を特徴とする請求項１または２記載の粗面半導体薄膜の
形状評価方法。
【請求項７】前記半導体と前記半導体とボイドとの混合
相からなる薄膜の少なくとも２層以上を含む多層薄膜に
おいて、第１層（最表面側）が結晶半導体とボイドとの
混合相であり、該第１層の下方に位置する第２層が該第
一層の結晶半導体と複素屈折率が異なる結晶半導体とボ
イドの混合相であり、該第２層の下方に位置する第３層
が該第一層の結晶半導体と複素屈折率が異なる結晶半導
体であることを特徴とする請求項１または２記載の粗面
半導体薄膜の形状評価方法。
【請求項８】前記半導体が、少なくともＳｉ、Ｇｅまた
は両者の固溶体の何れかを含んでなることを特徴とする
請求項６または７記載の粗面半導体薄膜の形状評価方
法。
【請求項９】粗面半導体薄膜を含む試料と、該試料を設
置するための試料台と、光源と、分光部と、検出部と、
データ処理部と、モニタ部とを備え、前記光源からの光
が前記試料に照射され、該試料からの光が前記分光部を
介して前記検出部に入射され、該検出部から出力された
信号を入力して前記粗面半導体薄膜の形状パラメータを
解析するように前記データ処理部が制御され、かつ該デ
ータ処理部からの出力信号が前記モニタ部に出力される
ことを特徴とする粗面半導体薄膜の形状評価装置。
【請求項１０】粗面半導体薄膜を含む試料と、該試料を
設置するための試料台と、光源と、分光部と、検出部
と、データ処理部と、外部出力端子とを備え、前記光源
からの光が前記試料に照射され、該試料からの光が前記
分光部を介して前記検出部に入射され、該検出部から出
力された信号を入力して前記粗面半導体薄膜の形状パラ
メータを解析するように前記データ処理部が制御され、
かつ該データ処理部からの出力信号が前記外部出力端子
から外部に接続された出力媒体に出力されることを特徴
とする粗面半導体薄膜の形状評価装置。
【請求項１１】前記出力信号が、前記粗面半導体薄膜を
構成する第１層（最表面側）の膜厚、該第１層の下方に
位置する第２層の膜厚、前記第１層の膜厚に第１層の半
導体の体積分率を乗じた第１層の換算膜厚、前記第２層
の膜厚に第２層の半導体の体積分率を乗じた第２層の換
算膜厚、第３層の膜厚の何れかまたは全てであることを
特徴とする請求項９または１０記載の粗面半導体薄膜の
形状評価装置。
【請求項１２】前記出力信号が、前記粗面半導体薄膜を
構成する第１層（最表面側）の膜厚と該第１層の下方に
位置する第２層の膜厚との合計膜厚、前記第１層の膜厚
に第１層の半導体の体積分率を乗じた第１層の換算膜厚
と前記第２層の膜厚に第２層の半導体の体積分率を乗じ
た第２層の換算膜厚との合計換算膜厚の何れかまたは全
てであることを特徴とする請求項９または１０記載の粗
面半導体薄膜の形状評価装置。
【請求項１３】前記出力信号が、前記粗面半導体薄膜を
構成する第１層（最表面側）及び該第１層の下方に位置
する第２層の合計換算膜厚から算出された容量値である
ことを特徴とする請求項９または１０記載の粗面半導体
薄膜の形状評価装置。
【請求項１４】半導体基板の上方に半導体膜を形成する
工程と、該半導体膜の上方に粗面半導体薄膜を形成する
工程と、該粗面半導体薄膜の上方に容量を形成する工程
とを備え、該容量の容量値を決定する前記粗面半導体薄
膜の表面形状を、半導体とボイドとの混合相よりなる薄
膜の少なくとも２層以上と前記半導体膜が含まれる多層
薄膜モデルを用いて解析した結果を用いて管理し、かつ
製造することを特徴とする半導体装置の製造方法。
【請求項１５】前記多層薄膜モデルを用いて解析した結
果と、予め定められた前記粗面半導体薄膜の表面形状を
表わす形状パラメータとの差に基づいて算出した変動量
を用いて、前記粗面半導体薄膜形成工程における形成条
件を制御することを特徴とする請求項１４記載の半導体
装置の製造方法。
【請求項１６】前記粗面半導体薄膜の形成工程におい
て、該粗面半導体薄膜の表面形状を少なくとも該粗面半
導体薄膜を構成する第１層及び第２層の合計膜厚、また
は前記第１層及び第２層の合計換算膜厚を用いて管理す
ることを特徴とする請求項１４記載の半導体装置の製造
方法。
【請求項１７】薄膜形成装置と、該薄膜形成装置を用い
て形成される粗面半導体薄膜の表面形状を評価するため
の形状評価装置と、該形状評価装置からの情報を用いて
前記粗面半導体薄膜の表面形状を解析するための計算機
と、少なくとも前記薄膜形成装置の形成条件と前記計算
機からの出力情報を保管するための工程管理用サーバと
を備え、これらが互いにネットワーク接続されており、
前記工程管理用サーバに保管された情報に基づいて前記
薄膜形成装置を制御することを特徴とする半導体装置の
製造方法。