JP2001210544A - Chip multilayer ceramic capacitor - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、チップ積層セラミ
ックコンデンサに関し、詳しくは回路基板上で静電容量
調整が可能なチップ積層セラミックコンデンサに関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multilayer ceramic chip capacitor, and more particularly, to a multilayer ceramic capacitor whose capacitance can be adjusted on a circuit board.
【０００２】[0002]
【従来の技術】チップ積層セラミックコンデンサは、酸
化チタン系、チタン酸バリウム系、鉛−タングステン
系、又はストロンチウム−ビスマス−カルシウム系等を
主成分とする誘電体原料を粉末にした後、有機溶剤と共
に練り合わせて粘性の高い液体にし、ローラー等により
均一な厚さのシートにした上、更に銀−パラジウム、
銅、又はニッケル等の内部電極となる導体パターンを印
刷したものを、電極引出し部がそれぞれ交互になるよう
に所要枚数積層後、熱プレス／焼成／研磨／電極形成を
経ることによって作られてきた。2. Description of the Related Art Chip multilayer ceramic capacitors are made by powdering a dielectric raw material mainly composed of titanium oxide, barium titanate, lead-tungsten, strontium-bismuth-calcium, etc., together with an organic solvent. Kneaded to make a highly viscous liquid, rolled into a sheet of uniform thickness, and then silver-palladium,
It has been produced by printing a conductor pattern serving as an internal electrode such as copper or nickel, laminating a required number of the electrodes such that the electrode lead portions are alternately arranged, and then performing hot pressing / firing / polishing / electrode formation. .
【０００３】近年、チップ積層セラミックコンデンサ
は、誘電体となるセラミック原料のさらなる微粒化が可
能となり、焼結後の誘電体がより緻密となった。これに
より、より薄い誘電体層でも従来と同じ耐圧を確保する
ことが可能となり、同じチップサイズでより多く積層で
きるようになった。[0003] In recent years, in a chip multilayer ceramic capacitor, it has become possible to further reduce the size of a ceramic raw material serving as a dielectric, and the dielectric after sintering has become denser. As a result, the same withstand voltage as before can be ensured even with a thinner dielectric layer, and more layers can be stacked with the same chip size.
【０００４】一方、固定値しか取れなかったセラミック
コンデンサに対して静電容量を可変させたいという市場
要求が高まり、例えば、誘電体を挟む２枚の対向電極の
片方を回転することで有効面積を変え、それにより静電
容量を調整するタイプのセラミックコンデンサが出てき
た（以下、ねじ式トリマーコンデンサという）。また、
その回転式はセラミック製造工程以外に機構部品の取付
が必要となり高価になることから、近年はチップ積層セ
ラミックコンデンサの内部電極部を表面付近に形成後、
これをレーザーで切断することにより静電容量を調整す
る低価格タイプのものが出てきた（以下、レーザー式ト
リマーコンデンサという）。On the other hand, there is a growing market demand to change the capacitance of a ceramic capacitor that has only a fixed value. For example, by rotating one of two counter electrodes sandwiching a dielectric, the effective area is increased. A ceramic capacitor of a type that changes the capacitance and thereby adjusts the capacitance has emerged (hereinafter referred to as a screw type trimmer capacitor). Also,
Since the rotary type requires mounting mechanical parts other than the ceramic manufacturing process and becomes expensive, in recent years after forming the internal electrode part of the chip multilayer ceramic capacitor near the surface,
A low-cost type in which the capacitance is adjusted by cutting this with a laser has been developed (hereinafter referred to as a laser-type trimmer capacitor).
【０００５】レーザー式トリマーコンデンサについて
は、特開昭６２−２６１１１４号公報や特開平１０−２
４１９９０号公報において、積層セラミックコンデンサ
の部品表面に対向電極となりうる内部電極の一層を任意
の形状で形成させ、それを焼成後、必要な静電容量にな
るまでレーザートリミングすることにより、微調整がで
きる方法が開示されている。また、特開平３−３７８５
０号公報や特開平１０−１７２８６４号公報には、積層
セラミックコンデンサ側面に設けられた内部電極パター
ンの引き出し口である外部電極を任意の位置でレーザー
トリミングすることにより、電気的に非接触な部分、つ
まり静電容量をなさない電極層にすることで静電容量を
調整する方法が開示されている。A laser type trimmer capacitor is disclosed in Japanese Patent Application Laid-Open No. 62-261114 and Japanese Patent Application Laid-Open
In Japanese Patent No. 41990, fine adjustment can be performed by forming one layer of an internal electrode which can be a counter electrode on the surface of a component of a multilayer ceramic capacitor in an arbitrary shape, firing it, and then laser trimming it to a required capacitance. A possible method is disclosed. Also, JP-A-3-3785
No. 0 and Japanese Patent Application Laid-Open No. Hei 10-172864 disclose that an external electrode, which is a lead-out opening of an internal electrode pattern provided on the side surface of a multilayer ceramic capacitor, is laser-trimmed at an arbitrary position, so that an electrically non-contact portion is formed. That is, a method of adjusting the capacitance by forming an electrode layer having no capacitance is disclosed.
【０００６】これらの方法は、いずれもレーザートリミ
ングを用いて静電容量の調整を行うものであるが、静電
容量を可変させることはできず、工法上、静電容量を減
らす方向のみの可逆性のない調整法である。そのため、
増やす方向へは調整することができない。また、レーザ
ートリミングの際、レーザー光の熱エネルギーで誘電体
本体にマイクロクラックを発生させ、絶縁抵抗の劣化を
引き起こす危険性が潜在している。最悪の場合、電極間
ショートが発生し、焼損に至る危険性がある。[0006] In each of these methods, the capacitance is adjusted using laser trimming. However, the capacitance cannot be varied. It is an adjustment method with no possibility. for that reason,
It cannot be adjusted in the direction of increase. Further, at the time of laser trimming, there is a danger that micro-cracks are generated in the dielectric body by the thermal energy of the laser beam, thereby causing deterioration of insulation resistance. In the worst case, there is a risk that short-circuiting between the electrodes will occur, leading to burning.
【０００７】チップ積層セラミックコンデンサは、その
サイズ及び静電容量の基本単位となる標準数がＪＩＳ、
ＩＥＣ等で規格化されており、これらの規格から外れる
ものはどのメーカーも一般的に製造していない。そのた
め、回路上で必要な静電容量が必ずしも製品化されてい
るとは限らなかった。このような場合は、複数個の静電
容量のものを組み合わせる必要があった。しかし、必要
な容量の変更が生じた場合、チップのＬ×Ｗ寸法が容量
の値によって段階的に変わるため、パッドサイズが合わ
ず新たに基板を作り直さなければならなくなる場合があ
った。The standard number which is a basic unit of the size and the capacitance of the chip multilayer ceramic capacitor is JIS,
It is standardized by IEC and the like, and any manufacturer that does not conform to these standards is not generally manufactured. Therefore, the capacitance required on the circuit has not always been commercialized. In such a case, it is necessary to combine a plurality of capacitors having a capacitance. However, when the required capacitance is changed, the L × W dimensions of the chip change stepwise according to the capacitance value, so that the pad size may not be matched and a new substrate may have to be created.
【０００８】また、高周波用フィルタ回路等の実装後に
静電容量の微調整が必要となる場合は、ねじ式トリマー
コンデンサやレーザー式トリマーコンデンサを使用して
きたが、これらの方法は微調整ができるものの、基本原
理が対向電極一層分を調整するに過ぎないため、大きな
容量範囲で調整することはできなかった。また、加えて
後者は不可逆な調整方法であるため、大きい容量値から
小さい方へは調整可能であるが、その逆は不可能であっ
た。When it is necessary to finely adjust the capacitance after mounting a high frequency filter circuit or the like, a screw type trimmer capacitor or a laser type trimmer capacitor has been used. However, these methods allow fine adjustment. However, since the basic principle merely adjusts one layer of the counter electrode, it cannot be adjusted in a large capacity range. In addition, since the latter is an irreversible adjustment method, it is possible to adjust from a large capacitance value to a small one, but the reverse is not possible.
【０００９】また、実開昭５８−１３８３２５号公報に
おいては、静電容量の調整として、線対称とならない内
部電極パターンを有するグリーンシートを積層させ、そ
れらを所要枚数積層後、それぞれの内部電極の外部への
引出し口を外部電極（Ｎｉや半田メッキ等）で電気的に
接続させたものを、ロータリースイッチ等により任意の
電極を組合せて静電容量の調整を行っていた。この際、
１、２、…２n（ｎ＝０、１…）の面積比となるような
内部電極パターンにより、図１３のような一次関数的
（ｙ＝ａｘ）な可変をさせていた。しかしながら、必要
とする静電容量によっては調整幅がかなり大きくなり、
調整の意味をなさなくなることがあった。In Japanese Utility Model Application Laid-Open No. 58-138325, in order to adjust the capacitance, green sheets having internal electrode patterns that are not axisymmetric are laminated, and after a required number of green sheets are laminated, each internal electrode is The electrostatic capacity is adjusted by combining an external electrode (Ni, solder plating, or the like) with an external electrode that is electrically connected to an arbitrary electrode using a rotary switch or the like. On this occasion,
With an internal electrode pattern having an area ratio of 1, 2,... 2 n (n = 0, 1,...), A linear function (y = ax) as shown in FIG. However, depending on the required capacitance, the adjustment range becomes considerably large,
In some cases, the adjustment did not make sense.
【００１０】[0010]
【発明が解決しようとする課題】本発明の目的は、回路
基板上で静電容量を調整することができるチップ積層セ
ラミックコンデンサを提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a chip multilayer ceramic capacitor capable of adjusting the capacitance on a circuit board.
【００１１】[0011]
【課題を解決するための手段】本発明に従って、誘電体
シート上の内部電極を、同一平面内で電気的に接続され
ない任意の領域に分割し、かつそれぞれ分割された領域
に外部への引き出し部を設け、対向電極となるもう一対
の誘電体シートとを所要枚数交互に積層し、垂直方向に
同じ位置でかつ一層おきに積み上げられた内部電極の引
き出し部がチップ側面で電気的に接続しているチップ積
層セラミックコンデンサであって、該チップ積層セラミ
ックコンデンサの回路基板実装後、接続用回路部品で内
部電極を電気的に接続又は非接続させることによって、
静電容量を調整することを特徴とするチップ積層セラミ
ックコンデンサが提供される。According to the present invention, an internal electrode on a dielectric sheet is divided into arbitrary areas which are not electrically connected in the same plane, and each divided area is led out to the outside. The required number of dielectric sheets to be the counter electrode are alternately laminated with a required number of sheets, and the lead-out portions of the internal electrodes stacked at the same position in the vertical direction and alternately are electrically connected on the chip side surface. After mounting the chip multilayer ceramic capacitor on the circuit board, by electrically connecting or disconnecting the internal electrodes with connection circuit components,
A chip multilayer ceramic capacitor characterized by adjusting capacitance is provided.
【００１２】[0012]
【発明の実施の形態】以下に、本発明の実施の形態を詳
細に説明する。Embodiments of the present invention will be described below in detail.
【００１３】本発明は、誘電体シート上に印刷される内
部電極を、同一平面内で電気的に接続されない任意の領
域に分割し、かつ外部への引き出し部を設け、対向電極
となるもう一対の誘電体シートとを所要枚数交互に積層
する。焼成後、更に垂直方向に同じ位置でかつ一層おき
に積み上げられた内部電極の引き出し部を、チップ側面
で電気的に接続状態となるように接続し、更に外部電極
となる半田メッキで被覆することにより、２つの主たる
静電容量をなす電極と、調整用の静電容量をなす複数個
の外部電極を備える特徴を有する。According to the present invention, an internal electrode printed on a dielectric sheet is divided into arbitrary areas which are not electrically connected in the same plane, and a lead-out part is provided to the outside, and another pair of electrodes serving as a counter electrode is provided. And the required number of dielectric sheets are alternately laminated. After firing, connect the lead-out portions of the internal electrodes that are further stacked at the same position in the vertical direction and alternately so as to be electrically connected on the side surface of the chip, and further cover with solder plating that will be the external electrodes Thus, it has a feature of including two electrodes forming a main capacitance and a plurality of external electrodes forming a capacitance for adjustment.
【００１４】更に、回路基板上で必要に応じてそれら調
整用の電極を、例えばディップスイッチ、ジャンパー抵
抗、配線パターン、エンコーダー等で、同一層内にある
他の内部電極を電気的に接続、又は非接続とすることに
より、任意に静電容量を得ることができる。Further, if necessary, the electrodes for adjustment may be electrically connected to other internal electrodes in the same layer on the circuit board by, for example, a dip switch, a jumper resistor, a wiring pattern, an encoder, or the like. By making the connection unconnected, the capacitance can be arbitrarily obtained.
【００１５】本発明は、また、複数に分割した内部電極
の任意のパターンを組み合わせて接続することにより、
静電容量を広範囲で調整でき、またリニアに設定するこ
とが可能となる。According to the present invention, an arbitrary pattern of a plurality of divided internal electrodes is combined and connected.
The capacitance can be adjusted over a wide range and can be set linearly.
【００１６】図１及び図２はチップ積層セラミックコン
デンサの層となるものであり、誘電体シート１、３上に
それぞれ内部電極２、４を印刷したものである。これら
電極引出し部が逆向きの状態で所要枚数積層し、層の上
下にダミー層として内部電極が印刷されていない状態の
誘電体シート５を所要枚数加え、その後、熱プレス／焼
成／研磨／電極形成の一連の工程を経ることにより得ら
れる。FIGS. 1 and 2 show the layers of the chip laminated ceramic capacitor, in which the internal electrodes 2 and 4 are printed on the dielectric sheets 1 and 3 respectively. A required number of these electrode lead portions are stacked in the opposite direction, and a required number of dielectric sheets 5 on which no internal electrodes are printed as dummy layers are added above and below the layers, and then hot pressing / firing / polishing / electrode It is obtained through a series of steps of formation.
【００１７】本発明の実施例では、従来の内部電極パタ
ーン２及び４とは異なり、誘電体シート１の電極パター
ンを誘電体シート６上の電極パターン７、及び８ａ〜８
ｄへ、かつ誘電体シート３の電極パターンを誘電体シー
ト９上の電極パターン１０及び１１ａ〜１１ｄへ、同一
平面内でそれぞれ電気的に独立になるように分割し、更
に電極パターン８ａ〜８ｄ及び１１ａ〜１１ｄへ、外側
への電極引出し部を設けることを特徴とする。In the embodiment of the present invention, unlike the conventional internal electrode patterns 2 and 4, the electrode pattern of the dielectric sheet 1 is changed to the electrode patterns 7 and 8a to 8a to 8 on the dielectric sheet 6.
d, and the electrode pattern of the dielectric sheet 3 is divided into electrode patterns 10 and 11a to 11d on the dielectric sheet 9 so as to be electrically independent in the same plane, and further divided into electrode patterns 8a to 8d and It is characterized in that an electrode lead-out part is provided to the outside at 11a to 11d.
【００１８】更に、この誘電体シート６と対向電極にな
る誘電体シート９を交互に所要枚数積層した後、熱プレ
ス／焼成／研磨／電極形成の一連の処理を行うことによ
り、チップ積層セラミックコンデンサの原形である図６
ができる。更に、側面へ引き出し部を設けた内部電極の
一群１２、１３、１４ａ〜１４ｄ及び１５ａ〜１５ｄを
それぞれ垂直方向にニッケル等で電気的に接続し、更に
それらの電極をスズ−鉛系等の半田材で被覆することに
より、最終形態となる図７の製品形状が得られる。な
お、図４、５に示す内部電極パターンを有する誘電体シ
ートを交互に積層しているのは、図７に示す製品状態と
したとき基板実装上搭載方向が限定されないようにする
ためである。Further, after a required number of the dielectric sheets 6 and the dielectric sheets 9 serving as counter electrodes are alternately stacked, a series of processes of hot pressing / firing / polishing / electrode formation is performed to obtain a chip multilayer ceramic capacitor. Figure 6 which is the original form of
Can be. Further, a group of internal electrodes 12, 13, 14a to 14d and 15a to 15d each having a lead portion provided on a side surface are electrically connected vertically with nickel or the like, respectively, and further, the electrodes are soldered with tin-lead or the like. By coating with the material, the product shape of FIG. 7 which is the final form is obtained. The reason why the dielectric sheets having the internal electrode patterns shown in FIGS. 4 and 5 are alternately laminated is that the mounting direction on the substrate mounting is not limited when the product state shown in FIG. 7 is obtained.
【００１９】図７の主電極１６、１７は従来の電極と同
じ機能を有し、これら２つの電極のみでもコンデンサと
して使用することができる。しかし、本発明では内部電
極を電気的に非接続な複数の領域に分割し、それらを側
面で接続した電極を有することにより、例えば、図８に
示す回路基板上のランドパターン２０に実装後、配線さ
れていない箇所２３をディップスイッチ、ジャンパー抵
抗等で短絡することにより、主電極２１に調整用電極２
２を電気的に接続することができる。これにより、コン
デンサとして機能する対向電極の有効面積が、内部電極
１１ｃの積層状態である１９ｃだけ増加する。つまり、
その分静電容量を増加させたことになる。更に、ディッ
プスイッチのようにＯＦＦの機能を有する接続部品であ
れば、静電容量を減らすことも可能となる。このよう
に、本発明の特徴である多極化した電極構造により、基
板実装後必要に応じて静電容量を調整することができ
る。The main electrodes 16 and 17 in FIG. 7 have the same function as the conventional electrodes, and only these two electrodes can be used as a capacitor. However, according to the present invention, the internal electrodes are divided into a plurality of electrically non-connected regions, and the electrodes are connected on the side surfaces. Thus, for example, after mounting on the land pattern 20 on the circuit board shown in FIG. By shorting the unwired portion 23 with a dip switch, a jumper resistor or the like, the adjustment electrode 2 is connected to the main electrode 21.
2 can be electrically connected. As a result, the effective area of the counter electrode functioning as a capacitor is increased by 19c, which is the laminated state of the internal electrodes 11c. That is,
This means that the capacitance has been increased accordingly. Further, if the connection component has an OFF function such as a dip switch, the capacitance can be reduced. As described above, the multi-electrode structure which is a feature of the present invention allows the capacitance to be adjusted as needed after mounting on the substrate.
【００２０】また、本発明による他の実施例として、図
９に示す内部電極パターンを有する誘電体シートと図１
に示す誘電体シートを積層することによっても静電容量
の調整機能を有するチップ積層セラミックコンデンサが
可能である。この場合、搭載方向が限定されるという欠
点を伴うが、既出実施例とは違い、電極パターン及び電
極数を自由に設定できるという特徴を有する。As another embodiment of the present invention, a dielectric sheet having an internal electrode pattern shown in FIG.
By stacking the dielectric sheets shown in (1) and (2), a chip multilayer ceramic capacitor having a capacitance adjusting function can be obtained. In this case, there is a drawback that the mounting direction is limited. However, unlike the previous embodiments, it has a feature that the electrode pattern and the number of electrodes can be freely set.
【００２１】次に、例えば搭載方向が限定されるチップ
積層セラミックコンデンサでは調整用の電極数を仮に４
個とすれば、電極パターンの有効面積比を１：２：４：
８となるように電極パターン２４〜２７を設定し、これ
らを組み合わせると１から１５までの連続した面積比の
組み合わせが可能となり、任意のステップの静電容量で
一次関数的に可変させることができる。また、搭載方向
が限定されないチップ積層セラミックコンデンサでは、
電極の対称性を考慮して調整用の電極数を８個とすれ
ば、面積比１：１：５：５：１：１：５：５となるよう
にそれぞれ電極パターン２８〜３５を設定し、これらの
面積比を組み合わせると１から２４までの連続した面積
比の組み合わせが可能となり、それに見合った調整が可
能となる。つまり、パターンの組み合わせによって、任
意の調整単位を有することができる。加えて、一次関数
以外の関数として可変させることも可能であり、そのス
テップを満たすような組み合わせを作れる電極パターン
の面積比を見つけることにより可能となる。Next, for example, in the case of a chip multilayer ceramic capacitor in which the mounting direction is limited, the number of electrodes for adjustment is assumed to be four.
In this case, the effective area ratio of the electrode pattern is 1: 2: 4:
By setting the electrode patterns 24 to 27 so as to be 8, and combining them, a combination of continuous area ratios from 1 to 15 can be achieved, and the capacitance can be varied linearly with an arbitrary step of capacitance. . In chip multilayer ceramic capacitors where the mounting direction is not limited,
If the number of electrodes for adjustment is eight in consideration of the symmetry of the electrodes, the electrode patterns 28 to 35 are set so that the area ratio becomes 1: 1: 5: 5: 1: 1: 5: 5. When these area ratios are combined, a combination of continuous area ratios from 1 to 24 becomes possible, and adjustment corresponding to the combination becomes possible. That is, an arbitrary adjustment unit can be provided depending on a combination of patterns. In addition, it is also possible to vary as a function other than the linear function, and it becomes possible by finding the area ratio of the electrode pattern that can make a combination satisfying the step.
【００２２】本発明では、１、１、１、１、５、５、
５、５、…、５［n/4]（［ ］はその値を超えない最大
の整数、ｎ＝０、１…）のような面積比の電極パターン
を形成させ、更に中央部に静電容量の基準となる図１５
の固定部分を形成させることにより、図１４の基準容量
値を有する一次関数的（ｙ＝ｂｘ＋ｃ）な可変ができ
る。静電容量調整用電極数かつトータル静電容量を同一
とした場合、従来の発明では必要とする静電容量によっ
ては調整幅がかなり大きくなり、調整の意味をなさなく
なる。しかし、本発明では基準容量となる図１５の固定
部分を設けることにより、必要とする静電容量値が大き
くなる場合でも、それに見合った基準容量値を設定する
ことにより、一定の微小な調整幅で調整することができ
るという特徴を有する。また、本発明では基準値を持つ
一次関数的な可変ができる電極パターンを有しながら、
なおかつ端子電極配置が線対称とるため、基板実装上方
向性を持たないという利点も有する。そのため、逆実装
による誤搭載を潜在的に回避することができる。In the present invention, 1,1,1,1,5,5,
5, 5,..., 5 [n / 4] ([] is the largest integer not exceeding the value, n = 0, 1,...), And an electrode pattern having an area ratio is formed. Figure 15 which is the standard of capacity
Is formed, a linear function (y = bx + c) having the reference capacitance value shown in FIG. 14 can be obtained. In the case where the number of electrodes for capacitance adjustment and the total capacitance are the same, in the conventional invention, the adjustment width becomes considerably large depending on the required capacitance, and the adjustment is meaningless. However, in the present invention, by providing the fixed portion of FIG. 15 as a reference capacitance, even when the required capacitance value becomes large, by setting the reference capacitance value corresponding thereto, a certain minute adjustment width can be obtained. It has the feature that it can be adjusted with. In addition, in the present invention, while having an electrode pattern that can be varied linearly having a reference value,
In addition, since the terminal electrode arrangement is line-symmetric, there is also an advantage that the terminal electrode has no directivity on the substrate mounting. Therefore, erroneous mounting due to reverse mounting can potentially be avoided.
【００２３】[0023]
【発明の効果】本発明であるチップ積層セラミックコン
デンサは、主たる外部電極を調整のため多極化すること
により、それらを回路基板上で電気的に接続又は非接続
とすることで、所望する静電容量を得ることができる。
また、レーザートリミング法等とは異なりチップ本体へ
ストレスを与えることがないため、従来のチップ積層セ
ラミックコンデンサと同等の信頼性を確保できる。The chip multilayer ceramic capacitor according to the present invention has a desired capacitance by making the main external electrodes multi-polarized for adjustment and electrically connecting or disconnecting them on the circuit board. Can be obtained.
Further, unlike the laser trimming method or the like, since no stress is applied to the chip body, the same reliability as that of the conventional chip multilayer ceramic capacitor can be secured.
【図１】誘電体シートの斜視図である。FIG. 1 is a perspective view of a dielectric sheet.
【図２】誘電体シートの斜視図である。FIG. 2 is a perspective view of a dielectric sheet.
【図３】ダミー電極用の誘電体シート斜視図である。FIG. 3 is a perspective view of a dielectric sheet for a dummy electrode.
【図４】内部電極を多極化した誘電体シートの斜視図で
ある。FIG. 4 is a perspective view of a dielectric sheet in which internal electrodes are multipolar.
【図５】内部電極を多極化した誘電体シートの斜視図で
ある。FIG. 5 is a perspective view of a dielectric sheet in which internal electrodes are multipolar.
【図６】図２及び図３の誘電体シートを所要枚数積層し
た状態を示す斜視図である。FIG. 6 is a perspective view showing a state where a required number of dielectric sheets of FIGS. 2 and 3 are stacked.
【図７】チップ積層セラミックコンデンサ完成状態を表
す斜視図である。FIG. 7 is a perspective view illustrating a completed state of the multilayer ceramic capacitor.
【図８】回路基板上での接続例を示す斜視図である。FIG. 8 is a perspective view showing a connection example on a circuit board.
【図９】他の例の誘電体シートの斜視図である。FIG. 9 is a perspective view of another example of a dielectric sheet.
【図１０】内部電極パターン例の透視図である。FIG. 10 is a perspective view of an example of an internal electrode pattern.
【図１１】内部電極パターン例の透視図である。FIG. 11 is a perspective view of an example of an internal electrode pattern.
【図１２】内部電極パターン例の透視図である。FIG. 12 is a perspective view of an example of an internal electrode pattern.
【図１３】従来の一次関数的（ｙ＝ａｘ）な静電容量の
調整である。FIG. 13 illustrates a conventional linear (y = ax) adjustment of capacitance.
【図１４】本発明の一次関数的（ｙ＝ｂｘ＋ｃ）な静電
容量の調整である。FIG. 14 illustrates a linear function (y = bx + c) adjustment of capacitance according to the present invention.
【図１５】静電容量固定部分である。FIG. 15 shows a capacitance fixing portion.
１，３，５，６，９ セラミック誘電体 ２，４，７，８ａ〜８ｄ，１０，１１ａ〜１１ｄ，２４
〜３５ 内部電極 １６，１７，１８ａ〜１８ｄ，１９ａ〜１９ｄ，２１，
２２ 外部電極 １２，１３，１４ａ〜１４ｂ，１５ａ〜１５ｂ 積層し
た内部電極の一群 ２０ 配線パターン ２３ 配線接続予定部1,3,5,6,9 Ceramic dielectric 2,4,7,8a-8d, 10,11a-11d, 24
To 35 internal electrodes 16, 17, 18a to 18d, 19a to 19d, 21,
Reference Signs List 22 external electrodes 12, 13, 14a to 14b, 15a to 15b group of laminated internal electrodes 20 wiring pattern 23 wiring connection scheduled portion
Claims (6)
内で電気的に接続されない任意の領域に分割し、かつそ
れぞれ分割された領域に外部への引き出し部を設け、対
向電極となるもう一対の誘電体シートとを所要枚数交互
に積層し、垂直方向に同じ位置でかつ一層おきに積み上
げられた内部電極の引き出し部がチップ側面で電気的に
接続しているチップ積層セラミックコンデンサであっ
て、該チップ積層セラミックコンデンサの回路基板実装
後、接続用回路部品で内部電極を電気的に接続又は非接
続させることによって、静電容量を調整することを特徴
とするチップ積層セラミックコンデンサ。1. An internal electrode on a dielectric sheet is divided into arbitrary areas that are not electrically connected in the same plane, and a lead-out portion is provided in each of the divided areas to serve as a counter electrode. A chip laminated ceramic capacitor in which a required number of dielectric sheets and a pair of dielectric sheets are alternately laminated, and the lead portions of the internal electrodes stacked at the same position in the vertical direction and alternately are electrically connected on the chip side surfaces. After mounting the chip multilayer ceramic capacitor on a circuit board, the capacitance is adjusted by electrically connecting or disconnecting internal electrodes with connection circuit components.
電容量固定部と静電容量調整部からなる請求項１に記載
のチップ積層セラミックコンデンサ。2. The chip multilayer ceramic capacitor according to claim 1, wherein the internal electrode pattern on the dielectric sheet comprises a capacitance fixing part and a capacitance adjustment part.
部電極パターンを有する誘電体シートを積層したとき、
パターンの組み合わせにより、一次関数的（ｙ＝ｂｘ＋
ｃ）な静電容量の可変ができる請求項１又は２に記載の
チップ積層セラミックコンデンサ。3. When laminating a dielectric sheet having internal electrode patterns of a capacitance fixing part and a capacitance adjustment part,
A linear function (y = bx +
The chip multilayer ceramic capacitor according to claim 1, wherein the capacitance can be varied c).
〜３のいずれかに記載のチップ積層セラミックコンデン
サ。4. The arrangement of the terminal electrodes is axisymmetric.
4. The multilayer ceramic capacitor according to any one of claims 1 to 3.
効面積比が１：２：４：８である請求項１〜４のいずれ
かに記載のチップ積層セラミックコンデンサ。5. The chip multilayer ceramic capacitor according to claim 1, wherein the effective area ratio of the internal electrode pattern of the capacitance adjusting section is 1: 2: 4: 8.
効面積比が１：１：５：５：１：１：５：５である請求
項１〜４のいずれかに記載のチップ積層セラミックコン
デンサ。6. The chip multilayer ceramic according to claim 1, wherein an effective area ratio of the internal electrode pattern of the capacitance adjusting section is 1: 1: 5: 5: 1: 1: 5: 5. Capacitors.
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