JP2001203543A - Integrated amplifier circuit - Google Patents

Integrated amplifier circuit

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JP2001203543A
JP2001203543A JP2000012951A JP2000012951A JP2001203543A JP 2001203543 A JP2001203543 A JP 2001203543A JP 2000012951 A JP2000012951 A JP 2000012951A JP 2000012951 A JP2000012951 A JP 2000012951A JP 2001203543 A JP2001203543 A JP 2001203543A
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Abstract

PROBLEM TO BE SOLVED: To prevent a pole due to a parasitic capacitance from being caused in a transfer function of a feedback circuit having a feedback resistive element and a feedback phase compensation capacitive element. SOLUTION: In the case of configuring a feedback amplifier circuit with an integrated circuit, the capacitance of feedback phase compensation capacitors C11, C12 and the resistance of feedback resistors R11, R12 are selected so that a relation of C11.R11=(C12+Cp11).R12 holds. Thus, the production of a pole to a transfer function of the feedback circuit due to a parasitic capacitance Cp11 of the feedback phase compensation capacitor C12 is prevented and only one zero is in existence in the transfer function. As a result, an advanced phase compensation function in the feedback circuit can normally be enhanced.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】この発明は、バイポーラ・モ
ノリシック集積素子による集積増幅回路に関し、特に、
光ディスク用ピックアップ素子等の広帯域且つ高ゲイン
の増幅回路を演算増幅器に負帰還を掛けることによって
実現するに際して、集積素子のデザインルールから制約
される容量素子の最小値以下の容量値を必要とする集積
増幅回路に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an integrated amplifier circuit using a bipolar monolithic integrated device.
When realizing a wideband and high gain amplifier circuit such as an optical disk pickup element by applying a negative feedback to an operational amplifier, an integration that requires a capacitance value equal to or less than a minimum value of a capacitance element restricted by a design rule of the integration element is required. It relates to an amplifier circuit.

【0002】[0002]

【従来の技術】光信号を受けてそれを増幅する光ディス
ク用ピックアップ素子等の増幅回路においては、現在読
み取り/書き込み速度が飛躍的に上昇している。また、
利用可能なディスクの種類の増加やユニットヘの低電
圧,低消費電流化の要求から、利用光量が低下してきて
いる。以上のことによって、上記増幅回路には、より広
帯域,高ゲインが求められている。
2. Description of the Related Art The read / write speed of an amplifier circuit such as an optical disk pickup element for receiving and amplifying an optical signal has been dramatically increased. Also,
The amount of light used has been reduced due to the increase in types of usable disks and the demand for lower voltage and lower current consumption of units. As described above, the amplifier circuit is required to have a wider band and a higher gain.

【0003】上記増幅回路を演算増幅器に負帰還を掛け
て実現する場合には、図3のような反転増幅器による回
路等が考えられる。ここで、PD1は信号光を受けるフ
ォトダイオード、A1は演算増幅器、R1は帰還抵抗、C
1は帰還回路における位相補償のための容量である。
When the above-mentioned amplifier circuit is realized by applying a negative feedback to an operational amplifier, a circuit using an inverting amplifier as shown in FIG. 3 is conceivable. Here, PD1 is a photodiode for receiving signal light, A1 is an operational amplifier, R1 is a feedback resistor, C1
1 is a capacitance for phase compensation in the feedback circuit.

【0004】この増幅回路において、上記帰還回路にお
ける位相補償のための容量C1の役割は、主に演算増幅
器A1の入力端子に接続されるフォトダイオードPD1の
容量成分Cpd1と、帰還抵抗R1および演算増幅器A1の
入力端子の入力インピーダンスZi1の並列抵抗とによっ
て、帰還回路の伝達関数に、τp=Cpd1・(R1‖Zi1)に
相当する周波数の極が発生してしまうのを、τz=C1・
R1に相当する周波数に零点を作ることによって打ち消
し合せて、帰還増幅回路のループ位相が遅れ過ぎてしま
うのを防ぐことにある。
In this amplifier circuit, the role of the capacitor C1 for phase compensation in the feedback circuit is mainly that of the capacitance component Cpd1 of the photodiode PD1 connected to the input terminal of the operational amplifier A1, the feedback resistor R1 and the operational amplifier. Due to the parallel resistance of the input impedance Zi1 of the input terminal of A1, a pole having a frequency corresponding to τp = Cpd1 · (R1‖Zi1) is generated in the transfer function of the feedback circuit, τz = C1 ·
An object of the present invention is to prevent a loop phase of a feedback amplifier circuit from being excessively delayed by canceling out a zero point at a frequency corresponding to R1.

【0005】上記増幅回路において広帯域化を図る場合
には、上記演算増幅器A1の増幅帯域は充分であるとす
ると、フォトダイオードPD1の高速化(すなわち、容量
成分Cpd1の低減)を図ることになる。このCpd1の低減
によって、帰還回路の伝達関数にできる極は、上記の式
によって高周波側に移動することになる。ところが、こ
の場合、位相補償回路によって作る零点も同様に高周波
側に移動させないと、極と打ち消し合すことができず、
広帯域化できなかったり、若しくは、帰還が不安定にな
って発振したりしてしまう。すなわち、τz=C1・R1の
値を小さくする必要がある。
In order to widen the bandwidth of the amplifier circuit, if the amplification band of the operational amplifier A1 is sufficient, the speed of the photodiode PD1 is increased (that is, the capacitance component Cpd1 is reduced). Due to this reduction of Cpd1, the pole formed in the transfer function of the feedback circuit moves to the high frequency side according to the above equation. However, in this case, unless the zero created by the phase compensation circuit is also moved to the high frequency side, the zero cannot be canceled with the pole.
The band cannot be widened, or the feedback becomes unstable and oscillates. That is, it is necessary to reduce the value of τz = C1 · R1.

【0006】また、上記増幅回路の高ゲイン化を図る場
合には、帰還増幅回路全体のゲインを決めているのは帰
還抵抗R1であるため、この帰還抵抗R1を大きくする必
要がある。
In order to increase the gain of the amplifier circuit, the feedback resistor R1 determines the gain of the entire feedback amplifier circuit. Therefore, it is necessary to increase the feedback resistor R1.

【0007】これらを総合すると、上記増幅器の広帯域
化,高ゲイン化に伴って、帰還回路の位相補償容量C1の
値を減らす必要があることになる。
When these factors are combined, it is necessary to reduce the value of the phase compensation capacitance C1 of the feedback circuit with the increase in the bandwidth and the gain of the amplifier.

【0008】一方、バイポーラ・モノリシック集積素子
において使用可能な容量素子としては、P‐N接合間容
量や酸化珪素膜あるいは窒化珪素膜を誘電体とする容量
(以下、酸化膜容量あるいは窒化膜容量と言う)等があ
る。そのうち、容量素子間の極性や印加電圧による容量
値変動が少なく、容量の絶対値の製造ばらつきも少ない
のは、酸化膜容量や窒化膜容量等の容量素子である。こ
れらの容量素子は、図4に示すように、SiO2膜やSi3
4膜等の誘電体膜1を電極2とN+拡散領域3とで挟み
込む構造を有し、容量値を決めるのは誘電体膜1の膜厚
と誘電体膜1に接触する電極2の接触面積とになる。
尚、4は拡散側電極、5はN型エピタキシャル層、6は
P型基板である。
On the other hand, as a capacitance element usable in a bipolar monolithic integrated element, there are a capacitance between a PN junction and a capacitance using a silicon oxide film or a silicon nitride film as a dielectric.
(Hereinafter, referred to as an oxide film capacitance or a nitride film capacitance). Among them, the capacitance element such as an oxide film capacitance and a nitride film capacitance has a small variation in capacitance value due to the polarity between the capacitance elements and the applied voltage and a small production variation in the absolute value of the capacitance. As shown in FIG. 4, these capacitive elements include a SiO 2 film and a Si 3
It has a structure in which a dielectric film 1 such as an N 4 film is sandwiched between an electrode 2 and an N + diffusion region 3. The capacitance value is determined by the thickness of the dielectric film 1 and the electrode 2 in contact with the dielectric film 1. It is the contact area.
4 is a diffusion side electrode, 5 is an N-type epitaxial layer, and 6 is a P-type substrate.

【0009】ここで、上述の理由によって、容量値の小
さい容量素子を作ろうとすると、誘電体膜1の膜厚を厚
くするか、誘電体膜1に接触する電極2の接触面積を小
さくするかの何れかになる。しかしながら、一般に、誘
電体の膜厚は、他の素子の性能に影響を及ぼすこともあ
って容易に変えることができない。そのため、誘電体膜
1に接触する電極2の面積を小さくすることになる。と
ころが、この電極2は電極用の金属膜をエッチングして
作成されるため、電極2のサイズに関する製造バラツキ
はエッチング量のずれによることになる。したがって、
電極サイズの縮小に伴って、誤差は2乗関数で増大する
ことになる。逆に言えば、容量素子の製造バラツキを一
定の範囲内に収めようとすると、電極サイズの最小値が
定められてしまい、容量の最小値が定められることにな
る。つまり、何れにしても、帰還回路における位相補償
のための容量C1を減らすことはできないということに
なる。
Here, for the reasons described above, when attempting to make a capacitance element having a small capacitance value, it is necessary to increase the thickness of the dielectric film 1 or to reduce the contact area of the electrode 2 in contact with the dielectric film 1. One of However, in general, the thickness of the dielectric cannot be easily changed because it may affect the performance of other elements. Therefore, the area of the electrode 2 that contacts the dielectric film 1 is reduced. However, since the electrode 2 is formed by etching a metal film for an electrode, the manufacturing variation regarding the size of the electrode 2 is due to a shift in the etching amount. Therefore,
As the electrode size decreases, the error increases as a square function. Conversely, if the manufacturing variation of the capacitive element is to be kept within a certain range, the minimum value of the electrode size is determined, and the minimum value of the capacitance is determined. That is, in any case, the capacitance C1 for phase compensation in the feedback circuit cannot be reduced.

【0010】この問題の解決の方法として、図5に示す
ように、容量素子を直列に複数接続することで、1容量
素子当りの容量値が小さくならないようにしながら、全
体の容量値を小さな値にする方法がある。例えば、全て
同一の容量値Caを持つ容量素子をn段直列に接続する
と、全体の容量値CはC=Ca/nとなり、段数nを大き
くすることで、回路規模が許す限り幾らでも小さい値の
容量Cを作り出すことができるのである。
As a method of solving this problem, as shown in FIG. 5, by connecting a plurality of capacitance elements in series, the total capacitance value is reduced to a small value while the capacitance value per capacitance element is not reduced. There is a way to For example, when n stages of capacitance elements having the same capacitance value Ca are connected in series, the total capacitance value C becomes C = Ca / n, and by increasing the number of stages n, a value as small as the circuit scale allows is possible. Can be created.

【0011】[0011]

【発明が解決しようとする課題】しかしながら、上記従
来の容量素子を直列に複数接続して成る容量を含む帰還
回路を有する反転増幅器においては、以下のような問題
がある。すなわち、集積化された容量素子は、図4に示
すように、誘電体膜1を電極2と拡散領域3とで挟み込
む構造を有しているため、拡散領域3側に拡散領域3‐
基板6間のP‐N接合間容量が必ず付くことになる。し
たがって、上記容量素子を直列に複数接続して成る容量
を図3に示す反転増幅器に適用した場合、実際の回路に
おいては、図6に示すように、総ての容量素子Caの片
方の端子に、拡散領域‐基板間のP‐N接合間容量Cp
が寄生容量として付くことになる。
However, the conventional inverting amplifier having a feedback circuit including a capacitance formed by connecting a plurality of capacitance elements in series has the following problems. That is, the integrated capacitive element has a structure in which the dielectric film 1 is sandwiched between the electrode 2 and the diffusion region 3 as shown in FIG.
The capacitance between the PN junctions between the substrates 6 is necessarily added. Therefore, when a capacitance formed by connecting a plurality of the above-mentioned capacitance elements in series is applied to the inverting amplifier shown in FIG. 3, in an actual circuit, as shown in FIG. , Capacitance Cp between PN junction between diffusion region and substrate
Will be attached as parasitic capacitance.

【0012】この寄生容量Cpは、上記容量素子Caの直
列接続とは関係なく、1つの容量素子Caに必ず1つ付
いてしまうものであり、図3に示すような帰還回路にお
ける位相補償のための容量C1を1つの容量素子で構成
した反転増幅器の場合であっても、実際には容量C1の
片方の端子に寄生容量(図示せず)が付いているのであ
る。但し、一般的に演算増幅器A1における出力端子の
インピーダンスは低くなっている。したがって、上記寄
生容量が付いている拡散領域側の端子を演算増幅器A1
の出力端子に接続すれば、寄生容量によってできる極は
実用上問題がない程度の高い周波数の場合にしか現れな
いようにすることができる。そのために、この寄生容量
を問題視する必要はないのである。
The parasitic capacitance Cp is always attached to one capacitance element Ca irrespective of the series connection of the capacitance elements Ca, and is used for phase compensation in a feedback circuit as shown in FIG. Even in the case of an inverting amplifier in which the capacitance C1 is formed by one capacitance element, one terminal of the capacitance C1 actually has a parasitic capacitance (not shown). However, generally, the impedance of the output terminal of the operational amplifier A1 is low. Therefore, the terminal on the diffusion region side having the parasitic capacitance is connected to the operational amplifier A1.
, It is possible to prevent the pole formed by the parasitic capacitance from appearing only when the frequency is so high that there is no practical problem. Therefore, there is no need to consider this parasitic capacitance as a problem.

【0013】ところが、図6に示すように、帰還抵抗が
複数個に分断され、夫々の帰還抵抗素子Rの接続点と基
板電位との間に1個ずつ寄生容量Cpが接続されると、
各寄生容量Cpは、対応する接続点におけるインピーダ
ンスとの積で決まる極を発生してしまう。そのために、
結果的に、直列接続された帰還抵抗素子Rと容量素子C
全体とで所望の零点を作り出せたとしても、直列接続の
内部の各点において極を発生させていることになり、設
計上の伝達関数から大きくかけ離れてしまう。そのため
に、帰還増幅器としての設計通りの性能を出せないこと
になるという問題がある。
However, as shown in FIG. 6, when the feedback resistance is divided into a plurality of parts and the parasitic capacitances Cp are connected one by one between the connection point of each feedback resistance element R and the substrate potential,
Each parasitic capacitance Cp generates a pole determined by the product of the impedance at the corresponding connection point. for that reason,
As a result, the feedback resistor R and the capacitor C connected in series are connected.
Even if a desired zero can be created as a whole, a pole is generated at each point inside the series connection, which greatly deviates from the design transfer function. Therefore, there is a problem that the performance as designed as the feedback amplifier cannot be obtained.

【0014】そこで、この発明の目的は、帰還抵抗素子
および帰還位相補償容量素子を有する帰還回路の伝達関
数に寄生容量に起因する極が発生することを防止できる
広帯域且つ高ゲインの集積増幅回路を提供することにあ
る。
SUMMARY OF THE INVENTION An object of the present invention is to provide a wide-band and high-gain integrated amplifier circuit capable of preventing a transfer function of a feedback circuit having a feedback resistance element and a feedback phase compensation capacitance element from having a pole caused by a parasitic capacitance. To provide.

【0015】[0015]

【課題を解決するための手段】上記目的を達成するた
め、第1の発明は、少なくとも正負2つの入力端子を有
する演算増幅器と,この演算増幅器における出力端子と
負入力端子との間に接続された負帰還回路を備えると共
に,集積化された集積増幅回路であって、上記負帰還回
路は,抵抗素子と容量素子を並列に接続して成る並列回
路を複数個直列に接続して構成されており、上記負帰還
回路を構成する並列回路の個数をMとし、Nを上記並列
回路の番号とし、互いに直列接続された任意の2個の並
列回路のうち上記演算増幅器の負入力端子に近い側の並
列回路を構成する上記抵抗素子の値をR(N)とする一
方、上記容量素子の値をC(N)とし、上記演算増幅器の
出力端子に近い側の並列回路を構成する上記抵抗素子の
値をR(N+1)とする一方、上記容量素子の値をC(N
+1)とし、上記4素子の接続点に拡散側の容量電極が
接続されている容量素子が基板との間に持つ寄生容量の
値をCp(N)として、1≦N≦(M−1)の範囲で、等式 C(N)・R(N)={C(N+1)+Cp(N)}・R(N+1) が成立するように、上記各値R(N),C(N),R(N+
1),C(N+1)を設定したことを特徴としている。
According to a first aspect of the present invention, an operational amplifier having at least two positive and negative input terminals is connected between an output terminal and a negative input terminal of the operational amplifier. And an integrated amplifier circuit integrated with the negative feedback circuit, wherein the negative feedback circuit is configured by serially connecting a plurality of parallel circuits each having a resistance element and a capacitance element connected in parallel. The number of parallel circuits constituting the negative feedback circuit is M, N is the number of the parallel circuit, and the side closer to the negative input terminal of the operational amplifier among any two parallel circuits connected in series to each other The value of the resistance element constituting the parallel circuit of R is set to R (N), while the value of the capacitance element is set to C (N), and the resistance element forming the parallel circuit near the output terminal of the operational amplifier is set to R (N). Is R (N + 1), The value of the serial capacitance element C (N
+1), and the value of the parasitic capacitance between the capacitive element in which the diffusion-side capacitive electrode is connected to the connection point of the above four elements and the substrate is Cp (N), and 1 ≦ N ≦ (M−1) The above values R (N), C (N), and C (N) · R (N) = {C (N + 1) + Cp (N)} · R (N + 1) in the range of R (N +
1), C (N + 1) is set.

【0016】上記構成によれば、帰還回路を構成する抵
抗素子および容量素子の各値R(N),C(N),R(N+
1),C(N+1)は、1≦N≦(M−1)の範囲で、等式 C(N)・R(N)={C(N+1)+Cp(N)}・R(N+1) が成立するように設定されている。そのために、値R
(1)〜値R(M−1)の各抵抗素子,値C(1)〜値C(M−
1)の各容量素子および値Cp(1)〜値Cp(M−2)の各
寄生容量で成る回路ブロックは、値Rの抵抗素子と値C
の容量素子との並列回路と等価と成る。したがって、値
C(M−1)を有する容量素子が持つ寄生容量(Cp(M−
1))に起因して上記帰還回路の伝達関数に発生する極が
2つの零点の1つによって打ち消され、結果的に、上記
伝達関数にはτz=C(M)・R(M)で表わされる零点が1
つのみとなる。そのために、上記帰還回路における進み
位相補償機能が正常に動作することになる。
According to the above configuration, each value R (N), C (N), R (N +) of the resistance element and the capacitance element constituting the feedback circuit is provided.
1), C (N + 1) is in the range of 1 ≦ N ≦ (M−1), and the equation C (N) · R (N) = {C (N + 1) + Cp (N)} · R (N + 1) It is set to hold. Therefore, the value R
Each resistance element of (1) to value R (M−1), value C (1) to value C (M−
The circuit block including each capacitance element of 1) and each parasitic capacitance of values Cp (1) to Cp (M-2) has a resistance element of value R and a value Cp.
Is equivalent to a parallel circuit with the capacitive element. Therefore, the parasitic capacitance (Cp (M−
1)), the poles generated in the transfer function of the feedback circuit are canceled by one of the two zeros. As a result, the transfer function is represented by τz = C (M) · R (M). The zero that is
Only one. Therefore, the advance phase compensation function in the feedback circuit operates normally.

【0017】また、上記第1の発明の集積増幅回路は、
上記各並列回路を構成する上記各容量素子の値を全て同
一の値に揃えることが望ましい。
The integrated amplifier circuit according to the first aspect of the present invention includes:
It is desirable that the values of the respective capacitors constituting the respective parallel circuits are all set to the same value.

【0018】上記構成によれば、上記各並列回路を構成
する各容量素子の値は全て同一の値に揃えられている。
したがって、上記各容量素子は、その形状を同一に揃え
て基板上に形成されることになる。こうして、当該集積
増幅回路の製造中に発生する上記各容量素子における容
量値の相対的なバラツキが最小限に抑えられる。
According to the above configuration, the values of the capacitors constituting each of the parallel circuits are all set to the same value.
Therefore, each of the above-mentioned capacitance elements is formed on the substrate with the same shape. In this way, the relative variation in the capacitance value of each of the above-mentioned capacitance elements that occurs during the manufacture of the integrated amplifier circuit is minimized.

【0019】また、上記第1の発明の集積増幅回路は、
上記各並列回路を構成する上記各抵抗素子の値を全て同
一の値に揃えることが望ましい。
The integrated amplifier circuit according to the first aspect of the present invention includes:
It is desirable that the values of the respective resistance elements constituting the respective parallel circuits are all set to the same value.

【0020】上記構成によれば、上記各並列回路を構成
する各抵抗素子の値は全て同一の値に揃えられている。
したがって、上記各抵抗素子は、その形状を同一に揃え
て基板上に形成されることになる。こうして、当該集積
増幅回路の製造中に発生する上記各抵抗素子における容
量値の相対的なバラツキが最小限に抑えられる。
According to the above configuration, the values of the respective resistance elements constituting the respective parallel circuits are all set to the same value.
Therefore, each of the resistance elements is formed on the substrate with the same shape. Thus, the relative variation of the capacitance value of each of the resistance elements, which occurs during the manufacture of the integrated amplifier circuit, is minimized.

【0021】また、上記第1の発明の集積増幅回路は、
上記負帰還回路を構成する並列回路の個数および上記各
並列回路の時定数を、各並列回路を構成する容量素子の
値が当該容量素子の寄生容量の値よりも大きくなるよう
に設定することが望ましい。
Further, the integrated amplifier circuit according to the first aspect of the present invention comprises:
The number of the parallel circuits constituting the negative feedback circuit and the time constant of each of the parallel circuits may be set such that the value of the capacitance element constituting each of the parallel circuits is larger than the value of the parasitic capacitance of the capacitance element. desirable.

【0022】上記容量素子は、誘電体膜を電極と拡散領
域で挟み込んで構造されている。これに対して、当該容
量素子に付く寄生容量は、上記拡散領域‐基板問のP‐
N接合間容量であって構造が異なる。そのために、上記
容量素子と寄生容量との間の整合は取り難い。上記構成
によれば、上記容量素子の値は寄生容量の値に比べて大
きな値になっているため、上記容量素子と寄生容量との
整合が悪くなった場合でも該当する並列回路における時
定数のズレは小さい。さらに、上記容量素子の値は寄生
容量の値に比べて大きな値であるため、上記等式が成立
する場合における右辺と左辺との時定数差が少なくな
り、各素子の整合性が向上される。
The above-mentioned capacitive element has a structure in which a dielectric film is sandwiched between an electrode and a diffusion region. On the other hand, the parasitic capacitance attached to the capacitor is P-
This is a capacitance between N junctions, and the structure is different. Therefore, it is difficult to achieve matching between the capacitive element and the parasitic capacitance. According to the above configuration, since the value of the capacitance element is larger than the value of the parasitic capacitance, even when the matching between the capacitance element and the parasitic capacitance is deteriorated, the time constant of the corresponding parallel circuit is reduced. The gap is small. Further, since the value of the capacitance element is larger than the value of the parasitic capacitance, the time constant difference between the right side and the left side when the above equation is satisfied is reduced, and the matching of each element is improved. .

【0023】また、上記第1の発明の集積増幅回路は、
上記各並列回路を構成する容量素子を、基板との間に形
成された寄生容量が接続されている方の端子が他方の端
子よりも上記演算増幅器の出力端子に近い側に位置して
接続することが望ましい。
Further, the integrated amplifier circuit according to the first aspect of the present invention comprises:
The capacitive element forming each of the parallel circuits is connected such that the terminal to which the parasitic capacitance formed between the substrate and the substrate is connected is closer to the output terminal of the operational amplifier than the other terminal. It is desirable.

【0024】上記構成によれば、上記各容量素子は、寄
生容量が接続されている方の端子が上記演算増幅器の出
力端子に近い側に位置して接続されている。したがっ
て、上記演算増幅器の出力端子に直接接続されている容
量素子に付いた寄生容量も、上記演算増幅器の出力端子
に直接接続されている。そして、上記演算増幅器の出力
インピーダンスは低くなっている。その結果、上記出力
インピーダンスとM番目の抵抗素子とで発生する極は非
常に高い周波数となり、M番目の寄生容量に関する上記
等式は考えなくてもよい。こうして、検討すべき等式の
数が減らされる。
According to the above configuration, each of the capacitance elements is connected such that the terminal to which the parasitic capacitance is connected is located closer to the output terminal of the operational amplifier. Therefore, the parasitic capacitance of the capacitance element directly connected to the output terminal of the operational amplifier is also directly connected to the output terminal of the operational amplifier. The output impedance of the operational amplifier is low. As a result, the pole generated by the output impedance and the M-th resistive element has a very high frequency, and the above equation regarding the M-th parasitic capacitance need not be considered. Thus, the number of equations to consider is reduced.

【0025】また、第2の発明の集積増幅回路は、少な
くとも正負2つの入力端子を有する演算増幅器と,この
演算増幅器における出力端子と負入力端子との間に接続
された負帰還回路を備えると共に,集積化された集積増
幅回路であって、上記負帰還回路は,抵抗素子と容量素
子とを並列に接続して成る並列回路を複数個直列に接続
して構成されており、上記各抵抗素子および各容量素子
の値と,上記負帰還回路を構成する並列回路の個数を,上
記演算増幅器と負帰還回路とで成るループの伝達関数に
所定周波数の極および零点を所定個発生させるように設
定したことを特徴としている。
Further, an integrated amplifier circuit according to a second aspect of the present invention includes an operational amplifier having at least two positive and negative input terminals, and a negative feedback circuit connected between an output terminal and a negative input terminal of the operational amplifier. , An integrated integrated amplifier circuit, wherein the negative feedback circuit is configured by connecting a plurality of parallel circuits formed by connecting a resistance element and a capacitance element in parallel, and each of the resistance elements And the value of each capacitive element and the number of parallel circuits constituting the negative feedback circuit are set so that a predetermined number of poles and zeros of a predetermined frequency are generated in a transfer function of a loop including the operational amplifier and the negative feedback circuit. It is characterized by doing.

【0026】上記構成によれば、上記負帰還回路を構成
する各並列回路の抵抗素子及び容量素子の値と上記負帰
還回路を構成する並列回路の個数が、負帰還増幅器のル
ープの伝達関数に所定周波数の極および零点を所定個発
生させるように設定される。こうして、上記負帰還回路
以外にできる別の極や零点が相殺されたり、当該集積増
幅回路の周波数特性等が意図的に操作される。
According to the above configuration, the value of the resistance element and the capacitance element of each parallel circuit constituting the negative feedback circuit and the number of the parallel circuits constituting the negative feedback circuit are determined by the transfer function of the loop of the negative feedback amplifier. It is set to generate a predetermined number of poles and zeros of a predetermined frequency. In this way, other poles and zeros other than the negative feedback circuit can be canceled or the frequency characteristics and the like of the integrated amplifier circuit are intentionally manipulated.

【0027】[0027]

【発明の実施の形態】以下、この発明を図示の実施の形
態により詳細に説明する。図1は、本実施の形態の集積
増幅回路としての帰還増幅回路の回路図である。図1に
おいて、PD11は信号光を受けるフォトダイオード、A
11は演算増幅器、R11,R12は帰還抵抗、C11,C12は帰
還回路の位相補償用の容量、Cp11は容量C11における
拡散領域と基板との間に付く寄生容量、Cp12は容量C1
2における拡散領域と基板との間に付く寄生容量であ
る。この場合、本帰還増幅回路は、(R11+R12)のゲイ
ンで、PD11からの信号を増幅することになる。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments. FIG. 1 is a circuit diagram of a feedback amplifier circuit as an integrated amplifier circuit of the present embodiment. In FIG. 1, PD11 is a photodiode for receiving signal light, A
11 is an operational amplifier, R11 and R12 are feedback resistors, C11 and C12 are capacitors for phase compensation of the feedback circuit, Cp11 is a parasitic capacitor between the diffusion region in the capacitor C11 and the substrate, and Cp12 is a capacitor C1.
This is the parasitic capacitance between the diffusion region and the substrate in 2. In this case, the present feedback amplification circuit amplifies the signal from PD11 with a gain of (R11 + R12).

【0028】上記構成の帰還増幅回路において、上記演
算増幅器A11は、全周波数で増幅率Aを有する理想的な
演算増幅器であると仮定する。そうすると、帰還抵抗R
11,R12,容量C11,C12および寄生容量Cp11,Cp12で成
る帰還回路のループ利得Tは、式(1)で表わされる。 T=A・(1+s・C11・R11)・(1+s・C12・R12) /[(1+s・C11・R11)・R12+{1+s・(C12+Cp11)・R22}・R11] …(1) ここで、s=jωである。
In the feedback amplifier circuit having the above configuration, it is assumed that the operational amplifier A11 is an ideal operational amplifier having an amplification factor A at all frequencies. Then, the feedback resistor R
The loop gain T of the feedback circuit composed of 11, R12, capacitances C11, C12 and parasitic capacitances Cp11, Cp12 is expressed by equation (1). T = A ・ (1 + s ・ C11 ・ R11) ・ (1 + s ・ C12 ・ R12) / [(1 + s ・ C11 ・ R11) ・ R12 + {1 + s ・ (C12 + Cp11) ・ R22} ・ R11] (1) where s = Jω.

【0029】これよって、R11,R12,C11,C12,Cp11,
Cp12からなる帰還回路は、τz1=C11・R11とτz2=C
12・R12とに零点を持つ。さらに、上記式(1)の分母か
ら、τp=(C11+C12+Cp11)・(R11‖R12)に極を持
つことになる。
Thus, R11, R12, C11, C12, Cp11,
The feedback circuit composed of Cp12 has τz1 = C11 · R11 and τz2 = C
It has a zero point at 12 and R12. Further, from the denominator of the above equation (1), there is a pole at τp = (C11 + C12 + Cp11) · (R11‖R12).

【0030】ここで、C11・R11=C12・R12とした場
合、Cp11=0と仮定すれば、 τp=(2・C11)・(R11/2)=C11・R11 …(2) となるため、τz1(あるいはτz2)とτpとが等しくな
る。その結果、τz1(あるいはτz2)とτpとは互いに打
ち消し合うことになり、結果としてτz=C11・R11の零
点1つのみとなる。そのために、上記帰還回路における
進み位相補償機能が正常に動作することになる。
Here, when C11.R11 = C12.R12, assuming that Cp11 = 0, τp = (2.C11). (R11 / 2) = C11.R11 (2) τz1 (or τz2) becomes equal to τp. As a result, .tau.z1 (or .tau.z2) and .tau.p cancel each other, resulting in only one zero at .tau.z = C11.R11. Therefore, the advance phase compensation function in the feedback circuit operates normally.

【0031】ところが、「発明が解決しようとする課題」
で述べたように、上記帰還増幅回路を集積素子で構成し
た場合には上記寄生容量を無くすことはできない。つま
り、Cp11=0とはならない。そのために、極の周波数
が式(2)で表わされる周波数よりも低い方にズレ、結果
として零点よりも低い周波数に極ができるためにτz1
(あるいはτz2)とτpとは互いに打ち消し合うことがで
きなくなり、補償回路の伝達関数に設計とのズレを生じ
させることになるのである。
However, the "problem to be solved by the invention"
As described above, when the feedback amplifier circuit is configured by an integrated element, the parasitic capacitance cannot be eliminated. That is, Cp11 does not become zero. Therefore, the frequency of the pole is shifted to a lower frequency than the frequency represented by the equation (2), and as a result, a pole is formed at a frequency lower than the zero point, so that τz1
(Or τz2) and τp cannot cancel each other out, causing a deviation from the design in the transfer function of the compensation circuit.

【0032】そこで、本実施の形態においては、図1に
示す帰還増幅回路において、C11・R11=(C12+Cp11)
・R12となるように、容量C12および帰還抵抗R12を調
節するのである。そうすると、上記式(2)は、 τp=(C11+R11/R12・C11)・(R11‖R12)=C11・R11 …(3) となるため、τz1とτpとが全く同じ値になる。その結
果、τz1とτpとは互いに打ち消し合って、結果的にτz
2のみが残ることになる。そのために、不要な極はなく
なって零点が1つのみとなり、上記帰還回路における進
み位相補償機能が正常に動作することになる。
Therefore, in the present embodiment, in the feedback amplifier circuit shown in FIG. 1, C11.R11 = (C12 + Cp11).
Adjust the capacitance C12 and the feedback resistor R12 so as to obtain R12. Then, in the above equation (2), τp = (C11 + R11 / R12 · C11) · (R11‖R12) = C11 · R11 (3), so that τz1 and τp have exactly the same value. As a result, τz1 and τp cancel each other, resulting in τz
Only 2 will remain. Therefore, there is no unnecessary pole and only one zero point, and the advanced phase compensation function in the feedback circuit operates normally.

【0033】また、図2に示すように、上記帰還回路の
帰還位相補償容量および帰還抵抗を並列に接続して成る
並列回路を直列接続する際における直列接続の段数を3
段にした場合でも、以下のように、上述した2段の帰還
増幅回路の考え方を適用することができる。先ず、C21
・R21=(C22+Cp21)・R22となるように、容量C21,C
22および帰還抵抗R21,R22を調節する。こうすること
によって、R21,R22,C21,C22,Cp21からなるT字型
の回路ブロックを、時定数がC22・R22であって抵抗成
分が(R21+R22)であるような抵抗と容量との並列接続
回路と等価とみなすことができる。したがって、図2に
示すように、上記T字型の回路ブロックを抵抗R(=R2
1+R22)と容量C(=C22・R22/(R21+R22))との並列
回路に置き換えると図1に示す帰還増幅回路と同じとな
り、図1の場合と同様に等式(4)を設定できる。 C・R=(C23+Cp22)・R23 …(4)
As shown in FIG. 2, the number of stages in the series connection when connecting a parallel circuit in which the feedback phase compensation capacitance and the feedback resistor of the feedback circuit are connected in parallel is three.
Even in the case of a two-stage feedback amplifier circuit, the concept of the two-stage feedback amplifier circuit described above can be applied as follows. First, C21
R21 = (C22 + Cp21) · Capacitance C21, C such that R22
22 and the feedback resistors R21 and R22 are adjusted. By doing so, a T-shaped circuit block composed of R21, R22, C21, C22, and Cp21 is connected in parallel with a resistor and a capacitor having a time constant of C22 · R22 and a resistance component of (R21 + R22). It can be considered equivalent to a circuit. Therefore, as shown in FIG. 2, the T-shaped circuit block is connected to a resistor R (= R2
If a parallel circuit of 1 + R22) and a capacitor C (= C22.R22 / (R21 + R22)) is replaced, the circuit becomes the same as the feedback amplifier circuit shown in FIG. 1, and the equation (4) can be set as in the case of FIG. C · R = (C23 + Cp22) · R23 ... (4)

【0034】ここで、C=C22・R22/(R21+R22)、R
=(R21+R22)であるから、式(4)は式(5)のように変
形できる。 {C22・R22/(R21+R22)}・(R21+R22) =C22・R22=(C23+Cp22)・R23…(5) したがって、式(5)が成立するように、容量C22,C23
および帰還抵抗R22,R23を調節すればよいことにな
る。
Here, C = C22 · R22 / (R21 + R22), R
= (R21 + R22), Equation (4) can be transformed into Equation (5). {C22 · R22 / (R21 + R22)} · (R21 + R22) = C22 · R22 = (C23 + Cp22) · R23 (5) Therefore, the capacitances C22 and C23 are set so that the equation (5) is satisfied.
And the feedback resistors R22 and R23 may be adjusted.

【0035】つまり、図2に示す3段直列接続の帰還増
幅回路の場合には、 C21・R21=(C22+Cp21)・R22 C22・R22=(C23+Cp22)・R23 となるように各容量素子および帰還抵抗素子の値を設定
することで、2段直列接続の帰還増幅回路の場合と全く
同じように、不要な極の発生が防止されて零点が1つの
みとなる。そのために、上記帰還回路における進み位相
補償機能が正常に動作することになる。
That is, in the case of a three-stage series-connected feedback amplifier circuit shown in FIG. 2, each capacitance element and feedback resistor are set so that C21 ・ R21 = (C22 + Cp21) ・ R22 C22 ・ R22 = (C23 + Cp22) ・ R23. By setting the values of the elements, the occurrence of unnecessary poles is prevented and the number of zeros is reduced to one, just as in the case of a two-stage series-connected feedback amplifier circuit. Therefore, the advance phase compensation function in the feedback circuit operates normally.

【0036】以上のことは、上記並列回路の直列接続が
3段以上である帰還増幅回路の場合にも、同じ手順を繰
り返すことによって、上記直列接続が2段の帰還増幅回
路と同様の結果になることを意味する。
The above is true for a feedback amplifier circuit in which the parallel circuit has three or more stages connected in series, by repeating the same procedure to obtain the same result as a feedback amplifier circuit having two stages in series connection. It means becoming.

【0037】すなわち、上記帰還回路を構成する上記並
列回路の複数段直列接続のうち、任意の2段直列接続部
分を考える。そして、当該2段直列接続のうち、演算増
幅器Aの負入力端子に近い側に位置する並列回路の抵抗
素子および容量素子の夫々をR(N),C(N)(N:並列回
路の番号)とし、演算増幅器Aの出力端子に近い側に位
置する並列回路の抵抗素子および容量素子の夫々をR
(N+1),C(N+1)とすると、1≦N≦(M−1)の範
囲で、式(6) C(N)・R(N)={C(N+1)+Cp(N)}・R(N+1) …(6) が成立するように、R(N),C(N),R(N+1),C(N+
1)の値を設定することによって、式(7) τz=C(M)・R(M) …(7) で表わされる零点が1つのみとなる。そのために、上記
帰還回路における進み位相補償機能が正常に動作するの
である。尚、Mは、上記直列接続の段数である。また、
Nは、演算増幅器Aの負入力端子に最も近い側に位置す
る並列回路を「1」とする。
That is, an arbitrary two-stage series connection portion of a plurality of series connections of the parallel circuits constituting the feedback circuit is considered. Then, of the two-stage series connection, R (N) and C (N) (N: the number of the parallel circuit, respectively) represent the resistance element and the capacitance element of the parallel circuit located closer to the negative input terminal of the operational amplifier A. ), And each of the resistance element and the capacitance element of the parallel circuit positioned closer to the output terminal of the operational amplifier A is represented by R
Assuming that (N + 1) and C (N + 1), in the range of 1 ≦ N ≦ (M−1), the expression (6) C (N) · R (N) = {C (N + 1) + Cp (N)} · R (N + 1) ... (6) such that R (N), C (N), R (N + 1), C (N +
By setting the value of 1), there is only one zero represented by the following equation (7): τz = C (M) · R (M) (7) Therefore, the advance phase compensation function in the feedback circuit operates normally. Note that M is the number of stages of the series connection. Also,
N is “1” for the parallel circuit located closest to the negative input terminal of the operational amplifier A.

【0038】また、上記式(6)に従って抵抗素子R(N)
および容量素子C(N)夫々の値を決める際に、総ての容
量素子C(N)(1≦N≦(M−1))の値を揃えれば、総て
の容量素子C(N)の形も揃えることができるので、集積
素子によって帰還増幅回路を構成する際に発生する製造
上のバラツキを最小限に抑えることができる。したがっ
て、精度よく時定数を設定して、安定な帰還増幅回路を
構成できるのである。
Further, according to the above equation (6), the resistance element R (N)
When the values of all the capacitance elements C (N) (1 ≦ N ≦ (M−1)) are equalized when determining the respective values of the capacitance elements C (N), Can be made uniform, so that manufacturing variations that occur when a feedback amplifier circuit is formed by the integrated elements can be minimized. Therefore, a stable feedback amplifier circuit can be configured by accurately setting the time constant.

【0039】但し、その場合には、各容量素子C(N)に
並列接続される抵抗素子R(N)は、演算増幅器Aの負入
力端子に最も近い側に位置する抵抗素子R(1)から順に
小さくなって行くことになる。したがって、直列接続さ
れるM個の抵抗素子R(N)の抵抗値は総て異なることに
なる。尚、そのことが抵抗素子の製造上のバラツキに対
して悪影響を及ぼすような場合には、逆に、総ての抵抗
素子の値を揃えることも可能ではある。但し、そうする
と、今度は、総ての容量素子の値が異なることになる。
総ての抵抗素子の値を揃えるか、総ての容量素子の値を
揃えるかは、素子の形状変化に対する製造上の精度が不
利な方を揃えるように選択すればよいのである。
In this case, however, the resistance element R (N) connected in parallel to each capacitance element C (N) is the resistance element R (1) located closest to the negative input terminal of the operational amplifier A. It becomes smaller sequentially from. Therefore, the resistance values of the M resistance elements R (N) connected in series are all different. If this adversely affects the manufacturing variations of the resistance elements, on the contrary, the values of all the resistance elements can be equalized. However, in this case, all the capacitance elements have different values.
Whether the values of all the resistive elements are equal or the values of all the capacitive elements are equal may be selected so as to make the one in which the manufacturing accuracy against the shape change of the element is disadvantageous.

【0040】上述のように、本実施の形態においては、
演算増幅器に帰還回路によって負帰還を掛ける帰還増幅
回路を集積回路で構成する。その場合、上記帰還回路
を、位相補償用の容量素子と帰還抵抗素子とを並列に接
続した並列回路を直列に複数段接続して構成することに
よって、個々の容量素子の容量値を小さくすることなく
補償回路の容量値を小さくして、広帯域化および高ゲイ
ン化に伴う帰還回路の伝達関数にできる極の高周波側へ
の移動に対処している。
As described above, in the present embodiment,
A feedback amplifier circuit for applying a negative feedback to the operational amplifier by a feedback circuit is configured by an integrated circuit. In that case, the capacitance value of each capacitance element is reduced by configuring the feedback circuit by connecting a plurality of parallel circuits in which a capacitance element for phase compensation and a feedback resistance element are connected in parallel in series. Instead, the capacitance value of the compensating circuit is reduced to deal with the shift of the pole, which can be a transfer function of the feedback circuit, to the high frequency side accompanying the increase in the bandwidth and the gain.

【0041】その場合、上記帰還回路を構成する抵抗素
子Rと容量素子Cとの並列回路の直列接続の段数をMと
し、上記演算増幅器Aの負入力端子に最も近い側から付
した並列回路の番号とNとし、直列接続された並列回路
で隣接している2並列回路のうちの演算増幅器Aの負入
力端子に近い側の並列回路の抵抗素子,容量素子をR
(N),C(N)とし、遠い側の並列回路の抵抗素子,容量
素子をR(N+1),C(N+1)とし、N番目の並列回路
における容量C(N)に付く寄生容量をCp(N)として、
1≦N≦(M−1)の範囲で、C(N)・R(N)={C(N+
1)+Cp(N)}・R(N+1)が成立するように、R(N),
C(N),R(N+1),C(N+1)の値を設定するのであ
る。
In this case, the number of series connection of the parallel circuit of the resistance element R and the capacitance element C constituting the feedback circuit is M, and the number of the parallel circuits connected from the side closest to the negative input terminal of the operational amplifier A is M. And N, and the resistance element and the capacitance element of the parallel circuit near the negative input terminal of the operational amplifier A among the two parallel circuits adjacent to each other in the series-connected parallel circuit are denoted by R.
(N), C (N), the resistance element and the capacitance element of the distant parallel circuit are R (N + 1), C (N + 1), and the parasitic capacitance of the capacitance C (N) in the Nth parallel circuit is Cp. (N)
Within the range of 1 ≦ N ≦ (M−1), C (N) · R (N) = {C (N +
1) + Cp (N)} · R (N + 1), so that R (N),
The values of C (N), R (N + 1) and C (N + 1) are set.

【0042】こうするとによって、当該帰還回路の伝達
関数に寄生容量Cp(N)に起因する不要な極が発生する
ことを防ぎ、演算増幅器Aの最も出力端子側に接続され
ているM番目の並列回路の時定数で表わされる周波数τ
z=C(M)・R(M)に零点が1つだけ存在するようにでき
る。したがって、当該帰還回路における進み位相補償機
能を正常に動作させることができる。すなわち、本実施
の形態によれば、帰還増幅回路としての計算通りの性能
を発揮させることができるのである。
This prevents the transfer function of the feedback circuit from generating an unnecessary pole due to the parasitic capacitance Cp (N), and prevents the M-th parallel circuit connected to the output terminal of the operational amplifier A from being closest to the output terminal. Frequency τ represented by the time constant of the circuit
It is possible to have only one zero at z = C (M) .R (M). Therefore, the advance phase compensation function in the feedback circuit can be normally operated. That is, according to the present embodiment, the performance as calculated as the feedback amplifier circuit can be exhibited.

【0043】また、図1に示すような上記並列回路が2
段直列接続された帰還増幅回路において、C21・R21=
(C22+Cp21)・R22という等式を成立させれば、帰還回
路は零点が1つだけを有する進み位相補償回路として機
能することは上述の通りである。ところが、この等式を
あえて成立させなかった場合には、上記の通り、 τz1=C11・R11 τz2=C12・R12 という時定数にて零点が2箇所、 τp=(C11+C12+Cpl1)・(R11‖R12) という時定数にて、極が1箇所できることになる。これ
らの等式は如何なる場合でも成立するため、上記極と零
点との間隔を意図的に広げたり狭めたりすることができ
る。したがって、この特性を利用して、当該帰還回路以
外にできる別の極や零点を相殺したり、ループ全体の利
得‐位相特性を調整して負帰還増幅回路の周波数特性を
コントロールすることも可能である。
The parallel circuit as shown in FIG.
In a feedback amplifier circuit connected in series, C21 · R21 =
As described above, if the equation of (C22 + Cp21) .R22 is satisfied, the feedback circuit functions as a leading phase compensation circuit having only one zero point. However, if this equation is not intentionally established, as described above, there are two zeros with a time constant of τz1 = C11 · R11 τz2 = C12 · R12, and τp = (C11 + C12 + Cpl1) · (R11‖R12) With this time constant, one pole can be formed. Since these equations hold in any case, the distance between the pole and the zero point can be intentionally increased or decreased. Therefore, using this characteristic, it is possible to cancel another pole or zero other than the feedback circuit, or to control the frequency characteristic of the negative feedback amplifier circuit by adjusting the gain-phase characteristic of the entire loop. is there.

【0044】また、上記寄生容量を相殺のための上記一
般等式(6) C(N)・R(N)={C(N+1)+Cp(N)}・R(N+1) …(6) から、寄生容量Cp(N)の値が大きい程、その寄生容量
に接続される帰還抵抗素子R(N),帰還位相補償容量素
子C(N)の並列回路と帰還抵抗素子R(N+1),帰還位
相補償容量素子C(N+1)の並列回路との時定数の差は
広がることになる。その場合、上記等式(6)より、時定
数の差は、帰還位相補償容量素子C(N+1)に対する寄
生容量Cp(N)の加算分によって生じるために、帰還位
相補償容量素子C(N+1)よりも寄生容量Cp(N)が大
きい場合にはN番目の並列回路と(N+1)番目の並列回
路との時定数差が倍以上になってしまい、帰還位相補償
容量素子間の不整合を生じ易い。また、図4に示すよう
に、帰還位相補償容量素子は誘電体膜1を電極2と拡散
領域3とで挟み込んだ構造であるのに対して、寄生容量
は拡散領域3‐基板6間のP‐N接合間容量であり、構
造が異なる。そのため、この2種類の容量素子間での整
合は、同種の帰還位相補償容量素子間に比べて悪くなる
ため、寄生容量の増大は容量値の整合バラツキの悪化を
促すことになる。その結果、所望の伝達関数から外れる
可能性が大きくなるのである。
From the above general equation (6) for canceling the parasitic capacitance, C (N) NR (N) = {C (N + 1) + Cp (N)} ・ R (N + 1) (6) As the value of the parasitic capacitance Cp (N) increases, the parallel circuit of the feedback resistance element R (N) and the feedback phase compensation capacitance element C (N) connected to the parasitic capacitance and the feedback resistance element R (N + 1), the feedback The difference in the time constant between the phase compensation capacitance element C (N + 1) and the parallel circuit is widened. In this case, from the above equation (6), the difference in the time constant is caused by the addition of the parasitic capacitance Cp (N) to the feedback phase compensation capacitance element C (N + 1). When the parasitic capacitance Cp (N) is larger than the above, the time constant difference between the N-th parallel circuit and the (N + 1) -th parallel circuit becomes more than twice, which causes a mismatch between the feedback phase compensation capacitance elements. easy. Further, as shown in FIG. 4, the feedback phase compensation capacitance element has a structure in which the dielectric film 1 is sandwiched between the electrode 2 and the diffusion region 3, whereas the parasitic capacitance is the capacitance between the diffusion region 3 and the substrate 6. −N junction capacitance, different structure. Therefore, the matching between the two types of capacitive elements is worse than that between the same type of feedback phase compensation capacitive elements, and an increase in the parasitic capacitance promotes a deterioration in the matching variation of the capacitance value. As a result, the possibility of deviating from the desired transfer function increases.

【0045】上述のことを防ぐには、上記寄生容量Cp
(N)の値に比べて帰還位相補償容量素子C(N+1)の値
が大きくなるように、時定数および上記直列接続の段数
を設定すればよい。そうすることで、1つの寄生容量毎
に設定される寄生容量相殺用の等式(6)における左辺と
右辺との時定数のズレを少なくすることができるのであ
る。
To prevent the above, the parasitic capacitance Cp
The time constant and the number of stages of the series connection may be set so that the value of the feedback phase compensation capacitive element C (N + 1) becomes larger than the value of (N). By doing so, it is possible to reduce the deviation of the time constant between the left side and the right side in the parasitic capacitance canceling equation (6) set for each parasitic capacitance.

【0046】尚、上記並列回路の直列接続段数を増やせ
ば、成立させるべき等式の数も比例して多くなり、全て
の等式を成立させることが困難になるために、左辺と右
辺との時定数にズレがある等式が存在する場合もある。
しかしながら、その場合であっても、1つの等式に係る
左辺と右辺とにおける時定数のズレ量及び極性は各等式
毎に異なるために、帰還回路全体として、伝達関数上の
極と零点の位置関係が1方向に大幅にずれるということ
はない。
If the number of serially connected stages of the parallel circuit is increased, the number of equations to be established increases proportionately, and it becomes difficult to establish all equations. In some cases, there is an equation with a deviation in the time constant.
However, even in that case, since the amount of shift and the polarity of the time constant between the left side and the right side according to one equation differ for each equation, the feedback circuit as a whole has the pole and zero on the transfer function. The positional relationship does not significantly deviate in one direction.

【0047】また、図3に示す帰還増幅回路のように、
上記演算増幅器Aの出力電圧を帰還抵抗Rを通して演算
増幅器Aの負入力端子に接続して負帰還増幅回路を構成
する場合、一般に、演算増幅器Aは、電圧入力,電圧出
力であるために低出力インピーダンス,高入力インピー
ダンスになっている。そこに、本実施の形態のごとく上
記並列回路を直列接続して成る帰還回路を適用した場合
には、夫々の帰還位相補償容量Cに付く寄生容量Cpが
演算増幅器Aの出力端子側に接続されるように各帰還位
相補償容量Cを配置すれば、上記直列接続の最終段にお
いて演算増幅器Aの出力端子に寄生容量Cpが接続され
ることになる。しかしながら、上述のごとく演算増幅器
Aの出力インピーダンスが元々低いために、この出力イ
ンピーダンスと帰還抵抗Rとで発生する極は非常に高い
周波数となる。したがって、演算増幅器Aの出力端子に
接続された寄生容量Cpは、実用上無視しても問題ない
と見なすことができる。その結果、1つの寄生容量Cp
に関する上記等式は考えなくてもよいことになり、製造
バラツキなどに対して伝達関数の変動がより少ない返還
増幅回路となるのである。
Also, as in the feedback amplifier circuit shown in FIG.
When an output voltage of the operational amplifier A is connected to a negative input terminal of the operational amplifier A through a feedback resistor R to form a negative feedback amplifier circuit, the operational amplifier A generally has a low output because it has a voltage input and a voltage output. Impedance and high input impedance. When a feedback circuit formed by connecting the parallel circuits in series as in the present embodiment is applied thereto, the parasitic capacitance Cp attached to each feedback phase compensation capacitance C is connected to the output terminal side of the operational amplifier A. When the feedback phase compensation capacitors C are arranged as described above, the parasitic capacitor Cp is connected to the output terminal of the operational amplifier A at the last stage of the series connection. However, since the output impedance of the operational amplifier A is originally low as described above, the pole generated by this output impedance and the feedback resistor R has a very high frequency. Therefore, the parasitic capacitance Cp connected to the output terminal of the operational amplifier A can be regarded as having no problem in practical use. As a result, one parasitic capacitance Cp
The above equation does not need to be considered, so that the return amplifier circuit has less change in the transfer function with respect to manufacturing variations.

【0048】[0048]

【発明の効果】以上より明らかなように、第1の発明の
集積増幅回路は、負帰還回路を構成する抵抗素子と容量
素子との並列回路の個数をMとし、演算増幅器の負入力
端子に近い側の抵抗素子の値をR(N)とする一方容量素
子の値をC(N)とし、上記演算増幅器の出力端子に近い
側の抵抗素子の値をR(N+1)とする一方容量素子の値
をC(N+1)とし、上記値C(N)を有する容量素子が基
板との間に持つ寄生容量の値をCp(N)として、1≦N
≦(M−1)の範囲で、等式 C(N)・R(N)={C(N+1)+Cp(N)}・R(N+1) が成立するように、上記各値R(N),C(N),R(N+
1),C(N+1)を設定しているので、上記寄生容量(Cp
(N))に起因して上記帰還回路の伝達関数に極が発生す
ることを防止して、上記伝達関数にはτz=C(M)・R
(M)で表わされる零点のみを発生させることができる。
したがって、上記帰還回路における進み位相補償機能を
正常に動作させることができる。
As is clear from the above, the integrated amplifier circuit according to the first aspect of the present invention has the number M of parallel circuits of the resistance element and the capacitance element constituting the negative feedback circuit, and connects the number of parallel circuits to the negative input terminal of the operational amplifier. Let the value of the resistor on the near side be R (N), the value of the capacitor be C (N), and the value of the resistor on the side closer to the output terminal of the operational amplifier be R (N + 1) Is C (N + 1), and the value of the parasitic capacitance that the capacitance element having the value C (N) has with the substrate is Cp (N), and 1 ≦ N
In the range of ≤ (M-1), the above values R (N) are set such that the equation C (N) NR (N) = {C (N + 1) + Cp (N)} ・ R (N + 1) holds. , C (N), R (N +
1) and C (N + 1), the parasitic capacitance (Cp
(N)) to prevent a pole from being generated in the transfer function of the feedback circuit, and the transfer function has τz = C (M) · R
Only the zero point represented by (M) can be generated.
Therefore, the advanced phase compensation function in the feedback circuit can be operated normally.

【0049】すなわち、この発明によれば、上記寄生容
量(Cp(N))に起因する位相補償回路の伝達関数のズレ
を排除し、集積回路製造上のバラツキが問題にならない
程度に大きな値の容量素子を用いて値の小さな帰還位相
補償容量素子を得ることができ、広帯域かつ高ゲインの
増幅を行うことができるのである。
That is, according to the present invention, the shift of the transfer function of the phase compensation circuit due to the parasitic capacitance (Cp (N)) is eliminated, and the value of the transfer function is large enough so that the variation in manufacturing the integrated circuit does not matter. A feedback phase compensation capacitance element having a small value can be obtained by using the capacitance element, and wide band and high gain amplification can be performed.

【0050】また、上記第1の発明の集積増幅回路は、
上記各並列回路を構成する上記各容量素子の値を全て同
一の値に揃えれば、上記各容量素子の形状を同一にし
て、製造中に発生する上記各容量素子における容量値の
相対的なバラツキを最小限に抑えることができる。した
がって、上記帰還回路全体の伝達関数が製造バラツキに
よって変化するのを防止できる。
Further, the integrated amplifier circuit according to the first aspect of the present invention comprises:
If the values of the respective capacitance elements constituting the respective parallel circuits are all set to the same value, the shape of the respective capacitance elements is made the same, and the relative variation of the capacitance value in each of the capacitance elements occurring during manufacturing. Can be minimized. Therefore, it is possible to prevent the transfer function of the entire feedback circuit from changing due to manufacturing variations.

【0051】また、上記第1の発明の集積増幅回路は、
上記各並列回路を構成する上記各抵抗素子の値を全て同
一の値に揃えれば、上記各抵抗素子の形状を同一にし
て、製造中に発生する上記各抵抗素子における抵抗値の
相対的なバラツキを最小限に抑えることができる。した
がって、上記帰還回路全体の伝達関数が製造バラツキに
よって変化するのを防止できる。
Further, the integrated amplifier circuit according to the first aspect of the present invention comprises:
If the values of the respective resistance elements constituting the respective parallel circuits are all set to the same value, the shapes of the respective resistance elements are made the same, and the relative variation of the resistance values of the respective resistance elements generated during manufacturing is made. Can be minimized. Therefore, it is possible to prevent the transfer function of the entire feedback circuit from changing due to manufacturing variations.

【0052】また、上記第1の発明の集積増幅回路は、
上記負帰還回路を構成する並列回路の個数および上記各
並列回路の時定数を、各並列回路を構成する容量素子の
値が当該容量素子の寄生容量の値よりも大きくなるよう
に設定すれば、上記容量素子の値が寄生容量よりも大き
いために、上記容量素子と寄生容量との整合が悪くなっ
た場合でも該当する並列回路における時定数のズレを小
さくできる。さらに、上記等式が成立する場合における
右辺と左辺との時定数差を少なくして、各素子間の整合
性を向上できる。
Further, the integrated amplifier circuit according to the first aspect of the present invention comprises:
If the number of parallel circuits constituting the negative feedback circuit and the time constant of each parallel circuit are set such that the value of the capacitance element constituting each parallel circuit is larger than the value of the parasitic capacitance of the capacitance element, Since the value of the capacitance element is larger than the parasitic capacitance, even when the matching between the capacitance element and the parasitic capacitance becomes poor, the time constant deviation in the corresponding parallel circuit can be reduced. Furthermore, the time constant difference between the right side and the left side in the case where the above equation is satisfied can be reduced, and the matching between the elements can be improved.

【0053】また、上記第1の発明の集積増幅回路は、
上記各並列回路を構成する容量素子を、寄生容量が接続
されている方の端子を上記演算増幅器の出力端子に近い
側に位置させて接続すれば、上記演算増幅器の出力端子
に直接接続されている容量素子の寄生容量を、上記演算
増幅器におけるインピーダンスが低い出力端子に直接接
続させることができる。その場合、出力インピーダンス
とM番目の抵抗素子とで発生する極は非常に高い周波数
であるため、M番目の寄生容量に関する上記等式は考え
なくてもよくなる。すなわち、この発明によれば、検討
すべき等式の数を減らすことができるのである。
Further, the integrated amplifier circuit according to the first aspect of the present invention comprises:
If the capacitance element constituting each of the parallel circuits is connected with the terminal to which the parasitic capacitance is connected positioned closer to the output terminal of the operational amplifier, it is directly connected to the output terminal of the operational amplifier. The parasitic capacitance of the capacitive element can be directly connected to the output terminal of the operational amplifier having a low impedance. In that case, the poles generated by the output impedance and the M-th resistive element have a very high frequency, so that the above equation regarding the M-th parasitic capacitance does not need to be considered. That is, according to the present invention, the number of equations to be considered can be reduced.

【0054】また、第2の発明の集積増幅回路は、負帰
還回路を構成する各並列回路の各抵抗素子および各容量
素子の値と、上記負帰還回路を構成する並列回路の個数
を、演算増幅器と上記負帰還回路とで成るループの伝達
関数に所定周波数の極および零点を所定個発生させるよ
うに設定すれば、上記負帰還回路以外にできる別の極や
零点を相殺したり、当該集積増幅回路の周波数特性等を
意図的に操作することが可能になる。
Further, the integrated amplifier circuit according to the second aspect of the present invention calculates the values of each resistance element and each capacitance element of each parallel circuit constituting the negative feedback circuit and the number of the parallel circuits constituting the negative feedback circuit. If the transfer function of the loop composed of the amplifier and the negative feedback circuit is set so as to generate a predetermined number of poles and zeros of a predetermined frequency, another pole or zero other than the negative feedback circuit can be canceled or the integrated circuit can be integrated. It becomes possible to intentionally operate the frequency characteristics and the like of the amplifier circuit.

【図面の簡単な説明】[Brief description of the drawings]

【図1】 この発明の集積増幅回路としての帰還増幅回
路の回路図である。
FIG. 1 is a circuit diagram of a feedback amplifier circuit as an integrated amplifier circuit of the present invention.

【図2】 図1における帰還位相補償容量と帰還抵抗と
の並列回路を3段直列接続した帰還増幅回路の回路図で
ある。
FIG. 2 is a circuit diagram of a feedback amplifier circuit in which three parallel circuits of a feedback phase compensation capacitor and a feedback resistor in FIG. 1 are connected in series in three stages.

【図3】 反転増幅器の回路図である。FIG. 3 is a circuit diagram of an inverting amplifier.

【図4】 誘電体膜を用いた容量素子の断面図である。FIG. 4 is a cross-sectional view of a capacitor using a dielectric film.

【図5】 複数の容量素子を直列接続した帰還回路を有
する帰還増幅回路の回路図である。
FIG. 5 is a circuit diagram of a feedback amplifier circuit having a feedback circuit in which a plurality of capacitance elements are connected in series.

【図6】 図5における容量に付く寄生容量の説明図で
ある。
6 is an explanatory diagram of a parasitic capacitance attached to the capacitance in FIG.

【符号の説明】[Explanation of symbols]

PD11,PD21…フォトダイオード、 A11,A21…演算増幅器、 R11,R12,R21,R22,R23…帰還抵抗、 C11,C12,C21,C22,C23…帰還位相補償容量、 Cp11,Cp12,Cp21,Cp22,Cp23…寄生容量。 PD11, PD21 ... photodiode, A11, A21 ... operational amplifier, R11, R12, R21, R22, R23 ... feedback resistor, C11, C12, C21, C22, C23 ... feedback phase compensation capacitance, Cp11, Cp12, Cp21, Cp22, Cp23: parasitic capacitance.

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H03H 11/12 H03H 11/12 A Fターム(参考) 5J090 AA01 CA01 CA18 CA26 FA17 FN10 HA01 HA25 HA29 HA44 MA13 MN02 NN02 SA13 TA01 TA02 5J091 AA01 CA01 CA18 CA26 FA17 HA25 HA29 HA44 MA13 SA13 TA01 TA02 5J092 AA01 CA01 CA18 CA26 FA17 HA25 HA29 HA44 MA13 SA13 TA01 TA02 UL02 5J098 AA06 AA11 AA14 AB02 AB03 AD03 AD26 CA02 CB06 CB08──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification code FI Theme coat ゛ (Reference) H03H 11/12 H03H 11/12 A F term (Reference) 5J090 AA01 CA01 CA18 CA26 FA17 FN10 HA01 HA25 HA29 HA44 MA13 MN02 NN02 SA13 TA01 TA02 5J091 AA01 CA01 CA18 CA26 FA17 HA25 HA29 HA44 MA13 SA13 TA01 TA02 5J092 AA01 CA01 CA18 CA26 FA17 HA25 HA29 HA44 MA13 SA13 TA01 TA02 UL02 5J098 AA06 AA11 AA14 AB02 AB03 AD03 AD26 CA02 CB06 CB06 CB08

Claims (6)

【特許請求の範囲】[Claims] 【請求項1】 少なくとも正負2つの入力端子を有する
演算増幅器と、この演算増幅器における出力端子と負入
力端子との間に接続された負帰還回路を備えると共に、
集積化された集積増幅回路であって、 上記負帰還回路は、抵抗素子と容量素子とを並列に接続
して成る並列回路を複数個直列に接続して構成されてお
り、 上記負帰還回路を構成する並列回路の個数をMとし、N
を上記並列回路の番号とし、互いに直列接続された任意
の2個の並列回路のうち上記演算増幅器の負入力端子に
近い側の並列回路を構成する上記抵抗素子の値をR(N)
とする一方、上記容量素子の値をC(N)とし、上記演算
増幅器の出力端子に近い側の並列回路を構成する上記抵
抗素子の値をR(N+1)とする一方、上記容量素子の値
をC(N+1)とし、上記4素子の接続点に拡散側の容量
電極が接続されている容量素子が基板との間に持つ寄生
容量の値をCp(N)として、 1≦N≦(M−1)の範囲で、等式 C(N)・R(N)={C(N+1)+Cp(N)}・R(N+1) が成立するように、上記各値R(N),C(N),R(N+
1),C(N+1)を設定したことを特徴とする集積増幅回
路。
An operational amplifier having at least two positive and negative input terminals; a negative feedback circuit connected between an output terminal and a negative input terminal of the operational amplifier;
An integrated integrated amplifier circuit, wherein the negative feedback circuit is configured by connecting a plurality of parallel circuits formed by connecting a resistance element and a capacitance element in parallel, in series. Let M be the number of parallel circuits to configure, and N
Is the number of the parallel circuit, and the value of the resistance element constituting the parallel circuit near the negative input terminal of the operational amplifier among any two parallel circuits connected in series is R (N)
On the other hand, the value of the capacitive element is C (N), the value of the resistive element constituting the parallel circuit near the output terminal of the operational amplifier is R (N + 1), and the value of the capacitive element is Is defined as C (N + 1), and the value of the parasitic capacitance between the substrate and the capacitance element having the diffusion-side capacitance electrode connected to the connection point of the four elements is defined as Cp (N), where 1 ≦ N ≦ (M -1), the values R (N), C (C (N), R (N) = {C (N + 1) + Cp (N)}. R (N + 1) are satisfied. N), R (N +
1) An integrated amplifier circuit, wherein C (N + 1) is set.
【請求項2】 請求項1に記載の集積増幅回路におい
て、 上記各並列回路を構成する上記各容量素子の値を全て同
一の値に揃えたことを特徴とする集積増幅回路。
2. The integrated amplifier circuit according to claim 1, wherein all the values of the capacitance elements constituting each of the parallel circuits are set to the same value.
【請求項3】 請求項1に記載の集積増幅回路におい
て、 上記各並列回路を構成する上記各抵抗素子の値を全て同
一の値に揃えたことを特徴とする集積増幅回路。
3. The integrated amplifier circuit according to claim 1, wherein all the values of the resistance elements constituting each of the parallel circuits are set to the same value.
【請求項4】 請求項1に記載の集積増幅回路におい
て、 上記負帰還回路を構成する並列回路の個数および上記各
並列回路の時定数は、各並列回路を構成する容量素子の
値が当該容量素子の寄生容量の値よりも大きくなるよう
に設定されていることを特徴とする集積増幅回路。
4. The integrated amplifier circuit according to claim 1, wherein the number of the parallel circuits forming the negative feedback circuit and the time constant of each of the parallel circuits are determined by the value of the capacitance element forming each of the parallel circuits. An integrated amplifier circuit, which is set to be larger than a value of a parasitic capacitance of an element.
【請求項5】 請求項1に記載の集積増幅回路におい
て、 上記各並列回路を構成する容量素子は、基板との間に形
成された寄生容量が接続されている方の端子が他方の端
子よりも上記演算増幅器の出力端子に近い側に位置して
接続されていることを特徴とする集積増幅回路。
5. The integrated amplifier circuit according to claim 1, wherein a terminal of the capacitive element forming each of the parallel circuits to which a parasitic capacitance formed between the parallel circuit and the substrate is connected is higher than that of the other terminal. An integrated amplifier circuit, which is also connected to a side closer to an output terminal of the operational amplifier.
【請求項6】 少なくとも正負2つの入力端子を有する
演算増幅器と、この演算増幅器における出力端子と負入
力端子との間に接続された負帰還回路を備えると共に、
集積化された集積増幅回路であって、 上記負帰還回路は、抵抗素子と容量素子とを並列に接続
して成る並列回路を複数個直列に接続して構成されてお
り、 上記各抵抗素子および各容量素子の値と、上記負帰還回
路を構成する並列回路の個数を、上記演算増幅器と負帰
還回路とで成るループの伝達関数に所定周波数の極およ
び零点を所定個発生させるように設定したことを特徴と
した集積増幅回路。
6. An operational amplifier having at least two positive and negative input terminals, a negative feedback circuit connected between an output terminal and a negative input terminal of the operational amplifier,
An integrated integrated amplifier circuit, wherein the negative feedback circuit is configured by connecting a plurality of parallel circuits in which a resistance element and a capacitance element are connected in parallel, and is connected in series. The value of each capacitive element and the number of parallel circuits constituting the negative feedback circuit were set so as to generate a predetermined number of poles and zeros of a predetermined frequency in a transfer function of a loop including the operational amplifier and the negative feedback circuit. An integrated amplifier circuit characterized in that:
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