JP2001195555A - Ｉｃカードとマイクロコンピュータ - Google Patents
ＩｃカードとマイクロコンピュータInfo
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- JP2001195555A JP2001195555A JP2000003297A JP2000003297A JP2001195555A JP 2001195555 A JP2001195555 A JP 2001195555A JP 2000003297 A JP2000003297 A JP 2000003297A JP 2000003297 A JP2000003297 A JP 2000003297A JP 2001195555 A JP2001195555 A JP 2001195555A
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Abstract
(57)【要約】
【課題】 機密保護の強化を実現したＩＣカードとマイ
クロコンピュータを提供する。 【解決手段】 外部端子がリードライト装置と電気的に
接続されることによって動作電圧が供給され、かつ、中
央処理装置からの指示を受けて動作する暗号処理用演算
ユニットによる暗号化処理又は復号化処理を伴ったデー
タの入出力動作を含むＩＣカード又はモジュール構成の
マイクロコンピュータにおいて、上記暗号処理用演算ユ
ニットに複数ビット単位での暗号化処理又は復号化処理
のための演算に使用するデータを格納するレジスタを設
け、暗号化処理又は復号化処理に先立って必要なデータ
をかかるレジスタに取り込むようにする。
クロコンピュータを提供する。 【解決手段】 外部端子がリードライト装置と電気的に
接続されることによって動作電圧が供給され、かつ、中
央処理装置からの指示を受けて動作する暗号処理用演算
ユニットによる暗号化処理又は復号化処理を伴ったデー
タの入出力動作を含むＩＣカード又はモジュール構成の
マイクロコンピュータにおいて、上記暗号処理用演算ユ
ニットに複数ビット単位での暗号化処理又は復号化処理
のための演算に使用するデータを格納するレジスタを設
け、暗号化処理又は復号化処理に先立って必要なデータ
をかかるレジスタに取り込むようにする。
Description
【０００１】
【発明の属する技術分野】この発明は、ＩＣカードとマ
イクロコンピュータに関し、特にＩＣカードやプログラ
ム内蔵の１チップマイクロコンピュータのようなＣＰＵ
とメモリを含み暗号鍵を使ったデータ処理を行なうもの
の機密保護技術に利用して有効な技術に関するものであ
る。
イクロコンピュータに関し、特にＩＣカードやプログラ
ム内蔵の１チップマイクロコンピュータのようなＣＰＵ
とメモリを含み暗号鍵を使ったデータ処理を行なうもの
の機密保護技術に利用して有効な技術に関するものであ
る。
【０００２】
【従来の技術】メモリに保存されている鍵情報を用いて
データの暗号化処理又は復号化処理を行なうようにした
ＩＣカードにおいて、処理時間の違いを利用して実行内
容や暗号鍵を推定するＴＡ（Timing Attack ）法のよう
なハッキング手法に対抗するため、暗号処理化又は復号
化処理の実行中又は実行の前後に、鍵情報の内容との時
間的な相関関係を喪失させる遅延処理を実行する技術の
例として、特開平１０−６９２２２号がある。また、Ｉ
Ｃカードに関しては、オーム社出版電子情報通信学会編
水沢順一著「ＩＣカード」などがある。
データの暗号化処理又は復号化処理を行なうようにした
ＩＣカードにおいて、処理時間の違いを利用して実行内
容や暗号鍵を推定するＴＡ（Timing Attack ）法のよう
なハッキング手法に対抗するため、暗号処理化又は復号
化処理の実行中又は実行の前後に、鍵情報の内容との時
間的な相関関係を喪失させる遅延処理を実行する技術の
例として、特開平１０−６９２２２号がある。また、Ｉ
Ｃカードに関しては、オーム社出版電子情報通信学会編
水沢順一著「ＩＣカード」などがある。
【０００３】
【発明が解決しようとする課題】近年、ＩＣカードが暗
号処理を行っている時の消費電流を観測して解析するこ
とにより、容易に暗号処理の内容や暗号鍵が推定される
ことの可能性が示唆されている。このことについては、
John Wiley & sons 社 W.Rankl & W. Effing著「Smart C
ard Handbook 」 の8.5.1.1 Passive protective mechan
isms( 263ページ) に記載されている。
号処理を行っている時の消費電流を観測して解析するこ
とにより、容易に暗号処理の内容や暗号鍵が推定される
ことの可能性が示唆されている。このことについては、
John Wiley & sons 社 W.Rankl & W. Effing著「Smart C
ard Handbook 」 の8.5.1.1 Passive protective mechan
isms( 263ページ) に記載されている。
【０００４】つまり、ＳＰＡ（ Simple Power Analysi
s）法では、演算命令の違い、あるいは処理されている
データの違いにより生じる消費電流波形の違いから、暗
号鍵や処理されているデータを解析し、ＤＰＡ（Diffre
ntia1 Power Analysis）法では、消費電流波形を統計処
理して暗号鍵を推定する。このＤＰＡ法では、例えばＤ
ＥＳのある部分に仮定した暗号鍵をあてはめて、平文を
変化させながら消費電流波形を測定して統計する。暗号
鍵を様々に変化させながらこの作業を繰り返し、正しい
鍵のときには電流波形が大きなピークを示す。
s）法では、演算命令の違い、あるいは処理されている
データの違いにより生じる消費電流波形の違いから、暗
号鍵や処理されているデータを解析し、ＤＰＡ（Diffre
ntia1 Power Analysis）法では、消費電流波形を統計処
理して暗号鍵を推定する。このＤＰＡ法では、例えばＤ
ＥＳのある部分に仮定した暗号鍵をあてはめて、平文を
変化させながら消費電流波形を測定して統計する。暗号
鍵を様々に変化させながらこの作業を繰り返し、正しい
鍵のときには電流波形が大きなピークを示す。
【０００５】前記公報に記載のようにＴＡ（Timing Att
ack ）法のみを考慮した遅延処理では、実際の演算によ
る消費電流の相関性までも喪失させることができず、上
記のような消費電流波形を観測するというＳＰＡ又はＤ
ＰＡ法のようなハッキング手法には対抗できない。そこ
で、本願発明者等においては、上記ＩＣカード及びＩＣ
カード等のようなモジュールに搭載されるマイクロコン
ピュータのように内蔵のプログラムにより一定のデータ
処理動作を行うものに対して上記のような消費電流の観
測による暗号処理の内容や暗号鍵の解読をより確実に防
止することができる機密保護技術を開発するに至った。
ack ）法のみを考慮した遅延処理では、実際の演算によ
る消費電流の相関性までも喪失させることができず、上
記のような消費電流波形を観測するというＳＰＡ又はＤ
ＰＡ法のようなハッキング手法には対抗できない。そこ
で、本願発明者等においては、上記ＩＣカード及びＩＣ
カード等のようなモジュールに搭載されるマイクロコン
ピュータのように内蔵のプログラムにより一定のデータ
処理動作を行うものに対して上記のような消費電流の観
測による暗号処理の内容や暗号鍵の解読をより確実に防
止することができる機密保護技術を開発するに至った。
【０００６】この発明の目的は、機密保護の強化を実現
したＩＣカードとマイクロコンピュータを提供すること
にある。この発明の前記ならびにそのほかの目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
したＩＣカードとマイクロコンピュータを提供すること
にある。この発明の前記ならびにそのほかの目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、外部端子がリードライト装
置と電気的に接続されることによって動作電圧が供給さ
れ、かつ、中央処理装置からの指示を受けて動作する暗
号処理用演算ユニットによる暗号化処理又は復号化処理
を伴ったデータの入出力動作を含むＩＣカードにおい
て、上記暗号処理用演算ユニットに複数ビット単位での
暗号化処理又は復号化処理のための演算に使用するデー
タを格納するレジスタを設け、暗号化処理又は復号化処
理に先立って必要なデータをかかるレジスタに取り込む
ようにする。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、外部端子がリードライト装
置と電気的に接続されることによって動作電圧が供給さ
れ、かつ、中央処理装置からの指示を受けて動作する暗
号処理用演算ユニットによる暗号化処理又は復号化処理
を伴ったデータの入出力動作を含むＩＣカードにおい
て、上記暗号処理用演算ユニットに複数ビット単位での
暗号化処理又は復号化処理のための演算に使用するデー
タを格納するレジスタを設け、暗号化処理又は復号化処
理に先立って必要なデータをかかるレジスタに取り込む
ようにする。
【０００８】本願において開示される発明のうち他の代
表的なものの概要を簡単に説明すれば、下記の通りであ
る。すなわち、中央処理装置からの指示を受けて動作す
る暗号処理用演算ユニットによる暗号化処理又は復号化
処理を伴ったデータの入出力動作を含むモジュール構成
のマイクロコンピュータにおいて、上記暗号処理用演算
ユニットに複数ビット単位での暗号化処理又は復号化処
理のための演算に使用するデータを格納するレジスタを
設け、暗号化処理又は復号化処理に先立って必要なデー
タを上記レジスタに取り込むようにする。
表的なものの概要を簡単に説明すれば、下記の通りであ
る。すなわち、中央処理装置からの指示を受けて動作す
る暗号処理用演算ユニットによる暗号化処理又は復号化
処理を伴ったデータの入出力動作を含むモジュール構成
のマイクロコンピュータにおいて、上記暗号処理用演算
ユニットに複数ビット単位での暗号化処理又は復号化処
理のための演算に使用するデータを格納するレジスタを
設け、暗号化処理又は復号化処理に先立って必要なデー
タを上記レジスタに取り込むようにする。
【０００９】
【発明の実施の形態】図１には、この発明が適用される
ＩＣカードの一実施例の外観図が示されている。ＩＣカ
ードは、プラスチックケースからなるカード１０１と、
かかるカード１０１の内部に搭載された図示しない１チ
ップのマイクロコンピュータ等からなるＩＣカード用チ
ップを持つものである。上記ＩＣカードは、さらに上記
ＩＣカード用チップの外部端子に接続されている複数の
接点（電極）１０２を持つ。複数の接点１０２は、後で
図２によって説明するような電源端子ＶＣＣ、電源基準
電位端子ＶＳＳ、リセット入力端子ＲＥＳバー、クロッ
ク端子ＣＬＫ、データ端子Ｉ／Ｏ−１／ＩＲＱバー、Ｉ
／Ｏ−２／ＩＲＱバーとされる。ＩＣカードは、かかる
接点１０２を通して図示しないリーダーライタのような
外部結合装置から電源供給を受け、また外部結合装置と
の間でのデータの通信を行う。
ＩＣカードの一実施例の外観図が示されている。ＩＣカ
ードは、プラスチックケースからなるカード１０１と、
かかるカード１０１の内部に搭載された図示しない１チ
ップのマイクロコンピュータ等からなるＩＣカード用チ
ップを持つものである。上記ＩＣカードは、さらに上記
ＩＣカード用チップの外部端子に接続されている複数の
接点（電極）１０２を持つ。複数の接点１０２は、後で
図２によって説明するような電源端子ＶＣＣ、電源基準
電位端子ＶＳＳ、リセット入力端子ＲＥＳバー、クロッ
ク端子ＣＬＫ、データ端子Ｉ／Ｏ−１／ＩＲＱバー、Ｉ
／Ｏ−２／ＩＲＱバーとされる。ＩＣカードは、かかる
接点１０２を通して図示しないリーダーライタのような
外部結合装置から電源供給を受け、また外部結合装置と
の間でのデータの通信を行う。
【００１０】図２には、この発明に係るＩＣカードに搭
載されるＩＣカード用チップ（マイクロコンピュータ）
の一実施例の概略ブロック図が示されている。同図の各
回路ブロックは、公知のＭＯＳ集積回路の製造技術によ
り、特に制限されないが、単結晶シリコンのような１個
の半導体基板上において形成される。
載されるＩＣカード用チップ（マイクロコンピュータ）
の一実施例の概略ブロック図が示されている。同図の各
回路ブロックは、公知のＭＯＳ集積回路の製造技術によ
り、特に制限されないが、単結晶シリコンのような１個
の半導体基板上において形成される。
【００１１】この発明に係るＩＣカード用チップの構成
は、基本的にマイクロコンピュータと同じような構成で
ある。その構成は、クロック生成回路２０５、中央処理
装置（以下単にＣＰＵという場合がある）２０１、ＲＯ
Ｍ(Read Only Memory)２０６やＲＡＭ(Random Access M
emory)２０７、不揮発性メモリ２０８などの記憶装置、
暗号化及び復号化処理の演算を行なうコプロセッサ２０
９、入出力ポート（Ｉ／Ｏポート）２０２などからな
る。
は、基本的にマイクロコンピュータと同じような構成で
ある。その構成は、クロック生成回路２０５、中央処理
装置（以下単にＣＰＵという場合がある）２０１、ＲＯ
Ｍ(Read Only Memory)２０６やＲＡＭ(Random Access M
emory)２０７、不揮発性メモリ２０８などの記憶装置、
暗号化及び復号化処理の演算を行なうコプロセッサ２０
９、入出力ポート（Ｉ／Ｏポート）２０２などからな
る。
【００１２】クロック生成回路２０５は、図示しないリ
ーダライタ（外部結合装置）から図１の接点１０２を介
して供給される外部クロックＣＬＫを受け、かかる外部
クロック信号に同期したシステムクロック信号を形成
し、それをチップ内部に供給する回路である。ＣＰＵ２
０１は、論理演算や算術演算などを行う装置であり、シ
ステムコントロールロジック、乱数発生器及びセキュリ
ィロジック及びタイマなどを制御する。記憶装置２０
６、２０７、２０８は、プログラムやデータを格納する
装置である。コプロセッサ２０９は、後述するようにＲ
ＳＡ暗号法などに応用可能なべき乗剰余乗算動作を行な
う演算器とレジスタ及び制御論理から構成される。Ｉ／
Ｏ（入出力）ポート２０２は、リーダライタと通信を行
う装置である。データバス２０４とアドレスバス２０３
は、各装置を相互に接続するバスである。
ーダライタ（外部結合装置）から図１の接点１０２を介
して供給される外部クロックＣＬＫを受け、かかる外部
クロック信号に同期したシステムクロック信号を形成
し、それをチップ内部に供給する回路である。ＣＰＵ２
０１は、論理演算や算術演算などを行う装置であり、シ
ステムコントロールロジック、乱数発生器及びセキュリ
ィロジック及びタイマなどを制御する。記憶装置２０
６、２０７、２０８は、プログラムやデータを格納する
装置である。コプロセッサ２０９は、後述するようにＲ
ＳＡ暗号法などに応用可能なべき乗剰余乗算動作を行な
う演算器とレジスタ及び制御論理から構成される。Ｉ／
Ｏ（入出力）ポート２０２は、リーダライタと通信を行
う装置である。データバス２０４とアドレスバス２０３
は、各装置を相互に接続するバスである。
【００１３】上記記憶装置２０６，２０７，２０８のう
ち、ＲＯＭ２０６は、記憶内容が不揮発的に固定されて
いるメモリであり、主にプログラムを格納するメモリで
ある。揮発性メモリ（以下、ＲＡＭという）２０７は自
由に記憶情報の書き換えができるメモリであるが、電源
の供給が中断されると、記憶している内容が消えてなく
なる。ＩＣカードがリーダライタから抜かれると電源の
供給が中断されるため、ＲＡＭ２０７の内容は、保持さ
れなくなる。
ち、ＲＯＭ２０６は、記憶内容が不揮発的に固定されて
いるメモリであり、主にプログラムを格納するメモリで
ある。揮発性メモリ（以下、ＲＡＭという）２０７は自
由に記憶情報の書き換えができるメモリであるが、電源
の供給が中断されると、記憶している内容が消えてなく
なる。ＩＣカードがリーダライタから抜かれると電源の
供給が中断されるため、ＲＡＭ２０７の内容は、保持さ
れなくなる。
【００１４】上記不揮発性メモリ（以下、ＥＥＰＲＯＭ
(Electrical Erasable Programmable Read Only Memor
y）という）２０８は、内容の書き換えが可能な不揮発
性メモリであり、その中に一旦書き込まれた情報は、電
源の供給が停止されてもその内部に保持される。このＥ
ＥＰＲＯＭ２０８は、書き換える必要があり、かつＩＣ
カードがリーダライタから抜かれても保持すべきデータ
を格納するために使われる。例えば、ＩＣカードがプリ
ペイドカードとして使用されるような場合、のプリペイ
ドの度数などは、使用するたびに書き換えられる。この
場合の度数などは、リーダライタか抜かれてもＩＣカー
ド内で記憶保持する必要があるため、ＥＥＰＲＯＭ２０
８で保持される。
(Electrical Erasable Programmable Read Only Memor
y）という）２０８は、内容の書き換えが可能な不揮発
性メモリであり、その中に一旦書き込まれた情報は、電
源の供給が停止されてもその内部に保持される。このＥ
ＥＰＲＯＭ２０８は、書き換える必要があり、かつＩＣ
カードがリーダライタから抜かれても保持すべきデータ
を格納するために使われる。例えば、ＩＣカードがプリ
ペイドカードとして使用されるような場合、のプリペイ
ドの度数などは、使用するたびに書き換えられる。この
場合の度数などは、リーダライタか抜かれてもＩＣカー
ド内で記憶保持する必要があるため、ＥＥＰＲＯＭ２０
８で保持される。
【００１５】ＣＰＵ２０１は、いわゆるマイクロプロセ
ッサと同様な構成にされる。すなわち、その詳細を図示
しないけれども、その内部に命令レジスタ、命令レジス
タに書込まれた命令をデコードし、各種のマイクロ命令
ないしは制御信号を形成するマイクロ命令ＲＯＭ、演算
回路、汎用レジスタ（ＲＧ６等）、内部バスＢＵＳに結
合するバスドライバ、バスレシーバなどの入出力回路を
持つ。ＣＰＵ２０１は、ＲＯＭ２０６などに格納されて
いる命令を読み出し、その命令に対応する動作を行う。
ＣＰＵ２０１は、Ｉ／Ｏポート２０２を介して入力され
る外部データの取り込み、ＲＯＭ２０６からの命令や命
令実行のために必要となる固定データのようなデータの
読み出し、ＲＡＭ２０７やＥＥＰＲＯＭ２０８に対する
データの書き込みと読み出し動作制御等を行う。
ッサと同様な構成にされる。すなわち、その詳細を図示
しないけれども、その内部に命令レジスタ、命令レジス
タに書込まれた命令をデコードし、各種のマイクロ命令
ないしは制御信号を形成するマイクロ命令ＲＯＭ、演算
回路、汎用レジスタ（ＲＧ６等）、内部バスＢＵＳに結
合するバスドライバ、バスレシーバなどの入出力回路を
持つ。ＣＰＵ２０１は、ＲＯＭ２０６などに格納されて
いる命令を読み出し、その命令に対応する動作を行う。
ＣＰＵ２０１は、Ｉ／Ｏポート２０２を介して入力され
る外部データの取り込み、ＲＯＭ２０６からの命令や命
令実行のために必要となる固定データのようなデータの
読み出し、ＲＡＭ２０７やＥＥＰＲＯＭ２０８に対する
データの書き込みと読み出し動作制御等を行う。
【００１６】上記ＣＰＵ２０１は、クロック生成回路２
０５から発生されるシステムクロック信号を受けそのシ
ステムクロック信号によって決められる動作タイミン
グ、周期をもって動作される。ＣＰＵ２０１は、その内
部の主要部がＰチャンネル型ＭＯＳＦＥＴとＮチャンネ
ル型ＭＯＳＦＥＴとからなるＣＭＯＳ回路から構成され
る。特に制限されないが、ＣＰＵ２０１は、ＣＭＯＳス
タティックフリップフロップのようなスタティック動作
可能なＣＭＯＳスタテック回路と、信号出力ノードへの
電荷のプリチャージと信号出力ノードへの信号出力とを
システムクロック信号に同期して行うようなＣＭＯＳダ
イナミック回路とを含む。
０５から発生されるシステムクロック信号を受けそのシ
ステムクロック信号によって決められる動作タイミン
グ、周期をもって動作される。ＣＰＵ２０１は、その内
部の主要部がＰチャンネル型ＭＯＳＦＥＴとＮチャンネ
ル型ＭＯＳＦＥＴとからなるＣＭＯＳ回路から構成され
る。特に制限されないが、ＣＰＵ２０１は、ＣＭＯＳス
タティックフリップフロップのようなスタティック動作
可能なＣＭＯＳスタテック回路と、信号出力ノードへの
電荷のプリチャージと信号出力ノードへの信号出力とを
システムクロック信号に同期して行うようなＣＭＯＳダ
イナミック回路とを含む。
【００１７】ＩＣカードのセキュリティ機能としては、
チップ内部で乱数を自動生成する乱数発生器や、ランダ
ムに割込みを生成するタイマー機能などの他に、本願発
明にかかる高セキュリテイ機能として、ＩＣカードと外
部装置とのデータ送受信の際に用いるＲＳＡ暗号法など
に応用可能なべき乗剰余演算動作を行なう暗号処理用演
算ユニット（コプロセッサ）２０９を内蔵している。こ
のコプロセッサ２０９は専用のレジスタが内蔵されてい
る。
チップ内部で乱数を自動生成する乱数発生器や、ランダ
ムに割込みを生成するタイマー機能などの他に、本願発
明にかかる高セキュリテイ機能として、ＩＣカードと外
部装置とのデータ送受信の際に用いるＲＳＡ暗号法など
に応用可能なべき乗剰余演算動作を行なう暗号処理用演
算ユニット（コプロセッサ）２０９を内蔵している。こ
のコプロセッサ２０９は専用のレジスタが内蔵されてい
る。
【００１８】ＩＣカードにおけるセキュリティ・システ
ムでは、通信データの暗号処理は必須であり、この実施
例でも現在最も多く利用されている公開鍵暗号としてＲ
ＳＡ暗号が用いられる。この暗号法では、暗号化・復号
化ともにべき乗剰余乗算ＸYｍｏｄＮを用いるが、これ
は公知のＭontgomry法といわれる計算アルゴリズムによ
って剰余乗算Ａ2 ｍｏｄＮとＡＢｍｏｄＮの２つの形に
分解することができる。つまり、Ｙ＝ｅn ｅn-1 ・・・
ｅ1 の値ｅi を上位ｅn から最下位のｅ1 まで順に１ビ
ットずつ見ていき、ｅi ＝０だったらＡ2 ｍｏｄＮのみ
を、ｅi ＝１だったらＡ2 ｍｏｄＮとＡＢｍｏｄＮを演
算する。したがって、ｅi ＝０のときにはＡ2 ｍｏｄＮ
の演算の後にｉ＝０であるかの判定処理が行なわれ、ｅ
i ＝１のときにはＡ2 ｍｏｄＮとＡＢｍｏｄＮとの演算
の後にｉ＝０であるかの判定処理が行なわれるために、
ｅi ＝０と１とに対応した２通りの電流波形の形態が現
れてしまう。
ムでは、通信データの暗号処理は必須であり、この実施
例でも現在最も多く利用されている公開鍵暗号としてＲ
ＳＡ暗号が用いられる。この暗号法では、暗号化・復号
化ともにべき乗剰余乗算ＸYｍｏｄＮを用いるが、これ
は公知のＭontgomry法といわれる計算アルゴリズムによ
って剰余乗算Ａ2 ｍｏｄＮとＡＢｍｏｄＮの２つの形に
分解することができる。つまり、Ｙ＝ｅn ｅn-1 ・・・
ｅ1 の値ｅi を上位ｅn から最下位のｅ1 まで順に１ビ
ットずつ見ていき、ｅi ＝０だったらＡ2 ｍｏｄＮのみ
を、ｅi ＝１だったらＡ2 ｍｏｄＮとＡＢｍｏｄＮを演
算する。したがって、ｅi ＝０のときにはＡ2 ｍｏｄＮ
の演算の後にｉ＝０であるかの判定処理が行なわれ、ｅ
i ＝１のときにはＡ2 ｍｏｄＮとＡＢｍｏｄＮとの演算
の後にｉ＝０であるかの判定処理が行なわれるために、
ｅi ＝０と１とに対応した２通りの電流波形の形態が現
れてしまう。
【００１９】この実施例のようにコプロセツサ２０９を
用いた場合には、その消費電流はＣＰＵの消費電流に比
べて比較的大きいため、この部分の電流波形を観測する
ことによりコプロセッサの動作形態を比較的容易に識別
することができ、前記ＴＡ法とＳＰＡ法により暗号鍵Ｙ
の値をハッキングされてしまう可能性が高い。そこで、
この実施例のコプロセッサ２０９では、上記暗号化・復
号化ともに用いられるべき乗剰余乗算ＸY ｍｏｄＮの演
算を行なうに当たり攪乱目的のダミーの演算が挿入され
る。つまり、図３のタイミング図及び図４のフローチャ
ート図に示すようにｅi ＝０でも１でもＡ2 ｍｏｄＮと
ＡＢｍｏｄＮの両方の演算を常に行なうようにするもの
である。
用いた場合には、その消費電流はＣＰＵの消費電流に比
べて比較的大きいため、この部分の電流波形を観測する
ことによりコプロセッサの動作形態を比較的容易に識別
することができ、前記ＴＡ法とＳＰＡ法により暗号鍵Ｙ
の値をハッキングされてしまう可能性が高い。そこで、
この実施例のコプロセッサ２０９では、上記暗号化・復
号化ともに用いられるべき乗剰余乗算ＸY ｍｏｄＮの演
算を行なうに当たり攪乱目的のダミーの演算が挿入され
る。つまり、図３のタイミング図及び図４のフローチャ
ート図に示すようにｅi ＝０でも１でもＡ2 ｍｏｄＮと
ＡＢｍｏｄＮの両方の演算を常に行なうようにするもの
である。
【００２０】図３のタイミング図において、（ａ）に示
すように本来は、ｅn ＝１のときにはＡ2 ｍｏｄＮの演
算を行い、ｅn の判定の１により時間ｔ１を経てＡＢｍ
ｏｄＮの演算を行い、その演算後にｉをデクリメント
（ｎ−１）してｉ＝０の判定に時間ｔ２を費やす。次い
で、次ビットｅn-1 ＝０のときは、Ａ2 ｍｏｄＮの演算
を行い、ｅn-1 ＝０の判定とｉをデクリメント（ｎ−
２）してｉ＝０の判定に時間ｔ３を費やす。そして、次
ビットｅn-2 ＝１のときには、Ａ2 ｍｏｄＮの演算を行
い、ｅn-2 の判定の１により時間ｔ１を経てＡＢｍｏｄ
Ｎの演算を行い、その演算後にｉをデクリメント（ｎ−
３）してｉ＝０の判定に時間ｔ２を費やす。以下、同様
にｅ1 まで同様な動作を繰り返すものである。
すように本来は、ｅn ＝１のときにはＡ2 ｍｏｄＮの演
算を行い、ｅn の判定の１により時間ｔ１を経てＡＢｍ
ｏｄＮの演算を行い、その演算後にｉをデクリメント
（ｎ−１）してｉ＝０の判定に時間ｔ２を費やす。次い
で、次ビットｅn-1 ＝０のときは、Ａ2 ｍｏｄＮの演算
を行い、ｅn-1 ＝０の判定とｉをデクリメント（ｎ−
２）してｉ＝０の判定に時間ｔ３を費やす。そして、次
ビットｅn-2 ＝１のときには、Ａ2 ｍｏｄＮの演算を行
い、ｅn-2 の判定の１により時間ｔ１を経てＡＢｍｏｄ
Ｎの演算を行い、その演算後にｉをデクリメント（ｎ−
３）してｉ＝０の判定に時間ｔ２を費やす。以下、同様
にｅ1 まで同様な動作を繰り返すものである。
【００２１】この実施例のコプロサッサ２０９において
は、上記暗号鍵Ｙの各ビットｅi の論理０又は１に無関
係にＡ2 ｍｏｄＮの演算の後にＡＢｍｏｄＮの演算を行
なうようにする。図３（ｂ）のｅn-1 ＝０のときのよう
にｅi が論理０のときにおける上記ＡＢｍｏｄＮの演算
が攪乱目的のダミー演算として挿入される。つまり、
（ｂ）のタイミング図及び図４のフローチャート図のよ
うに、Ａ2 ｍｏｄＮとＡＢｍｏｄＮの演算動作の間に
は、例えばｅi の判定の判定を含む時間ｔ１が費やさ
れ、ＡＢｍｏｄＮと次ビットに対応したＡ2 ｍｏｄＮの
演算動作の間には、ｉのデクリメント動作とｉ＝０の判
定時間ｔ２が費やされる画一化された動作タイミング及
び動作電流とすることができる。ただし、この実施例で
は、ｅi の判定処理は、その結果が演算動作の分岐の条
件とされないため図４のフローチャート図では省略され
ている。
は、上記暗号鍵Ｙの各ビットｅi の論理０又は１に無関
係にＡ2 ｍｏｄＮの演算の後にＡＢｍｏｄＮの演算を行
なうようにする。図３（ｂ）のｅn-1 ＝０のときのよう
にｅi が論理０のときにおける上記ＡＢｍｏｄＮの演算
が攪乱目的のダミー演算として挿入される。つまり、
（ｂ）のタイミング図及び図４のフローチャート図のよ
うに、Ａ2 ｍｏｄＮとＡＢｍｏｄＮの演算動作の間に
は、例えばｅi の判定の判定を含む時間ｔ１が費やさ
れ、ＡＢｍｏｄＮと次ビットに対応したＡ2 ｍｏｄＮの
演算動作の間には、ｉのデクリメント動作とｉ＝０の判
定時間ｔ２が費やされる画一化された動作タイミング及
び動作電流とすることができる。ただし、この実施例で
は、ｅi の判定処理は、その結果が演算動作の分岐の条
件とされないため図４のフローチャート図では省略され
ている。
【００２２】図５には、上記コプロセッサの一実施例の
ブロック図が示されいてる。この実施例では、主に演算
器、制御論理、専用レジスタブロックより構成され、べ
き乗剰余演算の最終結果はデータバツファ、データバス
を介して中央処理装置ＣＰＵに送信される。専用レジス
タは、アドレスバスから供給されるアドレス信号に対応
してその選択動作が行なわれる。
ブロック図が示されいてる。この実施例では、主に演算
器、制御論理、専用レジスタブロックより構成され、べ
き乗剰余演算の最終結果はデータバツファ、データバス
を介して中央処理装置ＣＰＵに送信される。専用レジス
タは、アドレスバスから供給されるアドレス信号に対応
してその選択動作が行なわれる。
【００２３】この実施例では、内部バスＭＤＢとレジス
タブロックのリードライトバッファ（Ｒ／Ｗ Ｂuffer)
との間にゲート回路１が設けられる。このゲート回路１
は、制御論理により制御が行なわれて、ｅi が論理０な
らばＡ2 ｍｏｄＮ動作の演算結果が内部バスＭＤＢとリ
ードライトバッファを介して所定のレジスタＣＤＡに取
り込まれた後開いていたゲートが閉じるようにされる。
つまり、上記演算結果がリードライトバッファに取り込
まれると、その後にゲートを閉じてしまいリードライト
バッファへの新たなデータの書き込みを禁止する。した
がって、その後に行なわれるＡＢｍｏｄＮの演算結果は
無効データとして扱われることとなる。また、ｅi が論
理１ならばゲート回路１はゲートを開いた状態のままと
される。
タブロックのリードライトバッファ（Ｒ／Ｗ Ｂuffer)
との間にゲート回路１が設けられる。このゲート回路１
は、制御論理により制御が行なわれて、ｅi が論理０な
らばＡ2 ｍｏｄＮ動作の演算結果が内部バスＭＤＢとリ
ードライトバッファを介して所定のレジスタＣＤＡに取
り込まれた後開いていたゲートが閉じるようにされる。
つまり、上記演算結果がリードライトバッファに取り込
まれると、その後にゲートを閉じてしまいリードライト
バッファへの新たなデータの書き込みを禁止する。した
がって、その後に行なわれるＡＢｍｏｄＮの演算結果は
無効データとして扱われることとなる。また、ｅi が論
理１ならばゲート回路１はゲートを開いた状態のままと
される。
【００２４】図６には、上記コプロセッサの他の一実施
例のブロック図が示されている。この実施例では、レジ
スタブロックのリードライトバッファ（Ｒ／Ｗ Ｂuffe
r)と各レジスタとの間にゲート回路２が設けられる。こ
のゲート回路２は、前記同様に制御論理により制御が行
なわれて、ｅi が論理０ならばＡ2 ｍｏｄＮ動作の演算
結果が内部バスＭＤＢとリードライトバッファとを介し
て所定のレジスタＣＤＡに書き込まれた後に開いていた
ゲートが閉じるようにされる。つまり、上記演算結果が
レジスタＣＤＡに取り込まれると、その後にゲートを閉
じてしまいかかかるレジスタＣＤＡへの新たなデータの
書き込みを禁止する。したがって、その後に行なわれる
ＡＢｍｏｄＮの演算結果は、リードライトバッファまで
は書き込まれるが、実際には無効データとして扱われる
こととなる。また、ｅi が論理１ならばゲート回路２は
ゲートを開いた状態のままとされる。
例のブロック図が示されている。この実施例では、レジ
スタブロックのリードライトバッファ（Ｒ／Ｗ Ｂuffe
r)と各レジスタとの間にゲート回路２が設けられる。こ
のゲート回路２は、前記同様に制御論理により制御が行
なわれて、ｅi が論理０ならばＡ2 ｍｏｄＮ動作の演算
結果が内部バスＭＤＢとリードライトバッファとを介し
て所定のレジスタＣＤＡに書き込まれた後に開いていた
ゲートが閉じるようにされる。つまり、上記演算結果が
レジスタＣＤＡに取り込まれると、その後にゲートを閉
じてしまいかかかるレジスタＣＤＡへの新たなデータの
書き込みを禁止する。したがって、その後に行なわれる
ＡＢｍｏｄＮの演算結果は、リードライトバッファまで
は書き込まれるが、実際には無効データとして扱われる
こととなる。また、ｅi が論理１ならばゲート回路２は
ゲートを開いた状態のままとされる。
【００２５】図７には、上記ゲート回路の一実施例の内
部構成図が示されている。ダミー書き込み制御ユニット
は、アンドゲート回路によって構成され、一方の入力に
は制御論理からのライトイネーブル信号が供給され、他
方の入力には演算器で生成されたライトストローブ信号
が供給される。上記ゲート回路の出力信号は、データバ
ッファ（Ｒ／Ｗ Ｂuffer)と専用レジスタにライトスロ
ーブ信号として伝えられる。
部構成図が示されている。ダミー書き込み制御ユニット
は、アンドゲート回路によって構成され、一方の入力に
は制御論理からのライトイネーブル信号が供給され、他
方の入力には演算器で生成されたライトストローブ信号
が供給される。上記ゲート回路の出力信号は、データバ
ッファ（Ｒ／Ｗ Ｂuffer)と専用レジスタにライトスロ
ーブ信号として伝えられる。
【００２６】この実施例では、演算結果そのものの伝達
制御するものに代えて、レジスタ又はデータバッファへ
の書き込み動作を指示するライトストローブ信号の発生
タイミングを切り換えるようにするものである。つま
り、ｅi ＝０のときには、Ａ2ｍｏｄＮ動作の演算結果
が出力された後にライトイネーブル信号をロウレベルと
してアンドゲート回路のゲートが閉じるようにするもの
である。逆に、ｅi ＝１のときには、制御論理はライト
イネーブル信号をハイレベルのままとして、演算器で形
成されたライトストローブ信号がそのままデータバッフ
ァ又は専用レジスタに伝えられる。この構成では、複数
ビットからなる演算結果Ａに対応して、複数個のゲート
回路を設ける必要がないので簡素化が可能になる。
制御するものに代えて、レジスタ又はデータバッファへ
の書き込み動作を指示するライトストローブ信号の発生
タイミングを切り換えるようにするものである。つま
り、ｅi ＝０のときには、Ａ2ｍｏｄＮ動作の演算結果
が出力された後にライトイネーブル信号をロウレベルと
してアンドゲート回路のゲートが閉じるようにするもの
である。逆に、ｅi ＝１のときには、制御論理はライト
イネーブル信号をハイレベルのままとして、演算器で形
成されたライトストローブ信号がそのままデータバッフ
ァ又は専用レジスタに伝えられる。この構成では、複数
ビットからなる演算結果Ａに対応して、複数個のゲート
回路を設ける必要がないので簡素化が可能になる。
【００２７】図８には、上記コプロセッサの他の一実施
例のブロック図が示されいてる。この実施例では、レジ
スタブロックのリードライトバッファ（Ｒ／Ｗ Ｂuffe
r)と各レジスタとの間にセレクタ２とレジスタブロック
にダミーレジスタ１が設けられる。このセレクタ２は、
前記同様に制御論理により制御が行なわれて、ｅi が論
理０ならばＡ2 ｍｏｄＮ動作の演算結果が内部バスＭＤ
Ｂとリードライトバッファとを介して所定のレジスタＣ
ＤＡに書き込まれるような信号経路を形成し、その後に
ダミーレジスタ１を選択するような信号経路を形成す
る。
例のブロック図が示されいてる。この実施例では、レジ
スタブロックのリードライトバッファ（Ｒ／Ｗ Ｂuffe
r)と各レジスタとの間にセレクタ２とレジスタブロック
にダミーレジスタ１が設けられる。このセレクタ２は、
前記同様に制御論理により制御が行なわれて、ｅi が論
理０ならばＡ2 ｍｏｄＮ動作の演算結果が内部バスＭＤ
Ｂとリードライトバッファとを介して所定のレジスタＣ
ＤＡに書き込まれるような信号経路を形成し、その後に
ダミーレジスタ１を選択するような信号経路を形成す
る。
【００２８】つまり、上記演算結果がレジスタＣＤＡに
取り込まれると、その後にダミーレジスタ１を選択する
ので、レジスタＣＤＡへの新たなデータの書き込みを禁
止しつつその後に行なわれるＡＢｍｏｄＮの演算結果が
ダミーレジスタに書き込まれものとなる。ｅi が論理１
ならばセレクタ２は常にレジスタＣＤＡを選択する。こ
の構成は、演算結果をレジスタに書き込む動作を含めて
ｅi が論理０のときと論理１のときとで電流波形でみた
ときに全く同一にすることができるから、電流波形を利
用したアタックをより確実に無力化することができる。
取り込まれると、その後にダミーレジスタ１を選択する
ので、レジスタＣＤＡへの新たなデータの書き込みを禁
止しつつその後に行なわれるＡＢｍｏｄＮの演算結果が
ダミーレジスタに書き込まれものとなる。ｅi が論理１
ならばセレクタ２は常にレジスタＣＤＡを選択する。こ
の構成は、演算結果をレジスタに書き込む動作を含めて
ｅi が論理０のときと論理１のときとで電流波形でみた
ときに全く同一にすることができるから、電流波形を利
用したアタックをより確実に無力化することができる。
【００２９】図９には、この発明に係るコプロセッサの
他の一実施例の動作を説明するための構成図が示されて
いる。図９（ａ）のタイミング図及び（ｂ）のフローチ
ャート図において、前記説明したように、Ａ2 ｍｏｄＮ
の演算後、ｅi の判定の時間ｔ１の間もダミー演算動作
としてＡ2 ｍｏｄＮを継続してＡＢｍｏｄＮの演算に移
行する。
他の一実施例の動作を説明するための構成図が示されて
いる。図９（ａ）のタイミング図及び（ｂ）のフローチ
ャート図において、前記説明したように、Ａ2 ｍｏｄＮ
の演算後、ｅi の判定の時間ｔ１の間もダミー演算動作
としてＡ2 ｍｏｄＮを継続してＡＢｍｏｄＮの演算に移
行する。
【００３０】その演算後にｉをデクリメント（−１）し
てｉ＝０の判定に時間ｔ２を費やすが、その間も上記Ａ
ＢｍｏｄＮの演算を継続させる。以下、同様にｅ1 まで
同様な動作を繰り返すものである。この構成は、演算動
作中は、ｅi が論理０と１のときに関係なく上記のよう
な演算動作を継続するので、電流波形でみたときに格別
な特徴を見出すことができないから、電流波形を利用し
たアタックを無力化することができる。
てｉ＝０の判定に時間ｔ２を費やすが、その間も上記Ａ
ＢｍｏｄＮの演算を継続させる。以下、同様にｅ1 まで
同様な動作を繰り返すものである。この構成は、演算動
作中は、ｅi が論理０と１のときに関係なく上記のよう
な演算動作を継続するので、電流波形でみたときに格別
な特徴を見出すことができないから、電流波形を利用し
たアタックを無力化することができる。
【００３１】図１０には、図９のコプロセッサの動作を
実現するための一実施例のブロック図が示されている。
制御論理では、ダミーイネーブル信号とコプロイネーブ
ル信号を送出する。上記ダミーイネーブル信号とコプロ
イネーブル信号は、オアゲート回路を通して演算器に入
力される。それ故、コプロイネーブル信号がアクティブ
であるときに加えて、ダミーイネーブル信号がアクティ
ブであるときにも演算器は演算動作を行なうようにされ
る。
実現するための一実施例のブロック図が示されている。
制御論理では、ダミーイネーブル信号とコプロイネーブ
ル信号を送出する。上記ダミーイネーブル信号とコプロ
イネーブル信号は、オアゲート回路を通して演算器に入
力される。それ故、コプロイネーブル信号がアクティブ
であるときに加えて、ダミーイネーブル信号がアクティ
ブであるときにも演算器は演算動作を行なうようにされ
る。
【００３２】上記ダミーイネーブル信号は、インバータ
回路を通してアンドゲート回路の一方の入力に供給さ
れ、かかるアンドゲート回路の他方の入力には演算器で
形成されたライトストローブ信号が供給される。つま
り、演算器で形成されたライトストローブ信号の伝達を
ダミーイネーブル信号で選択的に停止できるようにす
る。コプロイネーブル信号がアクティブにされて、前記
正規の演算動作が終了すると、その演算結果を出力する
ためのライトストローブ信号が形成される。このように
コプロイネーブル信号がアクティブのときには、ダミー
イネーブル信号の反転信号がアクティブレベルとなって
アンドゲート回路のゲートを開くように制御するので、
上記正規演算結果はライトストローブ信号によって、Ｒ
／Ｗバッファ又はレジスタブロックの所定のレジスタに
書き込まれる。
回路を通してアンドゲート回路の一方の入力に供給さ
れ、かかるアンドゲート回路の他方の入力には演算器で
形成されたライトストローブ信号が供給される。つま
り、演算器で形成されたライトストローブ信号の伝達を
ダミーイネーブル信号で選択的に停止できるようにす
る。コプロイネーブル信号がアクティブにされて、前記
正規の演算動作が終了すると、その演算結果を出力する
ためのライトストローブ信号が形成される。このように
コプロイネーブル信号がアクティブのときには、ダミー
イネーブル信号の反転信号がアクティブレベルとなって
アンドゲート回路のゲートを開くように制御するので、
上記正規演算結果はライトストローブ信号によって、Ｒ
／Ｗバッファ又はレジスタブロックの所定のレジスタに
書き込まれる。
【００３３】上記のような正規演算が終了すると、ダミ
ーイネーブル信号がアクティブとなって演算器に対して
演算動作を指示する。この演算の終了によって、上記ラ
イトストローブ信号が形成されるが、上記ダミーイネー
ブル信号の反転信号によってアンドゲート回路がゲート
を閉じているので、上記攪乱目的のダミー演算動作によ
って発生されたライトストローブ信号がＲ／Ｗバッファ
又はレジスタブロックの所定のレジスタに伝えられるこ
とはない。これにより、攪乱目的のダミー演算結果は無
効データとして消失させられる。
ーイネーブル信号がアクティブとなって演算器に対して
演算動作を指示する。この演算の終了によって、上記ラ
イトストローブ信号が形成されるが、上記ダミーイネー
ブル信号の反転信号によってアンドゲート回路がゲート
を閉じているので、上記攪乱目的のダミー演算動作によ
って発生されたライトストローブ信号がＲ／Ｗバッファ
又はレジスタブロックの所定のレジスタに伝えられるこ
とはない。これにより、攪乱目的のダミー演算結果は無
効データとして消失させられる。
【００３４】図１１には、この発明に係るコプロセッサ
の他の一実施例の動作を説明するためのタイミング図が
示されている。前記図３に示した実施例のように、攪乱
目的のダミー演算を挿入して、（ａ）のタイミング図の
ように、ｅi に対して画一化してＡ2 ｍｏｄＮとＡＢｍ
ｏｄＮの演算を一対として行なうようにした場合でも、
各演算には、演算結果にオーバーフロー処理を必要とす
るもの（あり）のものと、オーバーフロー処理を必要と
しないもの（なし）が発生する。
の他の一実施例の動作を説明するためのタイミング図が
示されている。前記図３に示した実施例のように、攪乱
目的のダミー演算を挿入して、（ａ）のタイミング図の
ように、ｅi に対して画一化してＡ2 ｍｏｄＮとＡＢｍ
ｏｄＮの演算を一対として行なうようにした場合でも、
各演算には、演算結果にオーバーフロー処理を必要とす
るもの（あり）のものと、オーバーフロー処理を必要と
しないもの（なし）が発生する。
【００３５】このようなオーバーフロー処理は、演算時
間を長くするものであるので電流波形でみると、オーバ
ーフロー処理ありとなしとの識別が可能になる。このよ
うな電流波形の特徴から演算内容や演算データを推測す
ることも不可能ではないと考えられるため、この実施例
では（ｂ）のタイミング図に示すようにオーバーフロー
処理を不要とする演算に対しても必要なときと同様にオ
ーバーフロー処理を挿入する。つまり、みかけ上は、全
ての演算Ａ2 ｍｏｄＮとＡＢｍｏｄＮの演算において画
一的にオーバーフロー処理のための動作が実施されるた
めに、その識別を無力化するものである。
間を長くするものであるので電流波形でみると、オーバ
ーフロー処理ありとなしとの識別が可能になる。このよ
うな電流波形の特徴から演算内容や演算データを推測す
ることも不可能ではないと考えられるため、この実施例
では（ｂ）のタイミング図に示すようにオーバーフロー
処理を不要とする演算に対しても必要なときと同様にオ
ーバーフロー処理を挿入する。つまり、みかけ上は、全
ての演算Ａ2 ｍｏｄＮとＡＢｍｏｄＮの演算において画
一的にオーバーフロー処理のための動作が実施されるた
めに、その識別を無力化するものである。
【００３６】図１２は、この発明に係るコプロセッサの
他の一実施例の動作を説明するためのフローチャート図
が示されている。このフローチャート図は、前記図１１
（ｂ）に対応している。Ａ2 ｍｏｄＮとＡＢｍｏｄＮの
各演算は、剰余演算部とオーバーフロー演算部からな
り、演算結果に無関係に上記オーバーフロー演算処理を
実施するものである。
他の一実施例の動作を説明するためのフローチャート図
が示されている。このフローチャート図は、前記図１１
（ｂ）に対応している。Ａ2 ｍｏｄＮとＡＢｍｏｄＮの
各演算は、剰余演算部とオーバーフロー演算部からな
り、演算結果に無関係に上記オーバーフロー演算処理を
実施するものである。
【００３７】図１３には、この発明に係るコプロセッサ
の他の一実施例の動作の詳細を説明するためのタイミン
グ図が示されている。この実施例による対策前では、前
記Ａ 2 ｍｏｄＮとＡＢｍｏｄＮのようなコプロ演算にお
いては、その演算結果に対応してオーバーフロー処理の
あるものと無いもの２種類が存在したが、この実施例に
よる対策後では、前記Ａ2 ｍｏｄＮとＡＢｍｏｄＮのよ
うなコプロ演算においては、その演算結果に無関係に常
にオーバーフロー処理が実行される。このため、本来は
オーバーフロー処理が不要な演算動作に対して実施され
たオーバーフロー処理は、攪乱目的のダミー動作とされ
る。
の他の一実施例の動作の詳細を説明するためのタイミン
グ図が示されている。この実施例による対策前では、前
記Ａ 2 ｍｏｄＮとＡＢｍｏｄＮのようなコプロ演算にお
いては、その演算結果に対応してオーバーフロー処理の
あるものと無いもの２種類が存在したが、この実施例に
よる対策後では、前記Ａ2 ｍｏｄＮとＡＢｍｏｄＮのよ
うなコプロ演算においては、その演算結果に無関係に常
にオーバーフロー処理が実行される。このため、本来は
オーバーフロー処理が不要な演算動作に対して実施され
たオーバーフロー処理は、攪乱目的のダミー動作とされ
る。
【００３８】図１４には、図１１ないし図１３に示した
コプロセッサの動作を実現するための一実施例のブロッ
ク図が示されている。制御論理では、ダミーオーバーフ
ロー信号とコプロオーバーフロー信号を送出する。上記
ダミーオーバーフロー信号とコプロオーバーフロー信号
は、オアゲート回路を通して演算器に入力される。それ
故、コプロオーバーフロー信号がアクティブであるとき
に加えて、ダミーオーバーフロー信号がアクティブであ
るときにも演算器はオーバーフロー処理動作を行なうよ
うにされる。
コプロセッサの動作を実現するための一実施例のブロッ
ク図が示されている。制御論理では、ダミーオーバーフ
ロー信号とコプロオーバーフロー信号を送出する。上記
ダミーオーバーフロー信号とコプロオーバーフロー信号
は、オアゲート回路を通して演算器に入力される。それ
故、コプロオーバーフロー信号がアクティブであるとき
に加えて、ダミーオーバーフロー信号がアクティブであ
るときにも演算器はオーバーフロー処理動作を行なうよ
うにされる。
【００３９】上記コプロオーバーフロー信号は、アンド
ゲート回路の一方の入力に供給され、かかるアンドゲー
ト回路の他方の入力に演算器で形成されたライトストロ
ーブ信号が供給される。つまり、演算器で形成されたラ
イトストローブ信号の伝達をコプロオーバーフロー信号
がアクティブレベルでないときに選択的に停止できるよ
うにする。つまり、コプロオーバーフロー信号がアクテ
ィブレベルでないときはダミーオーバーフロー信号によ
って演算器がオーバーフロー処理を行なっているので、
かかるオーバーフロー処理で形成されたライトストロー
ブ信号は上記ゲート回路のゲートを閉じることによって
無効にするものである。したがって、前記正規のオーバ
ーフロー処理終了すると、その処理結果を出力するため
のライトストローブ信号が形成されて、Ｒ／Ｗバッファ
又はレジスタブロックの所定のレジスタに処理結果が書
き込まれる。
ゲート回路の一方の入力に供給され、かかるアンドゲー
ト回路の他方の入力に演算器で形成されたライトストロ
ーブ信号が供給される。つまり、演算器で形成されたラ
イトストローブ信号の伝達をコプロオーバーフロー信号
がアクティブレベルでないときに選択的に停止できるよ
うにする。つまり、コプロオーバーフロー信号がアクテ
ィブレベルでないときはダミーオーバーフロー信号によ
って演算器がオーバーフロー処理を行なっているので、
かかるオーバーフロー処理で形成されたライトストロー
ブ信号は上記ゲート回路のゲートを閉じることによって
無効にするものである。したがって、前記正規のオーバ
ーフロー処理終了すると、その処理結果を出力するため
のライトストローブ信号が形成されて、Ｒ／Ｗバッファ
又はレジスタブロックの所定のレジスタに処理結果が書
き込まれる。
【００４０】これに対して、ダミーオーバーフロー信号
がアクティブとなって演算器に対してオーバーフロー処
理動作を指示した場合には、そのオーバーフロー処理に
よって形成されたライトストローブ信号は、上記コプロ
オーバーフロー信号によってアンドゲート回路のゲート
が閉じられるものであるから、上記攪乱目的のダミーオ
ーバーフロー処理動作によって発生されたライトストロ
ーブ信号がＲ／Ｗバッファ又はレジスタブロックの所定
のレジスタに伝えられることはない。これにより、攪乱
目的のダミーオーバーフロー処理結果は無効データとし
て消失させられる。
がアクティブとなって演算器に対してオーバーフロー処
理動作を指示した場合には、そのオーバーフロー処理に
よって形成されたライトストローブ信号は、上記コプロ
オーバーフロー信号によってアンドゲート回路のゲート
が閉じられるものであるから、上記攪乱目的のダミーオ
ーバーフロー処理動作によって発生されたライトストロ
ーブ信号がＲ／Ｗバッファ又はレジスタブロックの所定
のレジスタに伝えられることはない。これにより、攪乱
目的のダミーオーバーフロー処理結果は無効データとし
て消失させられる。
【００４１】図１５には、この発明に係るコプロセッサ
の更に他の一実施例の動作を説明するためのタイミング
図が示されている。（ａ）に示すように本来は、ｅn ＝
１のときにはＡ2 ｍｏｄＮの演算を行い、ｅn の判定の
１により時間ｔ１を経てＡＢｍｏｄＮの演算を行い、そ
の演算後にｉをデクリメント（ｎ−１）してｉ＝０の判
定に時間ｔ２を費やす。次いで、次ビットｅn-1 ＝０の
ときは、Ａ2 ｍｏｄＮの演算を行い、ｅn-1 ＝０の判定
とｉをデクリメント（ｎ−２）してｉ＝０の判定に時間
ｔ３を費やすような演算動作に対して、上記各演算毎の
時間ｔ１、ｔ２及びｔ３に対して攪乱目的のダミーサイ
クルが挿入される。
の更に他の一実施例の動作を説明するためのタイミング
図が示されている。（ａ）に示すように本来は、ｅn ＝
１のときにはＡ2 ｍｏｄＮの演算を行い、ｅn の判定の
１により時間ｔ１を経てＡＢｍｏｄＮの演算を行い、そ
の演算後にｉをデクリメント（ｎ−１）してｉ＝０の判
定に時間ｔ２を費やす。次いで、次ビットｅn-1 ＝０の
ときは、Ａ2 ｍｏｄＮの演算を行い、ｅn-1 ＝０の判定
とｉをデクリメント（ｎ−２）してｉ＝０の判定に時間
ｔ３を費やすような演算動作に対して、上記各演算毎の
時間ｔ１、ｔ２及びｔ３に対して攪乱目的のダミーサイ
クルが挿入される。
【００４２】（ｂ）のタイミング図では、上記攪乱目的
のダミーサイクルの挿入は、各演算毎の時間を最も長い
時間ｔ３に揃えるように挿入するものである。これによ
り、時間ｔ３をインターバルとしてＡ2 ｍｏｄＮ又はＡ
ＢｍｏｄＮのいずれかの演算が実施されるために、みか
け上は演算動作に対応した電流波形が画一化されてその
識別を無力化するものである。これに対して、（ｃ）タ
イミング図では、上記（ｂ）とは逆に上記演算毎のイン
ターバルにおいて時間がランダムに変化する攪乱目的の
ダミーサイクルが挿入される。上記Ａ2 ｍｏｄＮ又はＡ
ＢｍｏｄＮのいずれかの演算が時間的にランダムに実施
される。そのため、電流波形でみると上記各演算動作と
無関係で、かつ不規則性の電流値にされる。言い換える
ならば、上記演算器において同じ状態及び同じ動作でも
毎回異なるよう、統計的な観点での非再現性を持つよう
にされるために、その識別を無力化することができる。
のダミーサイクルの挿入は、各演算毎の時間を最も長い
時間ｔ３に揃えるように挿入するものである。これによ
り、時間ｔ３をインターバルとしてＡ2 ｍｏｄＮ又はＡ
ＢｍｏｄＮのいずれかの演算が実施されるために、みか
け上は演算動作に対応した電流波形が画一化されてその
識別を無力化するものである。これに対して、（ｃ）タ
イミング図では、上記（ｂ）とは逆に上記演算毎のイン
ターバルにおいて時間がランダムに変化する攪乱目的の
ダミーサイクルが挿入される。上記Ａ2 ｍｏｄＮ又はＡ
ＢｍｏｄＮのいずれかの演算が時間的にランダムに実施
される。そのため、電流波形でみると上記各演算動作と
無関係で、かつ不規則性の電流値にされる。言い換える
ならば、上記演算器において同じ状態及び同じ動作でも
毎回異なるよう、統計的な観点での非再現性を持つよう
にされるために、その識別を無力化することができる。
【００４３】上記のような攪乱目的のダミーサイクル
は、前記図２に示されたようにタイマーを利用して演算
間隔を可変にするものである。あるいはコプロセッサの
外部にタイマーを設けて一定の時間が経過するまで次の
演算の実行を待つようにする。つまり、コプロセッサに
よるべき乗剰余乗算の演算において、図１５（ａ）に示
した前記各演算毎の時間ｔ１，ｔ２，ｔ３に攪乱目的の
ダミーのサイクルを挿入し、一定時間後にタイマーから
の割込みを入れる。これにより、図１５（ｂ）に示すよ
うにｔ１，ｔ２，ｔ３の時間が全て一定となり、電流波
形からのアタックを困難にする。あるいはタイマーには
乱数発生器で生成した乱数をセットしておき、（ｃ）に
示すように毎回ｔ１，ｔ２，ｔ３の時間をランダムに変
化させることも可能である。また、タイマーを用いなく
ても、ソフトウエアでカウントすることも可能である。
は、前記図２に示されたようにタイマーを利用して演算
間隔を可変にするものである。あるいはコプロセッサの
外部にタイマーを設けて一定の時間が経過するまで次の
演算の実行を待つようにする。つまり、コプロセッサに
よるべき乗剰余乗算の演算において、図１５（ａ）に示
した前記各演算毎の時間ｔ１，ｔ２，ｔ３に攪乱目的の
ダミーのサイクルを挿入し、一定時間後にタイマーから
の割込みを入れる。これにより、図１５（ｂ）に示すよ
うにｔ１，ｔ２，ｔ３の時間が全て一定となり、電流波
形からのアタックを困難にする。あるいはタイマーには
乱数発生器で生成した乱数をセットしておき、（ｃ）に
示すように毎回ｔ１，ｔ２，ｔ３の時間をランダムに変
化させることも可能である。また、タイマーを用いなく
ても、ソフトウエアでカウントすることも可能である。
【００４４】べき乗剰余乗算において、コプロセッサに
よる演算の高速化を目的とし、Ｙの値を２ビット、ある
いは３ビットずつ処理するようにすると、例えば図１６
のフローチャート図に示すように、２ビット処理の例で
説明するなら常にＡ2 ｍｏｄＮ−Ａ2 ｍｏｄＮ−ＡＢｍ
ｏｄＮ及びｉ−２とｉ＝０？の各ステップの繰り返しに
なるので、前記１ビットずつ行なう場合のような攪乱目
的のダミー演算を行なわなくとも、処理時間や電流波形
が一定になる。そのため、電流波形からＹの値を推定す
るのは困難になる。また演算の回数も、前記のバイナリ
法だと最大で２ｎ回かかっていたものを、２ビット処理
だと常に１．５ｎ回で済むために、動作時間の短縮にも
つながる。
よる演算の高速化を目的とし、Ｙの値を２ビット、ある
いは３ビットずつ処理するようにすると、例えば図１６
のフローチャート図に示すように、２ビット処理の例で
説明するなら常にＡ2 ｍｏｄＮ−Ａ2 ｍｏｄＮ−ＡＢｍ
ｏｄＮ及びｉ−２とｉ＝０？の各ステップの繰り返しに
なるので、前記１ビットずつ行なう場合のような攪乱目
的のダミー演算を行なわなくとも、処理時間や電流波形
が一定になる。そのため、電流波形からＹの値を推定す
るのは困難になる。また演算の回数も、前記のバイナリ
法だと最大で２ｎ回かかっていたものを、２ビット処理
だと常に１．５ｎ回で済むために、動作時間の短縮にも
つながる。
【００４５】コプロセッサの演算が開始するまでにＡ，
Ｂ，Ｎの値をそれぞれコプロセツサ専用レジスタに転送
し格納しておく。しかしながら、２ビット処理を行う場
合、、Ｙの値によって４通りのＢの値Ｂ1 、Ｂ2 、
Ｂ3 、Ｂ4 が必要になり、これらの値は前もって計算し
て．ＲＡＭやＥＥＰＲＯＭなどに格納しておきヽ毎回コ
プロセツサ専用レジスタに転送することになるが。この
際、４通りのＢの値によって転送中の電流波形に特徴が
現れる可能性がある。
Ｂ，Ｎの値をそれぞれコプロセツサ専用レジスタに転送
し格納しておく。しかしながら、２ビット処理を行う場
合、、Ｙの値によって４通りのＢの値Ｂ1 、Ｂ2 、
Ｂ3 、Ｂ4 が必要になり、これらの値は前もって計算し
て．ＲＡＭやＥＥＰＲＯＭなどに格納しておきヽ毎回コ
プロセツサ専用レジスタに転送することになるが。この
際、４通りのＢの値によって転送中の電流波形に特徴が
現れる可能性がある。
【００４６】例えば、１６ビットのプリチャージバスに
データを転送する場合を考える。プリチャージバスは、
データ転送の前にすべてのバスの値を“１”にそろえる
バスである。このバスに、値は違うが“１”のビットの
数が同じデータ、例えば、“１”のビットの数が２であ
る１６進数で“８８”と“１１”、を転送した場合、電
流波形はほぼ同じ波形になると予測される。この理由
は、“１”から“０”へ変化したビットの数が同じであ
るため、同じように電流を消費し、同じ電流波形になる
からである。
データを転送する場合を考える。プリチャージバスは、
データ転送の前にすべてのバスの値を“１”にそろえる
バスである。このバスに、値は違うが“１”のビットの
数が同じデータ、例えば、“１”のビットの数が２であ
る１６進数で“８８”と“１１”、を転送した場合、電
流波形はほぼ同じ波形になると予測される。この理由
は、“１”から“０”へ変化したビットの数が同じであ
るため、同じように電流を消費し、同じ電流波形になる
からである。
【００４７】もし、“１”のビットの数が１つ異なるデ
ータ、例えば、“１”のビットの数が３である“８９”
や“１９”を転送した場合、“１”のビットの数が２の
データとは消費電流が異なる。これは、１３ビット分バ
スの値が“１”から“０”に変わったため、その分の電
流が消費される。そのため、先の１４ビットが変化した
データに比べて消費電流が１ビット分小さくなる。一般
に、変化するビットの数が多いほど電流波形は高くなる
という規則性がある。この規則性から転送されているデ
ータを推定することができると思われる、電流アタック
の対象となりやすい。これを防ぐため次のような工夫を
行なうものである。
ータ、例えば、“１”のビットの数が３である“８９”
や“１９”を転送した場合、“１”のビットの数が２の
データとは消費電流が異なる。これは、１３ビット分バ
スの値が“１”から“０”に変わったため、その分の電
流が消費される。そのため、先の１４ビットが変化した
データに比べて消費電流が１ビット分小さくなる。一般
に、変化するビットの数が多いほど電流波形は高くなる
という規則性がある。この規則性から転送されているデ
ータを推定することができると思われる、電流アタック
の対象となりやすい。これを防ぐため次のような工夫を
行なうものである。
【００４８】図１７と図１８には、この発明に係るコプ
ロセッサの他の一実施例のブロック図がそれぞれ示され
ている。この実施例のコプロセッサは、２ビット処理と
３ビット処理に向けられている。つまり、コプロセッサ
のレジスタ容量を増やして、２ビット処理の場合には４
通りのＢの値Ｂ1 〜Ｂ4 を、３ビット処理の場合には８
通りのＢの値Ｂ1 〜Ｂ8 をコプロセッサのレジスタに格
納しておく。従って、演算の途中で記憶回路（ＲＡＭ）
からデータバスを通して上記コプロセッサのれレジスタ
に前記のような転送の必要がなくなり、前記電流アタッ
クに対して防御することができる。
ロセッサの他の一実施例のブロック図がそれぞれ示され
ている。この実施例のコプロセッサは、２ビット処理と
３ビット処理に向けられている。つまり、コプロセッサ
のレジスタ容量を増やして、２ビット処理の場合には４
通りのＢの値Ｂ1 〜Ｂ4 を、３ビット処理の場合には８
通りのＢの値Ｂ1 〜Ｂ8 をコプロセッサのレジスタに格
納しておく。従って、演算の途中で記憶回路（ＲＡＭ）
からデータバスを通して上記コプロセッサのれレジスタ
に前記のような転送の必要がなくなり、前記電流アタッ
クに対して防御することができる。
【００４９】つまり、前記図１６に示したようなフロー
チャート図において、コプロセッサがＡＢｍｏｄＮを実
行する際、下記のように４つ（３ビット処理のときには
あるいは８つ）のうちの正しいＢレジスタＣＤＢから値
を選んで実行できるように、Ｙの２ビット（あるいは３
ビット）の値をコプロセッサの制御レジスタ（ＣＣＮ
Ｔ）のビットに当てはめ、次に示す制御レジスタ及び演
算の種類のように、２ビット処理の場合には、ＡＢ1 ｍ
ｏｄＮ, ＡＢ2 ｍｏｄＮ，ＡＢ3 ｍｏｄＮ，ＡＢ 4 ｍｏ
ｄＮのうちどの演算をするかを選択させるようにする。
チャート図において、コプロセッサがＡＢｍｏｄＮを実
行する際、下記のように４つ（３ビット処理のときには
あるいは８つ）のうちの正しいＢレジスタＣＤＢから値
を選んで実行できるように、Ｙの２ビット（あるいは３
ビット）の値をコプロセッサの制御レジスタ（ＣＣＮ
Ｔ）のビットに当てはめ、次に示す制御レジスタ及び演
算の種類のように、２ビット処理の場合には、ＡＢ1 ｍ
ｏｄＮ, ＡＢ2 ｍｏｄＮ，ＡＢ3 ｍｏｄＮ，ＡＢ 4 ｍｏ
ｄＮのうちどの演算をするかを選択させるようにする。
【００５０】
【００５１】
【００５２】図１９には、この発明に係るコプロセッサ
の他の一実施例のブロック図が示されている。この実施
例のコプロセッサも、２ビット処理や３ビット処理のよ
うな複数ビット処理に向けられている。この実施例で
は、データバスにスイッチを設けて演算をしながら転送
できるようにする。この構成により、コプロセッサのレ
ジスタ容量を増加させることなく、実行時間の短縮と電
流アタック対策の両方に効果的である。
の他の一実施例のブロック図が示されている。この実施
例のコプロセッサも、２ビット処理や３ビット処理のよ
うな複数ビット処理に向けられている。この実施例で
は、データバスにスイッチを設けて演算をしながら転送
できるようにする。この構成により、コプロセッサのレ
ジスタ容量を増加させることなく、実行時間の短縮と電
流アタック対策の両方に効果的である。
【００５３】コプロセツサ専用レジスタ（ＣＤＡ，ＣＤ
Ｂ，ＣＤＮ，ＣＤＷ）は、同図に示すように４つのレジ
スタがＣＰＵとコプロセッサの演算器との間で排他的に
使用されている。２ビット処理を行う場合、２回のＡ2
ｍｏｄＮを行いながらその間にＢの値をＲＡＭからコプ
ロセッサ専用レジスタユニット中のＢレジスタＣＤＢに
転送できるようにすると効率的である。
Ｂ，ＣＤＮ，ＣＤＷ）は、同図に示すように４つのレジ
スタがＣＰＵとコプロセッサの演算器との間で排他的に
使用されている。２ビット処理を行う場合、２回のＡ2
ｍｏｄＮを行いながらその間にＢの値をＲＡＭからコプ
ロセッサ専用レジスタユニット中のＢレジスタＣＤＢに
転送できるようにすると効率的である。
【００５４】コプロセッサのＡレジスタＣＤＡとＢレジ
スタＣＤＢのＩ／Ｏを分け、それぞれにリード／ライト
バッファ（Ｒ／Ｗ Ｂuffer)を設けて、それぞれ独立に
動作できるようにする。演算器がＡ2 ｍｏｄＮを演算し
ている間は、制御信号によりデータバスをパス１（ｐａ
ｔｈ１）につなぎ、図示しないＣＰＵのＲＡＭからＢの
値を上記独立に設けられたリード／ライトバッファを介
してＢレジスタＣＤＢに転送する。次に演算器がＡＢｍ
ｏｄＮを実行する際には、制御信号によりパス２（ｐａ
ｔｈ２）に切り換え、上記ＢレジスタのＢ値を演算器に
送り上記ＣＰＵがＢレジスタＣＤＢにアクセスできない
ようにする。この方法を取ると、Ａ2 ｍｏｄＮを演算動
作と、Ｂ値の転送動作が同時に行なわれるから演算時間
が短縮されるだけでなく、演算と転送の消費電流が重な
るため双方の波形が識別できなくなり、電流アタック対
策に有効である。
スタＣＤＢのＩ／Ｏを分け、それぞれにリード／ライト
バッファ（Ｒ／Ｗ Ｂuffer)を設けて、それぞれ独立に
動作できるようにする。演算器がＡ2 ｍｏｄＮを演算し
ている間は、制御信号によりデータバスをパス１（ｐａ
ｔｈ１）につなぎ、図示しないＣＰＵのＲＡＭからＢの
値を上記独立に設けられたリード／ライトバッファを介
してＢレジスタＣＤＢに転送する。次に演算器がＡＢｍ
ｏｄＮを実行する際には、制御信号によりパス２（ｐａ
ｔｈ２）に切り換え、上記ＢレジスタのＢ値を演算器に
送り上記ＣＰＵがＢレジスタＣＤＢにアクセスできない
ようにする。この方法を取ると、Ａ2 ｍｏｄＮを演算動
作と、Ｂ値の転送動作が同時に行なわれるから演算時間
が短縮されるだけでなく、演算と転送の消費電流が重な
るため双方の波形が識別できなくなり、電流アタック対
策に有効である。
【００５５】図２０には、この発明に係るＩＣカード用
チップの他の一実施例の要部ブロック図が示されてい
る。この実施例では、暗号処理用演算ユニットとメモリ
（ＲＡＭ）間の転送の際、メモリにカウンタを設けるよ
うにするものである。この実施例では、２ビット処理に
用いる４通りの値、あるいは３ビット処理に用いる８通
りの値をコプロセッサ外部メモリＲＡＭからコプロセッ
サ専用レジスタユニット中のＢレジスタＣＤＢに転送す
る際の電流撹乱を行なうようにするものである。
チップの他の一実施例の要部ブロック図が示されてい
る。この実施例では、暗号処理用演算ユニットとメモリ
（ＲＡＭ）間の転送の際、メモリにカウンタを設けるよ
うにするものである。この実施例では、２ビット処理に
用いる４通りの値、あるいは３ビット処理に用いる８通
りの値をコプロセッサ外部メモリＲＡＭからコプロセッ
サ専用レジスタユニット中のＢレジスタＣＤＢに転送す
る際の電流撹乱を行なうようにするものである。
【００５６】この実施例では、前記図２に示したような
ＩＣカード用チップにおいて、ＲＡＭの側にカウンタが
設けられる。ＲＡＭは、カウンタで形成されたアドレス
信号をデコードしてデータをデータバスに送出する。こ
のとき、アドレスバスには、乱数発生器が形成された偽
アドレスが送出される。これにより、アドレスとデータ
との相関が無くなり、電流解析を無力化させることがで
きる。
ＩＣカード用チップにおいて、ＲＡＭの側にカウンタが
設けられる。ＲＡＭは、カウンタで形成されたアドレス
信号をデコードしてデータをデータバスに送出する。こ
のとき、アドレスバスには、乱数発生器が形成された偽
アドレスが送出される。これにより、アドレスとデータ
との相関が無くなり、電流解析を無力化させることがで
きる。
【００５７】図２１には、上記カウンタの一実施例のブ
ロック図が示されている。カンウタは、転送したいブロ
ックの最初のアドレスを保持する先頭アドレスレジスタ
とインクリメンタを用い、ブロック転送をイネーブルに
するイネーブル信号とクロック又はりード／ライト信号
などによるインクリメント指示信号で制御する。ブロッ
ク転送を開始する際、まず転送の先頭アドレスと転送開
始のイネーブル信号がＣＰＵよりカウンタに送信され、
上記先頭アドレスレジスタに保持される。その後は、イ
ンクリメント指示信号によって、インクリメンタが動作
して先頭アドレスレジスタの先頭アドレスＡ＋１を形成
して、アドレスを生成するとともに上記先頭アドレスレ
ジスタの内容を書き換えるので、図２２のタイミング図
に示すように、ＲＡＭアドレスが順番にインクリメント
Ａ、Ａ＋１、Ａ＋２、・・・されていき、そのアドレス
に従って順次データＤA 、ＤA+1 、ＤA+2 ・・・・が書
込まれ／読み出される。
ロック図が示されている。カンウタは、転送したいブロ
ックの最初のアドレスを保持する先頭アドレスレジスタ
とインクリメンタを用い、ブロック転送をイネーブルに
するイネーブル信号とクロック又はりード／ライト信号
などによるインクリメント指示信号で制御する。ブロッ
ク転送を開始する際、まず転送の先頭アドレスと転送開
始のイネーブル信号がＣＰＵよりカウンタに送信され、
上記先頭アドレスレジスタに保持される。その後は、イ
ンクリメント指示信号によって、インクリメンタが動作
して先頭アドレスレジスタの先頭アドレスＡ＋１を形成
して、アドレスを生成するとともに上記先頭アドレスレ
ジスタの内容を書き換えるので、図２２のタイミング図
に示すように、ＲＡＭアドレスが順番にインクリメント
Ａ、Ａ＋１、Ａ＋２、・・・されていき、そのアドレス
に従って順次データＤA 、ＤA+1 、ＤA+2 ・・・・が書
込まれ／読み出される。
【００５８】この実施例では、ブロック転送がイネーブ
ルになった後はアドレスバスからのアドレスをカウンタ
が受け付けないため、アドレスバスにどのような値が来
ようとデータは正しく読み出されていく。従って、アド
レスバスに乱数発生器などで生成した乱数Ｂ、Ｃ、Ｄ、
Ｅ・・・が出力されるとアドレスバスの消費電流を撹乱
でき、この効果からチップ全体の消費電流を撹乱できる
ため、チップ内部動作の解析を困難にすることが可能に
なる。
ルになった後はアドレスバスからのアドレスをカウンタ
が受け付けないため、アドレスバスにどのような値が来
ようとデータは正しく読み出されていく。従って、アド
レスバスに乱数発生器などで生成した乱数Ｂ、Ｃ、Ｄ、
Ｅ・・・が出力されるとアドレスバスの消費電流を撹乱
でき、この効果からチップ全体の消費電流を撹乱できる
ため、チップ内部動作の解析を困難にすることが可能に
なる。
【００５９】図２３には、この発明に係るＩＣカード用
チップの更に他の一実施例を示す要部ブロック図が示さ
れている。この実施例でも、暗号処理用演算ユニットと
メモリ（ＲＡＭ）間の転送の際、メモリにカウンタを設
けるようにするものであが、かかる暗号処理用演算ユニ
ットとメモリＲＡＭの最初のアドレスをも撹乱するよう
アドレスオフセット機能が設けられる。つまり、乱数発
生器などで生成した乱数をあらかじめＣＰＵとカウンタ
側に同時に転送しておき、ブロック転送の最初のアドレ
スに乱数を加えるか又は引くかした値をアドレスバスに
出力する。カウンタ側ではアドレスバスの値を同じ乱数
を用いて復号化し、最初のアドレスを得る。
チップの更に他の一実施例を示す要部ブロック図が示さ
れている。この実施例でも、暗号処理用演算ユニットと
メモリ（ＲＡＭ）間の転送の際、メモリにカウンタを設
けるようにするものであが、かかる暗号処理用演算ユニ
ットとメモリＲＡＭの最初のアドレスをも撹乱するよう
アドレスオフセット機能が設けられる。つまり、乱数発
生器などで生成した乱数をあらかじめＣＰＵとカウンタ
側に同時に転送しておき、ブロック転送の最初のアドレ
スに乱数を加えるか又は引くかした値をアドレスバスに
出力する。カウンタ側ではアドレスバスの値を同じ乱数
を用いて復号化し、最初のアドレスを得る。
【００６０】図２４には、上記転送動作を説明するため
のタイミング図が示されている。乱数発生器で形成され
た乱数をあらかじめＣＰＵとＲＡＭに転送しておき、オ
フセット演算部１によりブロック転送の最初のアドレス
Ａに乱数Ｓを加えるか引くかしたアドレスＡ±Ｓをアド
レスバスに送出する。カウンタ側では、アドレスバスの
値を同じ乱数Ｓを用いて復号化し、オフセット演算部２
により最初のアドレスＡを得て、以後前記同様にインク
リメントしてアドレスＡ＋１、Ａ＋２・・・を生成す
る。このようなアドレスＡ＋１、Ａ＋２に同期して、乱
数発生器が乱数Ｂ、Ｃ、Ｄ・・・をアドレスバスに送出
するので、先頭のアドレスを含めてアドレスバスの消費
電流を撹乱でき、チップ内部動作の解析をいっそう困難
にすることが可能になる。
のタイミング図が示されている。乱数発生器で形成され
た乱数をあらかじめＣＰＵとＲＡＭに転送しておき、オ
フセット演算部１によりブロック転送の最初のアドレス
Ａに乱数Ｓを加えるか引くかしたアドレスＡ±Ｓをアド
レスバスに送出する。カウンタ側では、アドレスバスの
値を同じ乱数Ｓを用いて復号化し、オフセット演算部２
により最初のアドレスＡを得て、以後前記同様にインク
リメントしてアドレスＡ＋１、Ａ＋２・・・を生成す
る。このようなアドレスＡ＋１、Ａ＋２に同期して、乱
数発生器が乱数Ｂ、Ｃ、Ｄ・・・をアドレスバスに送出
するので、先頭のアドレスを含めてアドレスバスの消費
電流を撹乱でき、チップ内部動作の解析をいっそう困難
にすることが可能になる。
【００６１】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 外部端子がリードライト装置と電気的に接続さ
れることによって動作電圧が供給され、かつ、中央処理
装置からの指示を受けて動作する暗号処理用演算ユニッ
トによる暗号化処理又は復号化処理を伴ったデータの入
出力動作を含むＩＣカードにおいて、上記暗号処理用演
算ユニットに複数ビット単位での暗号化処理又は復号化
処理のための演算に使用するデータを格納するレジスタ
を設け、暗号化処理又は復号化処理に先立って必要なデ
ータをかかるレジスタに取り込むようにすることによ
り、演算動作の過程でのデータ転送を無くすことができ
るから、電流波形でのハッキングを無力化することがで
きるという効果が得られる。
記の通りである。すなわち、 （１） 外部端子がリードライト装置と電気的に接続さ
れることによって動作電圧が供給され、かつ、中央処理
装置からの指示を受けて動作する暗号処理用演算ユニッ
トによる暗号化処理又は復号化処理を伴ったデータの入
出力動作を含むＩＣカードにおいて、上記暗号処理用演
算ユニットに複数ビット単位での暗号化処理又は復号化
処理のための演算に使用するデータを格納するレジスタ
を設け、暗号化処理又は復号化処理に先立って必要なデ
ータをかかるレジスタに取り込むようにすることによ
り、演算動作の過程でのデータ転送を無くすことができ
るから、電流波形でのハッキングを無力化することがで
きるという効果が得られる。
【００６２】（２） 上記に加えて、上記暗号化処理又
は復号化処理を、ＲＳＡ暗号法などに応用可能なべき乗
剰余乗算動作を含むものとし、上記暗号化処理用演算ユ
ニットは、入力されたＸ、Ｙ及びＮを受け、Ａ＝１、Ｂ
＝Ｘとして、Ａ＝Ａ2 ｍｏｄＮとＡ＝ＡＢｍｏｄＮの演
算を交互に行ない、かかる演算においてＹの上位から複
数ビットずつみて、上記複数ビットに対応したＡ＝Ａ2
ｍｏｄＮの演算を行ない、複数ビットの組み合わせに対
応してＡＢｍｏｄＮの演算に必要なＢの値を上記レジス
タから取り込むことにより、暗号処理の高速化と機密保
護とを実現できるという効果が得られる。
は復号化処理を、ＲＳＡ暗号法などに応用可能なべき乗
剰余乗算動作を含むものとし、上記暗号化処理用演算ユ
ニットは、入力されたＸ、Ｙ及びＮを受け、Ａ＝１、Ｂ
＝Ｘとして、Ａ＝Ａ2 ｍｏｄＮとＡ＝ＡＢｍｏｄＮの演
算を交互に行ない、かかる演算においてＹの上位から複
数ビットずつみて、上記複数ビットに対応したＡ＝Ａ2
ｍｏｄＮの演算を行ない、複数ビットの組み合わせに対
応してＡＢｍｏｄＮの演算に必要なＢの値を上記レジス
タから取り込むことにより、暗号処理の高速化と機密保
護とを実現できるという効果が得られる。
【００６３】（３） 外部端子がリードライト装置と電
気的に接続されることによって動作電圧が供給され、か
つ、中央処理装置からの指示を受けて動作する暗号処理
用演算ユニットによる暗号化処理又は復号化処理を伴っ
たデータの入出力動作を含むＩＣカードにおいて、上記
暗号処理用演算ユニットは、暗号化処理又は復号化処理
のための演算動作と並行して次に演算の使用するデータ
を記憶回路から取り込む信号経路を設けることにより、
演算動作とデータ転送とを同時に行なうようにすること
ができ、レジスタの簡素化を図りつつ電流波形を利用し
たアタックを無力化することができるという効果が得ら
れる。
気的に接続されることによって動作電圧が供給され、か
つ、中央処理装置からの指示を受けて動作する暗号処理
用演算ユニットによる暗号化処理又は復号化処理を伴っ
たデータの入出力動作を含むＩＣカードにおいて、上記
暗号処理用演算ユニットは、暗号化処理又は復号化処理
のための演算動作と並行して次に演算の使用するデータ
を記憶回路から取り込む信号経路を設けることにより、
演算動作とデータ転送とを同時に行なうようにすること
ができ、レジスタの簡素化を図りつつ電流波形を利用し
たアタックを無力化することができるという効果が得ら
れる。
【００６４】（４） 上記に加えて、上記暗号化処理又
は復号化処理は、ＲＳＡ暗号法などに応用可能なべき乗
剰余乗算動作を含み、上記暗号化処理用演算ユニット
は、入力されたＸ、Ｙ及びＮを受け、Ａ＝１、Ｂ＝Ｘと
して、Ａ＝Ａ2 ｍｏｄＮとＡ＝ＡＢｍｏｄＮの演算を交
互に行ない、かかる演算においてＹの上位から複数ビッ
トずつみて、上記複数ビットに対応したＡ＝Ａ2 ｍｏｄ
Ｎの演算を行ない、かかる演算と並行して複数ビットの
組み合わせに対応したＡＢｍｏｄＮの演算に必要なＢの
値を上記記憶回路から取り込むことにより、暗号処理の
高速化と機密保護とを実現できるという効果が得られ
る。
は復号化処理は、ＲＳＡ暗号法などに応用可能なべき乗
剰余乗算動作を含み、上記暗号化処理用演算ユニット
は、入力されたＸ、Ｙ及びＮを受け、Ａ＝１、Ｂ＝Ｘと
して、Ａ＝Ａ2 ｍｏｄＮとＡ＝ＡＢｍｏｄＮの演算を交
互に行ない、かかる演算においてＹの上位から複数ビッ
トずつみて、上記複数ビットに対応したＡ＝Ａ2 ｍｏｄ
Ｎの演算を行ない、かかる演算と並行して複数ビットの
組み合わせに対応したＡＢｍｏｄＮの演算に必要なＢの
値を上記記憶回路から取り込むことにより、暗号処理の
高速化と機密保護とを実現できるという効果が得られ
る。
【００６５】（５） 外部端子がリードライト装置と電
気的に接続されることによって動作電圧が供給され、か
つ、中央処理装置、記憶回路、暗号処理用演算ユニット
及び乱数発生回路とが共通のアドレスバスに接続され、
上記中央処理装置からの指示を受けて動作する暗号処理
用演算ユニットと記憶回路による暗号化処理又は復号化
処理を伴ったデータの入出力動作を含むＩＣカードにお
いて、上記記憶回路から暗号処理用演算ユニットに供給
される暗号化処理又は復号化処理のためのデータは、上
記記憶回路に内蔵されたアドレス発生回路に上記中央処
理装置から供給された先頭アドレスを基に形成されたア
ドレス信号に基づいて上記暗号処理用演算ユニットにデ
ータ転送し、かかるデータ転送に対応して上記中央処理
装置、記憶回路及び暗号処理用演算ユニットが共通に接
続されてなるアドレスバスに乱数発生回路で形成された
乱数を偽アドレス信号として送出することにより、偽ア
ドレス信号により転送されるデータの電流波形を攪乱さ
せることができるから、レジスタの簡素化を図りつつ電
流波形を利用したアタックを無力化することができると
いう効果が得られる。
気的に接続されることによって動作電圧が供給され、か
つ、中央処理装置、記憶回路、暗号処理用演算ユニット
及び乱数発生回路とが共通のアドレスバスに接続され、
上記中央処理装置からの指示を受けて動作する暗号処理
用演算ユニットと記憶回路による暗号化処理又は復号化
処理を伴ったデータの入出力動作を含むＩＣカードにお
いて、上記記憶回路から暗号処理用演算ユニットに供給
される暗号化処理又は復号化処理のためのデータは、上
記記憶回路に内蔵されたアドレス発生回路に上記中央処
理装置から供給された先頭アドレスを基に形成されたア
ドレス信号に基づいて上記暗号処理用演算ユニットにデ
ータ転送し、かかるデータ転送に対応して上記中央処理
装置、記憶回路及び暗号処理用演算ユニットが共通に接
続されてなるアドレスバスに乱数発生回路で形成された
乱数を偽アドレス信号として送出することにより、偽ア
ドレス信号により転送されるデータの電流波形を攪乱さ
せることができるから、レジスタの簡素化を図りつつ電
流波形を利用したアタックを無力化することができると
いう効果が得られる。
【００６６】（６） 上記に加えて、上記暗号化処理又
は復号化処理は、ＲＳＡ暗号法などに応用可能なべき乗
剰余乗算動作を含み、上記暗号化処理用演算ユニット
は、入力されたＸ、Ｙ及びＮを受け、Ａ＝１、Ｂ＝Ｘと
して、Ａ＝Ａ2 ｍｏｄＮとＡ＝ＡＢｍｏｄＮの演算を交
互に行ない、かかる演算においてＹの上位から複数ビッ
トずつみて、上記複数ビットに対応したＡ＝Ａ2 ｍｏｄ
Ｎの演算を行ない、上記複数ビットの組み合わせに対応
してＡＢｍｏｄＮの演算に必要なＢの値を上記記憶回路
から取り込むことにより、暗号処理の高速化と機密保護
とを実現できるという効果が得られる。
は復号化処理は、ＲＳＡ暗号法などに応用可能なべき乗
剰余乗算動作を含み、上記暗号化処理用演算ユニット
は、入力されたＸ、Ｙ及びＮを受け、Ａ＝１、Ｂ＝Ｘと
して、Ａ＝Ａ2 ｍｏｄＮとＡ＝ＡＢｍｏｄＮの演算を交
互に行ない、かかる演算においてＹの上位から複数ビッ
トずつみて、上記複数ビットに対応したＡ＝Ａ2 ｍｏｄ
Ｎの演算を行ない、上記複数ビットの組み合わせに対応
してＡＢｍｏｄＮの演算に必要なＢの値を上記記憶回路
から取り込むことにより、暗号処理の高速化と機密保護
とを実現できるという効果が得られる。
【００６７】（７） 外部端子がリードライト装置と電
気的に接続されることによって動作電圧が供給され、か
つ、中央処理装置、記憶回路、暗号処理用演算ユニット
及び乱数発生回路とが共通のアドレスバスに接続され、
上記中央処理装置からの指示を受けて動作する暗号処理
用演算ユニットと記憶回路による暗号化処理又は復号化
処理を伴ったデータの入出力動作を含むＩＣカードにお
いて、上記乱数発生回路で形成された乱数を用いて上記
中央処理装置において形成された暗号化されたアドレス
信号を上記記憶回路に供給し、記憶回路では上記乱数を
用いて上記アドレス信号を復号化して先頭アドレスを生
成して暗号化処理又は復号化処理のためのデータを読み
出して上記暗号処理用演算ユニットに転送し、かかるデ
ータ転送に対応して、上記中央処理装置、記憶回路及び
暗号処理用演算ユニットが共通に接続されてなるアドレ
スバスには乱数発生回路で形成された乱数が偽アドレス
信号として送出することにより、記憶回路に送られるア
ドレス信号の解読を困難にしつつ、偽アドレス信号によ
り転送されるデータの電流波形を攪乱させることができ
るから、レジスタの簡素化を図りつつ電流波形を利用し
たアタックを無力化することができるという効果が得ら
れる。
気的に接続されることによって動作電圧が供給され、か
つ、中央処理装置、記憶回路、暗号処理用演算ユニット
及び乱数発生回路とが共通のアドレスバスに接続され、
上記中央処理装置からの指示を受けて動作する暗号処理
用演算ユニットと記憶回路による暗号化処理又は復号化
処理を伴ったデータの入出力動作を含むＩＣカードにお
いて、上記乱数発生回路で形成された乱数を用いて上記
中央処理装置において形成された暗号化されたアドレス
信号を上記記憶回路に供給し、記憶回路では上記乱数を
用いて上記アドレス信号を復号化して先頭アドレスを生
成して暗号化処理又は復号化処理のためのデータを読み
出して上記暗号処理用演算ユニットに転送し、かかるデ
ータ転送に対応して、上記中央処理装置、記憶回路及び
暗号処理用演算ユニットが共通に接続されてなるアドレ
スバスには乱数発生回路で形成された乱数が偽アドレス
信号として送出することにより、記憶回路に送られるア
ドレス信号の解読を困難にしつつ、偽アドレス信号によ
り転送されるデータの電流波形を攪乱させることができ
るから、レジスタの簡素化を図りつつ電流波形を利用し
たアタックを無力化することができるという効果が得ら
れる。
【００６８】（８） 上記に加えて、上記暗号化処理又
は復号化処理は、ＲＳＡ暗号法などに応用可能なべき乗
剰余乗算動作を含み、上記暗号化処理用演算ユニット
は、入力されたＸ、Ｙ及びＮを受け、Ａ＝１、Ｂ＝Ｘと
して、Ａ＝Ａ2 ｍｏｄＮとＡ＝ＡＢｍｏｄＮの演算を交
互に行ない、かかる演算においてＹの上位から複数ビッ
トずつみて、上記複数ビットに対応したＡ＝Ａ2 ｍｏｄ
Ｎの演算を行ない、上記複数ビットの組み合わせに対応
してＡＢｍｏｄＮの演算に必要なＢの値を上記記憶回路
から取り込むことにより、暗号処理の高速化と機密保護
とを実現できるという効果が得られる。
は復号化処理は、ＲＳＡ暗号法などに応用可能なべき乗
剰余乗算動作を含み、上記暗号化処理用演算ユニット
は、入力されたＸ、Ｙ及びＮを受け、Ａ＝１、Ｂ＝Ｘと
して、Ａ＝Ａ2 ｍｏｄＮとＡ＝ＡＢｍｏｄＮの演算を交
互に行ない、かかる演算においてＹの上位から複数ビッ
トずつみて、上記複数ビットに対応したＡ＝Ａ2 ｍｏｄ
Ｎの演算を行ない、上記複数ビットの組み合わせに対応
してＡＢｍｏｄＮの演算に必要なＢの値を上記記憶回路
から取り込むことにより、暗号処理の高速化と機密保護
とを実現できるという効果が得られる。
【００６９】（９） 中央処理装置からの指示を受けて
動作する暗号処理用演算ユニットによる暗号化処理又は
復号化処理を伴ったデータの入出力動作を含むモジュー
ル構成のマイクロコンピュータにおいて、上記暗号処理
用演算ユニットに複数ビット単位での暗号化処理又は復
号化処理のための演算に使用するデータを格納するレジ
スタを設け、暗号化処理又は復号化処理に先立って必要
なデータを上記レジスタに格納することにより、演算動
作の過程でのデータ転送を無くすことができるから、電
流波形を利用したアタックを無力化することができると
いう効果が得られる。
動作する暗号処理用演算ユニットによる暗号化処理又は
復号化処理を伴ったデータの入出力動作を含むモジュー
ル構成のマイクロコンピュータにおいて、上記暗号処理
用演算ユニットに複数ビット単位での暗号化処理又は復
号化処理のための演算に使用するデータを格納するレジ
スタを設け、暗号化処理又は復号化処理に先立って必要
なデータを上記レジスタに格納することにより、演算動
作の過程でのデータ転送を無くすことができるから、電
流波形を利用したアタックを無力化することができると
いう効果が得られる。
【００７０】（１０） 上記に加えて、上記各回路を１
つの半導体基板上において形成することにより、モジュ
ールの小型化を図りつつ、機密保護の強化を実現するこ
とができるという効果が得られる。
つの半導体基板上において形成することにより、モジュ
ールの小型化を図りつつ、機密保護の強化を実現するこ
とができるという効果が得られる。
【００７１】（１１） 中央処理装置からの指示を受け
て動作する暗号処理用演算ユニットによる暗号化処理又
は復号化処理を伴ったデータの入出力動作を含むモジュ
ール構成のマイクロコンピュータにおいて、上記暗号処
理用演算ユニットに暗号化処理又は復号化処理のための
演算動作と並行して次の演算に使用するデータを記憶回
路から取り込む信号経路を設けることにより、演算動作
とデータ転送とを同時に行なうようにすることができ、
レジスタの簡素化を図りつつ電流波形を利用したアタッ
クを無力化することができるという効果が得られる。
て動作する暗号処理用演算ユニットによる暗号化処理又
は復号化処理を伴ったデータの入出力動作を含むモジュ
ール構成のマイクロコンピュータにおいて、上記暗号処
理用演算ユニットに暗号化処理又は復号化処理のための
演算動作と並行して次の演算に使用するデータを記憶回
路から取り込む信号経路を設けることにより、演算動作
とデータ転送とを同時に行なうようにすることができ、
レジスタの簡素化を図りつつ電流波形を利用したアタッ
クを無力化することができるという効果が得られる。
【００７２】（１２） 中央処理装置、記憶回路、暗号
処理用演算ユニット及び乱数発生回路とが共通のアドレ
スバスに接続され、上記中央処理装置からの指示を受け
て動作する暗号処理用演算ユニットと記憶回路による暗
号化処理又は復号化処理を伴ったデータの入出力動作を
含むモジュール構成のマイクロコンピュータにおいて、
中央処理装置により暗号化処理又は復号化処理のための
データの先頭アドレスを上記記憶回路に供給し、記憶回
路では内蔵されたアドレス発生回路により形成されたア
ドレス信号によりデータを読み出して上記暗号処理用演
算ユニットにデータ転送し、かかるデータ転送に対応し
て、上記中央処理装置、記憶回路及び暗号処理用演算ユ
ニットが共通に接続されてなるアドレスバスに乱数発生
回路で形成された乱数が偽アドレス信号として送出する
ことにより、偽アドレス信号により転送されるデータの
電流波形を攪乱させることができるから、回路の簡素化
を図りつつ、電流波形を利用したアタックを無力化する
ことができるという効果が得られる。
処理用演算ユニット及び乱数発生回路とが共通のアドレ
スバスに接続され、上記中央処理装置からの指示を受け
て動作する暗号処理用演算ユニットと記憶回路による暗
号化処理又は復号化処理を伴ったデータの入出力動作を
含むモジュール構成のマイクロコンピュータにおいて、
中央処理装置により暗号化処理又は復号化処理のための
データの先頭アドレスを上記記憶回路に供給し、記憶回
路では内蔵されたアドレス発生回路により形成されたア
ドレス信号によりデータを読み出して上記暗号処理用演
算ユニットにデータ転送し、かかるデータ転送に対応し
て、上記中央処理装置、記憶回路及び暗号処理用演算ユ
ニットが共通に接続されてなるアドレスバスに乱数発生
回路で形成された乱数が偽アドレス信号として送出する
ことにより、偽アドレス信号により転送されるデータの
電流波形を攪乱させることができるから、回路の簡素化
を図りつつ、電流波形を利用したアタックを無力化する
ことができるという効果が得られる。
【００７３】（１３） 中央処理装置、記憶回路、暗号
処理用演算ユニット及び乱数発生回路とが共通のアドレ
スバスに接続され、上記中央処理装置からの指示を受け
て動作する暗号処理用演算ユニットと記憶回路による暗
号化処理又は復号化処理を伴ったデータの入出力動作を
含むモジュール構成のマイクロコンピュータにおいて、
上記中央処理装置により上記乱数発生回路で形成された
乱数を用いて暗号化処理又は復号化処理のためのデータ
の先頭アドレスを暗号化して上記記憶回路に供給し、記
憶回路では上記乱数を用いて上記アドレス信号を復号化
して先頭アドレスを生成し、それを基に形成されたアド
レス信号に基づいてデータを読み出して上記暗号処理用
演算ユニットに転送し、かかるデータ転送に対応して、
上記中央処理装置、記憶回路及び暗号処理用演算ユニッ
トが共通に接続されてなるアドレスバスには乱数発生回
路で形成された乱数が偽アドレス信号として送出するこ
とにより、記憶回路に送られるアドレス信号の解読を困
難にしつつ、偽アドレス信号により転送されるデータの
電流波形を攪乱させることができるから、回路の簡素化
を図りつつ、電流波形を利用したアタックを無力化する
ことができるという効果が得られる。
処理用演算ユニット及び乱数発生回路とが共通のアドレ
スバスに接続され、上記中央処理装置からの指示を受け
て動作する暗号処理用演算ユニットと記憶回路による暗
号化処理又は復号化処理を伴ったデータの入出力動作を
含むモジュール構成のマイクロコンピュータにおいて、
上記中央処理装置により上記乱数発生回路で形成された
乱数を用いて暗号化処理又は復号化処理のためのデータ
の先頭アドレスを暗号化して上記記憶回路に供給し、記
憶回路では上記乱数を用いて上記アドレス信号を復号化
して先頭アドレスを生成し、それを基に形成されたアド
レス信号に基づいてデータを読み出して上記暗号処理用
演算ユニットに転送し、かかるデータ転送に対応して、
上記中央処理装置、記憶回路及び暗号処理用演算ユニッ
トが共通に接続されてなるアドレスバスには乱数発生回
路で形成された乱数が偽アドレス信号として送出するこ
とにより、記憶回路に送られるアドレス信号の解読を困
難にしつつ、偽アドレス信号により転送されるデータの
電流波形を攪乱させることができるから、回路の簡素化
を図りつつ、電流波形を利用したアタックを無力化する
ことができるという効果が得られる。
【００７４】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ＩＣ
カードには、１つの半導体集積回路装置を搭載するもの
他、複数の半導体集積回路装置が搭載されるものであっ
てもよい。マイクロコンピュータは、１つの半導体集積
回路装置に形成されるもの他、ＣＰＵとその周辺回路が
複数チップで構成されて、１つのモジュール基板に搭載
されてなるものであってもよい。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ＩＣ
カードには、１つの半導体集積回路装置を搭載するもの
他、複数の半導体集積回路装置が搭載されるものであっ
てもよい。マイクロコンピュータは、１つの半導体集積
回路装置に形成されるもの他、ＣＰＵとその周辺回路が
複数チップで構成されて、１つのモジュール基板に搭載
されてなるものであってもよい。
【００７５】演算処理は前記のような暗号処理を行なう
べき乗剰余乗算法の他に、図２５図に示したフロチャー
ト図のように演算Ａと演算Ｂを持ち、演算Ａの結果によ
り演算Ｂを行なうか否かの分岐を持つような演算処理に
広く利用することができる。つまり、演算Ａの次に演算
Ｂを実行し、演算Ａの結果から演算Ｂが不要なら、その
演算結果を無効にするような演算処理を行なえば、前記
のような暗号処理以外の機密動作を必要とするデータ処
理のハッキング対策として有益なものとなる。
べき乗剰余乗算法の他に、図２５図に示したフロチャー
ト図のように演算Ａと演算Ｂを持ち、演算Ａの結果によ
り演算Ｂを行なうか否かの分岐を持つような演算処理に
広く利用することができる。つまり、演算Ａの次に演算
Ｂを実行し、演算Ａの結果から演算Ｂが不要なら、その
演算結果を無効にするような演算処理を行なえば、前記
のような暗号処理以外の機密動作を必要とするデータ処
理のハッキング対策として有益なものとなる。
【００７６】上記マイクロコンピュータは、データ処理
装置とかかるデータ処理装置によるデータ処理手順が書
き込まれたＲＯＭを含んで記データ処理手順に従ってデ
ータの入出力動作が行われるものであれば何であっても
よい。例えば、前記のようなＩＣカード用チップの他
に、ゲーム用等の１チップマイクロコンピュータ等のよ
うに機密保護の必要な各種マイクロコンピュータに広く
適用できるものである。この発明は、機密保護を必要と
する各種ＩＣカード及びマイクロコンピュータに広く利
用できる。
装置とかかるデータ処理装置によるデータ処理手順が書
き込まれたＲＯＭを含んで記データ処理手順に従ってデ
ータの入出力動作が行われるものであれば何であっても
よい。例えば、前記のようなＩＣカード用チップの他
に、ゲーム用等の１チップマイクロコンピュータ等のよ
うに機密保護の必要な各種マイクロコンピュータに広く
適用できるものである。この発明は、機密保護を必要と
する各種ＩＣカード及びマイクロコンピュータに広く利
用できる。
【００７７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、外部端子がリードライト装
置と電気的に接続されることによって動作電圧が供給さ
れ、かつ、中央処理装置からの指示を受けて動作する暗
号処理用演算ユニットによる暗号化処理又は復号化処理
を伴ったデータの入出力動作を含むＩＣカードにおい
て、上記暗号処理用演算ユニットに複数ビット単位での
暗号化処理又は復号化処理のための演算に使用するデー
タを格納するレジスタを設け、暗号化処理又は復号化処
理に先立って必要なデータをかかるレジスタに取り込む
ようにすることにより、演算動作の過程でのデータ転送
を無くすことができるから、電流波形を利用したアタッ
クを無力化することができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、外部端子がリードライト装
置と電気的に接続されることによって動作電圧が供給さ
れ、かつ、中央処理装置からの指示を受けて動作する暗
号処理用演算ユニットによる暗号化処理又は復号化処理
を伴ったデータの入出力動作を含むＩＣカードにおい
て、上記暗号処理用演算ユニットに複数ビット単位での
暗号化処理又は復号化処理のための演算に使用するデー
タを格納するレジスタを設け、暗号化処理又は復号化処
理に先立って必要なデータをかかるレジスタに取り込む
ようにすることにより、演算動作の過程でのデータ転送
を無くすことができるから、電流波形を利用したアタッ
クを無力化することができる。
【００７８】中央処理装置からの指示を受けて動作する
暗号処理用演算ユニットによる暗号化処理又は復号化処
理を伴ったデータの入出力動作を含むモジュール構成の
マイクロコンピュータにおいて、上記暗号処理用演算ユ
ニットに複数ビット単位での暗号化処理又は復号化処理
のための演算に使用するデータを格納するレジスタを設
け、暗号化処理又は復号化処理に先立って必要なデータ
を上記レジスタに格納することにより、演算動作の過程
でのデータ転送を無くすことができるから、電流波形を
利用したアタックを無力化することができる。
暗号処理用演算ユニットによる暗号化処理又は復号化処
理を伴ったデータの入出力動作を含むモジュール構成の
マイクロコンピュータにおいて、上記暗号処理用演算ユ
ニットに複数ビット単位での暗号化処理又は復号化処理
のための演算に使用するデータを格納するレジスタを設
け、暗号化処理又は復号化処理に先立って必要なデータ
を上記レジスタに格納することにより、演算動作の過程
でのデータ転送を無くすことができるから、電流波形を
利用したアタックを無力化することができる。
【図１】この発明が適用されるＩＣカードの一実施例を
示す外観図である。
示す外観図である。
【図２】この発明に係るＩＣカードに搭載されるＩＣカ
ード用チップの一実施例を示す概略ブロック図である。
ード用チップの一実施例を示す概略ブロック図である。
【図３】この発明に係るコプロセッサの一実施例の動作
を説明するためのタイミング図である。
を説明するためのタイミング図である。
【図４】図３のコプロセッサの動作を説明するためのフ
ローチャート図である。
ローチャート図である。
【図５】図３のコプロセッサの一実施例を示すブロック
図である。
図である。
【図６】図３のコプロセッサの他の一実施例を示すブロ
ック図である。
ック図である。
【図７】図３に示したコプロセッサの動作を実現するた
めの一実施例を示すブロック図である。
めの一実施例を示すブロック図である。
【図８】図３のコプロセッサの他の一実施例を示すブロ
ック図である。
ック図である。
【図９】この発明に係るコプロセッサの他の一実施例の
動作を説明するための構成図である。
動作を説明するための構成図である。
【図１０】図９に示したコプロセッサの動作を実現する
ための一実施例を示すブロック図である。
ための一実施例を示すブロック図である。
【図１１】この発明に係るコプロセッサの他の一実施例
の動作を説明するためのタイミング図である。
の動作を説明するためのタイミング図である。
【図１２】この発明に係るコプロセッサの他の一実施例
の動作を説明するためのフローチャート図である。
の動作を説明するためのフローチャート図である。
【図１３】この発明に係るコプロセッサの他の一実施例
の動作の詳細を説明するためのタイミング図である。
の動作の詳細を説明するためのタイミング図である。
【図１４】図１１ないし図１３に示したコプロセッサの
動作を実現するための一実施例を示すブロック図であ
る。
動作を実現するための一実施例を示すブロック図であ
る。
【図１５】この発明に係るコプロセッサの更に他の一実
施例の動作を説明するためのタイミング図である。
施例の動作を説明するためのタイミング図である。
【図１６】この発明に係るコプロセッサの演算動作の他
の一実施例を示すフローチャート図である。
の一実施例を示すフローチャート図である。
【図１７】この発明に係るコプロセッサの他の一実施例
を示すブロック図である。
を示すブロック図である。
【図１８】この発明に係るコプロセッサの他の一実施例
を示すブロック図である。
を示すブロック図である。
【図１９】この発明に係るコプロセッサの他の一実施例
を示すブロック図である。
を示すブロック図である。
【図２０】この発明に係るＩＣカード用チップの他の一
実施例を示す要部ブロック図である。
実施例を示す要部ブロック図である。
【図２１】図２０のカウンタの一実施例を示すブロック
図である。
図である。
【図２２】図２０のＩＣカード用チップの動作の一例を
示すタイミング図である。
示すタイミング図である。
【図２３】この発明に係るＩＣカード用チップの更に他
の一実施例を示す要部ブロック図である。
の一実施例を示す要部ブロック図である。
【図２４】図２３のＩＣカード用チップの動作の一例を
示すタイミング図である。
示すタイミング図である。
【図２５】この発明が適用可能な演算動作を説明するた
めのフローチャート図である。
めのフローチャート図である。
２０１…中央処理装置（ＣＰＵ）、２０２…Ｉ／Ｏポー
ト、２０３…アドレスバス、２０４…データバス、２０
５…クロック生成回路、２０６…ＲＯＭ、２０７…ＲＡ
Ｍ、２０８…ＥＥＰＲＯＭ、２０９…コプロセッサ（暗
号化処理用演算ユニット）、ＣＤＡ、ＣＤＢ、ＣＤＮ、
ＣＤＷ…レジスタ。
ト、２０３…アドレスバス、２０４…データバス、２０
５…クロック生成回路、２０６…ＲＯＭ、２０７…ＲＡ
Ｍ、２０８…ＥＥＰＲＯＭ、２０９…コプロセッサ（暗
号化処理用演算ユニット）、ＣＤＡ、ＣＤＢ、ＣＤＮ、
ＣＤＷ…レジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中田 邦彦 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 塚元 卓 東京都小平市上水本町５丁目22番１号 日 立超エル・エス・アイ・システムズ内 (72)発明者 渡瀬 弘 東京都小平市上水本町５丁目22番１号 日 立超エル・エス・アイ・システムズ内 Ｆターム(参考） 5B017 AA03 BA07 BB09 CA14 5B035 AA13 BB09 CA38 5J104 AA41 JA28 NA02 NA18 NA22 NA35 NA40 9A001 EE03 JJ08 LL01
Claims (13)
- 【請求項１】 外部端子がリードライト装置と電気的に
接続されることによって動作電圧が供給され、かつ、中
央処理装置からの指示を受けて動作する暗号処理用演算
ユニットによる暗号化処理又は復号化処理を伴ったデー
タの入出力動作を含むＩＣカードであって、 上記暗号処理用演算ユニットに複数ビット単位での暗号
化処理又は復号化処理のための演算に使用するデータを
格納するレジスタを設け、暗号化処理又は復号化処理に
先立って必要なデータを上記レジスタに格納してなるこ
とを特徴とするＩＣカード。 - 【請求項２】 請求項１において、 上記暗号化処理又は復号化処理は、ＲＳＡ暗号法などに
応用可能なべき乗剰余乗算動作を含み、 上記暗号化処理用演算ユニットは、入力されたＸ、Ｙ及
びＮを受け、Ａ＝１、Ｂ＝Ｘとして、Ａ＝Ａ2 ｍｏｄＮ
とＡ＝ＡＢｍｏｄＮの演算を交互に行ない、かかる演算
においてＹの上位から複数ビットずつみて、上記複数ビ
ットに対応したＡ＝Ａ2 ｍｏｄＮの演算を行ない、複数
ビットの組み合わせに対応してＡＢｍｏｄＮの演算に必
要なＢの値を上記レジスタから取り込むものであること
を特徴とするＩＣカード。 - 【請求項３】 外部端子がリードライト装置と電気的に
接続されることによって動作電圧が供給され、かつ、中
央処理装置からの指示を受けて動作する暗号処理用演算
ユニットによる暗号化処理又は復号化処理を伴ったデー
タの入出力動作を含むＩＣカードであって、 上記暗号処理用演算ユニットは、暗号化処理又は復号化
処理のための演算動作と並行して次の演算に使用するデ
ータを記憶回路から取り込む信号経路を有することを特
徴とするＩＣカード。 - 【請求項４】 請求項３において、 上記暗号化処理又は復号化処理は、ＲＳＡ暗号法などに
応用可能なべき乗剰余乗算動作を含み、 上記暗号化処理用演算ユニットは、入力されたＸ、Ｙ及
びＮを受け、Ａ＝１、Ｂ＝Ｘとして、Ａ＝Ａ2 ｍｏｄＮ
とＡ＝ＡＢｍｏｄＮの演算を交互に行ない、かかる演算
においてＹの上位から複数ビットずつみて、上記複数ビ
ットに対応したＡ＝Ａ2 ｍｏｄＮの演算を行ない、かか
る演算と並行して複数ビットの組み合わせに対応したＡ
ＢｍｏｄＮの演算に必要なＢの値を上記記憶回路から取
り込むものであることを特徴とするＩＣカード。 - 【請求項５】 外部端子がリードライト装置と電気的に
接続されることによって動作電圧が供給され、かつ、中
央処理装置、記憶回路、暗号処理用演算ユニット及び乱
数発生回路とが共通のアドレスバスに接続され、上記中
央処理装置からの指示を受けて動作する暗号処理用演算
ユニットと記憶回路による暗号化処理又は復号化処理を
伴ったデータの入出力動作を含むＩＣカードであって、 上記中央処理装置は、暗号化又は復号化処理のためのデ
ータが格納された先頭アドレスを上記記憶回路に供給
し、上記記憶回路は上記先頭アドレスを基に内蔵された
アドレス発生回路により形成されたアドレス信号に基づ
いてデータを読み出して上記暗号処理用演算ユニットに
データ転送し、かかるデータ転送に対応して、上記中央
処理装置、記憶回路及び暗号処理用演算ユニットが共通
に接続されてなるアドレスバスには乱数発生回路で形成
された乱数が偽アドレス信号として送出されるものであ
ることを特徴とするＩＣカード。 - 【請求項６】 請求項５において、 上記暗号化処理又は復号化処理は、ＲＳＡ暗号法などに
応用可能なべき乗剰余乗算動作を含み、 上記暗号化処理用演算ユニットは、入力されたＸ、Ｙ及
びＮを受け、Ａ＝１、Ｂ＝Ｘとして、Ａ＝Ａ2 ｍｏｄＮ
とＡ＝ＡＢｍｏｄＮの演算を交互に行ない、かかる演算
においてＹの上位から複数ビットずつみて、上記複数ビ
ットに対応したＡ＝Ａ2 ｍｏｄＮの演算を行ない、上記
複数ビットの組み合わせに対応してＡＢｍｏｄＮの演算
に必要なＢの値を上記記憶回路から取り込むものである
ことを特徴とするＩＣカード。 - 【請求項７】 外部端子がリードライト装置と電気的に
接続されることによって動作電圧が供給され、かつ、中
央処理装置、記憶回路、暗号処理用演算ユニット及び乱
数発生回路とが共通のアドレスバスに接続され、上記中
央処理装置からの指示を受けて動作する暗号処理用演算
ユニットと記憶回路による暗号化処理又は復号化処理を
伴ったデータの入出力動作を含むＩＣカードであって、 上記中央処理装置は、上記乱数発生回路で形成された乱
数を用いて形成された暗号化されたアドレス信号を上記
記憶回路に供給し、記憶回路では上記乱数を用いて上記
アドレス信号を復号化して先頭アドレスを生成し、 上記記憶回路は、上記先頭アドレスを基に内蔵されたア
ドレス発生回路により形成されたアドレス信号に基づい
て暗号化処理又は復号化処理のためのデータを読み出し
て上記暗号処理用演算ユニットに転送し、 かかるデータ転送に対応して、上記中央処理装置、記憶
回路及び暗号処理用演算ユニットが共通に接続されてな
るアドレスバスには上記乱数発生回路で形成された乱数
が偽アドレス信号として送出されるものであることを特
徴とするＩＣカード。 - 【請求項８】 請求項７において、 上記暗号化処理又は復号化処理は、ＲＳＡ暗号法などに
応用可能なべき乗剰余乗算動作を含み、 上記暗号化処理用演算ユニットは、入力されたＸ、Ｙ及
びＮを受け、Ａ＝１、Ｂ＝Ｘとして、Ａ＝Ａ2 ｍｏｄＮ
とＡ＝ＡＢｍｏｄＮの演算を交互に行ない、かかる演算
においてＹの上位から複数ビットずつみて、上記複数ビ
ットに対応したＡ＝Ａ2 ｍｏｄＮの演算を行ない、上記
複数ビットの組み合わせに対応してＡＢｍｏｄＮの演算
に必要なＢの値を上記記憶回路から取り込むものである
ことを特徴とするＩＣカード。 - 【請求項９】 中央処理装置からの指示を受けて動作す
る暗号処理用演算ユニットによる暗号化処理又は復号化
処理を伴ったデータの入出力動作を含むモジュール構成
のマイクロコンピュータであって、 上記暗号処理用演算ユニットに複数ビット単位での暗号
化処理又は復号化処理のための演算に使用するデータを
格納するレジスタを設け、暗号化処理又は復号化処理に
先立って必要なデータを上記レジスタに格納してなるこ
とを特徴とするマイクロコンピュータ。 - 【請求項１０】 請求項９において、 上記モジュール構成は、１つの半導体基板上において形
成されることによって実現されることを特徴とするマイ
クロコンピュータ。 - 【請求項１１】 中央処理装置からの指示を受けて動作
する暗号処理用演算ユニットによる暗号化処理又は復号
化処理を伴ったデータの入出力動作を含むモジュール構
成のマイクロコンピュータであって、 上記暗号処理用演算ユニットは、暗号化処理又は復号化
処理のための演算動作と並行して次の演算に使用するデ
ータを記憶回路から取り込む信号経路を有することを特
徴とするマイクロコンピュータ。 - 【請求項１２】 中央処理装置、記憶回路、暗号処理用
演算ユニット及び乱数発生回路とが共通のアドレスバス
に接続され、上記中央処理装置からの指示を受けて動作
する暗号処理用演算ユニットと記憶回路による暗号化処
理又は復号化処理を伴ったデータの入出力動作を含むモ
ジュール構成のマイクロコンピュータであって、 上記中央処理装置は、暗号化又は復号化処理のためのデ
ータが格納された先頭アドレスを上記記憶回路に供給
し、 上記記憶回路は上記先頭アドレスを基に内蔵されたアド
レス発生回路により形成されたアドレス信号に基づいて
データを読み出して上記暗号処理用演算ユニットにデー
タ転送し、 上記乱数発生回路は、上記データ転送に対応して、上記
中央処理装置、記憶回路及び暗号処理用演算ユニットが
共通に接続されてなるアドレスバスに生成した乱数を偽
アドレス信号として送出することを特徴とするマイクロ
コンピュータ。 - 【請求項１３】 中央処理装置、記憶回路、暗号処理用
演算ユニット及び乱数発生回路とが共通のアドレスバス
に接続され、上記中央処理装置からの指示を受けて動作
する暗号処理用演算ユニットと記憶回路による暗号化処
理又は復号化処理を伴ったデータの入出力動作を含むモ
ジュール構成のマイクロコンピュータであって、 上記中央処理装置は、上記乱数発生回路で形成された乱
数を用いて形成された暗号化されたアドレス信号を上記
記憶回路に供給し、 上記記憶回路は、上記中央処理装置から供給された上記
暗号化されたアドレス信号を上記乱数を用いて復号化し
て先頭アドレスを生成し、暗号化処理又は復号化処理の
ためのデータを読み出して上記暗号処理用演算ユニット
に転送し、 上記乱数発生回路は、上記データ転送に対応して、上記
中央処理装置、記憶回路及び暗号処理用演算ユニットが
共通に接続されてなるアドレスバスに生成した乱数を偽
アドレス信号として送出することを特徴とするマイクロ
コンピュータ。
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