JP2001185654A - インテグレーテッドフィルタを備えた電子パッケージ - Google Patents

インテグレーテッドフィルタを備えた電子パッケージ

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Abstract

(57)【要約】 （修正有） 【課題】 電子パッケージアセンブリにおいて不要な周
波数効果を取り除くフィルタが求められる。また、この
電子パッケージアセンブリの大量生産においてはコスト
増加を低く抑える必要がある。さらに、より効果的にス
ペースを使用するインテグレーテッドフィルタを備えた
電子パッケージアセンブリが求められる。 【解決手段】 少なくとも１つの電子デバイス１１０を
支持する基板１０５を有する電子パッケージ１００にお
いて、該基板１０５は、基板内あるいは基板上に統合形
成され、かつ電子デバイス１１０に連結した少なくとも
１つの導電性レイヤー１６５，１７５，１７０，１８０
を有する伝送路ベースインテグレーテッドフィルタを備
える。導電性トレースの体積、導電性エレメント１１５
の形状、さらにパッケージ基板１０５の形状および誘電
率により帯域フィルタが作り出される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的に集積回路
（ＩＣ）の実装に関する。さらに詳しくいうと、インテ
グレーテッドフィルタを備えた電子パッケージに関す
る。
【０００２】
【従来の技術】ＩＣとしての電子パッケージング全体の
サイズおよびコストを下げるために重要な商業用ドライ
ブは次第２複雑化している。産業上、今日、集積回路
（ＩＣ）のパッケージングにおいては主にボールグリッ
ドアレー（ＢＧＡ）技術に集中している。ボールグリッ
ドアレーは主に、これに限定はされないが、プラスチッ
クあるいはセラミックにより設計が行なわれ、ＩＣの上
面実装パッケージを提供する。ボールグリッドアレー
は、所定フットプリント機能としての入／出力数と、電
気／熱性能と、パッケージ／ボードアセンブリイールド
と、他の従来パッケージング技術関連の連結密度とを改
善する。本発明開示の目的において、電子パッケージは
そこに連結された電子デバイスにより構成される、ボー
ルグリッドアレーのようなパッケージに限定する。
【０００３】現在、例えばプラスチックボールグリッド
アレー（ＰＢＧＡ）やセラミックボールグリッドアレー
（ＣＢＧＡ）を含め、数タイプのボールグリッドアレー
パッケージが商業上普及している。一般的にボールグリ
ッドアレーは基板底部に取付られたはんだボールのエリ
アアレーにより構成される。はんだパッドアレーに相当
するものは、プリント回路基板のようなボールグリッド
アレーがマウントされる多数のマウントパッドである。
はんだボールのエリアアレーは、リフローとしても知ら
れる処理ステップにより、熱せられた後、冷却され、電
気的かつ機構的に電子パッケージをプリント回路基板の
マウントパッドに連結する。
【０００４】図１はボールグリッドアレーＩＣパッケー
ジ１０の断面図である。ボールグリッドアレー１０は一
般に、例えばビスマレイミド・トリジアン（ＢＴ）樹脂
やエポキシガラスクロスラミネート（ＦＲ−４）のよう
な有機エポキシガラス樹脂ベース素材から形成された基
板１２から構成される。基板１２は構造的に上面２４と
底面２６から成る。
【０００５】基板１２は少なくとも１つの電子デバイス
１４をメカニカルに支持することを意図したものであ
る。電子デバイス１４は、例えば、ＩＣ、離散デバイ
ス、マルチチップモジュール、あるいはこれの連結を含
めた、様々な電子コンポーネントにより実現される。機
構的連結を行うために、ボンディングプロセスを用い、
デバイス１４は基板１２の上面２４のマウント部分に固
定される。エポキシのような接着樹脂がボンディング手
段としては適しているが、他の従来方法を用いてもかま
わない。
【０００６】デバイス１４は、多数の導電デバイスター
ミナルパッド２０により基板１２と電気的連結を行って
いる。デバイスターミナルパッド２０はデバイス１４の
上面２８沿いに配置されており、ワイヤボンド１８によ
り基板パッド２２と個々に連結を行っている。ワイヤボ
ンド１８はデバイスターミナルパッド２０と基板パッド
２２を電気的に接続し、電子デバイス１４と基板１２間
の電気的インターフェースを完成させる。
【０００７】電気的かつ機構的に基板１２に連結された
デバイス１４を有するこの連結構造は周囲環境から保護
されなくてはならない。このようにそれに連結されたデ
バイス１４を有する基板構造は封止材１６によって封止
される。封止材１６は、例えばセラミックやプラスチッ
ク樹脂を含めた様々な絶縁材のいづれかである。
【０００８】封止構造において他の外部電子エレメント
とのインターフェースを可能にするために、はんだボー
ル３０のアレーを基板１２の底面２６に形成する。一般
的にアレー３０はグリッドパターンの形状をなす。アレ
ーの各はんだボール３０は底面パッド３２に接してい
る。底面パッド３２は導電性バイアス（図示せず）を通
して基板パッドと電気的連結を行い、パッケージ１０を
通してデバイス１４への完全な外部電気的インターフェ
ースを可能にする。はんだボール３０はリフローされ、
封止されたパッケージ１０とプリント回路基板とを機構
的かつ電気的に連結する。
【０００９】しかしながら、一般に電気パッケージ、特
にボールグリッドアレーには様々な問題がある。これら
のジオメトリが縮小する一方で、電子デバイスはより高
い周波数で動作するよう駆動される。発達する電子デバ
イスの密度および機能に伴い、プリント回路基板上の他
のデバイスとの通信を行うために電子デバイスに必要と
されるパッケージピン数およびその集中度が増してい
る。より高いスイッチング周波数において、容量性負荷
と結合寄生は、パッケージ内の電子デバイスの信号スピ
ードと質とを低下させる。さらに、その数が増大したパ
ッケージピンに電子デバイスを接続する様々な電気パス
から発生する寄生効果も増大する。それによりスプリア
スノイズやロジックエラーをまねく結果となる。本発明
開示の目的において、寄生という言葉は、例えば、ワイ
ヤ抵抗、コンダクタ容量、あるいはコネクタインダクタ
ンスの形で現れる電子回路における一般的に望ましくな
い固有エレメントを意味する。
【００１０】これらの上記寄生効果は特に、電子パッケ
ージを通してプリント回路基板から例えばＩＣに対して
外部的に発せられる信号において報告される。このパス
は、プリント回路基板コンポーネントのパッケージピ
ン、プリント回路基板信号トレース、ＩＣパッケージピ
ン、１つあるいはそれ以上のバイアス、信号トレースあ
るいはパワープレーン、パッケージボンドパッド、ワイ
ヤボンド、および集積回路ターミナルパッドを含む。こ
れらの問題については、参考までにここに記載すると、
米国特許番号５，９１７，２３３において論議がなされ
ている。これらエレメント各々は信号パスへの寄生イン
ダクタンス、靜電容量、および抵抗の一因となる。この
寄生インピーダンスはＩＣにより処理された信号の質を
著しくゆがめる。結果的に、ＩＣ全体の動作を危うくす
る。この固有の欠点は、例えば、１ＧＨｚかそれ以上の
ような高周波数でより深刻になることが分かっている。
十分な電流を運ぶだけ大きく、製造上簡易であるよう長
く、さらに、効果的高周波数オペレーションを可能にす
るごく微小のインピーダンスを有する相互接続が必要で
あるという観点において、好ましからざる数多くの寄生
効果を受けることなく従来のボールグリッドアレーを用
いてＩＣをプリント回路基板に電気的に連結することの
困難さがますます立証されている。
【００１１】上記の観点において、パッケージに離散コ
ンポーネントを追加することは寄生効果に関してさらに
問題を引き起こすことになる。図２は従来のボールグリ
ッドアレーＩＣパッケージ５０を示したものである。パ
ッケージアセンブリ５０は図１と類似構造であり、これ
に離散フィルタ５２および５４を追加している。離散フ
ィルタ５２および５４は、パッケージ５０内の電子デバ
イス５６から不要な周波数を取り除く目的で付加された
ものである。離散フィルタは、離散レジスタを備え、あ
るいは備えず、連続配列あるいは平行配列した個々のコ
ンデンサ、インダクタにより、あるいはそれの連結を含
め様々な実現化が可能である。
【００１２】しかし、特に、電子パッケーから不要な周
波数を取り除く目的で、パッケージ内に離散コンポーネ
ント、そして一般的にフィルタを取り込むことにおいて
いくつかの欠点が生じる。これら欠点には、スペースの
有効利用のみならず、離散コンポーネントに関する複雑
さとコストも含まれる。パッケージアセンブリ内の電子
性能を高める一方で、離散フィルタコンポーネントは製
造ベースにおいて数量的にコスト高となる。
【００１３】さらに、離散フィルタコンポーネントを取
り込むことによりかなりのパッケージングスペースが必
要となる。これらの寄生フィルタの離散コンポーネント
サイズは電子パッケージ内の結果的ＩＣの動作周波数に
比例する。ＧＨｚ範囲あるいはそれ以上での動作が特定
されたパッケージにおいては、例えば、これらの離散コ
ンポーネントは数インチ程の長さを必要とする。あるい
は、この追加スペース要求により、より高品位のパッケ
ージ機能を提供することになるか、もしくは、パッケー
ジサイズを減じることになろう。さらに、電子デバイス
と離散フィルタコンポーネント間において所定サイズの
パッケージ内に適合させるためのスペースの取り方はよ
り複雑化する。デバイスとフィルタコンポーネント両方
を連結するために、ペアのリード５８および６０が形成
されなくてはならない。その長さに比例してさらに寄生
効果を作り出す。このように、離散フィルタ構成の使用
を考慮する上でトレードオフ解析が実行されなくてはな
らない。
【００１４】これら大規模離散フィルタコンポーネント
の代替案に、半導体ベースの解決としてフィルタを取り
込むことも試験されている。半導体ベースフィルタは、
ＩＣ製造の処理ステップ中、半導体デバイスの一部とし
て半導体基板内において達成される。それにより、追加
の半導体ダイスペースを必要とする。そのような解決法
は露出された従来方法に対してシームレス、かつ省スペ
ースである一方、半導体基板上にフィルタを実現化する
コストの点において、ダイスペースの非効率的使用とな
る。実際に半導体ダイスペースは、離散フィルタコンポ
ーネントを使用する電子パッケージよりも実質的にコス
トが大きくなる。また、半導体ベースフィルタはその導
電特性が所望の周波数反応をシフトさせることから実際
的ではない。
【００１５】
【発明が解決しようとする課題】しかしながら、この従
来の電子パッケージ、特にボールグリッドアレーには様
々な問題がある。これらのジオメトリが縮小する一方
で、電子デバイスはより高い周波数で動作するよう駆動
される。発達する電子デバイスの密度および機能に伴
い、プリント回路基板上の他のデバイスとの通信を行う
ために電子デバイスに必要とされるパッケージピン数お
よびその集中度が増している。より高いスイッチング周
波数において、容量性負荷と結合寄生は、パッケージ内
の電子デバイスの信号スピードと質とを低下させる。さ
らに、その数が増大したパッケージピンに電子デバイス
を接続する様々な電気パスから発生する寄生効果も増大
する。それによりスプリアスノイズやロジックエラーを
まねく結果となる。それゆえ、電子パッケージアセンブ
リにおいて不要な周波数効果を取り除くフィルタが求め
られる。また、この電子パッケージアセンブリの大量生
産においてはコスト増加を低く抑える必要がある。さら
に、より効果的にスペースを使用するインテグレーテッ
ドフィルタを備えた電子パッケージアセンブリが求めら
れる。
【００１６】
【課題を解決するための手段】本発明の一効果として、
大量生産においてコスト増加を低く抑える電子パッケー
ジアセンブリを提供する。
【００１７】さらに本発明の一効果として、より効果的
にスペースを使用するインテグレーテッドフィルタを備
えた電子パッケージングアセンブリを提供する。
【００１８】本発明のこれらの効果を達成するために、
不要な周波数を取り除くためにパッケージそれ自身内に
統合されるフィルタを備えた電子パッケージを開示す
る。インテグレーテッドフィルタは望ましくはパッケー
ジの誘電基板内に統合される連続する導電性トレースを
用いることにより達成される。連続する導電性トレース
は、パッケージ基板の形状と誘電率だけでなく、周波数
反応依存を有する導電性エレメントの体積と形状に比例
した伝送路ベース寄生フィルタを形成する。これらの特
性はそれにより選択され、それに従ってフィルタデザイ
ンを決定する。
【００１９】本発明の一実施形態において、連続する導
電性トレースはデバイス接続の下方に配置される。この
接続により電子デバイスを基板に連結する。導電性トレ
ースを関連接続に近接配置することにより、これらエレ
メント間の距離を最小限に抑え、それにより寄生効果を
減じる。
【００２０】本発明は特に高周波数で十分な性能効果を
提供する。これにはすぐれたパッケージ性能だけでな
く、要求される製造上の簡易性を提供する低製造コスト
もまた含まれる。
【００２１】これらの効果、および他の効果について、
請求項と添付図面との関連において説明を行った次の詳
細記述によりさらに明らかとなろう。添付図面について
は、即時出願における図面として縮尺設計は行っておら
ず、詳細説明を行う目的においてのみ提示する。よって
本発明の詳細パラメータや構造上の詳細を示すものでは
ない。それについてはここに含む情報を試験することに
より従来技術の１つにより決定されるであろう。
【００２２】
【発明の実施の形態】図３は、本発明に基づいた第一実
形態による電子パッケージ１００の断面図である。電子
パッケージ１００は基板１０５から構成され、少なくと
も１つの電子デバイス１１０をメカニカルに支持する。
基板１０５はエポキシガラスクロスラミネート（ＦＲ−
４）から成ることが望ましい。しかし、例えばビスマレ
イミド・トリジアン（ＢＴ）樹脂を含めた、有機エポキ
シガラス樹脂ベース素材といった従来技術の１つにより
明らかな他の素材も使用可能であることを注記する。
【００２３】基板１０５は、少なくとも１つの電子デバ
イス１１０がメカニカルにそこに連結されたマウント部
分から成る。このように基板１０５とデバイス１１０間
の電気的接続が維持される。電子デバイス１１０は、例
えば、ＩＣ、離散デバイス、マルチチップモジュール、
あるいはこれの連結を含む様々な電子コンポーネントに
より実現化される。ボンディングプロセスを用いて、デ
バイス１１０はエポキシのような接着樹脂により（他の
手段でも構わない）、基板１０５のマウント部分に固定
される。
【００２４】本発明の第一実形態において、デバイス１
１０は導電デバイスターミナルパッド１３０を通して基
板１０５と電気的連結を行う。各デバイスパッド１３０
がワイヤボンド１２５により基板パッド１２０と連結さ
れるよう、デバイスパッド１３０はデバイス１１０の上
部分に沿って配置される。ワイヤボンド１２５によりデ
バイス１１０と基板１０５の電気的インターフェースが
完成するが、この連結配列は望ましからざる寄生効果を
もたらす。各ワイヤボンドは実際、寄生電磁エネルギー
が放射されるループやホイップアンテナとして作動す
る。
【００２５】さらなる寄生効果の導入を最小限におさえ
る目的において、パッケージ内に統合されたフィルタが
不要な周波数を取り除ため取り込まれる。インテグレー
テッドフィルタは基板１０５内に配置される少なくとも
１つの導電性トレースあるいはエレメント１１５から成
り、伝送路ベースインテグレーテッドフィルタを形成す
る。しかし、連続する導電性トレースあるいは導電性エ
レメントを用いてインテグレーテッドフィルタを実現化
することが望ましい。このような有益なデザインにおい
て、連続における第１導電性レイヤー１６５は第１デバ
イスパッドコネクタ１５０を通してデバイスパッド１２
０に連結される。さらに、連続における第２導電性レイ
ヤー１７０は第２デバイスパッドコネクタ１５２を通し
てデバイスパッド１２０に連結される。同様に連続にお
ける第３導電性レイヤー１７５および第４導電性レイヤ
ー１８０はパッドコネクタ１５４および１５６を通して
それぞれパッド１６０に連結される。本発明の目的にお
いて、インテグレーテッドという言葉は、以下に詳細記
述を行うように、基板製造中に「形成される」ことを意
味し、そして一般的に、基板の誘電ベース内に「形成さ
れる」ことを意味する。
【００２６】上記配列によって、伝送路ベースインテグ
レーテッドフィルタは連続導電エレメント１１５から形
成される。伝送路ベースインテグレーテッドフィルタは
望ましくはストリップライン構造により実現化される。
しかし、本発明を再認識することにより従来技術の１つ
により、他の構成、例えばマイクロストリップデザイン
のような構成においても可能である。参考までに記載す
ると、伝送路フィルタについては、１９９０年、Ａｄｄ
ｉｓｏｎ−Ｗｅｓｌｅｙ出版社、Ｐｏｚａｒの（以降
「Ｐｏｚａｒ」とする）１７７ページから１９０ページ
に掲載の「マイクロウェーブエンジニアリング」に、ま
た、１９９５年、ＭｃＧｒａｗ−Ｈｉｌｌ社、Ｒｈｅａ
（以降「Ｒｈｅａ」とする）の１０５ページから１１６
ページに掲載の「ＨＦフィルタデザインおよびコンピュ
ータシミュレーション」とに詳細記述がなされている。
【００２７】伝送路フィルタは、基板１０５の形状と誘
電率だけでなく、周波数反応依存を有し、かつ導電性エ
レメント１１５の体積と構造に直接比例する。伝送路フ
ィルタのオペレーション、機能、レイアウトおよびデザ
イン要求についてはそれ自体が従来技術により知られて
いる。また、本発明と共同譲渡された米国特許番号４，
２３３，５７９および米国特許番号５，０２４９６６に
おいても論じられている。さらに、米国特許番号４，２
６６，２０６、米国特許番号４，７０１，７２７、およ
び米国特許番号５，１６０，９０５においても論議され
ている。さらに、Ｒｈｅａの８６−９０ページ、１０５
−１１６ページ、および４１３−４２０ページに、また
Ｐｏｚａｒの３３６−３４３ページ、および５０６−５
２６ページにも記載がなされている。これらは全て参考
までにここに記載する。
【００２８】連続導電性エレメント１１５は、この即時
開示を再認識することにより様々な従来技術の方法のい
づれかを用いて基板１０５内のインテグレーテッドフィ
ルタとして製造される。望ましい方法としては、基板１
０５は、それぞれ両側に配置された導電性レイヤーを備
えた第１マテリアル基板と第２マテリアル基板から形成
される。第１マテリアル基板および第２マテリアル基板
の両方はエポキシガラスクロス誘電コアと、両側に導電
性銅レイヤーを備えたＦＲ−４により構成されることが
望ましい。パターニングステップは第１マテリアル基板
の１導電サイドで実行される。このステップには従来技
術のうちの１つを使用する。第１マテリアル基板の１導
電サイドをパターン化した結果、連続導電エレメント１
１５のレイアウトが形成される。第２基板の第１導電サ
イド部分も取り除かれ、導電サイドの下にある誘電ベー
スのパターンを作り出す。このアプローチを用いて、第
２基板のパターン化誘電ベースと第１マテリアル基板の
パターン化導電サイドを結ぶ能力が高められる。だがし
かし、第２基板の第１導電サイドを取り除いて、対応す
るパターンを形成することなく誘電ベースを露出して、
製造を簡易にすることは有利である。従い、第１マテリ
アル基板の連続する導電エレメント１１５は第２マテリ
アル基板の露出誘電ベースと位置を合わせ、エポキシの
ような接着樹脂の使用を含めた様々な従来技術の１つを
用いてラミネートされる。このラミネーション工程ステ
ップの結果、連続する導電エレメント１１５が結果形成
された基板構造１０５に埋め込まれ、最小の寄生効果を
有するインテグレーテッドフィルタを形成する。
【００２９】伝送路ベースインテグレーテッドフィルタ
を形成する連続導電エレメントの制御インピーダンスは
約５０Ωである。この値はパッケージ１００に外部回路
もしくはプリント回路基板上のデバイスにマッチする出
力インピーダンスを提供することを目的としたものであ
る。伝送路インテグレーテッドフィルタの制御インピー
ダンスは、各導電サイドをパターン化することにより作
り出された導電性ストリップの体積と同様、使用された
マテリアルに直接一致する。
【００３０】さらに、基板の伝送路ベースインテグレー
テッドフィルタの損失正接は約０．０２以下である。損
失正接はエネルギー分散により分配された蓄積エネルギ
ーにより明確化される。その制御インピーダンス同様、
伝送路ベースインテグレーテッドフィルタの損失正接は
パッケージ１００の性能を改善することを意図する。
【００３１】デバイス１１０と基板１０５とを電気的か
つ機構的に連結させたパッケージ１００をその周囲環境
から保護することが望ましい。よって、デバイス１１０
が連結された基板１０５は封止材１３５により封止され
る。詳細を上述したように、封止材１３５は様々な保護
材から成る。一実施形態においては、封止材１３５はＧ
Ｅシリコンズ社によるシリコン誘電ゲルＲＴＶ６１８６
から成る。これは、硬化後、１ＫＨｚにて誘電率２．
８、および体積抵抗率１×１０15Ω−ｃｍである。封止
デバイス１１０に他の代替技術を用いることも可能であ
ることは従来技術により明らかである。
【００３２】図４は、本発明による図３のパッケージ１
００の上面図である。ここで、導電性レイヤー１６５、
１７０、１７５、および１８０の望ましいレイアウトを
示している。上述のように、導電性レイヤー１６５、１
７０、１７５、および１８０は伝送路ベースインテグレ
ーテッドフィルタを形成する。全体周辺部分あるいは異
なる部分を取り囲むフィルタデザインのみならず、同一
面内の、あるいは同一面に異なる数の導電性レイヤー、
積層配列等、他の配列やデザインも本発明の理解に基づ
き従来技術の１つにより可能である。
【００３３】上述の本発明の一実施形態において、導電
性レイヤー１６５および１７０はデバイスと連結され
る。一方、導電性レイヤー１７５および１８０は、例え
ば、エアー、エポキシ、封止材、あるいはラミネートの
ような誘電材料により導電性レイヤー１６５および１７
０から分離される。機能の点から、コンデンサは導電性
レイヤー１６５、１７０、１７５、および１８０の各々
の間で作り出される。これは原理的に、導電性レイヤー
１６５、１７０、１７５、および１８０の荷電を保存す
る能力と、コンデンサを形成するこれらの間の絶縁スペ
ースとに基づく。この配列によりフィルタが形成され、
ワイヤボンド１２５を基板１０５とデバイス１１０の両
方に連結することによって作り出された寄生インピーダ
ンス効果を減じる。このように、本発明によるインテグ
レーテッドフィルタは電子パッケージ１００の基板１０
５内の連続する導電エレメント１１５により達成され
る。
【００３４】本発明の一実施形態において、伝送路ベー
スインテグレーテッドフィルタを形成する導電性レイヤ
ー１６５、１７０、１７５、および１８０は高さが大体
１−２ｍｍ範囲となり、幅は大体１−２ｍｍの範囲とな
る。本実施形態において、導電性レイヤー１６５、１７
０、１７５、および１８０各々の長さは一続きのセグメ
ントに見える。ここで、導電性レイヤー１６５および１
７０各々は、所望するフィルタの共振周波数の波長の大
体１／４に相当する長さの１セグメントを構成する。よ
って、各セグメントは大体１０−２５ｍｍ範囲の長さと
なる。その形成される導電性レイヤー１７５および１８
０は、各々が大体１０−２５ｍｍ範囲の長さの２つのセ
グメントを構成する。
【００３５】本発明の別の実施形態においては、少なく
とも１つの導電性レイヤー１７０、１７５、および１８
０の各セグメントは間隔を持たせて連結されるのが望ま
しいが、しかしエッジ連結も用いられる。また別の実施
形態においては、少なくとも１つの導電性レイヤー１７
０、１７５、および１８０は少なくとも１つのプローブ
パッド（図示せず）と間隔を持たせて連結される。ある
いは、導電性レイヤー１７０、１７５、および１８０の
うちの少なくとも１つは少なくとも一つのプローブパッ
ドとエッジ連結され、それが順にはんだボール１４５の
アレーのはんだボールと連結される。
【００３６】図５は、図４の伝送路ベースフィルタの周
波数特性を表したグラフである。このグラフから、第１
カーブ１８５は、エネルギーを所定周波数帯域内で通過
させる帯域フィルタとしての導電性エレメント１１５を
示している。さらに、グラフは、所定周波数帯域以外の
エネルギーの移入を実質的に最小限に抑えることを意図
した伝送路ベースインテグレーテッドフィルタの機能目
的も示している。
【００３７】図４のグラフに示すように、伝送路ベース
インテグレーテッド帯域フィルタの周波数帯域は約
（−）２０ｄＢにて選択される。帯域通過は結果として
約２．２ＧＨｚから２．７ＧＨｚ範囲となる。さらに、
第二カーブ１９０は、周波数領域において、伝送路内で
反射して戻ったエネルギーを表す。この反射エネルギー
が減じられて、伝送路ベースインテグレーテッド帯域フ
ィルタの効率を増すことは従来技術により明らかであ
る。フィルタ性能を改善するために、選択された周波数
帯域は第１カーブ１８５の反応特性を第二カーブ１９０
の反射エネルギーの点で考慮することにより到達され
る。
【００３８】図６は本発明に対するまた別のアプローチ
を示したものである。ここで、フリップチップ技術を用
いた電子パッケージ２００の断面図を提示している。フ
リップチップボンディングは従来技術により知られてお
り、本発明と共同譲渡された米国特許番号５，８３４，
１６０、米国特許番号５，８５８，８１４、および米国
特許番号５，８９８，２２３に詳細記述がなされてい
る。また、米国特許番号５，４４４，２９６、米国特許
番号５，５１４，３３４、および米国特許番号５，７７
３，８８９にも同様に詳細記述がなされている。これら
は全て参考までにここに記載する。
【００３９】フリップチップボンディングにおいては、
例えばベア半導体ダイのような電子デバイスのアクティ
ブ上面側をフリッピングする必要がある。このフリッピ
ングステップにより、ヒートスラグや複数から成るはん
だバンプパッドのような基板の受容部と、ベア半導体ダ
イ側の導電性はんだバンプパッドとを整列させる。従
い、半導体ダイおよび基板はリフローステップによりボ
ンドされ、機構的かつ電気的な連結を行う。リフロース
テップにおいては半導体ダイのはんだバンプパッドを十
分に熱することにより各々を基板上のそれぞれの対応部
分と共に溶かし、次に冷却を行い、機構的接合と各バン
プパッドへの電気的接続を達成する。このフリップチッ
プボンディング技術を用いることにより、伝統的なワイ
ヤボンド技術を用いた場合よりも低い寄生効果を有する
ＩＣにおいての高密度接続が達成される。しかしまた別
の実施形態においては、電子デバイスのアクティブ上面
はフリップされず、ベア半導体ダイ側の導電性はんだバ
ンプパッドが受容部と整列し、リフローステップにより
ボンドされるよう適用される。
【００４０】電子パッケージ２００は基板２０５から構
成され、少なくとも１つの電子デバイス２１０をメカニ
カルに支持する。電子デバイス２１０は、例えば、Ｉ
Ｃ、半導体ダイ／ダイス、離散デバイス、マルチチップ
モジュール、あるいはこれらの連結を含む様々な電子コ
ンポーネントにより実現化される。基板２０５は望まし
くはエポキシガラスクロスラミネート（ＦＲ−４）によ
り実現化される。しかし、有機エポキシガラス樹脂ベー
ス素材、例えばビスマレイミド・トリジアン（ＢＴ）樹
脂のような、従来技術により明らかな他の素材を使用す
ることも可能である。
【００４１】詳細を上述したフリップチップボンディン
グプロセスを用い、デバイス２１０は機構的かつ電気的
に基板２０５に連結される。デバイス２１０は複数の導
電性デバイスターミナルパッド２２０により基板２０５
に連結される。各デバイスパッド２２０が選択の基板パ
ッド２２５と連結するように、デバイスパッド２２０は
デバイス２１０に沿って配置される。基板２０５とデバ
イス２１０間の連結を完成させるため、はんだバンプが
デバイス２１０の各デバイスターミナルパッド２２０に
取り入れられる。各はんだバンプは基板パッド２２５の
対応するはんだぬれ性メタライズ面と整列する。従い、
はんだリフローは全てはんだボンドを形成し、基板２０
５とデバイス２１０とを電気的に連結させる。
【００４２】フリップチップボンディングを用いて基板
２０５をデバイス２１０に連結することによりワイヤボ
ンドが必要なくなる。それにより、基板とデバイス間の
インターフェースにより作り出される寄生インピーダン
スが、上記説明のように、他のボンディング配列により
減じられる。寄生インピーダンスのこの減少は、基板２
０５とデバイス２１０間のより近接した、より直接的な
相互接続、それによるワイヤボンドの不要化によるもの
である。
【００４３】さらに、電子パッケージ２００はさらに少
なくとも１つの導電性トレースあるいは導電性エレメン
ト２１５から構成される。導電性トレース２１５は、基
板２０５内で構成され、伝送路ベースインテグレーテッ
ドフィルタを形成する。しかし、連続する導電性トレー
スあるいは導電性エレメントも用いることにより伝送路
ベースインテグレーテッドフィルタを実現化することが
望ましい。そのような有益なデザインにおいて、第１導
電性レイヤー２５０は第１デバイスパッドコネクタ２３
０を通して第１デバイスパッド２２５と連結される。さ
らに、第２導電性レイヤー２５５は第２デバイスパッド
コネクタ２３０により第２デバイスパッド２２５と連結
される。伝送路ベースインテグレーテッドフィルタの入
力はそれによりデバイス基板構造と連結される。第３導
電性レイヤー２４０および第４導電性レイヤー２６５
は、第１グランドパッドコネクタ２８０と第二グランド
パッドコネクタ２８５により、それぞれパッド２７０と
パッド２７５に連結される。さらに、第５導電性レイヤ
ー２４５および第６導電性レイヤー２６０は伝送路ベー
スインテグレーテッドフィルタ性能を向上させ、第１導
電性レイヤー２５０と第３導電性レイヤー２４０との間
と、第２導電性レイヤー２５５と第４導電性レイヤー２
６５との間にそれぞれ配置される。
【００４４】即時開示の実施形態における上記配列によ
って、伝送路ベースインテグレーテッドフィルタは連続
導電エレメント２１５により形成される。作り出された
インテグレーテッドフィルタは望ましくはストリップラ
イン構造にて実現化される。しかし、寄生フィルタは本
発明を再認識することにより従来技術により明らかな他
の構成のみならず、マイクロストリップデザインにより
構成されることも可能である。上述のように、伝送路ベ
ースインテグレーテッドフィルタの周波数反応は、基板
２０５の形状と誘電率だけでなく導電性エレメント２１
５の体積と構成にもより、直接これらに比例する。
【００４５】伝送路ベースインテグレーテッドフィルタ
を形成する連続導電エレメント２１５の制御インピーダ
ンスは望ましくは約５０Ωに設定される。この値はパッ
ケージ２００に、プリント回路基板上の外部回路あるい
はデバイスにマッチする出力インピーダンスを提供する
ことを目的とする。上述のように、インテグレーテッド
フィルタの制御インピーダンスは、各導電サイドのパタ
ーンニングにより作り出された導電性ストリップの体積
だけでなく、用いられた素材に直接一致する。
【００４６】さらに、基板の伝送路ベースインテグレー
テッドフィルタの損失正接は約０．０２以下である。損
失正接はエネルギー分散により分配された、蓄積エネル
ギーにより明確化される。その制御インピーダンスと同
様に、インテグレーテッドフィルタの損失正接はプリン
ト回路基板上の外部回路に関してパッケージ２００の性
能を改善することを意図する。
【００４７】基板２０５に連結されたデバイス２１０を
備えたパッケージ２００はその周囲環境から封止材２３
５により保護される。デバイス２１０が接合された基板
２０５は封止材２３５により封止される。詳細を上述し
たように、封止材２３５は様々な保護材から成る。一実
施形態においては、封止材２３５はＧＥシリコンズ社に
よるシリコン誘電ゲルＲＴＶ６１８６から成る。これ
は、硬化後、１ＫＨｚにての誘電率２．８、ボリューム
抵抗率１×１０15Ω−ｃｍとなる。封止デバイス２１０
として代替技術を用いることも可能であることは従来技
術により明らかである。
【００４８】本発明の一実施形態において、伝送路ベー
スインテグレーテッドフィルタを形成する導電性エレメ
ント２１５は高さが大体１−２ｍｍの範囲、幅は大体１
−２ｍｍの範囲となる。各導電性エレメントは、伝送路
の形状により、いくつかのセグメントから構成される。
各セグメントの長さは、所望するフィルタの共振周波数
の１／４波長に相当する。このように、この実施形態に
おける、各セグメントは大体１０−２５ｍｍ範囲の長さ
となる。
【００４９】本発明のまた別の実施形態においては、特
別な導電性エレメント２１５の各セグメントは望ましく
は間隔を持たせて互いに連結されているが、しかしエッ
ジ連結も用いられる。またさらに別の実施形態において
は、少なくとも１つの導電性エレメント２１５は少なく
とも１つのプローブパッド（図示せず）と間隔を持たせ
て連結されている。あるいは、導電性レイヤー１７０、
１７５、および１８０のうちの少なくとも１つは少なく
とも１つのプローブパッドとエッジ連結されている。プ
ローブパッドは、はんだボール１４５のアレーのはんだ
ボールと連結されている。
【００５０】本発明に基づく実施形態については様々な
バリエーションが可能であることを注記する。第１に、
上記の伝送路ベースフィルタを形成する導電性エレメン
トが電子パッケージの基板内に統合される。一方、別の
実施形態として、導電性エレメントは基板の上部あるい
は底部でも形成可能である。さらに、統合、上部、かつ
／あるいは底部のコンビネーションとしても形成可能で
ある。さらに、伝送路を形成する各導電性トレースは、
異なる面に、かつ／あるいは連続の他の導電性トレース
方向に配置することも可能である。
【００５１】同様に、ボールグリッドアレー（ＢＧＡ）
について詳細なる記述を行ったが、本発明は、プラスチ
ックボールグリッドアレー（ＰＢＧＡ）、セラミックボ
ールグリッドアレー（ＣＢＧＡ）、薄型ボールグリッド
アレー（ＴＢＧＡ）、超薄型ボールグリッドアレー（Ｕ
ＴＢＧＡ）、およびクオリティフラットパッケージ（Ｑ
ＦＰ）を含めた従来技術による様々な他の電子パッケー
ジにおいても可能である。
【００５２】本発明による上記の実施形態は、従来技術
により提示されている方法に関し、特に高周波数におい
て実質的な性能改善を行う。これには優れたパッケージ
性能ばかりでなく、要求される製造上の簡易性を達成す
る低製造コストをも含む。これらの向上は、ある部分、
パッケージ基板内において導電性エレメントを作り出す
ためにほんのわずかなエリアのみを必要とするところに
起因する。
【００５３】発明の実施形態に関して特定の発明につい
て説明を行ってきたが、この説明はある限定を意味する
ものではない。本発明の実施形態を詳細に説明したが、
本発明の範囲を逸脱することなく、本発明の追加の実施
形態のみならず、実施形態の様々な修正が可能であるこ
とは当業者にとって明らかである。ゆえに、本発明は電
子パッケージ内に統合される寄生フィルタを開示した
が、電子デバイスが基板と連結されるといった他の様々
な技術同様、２個あるいはそれ以上の基板が互いに連結
されるといったような、その広いアプリケーションが従
来技術により明らかである。
【図面の簡単な説明】
【図１】従来技術による第１ボールグリッドアレーパッ
ケージの断面図である。
【図２】寄生効果を減じるための修正がなされた従来技
術によるボールグリッドアレーパッケージの断面図であ
る。
【図３】本発明による第一実形態による電子パッケージ
の断面図である。
【図４】本発明による第一実形態による電子パッケージ
の上面図である。
【図５】本発明による第一実形態における周波数特性を
示したものである。
【図６】本発明による第二実施形態による電子パッケー
ジの断面図である。

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも１つの電子デバイスと、少な
    くとも１つの電子デバイスに機構的かつ電気的に連結を
    行う基板と、基板に統合され、少なくとも１つの電子デ
    バイスと連結した伝送路ベースフィルタとから構成され
    ることを特徴とする電子パッケージ。
  2. 【請求項２】 伝送路ベースフィルタは帯域フィルタを
    形成するための体積と形状とを有する少なくとも１つの
    導電性レイヤーから構成されることを特徴とする請求項
    １に記載の電子パッケージ。
  3. 【請求項３】 少なくとも１つの導電性レイヤーが基板
    の誘電ベース内に形成されることを特徴とする請求項２
    に記載の電子パッケージ。
  4. 【請求項４】 少なくとも１つの導電性レイヤーが基板
    の誘電ベース上に形成されることを特徴とする請求項２
    に記載の電子パッケージ。
  5. 【請求項５】 少なくとも１つの導電性レイヤーが基板
    の誘電ベース内に形成されることを特徴とする請求項２
    に記載の電子パッケージ。
  6. 【請求項６】 少なくとも１つの導電性レイヤーは基板
    内に統合された導電性トレースから成ることを特徴とす
    る請求項２に記載の電子パッケージ。
  7. 【請求項７】 少なくとも１つの導電性レイヤーが基板
    部分を覆うことを特徴とする請求項２に記載の電子パッ
    ケージ。
  8. 【請求項８】 少なくとも１つの導電性レイヤーはスト
    リップライン構造とマイクロストリップ構造の少なくと
    も１つにより構成されることを特徴とする請求項２に記
    載の電子パッケージ。
  9. 【請求項９】 少なくとも電子デバイスはワイヤボンデ
    ィングとフリップチップボンディングの少なくとも１つ
    により基板と連結されることを特徴とする請求項１に記
    載の電子パッケージ。
  10. 【請求項１０】 少なくとも１つの電子デバイスは、集
    積回路、マルチチップモジュール、および離散コンポー
    ネントの少なくとも１つから成ることを特徴とする請求
    項１に記載の電子パッケージ。
  11. 【請求項１１】 電子パッケージはボールグリッドアレ
    ー（ＢＧＡ）、プラスチックボールグリッドアレー（Ｐ
    ＢＧＡ）、セラミックボールグリッドアレー（ＣＢＧ
    Ａ）、薄型ボールグリッドアレー（ＴＢＧＡ）、超薄型
    ボールグリッドアレー（ＵＴＢＧＡ）、およびクオリテ
    ィフラットパッケージ（ＱＦＰ）デザインの少なくとも
    １つから成ることを特徴とする請求項１に記載の電子パ
    ッケージ。
  12. 【請求項１２】 伝送路ベース寄生フィルタは制御イン
    ピーダンス５０オーム、また、損失正接０．０２以下で
    あることを特徴とする請求項１に記載の電子パッケー
    ジ。
  13. 【請求項１３】 少なくとも１つの電子デバイスと機構
    的かつ電気的に連結する基板と、基板に統合され、少な
    くとも１つの電子デバイスと連結した伝送路フィルタと
    を備え、該伝送路ベースインテグレーテッドフィルタは
    帯域フィルタを形成する少なくとも１つの導電性レイヤ
    ーにより構成されることを特徴とする、少なくとも１つ
    の電子デバイスを備えた電子パッケージ。
  14. 【請求項１４】 少なくとも１つの導電性レイヤーが基
    板の誘電ベース上に形成されることを特徴とする請求項
    １３に記載の電子パッケージ。
  15. 【請求項１５】 少なくとも１つの導電性レイヤーが基
    板の誘電ベース内に形成されることを特徴とする請求項
    １３に記載の電子パッケージ。
JP2000335300A 1999-11-05 2000-11-02 インテグレーテッドフィルタを備えた電子パッケージ Pending JP2001185654A (ja)

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