JP2001184859A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2001184859A JP2001184859A JP36222199A JP36222199A JP2001184859A JP 2001184859 A JP2001184859 A JP 2001184859A JP 36222199 A JP36222199 A JP 36222199A JP 36222199 A JP36222199 A JP 36222199A JP 2001184859 A JP2001184859 A JP 2001184859A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- word line
- misfet
- vdm
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】正の３値の電圧レベルを出力するワードドライ
バを提供する。 【解決手段】読み出し電位を供給するＰＭＯＳトランジ
スタＭｐ１１、待機電位を供給するＮＭＯＳトランジス
タＭｎ１１、Ｍｎ１２、書き込み電位を供給するＮＭＯ
ＳトランジスタＭｎ１３１、Ｍｎ１３２を用いた構成と
する。また、電圧振幅の異なるメインワード線ＭＷＬｂ
ｐ、ＭＷＬｂｎ、ＭＷＬｔｎおよび共通ワード線ＦＸＲ
Ｗｔ、ＦＸｂｎによりワードドライバを制御する。
バを提供する。 【解決手段】読み出し電位を供給するＰＭＯＳトランジ
スタＭｐ１１、待機電位を供給するＮＭＯＳトランジス
タＭｎ１１、Ｍｎ１２、書き込み電位を供給するＮＭＯ
ＳトランジスタＭｎ１３１、Ｍｎ１３２を用いた構成と
する。また、電圧振幅の異なるメインワード線ＭＷＬｂ
ｐ、ＭＷＬｂｎ、ＭＷＬｔｎおよび共通ワード線ＦＸＲ
Ｗｔ、ＦＸｂｎによりワードドライバを制御する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に、負性抵抗特性および非破壊読み出し特性を有する
メモリセルを用いた高信頼、高集積なメモリを含む半導
体装置に関する。
特に、負性抵抗特性および非破壊読み出し特性を有する
メモリセルを用いた高信頼、高集積なメモリを含む半導
体装置に関する。
【０００２】
【従来の技術】スタティック・ランダム・アクセス・メ
モリ（ＳＲＡＭ）は、一般に２個のスイッチ用トランジ
スタとフリップフロップを形成する４個の記憶用トラン
ジスタからなる６トランジスタセルをメモリセルとし
て、広く用いられている。また、ダイナミック・ランダ
ム・アクセス・メモリ（ＤＲＡＭ）は、１個のスイッチ
用トランジスタと１個の記憶用キャパシタからなる１ト
ランジスタセルをメモリセルとして、広く用いられてい
る。これらのメモリセルは必要最小限の素子数で構成さ
れているために、近年の半導体装置におけるＭＯＳトラ
ンジスタの高集積化および微細化にも関わらず、メモリ
チップ面積に対するメモリセル占有率の向上が難しくな
ってきている。そこで、従来と比べてスイッチ用トラン
ジスタが不要なために面積が小さいメモリセルが、例え
ば、アイ・イー・イー・イー、ジャーナル・オブ・ソリ
ッド−ステート・サーキッツ（１９９８年４月）第３３
巻、４号、第６６９頁から第６７２頁（IEEE journal
of Solid-State Circuits,Vol. 33, no. 4, p
p. 669-672, APRIL 1998；以下、文献１と記述す
る）で述べられている。このメモリセルは、１個のトン
ネル・スイッチ・ダイオードが直交するワード線とビッ
ト線との間に配置され、一方の端子がワード線、他方の
端子がビット線にそれぞれ接続された構造となっている
ために、セル面積が原理的に最小である。また、メモリ
セルの読み書き動作に応じて正の３値の電圧レベルをワ
ード線に印加し、端子間の電圧に応じて流れる電流量に
よって情報の記憶と分別を行う。
モリ（ＳＲＡＭ）は、一般に２個のスイッチ用トランジ
スタとフリップフロップを形成する４個の記憶用トラン
ジスタからなる６トランジスタセルをメモリセルとし
て、広く用いられている。また、ダイナミック・ランダ
ム・アクセス・メモリ（ＤＲＡＭ）は、１個のスイッチ
用トランジスタと１個の記憶用キャパシタからなる１ト
ランジスタセルをメモリセルとして、広く用いられてい
る。これらのメモリセルは必要最小限の素子数で構成さ
れているために、近年の半導体装置におけるＭＯＳトラ
ンジスタの高集積化および微細化にも関わらず、メモリ
チップ面積に対するメモリセル占有率の向上が難しくな
ってきている。そこで、従来と比べてスイッチ用トラン
ジスタが不要なために面積が小さいメモリセルが、例え
ば、アイ・イー・イー・イー、ジャーナル・オブ・ソリ
ッド−ステート・サーキッツ（１９９８年４月）第３３
巻、４号、第６６９頁から第６７２頁（IEEE journal
of Solid-State Circuits,Vol. 33, no. 4, p
p. 669-672, APRIL 1998；以下、文献１と記述す
る）で述べられている。このメモリセルは、１個のトン
ネル・スイッチ・ダイオードが直交するワード線とビッ
ト線との間に配置され、一方の端子がワード線、他方の
端子がビット線にそれぞれ接続された構造となっている
ために、セル面積が原理的に最小である。また、メモリ
セルの読み書き動作に応じて正の３値の電圧レベルをワ
ード線に印加し、端子間の電圧に応じて流れる電流量に
よって情報の記憶と分別を行う。
【０００３】
【発明が解決しようとする課題】ところで、ＳＲＡＭや
ＤＲＡＭの高集積化と低電圧化に伴い、ワード線ＷＬの
遅延時間が問題となっている。この問題を解決する手段
として、ワード線ＷＬの負荷容量を低減するためにワー
ド線ＷＬを分割し、その各々に配置されたドライバでそ
れぞれ独立に駆動する階層型ワード線構造と、この分割
されたワード線ＷＬ毎に配置されたドライバが提案され
ている。この構成に用いられるサブワードドライバが、
例えばヨーロピアン・ソリッド−ステート・サーキッツ
・コンファレンス ダイジェスト・オブ・テクニカル・
ペーパーズ（１９９２年９月）第１３１頁から第１３４
頁（European Solid-State Circuits Conference D
igest of Technical Papers, pp. 131-134, Sep
t. 1992；以下、文献２と記述する）で述べられてい
る。
ＤＲＡＭの高集積化と低電圧化に伴い、ワード線ＷＬの
遅延時間が問題となっている。この問題を解決する手段
として、ワード線ＷＬの負荷容量を低減するためにワー
ド線ＷＬを分割し、その各々に配置されたドライバでそ
れぞれ独立に駆動する階層型ワード線構造と、この分割
されたワード線ＷＬ毎に配置されたドライバが提案され
ている。この構成に用いられるサブワードドライバが、
例えばヨーロピアン・ソリッド−ステート・サーキッツ
・コンファレンス ダイジェスト・オブ・テクニカル・
ペーパーズ（１９９２年９月）第１３１頁から第１３４
頁（European Solid-State Circuits Conference D
igest of Technical Papers, pp. 131-134, Sep
t. 1992；以下、文献２と記述する）で述べられてい
る。
【０００４】この回路構成を図２に示す。ＰＭＯＳトラ
ンジスタＭｐ１とＮＭＯＳトランジスタＭｎ１のゲート
にメインワード線ＭＷＬｂを接続し、ＮＭＯＳトランジ
スタＭｎ２のゲートに共通ワード線ＦＸｂを接続する。
トランジスタＭｐ１のソースに共通ワード線ＦＸｔを接
続し、トランジスタＭｎ１、Ｍｎ２のソースを接地す
る。トランジスタＭｐ１、Ｍｎ１、Ｍｎ２のドレインを
メインワード線を多分割したサブワード線ＳＷＬに接続
する。
ンジスタＭｐ１とＮＭＯＳトランジスタＭｎ１のゲート
にメインワード線ＭＷＬｂを接続し、ＮＭＯＳトランジ
スタＭｎ２のゲートに共通ワード線ＦＸｂを接続する。
トランジスタＭｐ１のソースに共通ワード線ＦＸｔを接
続し、トランジスタＭｎ１、Ｍｎ２のソースを接地す
る。トランジスタＭｐ１、Ｍｎ１、Ｍｎ２のドレインを
メインワード線を多分割したサブワード線ＳＷＬに接続
する。
【０００５】図３に従い、図２に示した回路の動作を説
明する。ハイレベルの電源電圧ＶＤＤとなっているメイ
ンワード線ＭＷＬｂがロウレベルの接地レベルＶＳＳに
駆動されると、接地電位ＶＳＳとなっている共通ワード
線ＦＸｔが電源電圧ＶＤＤに駆動されることにより図２
に示すサブワードドライバにおけるトランジスタＭｐ１
が導通し、接地電位ＶＳＳとなっているサブワード線Ｓ
ＷＬを電源電圧ＶＤＤに駆動して選択状態となる。この
ように、従来のサブワードドライバはサブワード線ＳＷ
Ｌの電圧レベルをハイレベルもしくはロウレベルの２値
レベルに駆動する。
明する。ハイレベルの電源電圧ＶＤＤとなっているメイ
ンワード線ＭＷＬｂがロウレベルの接地レベルＶＳＳに
駆動されると、接地電位ＶＳＳとなっている共通ワード
線ＦＸｔが電源電圧ＶＤＤに駆動されることにより図２
に示すサブワードドライバにおけるトランジスタＭｐ１
が導通し、接地電位ＶＳＳとなっているサブワード線Ｓ
ＷＬを電源電圧ＶＤＤに駆動して選択状態となる。この
ように、従来のサブワードドライバはサブワード線ＳＷ
Ｌの電圧レベルをハイレベルもしくはロウレベルの２値
レベルに駆動する。
【０００６】前述したトンネル・スイッチ・ダイオード
を用いたメモリアレイでは、ワード線を正の３値の電圧
レベルに駆動しなければならないため、文献２に示され
ているサブワードドライバを適用できない。本発明は、
このような問題を解決するためになされた。そして、高
信頼性を確保しつつ高速・低電力・高集積なＳＲＡＭお
よびＤＲＡＭを実現することにある。
を用いたメモリアレイでは、ワード線を正の３値の電圧
レベルに駆動しなければならないため、文献２に示され
ているサブワードドライバを適用できない。本発明は、
このような問題を解決するためになされた。そして、高
信頼性を確保しつつ高速・低電力・高集積なＳＲＡＭお
よびＤＲＡＭを実現することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
の本発明の代表的な手段は、以下の通りである。
の本発明の代表的な手段は、以下の通りである。
【０００８】複数のワード線と複数のビット線との所望
の交点に配置された複数のメモリセルと、前記複数のワ
ード線の各々に対応して設けられた複数のワードドライ
バとを有する半導体装置において、前記複数のワードド
ライバ（ＳＷＤ）の各々は、ドレインまたはソースの何
れか１方に第１電圧（ＶＤＨ）が供給される第１導電型
の第１ＭＩＳＦＥＴ（Ｍｐ１１）と、ドレインまたはソ
ースの何れか１方に第２電圧（ＶＤＭ）が印加される第
２導電型の第２ＭＩＳＦＥＴ（Ｍｎ１１）および第３Ｍ
ＩＳＦＥＴ（Ｍｎ１２）と、ドレインまたはソースの何
れか１方に第３電圧（ＶＤＬ）が印加される第２導電型
の第４ＭＩＳＦＥＴ（Ｍｎ１３１）と、前記第２導電型
の第３ＭＩＳＦＥＴ（Ｍｎ１３１）の他方のドレインま
たはソースにドレインまたはソースの何れか１方を接続
した第２導電型の第５ＭＩＳＦＥＴ（Ｍｎ１３２）とを
有し、前記第１ＭＩＳＦＥＴ（Ｍｐ１１）と前記第２Ｍ
ＩＳＦＥＴ（Ｍｎ１１）とが直列に接続され、前記第４
ＭＩＳＦＥＴ（Ｍｎ１３１）と前記第５ＭＩＳＦＥＴ
（Ｍｎ１３２）とが直列に接続され、前記第２ＭＩＳＦ
ＥＴ（Ｍｎ１１）のソースおよびドレインが前記第３Ｍ
ＩＳＦＥＴ（Ｍｎ１２）と各々接続され、前記第１ＭＩ
ＳＦＥＴ（Ｍｐ１１）の基板電位を第４の電位（ＶＣ
Ｃ）となすことが可能であり、前記第２から第５ＭＩＳ
ＦＥＴの基板電位を第５の電位（ＶＳＳ）となすことが
可能であり、前記複数のワードドライバの各々は、前記
第１電圧（ＶＤＨ）と前記第２電圧（ＶＤＭ）と前記第
３電圧（ＶＤＬ）のいずれかを出力することにある（例
えば図１を参照）。
の交点に配置された複数のメモリセルと、前記複数のワ
ード線の各々に対応して設けられた複数のワードドライ
バとを有する半導体装置において、前記複数のワードド
ライバ（ＳＷＤ）の各々は、ドレインまたはソースの何
れか１方に第１電圧（ＶＤＨ）が供給される第１導電型
の第１ＭＩＳＦＥＴ（Ｍｐ１１）と、ドレインまたはソ
ースの何れか１方に第２電圧（ＶＤＭ）が印加される第
２導電型の第２ＭＩＳＦＥＴ（Ｍｎ１１）および第３Ｍ
ＩＳＦＥＴ（Ｍｎ１２）と、ドレインまたはソースの何
れか１方に第３電圧（ＶＤＬ）が印加される第２導電型
の第４ＭＩＳＦＥＴ（Ｍｎ１３１）と、前記第２導電型
の第３ＭＩＳＦＥＴ（Ｍｎ１３１）の他方のドレインま
たはソースにドレインまたはソースの何れか１方を接続
した第２導電型の第５ＭＩＳＦＥＴ（Ｍｎ１３２）とを
有し、前記第１ＭＩＳＦＥＴ（Ｍｐ１１）と前記第２Ｍ
ＩＳＦＥＴ（Ｍｎ１１）とが直列に接続され、前記第４
ＭＩＳＦＥＴ（Ｍｎ１３１）と前記第５ＭＩＳＦＥＴ
（Ｍｎ１３２）とが直列に接続され、前記第２ＭＩＳＦ
ＥＴ（Ｍｎ１１）のソースおよびドレインが前記第３Ｍ
ＩＳＦＥＴ（Ｍｎ１２）と各々接続され、前記第１ＭＩ
ＳＦＥＴ（Ｍｐ１１）の基板電位を第４の電位（ＶＣ
Ｃ）となすことが可能であり、前記第２から第５ＭＩＳ
ＦＥＴの基板電位を第５の電位（ＶＳＳ）となすことが
可能であり、前記複数のワードドライバの各々は、前記
第１電圧（ＶＤＨ）と前記第２電圧（ＶＤＭ）と前記第
３電圧（ＶＤＬ）のいずれかを出力することにある（例
えば図１を参照）。
【０００９】本発明の別の代表的な手段の特徴は、同様
の半導体装置において、複数のワードドライバ（ＳＷ
Ｄ）の各々は、ドレインまたはソースの何れか１方に第
１電圧（ＶＤＨ）と第２電圧（ＶＤＭ）と第３の電圧
（ＶＤＬ）のいずれかが供給される第１ＭＩＳＦＥＴ
（Ｍｐ５１）と、ドレインまたはソースの何れか１方に
第２電圧（ＶＤＭ）が印加される第２ＭＩＳＦＥＴ（Ｍ
ｎ５１）と、ドレインまたはソースの何れか１方に第１
電圧（ＶＤＨ）と第２電圧（ＶＤＭ）と第３の電圧（Ｖ
ＤＬ）のいずれかが供給される第３ＭＩＳＦＥＴ（Ｍｎ
５２）とを有し、前記第１ＭＩＳＦＥＴ（Ｍｐ５１）と
前記第２ＭＩＳＦＥＴ（Ｍｎ５１）とが直列に接続さ
れ、前記第１ＭＩＳＦＥＴ（Ｍｐ５１）のソースおよび
ドレインが前記第３ＭＩＳＦＥＴ（Ｍｎ５２）のソース
およびドレインと各々接続され、前記第１ＭＩＳＦＥＴ
（Ｍｐ５１）の基板電位を第４の電位（ＶＣＣ）となす
ことが可能であり、前記第２および第３ＭＩＳＦＥＴ
（Ｍｎ５１）の基板電位を第５電位（ＶＳＳ）となすこ
とが可能であり、前記複数のワードドライバの各々は、
前記第１電圧（ＶＤＨ）と前記第２電圧（ＶＤＭ）と前
記第３の電圧（ＶＤＬ）のいずれかを出力することにあ
る（例えば図１３を参照）。
の半導体装置において、複数のワードドライバ（ＳＷ
Ｄ）の各々は、ドレインまたはソースの何れか１方に第
１電圧（ＶＤＨ）と第２電圧（ＶＤＭ）と第３の電圧
（ＶＤＬ）のいずれかが供給される第１ＭＩＳＦＥＴ
（Ｍｐ５１）と、ドレインまたはソースの何れか１方に
第２電圧（ＶＤＭ）が印加される第２ＭＩＳＦＥＴ（Ｍ
ｎ５１）と、ドレインまたはソースの何れか１方に第１
電圧（ＶＤＨ）と第２電圧（ＶＤＭ）と第３の電圧（Ｖ
ＤＬ）のいずれかが供給される第３ＭＩＳＦＥＴ（Ｍｎ
５２）とを有し、前記第１ＭＩＳＦＥＴ（Ｍｐ５１）と
前記第２ＭＩＳＦＥＴ（Ｍｎ５１）とが直列に接続さ
れ、前記第１ＭＩＳＦＥＴ（Ｍｐ５１）のソースおよび
ドレインが前記第３ＭＩＳＦＥＴ（Ｍｎ５２）のソース
およびドレインと各々接続され、前記第１ＭＩＳＦＥＴ
（Ｍｐ５１）の基板電位を第４の電位（ＶＣＣ）となす
ことが可能であり、前記第２および第３ＭＩＳＦＥＴ
（Ｍｎ５１）の基板電位を第５電位（ＶＳＳ）となすこ
とが可能であり、前記複数のワードドライバの各々は、
前記第１電圧（ＶＤＨ）と前記第２電圧（ＶＤＭ）と前
記第３の電圧（ＶＤＬ）のいずれかを出力することにあ
る（例えば図１３を参照）。
【００１０】本発明のさらに別の代表的な手段の特徴
は、同様の半導体装置において、複数のワードドライバ
（ＳＷＤ）の各々は、ドレインまたはソースの何れか１
方に第１電圧（ＶＤＨ）と第２電圧（ＶＤＭ）のいずれ
かが供給される第１導電型の第１ＭＩＳＦＥＴ（Ｍｐ８
１）と、ドレインまたはソースの何れか１方に第２電圧
（ＶＤＭ）と第３の電圧（ＶＤＬ）のいずれかが印加さ
れる第２導電型の第２ＭＩＳＦＥＴ（Ｍｎ８１）と、ド
レインまたはソースの何れか１方に第１電圧（ＶＤＨ）
と第２電圧（ＶＤＭ）のいずれかが供給される第２電導
型の第３ＭＩＳＦＥＴ（Ｍｎ８２）とを有し、前記第１
ＭＩＳＦＥＴ（Ｍｐ８１）と前記第２１ＭＩＳＦＥＴ
（Ｍｎ８１）とが直列に接続され、且つ前記第１ＭＩＳ
ＦＥＴ（Ｍｐ８１）のソースおよびドレインが前記第３
ＭＩＳＦＥＴ（Ｍｎ８２）のソースおよびドレインと各
々接続され、前記第１ＭＩＳＦＥＴ（Ｍｐ８１）の基板
電位を第４電位（ＶＣＣ）となすことが可能であり、前
記第２および第３ＭＩＳＦＥＴ（Ｍｎ８１、Ｍｎ８２）
の基板電位を第５電位（ＶＳＳ）となすことが可能であ
り、前記複数のワードドライバの各々は、前記第１電圧
と前記第２電圧と前記第３電圧のいずれかを出力するこ
とにある（例えば図１９を参照）。
は、同様の半導体装置において、複数のワードドライバ
（ＳＷＤ）の各々は、ドレインまたはソースの何れか１
方に第１電圧（ＶＤＨ）と第２電圧（ＶＤＭ）のいずれ
かが供給される第１導電型の第１ＭＩＳＦＥＴ（Ｍｐ８
１）と、ドレインまたはソースの何れか１方に第２電圧
（ＶＤＭ）と第３の電圧（ＶＤＬ）のいずれかが印加さ
れる第２導電型の第２ＭＩＳＦＥＴ（Ｍｎ８１）と、ド
レインまたはソースの何れか１方に第１電圧（ＶＤＨ）
と第２電圧（ＶＤＭ）のいずれかが供給される第２電導
型の第３ＭＩＳＦＥＴ（Ｍｎ８２）とを有し、前記第１
ＭＩＳＦＥＴ（Ｍｐ８１）と前記第２１ＭＩＳＦＥＴ
（Ｍｎ８１）とが直列に接続され、且つ前記第１ＭＩＳ
ＦＥＴ（Ｍｐ８１）のソースおよびドレインが前記第３
ＭＩＳＦＥＴ（Ｍｎ８２）のソースおよびドレインと各
々接続され、前記第１ＭＩＳＦＥＴ（Ｍｐ８１）の基板
電位を第４電位（ＶＣＣ）となすことが可能であり、前
記第２および第３ＭＩＳＦＥＴ（Ｍｎ８１、Ｍｎ８２）
の基板電位を第５電位（ＶＳＳ）となすことが可能であ
り、前記複数のワードドライバの各々は、前記第１電圧
と前記第２電圧と前記第３電圧のいずれかを出力するこ
とにある（例えば図１９を参照）。
【００１１】
【発明の実施の形態】以下、本発明の実施例について図
面を用いて詳細に説明する。実施例の各ブロックを構成
する回路素子は、特に制限されないが、公知のＣＭＯＳ
（相補型ＭＯＳトランジスタ）等の集積回路技術によっ
て、単結晶シリコンのような１個の半導体基板上に形成
される。ＭＯＳＦＥＴ（Metal Oxide Semiconductor
FieldEffect Transistor）の回路記号は矢印をつけ
ないものはＮ型ＭＯＳＦＥＴ（ＮＭＯＳ）を表し、矢印
をつけたＰ型ＭＯＳＦＥＴ（ＰＭＯＳ）と区別される。
以下ＭＯＳＦＥＴを呼ぶために簡略化してＭＯＳと呼ぶ
ことにする。ただし、本願発明は金属ゲートと半導体層
の間に設けられた酸化膜絶縁膜を含む電界効果トランジ
スタだけに限定されるわけではなくＭＩＳＦＥＴ（Meta
l Insulator Semiconductor Field Effect Transi
stor）等の一般的なＦＥＴを用いた回路に適用される。
面を用いて詳細に説明する。実施例の各ブロックを構成
する回路素子は、特に制限されないが、公知のＣＭＯＳ
（相補型ＭＯＳトランジスタ）等の集積回路技術によっ
て、単結晶シリコンのような１個の半導体基板上に形成
される。ＭＯＳＦＥＴ（Metal Oxide Semiconductor
FieldEffect Transistor）の回路記号は矢印をつけ
ないものはＮ型ＭＯＳＦＥＴ（ＮＭＯＳ）を表し、矢印
をつけたＰ型ＭＯＳＦＥＴ（ＰＭＯＳ）と区別される。
以下ＭＯＳＦＥＴを呼ぶために簡略化してＭＯＳと呼ぶ
ことにする。ただし、本願発明は金属ゲートと半導体層
の間に設けられた酸化膜絶縁膜を含む電界効果トランジ
スタだけに限定されるわけではなくＭＩＳＦＥＴ（Meta
l Insulator Semiconductor Field Effect Transi
stor）等の一般的なＦＥＴを用いた回路に適用される。
【００１２】前記文献１に示されたトンネル・スイッチ
・ダイオードは負性抵抗特性を有し、メモリセルに用い
られた場合、選択ワード線上にあるセルの非破壊読み出
し動作が可能である。また、書き込み動作では、選択ワ
ード線上にある非選択セルの記憶情報を破壊することな
く、任意のセルへ情報を書き込むことができる。
・ダイオードは負性抵抗特性を有し、メモリセルに用い
られた場合、選択ワード線上にあるセルの非破壊読み出
し動作が可能である。また、書き込み動作では、選択ワ
ード線上にある非選択セルの記憶情報を破壊することな
く、任意のセルへ情報を書き込むことができる。
【００１３】そこで、このメモリセルをＳＲＡＭに適用
する場合を例に、以下の実施例に従い本発明を説明す
る。なお、以下では図４に示す電圧設定を想定してい
る。すなわち、電源電圧、周辺回路、メインワード線お
よび共通ワード線の高レベルを電源電圧ＶＣＣ、サブワ
ード線の高レベルをＶＤＨ（以下、読み出し電位と呼
ぶ）、待機時におけるサブワード線電圧をＶＤＭ（以
下、待機電位と呼ぶ）、サブワード線の低レベルをＶＤ
Ｌ（以下、書き込み電位と呼ぶ）、メインワード線、共
通ワード線および周辺回路の低レベルを接地電位ＶＳＳ
としている。図４では、読み出し電位ＶＤＨが電源電圧
ＶＣＣの場合を示しているが、以下の実施例では、特に
記載のない限り読み出し電位ＶＤＨは電源電圧ＶＣＣよ
りも低い値でもよい。
する場合を例に、以下の実施例に従い本発明を説明す
る。なお、以下では図４に示す電圧設定を想定してい
る。すなわち、電源電圧、周辺回路、メインワード線お
よび共通ワード線の高レベルを電源電圧ＶＣＣ、サブワ
ード線の高レベルをＶＤＨ（以下、読み出し電位と呼
ぶ）、待機時におけるサブワード線電圧をＶＤＭ（以
下、待機電位と呼ぶ）、サブワード線の低レベルをＶＤ
Ｌ（以下、書き込み電位と呼ぶ）、メインワード線、共
通ワード線および周辺回路の低レベルを接地電位ＶＳＳ
としている。図４では、読み出し電位ＶＤＨが電源電圧
ＶＣＣの場合を示しているが、以下の実施例では、特に
記載のない限り読み出し電位ＶＤＨは電源電圧ＶＣＣよ
りも低い値でもよい。
【００１４】さらに、特に記載のない場合に、通常の周
辺回路内ではＰＭＯＳトランジスタのゲート電極材料に
はアクセプタを十分な濃度にドープしたピー プラス
シリコン（以下ではｐ+Ｓｉと表記）、ＮＭＯＳトラン
ジスタにはドナーを十分にドープしたエヌ プラス シ
リコン（以下ではｎ+Ｓｉと表記）を用いる場合につい
て説明する。これは、しきい電圧調整用のイオン打ち込
み量を大きくすることなく、ＭＯＳトランジスタのしき
い電圧を小さくするためである。なお、ここでゲート電
極材料とはゲート電極中のゲート酸化膜と接する部分の
材料であり、例えばｐ+Ｓｉゲートと記述してもゲート
全体がｐ+Ｓｉである必要はなく、タングステンなどの
高融点金属とｐ+Ｓｉとの二層構造にしてもよい。
辺回路内ではＰＭＯＳトランジスタのゲート電極材料に
はアクセプタを十分な濃度にドープしたピー プラス
シリコン（以下ではｐ+Ｓｉと表記）、ＮＭＯＳトラン
ジスタにはドナーを十分にドープしたエヌ プラス シ
リコン（以下ではｎ+Ｓｉと表記）を用いる場合につい
て説明する。これは、しきい電圧調整用のイオン打ち込
み量を大きくすることなく、ＭＯＳトランジスタのしき
い電圧を小さくするためである。なお、ここでゲート電
極材料とはゲート電極中のゲート酸化膜と接する部分の
材料であり、例えばｐ+Ｓｉゲートと記述してもゲート
全体がｐ+Ｓｉである必要はなく、タングステンなどの
高融点金属とｐ+Ｓｉとの二層構造にしてもよい。
【００１５】＜実施例１＞図５に、本発明によるＳＲＡ
Ｍの階層型ワード線構成の代表的な構成例を示す。サブ
ワード線ＳＷＬ（ＳＷＬ１１１、ＳＷＬ１１２、…）を
それぞれ独立に制御するサブワードドライバＳＷＤ（Ｓ
ＷＤ１１１、ＳＷＤ１１２、…）は、メインワード線Ｍ
ＷＬｂｐ（ＭＷＬ１ｂｐ、ＭＷＬ２ｂｐ、…）、ＭＷＬ
ｂｎ（ＭＷＬ１ｂｎ、ＭＷＬ２ｂｎ、…）、ＭＷＬｔｎ
（ＭＷＬ１ｔｎ、ＭＷＬ２ｔｎ、…）と共通ワード線Ｆ
ＸＲＷｔ（ＦＸＲＷ１１ｔ、ＦＸＲＷ１２ｔ、…）、Ｆ
Ｘｂｎ（ＦＸ１１ｂｎ、ＦＸ１２ｂｎ、…）の交点にそ
れぞれ配置される。これらのサブワードドライバＳＷＤ
は複数個でサブワードドライバアレイＳＷＤＡ（ＳＷＤ
Ａ１１、ＳＷＤＡ１２、…）を構成する。
Ｍの階層型ワード線構成の代表的な構成例を示す。サブ
ワード線ＳＷＬ（ＳＷＬ１１１、ＳＷＬ１１２、…）を
それぞれ独立に制御するサブワードドライバＳＷＤ（Ｓ
ＷＤ１１１、ＳＷＤ１１２、…）は、メインワード線Ｍ
ＷＬｂｐ（ＭＷＬ１ｂｐ、ＭＷＬ２ｂｐ、…）、ＭＷＬ
ｂｎ（ＭＷＬ１ｂｎ、ＭＷＬ２ｂｎ、…）、ＭＷＬｔｎ
（ＭＷＬ１ｔｎ、ＭＷＬ２ｔｎ、…）と共通ワード線Ｆ
ＸＲＷｔ（ＦＸＲＷ１１ｔ、ＦＸＲＷ１２ｔ、…）、Ｆ
Ｘｂｎ（ＦＸ１１ｂｎ、ＦＸ１２ｂｎ、…）の交点にそ
れぞれ配置される。これらのサブワードドライバＳＷＤ
は複数個でサブワードドライバアレイＳＷＤＡ（ＳＷＤ
Ａ１１、ＳＷＤＡ１２、…）を構成する。
【００１６】サブワード線ＳＷＬはメモリセルアレイＭ
ＣＡ（ＭＣＡ１１、ＭＣＡ１２、…）に接続される。こ
れらのメモリセルアレイの隣には、複数個の読み書き制
御回路ＲＷＣ（ＲＷＣ１１、ＲＷＣ１２、…）で構成さ
れる読み書き制御回路アレイＲＷＣＡ（ＲＷＣＡ１、Ｒ
ＷＣＡ２、…）が配置される。メインワード線ＭＷＬｂ
ｐ、ＭＷＬｂｎ、ＭＷＬｔｎは、メインワードドライバ
ＭＷＤ（ＭＷＤ１、ＭＷＤ２、…）で駆動され、サブワ
ードドライバアレイＳＷＤＡとメモリセルアレイＭＣＡ
の上を横切る。ここで、メインワード線は非反転（ｔｒ
ｕｅ）と反転（ｂａｒ）の相補信号で構成され、参照記
号の添え字ｔとｂで区別される。さらに、反転信号はＰ
ＭＯＳトランジスタ用とＮＭＯＳトランジスタ用の信号
で構成され、それぞれ参照記号の添え字ｐとｎで区別さ
れる。
ＣＡ（ＭＣＡ１１、ＭＣＡ１２、…）に接続される。こ
れらのメモリセルアレイの隣には、複数個の読み書き制
御回路ＲＷＣ（ＲＷＣ１１、ＲＷＣ１２、…）で構成さ
れる読み書き制御回路アレイＲＷＣＡ（ＲＷＣＡ１、Ｒ
ＷＣＡ２、…）が配置される。メインワード線ＭＷＬｂ
ｐ、ＭＷＬｂｎ、ＭＷＬｔｎは、メインワードドライバ
ＭＷＤ（ＭＷＤ１、ＭＷＤ２、…）で駆動され、サブワ
ードドライバアレイＳＷＤＡとメモリセルアレイＭＣＡ
の上を横切る。ここで、メインワード線は非反転（ｔｒ
ｕｅ）と反転（ｂａｒ）の相補信号で構成され、参照記
号の添え字ｔとｂで区別される。さらに、反転信号はＰ
ＭＯＳトランジスタ用とＮＭＯＳトランジスタ用の信号
で構成され、それぞれ参照記号の添え字ｐとｎで区別さ
れる。
【００１７】一組の共通ワード線ＦＸＲＷｔｐ、ＦＸｂ
ｎは共通ワードドライバＦＸＤ（ＦＸＤ１１、ＦＸＤ１
２、…）で駆動され、これらの共通ワードドライバＦＸ
Ｄは複数個で共通ワードドライバアレイＦＸＤＡ（ＦＸ
ＤＡ１、ＦＸＤＡ２、…）を構成する。メインワードド
ライバアレイＭＷＤＡと共通ワードドライバアレイＦＸ
ＤＡは、サブワードドライバアレイＳＷＤＡやメモリセ
ルアレイＭＣＡおよび読み書き制御回路アレイＲＷＣＡ
の周囲に配置される。
ｎは共通ワードドライバＦＸＤ（ＦＸＤ１１、ＦＸＤ１
２、…）で駆動され、これらの共通ワードドライバＦＸ
Ｄは複数個で共通ワードドライバアレイＦＸＤＡ（ＦＸ
ＤＡ１、ＦＸＤＡ２、…）を構成する。メインワードド
ライバアレイＭＷＤＡと共通ワードドライバアレイＦＸ
ＤＡは、サブワードドライバアレイＳＷＤＡやメモリセ
ルアレイＭＣＡおよび読み書き制御回路アレイＲＷＣＡ
の周囲に配置される。
【００１８】サブワード線とメモリセルとの関係は、メ
モリセルアレイＭＣＡ（ＭＣ１１、ＭＣ１２、…）にお
いて、サブワード線ＳＷＬとビット線ＢＬとの交点に白
丸で示す位置でサブワード線とメモリセルが接続されて
いる。
モリセルアレイＭＣＡ（ＭＣ１１、ＭＣ１２、…）にお
いて、サブワード線ＳＷＬとビット線ＢＬとの交点に白
丸で示す位置でサブワード線とメモリセルが接続されて
いる。
【００１９】このメモリセルは、文献１の中で述べられ
ているようなトンネル・スイッチ・ダイオードを用いた
メモリセルである。すなわち図６に示すように、アルミ
ニウム電極−シリコン酸化膜−ｎ型シリコン層（以下、
ｎ型Ｓｉ層と記す。）−ｐ+Ｓｉ層の４層からなる積層
構造となっている。アルミニウム電極をビット線ＢＬに
接続し、ｐ+Ｓｉ層をサブワード線ＳＷＬに接続する。
ビット線ＢＬ（ＢＬ１１１、ＢＬ１１２、…）の片側に
はスイッチＳＷ（ＳＷ１１１、ＳＷ１１２、…）が接続
され、複数のビット線毎に読み書き制御回路ＲＷＣ（Ｒ
ＷＣ１１、ＲＷＣ１２、…）が割り当てられる。したが
って、一組のビット線ＢＬ（ＢＬ１１１、ＢＬ１１２、
…）のうち、スイッチＳＷ（ＳＷ１１１、ＳＷ１１２、
…）で選択された一本のビット線が読み書き制御回路Ｒ
ＷＣ１１に接続される。
ているようなトンネル・スイッチ・ダイオードを用いた
メモリセルである。すなわち図６に示すように、アルミ
ニウム電極−シリコン酸化膜−ｎ型シリコン層（以下、
ｎ型Ｓｉ層と記す。）−ｐ+Ｓｉ層の４層からなる積層
構造となっている。アルミニウム電極をビット線ＢＬに
接続し、ｐ+Ｓｉ層をサブワード線ＳＷＬに接続する。
ビット線ＢＬ（ＢＬ１１１、ＢＬ１１２、…）の片側に
はスイッチＳＷ（ＳＷ１１１、ＳＷ１１２、…）が接続
され、複数のビット線毎に読み書き制御回路ＲＷＣ（Ｒ
ＷＣ１１、ＲＷＣ１２、…）が割り当てられる。したが
って、一組のビット線ＢＬ（ＢＬ１１１、ＢＬ１１２、
…）のうち、スイッチＳＷ（ＳＷ１１１、ＳＷ１１２、
…）で選択された一本のビット線が読み書き制御回路Ｒ
ＷＣ１１に接続される。
【００２０】なお、読み書き制御回路ＲＷＣ（ＲＷＣ１
１、ＲＷＣ１２、…）は、読み出したメモリセルの記憶
情報の分別や、メモリセルへのデータの書き込みなどを
制御する。また、図５に示していないが、図５の回路は
読み書き動作を行うメモリセルを選択制御するためのア
ドレス入力信号端子およびアドレスデコーダを備え、入
力されたアドレス信号がアドレスデコーダでデコードさ
れてデコード信号を発生する。このデコード信号によ
り、選択するメモリセルが含まれるサブワード線ＳＷＬ
を指定するように、メインワードドライバＭＷＤや共通
ワードドライバＦＸＤが活性化される。
１、ＲＷＣ１２、…）は、読み出したメモリセルの記憶
情報の分別や、メモリセルへのデータの書き込みなどを
制御する。また、図５に示していないが、図５の回路は
読み書き動作を行うメモリセルを選択制御するためのア
ドレス入力信号端子およびアドレスデコーダを備え、入
力されたアドレス信号がアドレスデコーダでデコードさ
れてデコード信号を発生する。このデコード信号によ
り、選択するメモリセルが含まれるサブワード線ＳＷＬ
を指定するように、メインワードドライバＭＷＤや共通
ワードドライバＦＸＤが活性化される。
【００２１】図１に、本発明によるサブワード線を正の
３値の電圧レベルに駆動するサブワードドライバＳＷＤ
の構成例を示す。この図では、多数キャリアの導電型に
よってＰ型ＭＯＳトランジスタは矢印をつけたトランジ
スタ記号を用い、矢印の無いＮ型ＭＯＳトランジスタと
区別している。メインワード線信号はＰＭＯＳトランジ
スタＭｐ１１用とＮＭＯＳトランジスタＭｎ１１用を別
にして、ＰＭＯＳトランジスタＭｐ１１のゲートにメイ
ンワード線ＭＷＬｂｐを、ＮＭＯＳトランジスタＭｎ１
１のゲートにメインワード線ＭＷＬｂｎを接続する。ま
た、ＮＭＯＳトランジスタＭｎ１３１のゲートにメイン
ワード線ＭＷＬｔｎを接続する。ＰＭＯＳトランジスタ
Ｍｐ１１のソースとＮＭＯＳトランジスタＭｎ１３２の
ゲートに共通ワード線ＦＸＲＷｔを接続し、ＮＭＯＳト
ランジスタＭｎ１２のゲートに共通ワード線ＦＸｂｎを
接続する。トランジスタＭｎ１３１のドレインにＮＭＯ
ＳトランジスタＭｎ１３２のソースを接続し、トランジ
スタＭｎ１３１のソースに書き込み電位ＶＤＬを入力す
る。
３値の電圧レベルに駆動するサブワードドライバＳＷＤ
の構成例を示す。この図では、多数キャリアの導電型に
よってＰ型ＭＯＳトランジスタは矢印をつけたトランジ
スタ記号を用い、矢印の無いＮ型ＭＯＳトランジスタと
区別している。メインワード線信号はＰＭＯＳトランジ
スタＭｐ１１用とＮＭＯＳトランジスタＭｎ１１用を別
にして、ＰＭＯＳトランジスタＭｐ１１のゲートにメイ
ンワード線ＭＷＬｂｐを、ＮＭＯＳトランジスタＭｎ１
１のゲートにメインワード線ＭＷＬｂｎを接続する。ま
た、ＮＭＯＳトランジスタＭｎ１３１のゲートにメイン
ワード線ＭＷＬｔｎを接続する。ＰＭＯＳトランジスタ
Ｍｐ１１のソースとＮＭＯＳトランジスタＭｎ１３２の
ゲートに共通ワード線ＦＸＲＷｔを接続し、ＮＭＯＳト
ランジスタＭｎ１２のゲートに共通ワード線ＦＸｂｎを
接続する。トランジスタＭｎ１３１のドレインにＮＭＯ
ＳトランジスタＭｎ１３２のソースを接続し、トランジ
スタＭｎ１３１のソースに書き込み電位ＶＤＬを入力す
る。
【００２２】さらに、ＮＭＯＳトランジスタＭｎ１１、
Ｍｎ１２のソースに待機電位ＶＤＭを入力する。トラン
ジスタＭｐ１１、Ｍｎ１１、Ｍｎ１２およびＭｎ１３２
のドレインにサブワード線ＳＷＬを接続する。トランジ
スタＭｐ１１の基板電位を電源電圧ＶＣＣ、トランジス
タＭｎ１１、Ｍｎ１２、Ｍｎ１３１およびＭｎ１３２の
基板電位を接地電位ＶＳＳとする。
Ｍｎ１２のソースに待機電位ＶＤＭを入力する。トラン
ジスタＭｐ１１、Ｍｎ１１、Ｍｎ１２およびＭｎ１３２
のドレインにサブワード線ＳＷＬを接続する。トランジ
スタＭｐ１１の基板電位を電源電圧ＶＣＣ、トランジス
タＭｎ１１、Ｍｎ１２、Ｍｎ１３１およびＭｎ１３２の
基板電位を接地電位ＶＳＳとする。
【００２３】図７に従い、図１のサブワードドライバＳ
ＷＤの動作を説明する。同図では、読み出し電位ＶＤＨ
が電源電圧ＶＣＣに等しく、サブワード線ＳＷＬ１１１
が選択されて読み出し動作を行う場合を示している。
ＷＤの動作を説明する。同図では、読み出し電位ＶＤＨ
が電源電圧ＶＣＣに等しく、サブワード線ＳＷＬ１１１
が選択されて読み出し動作を行う場合を示している。
【００２４】まず、書き込み制御信号φｗが接地電位Ｖ
ＳＳに保持され、接地電位ＶＳＳとなっている読み出し
制御信号φｒが電源電圧ＶＣＣに駆動されて読み出し状
態になると、メインワードドライバＭＷＤ１は電源電圧
ＶＣＣとなっているメインワード線ＭＷＬ１ｂｐを待機
電位ＶＤＭ、電源電圧ＶＣＣとなっているメインワード
線ＭＷＬ１ｂｎを接地電位ＶＳＳにそれぞれ駆動し、メ
インワード線ＭＷＬ１ｔｎを接地電位ＶＳＳに保持す
る。
ＳＳに保持され、接地電位ＶＳＳとなっている読み出し
制御信号φｒが電源電圧ＶＣＣに駆動されて読み出し状
態になると、メインワードドライバＭＷＤ１は電源電圧
ＶＣＣとなっているメインワード線ＭＷＬ１ｂｐを待機
電位ＶＤＭ、電源電圧ＶＣＣとなっているメインワード
線ＭＷＬ１ｂｎを接地電位ＶＳＳにそれぞれ駆動し、メ
インワード線ＭＷＬ１ｔｎを接地電位ＶＳＳに保持す
る。
【００２５】また、共通ワードドライバＦＸＤ１１は接
地電位ＶＳＳになっている共通ワード線ＦＸＲＷ１１ｔ
を読み出し電位ＶＤＨ（ここでは、電源電圧ＶＣ
Ｃ。）、電源電圧ＶＣＣになっている共通ワード線ＦＸ
１１ｂｎを接地電位ＶＳＳにそれぞれ駆動する。
地電位ＶＳＳになっている共通ワード線ＦＸＲＷ１１ｔ
を読み出し電位ＶＤＨ（ここでは、電源電圧ＶＣ
Ｃ。）、電源電圧ＶＣＣになっている共通ワード線ＦＸ
１１ｂｎを接地電位ＶＳＳにそれぞれ駆動する。
【００２６】よって、メインワード線ＭＷＬ１ｂｐが待
機電位ＶＤＭに、メインワード線ＭＷＬ１ｂｎおよびＭ
ＷＬ１ｔｎが接地電位ＶＳＳに、それぞれ駆動され、共
通ワード線ＦＸＲＷ１１ｔが読み出し電位ＶＤＨに、共
通ワード線ＦＸ１１ｂｎが接地電位ＶＳＳに、それぞれ
駆動されることにより、トランジスタＭｐ１１、Ｍｎ１
３２が導通し、トランジスタＭｎ１１、Ｍｎ１２、Ｍｎ
１３１がオフ状態となり、サブワードドライバＳＷＤ１
１１が選択され、待機電位ＶＤＭとなっているサブワー
ド線ＳＷＬ１１１を読み出し電位ＶＤＨに駆動する。
機電位ＶＤＭに、メインワード線ＭＷＬ１ｂｎおよびＭ
ＷＬ１ｔｎが接地電位ＶＳＳに、それぞれ駆動され、共
通ワード線ＦＸＲＷ１１ｔが読み出し電位ＶＤＨに、共
通ワード線ＦＸ１１ｂｎが接地電位ＶＳＳに、それぞれ
駆動されることにより、トランジスタＭｐ１１、Ｍｎ１
３２が導通し、トランジスタＭｎ１１、Ｍｎ１２、Ｍｎ
１３１がオフ状態となり、サブワードドライバＳＷＤ１
１１が選択され、待機電位ＶＤＭとなっているサブワー
ド線ＳＷＬ１１１を読み出し電位ＶＤＨに駆動する。
【００２７】このような動作に対して、非選択のサブワ
ードドライバは三通りの状態となる。すなわち、第１に
メインワード線と共通ワード線が共に非選択の状態、第
２にメインワード線が選択され共通ワード線が非選択の
状態、第３にメインワード線が非選択の状態で共通ワー
ド線が選択された状態の三通りである。以下、これらに
ついて順に説明する。
ードドライバは三通りの状態となる。すなわち、第１に
メインワード線と共通ワード線が共に非選択の状態、第
２にメインワード線が選択され共通ワード線が非選択の
状態、第３にメインワード線が非選択の状態で共通ワー
ド線が選択された状態の三通りである。以下、これらに
ついて順に説明する。
【００２８】第１に、メインワード線と共通ワード線が
共に非選択の状態を説明する。待機時には、全サブワー
ドドライバがこの状態である。サブワードドライバＳＷ
Ｄ１１１が選択される時にも、例えばサブワードドライ
バＳＷＤ２２１はこの状態を保つ。
共に非選択の状態を説明する。待機時には、全サブワー
ドドライバがこの状態である。サブワードドライバＳＷ
Ｄ１１１が選択される時にも、例えばサブワードドライ
バＳＷＤ２２１はこの状態を保つ。
【００２９】メインワード線ＭＷＬｂｐ、ＭＷＬｂｎが
電源電圧ＶＣＣに、メインワード線ＭＷＬｔｎが接地電
位ＶＳＳに、それぞれ駆動され、共通ワード線ＦＸＲＷ
ｔが接地電位ＶＳＳに、共通ワード線ＦＸｂｎが電源電
圧ＶＣＣに、それぞれ駆動されることにより、サブワー
ドドライバＳＷＤにおけるトランジスタＭｎ１１、Ｍｎ
１２が導通し、トランジスタＭｐ１１、Ｍｎ１３１、Ｍ
ｎ１３２はオフ状態になり、サブワード線ＳＷＬを待機
電位ＶＤＭに駆動する。
電源電圧ＶＣＣに、メインワード線ＭＷＬｔｎが接地電
位ＶＳＳに、それぞれ駆動され、共通ワード線ＦＸＲＷ
ｔが接地電位ＶＳＳに、共通ワード線ＦＸｂｎが電源電
圧ＶＣＣに、それぞれ駆動されることにより、サブワー
ドドライバＳＷＤにおけるトランジスタＭｎ１１、Ｍｎ
１２が導通し、トランジスタＭｐ１１、Ｍｎ１３１、Ｍ
ｎ１３２はオフ状態になり、サブワード線ＳＷＬを待機
電位ＶＤＭに駆動する。
【００３０】第２に、メインワード線が選択され共通ワ
ード線が非選択の状態を説明する。サブワードドライバ
ＳＷＤ１１１が選択される時に、例えばサブワードドラ
イバＳＷＤ１２１がこの状態になる。まず、メインワー
ドドライバＭＷＤ１は電源電圧ＶＣＣとなっているメイ
ンワード線ＭＷＬ１ｂｐを待機電位ＶＤＭに、電源電圧
ＶＣＣとなっているメインワード線ＭＷＬ１ｂｎを接地
電位ＶＳＳに、それぞれ駆動し、メインワード線ＭＷＬ
１ｔｎを接地電位ＶＳＳに保持する。また、共通ワード
ドライバＦＸＤ２１は非選択状態を保持し、共通ワード
線ＦＸＲＷ２１ｔを接地電位ＶＳＳに、共通ワード線Ｆ
Ｘ２１ｂｎを電源電圧ＶＣＣに、それぞれ保持する。
ード線が非選択の状態を説明する。サブワードドライバ
ＳＷＤ１１１が選択される時に、例えばサブワードドラ
イバＳＷＤ１２１がこの状態になる。まず、メインワー
ドドライバＭＷＤ１は電源電圧ＶＣＣとなっているメイ
ンワード線ＭＷＬ１ｂｐを待機電位ＶＤＭに、電源電圧
ＶＣＣとなっているメインワード線ＭＷＬ１ｂｎを接地
電位ＶＳＳに、それぞれ駆動し、メインワード線ＭＷＬ
１ｔｎを接地電位ＶＳＳに保持する。また、共通ワード
ドライバＦＸＤ２１は非選択状態を保持し、共通ワード
線ＦＸＲＷ２１ｔを接地電位ＶＳＳに、共通ワード線Ｆ
Ｘ２１ｂｎを電源電圧ＶＣＣに、それぞれ保持する。
【００３１】よって、メインワード線ＭＷＬ１ｂｐが待
機電位ＶＤＭに、メインワード線ＭＷＬ１ｂｎおよびＭ
ＷＬ１ｔｎが接地電位ＶＳＳに、それぞれ駆動され、共
通ワード線ＦＸＲＷ２１ｔが接地電位ＶＳＳに、共通ワ
ード線ＦＸ２１ｂｎが電源電圧ＶＣＣに、それぞれ駆動
されることにより、サブワードドライバＳＷＤ１２１に
おけるトランジスタＭｎ１２が導通し、トランジスタＭ
ｐ１１、Ｍｎ１１、Ｍｎ１３１、Ｍｎ１３２がオフ状態
になり、サブワード線ＳＷＬ１２１を待機電位ＶＤＭに
保持する。
機電位ＶＤＭに、メインワード線ＭＷＬ１ｂｎおよびＭ
ＷＬ１ｔｎが接地電位ＶＳＳに、それぞれ駆動され、共
通ワード線ＦＸＲＷ２１ｔが接地電位ＶＳＳに、共通ワ
ード線ＦＸ２１ｂｎが電源電圧ＶＣＣに、それぞれ駆動
されることにより、サブワードドライバＳＷＤ１２１に
おけるトランジスタＭｎ１２が導通し、トランジスタＭ
ｐ１１、Ｍｎ１１、Ｍｎ１３１、Ｍｎ１３２がオフ状態
になり、サブワード線ＳＷＬ１２１を待機電位ＶＤＭに
保持する。
【００３２】第３に、メインワード線が非選択の状態で
共通ワード線が選択された状態を説明する。サブワード
ドライバＳＷＤ１１１が選択される時に、例えばサブワ
ードドライバＳＷＤ２１１がこの状態になる。
共通ワード線が選択された状態を説明する。サブワード
ドライバＳＷＤ１１１が選択される時に、例えばサブワ
ードドライバＳＷＤ２１１がこの状態になる。
【００３３】まず、メインワードドライバＭＷＤ２は非
選択状態を保持し、メインワード線ＭＷＬ２ｂｐ、ＭＷ
Ｌ２ｂｎを電源電圧ＶＣＣに、メインワード線ＭＷＬ２
ｔｎを接地電位ＶＳＳに、それぞれ保持する。また、共
通ワードドライバＦＸＤ１１は、接地電位ＶＳＳになっ
ている共通ワード線ＦＸＲＷ１１ｔを読み出し電位ＶＤ
Ｈ（ここでは、電源電圧ＶＣＣ）に、電源電圧ＶＣＣに
なっている共通ワード線ＦＸ１１ｂｎを接地電位ＶＳＳ
に、それぞれ駆動する。
選択状態を保持し、メインワード線ＭＷＬ２ｂｐ、ＭＷ
Ｌ２ｂｎを電源電圧ＶＣＣに、メインワード線ＭＷＬ２
ｔｎを接地電位ＶＳＳに、それぞれ保持する。また、共
通ワードドライバＦＸＤ１１は、接地電位ＶＳＳになっ
ている共通ワード線ＦＸＲＷ１１ｔを読み出し電位ＶＤ
Ｈ（ここでは、電源電圧ＶＣＣ）に、電源電圧ＶＣＣに
なっている共通ワード線ＦＸ１１ｂｎを接地電位ＶＳＳ
に、それぞれ駆動する。
【００３４】よって、メインワード線ＭＷＬ２ｂｐ、Ｍ
ＷＬ２ｂｎが電源電圧ＶＣＣに、メインワード線ＭＷＬ
２ｔｎが接地電位ＶＳＳに、それぞれ駆動され、共通ワ
ード線ＦＸＲＷ１１ｔが読み出し電位ＶＤＨに、共通ワ
ード線ＦＸ１１ｂｎが接地電位ＶＳＳに、それぞれ駆動
されることにより、サブワードドライバＳＷＤ２１１に
おけるトランジスタＭｎ１１、Ｍｎ１３２が導通し、ト
ランジスタＭｐ１１、Ｍｎ１２、Ｍｎ１３１がオフ状態
になり、サブワード線ＳＷＬ２１１を待機電位ＶＤＭに
保持する。
ＷＬ２ｂｎが電源電圧ＶＣＣに、メインワード線ＭＷＬ
２ｔｎが接地電位ＶＳＳに、それぞれ駆動され、共通ワ
ード線ＦＸＲＷ１１ｔが読み出し電位ＶＤＨに、共通ワ
ード線ＦＸ１１ｂｎが接地電位ＶＳＳに、それぞれ駆動
されることにより、サブワードドライバＳＷＤ２１１に
おけるトランジスタＭｎ１１、Ｍｎ１３２が導通し、ト
ランジスタＭｐ１１、Ｍｎ１２、Ｍｎ１３１がオフ状態
になり、サブワード線ＳＷＬ２１１を待機電位ＶＤＭに
保持する。
【００３５】次に、図８に従い、図１のサブワードドラ
イバＳＷＤの書き込み動作を説明する。同図では、読み
出し電位ＶＤＨが電源電圧ＶＣＣに等しく、サブワード
線ＳＷＬ１１１が選択される場合を示している。
イバＳＷＤの書き込み動作を説明する。同図では、読み
出し電位ＶＤＨが電源電圧ＶＣＣに等しく、サブワード
線ＳＷＬ１１１が選択される場合を示している。
【００３６】まず、読み出し制御信号φｒが接地電位Ｖ
ＳＳを保ち、接地電位ＶＳＳとなっている書き込み制御
信号φｗが電源電圧ＶＣＣに駆動されて書き込み状態に
なると、メインワードドライバＭＷＤ１はメインワード
線ＭＷＬ１ｂｐを電源電圧ＶＣＣに保持して、電源電圧
ＶＣＣとなっているメインワード線ＭＷＬ１ｂｎを接地
電位ＶＳＳに、接地電位ＶＳＳとなっているメインワー
ド線ＭＷＬ１ｔｎを電源電圧ＶＣＣに、それぞれ駆動す
る。
ＳＳを保ち、接地電位ＶＳＳとなっている書き込み制御
信号φｗが電源電圧ＶＣＣに駆動されて書き込み状態に
なると、メインワードドライバＭＷＤ１はメインワード
線ＭＷＬ１ｂｐを電源電圧ＶＣＣに保持して、電源電圧
ＶＣＣとなっているメインワード線ＭＷＬ１ｂｎを接地
電位ＶＳＳに、接地電位ＶＳＳとなっているメインワー
ド線ＭＷＬ１ｔｎを電源電圧ＶＣＣに、それぞれ駆動す
る。
【００３７】また、共通ワードドライバＦＸＤ１１は、
接地電位ＶＳＳになっている共通ワード線ＦＸＲＷ１１
ｔを読み出し電位ＶＤＨ（ここでは、電源電圧ＶＣＣ）
に、電源電圧ＶＣＣになっている共通ワード線ＦＸ１１
ｂｎを接地電位ＶＳＳに、それぞれ駆動する。
接地電位ＶＳＳになっている共通ワード線ＦＸＲＷ１１
ｔを読み出し電位ＶＤＨ（ここでは、電源電圧ＶＣＣ）
に、電源電圧ＶＣＣになっている共通ワード線ＦＸ１１
ｂｎを接地電位ＶＳＳに、それぞれ駆動する。
【００３８】よって、メインワード線ＭＷＬ１ｂｎが接
地電位ＶＳＳに、メインワード線ＭＷＬ１ｂｐ、ＭＷＬ
１ｔｎが電源電圧ＶＣＣに、それぞれ駆動され、共通ワ
ード線ＦＸＲＷ１１ｔが読み出し電位ＶＤＨ（ここで
は、電源電圧ＶＣＣ）に、共通ワード線ＦＸ１１ｂｎが
接地電位ＶＳＳに、それぞれ駆動されることにより、ト
ランジスタＭｎ１３１、Ｍｎ１３２が導通し、トランジ
スタＭｐ１１、Ｍｎ１１、Ｍｎ１２がオフ状態となり、
サブワードドライバＳＷＤ１１１が選択され、待機電位
ＶＤＭとなっているサブワード線ＳＷＬ１１１を書き込
み電位ＶＤＬに駆動する。
地電位ＶＳＳに、メインワード線ＭＷＬ１ｂｐ、ＭＷＬ
１ｔｎが電源電圧ＶＣＣに、それぞれ駆動され、共通ワ
ード線ＦＸＲＷ１１ｔが読み出し電位ＶＤＨ（ここで
は、電源電圧ＶＣＣ）に、共通ワード線ＦＸ１１ｂｎが
接地電位ＶＳＳに、それぞれ駆動されることにより、ト
ランジスタＭｎ１３１、Ｍｎ１３２が導通し、トランジ
スタＭｐ１１、Ｍｎ１１、Ｍｎ１２がオフ状態となり、
サブワードドライバＳＷＤ１１１が選択され、待機電位
ＶＤＭとなっているサブワード線ＳＷＬ１１１を書き込
み電位ＶＤＬに駆動する。
【００３９】このような動作に対して、非選択のサブワ
ードドライバは三通りの状態となる。すなわち、第１に
メインワード線と共通ワード線が共に非選択の状態、第
２にメインワード線が選択され共通ワード線が非選択の
状態、第３にメインワード線が非選択の状態で共通ワー
ド線が選択された状態の三通りである。以下、これらに
ついて順に説明する。
ードドライバは三通りの状態となる。すなわち、第１に
メインワード線と共通ワード線が共に非選択の状態、第
２にメインワード線が選択され共通ワード線が非選択の
状態、第３にメインワード線が非選択の状態で共通ワー
ド線が選択された状態の三通りである。以下、これらに
ついて順に説明する。
【００４０】第１に、メインワード線と共通ワード線が
共に非選択の状態を説明する。待機時には、全サブワー
ドドライバがこの状態である。また、サブワードドライ
バＳＷＤ１１１が選択される時に、例えばサブワードド
ライバＳＷＤ２２１がこの状態となる。
共に非選択の状態を説明する。待機時には、全サブワー
ドドライバがこの状態である。また、サブワードドライ
バＳＷＤ１１１が選択される時に、例えばサブワードド
ライバＳＷＤ２２１がこの状態となる。
【００４１】メインワード線ＭＷＬｂｐ、ＭＷＬｂｎが
電源電圧ＶＣＣに、メインワード線ＭＷＬｔｎが接地電
位ＶＳＳに、それぞれ駆動され、共通ワード線ＦＸＲＷ
ｔが接地電位ＶＳＳに、共通ワード線ＦＸｂｎが電源電
圧ＶＣＣに、それぞれ駆動されることにより、サブワー
ドドライバＳＷＤにおけるトランジスタＭｎ１１、Ｍｎ
１２が導通し、トランジスタＭｐ１１、Ｍｎ１３１、Ｍ
ｎ１３２はオフ状態になり、サブワード線ＳＷＬを待機
電位ＶＤＭに駆動する。
電源電圧ＶＣＣに、メインワード線ＭＷＬｔｎが接地電
位ＶＳＳに、それぞれ駆動され、共通ワード線ＦＸＲＷ
ｔが接地電位ＶＳＳに、共通ワード線ＦＸｂｎが電源電
圧ＶＣＣに、それぞれ駆動されることにより、サブワー
ドドライバＳＷＤにおけるトランジスタＭｎ１１、Ｍｎ
１２が導通し、トランジスタＭｐ１１、Ｍｎ１３１、Ｍ
ｎ１３２はオフ状態になり、サブワード線ＳＷＬを待機
電位ＶＤＭに駆動する。
【００４２】第２に、メインワード線が選択され、共通
ワード線が非選択の状態を説明する。サブワードドライ
バＳＷＤ１１１が選択される時に、例えばサブワードド
ライバＳＷＤ１２１がこの状態になる。
ワード線が非選択の状態を説明する。サブワードドライ
バＳＷＤ１１１が選択される時に、例えばサブワードド
ライバＳＷＤ１２１がこの状態になる。
【００４３】まず、メインワードドライバＭＷＤ１はメ
インワード線ＭＷＬ１ｂｐを電源電圧ＶＣＣに保持し
て、電源電圧ＶＣＣとなっているメインワード線ＭＷＬ
１ｂｎを接地電位ＶＳＳに、接地電位ＶＳＳとなってい
るメインワード線ＭＷＬ１ｔｎを電源電圧ＶＣＣに、そ
れぞれ駆動する。また、共通ワードドライバＦＸＤ２１
は、共通ワード線ＦＸＲＷ２１ｔを接地電位ＶＳＳに、
共通ワード線ＦＸ２１ｂｎを電源電圧ＶＣＣに、それぞ
れ保持する。
インワード線ＭＷＬ１ｂｐを電源電圧ＶＣＣに保持し
て、電源電圧ＶＣＣとなっているメインワード線ＭＷＬ
１ｂｎを接地電位ＶＳＳに、接地電位ＶＳＳとなってい
るメインワード線ＭＷＬ１ｔｎを電源電圧ＶＣＣに、そ
れぞれ駆動する。また、共通ワードドライバＦＸＤ２１
は、共通ワード線ＦＸＲＷ２１ｔを接地電位ＶＳＳに、
共通ワード線ＦＸ２１ｂｎを電源電圧ＶＣＣに、それぞ
れ保持する。
【００４４】よって、メインワード線ＭＷＬ１ｂｐ、Ｍ
ＷＬ１ｔｎが電源電圧ＶＣＣに、メインワード線ＭＷＬ
１ｂｎが接地電位ＶＳＳに、それぞれ駆動され、共通ワ
ード線ＦＸＲＷ２１ｔが接地電位ＶＳＳに、共通ワード
線ＦＸ２１ｂｎが電源電圧ＶＣＣに、それぞれ駆動され
ることにより、サブワードドライバＳＷＤ１２１におけ
るトランジスタＭｎ１２、Ｍｎ１３１が導通し、トラン
ジスタＭｐ１１、Ｍｎ１１、Ｍｎ１３２がオフ状態にな
り、サブワード線ＳＷＬ１２１を待機電位ＶＤＭに保持
する。
ＷＬ１ｔｎが電源電圧ＶＣＣに、メインワード線ＭＷＬ
１ｂｎが接地電位ＶＳＳに、それぞれ駆動され、共通ワ
ード線ＦＸＲＷ２１ｔが接地電位ＶＳＳに、共通ワード
線ＦＸ２１ｂｎが電源電圧ＶＣＣに、それぞれ駆動され
ることにより、サブワードドライバＳＷＤ１２１におけ
るトランジスタＭｎ１２、Ｍｎ１３１が導通し、トラン
ジスタＭｐ１１、Ｍｎ１１、Ｍｎ１３２がオフ状態にな
り、サブワード線ＳＷＬ１２１を待機電位ＶＤＭに保持
する。
【００４５】第３に、メインワード線が非選択の状態で
共通ワード線が選択された状態を説明する。サブワード
ドライバＳＷＤ１１１が選択される時に、例えばサブワ
ードドライバＳＷＤ２１１がこの状態になる。
共通ワード線が選択された状態を説明する。サブワード
ドライバＳＷＤ１１１が選択される時に、例えばサブワ
ードドライバＳＷＤ２１１がこの状態になる。
【００４６】まず、メインワードドライバＭＷＤ２は非
選択状態を保持し、メインワード線ＭＷＬ２ｂｐ、ＭＷ
Ｌ２ｂｎを電源電圧ＶＣＣに、メインワード線ＭＷＬ２
ｔｎを接地電位ＶＳＳに、それぞれ保持する。また、共
通ワードドライバＦＸＤ１１は、接地電位ＶＳＳになっ
ている共通ワード線ＦＸＲＷ１１ｔを読み出し電位ＶＤ
Ｈ（ここでは、電源電圧ＶＣＣ）に、電源電圧ＶＣＣに
なっている共通ワード線ＦＸ１１ｂｎを接地電位ＶＳＳ
に、それぞれ駆動する。
選択状態を保持し、メインワード線ＭＷＬ２ｂｐ、ＭＷ
Ｌ２ｂｎを電源電圧ＶＣＣに、メインワード線ＭＷＬ２
ｔｎを接地電位ＶＳＳに、それぞれ保持する。また、共
通ワードドライバＦＸＤ１１は、接地電位ＶＳＳになっ
ている共通ワード線ＦＸＲＷ１１ｔを読み出し電位ＶＤ
Ｈ（ここでは、電源電圧ＶＣＣ）に、電源電圧ＶＣＣに
なっている共通ワード線ＦＸ１１ｂｎを接地電位ＶＳＳ
に、それぞれ駆動する。
【００４７】よって、メインワード線ＭＷＬ２ｂｐ、Ｍ
ＷＬ２ｂｎが電源電圧ＶＣＣに、メインワード線ＭＷＬ
２ｔｎが接地電位ＶＳＳに、それぞれ駆動され、共通ワ
ード線ＦＸＲＷ１１ｔが読み出し電位ＶＤＨに、共通ワ
ード線ＦＸ１１ｂｎが接地電位ＶＳＳに、それぞれ駆動
されることにより、サブワードドライバＳＷＤ２１１に
おけるトランジスタＭｎ１１、Ｍｎ１３２が導通し、ト
ランジスタＭｐ１１、Ｍｎ１２、Ｍｎ１３１がオフ状態
になり、サブワード線ＳＷＬ２１１を待機電位ＶＤＭに
保持する。
ＷＬ２ｂｎが電源電圧ＶＣＣに、メインワード線ＭＷＬ
２ｔｎが接地電位ＶＳＳに、それぞれ駆動され、共通ワ
ード線ＦＸＲＷ１１ｔが読み出し電位ＶＤＨに、共通ワ
ード線ＦＸ１１ｂｎが接地電位ＶＳＳに、それぞれ駆動
されることにより、サブワードドライバＳＷＤ２１１に
おけるトランジスタＭｎ１１、Ｍｎ１３２が導通し、ト
ランジスタＭｐ１１、Ｍｎ１２、Ｍｎ１３１がオフ状態
になり、サブワード線ＳＷＬ２１１を待機電位ＶＤＭに
保持する。
【００４８】以上の動作から、図１に示すように、選択
されたサブワード線ＳＷＬを正の３値の電圧レベルに駆
動するサブワードドライバを５個のＭＯＳトランジスタ
と３本のメインワード線および２本の共通ワード線とで
構成することができる。
されたサブワード線ＳＷＬを正の３値の電圧レベルに駆
動するサブワードドライバを５個のＭＯＳトランジスタ
と３本のメインワード線および２本の共通ワード線とで
構成することができる。
【００４９】図１に示したサブワードドライバに接続す
るメインワード線ＭＷＬｂｐ、ＭＷＬｂｎおよびＭＷＬ
ｔｎと共通ワード線ＦＸＲＷｔおよびＦＸｂｎをそれぞ
れ駆動するメインワードドライバＭＷＤと共通ワードド
ライバＦＸＤについて、以下に示す。
るメインワード線ＭＷＬｂｐ、ＭＷＬｂｎおよびＭＷＬ
ｔｎと共通ワード線ＦＸＲＷｔおよびＦＸｂｎをそれぞ
れ駆動するメインワードドライバＭＷＤと共通ワードド
ライバＦＸＤについて、以下に示す。
【００５０】まず、図９にメインワードドライバＭＷＤ
を示す。図１に示したサブワードドライバでは、メモリ
セルの読み書き動作に応じた電圧レベルの選択信号を発
生するために、三種類のメインワード線ＭＷＬｂｐ、Ｍ
ＷＬｂｎおよびＭＷＬｔｎを用いている。したがって、
ＮＡＮＤ回路ＮＤ１１、ＮＤＭ１１とインバータ回路Ｎ
Ｖ１１、ＮＶ１２を用いて、メインワード線ＭＷＬｂ
ｐ、ＭＷＬｂｎおよびＭＷＬｔｎを独立に駆動するよう
にメインワードドライバＭＷＤが構成される。
を示す。図１に示したサブワードドライバでは、メモリ
セルの読み書き動作に応じた電圧レベルの選択信号を発
生するために、三種類のメインワード線ＭＷＬｂｐ、Ｍ
ＷＬｂｎおよびＭＷＬｔｎを用いている。したがって、
ＮＡＮＤ回路ＮＤ１１、ＮＤＭ１１とインバータ回路Ｎ
Ｖ１１、ＮＶ１２を用いて、メインワード線ＭＷＬｂ
ｐ、ＭＷＬｂｎおよびＭＷＬｔｎを独立に駆動するよう
にメインワードドライバＭＷＤが構成される。
【００５１】すなわち、デコード信号ａｘｊと読み出し
制御信号φｒをＮＡＮＤ回路ＮＤＭ１１にそれぞれ入力
し、その出力信号をメインワード線ＭＷＬｂｐとする。
また、デコード信号ａｘｊをインバータ回路ＮＶ１１で
反転した信号をメインワード線ＭＷＬｂｎとする。さら
に、デコード信号ａｘｊと書き込み制御信号φｗをＮＡ
ＮＤ回路ＮＤ１１にそれぞれ入力し、その出力信号ａｘ
ｊ１１をインバータ回路ＮＶ１２で反転させてメインワ
ード線ＭＷＬｔｎとする。
制御信号φｒをＮＡＮＤ回路ＮＤＭ１１にそれぞれ入力
し、その出力信号をメインワード線ＭＷＬｂｐとする。
また、デコード信号ａｘｊをインバータ回路ＮＶ１１で
反転した信号をメインワード線ＭＷＬｂｎとする。さら
に、デコード信号ａｘｊと書き込み制御信号φｗをＮＡ
ＮＤ回路ＮＤ１１にそれぞれ入力し、その出力信号ａｘ
ｊ１１をインバータ回路ＮＶ１２で反転させてメインワ
ード線ＭＷＬｔｎとする。
【００５２】ここで、ＮＡＮＤ回路ＮＤＭ１１は周辺回
路と同じ４個のＭＯＳトランジスタで構成されるが、Ｎ
ＭＯＳトランジスタＭｎ１１２のソースに待機電位ＶＤ
Ｍを入力する点が異なる。よって、入力信号の電圧振幅
ＶＣＣに対して、出力信号の電圧振幅は電源電圧ＶＣＣ
から待機電位ＶＤＭとなる。
路と同じ４個のＭＯＳトランジスタで構成されるが、Ｎ
ＭＯＳトランジスタＭｎ１１２のソースに待機電位ＶＤ
Ｍを入力する点が異なる。よって、入力信号の電圧振幅
ＶＣＣに対して、出力信号の電圧振幅は電源電圧ＶＣＣ
から待機電位ＶＤＭとなる。
【００５３】以上の構成を用いたメインワードドライバ
ＭＷＤの動作について示す。メインワードドライバＭＷ
Ｄは、デコード信号ａｘｊが電源電圧ＶＣＣになること
により選択される。そして、メモリセルの読み書き動作
に応じた電圧レベルに、三種類のメインワード線ＭＷＬ
ｂｐ、ＭＷＬｂｎおよびＭＷＬｔｎを駆動する。
ＭＷＤの動作について示す。メインワードドライバＭＷ
Ｄは、デコード信号ａｘｊが電源電圧ＶＣＣになること
により選択される。そして、メモリセルの読み書き動作
に応じた電圧レベルに、三種類のメインワード線ＭＷＬ
ｂｐ、ＭＷＬｂｎおよびＭＷＬｔｎを駆動する。
【００５４】まず、書き込み制御信号φｗが接地電位Ｖ
ＳＳに保持され、接地電位ＶＳＳとなっている読み出し
制御信号φｒが電源電圧ＶＣＣに駆動されて読み出し状
態となる場合について示す。それぞれ電源電圧ＶＣＣの
デコード信号ａｘｊと読み出し制御信号φｒがＮＡＮＤ
回路ＮＤＭ１１に入力され、メインワード線ＭＷＬｂｐ
を書き込み待機電位ＶＤＭに駆動する。また、電源電圧
ＶＣＣのデコード信号ａｘｊがインバータ回路ＮＶ１１
に入力され、メインワード線ＭＷＬｂｎを接地電位ＶＳ
Ｓに駆動する。さらに、電源電圧ＶＣＣのデコード信号
ａｘｊと接地電位ＶＳＳの書き込み制御信号φｗがＮＡ
ＮＤ回路ＮＤ１１に入力され、メインワード線ＭＷＬｔ
ｎを接地電位ＶＳＳに駆動する。
ＳＳに保持され、接地電位ＶＳＳとなっている読み出し
制御信号φｒが電源電圧ＶＣＣに駆動されて読み出し状
態となる場合について示す。それぞれ電源電圧ＶＣＣの
デコード信号ａｘｊと読み出し制御信号φｒがＮＡＮＤ
回路ＮＤＭ１１に入力され、メインワード線ＭＷＬｂｐ
を書き込み待機電位ＶＤＭに駆動する。また、電源電圧
ＶＣＣのデコード信号ａｘｊがインバータ回路ＮＶ１１
に入力され、メインワード線ＭＷＬｂｎを接地電位ＶＳ
Ｓに駆動する。さらに、電源電圧ＶＣＣのデコード信号
ａｘｊと接地電位ＶＳＳの書き込み制御信号φｗがＮＡ
ＮＤ回路ＮＤ１１に入力され、メインワード線ＭＷＬｔ
ｎを接地電位ＶＳＳに駆動する。
【００５５】次に、読み出し制御信号φｒが接地電位Ｖ
ＳＳに保持され、接地電位ＶＳＳとなっている書き込み
制御信号φｗが電源電圧ＶＣＣに駆動されて書き込み状
態となる場合について示す。電源電圧ＶＣＣのデコード
信号ａｘｊと接地電位ＶＳＳの読み出し制御信号φｒが
ＮＡＮＤ回路ＮＤＭ１１に入力され、メインワード線Ｍ
ＷＬｂｐを電源電圧ＶＣＣに駆動する。また、電源電圧
ＶＣＣのデコード信号ａｘｊがインバータ回路ＮＶ１１
に入力され、メインワード線ＭＷＬｂｎを接地電位ＶＳ
Ｓに駆動する。さらに、それぞれ電源電圧ＶＣＣのデコ
ード信号ａｘｊと書き込み制御信号φｗがＮＡＮＤ回路
ＮＤ１１に入力され、メインワード線ＭＷＬｔｎを電源
電圧ＶＣＣに駆動する。
ＳＳに保持され、接地電位ＶＳＳとなっている書き込み
制御信号φｗが電源電圧ＶＣＣに駆動されて書き込み状
態となる場合について示す。電源電圧ＶＣＣのデコード
信号ａｘｊと接地電位ＶＳＳの読み出し制御信号φｒが
ＮＡＮＤ回路ＮＤＭ１１に入力され、メインワード線Ｍ
ＷＬｂｐを電源電圧ＶＣＣに駆動する。また、電源電圧
ＶＣＣのデコード信号ａｘｊがインバータ回路ＮＶ１１
に入力され、メインワード線ＭＷＬｂｎを接地電位ＶＳ
Ｓに駆動する。さらに、それぞれ電源電圧ＶＣＣのデコ
ード信号ａｘｊと書き込み制御信号φｗがＮＡＮＤ回路
ＮＤ１１に入力され、メインワード線ＭＷＬｔｎを電源
電圧ＶＣＣに駆動する。
【００５６】図１０に、共通ワードドライバＦＸＤを示
す。図１に示したサブワードドライバでは、メモリセル
の読み書き動作に応じた電圧レベルの選択信号を発生す
るために、二種類の共通ワード線ＦＸＲＷｔ、ＦＸｂｎ
を用いている。したがって、インバータ回路ＮＶＨ２
１、ＮＶ２１、ＮＶ２２を用いて、共通ワード線ＦＸＲ
Ｗｔ、ＦＸｂｎを独立に駆動するように共通ワードドラ
イバＦＸＤが構成される。
す。図１に示したサブワードドライバでは、メモリセル
の読み書き動作に応じた電圧レベルの選択信号を発生す
るために、二種類の共通ワード線ＦＸＲＷｔ、ＦＸｂｎ
を用いている。したがって、インバータ回路ＮＶＨ２
１、ＮＶ２１、ＮＶ２２を用いて、共通ワード線ＦＸＲ
Ｗｔ、ＦＸｂｎを独立に駆動するように共通ワードドラ
イバＦＸＤが構成される。
【００５７】すなわち、デコード信号ａｊをインバータ
回路ＮＶＨ２１に入力し、その出力を共通ワード線ＦＸ
ＲＷｔとする。また、デコード信号ａｊをインバータ回
路ＮＶ２１で反転させた信号ａｊｂをインバータ回路Ｎ
Ｖ２２に入力し、その出力を共通ワード線ＦＸｂｎとす
る。ここで、インバータ回路ＮＶＨ２１は周辺回路で用
いられるインバータ回路と同じく２個のＭＯＳトランジ
スタで構成されるが、ＰＭＯＳトランジスタＭｐ２１の
ソースに読み出し電位ＶＤＨを入力する点が異なる。
回路ＮＶＨ２１に入力し、その出力を共通ワード線ＦＸ
ＲＷｔとする。また、デコード信号ａｊをインバータ回
路ＮＶ２１で反転させた信号ａｊｂをインバータ回路Ｎ
Ｖ２２に入力し、その出力を共通ワード線ＦＸｂｎとす
る。ここで、インバータ回路ＮＶＨ２１は周辺回路で用
いられるインバータ回路と同じく２個のＭＯＳトランジ
スタで構成されるが、ＰＭＯＳトランジスタＭｐ２１の
ソースに読み出し電位ＶＤＨを入力する点が異なる。
【００５８】したがって、電源振幅ＶＣＣの入力信号に
対して、出力信号の振幅は読み出し電位ＶＤＨから接地
電位ＶＳＳとなる。また、直列接続したインバータ回路
ＮＶ２１、ＮＶ２２は共通ワード線ＦＸｂｎを十分に駆
動するためのドライバの役目を果たすが、デコード信号
ａｊ発生回路の駆動能力が十分高い場合、取り除いても
よい。
対して、出力信号の振幅は読み出し電位ＶＤＨから接地
電位ＶＳＳとなる。また、直列接続したインバータ回路
ＮＶ２１、ＮＶ２２は共通ワード線ＦＸｂｎを十分に駆
動するためのドライバの役目を果たすが、デコード信号
ａｊ発生回路の駆動能力が十分高い場合、取り除いても
よい。
【００５９】次に、以上の構成を用いた共通ワードドラ
イバＦＸＤの動作について示す。共通ワードドライバＦ
ＸＤはデコード信号ａｊが接地電位ＶＳＳになることに
より選択され、二種類の共通ワード線ＦＸＲＷｔ、ＦＸ
ｂｎを駆動する。すなわち、接地電位ＶＳＳのデコード
信号ａｊがインバータ回路ＮＶＨ２１に入力され、共通
ワード線ＦＸＲＷｔを読み出し電位ＶＤＨに駆動する。
また、接地電位ＶＳＳのデコード信号をインバータ回路
ＮＶ２１で反転した電源電圧ＶＣＣのデコード信号ａｊ
ｂがインバータ回路ＮＶ２２に入力され、共通ワード線
ＦＸｂｎを接地電位ＶＳＳに駆動する。
イバＦＸＤの動作について示す。共通ワードドライバＦ
ＸＤはデコード信号ａｊが接地電位ＶＳＳになることに
より選択され、二種類の共通ワード線ＦＸＲＷｔ、ＦＸ
ｂｎを駆動する。すなわち、接地電位ＶＳＳのデコード
信号ａｊがインバータ回路ＮＶＨ２１に入力され、共通
ワード線ＦＸＲＷｔを読み出し電位ＶＤＨに駆動する。
また、接地電位ＶＳＳのデコード信号をインバータ回路
ＮＶ２１で反転した電源電圧ＶＣＣのデコード信号ａｊ
ｂがインバータ回路ＮＶ２２に入力され、共通ワード線
ＦＸｂｎを接地電位ＶＳＳに駆動する。
【００６０】以上では、読み書き電位ＶＤＨが電源電圧
ＶＣＣに等しい場合を示しているが、前述したように、
読み書き電位ＶＤＨは電源電圧ＶＣＣよりも低くともよ
い。また、図９ではデコード信号ａｘｊに読み出し制御
信号φｒおよび書き込み制御信号φｗを組み合わせてメ
インワードドライバＭＷＤを制御する例を示したが、φ
ｒかφｗかのどちらか一方の制御信号とデコード信号ａ
ｘｊとを組み合わせて制御することもできる。以下で
は、サブワードドライバの別の構成例を説明する。
ＶＣＣに等しい場合を示しているが、前述したように、
読み書き電位ＶＤＨは電源電圧ＶＣＣよりも低くともよ
い。また、図９ではデコード信号ａｘｊに読み出し制御
信号φｒおよび書き込み制御信号φｗを組み合わせてメ
インワードドライバＭＷＤを制御する例を示したが、φ
ｒかφｗかのどちらか一方の制御信号とデコード信号ａ
ｘｊとを組み合わせて制御することもできる。以下で
は、サブワードドライバの別の構成例を説明する。
【００６１】＜実施例２＞本実施例では、読み出し電位
ＶＤＨが電源電圧ＶＣＣよりも高い場合について説明す
る。まず、図１に示したサブワードドライバＳＷＤにお
いて、ＰＭＯＳトランジスタＭｐ１１の基板電位を読み
出し電位ＶＤＨとする。
ＶＤＨが電源電圧ＶＣＣよりも高い場合について説明す
る。まず、図１に示したサブワードドライバＳＷＤにお
いて、ＰＭＯＳトランジスタＭｐ１１の基板電位を読み
出し電位ＶＤＨとする。
【００６２】次に、図１１に、読み出し電位ＶＤＨが電
源電圧ＶＣＣよりも高い場合に使用する、電圧振幅変換
用バッファの構成例を示す。インバータ回路ＮＶ３１と
４個のＭＯＳトランジスタからなるレベルシフト回路Ｌ
ＳＣＨ３１を直列接続したバッファＢＵＦ３１を用い
て、周辺回路の電圧振幅ＶＣＣを所望の電圧振幅に変換
する。例えば、図９に示したメインワードドライバＭＷ
Ｄにおいて、ＮＡＮＤ回路ＮＤＭ１１を周辺回路と同じ
電源電圧のＮＡＮＤ回路とし、その出力端子に図１１に
示したバッファＢＵＦ３１を挿入する。この場合、レベ
ルシフト回路ＬＳＣＨ３１の電源電圧ＶＡを待機電位Ｖ
ＤＭとして、周辺回路の電圧振幅ＶＣＣに対して、メイ
ンワード線ＭＷＬｂｐを待機電位ＶＤＭから読み出し電
位ＶＤＨの振幅で駆動する。
源電圧ＶＣＣよりも高い場合に使用する、電圧振幅変換
用バッファの構成例を示す。インバータ回路ＮＶ３１と
４個のＭＯＳトランジスタからなるレベルシフト回路Ｌ
ＳＣＨ３１を直列接続したバッファＢＵＦ３１を用い
て、周辺回路の電圧振幅ＶＣＣを所望の電圧振幅に変換
する。例えば、図９に示したメインワードドライバＭＷ
Ｄにおいて、ＮＡＮＤ回路ＮＤＭ１１を周辺回路と同じ
電源電圧のＮＡＮＤ回路とし、その出力端子に図１１に
示したバッファＢＵＦ３１を挿入する。この場合、レベ
ルシフト回路ＬＳＣＨ３１の電源電圧ＶＡを待機電位Ｖ
ＤＭとして、周辺回路の電圧振幅ＶＣＣに対して、メイ
ンワード線ＭＷＬｂｐを待機電位ＶＤＭから読み出し電
位ＶＤＨの振幅で駆動する。
【００６３】また、図１０に示した共通ワードドライバ
ＦＸＤにおいて、インバータ回路ＮＶＨ２１を周辺回路
と同じ電源電圧のインバータ回路とし、その出力端子に
図１１に示したバッファＢＵＦ３１を挿入する。この場
合、レベルシフト回路ＬＳＣＨ３１の電源電圧ＶＡを接
地電位ＶＳＳとして、周辺回路の電圧振幅ＶＣＣに対し
て、共通ワード線ＦＸＲＷｔを接地電位ＶＳＳから読み
出し電位ＶＤＨの振幅で駆動する。
ＦＸＤにおいて、インバータ回路ＮＶＨ２１を周辺回路
と同じ電源電圧のインバータ回路とし、その出力端子に
図１１に示したバッファＢＵＦ３１を挿入する。この場
合、レベルシフト回路ＬＳＣＨ３１の電源電圧ＶＡを接
地電位ＶＳＳとして、周辺回路の電圧振幅ＶＣＣに対し
て、共通ワード線ＦＸＲＷｔを接地電位ＶＳＳから読み
出し電位ＶＤＨの振幅で駆動する。
【００６４】以上のように、読み出し電位ＶＤＨが電源
電圧ＶＣＣよりも高い場合、図１に示したサブワードド
ライバＳＷＤにおいて、ＰＭＯＳトランジスタＭｐ１１
の基板電位を読み出し電位ＶＤＨとし、図１１に示した
バッファＢＵＦ３１を用いることにより、サブワード線
を正の３値の電圧レベルに駆動することができる。
電圧ＶＣＣよりも高い場合、図１に示したサブワードド
ライバＳＷＤにおいて、ＰＭＯＳトランジスタＭｐ１１
の基板電位を読み出し電位ＶＤＨとし、図１１に示した
バッファＢＵＦ３１を用いることにより、サブワード線
を正の３値の電圧レベルに駆動することができる。
【００６５】＜実施例３＞図１２に、サブワードドライ
バの別の構成例を示す。この構成例は、実施例１のサブ
ワードドライバを元に、特開平１０−２０００７３で述
べられているようなＭＯＳトランジスタにおけるゲート
−ドレイン間の酸化膜における電界を緩和する手法を応
用したものである。したがって、読み出し電位ＶＤＨが
電源電圧ＶＣＣよりも高い場合に、図１１に示したバッ
ファ回路と共に使用することにより、信頼性の高い動作
を実現できる。
バの別の構成例を示す。この構成例は、実施例１のサブ
ワードドライバを元に、特開平１０−２０００７３で述
べられているようなＭＯＳトランジスタにおけるゲート
−ドレイン間の酸化膜における電界を緩和する手法を応
用したものである。したがって、読み出し電位ＶＤＨが
電源電圧ＶＣＣよりも高い場合に、図１１に示したバッ
ファ回路と共に使用することにより、信頼性の高い動作
を実現できる。
【００６６】ＰＭＯＳトランジスタＭｐ４１とＮＭＯＳ
トランジスタＭｎ４１、Ｍｎ４２、Ｍｎ４３１、Ｍｎ４
３２は、図１に示したサブワードドライバにおけるＰＭ
ＯＳトランジスタＭｐ１１とＮＭＯＳトランジスタＭｎ
１１、Ｍｎ１２、Ｍｎ１３１、Ｍｎ１３２にそれぞれ対
応する。図１に示したサブワードドライバと異なる点
は、トランジスタＭｐ４１の基板電位を読み出し電位Ｖ
ＤＨとしているところである。また、トランジスタＭｐ
４１のドレインとサブワード線ＳＷＬとの間に基板電位
が読み出し電位ＶＤＨの電界緩和用ＰＭＯＳトランジス
タＭｐ４２が挿入され、さらにトランジスタＭｎ４１、
Ｍｎ４２のドレイン電極とサブワード線ＳＷＬとの間に
基板電位が接地電位ＶＳＳの電界緩和用ＮＭＯＳトラン
ジスタＭｎ４４が挿入されているところである。
トランジスタＭｎ４１、Ｍｎ４２、Ｍｎ４３１、Ｍｎ４
３２は、図１に示したサブワードドライバにおけるＰＭ
ＯＳトランジスタＭｐ１１とＮＭＯＳトランジスタＭｎ
１１、Ｍｎ１２、Ｍｎ１３１、Ｍｎ１３２にそれぞれ対
応する。図１に示したサブワードドライバと異なる点
は、トランジスタＭｐ４１の基板電位を読み出し電位Ｖ
ＤＨとしているところである。また、トランジスタＭｐ
４１のドレインとサブワード線ＳＷＬとの間に基板電位
が読み出し電位ＶＤＨの電界緩和用ＰＭＯＳトランジス
タＭｐ４２が挿入され、さらにトランジスタＭｎ４１、
Ｍｎ４２のドレイン電極とサブワード線ＳＷＬとの間に
基板電位が接地電位ＶＳＳの電界緩和用ＮＭＯＳトラン
ジスタＭｎ４４が挿入されているところである。
【００６７】図中では、ＰＭＯＳトランジスタＭｐ４２
のゲートに接地電位ＶＳＳを、ＮＭＯＳトランジスタＭ
ｎ４４のゲートに電源電圧ＶＣＣを、それぞれ入力する
場合について示している。これらのゲートに入力する定
電圧レベルは一つとは限らず、適当な電圧振幅をもつパ
ルスとしてもよい。また、共通ワード線ＦＸＲＷｔをト
ランジスタＭｐ４１専用とし、トランジスタＭｎ４３２
のゲートに共通ワード線ＦＸＲＷｔｎを接続する。
のゲートに接地電位ＶＳＳを、ＮＭＯＳトランジスタＭ
ｎ４４のゲートに電源電圧ＶＣＣを、それぞれ入力する
場合について示している。これらのゲートに入力する定
電圧レベルは一つとは限らず、適当な電圧振幅をもつパ
ルスとしてもよい。また、共通ワード線ＦＸＲＷｔをト
ランジスタＭｐ４１専用とし、トランジスタＭｎ４３２
のゲートに共通ワード線ＦＸＲＷｔｎを接続する。
【００６８】共通ワード線ＦＸＲＷｔとＦＸＲＷｔｎは
同じ論理値を出力するが、例えば、共通ワード線ＦＸＲ
Ｗｔの電圧振幅が待機電位ＶＤＭ（ロウレベル）から読
み出し電位ＶＤＨ（ハイレベル）であるのに対して、共
通ワード線ＦＸＲＷｔｎの電圧振幅は接地電位ＶＳＳ
（ロウレベル）から電源電圧ＶＣＣ（ハイレベル）であ
るものとする。
同じ論理値を出力するが、例えば、共通ワード線ＦＸＲ
Ｗｔの電圧振幅が待機電位ＶＤＭ（ロウレベル）から読
み出し電位ＶＤＨ（ハイレベル）であるのに対して、共
通ワード線ＦＸＲＷｔｎの電圧振幅は接地電位ＶＳＳ
（ロウレベル）から電源電圧ＶＣＣ（ハイレベル）であ
るものとする。
【００６９】次に、このような構成による電界緩和の効
果を説明する。トランジスタＭｐ４１が導通してサブワ
ード線ＳＷＬが読み出し電位ＶＤＨに駆動される場合、
トランジスタＭｎ４１、Ｍｎ４２がカットオフ状態にあ
るので、トランジスタＭｎ４４には定常的に電流が流れ
ない。ＮＭＯＳトランジスタのしきい電圧をＶｔｎと表
すと、トランジスタＭｎ４４のソース電位、すなわちト
ランジスタＭｎ４１、Ｍｎ４２のドレイン電圧はＶＣＣ
−Ｖｔｎとなる。したがって、トランジスタＭｎ１１、
Ｍｎ１２のゲート−ドレイン間の酸化膜における電界
を、読み出し電位ＶＤＨからＶＣＣ−Ｖｔｎに緩和する
ことができる。
果を説明する。トランジスタＭｐ４１が導通してサブワ
ード線ＳＷＬが読み出し電位ＶＤＨに駆動される場合、
トランジスタＭｎ４１、Ｍｎ４２がカットオフ状態にあ
るので、トランジスタＭｎ４４には定常的に電流が流れ
ない。ＮＭＯＳトランジスタのしきい電圧をＶｔｎと表
すと、トランジスタＭｎ４４のソース電位、すなわちト
ランジスタＭｎ４１、Ｍｎ４２のドレイン電圧はＶＣＣ
−Ｖｔｎとなる。したがって、トランジスタＭｎ１１、
Ｍｎ１２のゲート−ドレイン間の酸化膜における電界
を、読み出し電位ＶＤＨからＶＣＣ−Ｖｔｎに緩和する
ことができる。
【００７０】このとき、図７で示した動作からわかるよ
うに、共通ワード線ＦＸＲＷｔｎがハイレベルの電源電
圧ＶＣＣに駆動されるので、トランジスタＭｎ４３２も
同様に電界緩和用トランジスタの役割を果たす。すなわ
ち、トランジスタＭｎ４３１のドレイン電圧が読み出し
電位ＶＤＨからＶＣＣ−Ｖｔｎに低減され、トランジス
タＭｎ４３１のゲート−ドレイン間の酸化膜における電
界を、読み出し電位ＶＤＨからＶＣＣ−Ｖｔｎに緩和す
ることができる。
うに、共通ワード線ＦＸＲＷｔｎがハイレベルの電源電
圧ＶＣＣに駆動されるので、トランジスタＭｎ４３２も
同様に電界緩和用トランジスタの役割を果たす。すなわ
ち、トランジスタＭｎ４３１のドレイン電圧が読み出し
電位ＶＤＨからＶＣＣ−Ｖｔｎに低減され、トランジス
タＭｎ４３１のゲート−ドレイン間の酸化膜における電
界を、読み出し電位ＶＤＨからＶＣＣ−Ｖｔｎに緩和す
ることができる。
【００７１】一方、トランジスタＭｎ４３１、Ｍｎ４３
２が導通してサブワード線ＳＷＬが書き込み電位ＶＤＬ
に駆動される場合、トランジスタＭｐ４１はカットオフ
状態にあるので、トランジスタＭｐ４２には定常的に電
流が流れない。ＰＭＯＳトランジスタのしきい電圧の絶
対値をＶｔｐと表すと、トランジスタＭｐ４２のソース
電位、すなわちトランジスタＭｐ４１のドレイン電圧は
Ｖｔｐとなる。したがって、Ｖｔｐが書き込み電位ＶＤ
Ｌよりも高い場合、トランジスタＭｐ４１のドレイン電
圧が書き込み電位ＶＤＬからＶｔｐに引き上げられるこ
ととなるので、トランジスタＭｐ４１のゲート−ドレイ
ン間の酸化膜における電界を緩和することができる。
２が導通してサブワード線ＳＷＬが書き込み電位ＶＤＬ
に駆動される場合、トランジスタＭｐ４１はカットオフ
状態にあるので、トランジスタＭｐ４２には定常的に電
流が流れない。ＰＭＯＳトランジスタのしきい電圧の絶
対値をＶｔｐと表すと、トランジスタＭｐ４２のソース
電位、すなわちトランジスタＭｐ４１のドレイン電圧は
Ｖｔｐとなる。したがって、Ｖｔｐが書き込み電位ＶＤ
Ｌよりも高い場合、トランジスタＭｐ４１のドレイン電
圧が書き込み電位ＶＤＬからＶｔｐに引き上げられるこ
ととなるので、トランジスタＭｐ４１のゲート−ドレイ
ン間の酸化膜における電界を緩和することができる。
【００７２】以上のような構成に加えて、特開平１０−
２０００７３で述べられているように、ＰＭＯＳトラン
ジスタＭｐ４１、Ｍｐ４２にｎ+Ｓｉゲートを用いて、
サブワード線ＳＷＬが読み出し電位ＶＤＨに駆動される
時のＰＭＯＳトランジスタＭｐ４１、Ｍｐ４２における
ゲート−ドレインおよびゲート−ソース間の酸化膜にお
ける電界を緩和する方法を適用することもできる。した
がって、トランジスタＭｐ４１、Ｍｎ４１、Ｍｎ４２、
Ｍｎ４３１のゲート−ドレイン間およびゲート−ソース
間の酸化膜における電界を緩和しつつ、サブワード線を
正の３値の電位レベルに駆動するサブワードドライバを
７個のＭＯＳトランジスタと３本のメインワード線およ
び３本の共通ワード線で実現することができる。
２０００７３で述べられているように、ＰＭＯＳトラン
ジスタＭｐ４１、Ｍｐ４２にｎ+Ｓｉゲートを用いて、
サブワード線ＳＷＬが読み出し電位ＶＤＨに駆動される
時のＰＭＯＳトランジスタＭｐ４１、Ｍｐ４２における
ゲート−ドレインおよびゲート−ソース間の酸化膜にお
ける電界を緩和する方法を適用することもできる。した
がって、トランジスタＭｐ４１、Ｍｎ４１、Ｍｎ４２、
Ｍｎ４３１のゲート−ドレイン間およびゲート−ソース
間の酸化膜における電界を緩和しつつ、サブワード線を
正の３値の電位レベルに駆動するサブワードドライバを
７個のＭＯＳトランジスタと３本のメインワード線およ
び３本の共通ワード線で実現することができる。
【００７３】さらに、以上で述べた電界緩和の手法はメ
インワードドライバＭＷＤや共通ワードドライバＦＸＤ
にも適用できる。
インワードドライバＭＷＤや共通ワードドライバＦＸＤ
にも適用できる。
【００７４】＜実施例４＞図１３に、さらに別のサブワ
ードドライバの構成例を示す。この構成例は、アイ・イ
ー・イー・イー、ジャーナル・オブ・ソリッド−ステー
ト・サーキッツ（１９９２年９月）第３１巻、９号、第
１３０２頁から第１３０７頁（IEEE journal of Sol
id-State Circuits, Vol.31, no.9, pp.1302-1307,
Sept.1996；以下、文献３と記述する）で述べられてい
るようなサブワードドライバを元に、共通ワード線を正
の３値の電圧レベルに駆動することにより、サブワード
線を正の３値の電圧レベルに駆動するようにしたもので
ある。ここで、正の３値の電圧とは、図４に示した電圧
設定を一例としている。
ードドライバの構成例を示す。この構成例は、アイ・イ
ー・イー・イー、ジャーナル・オブ・ソリッド−ステー
ト・サーキッツ（１９９２年９月）第３１巻、９号、第
１３０２頁から第１３０７頁（IEEE journal of Sol
id-State Circuits, Vol.31, no.9, pp.1302-1307,
Sept.1996；以下、文献３と記述する）で述べられてい
るようなサブワードドライバを元に、共通ワード線を正
の３値の電圧レベルに駆動することにより、サブワード
線を正の３値の電圧レベルに駆動するようにしたもので
ある。ここで、正の３値の電圧とは、図４に示した電圧
設定を一例としている。
【００７５】メインワード線信号はＰＭＯＳトランジス
タＭｐ５１とＮＭＯＳトランジスタＭｎ５１のゲートに
メインワード線ＭＷＬｂ、ＮＭＯＳトランジスタＭｎ５
２のゲートにメインワード線ＭＷＬｔをそれぞれ接続す
る。また、ＰＭＯＳトランジスタＭｐ５１とＮＭＯＳト
ランジスタＭｎ５２のソースに共通ワード線ＦＸｔを接
続する。さらに、トランジスタＭｎ５１のソースに待機
電位ＶＤＭを入力し、トランジスタＭｐ５１、Ｍｎ５１
およびＭｎ５２のドレインにサブワード線ＳＷＬを接続
する。トランジスタＭｐ５１の基板電位を電源電圧ＶＣ
Ｃとし、トランジスタＭｎ５１、Ｍｎ５２の基板電位を
接地電位ＶＳＳとする。
タＭｐ５１とＮＭＯＳトランジスタＭｎ５１のゲートに
メインワード線ＭＷＬｂ、ＮＭＯＳトランジスタＭｎ５
２のゲートにメインワード線ＭＷＬｔをそれぞれ接続す
る。また、ＰＭＯＳトランジスタＭｐ５１とＮＭＯＳト
ランジスタＭｎ５２のソースに共通ワード線ＦＸｔを接
続する。さらに、トランジスタＭｎ５１のソースに待機
電位ＶＤＭを入力し、トランジスタＭｐ５１、Ｍｎ５１
およびＭｎ５２のドレインにサブワード線ＳＷＬを接続
する。トランジスタＭｐ５１の基板電位を電源電圧ＶＣ
Ｃとし、トランジスタＭｎ５１、Ｍｎ５２の基板電位を
接地電位ＶＳＳとする。
【００７６】図１４に従い、図１３のサブワードドライ
バＳＷＤの動作を説明する。同図では、読み出し電位Ｖ
ＤＨが電源電圧ＶＣＣに等しく、サブワード線ＳＷＬ１
１１が選択されて読み出し動作を行う場合を示してい
る。
バＳＷＤの動作を説明する。同図では、読み出し電位Ｖ
ＤＨが電源電圧ＶＣＣに等しく、サブワード線ＳＷＬ１
１１が選択されて読み出し動作を行う場合を示してい
る。
【００７７】まず、書き込み制御信号φｗが接地電位Ｖ
ＳＳに保持され、接地電位ＶＳＳとなっている読み出し
制御信号φｒが電源電圧ＶＣＣに駆動されて読み出し状
態になると、メインワードドライバＭＷＤ１は電源電圧
ＶＣＣとなっているメインワード線ＭＷＬ１ｂを接地電
位ＶＳＳに、接地電位ＶＳＳとなっているメインワード
線ＭＷＬ１ｔを電源電圧ＶＣＣに、それぞれ駆動する。
また、共通ワードドライバＦＸＤ１１は、待機電位ＶＤ
Ｍになっている共通ワード線ＦＸ１１ｔを読み出し電位
ＶＤＨ（ここでは、電源電圧ＶＣＣ）に駆動する。
ＳＳに保持され、接地電位ＶＳＳとなっている読み出し
制御信号φｒが電源電圧ＶＣＣに駆動されて読み出し状
態になると、メインワードドライバＭＷＤ１は電源電圧
ＶＣＣとなっているメインワード線ＭＷＬ１ｂを接地電
位ＶＳＳに、接地電位ＶＳＳとなっているメインワード
線ＭＷＬ１ｔを電源電圧ＶＣＣに、それぞれ駆動する。
また、共通ワードドライバＦＸＤ１１は、待機電位ＶＤ
Ｍになっている共通ワード線ＦＸ１１ｔを読み出し電位
ＶＤＨ（ここでは、電源電圧ＶＣＣ）に駆動する。
【００７８】よって、メインワード線ＭＷＬ１ｂが接地
電位ＶＳＳ、メインワード線ＭＷＬ１ｔが電源電圧ＶＣ
Ｃにそれぞれ駆動され、共通ワード線ＦＸ１１ｔが読み
出し電位ＶＤＨに駆動されることにより、トランジスタ
Ｍｐ５１、Ｍｎ５２が導通し、トランジスタＭｎ５１が
オフ状態となり、サブワードドライバＳＷＤ１１１が選
択され、待機電位ＶＤＭとなっているサブワード線ＳＷ
Ｌ１１１を読み出し電位ＶＤＨに駆動する。
電位ＶＳＳ、メインワード線ＭＷＬ１ｔが電源電圧ＶＣ
Ｃにそれぞれ駆動され、共通ワード線ＦＸ１１ｔが読み
出し電位ＶＤＨに駆動されることにより、トランジスタ
Ｍｐ５１、Ｍｎ５２が導通し、トランジスタＭｎ５１が
オフ状態となり、サブワードドライバＳＷＤ１１１が選
択され、待機電位ＶＤＭとなっているサブワード線ＳＷ
Ｌ１１１を読み出し電位ＶＤＨに駆動する。
【００７９】このような動作に対して、非選択のサブワ
ードドライバは三通りの状態となる。すなわち、第１に
メインワード線と共通ワード線が共に非選択の状態、第
２にメインワード線が選択され共通ワード線が非選択の
状態、第３にメインワード線が非選択の状態で共通ワー
ド線が選択された状態の三通りである。以下、これらに
ついて順に説明する。
ードドライバは三通りの状態となる。すなわち、第１に
メインワード線と共通ワード線が共に非選択の状態、第
２にメインワード線が選択され共通ワード線が非選択の
状態、第３にメインワード線が非選択の状態で共通ワー
ド線が選択された状態の三通りである。以下、これらに
ついて順に説明する。
【００８０】第１に、メインワード線と共通ワード線が
共に非選択の状態を説明する。待機時には、全サブワー
ドドライバがこの状態である。サブワードドライバＳＷ
Ｄ１１１が選択される時にも、例えばサブワードドライ
バＳＷＤ２２１はこの状態を保つ。
共に非選択の状態を説明する。待機時には、全サブワー
ドドライバがこの状態である。サブワードドライバＳＷ
Ｄ１１１が選択される時にも、例えばサブワードドライ
バＳＷＤ２２１はこの状態を保つ。
【００８１】メインワード線ＭＷＬｂが電源電圧ＶＣＣ
に、メインワード線ＭＷＬｔｎが接地電位ＶＳＳに、そ
れぞれ駆動され、共通ワード線ＦＸｔが待機電位ＶＤＭ
にそれぞれ駆動されることにより、サブワードドライバ
ＳＷＤにおけるトランジスタＭｎ５１が導通し、トラン
ジスタＭｐ５１、Ｍｎ５２はオフ状態になり、サブワー
ド線ＳＷＬを待機電位ＶＤＭに駆動する。
に、メインワード線ＭＷＬｔｎが接地電位ＶＳＳに、そ
れぞれ駆動され、共通ワード線ＦＸｔが待機電位ＶＤＭ
にそれぞれ駆動されることにより、サブワードドライバ
ＳＷＤにおけるトランジスタＭｎ５１が導通し、トラン
ジスタＭｐ５１、Ｍｎ５２はオフ状態になり、サブワー
ド線ＳＷＬを待機電位ＶＤＭに駆動する。
【００８２】第２に、メインワード線が選択され共通ワ
ード線が非選択の状態を説明する。サブワードドライバ
ＳＷＤ１１１が選択される時に、例えばサブワードドラ
イバＳＷＤ１２１がこの状態になる。
ード線が非選択の状態を説明する。サブワードドライバ
ＳＷＤ１１１が選択される時に、例えばサブワードドラ
イバＳＷＤ１２１がこの状態になる。
【００８３】まず、メインワードドライバＭＷＤ１は電
源電圧ＶＣＣとなっているメインワード線ＭＷＬ１ｂを
接地電位ＶＳＳに、接地電位ＶＳＳとなっているメイン
ワード線ＭＷＬ１ｔを電源電圧ＶＣＣに、それぞれ駆動
する。また、共通ワードドライバＦＸＤ２１は非選択状
態を保持し、共通ワード線ＦＸ２１ｔを待機電位ＶＤＭ
にそれぞれ保持する。よって、メインワード線ＭＷＬ１
ｂが接地電位ＶＳＳに、メインワード線ＭＷＬ１ｔが電
源電圧ＶＣＣに、それぞれ駆動され、共通ワード線ＦＸ
２１ｔが待機電位ＶＤＭに駆動されることにより、サブ
ワードドライバＳＷＤ１２１におけるトランジスタＭｐ
５１、Ｍｎ５２が導通し、トランジスタＭｎ５１がオフ
状態になり、サブワード線ＳＷＬ１２１を待機電位ＶＤ
Ｍに保持する。
源電圧ＶＣＣとなっているメインワード線ＭＷＬ１ｂを
接地電位ＶＳＳに、接地電位ＶＳＳとなっているメイン
ワード線ＭＷＬ１ｔを電源電圧ＶＣＣに、それぞれ駆動
する。また、共通ワードドライバＦＸＤ２１は非選択状
態を保持し、共通ワード線ＦＸ２１ｔを待機電位ＶＤＭ
にそれぞれ保持する。よって、メインワード線ＭＷＬ１
ｂが接地電位ＶＳＳに、メインワード線ＭＷＬ１ｔが電
源電圧ＶＣＣに、それぞれ駆動され、共通ワード線ＦＸ
２１ｔが待機電位ＶＤＭに駆動されることにより、サブ
ワードドライバＳＷＤ１２１におけるトランジスタＭｐ
５１、Ｍｎ５２が導通し、トランジスタＭｎ５１がオフ
状態になり、サブワード線ＳＷＬ１２１を待機電位ＶＤ
Ｍに保持する。
【００８４】第３に、メインワード線が非選択の状態で
共通ワード線が選択された状態を説明する。サブワード
ドライバＳＷＤ１１１が選択される時に、例えばサブワ
ードドライバＳＷＤ２１１がこの状態になる。
共通ワード線が選択された状態を説明する。サブワード
ドライバＳＷＤ１１１が選択される時に、例えばサブワ
ードドライバＳＷＤ２１１がこの状態になる。
【００８５】まず、メインワードドライバＭＷＤ２は非
選択状態を保持し、メインワード線ＭＷＬ２ｂを電源電
圧ＶＣＣに、メインワード線ＭＷＬ２ｔを接地電位ＶＳ
Ｓに、それぞれ保持する。また、共通ワードドライバＦ
ＸＤ１１は、待機電位ＶＤＭになっている共通ワード線
ＦＸ１１ｔを読み出し電位ＶＤＨ（ここでは、電源電圧
ＶＣＣ）に駆動する。よって、メインワード線ＭＷＬ２
ｂが電源電圧ＶＣＣに、メインワード線ＭＷＬ２ｔが接
地電位ＶＳＳに、それぞれ駆動され、共通ワード線ＦＸ
１１ｔが読み出し電位ＶＤＨに駆動されることにより、
サブワードドライバＳＷＤ２１１におけるトランジスタ
Ｍｎ５１が導通し、トランジスタＭｐ５１、Ｍｎ５２が
オフ状態になり、サブワード線ＳＷＬ２１１を待機電位
ＶＤＭに保持する。
選択状態を保持し、メインワード線ＭＷＬ２ｂを電源電
圧ＶＣＣに、メインワード線ＭＷＬ２ｔを接地電位ＶＳ
Ｓに、それぞれ保持する。また、共通ワードドライバＦ
ＸＤ１１は、待機電位ＶＤＭになっている共通ワード線
ＦＸ１１ｔを読み出し電位ＶＤＨ（ここでは、電源電圧
ＶＣＣ）に駆動する。よって、メインワード線ＭＷＬ２
ｂが電源電圧ＶＣＣに、メインワード線ＭＷＬ２ｔが接
地電位ＶＳＳに、それぞれ駆動され、共通ワード線ＦＸ
１１ｔが読み出し電位ＶＤＨに駆動されることにより、
サブワードドライバＳＷＤ２１１におけるトランジスタ
Ｍｎ５１が導通し、トランジスタＭｐ５１、Ｍｎ５２が
オフ状態になり、サブワード線ＳＷＬ２１１を待機電位
ＶＤＭに保持する。
【００８６】次に、図１５に従い、図１３のサブワード
ドライバＳＷＤの書き込み動作を説明する。同図では、
読み出し電位ＶＤＨが電源電圧ＶＣＣに等しく、サブワ
ード線ＳＷＬ１１１が選択される場合を示している。
ドライバＳＷＤの書き込み動作を説明する。同図では、
読み出し電位ＶＤＨが電源電圧ＶＣＣに等しく、サブワ
ード線ＳＷＬ１１１が選択される場合を示している。
【００８７】まず、読み出し制御信号φｒが接地電位Ｖ
ＳＳを保ち、接地電位ＶＳＳとなっている書き込み制御
信号φｗが電源電圧ＶＣＣに駆動されて書き込み状態に
なると、メインワードドライバＭＷＤ１は電源電圧ＶＣ
Ｃとなっているメインワード線ＭＷＬ１ｂを接地電位Ｖ
ＳＳ、接地電位ＶＳＳとなっているメインワード線ＭＷ
Ｌ１ｔを電源電圧ＶＣＣにそれぞれ駆動する。
ＳＳを保ち、接地電位ＶＳＳとなっている書き込み制御
信号φｗが電源電圧ＶＣＣに駆動されて書き込み状態に
なると、メインワードドライバＭＷＤ１は電源電圧ＶＣ
Ｃとなっているメインワード線ＭＷＬ１ｂを接地電位Ｖ
ＳＳ、接地電位ＶＳＳとなっているメインワード線ＭＷ
Ｌ１ｔを電源電圧ＶＣＣにそれぞれ駆動する。
【００８８】また、共通ワードドライバＦＸＤ１１は、
待機電位ＶＤＭになっている共通ワード線ＦＸ１１ｔを
書き込み電位ＶＤＬに駆動する。よって、メインワード
線ＭＷＬ１ｂが接地電位ＶＳＳに、メインワード線ＭＷ
Ｌ１ｔが電源電圧ＶＣＣに、それぞれ駆動され、共通ワ
ード線ＦＸ１１ｔが書き込み電位ＶＤＬに駆動されるこ
とにより、トランジスタＭｐ５１、Ｍｎ５２が導通し、
トランジスタＭｎ５１がオフ状態となり、サブワードド
ライバＳＷＤ１１１が選択され、待機電位ＶＤＭとなっ
ているサブワード線ＳＷＬ１１１を書き込み電位ＶＤＬ
に駆動する。
待機電位ＶＤＭになっている共通ワード線ＦＸ１１ｔを
書き込み電位ＶＤＬに駆動する。よって、メインワード
線ＭＷＬ１ｂが接地電位ＶＳＳに、メインワード線ＭＷ
Ｌ１ｔが電源電圧ＶＣＣに、それぞれ駆動され、共通ワ
ード線ＦＸ１１ｔが書き込み電位ＶＤＬに駆動されるこ
とにより、トランジスタＭｐ５１、Ｍｎ５２が導通し、
トランジスタＭｎ５１がオフ状態となり、サブワードド
ライバＳＷＤ１１１が選択され、待機電位ＶＤＭとなっ
ているサブワード線ＳＷＬ１１１を書き込み電位ＶＤＬ
に駆動する。
【００８９】このような動作に対して、非選択のサブワ
ードドライバは三通りの状態となる。すなわち、第１に
メインワード線と共通ワード線が共に非選択の状態、第
２にメインワード線が選択され共通ワード線が非選択の
状態、第３にメインワード線が非選択の状態で共通ワー
ド線が選択された状態の三通りである。以下、これらに
ついて順に説明する。
ードドライバは三通りの状態となる。すなわち、第１に
メインワード線と共通ワード線が共に非選択の状態、第
２にメインワード線が選択され共通ワード線が非選択の
状態、第３にメインワード線が非選択の状態で共通ワー
ド線が選択された状態の三通りである。以下、これらに
ついて順に説明する。
【００９０】第１に、メインワード線と共通ワード線が
共に非選択の状態を説明する。サブワードドライバＳＷ
Ｄ１１１が選択される時に、例えばサブワードドライバ
ＳＷＤ２２１がこの状態となる。まず、メインワードド
ライバＭＷＤ２は非選択状態を保持し、メインワード線
ＭＷＬ２ｂを電源電圧ＶＣＣ、メインワード線ＭＷＬ２
ｔを接地電位ＶＳＳにそれぞれ保持する。また、共通ワ
ードドライバＦＸＤ２１は、共通ワード線ＦＸ２１ｔを
待機電位ＶＤＭに保持する。
共に非選択の状態を説明する。サブワードドライバＳＷ
Ｄ１１１が選択される時に、例えばサブワードドライバ
ＳＷＤ２２１がこの状態となる。まず、メインワードド
ライバＭＷＤ２は非選択状態を保持し、メインワード線
ＭＷＬ２ｂを電源電圧ＶＣＣ、メインワード線ＭＷＬ２
ｔを接地電位ＶＳＳにそれぞれ保持する。また、共通ワ
ードドライバＦＸＤ２１は、共通ワード線ＦＸ２１ｔを
待機電位ＶＤＭに保持する。
【００９１】よって、メインワード線ＭＷＬ２ｂが電源
電圧ＶＣＣに、メインワード線ＭＷＬ２ｔが接地電位Ｖ
ＳＳに、それぞれ駆動され、共通ワード線ＦＸ２１ｔが
待機電位ＶＤＭに駆動されることにより、サブワードド
ライバＳＷＤにおけるトランジスタＭｎ５１が導通し、
トランジスタＭｐ５１、Ｍｎ５２はオフ状態になり、サ
ブワード線ＳＷＬを待機電位ＶＤＭに駆動する。
電圧ＶＣＣに、メインワード線ＭＷＬ２ｔが接地電位Ｖ
ＳＳに、それぞれ駆動され、共通ワード線ＦＸ２１ｔが
待機電位ＶＤＭに駆動されることにより、サブワードド
ライバＳＷＤにおけるトランジスタＭｎ５１が導通し、
トランジスタＭｐ５１、Ｍｎ５２はオフ状態になり、サ
ブワード線ＳＷＬを待機電位ＶＤＭに駆動する。
【００９２】第２に、メインワード線が選択され共通ワ
ード線が非選択の状態を説明する。サブワードドライバ
ＳＷＤ１１１が選択される時に、例えばサブワードドラ
イバＳＷＤ１２１がこの状態になる。
ード線が非選択の状態を説明する。サブワードドライバ
ＳＷＤ１１１が選択される時に、例えばサブワードドラ
イバＳＷＤ１２１がこの状態になる。
【００９３】まず、メインワードドライバＭＷＤ１は電
源電圧ＶＣＣとなっているメインワード線ＭＷＬ１ｂを
接地電位ＶＳＳに、接地電位ＶＳＳとなっているメイン
ワード線ＭＷＬ１ｔを電源電圧ＶＣＣに、それぞれ駆動
する。また、共通ワードドライバＦＸＤ２１は共通ワー
ド線ＦＸ２１ｔ待機電位ＶＤＭに保持する。よって、メ
インワード線ＭＷＬ１ｂが接地電位ＶＳＳに、メインワ
ード線ＭＷＬ１ｔが電源電圧ＶＣＣに、それぞれ駆動さ
れ、共通ワード線ＦＸ２１ｔが待機電位ＶＤＭに駆動さ
れることにより、サブワードドライバＳＷＤ１２１にお
けるトランジスタＭｐ５１、Ｍｎ５２が導通し、トラン
ジスタＭｎ５１がオフ状態になり、サブワード線ＳＷＬ
１２１を待機電位ＶＤＭに保持する。
源電圧ＶＣＣとなっているメインワード線ＭＷＬ１ｂを
接地電位ＶＳＳに、接地電位ＶＳＳとなっているメイン
ワード線ＭＷＬ１ｔを電源電圧ＶＣＣに、それぞれ駆動
する。また、共通ワードドライバＦＸＤ２１は共通ワー
ド線ＦＸ２１ｔ待機電位ＶＤＭに保持する。よって、メ
インワード線ＭＷＬ１ｂが接地電位ＶＳＳに、メインワ
ード線ＭＷＬ１ｔが電源電圧ＶＣＣに、それぞれ駆動さ
れ、共通ワード線ＦＸ２１ｔが待機電位ＶＤＭに駆動さ
れることにより、サブワードドライバＳＷＤ１２１にお
けるトランジスタＭｐ５１、Ｍｎ５２が導通し、トラン
ジスタＭｎ５１がオフ状態になり、サブワード線ＳＷＬ
１２１を待機電位ＶＤＭに保持する。
【００９４】第３に、メインワード線が非選択の状態で
共通ワード線が選択された状態を説明する。サブワード
ドライバＳＷＤ１１１が選択される時に、例えばサブワ
ードドライバＳＷＤ２１１がこの状態になる。
共通ワード線が選択された状態を説明する。サブワード
ドライバＳＷＤ１１１が選択される時に、例えばサブワ
ードドライバＳＷＤ２１１がこの状態になる。
【００９５】まず、メインワードドライバＭＷＤ２は非
選択状態を保持し、メインワード線ＭＷＬ２ｂを電源電
圧ＶＣＣ、メインワード線ＭＷＬ２ｔを接地電位ＶＳＳ
にそれぞれ保持する。また、共通ワードドライバＦＸＤ
１１は、待機電位ＶＤＭになっている共通ワード線ＦＸ
１１ｔを書き込み電位ＶＤＬに駆動する。
選択状態を保持し、メインワード線ＭＷＬ２ｂを電源電
圧ＶＣＣ、メインワード線ＭＷＬ２ｔを接地電位ＶＳＳ
にそれぞれ保持する。また、共通ワードドライバＦＸＤ
１１は、待機電位ＶＤＭになっている共通ワード線ＦＸ
１１ｔを書き込み電位ＶＤＬに駆動する。
【００９６】よって、メインワード線ＭＷＬ２ｂが読み
出し電位ＶＤＨに、メインワード線ＭＷＬ２ｔが接地電
位ＶＳＳに、それぞれ駆動され、共通ワード線ＦＸ１１
ｔが書き込み電位ＶＤＬにそれぞれ駆動されることによ
り、サブワードドライバＳＷＤ２１１におけるトランジ
スタＭｎ５１が導通し、トランジスタＭｐ５１、Ｍｎ５
２がオフ状態になり、サブワード線ＳＷＬ２１１を待機
電位ＶＤＭに保持する。
出し電位ＶＤＨに、メインワード線ＭＷＬ２ｔが接地電
位ＶＳＳに、それぞれ駆動され、共通ワード線ＦＸ１１
ｔが書き込み電位ＶＤＬにそれぞれ駆動されることによ
り、サブワードドライバＳＷＤ２１１におけるトランジ
スタＭｎ５１が導通し、トランジスタＭｐ５１、Ｍｎ５
２がオフ状態になり、サブワード線ＳＷＬ２１１を待機
電位ＶＤＭに保持する。
【００９７】以上の動作から、図１３に示すように、選
択されたサブワード線ＳＷＬを正の３値の電圧レベルに
駆動するサブワードドライバを３個のＭＯＳトランジス
タと２本のメインワード線および１本の共通ワード線と
で構成することができる。
択されたサブワード線ＳＷＬを正の３値の電圧レベルに
駆動するサブワードドライバを３個のＭＯＳトランジス
タと２本のメインワード線および１本の共通ワード線と
で構成することができる。
【００９８】図１３に示したサブワードドライバに接続
するメインワード線ＭＷＬｂ、ＭＷＬｔと共通ワード線
ＦＸｔをそれぞれ駆動するメインワードドライバＭＷＤ
と共通ワードドライバＦＸＤについて、以下に示す。
するメインワード線ＭＷＬｂ、ＭＷＬｔと共通ワード線
ＦＸｔをそれぞれ駆動するメインワードドライバＭＷＤ
と共通ワードドライバＦＸＤについて、以下に示す。
【００９９】まず、メインワードドライバＭＷＤは、図
１６に示すようにインバータ回路ＮＶ６１、ＮＶ６２を
用いて構成され、メインワード線ＭＷＬｂおよびＭＷＬ
ｔを独立に駆動する。すなわち、デコード信号ａｘｊを
インバータ回路ＮＶ６１に入力して、その出力信号をメ
インワード線ＭＷＬｂとする。また、メインワード線Ｍ
ＷＬｂをインバータ回路ＮＶ６２でさらに反転した信号
をメインワード線ＭＷＬｔとする。ここで、直列接続し
たインバータ回路ＮＶ６１およびＮＶ６２はメインワー
ド線ＭＷＬｔを十分に駆動するためのドライバの役割も
果たしているが、デコード信号ａｘｊ発生回路の駆動能
力が十分高い場合にはデコード信号ａｘｊをそのままメ
インワード線ＭＷＬｔとしてもよい。
１６に示すようにインバータ回路ＮＶ６１、ＮＶ６２を
用いて構成され、メインワード線ＭＷＬｂおよびＭＷＬ
ｔを独立に駆動する。すなわち、デコード信号ａｘｊを
インバータ回路ＮＶ６１に入力して、その出力信号をメ
インワード線ＭＷＬｂとする。また、メインワード線Ｍ
ＷＬｂをインバータ回路ＮＶ６２でさらに反転した信号
をメインワード線ＭＷＬｔとする。ここで、直列接続し
たインバータ回路ＮＶ６１およびＮＶ６２はメインワー
ド線ＭＷＬｔを十分に駆動するためのドライバの役割も
果たしているが、デコード信号ａｘｊ発生回路の駆動能
力が十分高い場合にはデコード信号ａｘｊをそのままメ
インワード線ＭＷＬｔとしてもよい。
【０１００】以上の構成を用いたメインワードドライバ
ＭＷＤは、デコード信号ａｘｊが電源電圧ＶＣＣになる
ことにより選択される。すなわち、電源電圧ＶＣＣのデ
コード信号ａｘｊがインバータ回路ＮＶ６１に入力さ
れ、メインワード線ＭＷＬｂを接地電位ＶＳＳに駆動す
る。さらに、メインワード線ＭＷＬｂがインバータ回路
ＮＶ６２で反転され、メインワード線ＭＷＬｔを電源電
圧ＶＣＣに駆動する。
ＭＷＤは、デコード信号ａｘｊが電源電圧ＶＣＣになる
ことにより選択される。すなわち、電源電圧ＶＣＣのデ
コード信号ａｘｊがインバータ回路ＮＶ６１に入力さ
れ、メインワード線ＭＷＬｂを接地電位ＶＳＳに駆動す
る。さらに、メインワード線ＭＷＬｂがインバータ回路
ＮＶ６２で反転され、メインワード線ＭＷＬｔを電源電
圧ＶＣＣに駆動する。
【０１０１】図１７に、共通ワードドライバＦＸＤを示
す。インバータ回路ＮＶ７１、ＮＶ７２、ＮＡＮＤ回路
ＮＤ７１、ＮＯＲ回路ＮＲ７１、電圧選択回路ＮＶＳ７
１を用いて、メモリセルの読み書き動作に応じて共通ワ
ード線ＦＸｔを正の３値の電圧レベルに駆動することが
特徴である。
す。インバータ回路ＮＶ７１、ＮＶ７２、ＮＡＮＤ回路
ＮＤ７１、ＮＯＲ回路ＮＲ７１、電圧選択回路ＮＶＳ７
１を用いて、メモリセルの読み書き動作に応じて共通ワ
ード線ＦＸｔを正の３値の電圧レベルに駆動することが
特徴である。
【０１０２】すなわち、デコード信号ａｊをインバータ
回路ＮＶ７１で反転した信号ａｊｂと読み出し制御信号
φｒをＮＡＮＤ回路ＮＤ７１に入力し、その出力をデコ
ード信号ａｊｒｂ７１とする。また、書き込み制御信号
φｗをインバータ回路ＮＶ７２で反転させた信号φｗｂ
とデコード信号ａｊをそれぞれＮＯＲ回路ＮＲ７１に入
力し、その出力信号をａｊｗ７１とする。電圧選択回路
ＮＶＳ７１は、ゲートにデコード信号ａｊｒｂ７１が接
続されたＰＭＯＳトランジスタＭｐ７１、ゲートにデコ
ード信号ａｊが接続されたＮＭＯＳトランジスタＭｎ７
１と、ゲートにデコード信号ａｊｗ７１が接続されたＮ
ＭＯＳトランジスタＭｎ７２で構成される。
回路ＮＶ７１で反転した信号ａｊｂと読み出し制御信号
φｒをＮＡＮＤ回路ＮＤ７１に入力し、その出力をデコ
ード信号ａｊｒｂ７１とする。また、書き込み制御信号
φｗをインバータ回路ＮＶ７２で反転させた信号φｗｂ
とデコード信号ａｊをそれぞれＮＯＲ回路ＮＲ７１に入
力し、その出力信号をａｊｗ７１とする。電圧選択回路
ＮＶＳ７１は、ゲートにデコード信号ａｊｒｂ７１が接
続されたＰＭＯＳトランジスタＭｐ７１、ゲートにデコ
ード信号ａｊが接続されたＮＭＯＳトランジスタＭｎ７
１と、ゲートにデコード信号ａｊｗ７１が接続されたＮ
ＭＯＳトランジスタＭｎ７２で構成される。
【０１０３】トランジスタＭｐ７１のソースに読み出し
電圧ＶＤＨ、トランジスタＭｎ７１のソースに待機電圧
ＶＤＭ、トランジスタＭｎ７２のソースに書き込み電圧
ＶＤＬをそれぞれ入力し、トランジスタＭｐ７１、トラ
ンジスタＭｎ７１、トランジスタＭｎ７２のドレインを
共通ワード線ＦＸｔにそれぞれ接続する。トランジスタ
Ｍｐ７１の基板電位を電源電圧ＶＣＣ、トランジスタＭ
ｎ７１、Ｍｎ７２の基板電位を接地電位ＶＳＳとする。
電圧ＶＤＨ、トランジスタＭｎ７１のソースに待機電圧
ＶＤＭ、トランジスタＭｎ７２のソースに書き込み電圧
ＶＤＬをそれぞれ入力し、トランジスタＭｐ７１、トラ
ンジスタＭｎ７１、トランジスタＭｎ７２のドレインを
共通ワード線ＦＸｔにそれぞれ接続する。トランジスタ
Ｍｐ７１の基板電位を電源電圧ＶＣＣ、トランジスタＭ
ｎ７１、Ｍｎ７２の基板電位を接地電位ＶＳＳとする。
【０１０４】次に、以上の構成を用いた共通ワードドラ
イバＦＸＤの動作について示す。共通ワードドライバＦ
ＸＤはデコード信号ａｊが接地電位ＶＳＳになることに
より選択され、メモリセルの読み書き動作に応じて共通
ワード線ＦＸｔを正の３値の電圧レベルに駆動する。
イバＦＸＤの動作について示す。共通ワードドライバＦ
ＸＤはデコード信号ａｊが接地電位ＶＳＳになることに
より選択され、メモリセルの読み書き動作に応じて共通
ワード線ＦＸｔを正の３値の電圧レベルに駆動する。
【０１０５】まず、書き込み制御信号φｗが接地電位Ｖ
ＳＳに保持され、接地電位ＶＳＳとなっている読み出し
制御信号φｒが電源電圧ＶＣＣに駆動されて読み出し状
態となる場合について示す。電圧選択回路ＮＶＳ７１に
おいて、それぞれ接地電位ＶＳＳのデコード信号ａｊ、
ａｊｒｂ７１およびａｊｗ７１が入力され、トランジス
タＭｐ７１が導通して共通ワード線ＦＸｔを読み出し電
位ＶＤＨに駆動する。
ＳＳに保持され、接地電位ＶＳＳとなっている読み出し
制御信号φｒが電源電圧ＶＣＣに駆動されて読み出し状
態となる場合について示す。電圧選択回路ＮＶＳ７１に
おいて、それぞれ接地電位ＶＳＳのデコード信号ａｊ、
ａｊｒｂ７１およびａｊｗ７１が入力され、トランジス
タＭｐ７１が導通して共通ワード線ＦＸｔを読み出し電
位ＶＤＨに駆動する。
【０１０６】次に、読み出し制御信号φｒが接地電位Ｖ
ＳＳに保持され、接地電位ＶＳＳとなっている書き込み
制御信号φｗが電源電圧ＶＣＣに駆動されて書き込み状
態となる場合について示す。電圧選択回路ＮＶＳ７１に
おいて、接地電位ＶＳＳのデコード信号ａｊと、それぞ
れ電源電圧ＶＣＣのデコード信号ａｊｒｂ７１およびａ
ｊｗ７１が入力され、トランジスタＭｎ７２が導通して
共通ワード線ＦＸｔを書き込み電位ＶＤＬに駆動する。
ＳＳに保持され、接地電位ＶＳＳとなっている書き込み
制御信号φｗが電源電圧ＶＣＣに駆動されて書き込み状
態となる場合について示す。電圧選択回路ＮＶＳ７１に
おいて、接地電位ＶＳＳのデコード信号ａｊと、それぞ
れ電源電圧ＶＣＣのデコード信号ａｊｒｂ７１およびａ
ｊｗ７１が入力され、トランジスタＭｎ７２が導通して
共通ワード線ＦＸｔを書き込み電位ＶＤＬに駆動する。
【０１０７】以上のようなメインワードドライバＭＷＤ
と共通ワードドライバＦＸＤを用いて、文献３に示され
た従来からの構成のサブワードドライバに所望の期間だ
け正の３値の電圧レベルを供給することにより、メモリ
セルの読み書き動作に応じてサブワード線を正の３値の
電圧レベルに駆動することができる。
と共通ワードドライバＦＸＤを用いて、文献３に示され
た従来からの構成のサブワードドライバに所望の期間だ
け正の３値の電圧レベルを供給することにより、メモリ
セルの読み書き動作に応じてサブワード線を正の３値の
電圧レベルに駆動することができる。
【０１０８】また、図１７ではデコード信号ａｊに読み
出し制御信号φｒおよび書き込み制御信号φｗを組み合
わせて共通ワードドライバＦＸＤを制御する例を示した
が、デコード信号ａｊにどちらか一方の制御信号を組み
合わせて制御することもできる。さらに、これまでは図
４の電圧設定例に従い読み書き電位ＶＤＨが電源電圧Ｖ
ＣＣに等しい場合を示してきたが、前述したように読み
書き電位ＶＤＨは電源電圧ＶＣＣよりも低くともよい。
出し制御信号φｒおよび書き込み制御信号φｗを組み合
わせて共通ワードドライバＦＸＤを制御する例を示した
が、デコード信号ａｊにどちらか一方の制御信号を組み
合わせて制御することもできる。さらに、これまでは図
４の電圧設定例に従い読み書き電位ＶＤＨが電源電圧Ｖ
ＣＣに等しい場合を示してきたが、前述したように読み
書き電位ＶＤＨは電源電圧ＶＣＣよりも低くともよい。
【０１０９】＜実施例５＞本実施例では、読み出し電位
ＶＤＨが電源電圧ＶＣＣよりも高い場合、サブワード線
を正の３値の電圧レベルに駆動することができるサブワ
ードドライバの構成例を示す。まず、実施例２で示した
方法を適用して、図１３に示したサブワードドライバＳ
ＷＤを元に、トランジスタＭｐ５１の基板電位を読み出
し電位ＶＤＨとする場合について述べる。メインワード
線ＭＷＬｂと共通ワード線ＦＸｔのハイレベルを読み出
し電位ＶＤＨとし、図１６に示したメインワードドライ
バＭＷＤにおいて、インバータ回路ＮＶ６１の出力端子
に図１１に示したバッファＢＵＦ３１を挿入する。バッ
ファＢＵＦ３１を構成するレベルシフト回路ＬＳＣＨ３
１の電源電圧ＶＡを接地電位ＶＳＳとすることにより、
周辺回路の電圧振幅ＶＣＣに対して、メインワード線Ｍ
ＷＬｂｐを接地電位ＶＳＳから読み出し電位ＶＤＨの振
幅で駆動する。
ＶＤＨが電源電圧ＶＣＣよりも高い場合、サブワード線
を正の３値の電圧レベルに駆動することができるサブワ
ードドライバの構成例を示す。まず、実施例２で示した
方法を適用して、図１３に示したサブワードドライバＳ
ＷＤを元に、トランジスタＭｐ５１の基板電位を読み出
し電位ＶＤＨとする場合について述べる。メインワード
線ＭＷＬｂと共通ワード線ＦＸｔのハイレベルを読み出
し電位ＶＤＨとし、図１６に示したメインワードドライ
バＭＷＤにおいて、インバータ回路ＮＶ６１の出力端子
に図１１に示したバッファＢＵＦ３１を挿入する。バッ
ファＢＵＦ３１を構成するレベルシフト回路ＬＳＣＨ３
１の電源電圧ＶＡを接地電位ＶＳＳとすることにより、
周辺回路の電圧振幅ＶＣＣに対して、メインワード線Ｍ
ＷＬｂｐを接地電位ＶＳＳから読み出し電位ＶＤＨの振
幅で駆動する。
【０１１０】また、図１７に示した共通ワードドライバ
ＦＸＤの電圧選択回路ＮＶＳ７１において、トランジス
タＭｐ７１の基板電位を読み出し電位ＶＤＨとする。さ
らに、ＮＡＮＤ回路ＮＤ７１の出力端子に図１１に示し
たバッファＢＵＦ３１を挿入する。バッファＢＵＦ３１
を構成するレベルシフト回路ＬＳＣＨ３１の電源電圧Ｖ
Ａを接地電位ＶＳＳとして、周辺回路の電圧振幅ＶＣＣ
に対して、デコード信号ａｊｒｂ７１を接地電位ＶＳＳ
から読み出し電位ＶＤＨの振幅で駆動する。
ＦＸＤの電圧選択回路ＮＶＳ７１において、トランジス
タＭｐ７１の基板電位を読み出し電位ＶＤＨとする。さ
らに、ＮＡＮＤ回路ＮＤ７１の出力端子に図１１に示し
たバッファＢＵＦ３１を挿入する。バッファＢＵＦ３１
を構成するレベルシフト回路ＬＳＣＨ３１の電源電圧Ｖ
Ａを接地電位ＶＳＳとして、周辺回路の電圧振幅ＶＣＣ
に対して、デコード信号ａｊｒｂ７１を接地電位ＶＳＳ
から読み出し電位ＶＤＨの振幅で駆動する。
【０１１１】さらに、読み出し電位ＶＤＨが電源電圧Ｖ
ＣＣよりも高い場合、実施例３で示したように特開平１
０−２０００７３で述べられている手法を適用して、ト
ランジスタにおけるゲート−ドレインおよびゲート−ソ
ース間の酸化膜における電界を緩和したサブワードドラ
イバの構成例について述べる。
ＣＣよりも高い場合、実施例３で示したように特開平１
０−２０００７３で述べられている手法を適用して、ト
ランジスタにおけるゲート−ドレインおよびゲート−ソ
ース間の酸化膜における電界を緩和したサブワードドラ
イバの構成例について述べる。
【０１１２】すなわち、図１８に示すように、トランジ
スタＭｐ５１１と共通ワード線ＦＸｔとの間に基板電位
が読み出し電位ＶＤＨの電界緩和用ＰＭＯＳトランジス
タＭｐ５１２、トランジスタＭｎ５１１のドレイン電極
とサブワード線ＳＷＬとの間に基板電位が接地電位ＶＳ
Ｓの電界緩和用ＮＭＯＳトランジスタＭｎ５１３をそれ
ぞれ挿入し、トランジスタＭｐ５１２のゲートに接地電
位ＶＳＳ、トランジスタＭｎ５１３のゲートに電源電圧
ＶＣＣをそれぞれ入力する。これらの定電圧レベルは一
つとは限らず、適当な電圧振幅をもつパルスとしてもよ
い。
スタＭｐ５１１と共通ワード線ＦＸｔとの間に基板電位
が読み出し電位ＶＤＨの電界緩和用ＰＭＯＳトランジス
タＭｐ５１２、トランジスタＭｎ５１１のドレイン電極
とサブワード線ＳＷＬとの間に基板電位が接地電位ＶＳ
Ｓの電界緩和用ＮＭＯＳトランジスタＭｎ５１３をそれ
ぞれ挿入し、トランジスタＭｐ５１２のゲートに接地電
位ＶＳＳ、トランジスタＭｎ５１３のゲートに電源電圧
ＶＣＣをそれぞれ入力する。これらの定電圧レベルは一
つとは限らず、適当な電圧振幅をもつパルスとしてもよ
い。
【０１１３】このような構成により、トランジスタＭｐ
５１１が導通してサブワード線ＳＷＬが読み出し電位Ｖ
ＤＨに駆動される場合、トランジスタＭｎ５１１のドレ
イン電圧が、読み出し電位ＶＤＨからＶＣＣ−Ｖｔｎ
（ここで、ＶｔｎはＮＭＯＳトランジスタのしきい電
圧）に低減される。よって、トランジスタＭｎ５１１の
ゲート−ドレイン間の酸化膜における電界を緩和するこ
とができる。
５１１が導通してサブワード線ＳＷＬが読み出し電位Ｖ
ＤＨに駆動される場合、トランジスタＭｎ５１１のドレ
イン電圧が、読み出し電位ＶＤＨからＶＣＣ−Ｖｔｎ
（ここで、ＶｔｎはＮＭＯＳトランジスタのしきい電
圧）に低減される。よって、トランジスタＭｎ５１１の
ゲート−ドレイン間の酸化膜における電界を緩和するこ
とができる。
【０１１４】一方、ＰＭＯＳトランジスタのしきい電圧
の絶対値Ｖｔｐが書き込み電位ＶＤＬより大きい場合、
共通ワード線が書き込み電位ＶＤＬに駆動される非選択
サブワードドライバＳＷＤ（例えば、サブワードドライ
バＳＷＤ１１１が選択される時のサブワードドライバＳ
ＷＤ２１１）において、トランジスタＭｐ５１１のソー
ス電圧が、書き込み電位ＶＤＬからＶｔｐに引き上げら
れる。
の絶対値Ｖｔｐが書き込み電位ＶＤＬより大きい場合、
共通ワード線が書き込み電位ＶＤＬに駆動される非選択
サブワードドライバＳＷＤ（例えば、サブワードドライ
バＳＷＤ１１１が選択される時のサブワードドライバＳ
ＷＤ２１１）において、トランジスタＭｐ５１１のソー
ス電圧が、書き込み電位ＶＤＬからＶｔｐに引き上げら
れる。
【０１１５】よって、トランジスタＭｐ５１１のゲート
−ソース間の酸化膜における電界を緩和することができ
る。
−ソース間の酸化膜における電界を緩和することができ
る。
【０１１６】以上のような構成に加えて、特開平１０−
２０００７３で述べられているように、ＰＭＯＳトラン
ジスタＭｐ５１１、Ｍｐ５１２にｎＳｉゲートを用い
て、サブワード線ＳＷＬが読み出し電位ＶＤＨに駆動さ
れる時のＰＭＯＳトランジスタＭｐ５１１、Ｍｐ５１２
におけるゲート−ドレインおよびゲート−ソース間の酸
化膜における電界を緩和する方法を適用することもでき
る。
２０００７３で述べられているように、ＰＭＯＳトラン
ジスタＭｐ５１１、Ｍｐ５１２にｎＳｉゲートを用い
て、サブワード線ＳＷＬが読み出し電位ＶＤＨに駆動さ
れる時のＰＭＯＳトランジスタＭｐ５１１、Ｍｐ５１２
におけるゲート−ドレインおよびゲート−ソース間の酸
化膜における電界を緩和する方法を適用することもでき
る。
【０１１７】したがって、トランジスタＭｐ５１１、Ｍ
ｎ５１１のゲート−ドレイン間およびゲート−ソース間
の酸化膜における電界を緩和しつつ、サブワード線を正
の３値の電位レベルに駆動するサブワードドライバを５
個のＭＯＳトランジスタと２本のメインワード線および
１本の共通ワード線で実現することができる。
ｎ５１１のゲート−ドレイン間およびゲート−ソース間
の酸化膜における電界を緩和しつつ、サブワード線を正
の３値の電位レベルに駆動するサブワードドライバを５
個のＭＯＳトランジスタと２本のメインワード線および
１本の共通ワード線で実現することができる。
【０１１８】また、以上で述べた方法を適用して、メイ
ンワードドライバＭＷＤや共通ワードドライバＦＸＤお
けるトランジスタのゲート−ドレイン間およびゲート−
ソース間の酸化膜における電界を緩和することができ
る。
ンワードドライバＭＷＤや共通ワードドライバＦＸＤお
けるトランジスタのゲート−ドレイン間およびゲート−
ソース間の酸化膜における電界を緩和することができ
る。
【０１１９】＜実施例６＞図１９に、さらに別のサブワ
ードドライバの構成例を示す。この構成例は、文献３で
述べられているようなサブワードドライバを元に、サブ
ワード線を正の３値の電圧に駆動するようにしたもので
ある。ここで、正の３値の電圧とは、図４に示した電圧
設定を一例としている。
ードドライバの構成例を示す。この構成例は、文献３で
述べられているようなサブワードドライバを元に、サブ
ワード線を正の３値の電圧に駆動するようにしたもので
ある。ここで、正の３値の電圧とは、図４に示した電圧
設定を一例としている。
【０１２０】図１３示したサブワードドライバとの違い
は、ＮＭＯＳトランジスタＭｎ８１のソースに共通ワー
ド線ＦＸｂｎを接続したことにある。このような構成に
することで、メインワード線および共通ワード線の電圧
レベルを２値とすることができる。
は、ＮＭＯＳトランジスタＭｎ８１のソースに共通ワー
ド線ＦＸｂｎを接続したことにある。このような構成に
することで、メインワード線および共通ワード線の電圧
レベルを２値とすることができる。
【０１２１】以下、図２０に従い、図１９のサブワード
ドライバＳＷＤの動作を説明する。同図では、読み出し
電位ＶＤＨが電源電圧ＶＣＣに等しく、サブワード線Ｓ
ＷＬ１１１が選択されて読み出し動作を行う場合を示し
ている。
ドライバＳＷＤの動作を説明する。同図では、読み出し
電位ＶＤＨが電源電圧ＶＣＣに等しく、サブワード線Ｓ
ＷＬ１１１が選択されて読み出し動作を行う場合を示し
ている。
【０１２２】まず、書き込み制御信号φｗが接地電位Ｖ
ＳＳに保持され、接地電位ＶＳＳとなっている読み出し
制御信号φｒが電源電圧ＶＣＣに駆動されて読み出し状
態になると、メインワードドライバＭＷＤ１は電源電圧
ＶＣＣとなっているメインワード線ＭＷＬ１ｂを接地電
位ＶＳＳに、接地電位ＶＳＳとなっているメインワード
線ＭＷＬ１ｔを電源電圧ＶＣＣに、それぞれ駆動する。
また、共通ワードドライバＦＸＤ１１は、待機電位ＶＤ
Ｍになっている共通ワード線ＦＸ１１ｔｐを読み出し電
位ＶＤＨ（ここでは、電源電圧ＶＣＣ）に駆動し、共通
ワード線ＦＸ１１ｂｎを待機電位ＶＤＭに保持する。
ＳＳに保持され、接地電位ＶＳＳとなっている読み出し
制御信号φｒが電源電圧ＶＣＣに駆動されて読み出し状
態になると、メインワードドライバＭＷＤ１は電源電圧
ＶＣＣとなっているメインワード線ＭＷＬ１ｂを接地電
位ＶＳＳに、接地電位ＶＳＳとなっているメインワード
線ＭＷＬ１ｔを電源電圧ＶＣＣに、それぞれ駆動する。
また、共通ワードドライバＦＸＤ１１は、待機電位ＶＤ
Ｍになっている共通ワード線ＦＸ１１ｔｐを読み出し電
位ＶＤＨ（ここでは、電源電圧ＶＣＣ）に駆動し、共通
ワード線ＦＸ１１ｂｎを待機電位ＶＤＭに保持する。
【０１２３】よって、メインワード線ＭＷＬ１ｂが接地
電位ＶＳＳ、メインワード線ＭＷＬ１ｔが電源電圧ＶＣ
Ｃにそれぞれ駆動され、共通ワード線ＦＸ１１ｔｐが読
み出し電位ＶＤＨ、ＦＸ１１ｂｎが待機電位ＶＤＭに駆
動されることによりトランジスタＭｐ８１、Ｍｎ８２が
導通し、トランジスタＭｎ８１がオフ状態となり、サブ
ワードドライバＳＷＤ１１１が選択され、待機電位ＶＤ
Ｍとなっているサブワード線ＳＷＬ１１１を読み出し電
位ＶＤＨに駆動する。
電位ＶＳＳ、メインワード線ＭＷＬ１ｔが電源電圧ＶＣ
Ｃにそれぞれ駆動され、共通ワード線ＦＸ１１ｔｐが読
み出し電位ＶＤＨ、ＦＸ１１ｂｎが待機電位ＶＤＭに駆
動されることによりトランジスタＭｐ８１、Ｍｎ８２が
導通し、トランジスタＭｎ８１がオフ状態となり、サブ
ワードドライバＳＷＤ１１１が選択され、待機電位ＶＤ
Ｍとなっているサブワード線ＳＷＬ１１１を読み出し電
位ＶＤＨに駆動する。
【０１２４】このような動作に対して、非選択のサブワ
ードドライバは三通りの状態となる。すなわち、第１に
メインワード線と共通ワード線が共に非選択の状態、第
２にメインワード線が選択され共通ワード線が非選択の
状態、第３にメインワード線が非選択の状態で共通ワー
ド線が選択された状態の三通りである。以下、これらに
ついて順に説明する。
ードドライバは三通りの状態となる。すなわち、第１に
メインワード線と共通ワード線が共に非選択の状態、第
２にメインワード線が選択され共通ワード線が非選択の
状態、第３にメインワード線が非選択の状態で共通ワー
ド線が選択された状態の三通りである。以下、これらに
ついて順に説明する。
【０１２５】第１に、メインワード線と共通ワード線が
共に非選択の状態を説明する。待機時には、全サブワー
ドドライバがこの状態である。サブワードドライバＳＷ
Ｄ１１１が選択される時にも、例えばサブワードドライ
バＳＷＤ２２１はこの状態を保つ。
共に非選択の状態を説明する。待機時には、全サブワー
ドドライバがこの状態である。サブワードドライバＳＷ
Ｄ１１１が選択される時にも、例えばサブワードドライ
バＳＷＤ２２１はこの状態を保つ。
【０１２６】メインワード線ＭＷＬｂが電源電圧ＶＣＣ
に、メインワード線ＭＷＬｔｎが接地電位ＶＳＳに、そ
れぞれ駆動され、共通ワード線ＦＸｔｐ、ＦＸｂｎが待
機電位ＶＤＭにそれぞれ駆動されることにより、サブワ
ードドライバＳＷＤにおけるトランジスタＭｎ８１が導
通し、トランジスタＭｐ８１、Ｍｎ８２はオフ状態にな
り、サブワード線ＳＷＬを待機電位ＶＤＭに駆動する。
に、メインワード線ＭＷＬｔｎが接地電位ＶＳＳに、そ
れぞれ駆動され、共通ワード線ＦＸｔｐ、ＦＸｂｎが待
機電位ＶＤＭにそれぞれ駆動されることにより、サブワ
ードドライバＳＷＤにおけるトランジスタＭｎ８１が導
通し、トランジスタＭｐ８１、Ｍｎ８２はオフ状態にな
り、サブワード線ＳＷＬを待機電位ＶＤＭに駆動する。
【０１２７】第２に、メインワード線が選択され共通ワ
ード線が非選択の状態を説明する。サブワードドライバ
ＳＷＤ１１１が選択される時に、例えばサブワードドラ
イバＳＷＤ１２１がこの状態になる。
ード線が非選択の状態を説明する。サブワードドライバ
ＳＷＤ１１１が選択される時に、例えばサブワードドラ
イバＳＷＤ１２１がこの状態になる。
【０１２８】まず、メインワードドライバＭＷＤ１は電
源電圧ＶＣＣとなっているメインワード線ＭＷＬ１ｂを
接地電位ＶＳＳに、接地電位ＶＳＳとなっているメイン
ワード線ＭＷＬ１ｂを電源電圧ＶＣＣに、それぞれ駆動
する。また、共通ワードドライバＦＸＤ２１は非選択状
態を保持し、共通ワード線ＦＸ２１ｔｐ、ＦＸ２１ｂｎ
を待機電位ＶＤＭにそれぞれ保持する。
源電圧ＶＣＣとなっているメインワード線ＭＷＬ１ｂを
接地電位ＶＳＳに、接地電位ＶＳＳとなっているメイン
ワード線ＭＷＬ１ｂを電源電圧ＶＣＣに、それぞれ駆動
する。また、共通ワードドライバＦＸＤ２１は非選択状
態を保持し、共通ワード線ＦＸ２１ｔｐ、ＦＸ２１ｂｎ
を待機電位ＶＤＭにそれぞれ保持する。
【０１２９】よって、メインワード線ＭＷＬ１ｂが接地
電位ＶＳＳ、メインワード線ＭＷＬ１ｔが読み出し電位
ＶＤＨにそれぞれ駆動され、共通ワード線ＦＸ２１ｔ
ｐ、ＦＸ２１ｂｎが待機電位ＶＤＭに駆動されることに
より、サブワードドライバＳＷＤ１２１におけるトラン
ジスタＭｐ８１、Ｍｎ８２が導通し、トランジスタＭｎ
８１がオフ状態になり、サブワード線ＳＷＬ１２１を待
機電位ＶＤＭに保持する。
電位ＶＳＳ、メインワード線ＭＷＬ１ｔが読み出し電位
ＶＤＨにそれぞれ駆動され、共通ワード線ＦＸ２１ｔ
ｐ、ＦＸ２１ｂｎが待機電位ＶＤＭに駆動されることに
より、サブワードドライバＳＷＤ１２１におけるトラン
ジスタＭｐ８１、Ｍｎ８２が導通し、トランジスタＭｎ
８１がオフ状態になり、サブワード線ＳＷＬ１２１を待
機電位ＶＤＭに保持する。
【０１３０】第３に、メインワード線が非選択の状態で
共通ワード線が選択された状態を説明する。サブワード
ドライバＳＷＤ１１１が選択される時に、例えばサブワ
ードドライバＳＷＤ２１１がこの状態になる。
共通ワード線が選択された状態を説明する。サブワード
ドライバＳＷＤ１１１が選択される時に、例えばサブワ
ードドライバＳＷＤ２１１がこの状態になる。
【０１３１】まず、メインワードドライバＭＷＤ２は非
選択状態を保持し、メインワード線ＭＷＬ２ｂを電源電
圧ＶＣＣに、メインワード線ＭＷＬ２ｔを接地電位ＶＳ
Ｓに、それぞれ保持する。また、共通ワードドライバＦ
ＸＤ１１は、待機電位ＶＤＭになっている共通ワード線
ＦＸ１１ｔｐを読み出し電位ＶＤＨ（ここでは、電源電
圧ＶＣＣ）に駆動し、共通ワード線ＦＸ１１ｂｎを待機
電位ＶＤＭに保持する。
選択状態を保持し、メインワード線ＭＷＬ２ｂを電源電
圧ＶＣＣに、メインワード線ＭＷＬ２ｔを接地電位ＶＳ
Ｓに、それぞれ保持する。また、共通ワードドライバＦ
ＸＤ１１は、待機電位ＶＤＭになっている共通ワード線
ＦＸ１１ｔｐを読み出し電位ＶＤＨ（ここでは、電源電
圧ＶＣＣ）に駆動し、共通ワード線ＦＸ１１ｂｎを待機
電位ＶＤＭに保持する。
【０１３２】よって、メインワード線ＭＷＬ２ｂが電源
電圧ＶＣＣに、メインワード線ＭＷＬ２ｔが接地電位Ｖ
ＳＳに、それぞれ駆動され、共通ワード線ＦＸ１１ｔｐ
が読み出し電位ＶＤＨに、共通ワード線ＦＸ１１ｂｎが
待機電位ＶＤＭに、それぞれ駆動されることにより、サ
ブワードドライバＳＷＤ２１１におけるトランジスタＭ
ｎ８１が導通し、トランジスタＭｐ８１、Ｍｎ８２がオ
フ状態になり、サブワード線ＳＷＬ２１１を待機電位Ｖ
ＤＭに保持する。
電圧ＶＣＣに、メインワード線ＭＷＬ２ｔが接地電位Ｖ
ＳＳに、それぞれ駆動され、共通ワード線ＦＸ１１ｔｐ
が読み出し電位ＶＤＨに、共通ワード線ＦＸ１１ｂｎが
待機電位ＶＤＭに、それぞれ駆動されることにより、サ
ブワードドライバＳＷＤ２１１におけるトランジスタＭ
ｎ８１が導通し、トランジスタＭｐ８１、Ｍｎ８２がオ
フ状態になり、サブワード線ＳＷＬ２１１を待機電位Ｖ
ＤＭに保持する。
【０１３３】次に、図２１に従い、図１８のサブワード
ドライバＳＷＤの書き込み動作を説明する。同図では、
読み出し電位ＶＤＨが電源電圧ＶＣＣに等しく、サブワ
ード線ＳＷＬ１１１が選択される場合を示している。
ドライバＳＷＤの書き込み動作を説明する。同図では、
読み出し電位ＶＤＨが電源電圧ＶＣＣに等しく、サブワ
ード線ＳＷＬ１１１が選択される場合を示している。
【０１３４】まず、読み出し制御信号φｒが接地電位Ｖ
ＳＳを保ち、接地電位ＶＳＳとなっている書き込み制御
信号φｗが電源電圧ＶＣＣに駆動されて書き込み状態に
なると、メインワードドライバＭＷＤ１は書き込み選択
状態となり、メインワード線ＭＷＬ１ｂを電源電圧ＶＣ
Ｃに、メインワード線ＭＷＬ１ｔを接地電位ＶＳＳに、
それぞれ保持する。
ＳＳを保ち、接地電位ＶＳＳとなっている書き込み制御
信号φｗが電源電圧ＶＣＣに駆動されて書き込み状態に
なると、メインワードドライバＭＷＤ１は書き込み選択
状態となり、メインワード線ＭＷＬ１ｂを電源電圧ＶＣ
Ｃに、メインワード線ＭＷＬ１ｔを接地電位ＶＳＳに、
それぞれ保持する。
【０１３５】また、共通ワードドライバＦＸＤ１１は共
通ワード線ＦＸ１１ｔｐを待機電位ＶＤＭに保持し、待
機電位ＶＤＭになっている共通ワード線ＦＸ１１ｂｎを
書き込み電位ＶＤＬに駆動する。よって、メインワード
線ＭＷＬ１ｂが電源電圧ＶＣＣに、メインワード線ＭＷ
Ｌ１ｔが接地電位ＶＳＳに、それぞれ駆動され、共通ワ
ード線ＦＸ１１ｔｐが待機電位ＶＤＭ、共通ワード線Ｆ
Ｘ１１ｂｎが書き込み電位ＶＤＬに駆動されることによ
りトランジスタＭｎ８１が導通し、トランジスタＭｐ８
１、Ｍｎ８２がオフ状態となり、サブワードドライバＳ
ＷＤ１１１が選択され、待機電位ＶＤＭとなっているサ
ブワード線ＳＷＬ１１１を書き込み電位ＶＤＬに駆動す
る。
通ワード線ＦＸ１１ｔｐを待機電位ＶＤＭに保持し、待
機電位ＶＤＭになっている共通ワード線ＦＸ１１ｂｎを
書き込み電位ＶＤＬに駆動する。よって、メインワード
線ＭＷＬ１ｂが電源電圧ＶＣＣに、メインワード線ＭＷ
Ｌ１ｔが接地電位ＶＳＳに、それぞれ駆動され、共通ワ
ード線ＦＸ１１ｔｐが待機電位ＶＤＭ、共通ワード線Ｆ
Ｘ１１ｂｎが書き込み電位ＶＤＬに駆動されることによ
りトランジスタＭｎ８１が導通し、トランジスタＭｐ８
１、Ｍｎ８２がオフ状態となり、サブワードドライバＳ
ＷＤ１１１が選択され、待機電位ＶＤＭとなっているサ
ブワード線ＳＷＬ１１１を書き込み電位ＶＤＬに駆動す
る。
【０１３６】このような動作に対して、非選択のサブワ
ードドライバは三通りの状態となる。すなわち、第１に
メインワード線と共通ワード線が共に非選択の状態、第
２にメインワード線が書き込み選択され共通ワード線が
非選択の状態、第３にメインワード線が非選択の状態で
共通ワード線が書き込み選択された状態の三通りであ
る。以下、これらについて順に説明する。
ードドライバは三通りの状態となる。すなわち、第１に
メインワード線と共通ワード線が共に非選択の状態、第
２にメインワード線が書き込み選択され共通ワード線が
非選択の状態、第３にメインワード線が非選択の状態で
共通ワード線が書き込み選択された状態の三通りであ
る。以下、これらについて順に説明する。
【０１３７】第１に、メインワード線と共通ワード線が
共に非選択の状態を説明する。サブワードドライバＳＷ
Ｄ１１１が選択される時に、例えばサブワードドライバ
ＳＷＤ２２１がこの状態となる。
共に非選択の状態を説明する。サブワードドライバＳＷ
Ｄ１１１が選択される時に、例えばサブワードドライバ
ＳＷＤ２２１がこの状態となる。
【０１３８】まず、メインワードドライバＭＷＤ２は書
き込み非選択状態となり、電源電圧ＶＣＣになっている
メインワード線ＭＷＬ２ｂを接地電位ＶＳＳに、接地電
位ＶＳＳになっているメインワード線ＭＷＬ２ｔを電源
電圧ＶＣＣに、それぞれ駆動する。また、共通ワードド
ライバＦＸＤ２１は非選択状態を保持し、共通ワード線
ＦＸ２１ｔｐ、ＦＸ２１ｂｎを待機電位ＶＤＭにそれぞ
れ保持する。
き込み非選択状態となり、電源電圧ＶＣＣになっている
メインワード線ＭＷＬ２ｂを接地電位ＶＳＳに、接地電
位ＶＳＳになっているメインワード線ＭＷＬ２ｔを電源
電圧ＶＣＣに、それぞれ駆動する。また、共通ワードド
ライバＦＸＤ２１は非選択状態を保持し、共通ワード線
ＦＸ２１ｔｐ、ＦＸ２１ｂｎを待機電位ＶＤＭにそれぞ
れ保持する。
【０１３９】よって、メインワード線ＭＷＬ２ｂが接地
電位ＶＳＳ、メインワード線ＭＷＬ２ｔが電源電圧ＶＣ
Ｃにそれぞれ駆動され、共通ワード線ＦＸ２１ｔｐ、共
通ワード線ＦＸ２１ｂｎが待機電位ＶＤＭに駆動される
ことにより、サブワードドライバＳＷＤにおけるトラン
ジスタＭｐ８１、Ｍｎ８２が導通し、トランジスタＭｎ
８１はオフ状態になり、サブワード線ＳＷＬを待機電位
ＶＤＭに駆動する。
電位ＶＳＳ、メインワード線ＭＷＬ２ｔが電源電圧ＶＣ
Ｃにそれぞれ駆動され、共通ワード線ＦＸ２１ｔｐ、共
通ワード線ＦＸ２１ｂｎが待機電位ＶＤＭに駆動される
ことにより、サブワードドライバＳＷＤにおけるトラン
ジスタＭｐ８１、Ｍｎ８２が導通し、トランジスタＭｎ
８１はオフ状態になり、サブワード線ＳＷＬを待機電位
ＶＤＭに駆動する。
【０１４０】第２に、メインワード線が書き込み状態に
選択され共通ワード線が非選択の状態を説明する。サブ
ワードドライバＳＷＤ１１１が選択される時に、例えば
サブワードドライバＳＷＤ１２１がこの状態になる。
選択され共通ワード線が非選択の状態を説明する。サブ
ワードドライバＳＷＤ１１１が選択される時に、例えば
サブワードドライバＳＷＤ１２１がこの状態になる。
【０１４１】まず、メインワードドライバＭＷＤ１はメ
インワード線ＭＷＬ１ｂを電源電圧ＶＣＣに、メインワ
ード線ＭＷＬ１ｔを接地電位ＶＳＳに、それぞれ保持す
る。また、共通ワードドライバＦＸＤ２１は非選択状態
を保持し、共通ワード線ＦＸ２１ｔｐ、ＦＸ２１ｂｎを
待機電位ＶＤＭにそれぞれ保持する。
インワード線ＭＷＬ１ｂを電源電圧ＶＣＣに、メインワ
ード線ＭＷＬ１ｔを接地電位ＶＳＳに、それぞれ保持す
る。また、共通ワードドライバＦＸＤ２１は非選択状態
を保持し、共通ワード線ＦＸ２１ｔｐ、ＦＸ２１ｂｎを
待機電位ＶＤＭにそれぞれ保持する。
【０１４２】よって、メインワード線ＭＷＬ１ｂが読み
出し電位ＶＤＨに、メインワード線ＭＷＬ１ｔが接地電
位ＶＳＳに、それぞれ駆動され、共通ワード線ＦＸ２１
ｔｐ、ＦＸ２１ｂｎが待機電位ＶＤＭに駆動されること
により、サブワードドライバＳＷＤ１２１におけるトラ
ンジスタＭｎ８１が導通し、トランジスタＭｐ８１、Ｍ
ｎ８２がオフ状態になり、サブワード線ＳＷＬ１２１を
待機電位ＶＤＭに保持する。
出し電位ＶＤＨに、メインワード線ＭＷＬ１ｔが接地電
位ＶＳＳに、それぞれ駆動され、共通ワード線ＦＸ２１
ｔｐ、ＦＸ２１ｂｎが待機電位ＶＤＭに駆動されること
により、サブワードドライバＳＷＤ１２１におけるトラ
ンジスタＭｎ８１が導通し、トランジスタＭｐ８１、Ｍ
ｎ８２がオフ状態になり、サブワード線ＳＷＬ１２１を
待機電位ＶＤＭに保持する。
【０１４３】第３に、メインワード線が書き込み非選択
の状態で共通ワード線が選択された状態を説明する。サ
ブワードドライバＳＷＤ１１１が選択される時に、例え
ばサブワードドライバＳＷＤ２１１がこの状態になる。
の状態で共通ワード線が選択された状態を説明する。サ
ブワードドライバＳＷＤ１１１が選択される時に、例え
ばサブワードドライバＳＷＤ２１１がこの状態になる。
【０１４４】まず、メインワードドライバＭＷＤ２は電
源電圧ＶＣＣになっているメインワード線ＭＷＬ２ｂを
接地電位ＶＳＳに、接地電位ＶＳＳになっているメイン
ワード線ＭＷＬ２ｔを電源電圧ＶＣＣに、それぞれ駆動
する。また、共通ワードドライバＦＸＤ１１は共通ワー
ド線ＦＸ１１ｔｐを待機電位ＶＤＭに保持し、待機電位
ＶＤＭになっている共通ワード線ＦＸ１１ｂｎを書き込
み電位ＶＤＬに駆動する。
源電圧ＶＣＣになっているメインワード線ＭＷＬ２ｂを
接地電位ＶＳＳに、接地電位ＶＳＳになっているメイン
ワード線ＭＷＬ２ｔを電源電圧ＶＣＣに、それぞれ駆動
する。また、共通ワードドライバＦＸＤ１１は共通ワー
ド線ＦＸ１１ｔｐを待機電位ＶＤＭに保持し、待機電位
ＶＤＭになっている共通ワード線ＦＸ１１ｂｎを書き込
み電位ＶＤＬに駆動する。
【０１４５】よって、メインワード線ＭＷＬ２ｂが接地
電位ＶＳＳに、メインワード線ＭＷＬ２ｔが電源電圧Ｖ
ＣＣに、それぞれ駆動され、共通ワード線ＦＸ１１ｔｐ
が待機電位ＶＤＭに、共通ワード線ＦＸ１１ｂｎが書き
込み電位ＶＤＬに、それぞれ駆動されることにより、サ
ブワードドライバＳＷＤ２１１におけるトランジスタＭ
ｐ８１、Ｍｎ８２が導通し、トランジスタＭｎ８１がオ
フ状態になり、サブワード線ＳＷＬ２１１を待機電位Ｖ
ＤＭに保持する。
電位ＶＳＳに、メインワード線ＭＷＬ２ｔが電源電圧Ｖ
ＣＣに、それぞれ駆動され、共通ワード線ＦＸ１１ｔｐ
が待機電位ＶＤＭに、共通ワード線ＦＸ１１ｂｎが書き
込み電位ＶＤＬに、それぞれ駆動されることにより、サ
ブワードドライバＳＷＤ２１１におけるトランジスタＭ
ｐ８１、Ｍｎ８２が導通し、トランジスタＭｎ８１がオ
フ状態になり、サブワード線ＳＷＬ２１１を待機電位Ｖ
ＤＭに保持する。
【０１４６】以上の動作から、図１９に示すように、選
択されたサブワード線ＳＷＬを正の３値の電圧レベルに
駆動するサブワードドライバを３個のＭＯＳトランジス
タと２本のメインワード線および２本の共通ワード線と
で構成することができる。
択されたサブワード線ＳＷＬを正の３値の電圧レベルに
駆動するサブワードドライバを３個のＭＯＳトランジス
タと２本のメインワード線および２本の共通ワード線と
で構成することができる。
【０１４７】図１９に示したサブワードドライバに接続
するメインワード線ＭＷＬｂ、ＭＷＬｔと共通ワード線
ＦＸｔｐ、ＦＸｂｎをそれぞれ駆動するメインワードド
ライバＭＷＤと共通ワードドライバＦＸＤについて、以
下に示す。
するメインワード線ＭＷＬｂ、ＭＷＬｔと共通ワード線
ＦＸｔｐ、ＦＸｂｎをそれぞれ駆動するメインワードド
ライバＭＷＤと共通ワードドライバＦＸＤについて、以
下に示す。
【０１４８】まず、図２２にメインワードドライバＭＷ
Ｄを示す。ＮＡＮＤ回路ＮＤ９１、ＮＯＲ回路ＮＲ９
１、ＮＲ９２、インバータ回路ＮＶ９１、ＮＶ９２、Ｎ
Ｖ９３を用いて、メインワード線ＭＷＬｂおよびＭＷＬ
ｔを独立に駆動するようにメインワードドライバＭＷＤ
が構成される。
Ｄを示す。ＮＡＮＤ回路ＮＤ９１、ＮＯＲ回路ＮＲ９
１、ＮＲ９２、インバータ回路ＮＶ９１、ＮＶ９２、Ｎ
Ｖ９３を用いて、メインワード線ＭＷＬｂおよびＭＷＬ
ｔを独立に駆動するようにメインワードドライバＭＷＤ
が構成される。
【０１４９】すなわち、デコード信号ａｘｊをインバー
タ回路ＮＶ９１に入力して、その出力信号をａｘｊｂと
する。デコード信号ａｘｊｂと読み出し制御信号φｒを
ＮＡＮＤ回路ＮＤ９１に入力して、その出力信号をデコ
ード信号Ｎ９１とし、さらにインバータ回路ＮＶ１２で
反転した信号をＮ９２とする。また、デコード信号ａｊ
ｘｂと読み出し制御信号φｒをＮＯＲ回路ＮＲ９１に入
力して、その出力信号をデコード信号Ｎ９３とする。デ
コード信号Ｎ９２とＮ９３をＮＯＲ回路ＮＲ９２にそれ
ぞれ入力して、その出力信号をメインワード線ＭＷＬｔ
とする。さらに、メインワード線ＭＷＬｔをインバータ
回路ＮＶ９３の入力端子に接続して、その出力信号をメ
インワード線ＭＷＬｂとする。
タ回路ＮＶ９１に入力して、その出力信号をａｘｊｂと
する。デコード信号ａｘｊｂと読み出し制御信号φｒを
ＮＡＮＤ回路ＮＤ９１に入力して、その出力信号をデコ
ード信号Ｎ９１とし、さらにインバータ回路ＮＶ１２で
反転した信号をＮ９２とする。また、デコード信号ａｊ
ｘｂと読み出し制御信号φｒをＮＯＲ回路ＮＲ９１に入
力して、その出力信号をデコード信号Ｎ９３とする。デ
コード信号Ｎ９２とＮ９３をＮＯＲ回路ＮＲ９２にそれ
ぞれ入力して、その出力信号をメインワード線ＭＷＬｔ
とする。さらに、メインワード線ＭＷＬｔをインバータ
回路ＮＶ９３の入力端子に接続して、その出力信号をメ
インワード線ＭＷＬｂとする。
【０１５０】以上の構成を用いたメインワードドライバ
ＭＷＤの動作について示す。メインワードドライバＭＷ
Ｄは、メモリセルの読み出し動作の選択時に、読み出し
制御信号φｒとデコード信号ａｘｊが電源電圧ＶＣＣに
なることにより、メインワード線ＭＷＬｂを接地電位Ｖ
ＳＳに、メインワード線ＭＷＬｔを電源電圧ＶＣＣに、
それぞれ駆動する。さらに、メモリセルの書き込み動作
の非選択時に、読み出し制御信号φｒとデコード信号ａ
ｘｊが接地電位ＶＳＳになることにより、メインワード
線ＭＷＬｂを接地電位ＶＳＳに、メインワード線ＭＷＬ
ｔを電源電圧ＶＣＣに、それぞれ駆動する。
ＭＷＤの動作について示す。メインワードドライバＭＷ
Ｄは、メモリセルの読み出し動作の選択時に、読み出し
制御信号φｒとデコード信号ａｘｊが電源電圧ＶＣＣに
なることにより、メインワード線ＭＷＬｂを接地電位Ｖ
ＳＳに、メインワード線ＭＷＬｔを電源電圧ＶＣＣに、
それぞれ駆動する。さらに、メモリセルの書き込み動作
の非選択時に、読み出し制御信号φｒとデコード信号ａ
ｘｊが接地電位ＶＳＳになることにより、メインワード
線ＭＷＬｂを接地電位ＶＳＳに、メインワード線ＭＷＬ
ｔを電源電圧ＶＣＣに、それぞれ駆動する。
【０１５１】図２３に、共通ワードドライバＦＸＤを示
す。図１９に示したサブワードドライバでは、読み書き
動作に応じた電圧レベルの共通ワード線ＦＸｔｐ、ＦＸ
ｂｎを入力するために、インバータ回路ＮＶ１０１、Ｎ
Ｖ１０２、ＮＶＨＭ１０１、ＮＯＲ回路ＮＲ１０１、Ｎ
Ｒ１０２、電圧選択回路ＮＶＳ１０１を用いて、読み書
き動作に応じた電圧レベルに共通ワード線ＦＸｔｐ、Ｆ
Ｘｂｎを駆動することが特徴である。
す。図１９に示したサブワードドライバでは、読み書き
動作に応じた電圧レベルの共通ワード線ＦＸｔｐ、ＦＸ
ｂｎを入力するために、インバータ回路ＮＶ１０１、Ｎ
Ｖ１０２、ＮＶＨＭ１０１、ＮＯＲ回路ＮＲ１０１、Ｎ
Ｒ１０２、電圧選択回路ＮＶＳ１０１を用いて、読み書
き動作に応じた電圧レベルに共通ワード線ＦＸｔｐ、Ｆ
Ｘｂｎを駆動することが特徴である。
【０１５２】すなわち、デコード信号ａｊと読み出し制
御信号φｒをＮＯＲ回路ＮＲ１０１に入力し、その出力
ａｊｒ１０をインバータ回路ＮＶ１０１で反転した信号
をデコード信号ａｊｒｂ１０とする。また、デコード信
号ａｊと書き込み制御信号φｗをＮＯＲ回路ＮＲ１０２
に入力し、その出力ａｊｗ１０をインバータ回路ＮＶ１
０２で反転した信号をデコード信号ａｊｗｂ１０とす
る。さらに、デコード信号ａｊｗｂ１０をインバータ回
路ＮＶＨＭ１０１で反転した信号を共通ワード線ＦＸｔ
ｐとする。
御信号φｒをＮＯＲ回路ＮＲ１０１に入力し、その出力
ａｊｒ１０をインバータ回路ＮＶ１０１で反転した信号
をデコード信号ａｊｒｂ１０とする。また、デコード信
号ａｊと書き込み制御信号φｗをＮＯＲ回路ＮＲ１０２
に入力し、その出力ａｊｗ１０をインバータ回路ＮＶ１
０２で反転した信号をデコード信号ａｊｗｂ１０とす
る。さらに、デコード信号ａｊｗｂ１０をインバータ回
路ＮＶＨＭ１０１で反転した信号を共通ワード線ＦＸｔ
ｐとする。
【０１５３】電圧選択回路ＮＶＳ１０１は基板電位が接
地電位ＶＳＳのＮＭＯＳトランジスタＭｎ１０１１、Ｍ
ｎ１０１２で構成され、これらのゲートにデコード信号
ａｊｗｂ１０、ａｊｗ１０、ソースに待機電位ＶＤＭ、
書き込み電位ＶＤＬをそれぞれ接続し、それぞれのドレ
インを共通ワード線ＦＸｂｎに接続する。
地電位ＶＳＳのＮＭＯＳトランジスタＭｎ１０１１、Ｍ
ｎ１０１２で構成され、これらのゲートにデコード信号
ａｊｗｂ１０、ａｊｗ１０、ソースに待機電位ＶＤＭ、
書き込み電位ＶＤＬをそれぞれ接続し、それぞれのドレ
インを共通ワード線ＦＸｂｎに接続する。
【０１５４】インバータ回路ＮＶＭＨ１０１はＰＭＯＳ
トランジスタＭｐ１０２１とＮＭＯＳトランジスタＭｎ
１０２１で構成されるが、トランジスタＭｐ１０２１の
ソースに電源電圧ＶＤＨを、トランジスタＭｎ１０２１
のソースに待機電位ＶＤＭを、それぞれ入力する点が周
辺回路で用いられるインバータ回路と異なる。したがっ
て、入力信号の電圧振幅ＶＣＣに対して、出力信号の電
圧振幅は読み出し電位ＶＤＨから待機電位ＶＤＭとな
る。
トランジスタＭｐ１０２１とＮＭＯＳトランジスタＭｎ
１０２１で構成されるが、トランジスタＭｐ１０２１の
ソースに電源電圧ＶＤＨを、トランジスタＭｎ１０２１
のソースに待機電位ＶＤＭを、それぞれ入力する点が周
辺回路で用いられるインバータ回路と異なる。したがっ
て、入力信号の電圧振幅ＶＣＣに対して、出力信号の電
圧振幅は読み出し電位ＶＤＨから待機電位ＶＤＭとな
る。
【０１５５】次に、以上の構成を用いた共通ワードドラ
イバＦＸＤの動作について示す。共通ワードドライバＦ
ＸＤはデコード信号ａｊが接地電位ＶＳＳになることに
より選択され、メモリセルの読み書き動作に応じた電圧
レベルに共通ワード線ＦＸｔを駆動する。
イバＦＸＤの動作について示す。共通ワードドライバＦ
ＸＤはデコード信号ａｊが接地電位ＶＳＳになることに
より選択され、メモリセルの読み書き動作に応じた電圧
レベルに共通ワード線ＦＸｔを駆動する。
【０１５６】まず、書き込み制御信号φｗが接地電位Ｖ
ＳＳに保持され、接地電位ＶＳＳとなっている読み出し
制御信号φｒが電源電圧ＶＣＣに駆動されて読み出し状
態となる場合について示す。
ＳＳに保持され、接地電位ＶＳＳとなっている読み出し
制御信号φｒが電源電圧ＶＣＣに駆動されて読み出し状
態となる場合について示す。
【０１５７】それぞれ接地電位ＶＳＳのデコード信号ａ
ｊと書き込み制御信号φｗがＮＯＲ回路ＮＲ１０２に入
力され、共通ワード線ＦＸｔｐを読み出し電位ＶＤＨに
駆動する。一方、接地電位ＶＳＳのデコード信号ａｊと
電源電圧ＶＣＣの読み出し制御信号φｒがＮＯＲ回路Ｎ
Ｒ１０１に入力され、デコード信号ａｊｒｂ１０が電源
電圧ＶＣＣとなる。よって、電圧選択回路ＮＶＳ１０１
において、トランジスタＭｎ１０１１が導通状態となっ
て共通ワード線ＦＸｂｎを待機電位ＶＤＭに駆動する。
ｊと書き込み制御信号φｗがＮＯＲ回路ＮＲ１０２に入
力され、共通ワード線ＦＸｔｐを読み出し電位ＶＤＨに
駆動する。一方、接地電位ＶＳＳのデコード信号ａｊと
電源電圧ＶＣＣの読み出し制御信号φｒがＮＯＲ回路Ｎ
Ｒ１０１に入力され、デコード信号ａｊｒｂ１０が電源
電圧ＶＣＣとなる。よって、電圧選択回路ＮＶＳ１０１
において、トランジスタＭｎ１０１１が導通状態となっ
て共通ワード線ＦＸｂｎを待機電位ＶＤＭに駆動する。
【０１５８】次に、読み出し制御信号φｒが接地電位Ｖ
ＳＳに保持され、接地電位ＶＳＳとなっている書き込み
制御信号φｗが電源電圧ＶＣＣに駆動されて書き込み状
態となる場合について示す。
ＳＳに保持され、接地電位ＶＳＳとなっている書き込み
制御信号φｗが電源電圧ＶＣＣに駆動されて書き込み状
態となる場合について示す。
【０１５９】接地電位ＶＳＳのデコード信号ａｊと電源
電圧ＶＣＣの書き込み制御信号φｗがＮＯＲ回路ＮＲ１
０２に入力されてデコード信号ａｊｗｂ１０が電源電圧
ＶＣＣとなり、共通ワード線ＦＸｔｐを待機電位ＶＤＭ
に駆動する。一方、それぞれ接地電位ＶＳＳのデコード
信号ａｊと読み出し制御信号φｒがＮＯＲ回路ＮＲ１０
１に入力され、デコード信号ａｊｒ１０が電源電圧ＶＣ
Ｃとなる。よって、電圧選択回路ＮＶＳ１０１におい
て、トランジスタＭｎ１０１２が導通状態となって共通
ワード線ＦＸｂｎを読み出し電位ＶＤＬに駆動する。
電圧ＶＣＣの書き込み制御信号φｗがＮＯＲ回路ＮＲ１
０２に入力されてデコード信号ａｊｗｂ１０が電源電圧
ＶＣＣとなり、共通ワード線ＦＸｔｐを待機電位ＶＤＭ
に駆動する。一方、それぞれ接地電位ＶＳＳのデコード
信号ａｊと読み出し制御信号φｒがＮＯＲ回路ＮＲ１０
１に入力され、デコード信号ａｊｒ１０が電源電圧ＶＣ
Ｃとなる。よって、電圧選択回路ＮＶＳ１０１におい
て、トランジスタＭｎ１０１２が導通状態となって共通
ワード線ＦＸｂｎを読み出し電位ＶＤＬに駆動する。
【０１６０】以上のようなメインワードドライバＭＷＤ
と共通ワードドライバＦＸＤを用いてメインワード線と
共通ワード線を２値の電圧レベルに駆動することによ
り、メモリセルの読み書き動作に応じてサブワード線を
正の３値の電圧レベルに駆動するサブワードドライバを
文献３に示された従来のサブワードドライバと同じ素子
数で構成することができる。
と共通ワードドライバＦＸＤを用いてメインワード線と
共通ワード線を２値の電圧レベルに駆動することによ
り、メモリセルの読み書き動作に応じてサブワード線を
正の３値の電圧レベルに駆動するサブワードドライバを
文献３に示された従来のサブワードドライバと同じ素子
数で構成することができる。
【０１６１】また、図２２では、デコード信号ａｘｊと
読み出し制御信号φｒによってメインワードドライバＭ
ＷＤを制御する例を示したが、デコード信号ａｘｊと書
き込み制御信号φｗによってメインワードドライバＭＷ
Ｄを制御することもできる。
読み出し制御信号φｒによってメインワードドライバＭ
ＷＤを制御する例を示したが、デコード信号ａｘｊと書
き込み制御信号φｗによってメインワードドライバＭＷ
Ｄを制御することもできる。
【０１６２】同様に、図２３ではデコード信号ａｊに読
み出し制御信号φｒおよび書き込み制御信号φｗを組み
合わせて共通ワードドライバＦＸＤを制御する例を示し
たが、デコード信号ａｊにどちらか一方の制御信号を組
み合わせて制御することもできる。さらに、これまでは
図４の電圧設定例に従い読み書き電位ＶＤＨが電源電圧
ＶＣＣに等しい場合を示してきたが、前述したように読
み書き電位ＶＤＨは電源電圧ＶＣＣよりも低くともよ
い。
み出し制御信号φｒおよび書き込み制御信号φｗを組み
合わせて共通ワードドライバＦＸＤを制御する例を示し
たが、デコード信号ａｊにどちらか一方の制御信号を組
み合わせて制御することもできる。さらに、これまでは
図４の電圧設定例に従い読み書き電位ＶＤＨが電源電圧
ＶＣＣに等しい場合を示してきたが、前述したように読
み書き電位ＶＤＨは電源電圧ＶＣＣよりも低くともよ
い。
【０１６３】＜実施例７＞本実施例では、読み出し電位
ＶＤＨが電源電圧ＶＣＣよりも高い場合、サブワード線
を正の３値の電圧レベルに駆動することができるサブワ
ードドライバの構成例を示す。まず、実施例２で示した
方法を適用して、図１９に示したサブワードドライバＳ
ＷＤを元に、トランジスタＭｐ８１の基板電位を読み出
し電位ＶＤＨとする場合について述べる。
ＶＤＨが電源電圧ＶＣＣよりも高い場合、サブワード線
を正の３値の電圧レベルに駆動することができるサブワ
ードドライバの構成例を示す。まず、実施例２で示した
方法を適用して、図１９に示したサブワードドライバＳ
ＷＤを元に、トランジスタＭｐ８１の基板電位を読み出
し電位ＶＤＨとする場合について述べる。
【０１６４】メインワード線ＭＷＬｂと共通ワード線Ｆ
Ｘｔのハイレベルを読み出し電位ＶＤＨとし、図２２に
示したメインワードドライバＭＷＤにおいて、インバー
タ回路ＮＶ９３の出力端子に図１１に示したバッファＢ
ＵＦ３１を挿入する。バッファＢＵＦ３１を構成するレ
ベルシフト回路ＬＳＣＨ３１の電源電圧ＶＡを接地電位
ＶＳＳとすることにより、周辺回路の電圧振幅ＶＣＣに
対して、メインワード線ＭＷＬｂｐを接地電位ＶＳＳか
ら読み出し電位ＶＤＨの振幅で駆動する。
Ｘｔのハイレベルを読み出し電位ＶＤＨとし、図２２に
示したメインワードドライバＭＷＤにおいて、インバー
タ回路ＮＶ９３の出力端子に図１１に示したバッファＢ
ＵＦ３１を挿入する。バッファＢＵＦ３１を構成するレ
ベルシフト回路ＬＳＣＨ３１の電源電圧ＶＡを接地電位
ＶＳＳとすることにより、周辺回路の電圧振幅ＶＣＣに
対して、メインワード線ＭＷＬｂｐを接地電位ＶＳＳか
ら読み出し電位ＶＤＨの振幅で駆動する。
【０１６５】また、図２３に示した共通ワードドライバ
ＦＸＤにおいて、インバータ回路ＮＶ１０２およびＮＶ
ＨＭ１０１を取り除いて、ＮＯＲ回路ＮＲ１０２と共通
ワード線ＦＸｔｐとの間に図１１に示したバッファＢＵ
Ｆ３１を挿入する。バッファＢＵＦ３１を構成するレベ
ルシフト回路ＬＳＣＨ３１の電源電圧ＶＡを待機電位Ｖ
ＤＭとして、周辺回路の電圧振幅ＶＣＣに対して、共通
ワード線ＦＸｔｐを待機電位ＶＤＭから読み出し電位Ｖ
ＤＨの振幅で駆動する。
ＦＸＤにおいて、インバータ回路ＮＶ１０２およびＮＶ
ＨＭ１０１を取り除いて、ＮＯＲ回路ＮＲ１０２と共通
ワード線ＦＸｔｐとの間に図１１に示したバッファＢＵ
Ｆ３１を挿入する。バッファＢＵＦ３１を構成するレベ
ルシフト回路ＬＳＣＨ３１の電源電圧ＶＡを待機電位Ｖ
ＤＭとして、周辺回路の電圧振幅ＶＣＣに対して、共通
ワード線ＦＸｔｐを待機電位ＶＤＭから読み出し電位Ｖ
ＤＨの振幅で駆動する。
【０１６６】さらに、読み出し電位ＶＤＨが電源電圧Ｖ
ＣＣよりも高い場合、実施例３で示したように特開平１
０−２０００７３で述べられている手法を適用して、ト
ランジスタにおけるゲート−ドレイン間の酸化膜におけ
る電界を緩和することができる。
ＣＣよりも高い場合、実施例３で示したように特開平１
０−２０００７３で述べられている手法を適用して、ト
ランジスタにおけるゲート−ドレイン間の酸化膜におけ
る電界を緩和することができる。
【０１６７】すなわち、図２４に示すように、トランジ
スタＭｐ８１１とサブワード線ＳＷＬとの間に基板電位
が読み出し電位ＶＤＨの電界緩和用ＰＭＯＳトランジス
タＭｐ８１２、トランジスタＭｎ８１１のドレイン電極
とサブワード線ＳＷＬとの間に基板電位が接地電位ＶＳ
Ｓの電界緩和用ＮＭＯＳトランジスタＭｎ８１３をそれ
ぞれ挿入し、トランジスタＭｐ８１２のゲートに接地電
位ＶＳＳ、トランジスタＭｎ８１３のゲートに電源電圧
ＶＣＣをそれぞれ入力する。これらの定電圧レベルは一
つとは限らず、適当な電圧振幅をもつパルスとしてもよ
い。
スタＭｐ８１１とサブワード線ＳＷＬとの間に基板電位
が読み出し電位ＶＤＨの電界緩和用ＰＭＯＳトランジス
タＭｐ８１２、トランジスタＭｎ８１１のドレイン電極
とサブワード線ＳＷＬとの間に基板電位が接地電位ＶＳ
Ｓの電界緩和用ＮＭＯＳトランジスタＭｎ８１３をそれ
ぞれ挿入し、トランジスタＭｐ８１２のゲートに接地電
位ＶＳＳ、トランジスタＭｎ８１３のゲートに電源電圧
ＶＣＣをそれぞれ入力する。これらの定電圧レベルは一
つとは限らず、適当な電圧振幅をもつパルスとしてもよ
い。
【０１６８】このような構成により、トランジスタＭｐ
８１１が導通してサブワード線ＳＷＬが読み出し電位Ｖ
ＤＨに駆動される場合、トランジスタＭｎ８１１のドレ
イン電圧が、読み出し電位ＶＤＨからＶＣＣ−Ｖｔｎ
（ここで、ＶｔｎはＮＭＯＳトランジスタのしきい電
圧。）に低減される。よって、トランジスタＭｎ８１１
のゲート−ドレイン間の酸化膜における電界を緩和する
ことができる。
８１１が導通してサブワード線ＳＷＬが読み出し電位Ｖ
ＤＨに駆動される場合、トランジスタＭｎ８１１のドレ
イン電圧が、読み出し電位ＶＤＨからＶＣＣ−Ｖｔｎ
（ここで、ＶｔｎはＮＭＯＳトランジスタのしきい電
圧。）に低減される。よって、トランジスタＭｎ８１１
のゲート−ドレイン間の酸化膜における電界を緩和する
ことができる。
【０１６９】一方、ＰＭＯＳトランジスタのしきい電圧
の絶対値Ｖｔｐが書き込み電位ＶＤＬより大きく、トラ
ンジスタＭｎ８１１が導通してサブワード線ＳＷＬが書
き込み電位ＶＤＬに駆動される場合、トランジスタＭｐ
８１１のドレイン電圧が、書き込み電位ＶＤＬからＶｔ
ｐに引き上げられる。よって、トランジスタＭｐ８１１
のゲート−ドレイン間の酸化膜における電界を緩和する
ことができる。
の絶対値Ｖｔｐが書き込み電位ＶＤＬより大きく、トラ
ンジスタＭｎ８１１が導通してサブワード線ＳＷＬが書
き込み電位ＶＤＬに駆動される場合、トランジスタＭｐ
８１１のドレイン電圧が、書き込み電位ＶＤＬからＶｔ
ｐに引き上げられる。よって、トランジスタＭｐ８１１
のゲート−ドレイン間の酸化膜における電界を緩和する
ことができる。
【０１７０】以上のような構成に加えて、特開平１０−
２０００７３で述べられているように、ＰＭＯＳトラン
ジスタＭｐ８１１、Ｍｐ８１２にｎ+Ｓｉゲートを用い
て、サブワード線ＳＷＬが読み出し電位ＶＤＨに駆動さ
れる時のＰＭＯＳトランジスタＭｐ８１１、Ｍｐ８１２
におけるゲート−ドレインおよびゲート−ソース間の酸
化膜における電界を緩和する方法を適用することもでき
る。
２０００７３で述べられているように、ＰＭＯＳトラン
ジスタＭｐ８１１、Ｍｐ８１２にｎ+Ｓｉゲートを用い
て、サブワード線ＳＷＬが読み出し電位ＶＤＨに駆動さ
れる時のＰＭＯＳトランジスタＭｐ８１１、Ｍｐ８１２
におけるゲート−ドレインおよびゲート−ソース間の酸
化膜における電界を緩和する方法を適用することもでき
る。
【０１７１】したがって、トランジスタＭｐ８１１、Ｍ
ｎ８１１のゲート−ドレイン間およびゲート−ソース間
の酸化膜における電界を緩和しつつ、サブワード線を正
の３値の電位レベルに駆動するサブワードドライバを５
個のＭＯＳトランジスタと２本のメインワード線および
２本の共通ワード線で実現することができる。
ｎ８１１のゲート−ドレイン間およびゲート−ソース間
の酸化膜における電界を緩和しつつ、サブワード線を正
の３値の電位レベルに駆動するサブワードドライバを５
個のＭＯＳトランジスタと２本のメインワード線および
２本の共通ワード線で実現することができる。
【０１７２】また、以上で述べた方法を適用して、メイ
ンワードドライバＭＷＤや共通ワードドライバＦＸＤお
けるトランジスタのゲート−ドレイン間およびゲート−
ソース間の酸化膜における電界を緩和することができ
る。
ンワードドライバＭＷＤや共通ワードドライバＦＸＤお
けるトランジスタのゲート−ドレイン間およびゲート−
ソース間の酸化膜における電界を緩和することができ
る。
【０１７３】以上、種々の実施例に従い本発明を説明し
てきたが、本発明による構成はこれらに限定されず、種
々の変形および応用においても同様の効果が得られる。
例えば、階層型ワード線構造に本発明を適用した場合に
ついて説明したが、ワードドライバが直接ロウデコーダ
により制御される通常のワード線構造にも本発明を適用
できる。
てきたが、本発明による構成はこれらに限定されず、種
々の変形および応用においても同様の効果が得られる。
例えば、階層型ワード線構造に本発明を適用した場合に
ついて説明したが、ワードドライバが直接ロウデコーダ
により制御される通常のワード線構造にも本発明を適用
できる。
【０１７４】また、トンネル・スイッチ・ダイオードセ
ルを図５に示した階層型ワード線構造に適用した場合に
ついて、サブワードドライバを中心に各回路について説
明し、選択されたサブワード線を正の３値の電位レベル
に駆動できることを示した。
ルを図５に示した階層型ワード線構造に適用した場合に
ついて、サブワードドライバを中心に各回路について説
明し、選択されたサブワード線を正の３値の電位レベル
に駆動できることを示した。
【０１７５】この中で、図５では複数のビット線毎に読
み書き制御回路が割り当てられるＳＲＡＭの例を示した
が、同一サブワード線上の全てのメモリセルに対して再
書き込み動作を行えるように、各ビット線毎に読み書き
制御回路を配置して、従来のＤＲＡＭに相当する動作を
行うこともできる。
み書き制御回路が割り当てられるＳＲＡＭの例を示した
が、同一サブワード線上の全てのメモリセルに対して再
書き込み動作を行えるように、各ビット線毎に読み書き
制御回路を配置して、従来のＤＲＡＭに相当する動作を
行うこともできる。
【０１７６】この場合、読み出し動作と書き込み動作を
連続して行えばよい。すなわち、まず、書き込み制御信
号φｗを接地電位ＶＳＳに保持し、接地電位ＶＳＳとな
っている読み出し制御信号φｒを電源電圧ＶＣＣに駆動
して読み出し動作を行う。次に、電源電圧ＶＣＣとなっ
ている読み出し制御信号φｒを接地電位ＶＳＳに駆動
し、接地電位ＶＳＳとなっている書き込み制御信号φｗ
を電源電圧ＶＣＣに駆動して書き込み動作を行う。
連続して行えばよい。すなわち、まず、書き込み制御信
号φｗを接地電位ＶＳＳに保持し、接地電位ＶＳＳとな
っている読み出し制御信号φｒを電源電圧ＶＣＣに駆動
して読み出し動作を行う。次に、電源電圧ＶＣＣとなっ
ている読み出し制御信号φｒを接地電位ＶＳＳに駆動
し、接地電位ＶＳＳとなっている書き込み制御信号φｗ
を電源電圧ＶＣＣに駆動して書き込み動作を行う。
【０１７７】さらに、これまでは、アルミニウム電極−
シリコン酸化膜−ｎ型Ｓｉ層−ｐ+Ｓｉ層の四層からな
る積層構造のトンネル・スイッチ・ダイオードのアルミ
ニウム電極にビット線を接続し、ｐ+Ｓｉ層にワード線
を接続したメモリセルを図５に示した階層型ワード線構
造に適用した場合について本発明を説明してきたが、ア
ルミニウム電極−シリコン酸化膜−ｐ型Ｓｉ層−ｎ+Ｓ
ｉ層の４層からなる積層構造のトンネル・スイッチ・ダ
イオードのアルミニウム電極にワード線を接続し、ｐ+
Ｓｉ層にビット線を接続したメモリセルを適用した場合
についても、選択されたサブワード線を正の３値の電位
レベルに駆動するために、本発明を適用できる。
シリコン酸化膜−ｎ型Ｓｉ層−ｐ+Ｓｉ層の四層からな
る積層構造のトンネル・スイッチ・ダイオードのアルミ
ニウム電極にビット線を接続し、ｐ+Ｓｉ層にワード線
を接続したメモリセルを図５に示した階層型ワード線構
造に適用した場合について本発明を説明してきたが、ア
ルミニウム電極−シリコン酸化膜−ｐ型Ｓｉ層−ｎ+Ｓ
ｉ層の４層からなる積層構造のトンネル・スイッチ・ダ
イオードのアルミニウム電極にワード線を接続し、ｐ+
Ｓｉ層にビット線を接続したメモリセルを適用した場合
についても、選択されたサブワード線を正の３値の電位
レベルに駆動するために、本発明を適用できる。
【０１７８】一方、アルミニウム電極−シリコン酸化膜
−ｎ型Ｓｉ層−ｐ+Ｓｉ層の４層からなる積層構造のト
ンネル・スイッチ・ダイオードのアルミニウム電極にワ
ード線を接続し、ｐ+Ｓｉ層にビット線を接続したメモ
リセルや、アルミニウム電極−シリコン酸化膜−ｐ型Ｓ
ｉ層−ｎ+Ｓｉ層の４層からなる積層構造のトンネル・
スイッチ・ダイオードのアルミニウム電極にビット線を
接続し、ｐ+Ｓｉ層にビット線を接続したメモリセルを
図５に示した階層型ワード線構造に適用した場合につい
ても、ビット線を正の電圧レベルとすることにより、本
実施例に示した手法を適用してワード線を読み出し電
位、書き込み電位および待機電位を正の３値の電圧レベ
ルに駆動することができる。
−ｎ型Ｓｉ層−ｐ+Ｓｉ層の４層からなる積層構造のト
ンネル・スイッチ・ダイオードのアルミニウム電極にワ
ード線を接続し、ｐ+Ｓｉ層にビット線を接続したメモ
リセルや、アルミニウム電極−シリコン酸化膜−ｐ型Ｓ
ｉ層−ｎ+Ｓｉ層の４層からなる積層構造のトンネル・
スイッチ・ダイオードのアルミニウム電極にビット線を
接続し、ｐ+Ｓｉ層にビット線を接続したメモリセルを
図５に示した階層型ワード線構造に適用した場合につい
ても、ビット線を正の電圧レベルとすることにより、本
実施例に示した手法を適用してワード線を読み出し電
位、書き込み電位および待機電位を正の３値の電圧レベ
ルに駆動することができる。
【０１７９】
【発明の効果】本発明によれば、正の３値のワード線電
圧で読み書き動作を制御するＳＲＡＭまたはＤＲＡＭを
実現することができる。
圧で読み書き動作を制御するＳＲＡＭまたはＤＲＡＭを
実現することができる。
【図１】本発明の実施例１による正の３値の電圧レベル
を発生するサブワードドライバの構成例を示す回路図。
を発生するサブワードドライバの構成例を示す回路図。
【図２】従来のサブワードドライバの構成例を示す回路
図。
図。
【図３】従来例のサブワードドライバの動作を示すタイ
ミング図。
ミング図。
【図４】トンネル・スイッチ・ダイオードセルを用いた
ＳＲＡＭに好適な電圧設定例を示す説明図。
ＳＲＡＭに好適な電圧設定例を示す説明図。
【図５】実施例１による階層型ワード線構成を示す回路
図。
図。
【図６】トンネル・スイッチ・ダイオードセル構造の例
を示す要部斜視図。
を示す要部斜視図。
【図７】正の３値の電圧レベルを発生するサブワードド
ライバの読み出し動作を示すタイミング図。
ライバの読み出し動作を示すタイミング図。
【図８】正の３値の電圧レベルを発生するサブワードド
ライバの書き込み動作を示すタイミング図。
ライバの書き込み動作を示すタイミング図。
【図９】実施例１のメインワードドライバの構成例を示
す回路図。
す回路図。
【図１０】実施例１の共通ワードドライバの構成例を示
す回路図。
す回路図。
【図１１】実施例２による電圧振幅変換用バッファの構
成例を示す回路図。
成例を示す回路図。
【図１２】実施例３による正の３値の電圧レベルを発生
するサブワードドライバの構成例を示す回路図。
するサブワードドライバの構成例を示す回路図。
【図１３】実施例４による正の３値の電圧レベルを発生
するサブワードドライバの構成例を示す回路図。
するサブワードドライバの構成例を示す回路図。
【図１４】実施例４による正の３値の電圧レベルを発生
するサブワードドライバの読み出し動作を示すタイミン
グ図。
するサブワードドライバの読み出し動作を示すタイミン
グ図。
【図１５】実施例４による正の３値の電圧レベルを発生
するサブワードドライバの書き込み動作を示すタイミン
グ図。
するサブワードドライバの書き込み動作を示すタイミン
グ図。
【図１６】実施例４によるメインワードドライバの構成
例を示す回路図。
例を示す回路図。
【図１７】実施例４による正の３値の電圧レベルを発生
する共通ワードドライバの構成例を示す回路図。
する共通ワードドライバの構成例を示す回路図。
【図１８】実施例５による正の３値の電圧レベルを発生
するサブワードドライバの構成例を示す回路図。
するサブワードドライバの構成例を示す回路図。
【図１９】実施例６による正の３値の電圧レベルを発生
するサブワードドライバの構成例を示す回路図。
するサブワードドライバの構成例を示す回路図。
【図２０】実施例６による正の３値の電圧レベルを発生
するサブワードドライバの読み出し動作を示すタイミン
グ図。
するサブワードドライバの読み出し動作を示すタイミン
グ図。
【図２１】実施例６による正の３値の電圧レベルを発生
するサブワードドライバの書き込み動作を示すタイミン
グ図。
するサブワードドライバの書き込み動作を示すタイミン
グ図。
【図２２】実施例６によるメインワードドライバの構成
例を示す回路図。
例を示す回路図。
【図２３】実施例６による正の３値の電圧レベルを発生
する共通ワードドライバの構成例を示す回路図。
する共通ワードドライバの構成例を示す回路図。
【図２４】実施例７による正の３値の電圧レベルを発生
するサブワードドライバの構成例を示す回路図。
するサブワードドライバの構成例を示す回路図。
ＭＷＬｂｐ，ＭＷＬｂｎ，ＭＷＬｂ，ＭＷＬｔｎ，ＭＷ
Ｌｔ…メインワード線、ＦＸＲＷｔ，ＦＸｂｎ，ＦＸ
ｔ，ＦＸｂ…共通ワード線、ＶＤＬ…書き込み電位、Ｖ
ＤＨ…読み出し電位、ＶＤＭ…待機電位、ＶＤＤ，ＶＣ
Ｃ…電源電圧、ＶＳＳ…接地電位、Ｍｐ１，Ｍｐ１１，
Ｍｐ１１１，Ｍｐ１１２，Ｍｐ２１，Ｍｐ３１，Ｍｐ３
２，Ｍｐ４１，Ｍｐ４２，Ｍｐ５１，Ｍｐ７１，Ｍｐ５
１１，Ｍｐ５１２，Ｍｐ８１，Ｍｐ１０２１，Ｍｐ８
１，Ｍｐ８２…ＰＭＯＳトランジスタ、Ｍｎ１，Ｍｎ
２，Ｍｎ１１，Ｍｎ１２，Ｍｎ１３１，Ｍｎ１３２，Ｍ
ｎ１１１，Ｍｎ１１２，Ｍｎ２１，Ｍｎ３１，Ｍｎ３
２，Ｍｎ４１，Ｍｎ４２，Ｍｎ４３１，Ｍｎ４３２，Ｍ
ｎ４４，Ｍｎ５１，Ｍｎ５２，Ｍｎ７１，Ｍｎ７２，Ｍ
ｎ５１１，Ｍｎ５１２，Ｍｎ５１３，Ｍｎ８１，Ｍｎ８
２，Ｍｎ１０１１，Ｍｎ１０１２，Ｍｎ１０２１，Ｍｎ
８１１，Ｍｎ８１２，Ｍｎ８１３…ＮＭＯＳトランジス
タ、ＳＷ１１１，ＳＷ１１２，ＳＷ１１３…スイッチ、
ＳＷＬ，ＳＷＬ１１１，ＳＷＬ１１２…サブワード線、
ＷＬ…ワード線、ＢＬ１１１，ＢＬ１１２，ＢＬ１１３
…ビット線、ＳＷＤ，ＳＷＤ１１１，ＳＷＤ１１２，…
サブワードドライバ、ＭＷＤ，ＭＷＤ１，ＭＷＤ２…メ
インワードドライバ、ＦＸＤ，ＦＸＤ１１，ＦＸＤ１２
…共通ワードドライバ、ＲＷＣ１１，ＲＷＣ１２…読み
書き回路、ＦＸＤＡ１，ＦＸＤＡ２…共通ワードドライ
バアレイ、ＳＷＤＡ１１，ＳＷＤＡ１２…サブワードド
ライバアレイ、ＮＣＡ１１，ＭＣＡ１２…メモリセルア
レイ、ＲＷＣＡ１，ＲＷＣＡ２…読み書き回路アレイ、
ＮＶ１１，ＮＶ１２，ＮＶ２１，ＮＶ２２，ＮＶ３１，
ＮＶ６１，ＮＶ６２，ＮＶ７１，ＮＶ７２，ＮＶ９１，
ＮＶ９２，ＮＶ９３，ＮＶ１０１，ＮＶ１０２，ＮＶＨ
２１，ＮＶＨＭ１０１…インバータ回路、ＮＤ１１，Ｎ
ＤＭ１１，ＮＤ７１，ＮＤ９１…ＮＡＮＤ回路、ＮＲ７
１，ＮＲ９１，ＮＲ９２，ＮＲ９３，ＮＲ１０１，ＮＲ
１０２…ＮＯＲ回路、ａｊ，ａｊｂ，ａｘｊ，ａｊｒｂ
７１，ａｊｗ７１，ａｊｒ１０，ａｊｒｂ１０，ａｊｗ
１０，ａｊｗｂ１０…デコード信号、φｒ…読み出し制
御信号、φｗ，φｗｂ…書き込み制御信号、ＬＳＣＨ３
１…レベルシフト回路、ＮＶＳ７１，ＮＶＳ１０１…電
圧選択回路
Ｌｔ…メインワード線、ＦＸＲＷｔ，ＦＸｂｎ，ＦＸ
ｔ，ＦＸｂ…共通ワード線、ＶＤＬ…書き込み電位、Ｖ
ＤＨ…読み出し電位、ＶＤＭ…待機電位、ＶＤＤ，ＶＣ
Ｃ…電源電圧、ＶＳＳ…接地電位、Ｍｐ１，Ｍｐ１１，
Ｍｐ１１１，Ｍｐ１１２，Ｍｐ２１，Ｍｐ３１，Ｍｐ３
２，Ｍｐ４１，Ｍｐ４２，Ｍｐ５１，Ｍｐ７１，Ｍｐ５
１１，Ｍｐ５１２，Ｍｐ８１，Ｍｐ１０２１，Ｍｐ８
１，Ｍｐ８２…ＰＭＯＳトランジスタ、Ｍｎ１，Ｍｎ
２，Ｍｎ１１，Ｍｎ１２，Ｍｎ１３１，Ｍｎ１３２，Ｍ
ｎ１１１，Ｍｎ１１２，Ｍｎ２１，Ｍｎ３１，Ｍｎ３
２，Ｍｎ４１，Ｍｎ４２，Ｍｎ４３１，Ｍｎ４３２，Ｍ
ｎ４４，Ｍｎ５１，Ｍｎ５２，Ｍｎ７１，Ｍｎ７２，Ｍ
ｎ５１１，Ｍｎ５１２，Ｍｎ５１３，Ｍｎ８１，Ｍｎ８
２，Ｍｎ１０１１，Ｍｎ１０１２，Ｍｎ１０２１，Ｍｎ
８１１，Ｍｎ８１２，Ｍｎ８１３…ＮＭＯＳトランジス
タ、ＳＷ１１１，ＳＷ１１２，ＳＷ１１３…スイッチ、
ＳＷＬ，ＳＷＬ１１１，ＳＷＬ１１２…サブワード線、
ＷＬ…ワード線、ＢＬ１１１，ＢＬ１１２，ＢＬ１１３
…ビット線、ＳＷＤ，ＳＷＤ１１１，ＳＷＤ１１２，…
サブワードドライバ、ＭＷＤ，ＭＷＤ１，ＭＷＤ２…メ
インワードドライバ、ＦＸＤ，ＦＸＤ１１，ＦＸＤ１２
…共通ワードドライバ、ＲＷＣ１１，ＲＷＣ１２…読み
書き回路、ＦＸＤＡ１，ＦＸＤＡ２…共通ワードドライ
バアレイ、ＳＷＤＡ１１，ＳＷＤＡ１２…サブワードド
ライバアレイ、ＮＣＡ１１，ＭＣＡ１２…メモリセルア
レイ、ＲＷＣＡ１，ＲＷＣＡ２…読み書き回路アレイ、
ＮＶ１１，ＮＶ１２，ＮＶ２１，ＮＶ２２，ＮＶ３１，
ＮＶ６１，ＮＶ６２，ＮＶ７１，ＮＶ７２，ＮＶ９１，
ＮＶ９２，ＮＶ９３，ＮＶ１０１，ＮＶ１０２，ＮＶＨ
２１，ＮＶＨＭ１０１…インバータ回路、ＮＤ１１，Ｎ
ＤＭ１１，ＮＤ７１，ＮＤ９１…ＮＡＮＤ回路、ＮＲ７
１，ＮＲ９１，ＮＲ９２，ＮＲ９３，ＮＲ１０１，ＮＲ
１０２…ＮＯＲ回路、ａｊ，ａｊｂ，ａｘｊ，ａｊｒｂ
７１，ａｊｗ７１，ａｊｒ１０，ａｊｒｂ１０，ａｊｗ
１０，ａｊｗｂ１０…デコード信号、φｒ…読み出し制
御信号、φｗ，φｗｂ…書き込み制御信号、ＬＳＣＨ３
１…レベルシフト回路、ＮＶＳ７１，ＮＶＳ１０１…電
圧選択回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B015 HH01 HH03 JJ02 JJ21 KA13 KA24 KA27 KA28 QQ08 5B024 AA01 AA15 BA01 BA13 CA07 CA16 5B025 AC04 AD03 AE05 AE07
Claims (22)
- 【請求項１】複数のワード線と複数のビット線との所望
の交点に配置された複数のメモリセルと、前記複数のワ
ード線に対応して設けられた複数のワードドライバとを
有し、前記複数のワードドライバ（ＳＷＤ）の各々は、
ドレインまたはソースの何れか１方に第１電圧（ＶＤ
Ｈ）が供給される第１導電型の第１ＭＩＳＦＥＴ（Ｍｐ
１１）と、ドレインまたはソースの何れか１方に第２電
圧（ＶＤＭ）が印加される第２導電型の第２ＭＩＳＦＥ
Ｔ（Ｍｎ１１）および第２導電型の第３ＭＩＳＦＥＴ
（Ｍｎ１２）と、ドレインまたはソースの何れか１方に
第３電圧（ＶＤＬ）が印加される第２導電型の第４ＭＩ
ＳＦＥＴ（Ｍｎ１３１）と、前記第２導電型の第３第１
ＭＩＳＦＥＴ（Ｍｎ１３１）の他方のドレインまたはソ
ースにドレインまたはソースの何れか１方を接続した第
２導電型の第５第１ＭＩＳＦＥＴ（Ｍｎ１３２）とを有
し、前記第１ＭＩＳＦＥＴ（Ｍｐ１１）と前記第２ＭＩ
ＳＦＥＴ（Ｍｎ１１）とがワード線（ＳＷＬ）を介して
直列に接続され、前記第４ＭＩＳＦＥＴ（Ｍｎ１３１）
のソース・ドレイン経路は、前記第５ＭＩＳＦＥＴ（Ｍ
ｎ１３２）のソース・ドレイン経路と直列に接続され、
前記第５ＭＩＳＦＥＴ（Ｍｎ１３２）の他方のソースま
たはドレインがワード線（ＳＷＬ）に接続され、前記第
２ＭＩＳＦＥＴ（Ｍｎ１１）のソースおよびドレイン
は、前記３第１ＭＩＳＦＥＴ（Ｍｎ１２）のソースおよ
びドレインと各々接続され、前記第１ＭＩＳＦＥＴ（Ｍ
ｐ１１）の基板電位を第４電位（ＶＣＣ）となすことが
可能であり、前記第２から第５ＭＩＳＦＥＴ（Ｍｎ１
１）の基板電位は、第５電位（ＶＳＳ）となすことが可
能であり、前記複数のワードドライバの各々は、前記第
１電圧（ＶＤＨ）と前記第２電圧（ＶＤＭ）と前記第３
電圧（ＶＤＬ）のいずれかを出力することを特徴とする
半導体装置。 - 【請求項２】請求項１において、前記複数のワードドラ
イバの各々は、前記第１ＭＩＳＦＥＴ（Ｍｐ１１）が導
通する時、対応するワード線に前記第１電圧（ＶＤＨ）
を出力し、前記第４および第５第１ＭＩＳＦＥＴ（Ｍｎ
１３１、Ｍｎ１３２）が導通する時、対応するワード線
に前記第３電圧（ＶＤＬ）を出力し、その他の場合は、
対応するワード線に前記第２電圧（ＶＤＭ）を出力する
ことを特徴とする半導体装置。 - 【請求項３】請求項１において、前記複数のワードドラ
イバの各々は、前記第１ＭＩＳＦＥＴ（Ｍｐ４１）の他
方のドレインまたはソースとワード線との間に挿入され
た第１導電型の第６ＭＩＳＦＥＴ（Ｍｐ４２）と、前記
第２ＭＩＳＦＥＴ（Ｍｎ４１）の他方のドレインまたは
ソースとワード線との間に挿入された第２導電型の第７
ＭＩＳＦＥＴ（Ｍｎ４４）とを有し、前記第６ＭＩＳＦ
ＥＴ（Ｍｐ４２）の基板電位を前記第１電位（ＶＤＨ）
となすことが可能であり、前記第７ＭＩＳＦＥＴ（Ｍｎ
４４）の基板電位を前記第５電位（ＶＳＳ）となすこと
が可能であることを特徴とする半導体装置。 - 【請求項４】請求項１から請求項３のいずれかにおい
て、前記第１ＭＩＳＦＥＴのゲート酸化膜に接する領域
を形成する材料と、前記第１ＭＩＳＦＥＴのゲート電極
を駆動する回路に含まれる第１導電型のＭＩＳＦＥＴの
ゲート酸化膜に接する領域を形成する材料とは互いに異
なることを特徴とする半導体装置。 - 【請求項５】請求項１から請求項３のいずれかにおい
て、前記第１電圧（ＶＤＨ）は前記第２電圧（ＶＤＭ）
よりも電圧が大きく、前記第２電圧（ＶＤＭ）は前記第
３電圧（ＶＤＬ）よりも電圧が大きく、前記第１電圧
（ＶＤＨ）は前記第４電圧（ＶＣＣ）と同じかもしくは
小さく、前記第３電圧（ＶＤＬ）は前記第５電圧（ＶＳ
Ｓ）よりも電圧が大きいことを特徴とする半導体装置。 - 【請求項６】請求項３において、前記第１電圧（ＶＤ
Ｈ）は前記第２電圧（ＶＤＭ）よりも電圧が大きく、前
記第２電圧（ＶＤＭ）は前記第３電圧（ＶＤＬ）よりも
電圧が大きく、前記第３電圧（ＶＤＬ）は前記第５電圧
（ＶＳＳ）よりも電圧が大きな電圧であり、前記第４電
圧（ＶＣＣ）は前記第２電圧（ＶＤＭ）よりも大きく、
前記第４電圧（ＶＣＣ）は前記第１電圧（ＶＤＨ）より
も小さい電圧であることを特徴とする半導体装置。 - 【請求項７】複数のワード線と複数のビット線との所望
の交点に配置された複数のメモリセルと、前記複数のワ
ード線に対応して設けられた複数のワードドライバとを
有し、前記複数のワードドライバ（ＳＷＤ）の各々は、
ドレインまたはソースの何れか１方に第１電圧（ＶＤ
Ｈ）と第２電圧（ＶＤＭ）と第３電圧（ＶＤＬ）のいず
れかが供給される第１導電型の第１ＭＩＳＦＥＴ（Ｍｐ
５１）と、ドレインまたはソースの何れか１方に第２電
圧（ＶＤＭ）が印加される第２導電型の第２ＭＩＳＦＥ
Ｔ（Ｍｎ５１）と、ドレインまたはソースの何れか１方
に第１電圧（ＶＤＨ）と第２電圧（ＶＤＭ）と第３電圧
（ＶＤＬ）のいずれかが供給される第２電導型の第３Ｍ
ＩＳＦＥＴ（Ｍｎ５２）とを有し、前記第１ＭＩＳＦＥ
Ｔ（Ｍｐ５１）と前記第２１ＭＩＳＦＥＴ（Ｍｎ５１）
とがワード線（ＳＷＬ）を介して直列に接続され、前記
第１ＭＩＳＦＥＴ（Ｍｐ５１）のソースおよびドレイン
が前記第 ３ＭＩＳＦＥＴ（Ｍｎ５２）のソースおよび
ドレインと各々接続され、前記第１ＭＩＳＦＥＴ（Ｍｐ
５１）の基板電位を第４電位（ＶＣＣ）となすことが可
能であり、前記第２および第３ＭＩＳＦＥＴ（Ｍｎ５
１）の基板電位を第５電位（ＶＳＳ）となすことが可能
であり、前記複数のワードドライバの各々は、前記第１
電圧（ＶＤＨ）と前記第２電圧（ＶＤＭ）と前記第３電
圧（ＶＤＬ）のいずれかを出力することを特徴とする半
導体装置。 - 【請求項８】請求項７において、前記複数のワードドラ
イバの各々は、前記第１ＭＩＳＦＥＴ（Ｍｐ５１）およ
び第２ＭＩＳＦＥＴが導通する時、対応するワード線に
前記第１電圧（ＶＤＨ）と前記第２電圧（ＶＤＭ）と前
記第３電圧（ＶＤＬ）のいずれかを出力し、前記第２Ｍ
ＩＳＦＥＴ（Ｍｎ５１）が導通する時、対応するワード
線に前記第２電圧（ＶＤＭ）を出力することを特徴とす
る半導体装置。 - 【請求項９】請求項７において、前記複数のワードドラ
イバの各々は、前記第１ＭＩＳＦＥＴ（Ｍｐ５１１）の
１方のドレインまたはソースと共通ワード線との間に挿
入された第１導電型の第４第１ＭＩＳＦＥＴ（Ｍｐ５１
２）と、前記第２ＭＩＳＦＥＴ（Ｍｎ５１１）の他方の
ドレインまたはソースとワード線との間に挿入された第
２導電型の第５第１ＭＩＳＦＥＴ（Ｍｎ５１３）とを有
し、前記第４ＭＩＳＦＥＴ（Ｍｐ５１２）の基板電位を
前記第１電位（ＶＤＨ）となすことが可能であり、前記
第５ＭＩＳＦＥＴ（Ｍｎ５１）の基板電位を第５電位
（ＶＳＳ）となすことが可能であることを特徴とする半
導体装置。 - 【請求項１０】請求項７から請求項９の何れかにおい
て、前記第１ＭＩＳＦＥＴのゲート酸化膜に接する領域
を形成する材料と、前記第１ＭＩＳＦＥＴのゲート電極
を駆動する回路に含まれる第１導電型のＭＩＳＦＥＴの
ゲート酸化膜に接する領域を形成する材料とは互いに異
なることを特徴とする半導体装置。 - 【請求項１１】請求項７から請求項９のいずれかにおい
て、前記第１電圧（ＶＤＨ）は前記第２電圧（ＶＤＭ）
よりも電圧が大きく、前記第２電圧（ＶＤＭ）は前記第
３電圧（ＶＤＬ）よりも電圧が大きく、前記第１電圧
（ＶＤＨ）は前記第４電圧（ＶＣＣ）と同じ、あるいは
小さく、前記第３電圧（ＶＤＬ）は前記第５電圧（ＶＳ
Ｓ）よりも電圧が大きいことを特徴とする半導体装置。 - 【請求項１２】請求項９において、前記第１電圧（ＶＤ
Ｈ）は前記第２電圧（ＶＤＭ）よりも電圧が大きく、前
記第２電圧（ＶＤＭ）は前記第３電圧（ＶＤＬ）よりも
電圧が大きく、前記第３電圧（ＶＤＬ）は前記第５電圧
（ＶＳＳ）よりも電圧が大きな電圧であり、前記第４電
圧（ＶＣＣ）は前記第２電圧（ＶＤＭ）よりも大きく、
前記第４電圧（ＶＣＣ）は前記第１電圧（ＶＤＨ）より
も小さい電圧であることを特徴とする半導体装置。 - 【請求項１３】複数のワード線と複数のビット線との交
点に配置された複数のメモリセルと、前記複数のワード
線の各々に対応して設けられた複数のワードドライバと
を有する半導体装置において、前記複数のワードドライ
バ（ＳＷＤ）の各々は、ドレインまたはソースの何れか
１方に第１電圧（ＶＤＨ）と第２電圧（ＶＤＭ）のいず
れかが供給される第１導電型の第１ＭＩＳＦＥＴ（Ｍｐ
８１）と、ドレインまたはソースの何れか１方に第２電
圧（ＶＤＭ）と第３電圧（ＶＤＬ）のいずれかが印加さ
れる第２導電型の第２ＭＩＳＦＥＴ（Ｍｎ８１）と、ド
レインまたはソースの何れか１方に第１電圧（ＶＤＨ）
と第２電圧（ＶＤＭ）のいずれかが供給される第２電導
型の第３第１ＭＩＳＦＥＴ（Ｍｎ８２）とを有し、前記
第１ＭＩＳＦＥＴ（Ｍｐ８１）と前記第２ＭＩＳＦＥＴ
（Ｍｎ８１）とが対応するワード線（ＳＷＬ）を介して
直列に接続され、前記第１ＭＩＳＦＥＴ（Ｍｐ８１）の
ソースおよびドレインが前記第３ＭＩＳＦＥＴ（Ｍｎ８
２）のソースおよびドレインと各々接続され、前記第１
ＭＩＳＦＥＴ（Ｍｐ８１）の基板電位を第４電位（ＶＣ
Ｃ）となすことが可能であり、前記第２および第３ＭＩ
ＳＦＥＴ（Ｍｎ８１、Ｍｎ８２）の基板電位を第５電位
（ＶＳＳ）となすことが可能であり、前記複数のワード
ドライバの各々は、前記第１電圧と前記第２電圧と前記
第３電圧のいずれかを出力することを特徴とする半導体
装置。 - 【請求項１４】請求項１３において、前記複数のワード
ドライバの各々は、前記第１および第２ＭＩＳＦＥＴ
（Ｍｐ８１、Ｍｎ８２）が導通する時、対応するワード
線に前記第１電圧（ＶＤＨ）と第２電圧（ＶＤＭ）のい
ずれかを出力し、前記第２導電型の第１ＭＩＳＦＥＴ
（Ｍｎ８１）が導通する時、対応するワード線に前記第
２電圧（ＶＤＭ）と前記第３電圧（ＶＤＬ）のいずれか
を出力することを特徴とする半導体装置。 - 【請求項１５】請求項１３において、前記複数のワード
ドライバは、前記第１ＭＩＳＦＥＴ（Ｍｐ８１１）の他
方のドレインまたはソースと対応するワード線との間に
挿入された第１導電型の第４ＭＩＳＦＥＴ（Ｍｐ８１
２）と、前記第２ＭＩＳＦＥＴ（Ｍｎ８１１）の他方の
ドレインまたはソースとワード線との間に第２導電型の
第５ＭＩＳＦＥＴ（Ｍｎ８１３）とを有し、前記第４Ｍ
ＩＳＦＥＴ（Ｍｐ８１２）の基板電位を前記第１電位
（ＶＤＨ）となすことが可能であり、前記第５ＭＩＳＦ
ＥＴ（Ｍｎ８１３）の基板電位を前記第５電位（ＶＳ
Ｓ）となすことが可能であることを特徴とする半導体装
置。 - 【請求項１６】請求項１３から請求項１５のいずれかに
おいて、前記第１ＭＩＳＦＥＴのゲート酸化膜に接する
領域を形成する材料と、前記第１ＭＩＳＦＥＴのゲート
電極を駆動する回路に含まれる第１導電型のＭＩＳＦＥ
Ｔのゲート酸化膜に接する領域を形成する材料とは互い
に異なることを特徴とする半導体装置。 - 【請求項１７】請求項１３から請求項１５のいずれかに
おいて、前記第１電圧（ＶＤＨ）は前記第２電圧（ＶＤ
Ｍ）よりも電圧が大きく、前記第２電圧（ＶＤＭ）は前
記第３電圧（ＶＤＬ）よりも電圧が大きく、前記第１電
圧（ＶＤＨ）は前記第４電圧（ＶＣＣ）と同じ、あるい
は小さく、前記第３電圧（ＶＤＬ）は前記第５電圧（Ｖ
ＳＳ）よりも電圧が大きいことを特徴とする半導体装
置。 - 【請求項１８】請求項１５において、前記第１電圧（Ｖ
ＤＨ）は前記第２電圧（ＶＤＭ）よりも電圧が大きく、
前記第２電圧（ＶＤＭ）は前記第３電圧（ＶＤＬ）より
も電圧が大きく、前記第３電圧（ＶＤＬ）は前記第５電
圧（ＶＳＳ）よりも電圧が大きな電圧であり、前記第４
電圧（ＶＣＣ）は前記第２電圧（ＶＤＭ）よりも大き
く、前記第４電圧（ＶＣＣ）は前記第１電圧（ＶＤＨ）
よりも小さい電圧であることを特徴とする半導体装置。 - 【請求項１９】請求項１から請求項１８のいずれかにお
いて、前記複数のメモリセルの各々は、対応するワード
線が第１電圧（ＶＤＨ）であるとき、読み出し動作を行
い、対応するワード線が第２電圧（ＶＤＭ）であると
き、データ保持状態となり、対応するワード線が第３電
圧（ＶＤＬ）であるとき、書き込み動作を行うことを特
徴とする半導体装置。 - 【請求項２０】請求項１から請求項１９のいずれかにお
いて、前記複数のメモリセルの各々は、対応するビット
線に接続される第１電極と対応するワード線接続される
第２電極とを有するトンネル・スイッチ・ダイオードセ
ルであることを特徴とする半導体装置。 - 【請求項２１】請求項２０において、トンネル・スイッ
チ・ダイオードセルは負性抵抗特性を有することを特徴
とする半導体装置。 - 【請求項２２】請求項１から請求項２１のいずれかにお
いて、前記第１導電型はＰ型であり、前記第２導電型は
Ｎ型であることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36222199A JP2001184859A (ja) | 1999-12-21 | 1999-12-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36222199A JP2001184859A (ja) | 1999-12-21 | 1999-12-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001184859A true JP2001184859A (ja) | 2001-07-06 |
Family
ID=18476303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36222199A Pending JP2001184859A (ja) | 1999-12-21 | 1999-12-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001184859A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001195879A (ja) * | 1999-11-05 | 2001-07-19 | Hitachi Ltd | 半導体装置 |
-
1999
- 1999-12-21 JP JP36222199A patent/JP2001184859A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001195879A (ja) * | 1999-11-05 | 2001-07-19 | Hitachi Ltd | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6377508B1 (en) | Dynamic semiconductor memory device having excellent charge retention characteristics | |
| JP3085073B2 (ja) | スタティックｒａｍ | |
| US7580308B2 (en) | Semiconductor memory device and refresh method for the same | |
| KR100801059B1 (ko) | 누설 전류를 감소시키기 위한 반도체 메모리 장치의드라이버 회로 | |
| US7826253B2 (en) | Semiconductor memory device and driving method thereof | |
| US6181640B1 (en) | Control circuit for semiconductor memory device | |
| US8144526B2 (en) | Method to improve the write speed for memory products | |
| US6373745B2 (en) | Semiconductor memory cell and semiconductor memory device | |
| US6850453B2 (en) | Deep power down control circuit | |
| US8873307B2 (en) | Semiconductor device | |
| US5859799A (en) | Semiconductor memory device including internal power supply circuit generating a plurality of internal power supply voltages at different levels | |
| US5274597A (en) | Semiconductor memory device capable of driving divided word lines at high speed | |
| US20120224447A1 (en) | Semiconductor memory device having selective activation circuit for selectively activating circuit areas | |
| KR20030014147A (ko) | 반도체기억장치 | |
| US6055206A (en) | Synchronous semiconductor memory device capable of reducing power dissipation by suppressing leakage current during stand-by and in active operation | |
| US20090109764A1 (en) | Integrated circuit having supply voltage controller | |
| US7426151B2 (en) | Device and method for performing a partial array refresh operation | |
| JP2005078741A (ja) | 半導体記憶装置 | |
| JPH09180444A (ja) | ワードドライバ回路及びそれを利用したメモリ回路 | |
| US5764565A (en) | Static type semiconductor memory device with two word lines for one row | |
| US5376837A (en) | Semiconductor integrated circuit device having built-in voltage drop circuit | |
| KR100294450B1 (ko) | 반도체메모리장치의어레이내부전원전압발생회로 | |
| KR100769492B1 (ko) | 반도체 집적 회로 | |
| US20020002696A1 (en) | Semiconductor memory device | |
| US6744658B2 (en) | Semiconductor memory device capable of holding write data for long time |