JP2001169366A - 遠隔式制御装置 - Google Patents

Abstract

(57)【要約】 【課題】制御装置本体のＣＰＵが誤ってリセットされる
のを防止し、必要時のリセット操作も簡単で、端末装置
の表示パネル等への孔あけも不要な遠隔式制御装置を提
供する。 【解決手段】ＣＰＵ１１を有し、１個または２個以上の
アクチュエータ３を制御する制御装置本体１と、ＣＰＵ
２１を有するとともに、単独で操作されることによって
ＣＰＵ１１のリセット以外の動作を設定する複数個のス
イッチ５１、５２、６１、６２を有し、制御装置本体と
の間で信号を送受信することにより、制御装置本体の動
作を遠隔操作する端末装置２と、を備える。端末装置２
の前記複数個のスイッチが同時に操作されたときにの
み、制御装置本体１のＣＰＵ１１がリセットされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えば浴室や洗
面室の空調制御システム等に用いられ、端末装置から制
御装置本体を遠隔制御する遠隔式制御装置に関する。

【０００２】

【従来の技術】近時、一般家庭等において、浴室や洗面
室の天井部分にファンやダンパー等のアクチュエータを
設けるとともに、これを壁面の操作可能な領域内に設置
した端末装置により遠隔的に操作して、浴室や洗面室の
空調を制御する遠隔式制御装置が採用されるようになっ
ている。

【０００３】このような装置において、上記のアクチュ
エータは、端末装置との間で信号を送受する制御装置本
体を介して制御されるが、多角的かつ高精度な制御を可
能とするために、制御装置本体及び端末装置のいずれに
もＣＰＵが搭載されるとともに、これらＣＰＵが相互に
電気的に接続されて信号の送受を行うものとなされてい
る。

【０００４】ところで、制御装置本体側のＣＰＵが何ら
かの原因により暴走し、端末装置による制御が不能な状
態におちいることがある。

【０００５】そこで、出願人は先に、端末装置側に専用
のリセットスイッチを設け、このリセットスイッチの操
作により、制御装置本体側のＣＰＵをリセットして、Ｃ
ＰＵの暴走を停止させることができるようにした遠隔式
制御装置を提案した（特開平９−３２２２６８号）。

【０００６】

【発明が解決しようとする課題】しかしながら、この遠
隔式制御装置では、誤ってリセットスイッチが操作され
ると、そのたびに制御装置本体側のＣＰＵがリセットさ
れるため、その復旧操作が面倒であるという欠点があっ
た。

【０００７】そこで、リセットスイッチの誤操作を防止
すべく、端末装置の例えば表示パネルに小孔を設け、こ
の小孔に棒状の器具等を挿入してリセットスイッチを操
作することが行われている。

【０００８】しかし、この場合は逆に、必要時のリセッ
トスイッチの操作が厄介であるのみならず、端末装置の
表示パネル等への孔あけ加工も必要となるため、製造工
程が複雑になり、また小孔から水分等が侵入して故障等
の原因になり易いという欠点があった。

【０００９】この発明は、このような欠点を解消するた
めになされたものであって、制御装置本体側のＣＰＵが
誤ってリセットされるのを防止できるのはもとより、必
要時のリセット操作も簡単であり、かつ端末装置の表示
パネル等への孔あけも不要にした遠隔式制御装置の提供
を課題とする。

【００１０】

【課題を解決するための手段】上記課題は、ＣＰＵ（１
１）を有し、１個または２個以上のアクチュエータ
（３）を制御する制御装置本体（１）と、ＣＰＵ（２
１）を有するとともに、単独操作されることによってリ
セット以外の動作を設定するための複数個のスイッチ
（５２）（５４）（６１）（６３）を有し、前記制御装
置本体（１）との間で信号を送受信することにより、制
御装置本体（１）の動作を遠隔操作する端末装置（２）
と、を備えた遠隔式制御装置において、前記端末装置
（２）の前記複数個のスイッチ（５２）（５４）（６
１）（６３）が同時に操作されたときにのみ、前記制御
装置本体（１）のＣＰＵ（１１）をリセットするリセッ
ト回路（５０）（６０）が設けられていることを特徴と
する遠隔式制御装置によって解決される。

【００１１】この遠隔式制御装置によれば、端末装置側
の複数個のスイッチ（５２）（５４）（６１）（６３）
が同時に操作されたときにのみ、リセット回路（５０）
（６０）によって制御装置本体（１）側のＣＰＵ（１
１）がリセットされる。逆に言えば、１個のスイッチの
みの操作によってはリセットされないため、１個のリセ
ットスイッチを設けた場合のように、誤ってリセットス
イッチを操作することによる誤作動を防止できる。しか
も、リセットスイッチの操作のために、端末装置（２）
の表示パネル等に孔をあける必要もない。

【００１２】一方、ＣＰＵ（１１）をリセットするとき
は、複数個のスイッチ（５２）（５４）（６１）（６
３）を同時に操作すればよいから、リセット操作も簡単
である。

【００１３】また、リセット操作に供されるスイッチ
（５２）（５４）（６１）（６３）は、リセットのため
の専用品ではなく、単独で操作されることによってＣＰ
Ｕのリセット以外の動作を設定するためのスイッチであ
るから、制御装置本体（１）や端末装置（２）の動作を
設定するために従来から用いられているスイッチをリセ
ットスイッチとして流用することができる。

【００１４】また、前記リセット回路（５０）（６０）
は、前記複数個のスイッチ（５２）（５４）（６１）
（６３）の同時操作状態が一定時間継続したときにＣＰ
Ｕ（１１）をリセットさせる遅延回路（５９）（６９）
を備えているのが望ましい。

【００１５】この遠隔式制御装置によれば、複数のスイ
ッチ（５２）（５４）（６１）（６３）の同時操作後、
その操作状態が一定時間継続されない限りＣＰＵ（１
１）がリセットされないから、仮に誤って複数のスイッ
チ（５２）（５４）（６１）（６３）を同時操作しても
直ちにリセットされるのが防止される。

【００１６】前記遅延回路（５９）（６９）の一例とし
ては、前記複数個のスイッチ（５２）（５４）（６１）
（６３）が同時に操作されているときに、コンデンサ
（５７）（６７）の充電電荷を所定の時定数で放電する
放電回路、または前記複数個のスイッチが同時に操作さ
れているときに、所定の時定数でコンデンサ（５７）
（６７）に電荷を充電する充電回路を含む構成を挙げる
ことができる。この回路によれば、複数個のスイッチ
（５２）（５４）（６１）（６３）の同時操作後、その
操作状態が継続しているときには、一定時間経過後に、
コンデンサの端子電圧がリセットに必要な電圧となり、
簡単な構成で遅延回路を構成できる。

【００１７】

【発明の実施の形態】図１は、この発明の一実施形態に
係る回路図を示すものである。

【００１８】同図において、（１）は制御装置本体、
（２）は端末装置であり、これらはそれぞれＣＰＵ（１
１）（２１）を有するとともに、電源端子（１２ａ）
（２２ａ）、信号端子（１２ｂ）（２２ｂ）、アース端
子（１２ｃ）（２２ｃ）を有している。そして、電源端
子（１２ａ）（２２ａ）どうし、信号端子（１２ｂ）
（２２ｂ）どうし、アース端子（１２ｃ）（２２ｃ）ど
うしが、それぞれ電源ライン（４ａ）、信号ライン（４
ｂ）、アースライン（４ｃ）を形成する配線コードを介
して相互に接続されている。

【００１９】制御装置本体（１１）の電源端子（１２
ａ）はＶ２＝１２Ｖの直流電源に接続されている。一
方、端末装置（２）の電源端子（２２ａ）には安定化電
源回路（２３）が接続され、前記電圧Ｖ２をさらにＶ１
＝５Ｖの定電圧に降圧し、この電圧Ｖ１にて端末装置
（２）のＣＰＵ（２１）が動作するものとなされてい
る。なお、制御装置本体（１）のＣＰＵ（１１）は、制
御装置本体（１）内の安定化電源回路で降圧した＋５Ｖ
の定電圧で動作するものとなされているまた、制御装置
本体（１）の前記信号端子（１２ｂ）は、周知構成の入
力回路（１７）及び出力回路（１６）を介して本体側Ｃ
ＰＵ（１１）の受信端子及び送信端子にそれぞれ接続さ
れている。一方、端末装置（２）の信号端子（２２ｂ）
は、同じく周知構成の入力回路（２７）及び出力回路
（２６）を介して端末側ＣＰＵ（２１）の受信端子及び
送信端子にそれぞれ接続されている。そして、端末側Ｃ
ＰＵ（２１）の送信端子と本体側ＣＰＵ（１１）の受信
端子、及び本体側ＣＰＵ（１１）の送信端子と端末側Ｃ
ＰＵ（２１）の受信端子の間で、それぞれデータ授受を
行うものとなされている。

【００２０】また、制御装置本体（１）及び端末装置
（２）のアース端子（１２ｃ）（２２ｃ）はそれぞれ接
地されている。

【００２１】前記端末装置（２）には、端末装置（２）
のＣＰＵ（２１）及び装置本体（１）のＣＰＵ１１をリ
セットするためのリセット回路（５０）が設けられてい
る。このリセット回路（５０）は、電源から第１の抵抗
素子（５１）を介して一端が接続され、他端が接地され
た常時は開放の第１のキースイッチ（５２）と、同じく
電源から第２の抵抗素子（５３）を介して一端が接続さ
れ、他端が接地された常時は開放の第２のキースイッチ
（５４）と、前記第１の抵抗素子（５１）と第１のキー
スイッチ（５２）との接続点にアノードが接続された第
１のダイオード（５５）と、前記第２の抵抗素子（５
３）と第２のキースイッチ（５４）との接続点にアノー
ドが接続された第２のダイオード（５６）を備えてい
る。

【００２２】さらに、前記第１，第２のダイオード（５
５）（５６）のカソードは、いずれも充電用コンデンサ
（５７）の一端に接続され、該コンデンサ（５７）の他
端は接地されている。また、コンデンサ（５７）と並列
に放電用抵抗素子（５８）が接続され、このコンデンサ
（５７）と抵抗素子（５８）とによって、放電回路から
なる遅延回路（５９）が形成されている。

【００２３】また、前記第１の抵抗素子（５１）と第１
のキースイッチ（５２）との接続点、及び前記第２の抵
抗素子（５３）と第２のキースイッチ（５４）との接続
点は、それぞれ端末装置（２）のＣＰＵ（２１）のキー
入力端子にも接続されている。

【００２４】前記第１、第２のキースイッチ（５２）
（５４）は、いずれも、単独操作されることにより制御
装置本体（１）や端末装置（２）のリセット以外の動作
を設定するためのスイッチであり、また前記ＣＰＵ（２
１）のキー入力端子は、Ｌレベルの信号を取り込んで所
定の動作を行うものとなされている。

【００２５】また、前記第１，第２のダイオード（５
５）（５６）とコンデンサ（５７）の接続点Ｐ２は、Ｃ
ＰＵ（２１）のリセット端子に接続されている。ＣＰＵ
（２１）は、前記リセット端子がＬレベルになるとリセ
ットされ、これに基づいてＣＰＵ（２１）は、そのリセ
ット出力端子から、制御装置本体（１）のＣＰＵ（１
１）をリセットさせるためのリセット信号を出力し、こ
のリセット信号により、後述するように制御装置本体
（１）のＣＰＵ（１１）はリセットされる構成となって
いる。

【００２６】さらに、前記端末装置（２）において、電
源端子（２２ａ）と信号端子（２２ｂ）の間には、電流
制限用の抵抗素子（２４）とトランジスタ等からなるス
イッチ回路（２５）とが直列に介挿接続されている。こ
のスイッチ回路（２５）は、常時はオフとなされている
が、前記ＣＰＵ（２１）のリセット出力端子からリセッ
ト信号が出力されるとオンに切り替わり、抵抗素子（２
４）を介して電圧Ｖ２が信号端子（１２ｂ）、信号ライ
ン（４ｂ）、信号端子（２２ｂ）に印加されるようにな
っている。

【００２７】一方、前記制御装置本体（１）の信号端子
（１２ｂ）とＣＰＵ（１１）のリセット端子の間には、
リセット信号入力回路（１８）が介挿接続されている。
このリセット信号入力回路（１８）は、制御装置本体
（１）の信号端子（１２ｂ）とアース間に介挿された２
個の分圧抵抗（１８ａ）（１８ｂ）と、これら分圧抵抗
どうしの接続点Ｐ１に接続されたシュミットトリガイン
バータ（１８ｃ）と、分圧抵抗（１８ａ）（１８ｂ）ど
うしの接続点Ｐ１とアースの間に接続されたコンデンサ
（１８ｅ）と、分圧抵抗どうしの接続点Ｐ１と電源Ｖ１
の間に、分圧抵抗（１８ａ）（１８ｂ）どうしの接続点
Ｐ１をアノードにして接続されたダイオード（１８ｆ）
とを備えている。前記分圧抵抗（１８ａ）（１８ｂ）の
抵抗値は、信号端子（１２ｂ）にＶ２（１２Ｖ）の電圧
が加わった時に、分圧抵抗（１８ａ）（１８ｂ）どうし
の接続点Ｐ１の電位がシュミットトリガインバータ（１
８ｃ）のしきい電圧を超える値となり、通常の信号電圧
Ｖ１が信号端子（１２ｂ）に加わった時には、シュミッ
トトリガインバータ（１８ｃ）のしきい電圧より小さい
値となるように設定されている。そして、分圧抵抗（１
８ａ）（１８ｂ）どうしの接続点Ｐ１の電位がシュミッ
トトリガインバータ（１８ｃ）のしきい電圧を超えたと
きに、ＣＰＵ（１１）のリセット端子にリセット信号が
入力されて、ＣＰＵ（１１）はリセットされるものとな
されている。

【００２８】次に、図１に示した実施形態の動作を説明
する。

【００２９】端末装置（２）からの操作信号により、制
御装置本体（１）のＣＰＵ（１１）は、アクチュエータ
（３）を動作制御する。また、アクチュエータ（３）の
動作状態やその他の情報が制御装置本体（１）のＣＰＵ
（１１）から端末装置（２）のＣＰＵ（２１）へと送ら
れる。このような制御装置本体（１）のＣＰＵ（１１）
と端末装置（２）のＣＰＵ（２１）との間の信号送受
は、それぞれの入出力回路（１７）（１６）（２７）
（２６）及び信号端子（１２ｂ）（２２ｂ）を介して、
信号電圧Ｖ１以下のレベルで行われる。

【００３０】また、リセット回路（５０）において、第
１のキースイッチ（５２）、第２のキースイッチ（５
４）が操作されていないときは、両スイッチはともに開
放状態にある。このとき、電源から第１、第２の抵抗素
子（５１）（５３）、第１、第２のダイオード（５５）
（５６）を介してコンデンサ（５７）に電流が流れ、コ
ンデンサ（５７）には電荷が充電される。従って、第１
のスイッチ（５２）、第２のスイッチ（５４）が操作さ
れていないときは、コンデンサ（５７）の端子電圧はＨ
レベルとなっており、ＣＰＵ（２１）はリセット解除の
状態となっている。

【００３１】前記第１のキースイッチ（５２）、第２の
キースイッチ（５４）は、制御装置本体（１）や端末装
置（２）の動作を設定するためにそれぞれ単独で操作さ
れるが、一方のキースイッチが閉成されても他方のキー
スイッチが開放されているので、コンデンサ（５７）へ
の充電は維持され、ＣＰＵ（２１）のリセット端子もＨ
レベルに維持される。従って、一方のキースイッチのみ
が操作されても、ＣＰＵ（２１）はリセットされない。

【００３２】次に、何らかの原因により、制御装置本体
（１）のＣＰＵ（１１）が暴走したような場合には、第
１，第２のキースイッチ（５２）（５４）を同時に操作
する。すると、第１，第２のキースイッチ（５２）（５
４）は閉成され、第１，第２の抵抗素子（５１）（５
３）と第１，第２のキースイッチ（５２）（５４）との
各接続点は接地されるから、コンデンサ（５７）への充
電電圧は消滅する。第１，第２のキースイッチ（５２）
（５４）の同時操作がしばらく継続すると、コンデンサ
（５７）に充電された電荷が放電用抵抗素子（５８）を
介して放電される結果、コンデンサ（５７）の端子電圧
（接続点Ｐ２の電圧）は徐々に低下し、従ってＣＰＵ
（２１）のリセット端子の電圧も同時に低下し、ついに
はＬレベルとなる。

【００３３】すると、ＣＰＵ（２１）がリセットされ、
これに伴ってＣＰＵ（２１）のリセット出力端子からリ
セット信号が出力される。このリセット信号によりスイ
ッチ回路（２５）が切り替えられてオンとなる。する
と、抵抗（２４）及びスイッチ回路（２５）を介して端
末装置（２）の信号端子（２２ｂ）にはＶ２（１２Ｖ）
の高電圧が加わるとともに、制御装置本体（１）の信号
端子（１２ｂ）にも信号ライン（４ｂ）を介してＶ２の
電圧が加わる。而して、制御装置本体（１）における各
分圧抵抗（１８ａ）（１８ｂ）の抵抗値は、信号端子
（１２ｂ）にＶ２の電圧が加わったときに、分圧抵抗
（１８ａ）（１８ｂ）の接続点Ｐ１の電位がシュミット
トリガインバータ（１８ｃ）のしきい電圧を超える値と
なり、通常の信号電圧Ｖ１が信号端子（１２ｂ）に加わ
った時には、シュミットトリガインバータ（１８ｃ）の
しきい電圧より小さい値となるように設定されているか
ら、電圧Ｖ２の印加により分圧抵抗どうしの接続点Ｐ１
の電位はシュミットトリガインバータ（１８ｃ）のしき
い電圧を超える値となり、この電圧でコンデンサ（１８
ｅ）が充電される。そして、コンデンサ（１８ｅ）の端
子電圧がしきい電圧を超えると、シュミットトリガイン
バータ（１８ｃ）からリセット信号が出力されてこれが
ＣＰＵ（１１）のリセット端子に入力され、ＣＰＵ（１
１）はリセットされる。

【００３４】このように、第１，第２のキースイッチ
（５２）（５４）を同時に操作することで、端末装置
（２）のＣＰＵ（２１）がリセットされ、さらには制御
装置本体（１）のＣＰＵ（１１）がリセットされる。

【００３５】而して、コンデンサ（５７）の容量値と放
電用抵抗素子（５８）の抵抗値とで決定される時定数を
調整しておくことで、コンデンサ（５７）の端子電圧即
ちＣＰＵ（２１）のリセット端子電圧の低下速度を変化
させることができ、第１，第２のキースイッチ（５２）
（５４）が同時操作されている時間、換言すれば両ＣＰ
Ｕ（２１）（１１）がリセットされるまでの時間を調整
することができる。従って、第１，第２のキースイッチ
（５２）（５４）が同時操作されたとき直ちに両ＣＰＵ
（２１）（１１）がリセットされるのを防ぐことがで
き、万一誤って第１，第２のキースイッチ（５２）（５
４）を瞬時に同時操作したような場合のリセット動作を
回避でき、さらに操作性の良いものとなる。

【００３６】図２はこの発明の他の実施形態を示すもの
である。

【００３７】この実施形態は、端末装置（２）のＣＰＵ
（２１）がＨレベルリセットの場合について適用したも
のである。

【００３８】図２において、（６０）はリセット回路で
ある。このリセット回路（６０）は、一端が電源に接続
された常時は開放の第１、第２のキースイッチ（６１）
（６３）と、第１，第２のキースイッチ（６１）（６
３）の他端とアース間に接続された第１、第２の抵抗素
子（６２）（６４）と、前記第１のキースイッチ（６
１）と前記第１の抵抗素子（６２）との接続点にカソー
ドが接続された第１のダイオード（６５）と、前記第２
のキースイッチ（６３）と前記第２の抵抗素子（６４）
との接続点にカソードが接続された第２のダイオード
（６６）と、前記第１，第２のダイオード（６５）（６
６）のアノードに一端が接続され、他端が電源Ｖ１に接
続されたコンデンサ（６７）と、このコンデンサ（６
７）と並列に接続された放電用の抵抗素子（６８）とを
備えている。そして、コンデンサ（６７）と抵抗素子
（６８）とで遅延回路（６９）が形成されている。ま
た、前記放電用抵抗素子（６８）の抵抗値は、前記第
１，第２の抵抗素子（６２）（６４）の抵抗値に較べて
かなり大きな値に設定されている。

【００３９】また、前記第１，第２のダイオード（６
５）（６６）とコンデンサ（６７）との接続点Ｐ３は、
端末装置（２）のＣＰＵ（２１）のリセット端子にも接
続されている。ＣＰＵ（２１）は、前記リセット端子が
Ｈレベルになるとリセットされ、これに基づいてリセッ
ト出力端子からリセット信号を出力し、このリセット信
号によりスイッチ回路（２５）がオンになり、装置本体
（１）のＣＰＵ（１１）はリセットされる構成となって
いる。

【００４０】また、前記第１のキースイッチ（６１）と
第１の抵抗素子（６２）との接続点、及び前記第２のキ
ースイッチ（６３）と第２の抵抗素子（６４）との接続
点は、それぞれ端末装置（２）のＣＰＵ（２１）のキー
入力端子に接続されている。前記第１、第２のキースイ
ッチ（６１）（６３）は、いずれも、単独操作されるこ
とにより、装置本体（１）や端末装置（２）のリセット
以外の動作を設定するためのスイッチであり、また前記
ＣＰＵ（２１）のキー入力端子は、Ｈレベルの信号を取
り込んで所定の動作を行うものとなされている。

【００４１】なお、装置本体（１）側の構成及び装置本
体（１）と端末装置（２）との間の電気的な接続構成
は、図１に示したものと同じであるので、その説明を省
略する。

【００４２】次に、図２に示したリセット回路（６０）
の動作を説明する。

【００４３】第１のキースイッチ（６１）、第２のキー
スイッチ（６３）が操作されていないときは、両スイッ
チはともに開放状態にある。このとき、電源Ｖ１からコ
ンデンサ（６７）、第１，第２のダイオード（６５）
（６６）、第１，第２の抵抗素子（６２）（６４）を通
って電流が流れ、コンデンサ（６７）は電源側が正の極
性で充電される。また、抵抗素子（６８）の抵抗値は、
第１，第２の抵抗素子（６２）（６４）の抵抗値よりも
かなり大きいから、接続点Ｐ３の電位及びキー入力端子
の電位はほぼゼロボルトになっている。従って、ＣＰＵ
（２１）はリセット解除の状態となっている。

【００４４】前記第１のキースイッチ（６１）、第２の
キースイッチ（６３）は、装置本体（１）や端末装置
（２）の動作を設定するためにそれぞれ単独で操作され
るが、一方のスイッチが閉成されても他方のスイッチが
開放されているので、コンデンサ（６７）は前記充電状
態を維持し、ＣＰＵ（２１）のリセット端子もＬレベル
に維持される。従って、一方のスイッチのみが操作され
ても、ＣＰＵ（２１）はリセットされない。

【００４５】次に、装置本体（１）のＣＰＵ（１１）が
暴走したような場合には、第１，第２のキースイッチ
（６１）（６３）を同時に操作する。すると、第１，第
２のキースイッチ（６１）（６３）は閉成され、第１，
第２の抵抗素子（６２）（６４）と第１，第２のキース
イッチ（６１）（６３）との各接続点は電源電圧に昇圧
されるから、コンデンサ（６７）に充電された電荷が放
電用抵抗素子（６８）を通って放電される。

【００４６】第１，第２のキースイッチ（６１）（６
３）の同時操作がそのまま継続されると、前記放電によ
って接続点Ｐ３の電位は電源電圧Ｖ１に向かって徐々に
上昇し、従ってＣＰＵ（２１）のリセット端子の電位も
同時に上昇し、ついにはＨレベルとなる。

【００４７】すると、ＣＰＵ（２１）がリセットされ、
これに伴ってＣＰＵ（１１）もリセットされる。

【００４８】而して、コンデンサ（６７）の容量値と放
電用抵抗素子（６８）の抵抗値とで決定される時定数を
調整しておくことで、コンデンサ（６７）の端子電圧即
ちＣＰＵ（２１）のリセット端子電圧の上昇速度を変化
させることができ、第１，第２のキースイッチ（６１）
（６３）が同時操作されている時間、換言すればＣＰＵ
（２１）（１１）がリセットされるまでの時間を調整す
ることができる。従って、第１，第２のキースイッチ
（６１）（６３）が同時操作されたとき直ちにＣＰＵ
（２１）（１１）がリセットされるのを防ぐことがで
き、万一誤って第１，第２のキースイッチ（６１）（６
３）を瞬時に同時操作したような場合のリセット動作を
回避でき、さらに操作性の良いものとなる。

【００４９】なお、以上の実施形態では、２つのキース
イッチ（５２）（５４）（６１）（６３）が同時に操作
されたときに、ＣＰＵ（２１）（１１）がリセットされ
る構成としたが、３つ以上のスイッチが同時に操作され
たときにリセットされる構成としても良い。

【００５０】また、複数のスイッチの同時操作が所定時
間継続されてから、ＣＰＵ（１１）（２１）がリセット
される構成としたが、複数のスイッチが同時に操作され
たタイミングでリセットされる構成としても良い。

【００５１】また、制御装置本体（１）のＣＰＵ（１
１）をリセットするために、まず端末装置（２）のＣＰ
Ｕ（２１）をリセットする構成としたが、端末装置
（２）の複数個のスイッチが同時に操作されたときに、
端末装置（２）のＣＰＵ（２１）をリセットすることな
く、制御装置本体（１）のＣＰＵ（１１）を直接リセッ
トする構成としても良い。

【００５２】また、複数のスイッチの同時操作が所定時
間継続されてから、リセットさせるための遅延回路（５
９）（６９）を、抵抗素子（５８）（６８）とコンデン
サ（５７）（６７）との放電回路で構成した場合を示し
たが、充電回路で構成しても良く、あるいは他の構成を
採用しても良い。

【００５３】また、制御装置本体（１）のＣＰＵ（１
１）をリセットするために、高電圧Ｖ２を用いたが、制
御装置本体（１）のＣＰＵ（１１）をリセットする方法
はこれに限定されない。

【００５４】

【発明の効果】請求項１に係る発明は、端末装置側の複
数個のスイッチが同時に操作されたときにのみ制御装置
本体側のＣＰＵがリセットされるから、１個のリセット
スイッチを設けた場合のように、誤ってリセットスイッ
チを操作することによる誤作動を防止できる。しかも、
リセットスイッチの操作のために、端末装置に穴をあけ
ることもなくしうる。

【００５５】しかも、ＣＰＵをリセットするときは、複
数個のスイッチを同時に操作すればよいから、リセット
操作も極めて簡単となる。

【００５６】また、リセット操作されるスイッチは、単
独で操作されることによってリセット以外の動作を設定
するためのスイッチであるから、制御装置本体や端末装
置の動作を設定するために従来から用いられているスイ
ッチをリセットスイッチとして流用することができ、別
途リセットスイッチを設ける必要はなく、コスト的にも
有利である。

【００５７】請求項２に係る発明によれば、複数のスイ
ッチの同時操作後、その操作状態が一定時間継続されな
い限り制御装置本体側のＣＰＵがリセットされないか
ら、仮に誤って複数のスイッチを同時操作しても直ちに
リセットされるのを防止することができる。

【００５８】請求項３に係る発明によれば、遅延回路の
構成を簡易なものとなしうる。

【図面の簡単な説明】

【図１】図１は、この発明の一実施形態を示す回路図で
ある。

【図２】この発明の他の実施形態を示す回路図である。

【符号の説明】

１…制御装置本体 ２…端末装置 １１、２１…ＣＰＵ ３…アクチュエータ ４ｂ…信号ライン ５０、６０…リセット回路 ５２，５４，６１，６３…キースイッチ ５７，６７…コンデンサ ５９，６９…遅延回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 江下 和雄 大阪市東成区東小橋２丁目10番16号 関西 ガスメータ株式会社内 Ｆターム(参考） 3L061 BB03 5H209 AA11 CC11 EE11 FF06 GG08 HH06 HH33 5K048 AA04 BA08 BA14 EB09 HA01 HA02 HA11

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵ（１１）を有し、１個または２個
   以上のアクチュエータ（３）を制御する制御装置本体
   （１）と、 ＣＰＵ（２１）を有するとともに、単独操作されること
   によってリセット以外の動作を設定するための複数個の
   スイッチ（５２）（５４）（６１）（６３）を有し、前
   記制御装置本体（１）との間で信号を送受信することに
   より、制御装置本体（１）の動作を遠隔操作する端末装
   置（２）と、 を備えた遠隔式制御装置において、 前記端末装置（２）の前記複数個のスイッチ（５２）
   （５４）（６１）（６３）が同時に操作されたときにの
   み、前記制御装置本体（１）のＣＰＵ（１１）をリセッ
   トするリセット回路（５０）（６０）が設けられている
   ことを特徴とする遠隔式制御装置。
2. 【請求項２】 前記リセット回路（５０）（６０）は、
   前記複数個のスイッチ（５２）（５４）（６１）（６
   ３）の同時操作状態が一定時間継続したときに前記ＣＰ
   Ｕ（１１）をリセットさせる遅延回路（５９）（６９）
   を備えている請求項１に記載の遠隔式制御装置。
3. 【請求項３】 前記遅延回路（５９）（６９）は、前記
   複数個のスイッチ（５２）（５４）（６１）（６３）が
   同時に操作されたときに、コンデンサ（５７）（６７）
   の充電電荷を所定の時定数で放電する放電回路、または
   前記複数個のスイッチ（５２）（５４）（６１）（６
   ３）が同時に操作されたときに、コンデンサ（５７）
   （６７）に所定の時定数で電荷を充電する充電回路を含
   む請求項２に記載の遠隔式制御装置。