JP2001168660A - Gain variable amplifier circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、利得可変増幅回路
に関し、特に、安定した利得制御特性を有するとともに
低電圧動作時においても高利得かつ高出力で増幅可能な
利得可変増幅回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a variable gain amplifying circuit, and more particularly to a variable gain amplifying circuit having stable gain control characteristics and capable of amplifying with high gain and high output even at a low voltage operation. .
【０００２】[0002]
【従来の技術】Ｗ−ＣＤＭＡやＮ−ＣＤＭＡといった次
世代移動体通信方式では、携帯端末と基地局との間で高
精度の電力制御が行なわれる。そのため、使用される利
得可変増幅回路には安定した利得制御特性が要求され
る。2. Description of the Related Art In next-generation mobile communication systems such as W-CDMA and N-CDMA, high-precision power control is performed between a portable terminal and a base station. Therefore, the variable gain amplifier circuit used is required to have stable gain control characteristics.
【０００３】また、携帯端末の小型・軽量化、長い通話
時間の確保、良好な通話品質を得るために低電圧動作に
おいても低歪みかつ高利得・高出力な利得可変増幅回路
を小型で実現することが必須とされている。Further, in order to reduce the size and weight of a portable terminal, secure a long talk time, and obtain good talk quality, a small gain variable amplifier circuit with low distortion, high gain and high output even at low voltage operation is realized. It is mandatory.
【０００４】これらの要求に対する従来の利得可変増幅
回路として、特開平１１−１３６０５１号公報や特開平
１１−０５５０５４号公報に記載されているものがあっ
た。[0004] As a conventional variable gain amplifying circuit for meeting these requirements, there have been ones described in Japanese Patent Application Laid-Open Nos. 11-136051 and 11-055054.
【０００５】以下に、これら従来例について図面を用い
て説明する。 （第１の従来例）図７は特開平１１−１３６０５１号公
報に記載された第１の従来例の利得可変増幅回路を示す
回路図である。Hereinafter, these conventional examples will be described with reference to the drawings. (First Conventional Example) FIG. 7 is a circuit diagram showing a variable gain amplifier circuit of a first conventional example described in Japanese Patent Application Laid-Open No. 11-136051.
【０００６】図７において、第１の従来例の利得可変増
幅回路は、入力信号を差動増幅する入力差動回路５００
と、入力差動回路５００の利得を可変に制御する利得制
御差動回路６００と、負荷抵抗回路７００とを有し、電
源端子７３と接地端子６０との間に電源電圧が与えら
れ、第１及び第２の利得制御端子５１，５２からの利得
制御信号に従って、第１及び第２の入力端子５３，５４
に入力される信号を差動増幅して出力するように構成さ
れている。In FIG. 7, a first conventional variable gain amplifier circuit includes an input differential circuit 500 for differentially amplifying an input signal.
And a gain control differential circuit 600 for variably controlling the gain of the input differential circuit 500; and a load resistance circuit 700. A power supply voltage is applied between the power supply terminal 73 and the ground terminal 60, and the first And first and second input terminals 53 and 54 in accordance with gain control signals from second and second gain control terminals 51 and 52, respectively.
Are differentially amplified and output.
【０００７】入力差動回路５００は、ベースが第１の容
量素子５５を介し、第１の入力端子５３に接続されると
共に第１のバイアス抵抗５７を介し、第１のバイアス電
源５９に接続された第１のトランジスタ６１と、ベース
が第２の容量素子５６を介し、第２の入力端子５４に接
続されると共に第２のバイアス抵抗５８を介し、第１の
バイアス電源５９に接続された第２のトランジスタ６２
とを有し、第１及び第２のトランジスタ６１，６２はエ
ミッタを共通とし、第１の電流源抵抗７６の一端に接続
され、第１の電流源抵抗７６の他端は接地端子６０に接
続されている。The input differential circuit 500 has a base connected to a first input terminal 53 via a first capacitive element 55 and to a first bias power supply 59 via a first bias resistor 57. The first transistor 61 and a base connected to a second input terminal 54 via a second capacitive element 56 and to a first bias power supply 59 via a second bias resistor 58. Two transistors 62
The first and second transistors 61 and 62 have a common emitter, are connected to one end of a first current source resistor 76, and the other end of the first current source resistor 76 is connected to a ground terminal 60. Have been.
【０００８】また、利得制御差動回路６００は、各ベー
スが第１の利得制御端子５１に各々接続されかつ各コレ
クタが第１及び第２の出力端子７４，７５に各々接続さ
れた第３及び第４のトランジスタ６３，６４と、各ベー
スが第２の利得制御端子５２に接続された第５及び第６
のトランジスタ６５，６６とを有し、第３及び第５のト
ランジスタ６３，６５のエミッタが第１のトランジスタ
６１のコレクタに共通接続され、第４及び第６のトラン
ジスタ６４，６６のエミッタが第２のトランジスタ６２
のコレクタに共通接続されている。The gain control differential circuit 600 has a third and a third output terminals each having a base connected to the first gain control terminal 51 and a collector connected to the first and second output terminals 74 and 75, respectively. Fourth transistors 63 and 64, and fifth and sixth transistors whose bases are connected to second gain control terminal 52.
Transistors 65 and 66, the emitters of the third and fifth transistors 63 and 65 are commonly connected to the collector of the first transistor 61, and the emitters of the fourth and sixth transistors 64 and 66 are connected to the second. Transistor 62
Are commonly connected to the collector.
【０００９】さらに、負荷抵抗回路７００において、第
１及び第２の負荷抵抗６７，６８は、第３及び第４のト
ランジスタ６３，６４のコレクタと電源端子７３との間
に各々接続され、第３及び第４の負荷抵抗７１，７２
は、第５及び第６のトランジスタ６５，６６のコレクタ
と電源端子７３との間に各々接続され、第５の負荷抵抗
６９は、第３と第５のトランジスタ６３，６５のコレク
タの間に接続され、第６の負荷抵抗７０は、第４と第６
のトランジスタ６４，６６のコレクタの間に接続されて
いる。Further, in the load resistance circuit 700, the first and second load resistors 67 and 68 are connected between the collectors of the third and fourth transistors 63 and 64 and the power supply terminal 73, respectively. And fourth load resistors 71 and 72
Is connected between the collectors of the fifth and sixth transistors 65 and 66 and the power supply terminal 73, respectively, and the fifth load resistor 69 is connected between the collectors of the third and fifth transistors 63 and 65. The sixth load resistor 70 is connected to the fourth and sixth load resistors 70.
Are connected between the collectors of the transistors 64 and 66.
【００１０】次に、第１の従来例の利得可変増幅回路の
動作について説明する。Next, the operation of the first conventional variable gain amplifier circuit will be described.
【００１１】第１及び第２の入力端子５３，５４から入
力された信号は、第１及び第２のトランジスタ６１，６
２によって電流に変換され、第３、第５のトランジスタ
６３，６５と、第４、第６のトランジスタ６４，６６の
各エミッタに共通に入力される。各エミッタに入力され
た電流は、第１及び第２の利得制御端子５１，５２から
の利得制御電圧Ｖｄに従って、第３、第５のトランジス
タ６３，６５の各コレクタと、第４、第６のトランジス
タ６４，６６の各コレクタとに分配される。Signals input from the first and second input terminals 53 and 54 are applied to first and second transistors 61 and 6 respectively.
2, the current is converted into a current, and is commonly input to the emitters of the third and fifth transistors 63 and 65 and the fourth and sixth transistors 64 and 66. According to the gain control voltage Vd from the first and second gain control terminals 51 and 52, the current input to each emitter is connected to the collectors of the third and fifth transistors 63 and 65 and the fourth and sixth transistors, respectively. It is distributed to the collectors of the transistors 64 and 66.
【００１２】ここで、第３、第４、第５及び第６のトラ
ンジスタ６３，６４，６５，６６のコレクタ電流の交流
成分を各々ｉCQ3，ｉCQ4，ｉCQ5，ｉCQ6とし、第１及び
第２のトランジスタ６１，６２のコレクタ電流の交流成
分を各々ｉｏ及び−ｉｏとすると、[0012] Here, third, and fourth, fifth and sixth respectively AC component of the collector current of the transistor 63,64,65,66 i CQ3, i CQ4, i CQ5, i CQ6, first and Assuming that the AC components of the collector currents of the second transistors 61 and 62 are io and −io, respectively.
【００１３】[0013]
【数１】 となる。(Equation 1) Becomes
【００１４】また、交流成分ｉCQ3とｉCQ5による出力で
の第１、第３及び第５の負荷抵抗６７，７１，６９の寄
与分ＲL3、ＲL5は、全交流成分ｉｏに対するｉCQ3とｉ
CQ5の比をFurther, the first output by the AC component i CQ3 and i CQ5, contribution R L3, R L5 of the third and fifth load resistor 67,71,69 includes a i CQ3 for all AC components io i
CQ5 ratio
【００１５】[0015]
【数２】 とし、第１、第３及び第５の負荷抵抗６７，７１，６９
を各々Ｒ１、Ｒ３、Ｒ２とすれば、各々、(Equation 2) And first, third and fifth load resistors 67, 71, 69
Are R1, R3, and R2, respectively.
【００１６】[0016]
【数３】 と表され、これらを足し合わせたものが入力差動回路５
００に対する等価的な負荷抵抗と考えることができる。(Equation 3) The sum of these is the input differential circuit 5
00 can be considered as an equivalent load resistance.
【００１７】従って、この等価的な負荷抵抗をＲLeqと
すれば、Therefore, if this equivalent load resistance is R Leq ,
【００１８】[0018]
【数４】 となり、入力差動回路５００の伝達コンダクタンスをＧ
mとおくと、利得Ｇは、(Equation 4) And the transfer conductance of the input differential circuit 500 is G
m , the gain G is
【００１９】[0019]
【数５】 となる。(Equation 5) Becomes
【００２０】また、この利得可変増幅回路の最大利得Ｇ
max及び最小利得Ｇminは、各々、The maximum gain G of the variable gain amplifier circuit
max and minimum gain G min are
【００２１】[0021]
【数６】 であり、その利得可変幅△Ｇは、(Equation 6) And the gain variable width ΔG is
【００２２】[0022]
【数７】 となり、抵抗比のみで決定される。(Equation 7) And is determined only by the resistance ratio.
【００２３】また、最大利得時に負荷抵抗により生ずる
直流電位降下ＶRLは、The DC potential drop V RL caused by the load resistance at the maximum gain is:
【００２４】[0024]
【数８】 である。(Equation 8) It is.
【００２５】図８は第１の従来例の利得可変増幅回路に
おいて、最大利得時に電源電圧を変化させた場合の出力
電圧振幅の変化を示す特性図である。FIG. 8 is a characteristic diagram showing a change in output voltage amplitude when the power supply voltage is changed at the maximum gain in the variable gain amplifier circuit of the first conventional example.
【００２６】この例では、第１、第３及び第５の負荷抵
抗６７，７１，６９を各々６００Ω、６６．７Ω、６５
３３Ω、第１及び第２のトランジスタ６１，６２のエミ
ッタ電流を各々１ｍＡとし、出力電圧振幅は２００ｍＶ
pとしている。この場合、利得可変幅△Ｇは４０ｄＢ、
最大利得Ｇmaxは２０ｄＢである。また、負荷抵抗によ
り生ずる直流電位降下はおよそ５５０ｍＶとなる。 （第２の従来例）図９は特開平１１−０５５０５４号公
報に記載された第２の従来例の利得可変増幅回路を示す
回路図である。In this example, the first, third and fifth load resistors 67, 71 and 69 are respectively set to 600Ω, 66.7Ω and 65Ω.
33Ω, the emitter current of each of the first and second transistors 61 and 62 is 1 mA, and the output voltage amplitude is 200 mV.
and p. In this case, the gain variable width ΔG is 40 dB,
The maximum gain Gmax is 20 dB. The DC potential drop caused by the load resistance is approximately 550 mV. (Second Conventional Example) FIG. 9 is a circuit diagram showing a variable gain amplifier circuit of a second conventional example described in Japanese Patent Application Laid-Open No. H11-055054.
【００２７】図９において、第２の従来例の利得可変増
幅回路は、入力信号を差動増幅する入力差動回路５０１
と、入力差動回路５０１の利得を可変に制御する利得制
御差動回路６０１と、負荷抵抗回路７０１とを有してい
る。Referring to FIG. 9, a second conventional variable gain amplifier circuit includes an input differential circuit 501 for differentially amplifying an input signal.
And a gain control differential circuit 601 for variably controlling the gain of the input differential circuit 501, and a load resistance circuit 701.
【００２８】入力差動回路５０１は、第１の従来例の可
変利得回路の入力差動回路５００と同じである。The input differential circuit 501 is the same as the input differential circuit 500 of the first conventional variable gain circuit.
【００２９】また、利得制御差動回路６０１は、各ベー
スが第１の利得制御端子５１に各々接続されかつ各コレ
クタが第１及び第２の出力端子９４，９５に各々接続さ
れた第３及び第４のトランジスタ８３，８４と、各ベー
スが第２の利得制御端子５２に共通接続された第５、第
６、第７及び第８のトランジスタ８５，８６，８７，８
８とを有し、第３、第５及び第７のトランジスタ８３，
８５，８７のエミッタが第１のトランジスタ６１のコレ
クタに共通接続され、第４、第６及び第８のトランジス
タ８４，８６，８８のエミッタが第２のトランジスタ６
２のコレクタに共通接続され、第７及び第８のトランジ
スタ８７，８８のコレクタが電源端子９３に共通接続さ
れている。The gain control differential circuit 601 has a third base and a third collector whose bases are connected to the first gain control terminal 51 and whose collectors are connected to the first and second output terminals 94 and 95, respectively. Fourth transistors 83, 84, and fifth, sixth, seventh and eighth transistors 85, 86, 87, 8 each having a base commonly connected to the second gain control terminal 52.
8, the third, fifth and seventh transistors 83,
The emitters of 85, 87 are commonly connected to the collector of the first transistor 61, and the emitters of the fourth, sixth and eighth transistors 84, 86, 88 are connected to the second transistor 6
The collectors of the seventh and eighth transistors 87 and 88 are commonly connected to a power supply terminal 93.
【００３０】さらに、負荷抵抗回路７０１は、第３のト
ランジスタ８３のコレクタと第５のトランジスタ８５の
コレクタとの間に接続された第１の負荷抵抗８９と、第
４のトランジスタ８４のコレクタと第６のトランジスタ
のコレクタとの間に接続された第２の負荷抵抗９０と、
第３の負荷抵抗９１は、第５のトランジスタ８５のコレ
クタと電源端子９３との間に接続された第３の負荷抵抗
９１と、第６のトランジスタ８６のコレクタと電源端子
９３との間に接続された第４の負荷抵抗９２とを有して
いる。Further, the load resistance circuit 701 includes a first load resistor 89 connected between the collector of the third transistor 83 and the collector of the fifth transistor 85, and a collector and a fourth transistor of the fourth transistor 84. A second load resistor 90 connected between the collector of the transistor 6;
The third load resistor 91 is connected between the collector of the fifth transistor 85 and the power supply terminal 93, and connected between the collector of the sixth transistor 86 and the power supply terminal 93. And a fourth load resistor 92.
【００３１】また、第３、第４のトランジスタ８３，８
４は同一のエミッタ面積とし、第５、第６のトランジス
タ８５，８６は同一のエミッタ面積とし、第７、第８の
トランジスタ８７，８８は同一のエミッタ面積とし、第
３または第４のトランジスタ８３，８４のエミッタ面積
と第５または第６のトランジスタ８５，８６のエミッタ
面積と第７または第８のトランジスタ８７，８８のエミ
ッタ面積との比を任意の比とし、第１、第２の抵抗値８
９，９０は同一とし、前記第３、第４の抵抗値９１，９
２は同一とし、第１または第２の抵抗値８９，９０と第
３または第４の抵抗値９１，９２との比を任意の比とし
ている。The third and fourth transistors 83, 8
4 has the same emitter area, the fifth and sixth transistors 85 and 86 have the same emitter area, the seventh and eighth transistors 87 and 88 have the same emitter area, and the third or fourth transistor 83 , 84, the emitter area of the fifth or sixth transistor 85, 86 and the emitter area of the seventh or eighth transistor 87, 88, and the first and second resistance values 8
9, 90 are the same, and the third and fourth resistance values 91, 9
2 is the same, and the ratio between the first or second resistance value 89, 90 and the third or fourth resistance value 91, 92 is an arbitrary ratio.
【００３２】ここで、第３または第４のトランジスタ８
３，８４のエミッタ面積と第５または第６のトランジス
タ８５，８６のエミッタ面積と第７または第８のトラン
ジスタ８７，８８のエミッタ面積との比を１：ｍ：ｎと
し、また、各々のコレクタ電流の交流成分をｉCQ3，ｉ
CQ4，ｉCQ5，ｉCQ6，ｉCQ7，ｉCQ8とし、入力差動回路
５０１の第１及び第２のトランジスタ６１，６２のコレ
クタ電流の交流成分を各々ｉｏ及び−ｉｏとすると、Here, the third or fourth transistor 8
The ratio of the emitter area of the third or the fourth transistor 84 to the emitter area of the fifth or the sixth transistor 85 or 86 and the emitter area of the seventh or the eighth transistor 87 or 88 is 1: m: n. The AC component of the current is i CQ3 , i
CQ4, i and CQ5, i CQ6, i CQ7, i CQ8, as each and io and -io an AC component of the collector current of the first and second transistors 61 and 62 of the input differential circuit 501,
【００３３】[0033]
【数９】 となる。(Equation 9) Becomes
【００３４】また、交流成分ｉCQ3とｉCQ5による出力で
の第１及び第３の負荷抵抗の寄与分ＲL3、ＲL5は、全交
流成分ｉｏに対するｉCQ3とｉCQ5の比をFurther, the first and third contributions R L3 of the load resistor, R L5 at the output by the AC component i CQ3 and i CQ5 is the ratio of i CQ3 and i CQ5 for all AC components io
【００３５】[0035]
【数１０】 とし、第１及び第３の負荷抵抗８９，９１を各々Ｒ2、
Ｒ1とし、ｉCQ7及びｉCQ8は出力に何ら寄与しないため
無視すれば、各々は、(Equation 10) And the first and third load resistors 89 and 91 are respectively R 2 ,
R 1 and i CQ7 and i CQ8 do not contribute to the output at all, and are ignored.
【００３６】[0036]
【数１１】 と表され、これらを足し合わせたものが入力差動回路５
０１に対する等価的な負荷抵抗と考えることができる。
従って、この等価的な負荷抵抗をＲLeqとすれば、[Equation 11] The sum of these is the input differential circuit 5
01 can be considered as an equivalent load resistance.
Therefore, if this equivalent load resistance is R Leq ,
【００３７】[0037]
【数１２】 となり、入力差動回路５０１の伝達コンダクタンスをＧ
mとおくと利得Ｇは、(Equation 12) And the transfer conductance of the input differential circuit 501 is G
If m , the gain G is
【００３８】[0038]
【数１３】 となる。(Equation 13) Becomes
【００３９】また、この利得可変増幅回路の最大利得Ｇ
max及び最小利得Ｇminは、各々、The maximum gain G of the variable gain amplifier circuit
max and minimum gain G min are
【００４０】[0040]
【数１４】 であり、その利得可変幅△Ｇは、[Equation 14] And the gain variable width ΔG is
【００４１】[0041]
【数１５】 となり、抵抗比と利得制御差動回路６０１のトランジス
タのエミッタ面積比との積で決まる。(Equation 15) It is determined by the product of the resistance ratio and the emitter area ratio of the transistor of the gain control differential circuit 601.
【００４２】また、最大利得時に第１及び第３の負荷抵
抗抵抗８９，９１により生ずる直流電位降下ＶRLは、The DC potential drop V RL generated by the first and third load resistance resistors 89 and 91 at the maximum gain is:
【００４３】[0043]
【数１６】 である。(Equation 16) It is.
【００４４】図１０は、第２の従来例の利得可変増幅回
路６０１において、最大利得時に電源電圧を変化させた
場合の出力電圧振幅の変化を示す特性図である。FIG. 10 is a characteristic diagram showing a change in the output voltage amplitude when the power supply voltage is changed at the maximum gain in the variable gain amplifier circuit 601 of the second conventional example.
【００４５】この例では、第１及び第３の負荷抵抗８
９，９１を各々５００Ω、５０Ω、第３と第５と第７の
トランジスタ８３，８５，８７のエミッタ面積比を１：
１：８、第１及び第２のトランジスタ６１，６２のエミ
ッタ電流を各々１ｍＡとし、出力電圧振幅は２００ｍＶ
pとしている。この場合、利得可変幅△Ｇは４０ｄＢ、
最大利得Ｇｍａｘは２０ｄＢである。また、負荷抵抗に
より生ずる直流電位降下はおよそ５５０ｍＶとなる。In this example, the first and third load resistors 8
9 and 91 are respectively 500Ω and 50Ω, and the emitter area ratio of the third, fifth and seventh transistors 83, 85 and 87 is 1:
1: 8, the emitter currents of the first and second transistors 61 and 62 are each 1 mA, and the output voltage amplitude is 200 mV.
and p. In this case, the gain variable width ΔG is 40 dB,
The maximum gain Gmax is 20 dB. The DC potential drop caused by the load resistance is approximately 550 mV.
【００４６】[0046]
【発明が解決しようとする課題】上記した従来の利得可
変増幅回路は以下のような問題点を有する。The conventional variable gain amplifier described above has the following problems.
【００４７】第１の従来例の利得可変増幅回路では、大
きな利得可変幅を設定するためには抵抗比を大きくする
必要があり、この大きな抵抗比を通常のＩＣプロセスで
実現しようとすれば、ペレットサイズの増大を招く。In the first conventional variable gain amplifier circuit, it is necessary to increase the resistance ratio in order to set a large gain variable width. If this large resistance ratio is to be realized by a normal IC process, This leads to an increase in pellet size.
【００４８】さらに、最大利得を高くとるために負荷抵
抗を大きくする場合、負荷抵抗で生ずる直流電位降下に
より、利得制御差動回路のトランジスタが飽和する恐れ
があり、高利得かつ高出力を得ることは困難である。Further, when the load resistance is increased in order to increase the maximum gain, the transistor of the gain control differential circuit may be saturated due to the DC potential drop generated by the load resistance. It is difficult.
【００４９】第２の従来例の利得可変増幅回路では、利
得可変幅が抵抗比と利得制御差動回路のトランジスタの
エミッタ面積比との積で決まるため、大きな利得可変幅
を設定しても第１の従来例の利得可変増幅回路に比べ
て、大幅なペレットサイズの縮小が可能である。しか
し、やはり最大利得を高くとるために負荷抵抗を大きく
した場合、負荷抵抗で生ずる直流電位降下により、高利
得かつ高出力を得ることが困難であるという問題があ
る。In the variable gain amplifier circuit of the second conventional example, since the variable gain width is determined by the product of the resistance ratio and the emitter area ratio of the transistor of the gain control differential circuit, even if a large variable gain width is set. Compared with the first conventional variable gain amplifier circuit, it is possible to greatly reduce the pellet size. However, when the load resistance is increased in order to increase the maximum gain, there is a problem that it is difficult to obtain a high gain and a high output due to a DC potential drop generated by the load resistance.
【００５０】特に、携帯端末等のように低電源電圧での
動作が要求される場合には、高利得かつ高出力を得るこ
とが困難であるという問題が顕著となる。In particular, when an operation at a low power supply voltage is required as in a portable terminal or the like, the problem that it is difficult to obtain high gain and high output becomes remarkable.
【００５１】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、低電圧動作時でも高利得かつ高
出力が可能であり、安定した利得制御特性を有する利得
可変増幅回路を得ることにある。The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a variable gain amplifier circuit capable of high gain and high output even at low voltage operation and having stable gain control characteristics. It is in.
【００５２】[0052]
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る利得可変増幅回路は、ベースが第１の
入力端子に接続された第１のトランジスタと、ベースが
第２の入力端子に接続された第２のトランジスタとを有
する入力差動回路と、ベースが第１の利得制御端子に接
続されエミッタが前記第１のトランジスタのコレクタに
接続された第３のトランジスタと、ベースが前記第１の
利得制御端子に接続されエミッタが前記第２のトランジ
スタのコレクタに接続された第４のトランジスタと、ベ
ースが第２の利得制御端子に接続されエミッタが前記第
１のトランジスタのコレクタに接続された第５トランジ
スタと、ベースが前記第２の利得制御端子に接続されエ
ミッタが前記第２のトランジスタのコレクタに接続され
た第６のトランジスタと、ベースが前記第２の利得制御
端子に接続されエミッタが前記第１のトランジスタのコ
レクタに接続されコレクタが電源端子に接続された第７
トランジスタと、ベースが前記第２の利得制御端子に接
続されエミッタが前記第２のトランジスタのコレクタに
接続されコレクタが前記電源端子に接続された第８のト
ランジスタとを有し、前記第３のトランジスタのコレク
タが第１の出力端子に接続され、前記第４のトランジス
タのコレクタが第２の出力端子に接続された利得制御差
動回路と、前記第３のトランジスタのコレクタと前記第
５のトランジスタのコレクタとの間に接続された第１の
負荷抵抗と、前記第４のトランジスタのコレクタと前記
第６のトランジスタのコレクタとの間に接続された第２
の負荷抵抗と、前記第５のトランジスタのコレクタと前
記電源端子との間に接続された第３の負荷抵抗と、前記
第６のトランジスタのコレクタと前記電源端子との間に
接続された第４の負荷抵抗とからなる負荷抵抗回路と、
を有し、前記第１及び第２の利得制御端子の信号に基づ
いて可変に制御された利得で前記第１及び第２の入力端
子の信号を差動増幅し、前記第１及び第２の出力端子に
出力する利得可変増幅回路であって、前記電源端子と前
記第１の出力端子との間に設けられた第１の誘導素子
と、前記電源端子と前記第２の出力端子との間に設けら
れた第２の誘導素子と、を有する構成である。To achieve the above object, a variable gain amplifying circuit according to the present invention comprises a first transistor having a base connected to a first input terminal and a base having a second input terminal. An input differential circuit having a second transistor connected to the first transistor; a third transistor having a base connected to the first gain control terminal and an emitter connected to the collector of the first transistor; A fourth transistor connected to the first gain control terminal and having an emitter connected to the collector of the second transistor; and a base connected to the second gain control terminal and an emitter connected to the collector of the first transistor. And a sixth transistor having a base connected to the second gain control terminal and an emitter connected to the collector of the second transistor. If, seventh base collector connected to the collector of the emitter connected to said second gain control terminal of the first transistor is connected to a power supply terminal
An eighth transistor having a base connected to the second gain control terminal, an emitter connected to the collector of the second transistor, and a collector connected to the power supply terminal; Is connected to the first output terminal, and the collector of the fourth transistor is connected to the second output terminal. The gain control differential circuit, and the collector of the third transistor and the fifth transistor A first load resistor connected between the collector of the fourth transistor and a second load resistor connected between the collector of the fourth transistor and the collector of the sixth transistor;
A third load resistor connected between the collector of the fifth transistor and the power supply terminal; and a fourth load resistor connected between the collector of the sixth transistor and the power supply terminal. A load resistance circuit comprising a load resistance of
And differentially amplifying the signals of the first and second input terminals with a gain variably controlled based on the signals of the first and second gain control terminals, A variable gain amplifier circuit that outputs to an output terminal, wherein a first inductive element is provided between the power supply terminal and the first output terminal, and a first inductive element is provided between the power supply terminal and the second output terminal. And a second inductive element provided in the first position.
【００５３】したがって、第１の誘導素子が第１の出力
端子と電源端子との間に接続され、第２の誘導素子が第
２の出力端子と電源端子との間に接続されているので、
利得可変幅に影響を与えずに直流成分を逃がし、負荷抵
抗回路による直流電位降下を解消することができ、低電
圧動作時でも高利得かつ高出力な利得可変増幅回路を提
供することができる。Therefore, the first inductive element is connected between the first output terminal and the power supply terminal, and the second inductive element is connected between the second output terminal and the power supply terminal.
The DC component can be released without affecting the variable gain range, the DC potential drop caused by the load resistance circuit can be eliminated, and a high-gain and high-output variable gain amplifier circuit can be provided even at low voltage operation.
【００５４】さらに、最大及び最小利得、つまり、利得
可変幅を負荷抵抗の抵抗比と利得制御差動回路のトラン
ジスタのエミッタ面積比との積で容易に設定でき、また
ペレットサイズの縮小が可能である。Further, the maximum and minimum gains, that is, the variable gain width, can be easily set by the product of the resistance ratio of the load resistance and the emitter area ratio of the transistor of the gain control differential circuit, and the pellet size can be reduced. is there.
【００５５】なお、前記第１の出力端子と前記第２の出
力端子との間に接続された容量素子を有することも望ま
しい態様である。It is a desirable mode to have a capacitive element connected between the first output terminal and the second output terminal.
【００５６】したがって、所望の信号周波数で第１およ
び第２の誘電素子と共振するように、容量素子を第１の
出力端子と第２の出力端子との間に接続し、小さなイン
ダクタンスまたは低い信号周波数においても、利得可変
幅に影響を与えずに直流電位降下を解消することが可能
である。Therefore, the capacitive element is connected between the first output terminal and the second output terminal so as to resonate with the first and second dielectric elements at a desired signal frequency, and a small inductance or a low signal is applied. Even at frequencies, it is possible to eliminate the DC potential drop without affecting the variable gain range.
【００５７】さらに、前記第３のトランジスタと前記第
４のトランジスタとはエミッタ面積が同一であり、前記
第５のトランジスタと前記第６のトランジスタとはエミ
ッタ面積が同一であり、前記第７のトランジスタと前記
第８のトランジスタとはエミッタ面積が同一であり、前
記第３または第４のトランジスタのエミッタ面積と前記
第５または第６のトランジスタのエミッタ面積と前記第
７または第８のトランジスタのエミッタ面積との比を任
意の比としてもよい。Further, the third transistor and the fourth transistor have the same emitter area, the fifth transistor and the sixth transistor have the same emitter area, and the seventh transistor has the same emitter area. And the eighth transistor have the same emitter area. The third or fourth transistor has the same emitter area, the fifth or sixth transistor has an emitter area, and the seventh or eighth transistor has an emitter area. May be an arbitrary ratio.
【００５８】さらにまた、前記第１の負荷抵抗と前記第
２の負荷抵抗とは抵抗値が同一であり、前記第３の負荷
抵抗と前記第４の負荷抵抗とは抵抗値が同一であり、前
記第１または第２の負荷抵抗の抵抗値と前記第３または
第４の負荷抵抗の抵抗値との比が任意の比であってもよ
い。Further, the first load resistance and the second load resistance have the same resistance value, the third load resistance and the fourth load resistance have the same resistance value, The ratio between the resistance value of the first or second load resistor and the resistance value of the third or fourth load resistor may be any ratio.
【００５９】また、前記入力差動回路は、一方の端子が
前記第１のトランジスタのエミッタと接続され、他方の
端子が接地された電流源抵抗を有し、前記第１のトラン
ジスタのエミッタと前記第２のトランジスタのエミッタ
とが接続されてもよい。Further, the input differential circuit has a current source resistor having one terminal connected to the emitter of the first transistor and the other terminal grounded, and the input differential circuit has an emitter connected to the emitter of the first transistor. The emitter of the second transistor may be connected.
【００６０】さらに、前記入力差動回路は、更に、前記
第１のトランジスタのエミッタと前記電流源抵抗との間
に接続された第１のエミッタ帰還抵抗と、前記第２のト
ランジスタのエミッタと前記電流源抵抗との間に接続さ
れた第２のエミッタ帰還抵抗とを有してもよい。Further, the input differential circuit further includes a first emitter feedback resistor connected between the emitter of the first transistor and the current source resistor, and an emitter connected to the emitter of the second transistor. A second emitter feedback resistor connected between the current source resistor.
【００６１】したがって、入力端子への入力信号の振幅
が大きい場合でも歪み特性が劣化しない。Therefore, even when the amplitude of the input signal to the input terminal is large, the distortion characteristics do not deteriorate.
【００６２】なお、第１及び第２のエミッタ帰還抵抗の
挿入により、入力差動回路の伝達コンダクタンスが低下
するが、第１と第３の負荷抵抗及び第２と第４の負荷抵
抗に並列に接続した第１及び第２の誘導素子により、ト
ランジスタを飽和させることなく第１及び第３の負荷抵
抗と第２及び第４の負荷抵抗を大きくすることが可能で
あるため、高利得でありながら良好な歪み特性を得るこ
とができる。Although the transmission conductance of the input differential circuit is reduced by inserting the first and second emitter feedback resistors, the transmission conductance of the input differential circuit is reduced in parallel with the first and third load resistors and the second and fourth load resistors. Since the first and third load resistances and the second and fourth load resistances can be increased by the connected first and second inductive elements without saturating the transistor, high gain is achieved. Good distortion characteristics can be obtained.
【００６３】或いは、前記入力差動回路は、一方の端子
が前記第１のトランジスタのエミッタと接続され、他方
の端子が接地された第１の電流源抵抗と、一方の端子が
前記第２のトランジスタのエミッタと接続され、他方の
端子が接地された第２の電流源抵抗と、前記第１のトラ
ンジスタのエミッタと前記第２のトランジスタのエミッ
タとの間に接続されたエミッタ帰還抵抗と、を有しても
よい。Alternatively, in the input differential circuit, one terminal is connected to the emitter of the first transistor, the other terminal is grounded, a first current source resistor is grounded, and one terminal is connected to the second transistor. A second current source resistance connected to the emitter of the transistor and having the other terminal grounded, and an emitter feedback resistance connected between the emitter of the first transistor and the emitter of the second transistor. May have.
【００６４】これによって、第３のエミッタ帰還抵抗で
の直流電位降下が生じないため、より低電圧での動作が
可能である。As a result, a DC potential drop does not occur in the third emitter feedback resistor, so that operation at a lower voltage is possible.
【００６５】さらに、前記入力差動回路は、前記第１の
トランジスタのベースと第１の入力端子との間に接続さ
れた第１の容量素子と、前記第２のトランジスタのベー
スと第２の入力端子との間に接続された第２の容量素子
と、前記第１のトランジスタのベースに一方の端子が接
続された第１のバイアス抵抗と、前記第２のトランジス
タのベースに一方の端子が接続され他方の端子が前記第
１のバイアス抵抗の他方の端子に接続された第２のバイ
アス抵抗と、前記第１バイアス抵抗の他方の端子にバイ
アス電圧を供給するバイアス電源とを有してもよい。Further, the input differential circuit includes a first capacitor connected between the base of the first transistor and a first input terminal, and a second capacitor connected to the base of the second transistor. A second capacitor connected between the input terminal and the input terminal; a first bias resistor having one terminal connected to the base of the first transistor; and one terminal connected to the base of the second transistor. A second bias resistor connected to the other terminal of the first bias resistor, and a bias power supply for supplying a bias voltage to the other terminal of the first bias resistor. Good.
【００６６】[0066]
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。Next, embodiments of the present invention will be described in detail with reference to the drawings.
【００６７】（第１の実施形態）図１は本発明の第１の
実施形態の利得可変増幅回路を示す回路図である。(First Embodiment) FIG. 1 is a circuit diagram showing a variable gain amplifier circuit according to a first embodiment of the present invention.
【００６８】図１において、第１の実施形態の利得可変
増幅回路は、入力信号を差動増幅する入力差動回路１０
０と、入力差動回路１００の利得を可変に制御する利得
制御差動回路２００と、負荷抵抗回路３００と、第１及
び第２の誘導素子１９，２０とを有し、電源端子２５と
接地端子１０との間に電源電圧が与えられ、第１及び第
２の利得制御端子１，２からの利得制御信号に従って、
第１及び第２の入力端子３，４に入力される信号を差動
増幅して出力するものである。In FIG. 1, the variable gain amplifier circuit according to the first embodiment includes an input differential circuit 10 for differentially amplifying an input signal.
0, a gain control differential circuit 200 for variably controlling the gain of the input differential circuit 100, a load resistance circuit 300, first and second inductive elements 19 and 20, and a power supply terminal 25 and a ground. A power supply voltage is applied between the first and second gain control terminals 1 and 2 according to a gain control signal from the first and second gain control terminals 1 and 2.
The signal input to the first and second input terminals 3 and 4 is differentially amplified and output.
【００６９】入力差動回路１００は、ベースが第１の容
量素子５を介し、第１の入力端子３に接続されると共に
第１のバイアス抵抗７を介し、第１のバイアス電源９に
接続された第１のトランジスタ１１と、ベースが第２の
容量素子６を介し、第２の入力端子４に接続されると共
に第２のバイアス抵抗８を介し、第１のバイアス電源９
に接続された第２のトランジスタ１２とを有している。
第１及び第２のトランジスタ１１，１２のエミッタは共
通とし、第１の電流源抵抗２８の一端に接続され、第１
の電流源抵抗２８の他端は接地端子１０に接続されてい
る。The base of the input differential circuit 100 is connected to the first input terminal 3 via the first capacitive element 5 and to the first bias power supply 9 via the first bias resistor 7. The first transistor 11 and a base connected to the second input terminal 4 via the second capacitor 6 via the second capacitor 6 and a first bias power supply 9 via the second bias resistor 8.
And the second transistor 12 connected to the second transistor 12.
The emitters of the first and second transistors 11 and 12 are common, and are connected to one end of a first current source resistor 28.
The other end of the current source resistor 28 is connected to the ground terminal 10.
【００７０】利得制御差動回路２００は、各ベースが第
１の利得制御端子１に各々接続されかつ各コレクタが第
１及び第２の出力端子２６，２７に各々接続された第３
及び第４のトランジスタ１３，１４と、各ベースが第２
の利得制御端子２に共通接続された第５、第６、第７及
び第８のトランジスタ１５，１６，１７，１８とを有し
ている。第３、第５及び第７のトランジスタ１３，１
５，１７のエミッタが第１のトランジスタ１１のコレク
タに共通接続され、第４、第６及び第８のトランジスタ
１４，１６，１８のエミッタが第２のトランジスタ１２
のコレクタに共通接続されている。また、第５のトラン
ジスタ１５のコレクタが第１の負荷抵抗２１を介し第３
のトランジスタ１３のコレクタに接続され、第６のトラ
ンジスタ１６のコレクタが第２の負荷抵抗２２を介し前
記第４のトランジスタ１４のコレクタに接続され、第７
及び第８のトランジスタ１７，１８のコレクタが電源端
子２５に共通接続されている。The gain control differential circuit 200 has a third base in which each base is connected to the first gain control terminal 1 and each collector is connected to the first and second output terminals 26 and 27, respectively.
And the fourth transistors 13 and 14 and each base
5th, 6th, 7th, and 8th transistors 15, 16, 17, and 18 commonly connected to the gain control terminal 2 of FIG. Third, fifth and seventh transistors 13, 1
The emitters of the fifth and fifth transistors 17 and 18 are commonly connected to the collector of the first transistor 11, and the emitters of the fourth, sixth and eighth transistors 14, 16, and 18 are connected to the second transistor 12
Are commonly connected to the collector. The collector of the fifth transistor 15 is connected to the third transistor via the first load resistor 21.
The collector of the sixth transistor 16 is connected to the collector of the fourth transistor 14 via the second load resistor 22, and the seventh transistor 16 is connected to the collector of the fourth transistor 14.
The collectors of the eighth transistors 17 and 18 are commonly connected to the power supply terminal 25.
【００７１】さらに、負荷抵抗回路３００は、第３のト
ランジスタのコレクタと第５のトランジスタのコレクタ
との間に接続された第１の負荷抵抗と、第４のトランジ
スタのコレクタと第６のトランジスタのコレクタとの間
に接続された第２の負荷抵抗と、第５のトランジスタ１
５のコレクタと電源端子２５との間に接続された第３の
負荷抵抗と、第４の負荷抵抗２４は、第６のトランジス
タ１６のコレクタと電源端子２５との間に接続された第
４の負荷抵抗とを有している。Further, the load resistance circuit 300 includes a first load resistance connected between the collector of the third transistor and the collector of the fifth transistor, a collector of the fourth transistor and a collector of the sixth transistor. A second load resistor connected between the second transistor and the collector;
5 and the fourth load resistor 24 are connected between the collector of the sixth transistor 16 and the power supply terminal 25. And a load resistance.
【００７２】また、第１の誘導素子１９は、第１の出力
端子２６と電源端子２５との間に接続され、第２の誘導
素子２０は、第２の出力端子２７と電源端子２５との間
に接続されている。Further, the first inductive element 19 is connected between the first output terminal 26 and the power supply terminal 25, and the second inductive element 20 is connected between the second output terminal 27 and the power supply terminal 25. Connected between them.
【００７３】さらに、第３、第４のトランジスタ１３，
１４は同一のエミッタ面積であり、第５、第６のトラン
ジスタ１５，１６は同一のエミッタ面積であり、第７、
第８のトランジスタ１７，１８は同一のエミッタ面積で
あり、第３または第４のトランジスタ１３，１４のエミ
ッタ面積と第５または第６のトランジスタ１５，１６の
エミッタ面積と第７または第８のトランジスタ１７，１
８のエミッタ面積との比は任意の比である。また、第
１、第２の負荷抵抗２１，２２は抵抗値が同一であり、
第３、第４の負荷抵抗２３，２４は抵抗値が同一であ
り、第１または第２の負荷抵抗２１，２２と第３または
第４の負荷抵抗２３，２４との抵抗比は任意である。Further, the third and fourth transistors 13,
14 has the same emitter area, and the fifth and sixth transistors 15 and 16 have the same emitter area.
The eighth transistors 17 and 18 have the same emitter area, the emitter areas of the third or fourth transistors 13 and 14, the emitter areas of the fifth or sixth transistors 15 and 16, and the seventh or eighth transistor. 17,1
The ratio of 8 to the emitter area is an arbitrary ratio. Further, the first and second load resistors 21 and 22 have the same resistance value,
The third and fourth load resistors 23 and 24 have the same resistance value, and the resistance ratio between the first or second load resistor 21 and 22 and the third or fourth load resistor 23 and 24 is arbitrary. .
【００７４】次に、第１の実施形態の利得可変増幅回路
の動作について説明する。Next, the operation of the variable gain amplifier circuit of the first embodiment will be described.
【００７５】入力端子から入力された信号は、第１及び
第２のトランジスタ１１，１２によって各々電流に変換
される。この電流は、第１のトランジスタ１１のコレク
タから第３、第５、第７のトランジスタ１３，１５，１
７の各エミッタに共通に入力され、また、第２のトラン
ジスタ１２のコレクタから第４、第６、第８のトランジ
スタ１４，１６，１８の各エミッタに共通に入力され
る。電流は更に、第１及び第２の利得制御端子１，２か
らの利得制御電圧Ｖｄにしたがって、第３、第４、第
５、第６、第７及び第８のトランジスタ１３，１４，１
５，１６，１７，１８の各コレクタに分配され、第１、
第２、第３及び第４の負荷抵抗２１，２２，２３，２４
によって電圧に変換されて第１及び第２の出力端子２
６，２７から出力される。The signal input from the input terminal is converted into a current by the first and second transistors 11 and 12, respectively. This current flows from the collector of the first transistor 11 to the third, fifth, and seventh transistors 13, 15, 1
7 are commonly input to the respective emitters, and from the collector of the second transistor 12 are commonly input to the respective emitters of the fourth, sixth, and eighth transistors 14, 16, and 18. The current is further applied to the third, fourth, fifth, sixth, seventh, and eighth transistors 13, 14, 1 according to the gain control voltage Vd from the first and second gain control terminals 1, 2.
5, 16, 17, 18 and the first,
Second, third, and fourth load resistors 21, 22, 23, 24
Is converted into a voltage by the first and second output terminals 2
6 and 27.
【００７６】ここで、第３または第４のトランジスタ１
３，１４と、第５または第６のトランジスタ１５，１６
と、第７または第８のトランジスタ１７，１８とのエミ
ッタ面積の比を１：ｍ：ｎとする。また、各々のコレク
タ電流の交流成分をｉCQ3，ｉCQ4，ｉCQ5，ｉCQ6，ｉ
CQ7，ｉCQ8とし、入力差動回路の第１及び第２のトラン
ジスタ１１，１２のコレクタ電流の交流成分を各々ｉ
ｏ，及び−ｉｏとすると、Here, the third or fourth transistor 1
3, 14 and the fifth or sixth transistor 15, 16
And the ratio of the emitter area of the seventh or eighth transistor 17, 18 to 1: m: n. The AC component of each collector current is represented by i CQ3 , i CQ4 , i CQ5 , i CQ6 , i
CQ7 and i CQ8, and the AC components of the collector currents of the first and second transistors 11 and 12 of the input differential circuit are i
o and -io,
【００７７】[0077]
【数１７】 となる。[Equation 17] Becomes
【００７８】次に、第１と第３の負荷抵抗２１，２２に
対して並列に接続された第１の誘導素子１９、または第
２と第４の負荷抵抗２２，２４に対して並列に接続され
た第２の誘導素子２０について考える。Next, a first inductive element 19 connected in parallel to the first and third load resistors 21 and 22 or a parallel connection to the second and fourth load resistors 22 and 24 is provided. The second inductive element 20 is considered.
【００７９】図１１は、寄生抵抗を含む誘導素子の等価
回路を示す回路図である。誘導素子のインダクタンスを
Ｌ、寄生抵抗をｒｐとすれば、そのアドミタンスＹは、FIG. 11 is a circuit diagram showing an equivalent circuit of an inductive element including a parasitic resistance. Assuming that the inductance of the inductive element is L and the parasitic resistance is rp, the admittance Y is
【００８０】[0080]
【数１８】 と表せ、等価抵抗Ｒeqを、(Equation 18) And the equivalent resistance R eq is
【００８１】[0081]
【数１９】 とすれば、図１１の等価回路は、図１２ように書き換え
られる。[Equation 19] Then, the equivalent circuit of FIG. 11 is rewritten as shown in FIG.
【００８２】さらに、図１２の等価回路によると、図１
の回路は図１３の交流等価回路に書き換えられる。Further, according to the equivalent circuit of FIG.
Is rewritten as an AC equivalent circuit shown in FIG.
【００８３】また、等価抵抗ＲeqとインダクタンスＬの
並列回路のインピーダンスをThe impedance of the parallel circuit of the equivalent resistance R eq and the inductance L is
【００８４】[0084]
【数２０】 とすれば、(Equation 20) given that,
【００８５】[0085]
【数２１】 であり、その絶対値Ｚは、(Equation 21) And its absolute value Z is
【００８６】[0086]
【数２２】 となる。(Equation 22) Becomes
【００８７】ここで、交流成分ｉCQ3とｉCQ5による出力
での第１及び第３の負荷抵抗２１，２３、さらに、第１
の誘導素子１９の寄与分ＲL3、ＲL5は、全交流成分ｉｏ
に対するｉCQ3とｉCQ5の比をHere, the first and third load resistances 21 and 23 at the output by the AC components i CQ3 and i CQ5 ,
The contributions R L3 and R L5 of the inductive element 19 of FIG.
The ratio of i CQ3 and i CQ5 to
【００８８】[0088]
【数２３】 とし、第１及び第３の負荷抵抗２１，２３を各々Ｒ２、
Ｒ１、第１の誘導素子１９の等価インピーダンスをＺと
し、また、ｉCQ7及びｉCQ8は出力に何ら寄与しないので
無視すると、各々、(Equation 23) And the first and third load resistors 21 and 23 are respectively R2,
R1 and the equivalent impedance of the first inductive element 19 are Z, and i CQ7 and i CQ8 do not contribute to the output at all, and are ignored.
【００８９】[0089]
【数２４】 と表され、これらを足し合わせたものが入力差動回路１
００に対する等価的な負荷抵抗と考えることができる。(Equation 24) The sum of these is the input differential circuit 1
00 can be considered as an equivalent load resistance.
【００９０】従って、この等価的な負荷抵抗をＲLeqと
すれば、Therefore, if this equivalent load resistance is R Leq ,
【００９１】[0091]
【数２５】 となり、入力差動回路１００の伝達コンダクタンスをＧ
mとおくと利得Ｇは、(Equation 25) And the transfer conductance of the input differential circuit 100 is G
If m , the gain G is
【００９２】[0092]
【数２６】 となる。(Equation 26) Becomes
【００９３】また、この利得可変増幅回路の最大利得Ｇ
max及び最小利得Ｇminは、各々、The maximum gain G of this variable gain amplifier circuit is
max and minimum gain G min are
【００９４】[0094]
【数２７】 であり、その利得可変幅△Ｇは、[Equation 27] And the gain variable width ΔG is
【００９５】[0095]
【数２８】 となり、誘導素子の等価インピーダンスＺとは無関係に
抵抗比と利得制御差動回路２００のトランジスタのエミ
ッタ面積比との積で決まる。[Equation 28] And is determined by the product of the resistance ratio and the emitter area ratio of the transistor of the gain control differential circuit 200 irrespective of the equivalent impedance Z of the inductive element.
【００９６】ところで、By the way,
【００９７】[0097]
【数２９】 から、誘導素子の寄生抵抗ｒｐが十分に小さく、また、
そのインダクタンスＬが十分に大きければ、誘導素子の
等価インピーダンスＺが十分に大きくなるので、最大利
得Ｇmaxと最小利得Ｇminは、各々、(Equation 29) Therefore, the parasitic resistance rp of the inductive element is sufficiently small, and
If the inductance L is sufficiently large, the equivalent impedance Z of the inductive element will be sufficiently large, so that the maximum gain Gmax and the minimum gain Gmin are
【００９８】[0098]
【数３０】 となり、誘導素子の等価インピーダンスＺと無関係であ
る。一方、最大利得時に第１及び第３の負荷抵抗２１，
２３により生ずる直流電位降下ＶRLは、並列に接続され
た誘導素子により直流成分がバイパスされるので、[Equation 30] Which is independent of the equivalent impedance Z of the inductive element. On the other hand, at the time of the maximum gain, the first and third load resistors 21,
The DC potential drop V RL caused by 23 causes the DC component to be bypassed by the inductive element connected in parallel.
【００９９】[0099]
【数３１】 となる。(Equation 31) Becomes
【０１００】図２は、第１の実施形態の利得可変増幅回
路において、最大利得時に電源電圧を変化させた場合の
出力電圧振幅の変化を示す特性図である。FIG. 2 is a characteristic diagram showing a change in the output voltage amplitude when the power supply voltage is changed at the maximum gain in the variable gain amplifier circuit according to the first embodiment.
【０１０１】この例では、第１及び第３の負荷抵抗２
１，２３を各々５００Ω、５０Ω、第３と第５と第７の
トランジスタ１３，１５，１７のエミッタ面積比を１：
１：８、第１及び第２の誘導素子１９，２０のインダク
タンスを１０００ｎＨ、第１及び第２のトランジスタ１
１，１２のエミッタ電流を各々１ｍＡとし、出力電圧振
幅は２００ｍＶｐとしている。この場合、利得可変幅△
Ｇは４０ｄＢ、最大利得Ｇｍａｘは２０ｄＢである。ま
た、負荷抵抗により生ずる直流電位降下は０ｍＶとな
る。In this example, the first and third load resistors 2
1 and 23 are respectively 500Ω and 50Ω, and the emitter area ratio of the third, fifth and seventh transistors 13, 15, 17 is 1:
1: 8, the inductance of the first and second inductive elements 19 and 20 is 1000 nH, and the first and second transistors 1 and 20 are
Each of the emitter currents 1 and 12 is 1 mA, and the output voltage amplitude is 200 mVp. In this case, the gain variable width
G is 40 dB, and the maximum gain Gmax is 20 dB. The DC potential drop caused by the load resistance is 0 mV.
【０１０２】第１の誘導素子１９が第１の出力端子２６
と電源端子２５との間に接続され、第２の誘導素子２０
が第２の出力端子２７と電源端子２５との間に接続され
ているので、利得可変幅ΔＧに影響を与えずに直流成分
を逃がし、第１、第２、第３、第４の負荷抵抗２１，２
２，２３，２４による直流電位降下を解消することがで
き、低電圧動作時でも高利得かつ高出力な利得可変増幅
回路を提供することができる。The first inductive element 19 is connected to the first output terminal 26
And the power supply terminal 25, and the second inductive element 20
Is connected between the second output terminal 27 and the power supply terminal 25, the DC component is released without affecting the gain variable width ΔG, and the first, second, third, and fourth load resistors are connected. 21 and 2
It is possible to eliminate a DC potential drop caused by 2, 23, and 24, and to provide a high-gain and high-output variable gain amplifier circuit even at a low voltage operation.
【０１０３】さらに、最大及び最小利得、つまり、利得
可変幅を負荷抵抗の抵抗比と利得制御差動回路２００の
トランジスタのエミッタ面積比との積で容易に設定で
き、またペレットサイズの縮小が可能である。Further, the maximum and minimum gains, that is, the variable gain width, can be easily set by the product of the resistance ratio of the load resistor and the emitter area ratio of the transistor of the gain control differential circuit 200, and the pellet size can be reduced. It is.
【０１０４】なお、第１の電流源抵抗２８に代えて電流
源を用いてもよい。A current source may be used in place of the first current source resistor 28.
【０１０５】（第２の実施形態）図３は本発明の第２の
実施形態の利得可変増幅回路を示す回路図である。(Second Embodiment) FIG. 3 is a circuit diagram showing a variable gain amplifier circuit according to a second embodiment of the present invention.
【０１０６】図３において、第２の実施形態の利得可変
増幅回路は、第１の実施形態の利得可変増幅回路におけ
る第１の出力端子２６と第２の出力端子２７との間に第
３の容量素子２９を接続したことを特徴とするものであ
る。その他の構成は、第１の実施形態の利得可変増幅回
路と同様である。In FIG. 3, the variable gain amplifier circuit according to the second embodiment includes a third variable gain circuit between the first output terminal 26 and the second output terminal 27 in the variable gain amplifier circuit according to the first embodiment. It is characterized by connecting a capacitive element 29. Other configurations are the same as those of the variable gain amplifier circuit of the first embodiment.
【０１０７】第２の実施形態の利得可変増幅回路におい
て、第３の容量素子２９のキャパシタンスをＣとし、第
１及び第２の誘導素子１９，２０のインダクタンスＬと
の関係が所望の信号周波数ｆに対して、In the variable gain amplifier circuit according to the second embodiment, the capacitance of the third capacitive element 29 is C, and the relationship between the inductance L of the first and second inductive elements 19 and 20 is a desired signal frequency f. For
【０１０８】[0108]
【数３２】 を満たすように設定した場合、第１の出力端子２６と第
２の出力端子２７との間のインピーダンスはＬＣ並列共
振により開放となる。(Equation 32) Is set so as to satisfy the condition, the impedance between the first output terminal 26 and the second output terminal 27 is opened by LC parallel resonance.
【０１０９】したがって、その交流等価回路は、図１３
の回路から第１及び第２の誘導素子１９，２０を除いた
ものとなる。Therefore, the AC equivalent circuit of FIG.
And the first and second inductive elements 19 and 20 are removed from the circuit of FIG.
【０１１０】よって、第２の実施形態の利得可変増幅回
路の利得Ｇは、Therefore, the gain G of the variable gain amplifier circuit of the second embodiment is
【０１１１】[0111]
【数３３】 となる。[Equation 33] Becomes
【０１１２】また、その最大利得Ｇmax及び最小利得Ｇ
minは、各々、The maximum gain G max and the minimum gain G
min is
【０１１３】[0113]
【数３４】 であり、その利得可変幅△Ｇは、(Equation 34) And the gain variable width ΔG is
【０１１４】[0114]
【数３５】 となり、誘導素子及び容量素子とは無関係に抵抗比と利
得制御差動回路のトランジスタのエミッタ面積比との積
で決まる。(Equation 35) And is determined by the product of the resistance ratio and the emitter area ratio of the transistor in the gain control differential circuit, irrespective of the inductive element and the capacitive element.
【０１１５】ところで、By the way,
【０１１６】[0116]
【数３６】 から、誘導素子の寄生抵抗ｒｐが十分に小さければ、そ
の等価抵抗Ｒeqは十分に大きくなり、最大利得Ｇmaxと
最小利得Ｇminは、各々、[Equation 36] Therefore, if the parasitic resistance rp of the inductive element is sufficiently small, its equivalent resistance Req will be sufficiently large, and the maximum gain Gmax and the minimum gain Gmin will be
【０１１７】[0117]
【数３７】 となって、やはり、誘導素子の等価抵抗Ｒeqと無関係で
ある。(37) Thus, again, it is independent of the equivalent resistance R eq of the inductive element.
【０１１８】一方、最大利得時に第１及び第３の負荷抵
抗２１，２３により生ずる直流電位降下ＶRLは、第１の
実施形態と同様に、[0118] On the other hand, the DC potential drop V RL caused by the first and third load resistor 21, 23 at maximum gain, as in the first embodiment,
【０１１９】[0119]
【数３８】 である。(38) It is.
【０１２０】図４は、第２の実施形態の利得可変増幅回
路において、最大利得時に電源電圧を変化させた場合の
出力電圧振幅の変化を示す特性図である。FIG. 4 is a characteristic diagram showing a change in the output voltage amplitude when the power supply voltage is changed at the maximum gain in the variable gain amplifier circuit according to the second embodiment.
【０１２１】この例では、第１及び第３の負荷抵抗２
１，２３を各々５００Ω、５０Ω、第３と第５と第７の
トランジスタ１３，１５，１７のエミッタ面積比を１：
１：８、第１及び第２の誘導素子１９，２０のインダク
タンスを１０ｎＨ、第１の容量素子のキャパシタンスを
１．２ｐＦ、第１及び第２のトランジスタ１１，１２の
エミッタ電流を各々１ｍＡとし、出力電圧振幅は２００
ｍＶpとしている。この場合、利得可変幅△Ｇは４０ｄ
Ｂ、最大利得Ｇmaxは２０ｄＢである。In this example, the first and third load resistors 2
1 and 23 are respectively 500Ω and 50Ω, and the emitter area ratio of the third, fifth and seventh transistors 13, 15, 17 is 1:
1: 8, the inductance of the first and second inductive elements 19 and 20 is 10 nH, the capacitance of the first capacitive element is 1.2 pF, and the emitter currents of the first and second transistors 11 and 12 are 1 mA, respectively. Output voltage amplitude is 200
mVp. In this case, the gain variable width ΔG is 40d
B, the maximum gain Gmax is 20 dB.
【０１２２】また、負荷抵抗により生ずる直流電位降下
は０ｍＶとなる。The DC potential drop caused by the load resistance is 0 mV.
【０１２３】また、Also,
【０１２４】[0124]
【数３９】 を比較すると、ＺがωＬに比例するのに対して、Ｒeqは
ωＬの二乗に比例する。つまり、第２の実施形態のよう
に、誘導素子と容量素子のＬＣ並列共振を利用すれば、
第１の実施形態の誘導素子のみの場合よりも小さなイン
ダクタンス、低い信号周波数に対して、同様の効果が得
られることは明らかである。[Equation 39] Comparing, Z Whereas proportional to .omega.L, R eq is proportional to the square of .omega.L. That is, if the LC parallel resonance of the inductive element and the capacitive element is used as in the second embodiment,
It is clear that the same effect can be obtained for a smaller inductance and a lower signal frequency than in the case of only the inductive element of the first embodiment.
【０１２５】第１の誘導素子１９を第１の出力端子２６
と電源端子２５との間に接続し、第２の誘導素子２０を
第２の出力端子２７と電源端子２５との間に接続すると
ともに、所望の信号周波数ｆで第１および第２の誘電素
子１９，２０と共振するように容量素子２９を第１の出
力端子２６と第２の出力端子との間に接続して、小さな
インダクタンスまたは低い信号周波数においても、利得
可変幅ΔＧに影響を与えずに直流電位降下を解消するこ
とが可能である。The first inductive element 19 is connected to the first output terminal 26
And the power supply terminal 25, the second inductive element 20 is connected between the second output terminal 27 and the power supply terminal 25, and the first and second dielectric elements are connected at a desired signal frequency f. The capacitive element 29 is connected between the first output terminal 26 and the second output terminal so as to resonate with the first and second output terminals 19 and 20, so that the gain variable width ΔG is not affected even with a small inductance or a low signal frequency. It is possible to eliminate the DC potential drop.
【０１２６】（第３の実施形態）図５は、本発明の第３
の実施形態の利得可変増幅回路を示す回路図である。(Third Embodiment) FIG. 5 shows a third embodiment of the present invention.
FIG. 3 is a circuit diagram illustrating a variable gain amplifier circuit according to the embodiment.
【０１２７】図５において、第３の実施形態の利得可変
増幅回路は、第１の実施形態の利得可変増幅回路におけ
る第１のトランジスタ１１のエミッタと第１の電流源抵
抗２８との間、及び第２のトランジスタ１２のエミッタ
と第１の電流源抵抗２８との間に第１及び第２のエミッ
タ帰還抵抗３０，３１を、各々接続したことを特徴とす
るものである。その他の構成は、第１の実施形態の利得
可変増幅回路と同様である。In FIG. 5, the variable gain amplifying circuit according to the third embodiment includes a variable gain amplifying circuit according to the first embodiment between the emitter of the first transistor 11 and the first current source resistor 28, and The first and second emitter feedback resistors 30 and 31 are connected between the emitter of the second transistor 12 and the first current source resistor 28, respectively. Other configurations are the same as those of the variable gain amplifier circuit of the first embodiment.
【０１２８】第３の実施形態において、第１及び第２の
トランジスタ１１，１２のエミッタ電流を各々Ｉｏと
し、エミッタ帰還抵抗３０，３１を各々ＲＥとすれば、
エミッタ帰還抵抗３０，３１が挿入されたことにより、
入力差動回路の入力ダイナミックレンジが２Ｉｏ×ＲＥ
だけ広がる。In the third embodiment, if the emitter currents of the first and second transistors 11 and 12 are respectively Io and the emitter feedback resistors 30 and 31 are each RE,
By inserting the emitter feedback resistors 30 and 31,
Input dynamic range of input differential circuit is 2Io × RE
Only spread.
【０１２９】このため、入力端子３，４からの入力信号
の振幅が大きい場合でも歪み特性が劣化しない。Therefore, even when the amplitude of the input signal from the input terminals 3 and 4 is large, the distortion characteristics do not deteriorate.
【０１３０】なお、エミッタ帰還抵抗３０，３１の挿入
により、入力差動回路の伝達コンダクタンスが低下する
が、第１と第３の負荷抵抗２１，２３及び第２と第４の
負荷抵抗２２，２４に並列に接続した誘導素子１９，２
０により、利得制御差動回路のトランジスタ１３，１４
を飽和させることなく第１及び第３の負荷抵抗２１，２
３と第２及び第４の負荷抵抗２２，２４を大きくするこ
とが可能であるため、高利得でありながら良好な歪み特
性を得ることができる。Although the transmission conductance of the input differential circuit is reduced by the insertion of the emitter feedback resistors 30 and 31, the first and third load resistors 21 and 23 and the second and fourth load resistors 22 and 24 are provided. Inductive elements 19 and 2 connected in parallel to
0, the transistors 13 and 14 of the gain control differential circuit
And third load resistors 21 and 2 without saturating
3 and the second and fourth load resistances 22 and 24 can be increased, so that good distortion characteristics can be obtained while achieving high gain.
【０１３１】（第４の実施形態）図６は、本発明の第４
の実施形態の利得可変増幅回路を示す回路図である。(Fourth Embodiment) FIG. 6 shows a fourth embodiment of the present invention.
FIG. 3 is a circuit diagram illustrating a variable gain amplifier circuit according to the embodiment.
【０１３２】図６において、第４の実施形態の利得可変
増幅回路は、第１の実施形態の利得可変増幅回路におけ
る第１のトランジスタ１１のエミッタと第２のトランジ
スタ１２のエミッタとの間に第３のエミッタ帰還抵抗３
４を接続し、第１及び第２のトランジスタ１１，１２の
各エミッタと接地端子１０との間に、各々、第２及び第
３の電流源抵抗３２，３３を接続したことを特徴とする
ものである。その他の構成は、第１の実施形態の利得可
変増幅回路と同様である。In FIG. 6, the variable gain amplifying circuit according to the fourth embodiment includes a variable gain amplifying circuit between the emitter of the first transistor 11 and the emitter of the second transistor 12 in the variable gain amplifying circuit of the first embodiment. 3 emitter feedback resistor 3
4, and second and third current source resistors 32 and 33 are connected between the emitters of the first and second transistors 11 and 12 and the ground terminal 10, respectively. It is. Other configurations are the same as those of the variable gain amplifier circuit of the first embodiment.
【０１３３】第４の実施形態において、第１及び第２の
トランジスタ１１，１２のエミッタ電流を各々Ｉｏと
し、エミッタ帰還抵抗３４を２ＲＥとし、電流源抵抗３
２，３３をＲＩとすると、エミッタ帰還抵抗３４が挿入
されたことにより、入力差動回路の入力ダイナミックレ
ンジが２Ｉｏ×（ＲＥ×ＲＩ）／（ＲＥ＋ＲＩ）だけ広
がる。In the fourth embodiment, the emitter currents of the first and second transistors 11 and 12 are respectively Io, the emitter feedback resistor 34 is 2RE, and the current source resistor 3 is
Assuming that 2, 33 is RI, the input dynamic range of the input differential circuit is expanded by 2Io × (RE × RI) / (RE + RI) due to the insertion of the emitter feedback resistor.
【０１３４】このため、入力端子３，４からの入力信号
の振幅が大きい場合でも歪み特性が劣化しない。Therefore, even when the amplitude of the input signal from the input terminals 3 and 4 is large, the distortion characteristics do not deteriorate.
【０１３５】なお、エミッタ帰還抵抗３４の挿入によ
り、入力差動回路の伝達コンダクタンスが低下するが、
第１と第３の負荷抵抗２１，２３及び第２と第４の負荷
抵抗２２，２４に並列に接続した誘導素子１９，２０に
より、利得制御差動回路のトランジスタ１３，１４を飽
和させることなく第１及び第３の負荷抵抗２１，２３と
第２及び第４の負荷抵抗２２，２４を大きくすることが
可能であるため、高利得でありながら良好な歪み特性を
得ることができる。Although the transmission conductance of the input differential circuit is reduced by inserting the emitter feedback resistor 34,
The inductive elements 19 and 20 connected in parallel to the first and third load resistors 21 and 23 and the second and fourth load resistors 22 and 24 do not saturate the transistors 13 and 14 of the gain control differential circuit. Since it is possible to increase the first and third load resistors 21 and 23 and the second and fourth load resistors 22 and 24, it is possible to obtain good distortion characteristics with high gain.
【０１３６】さらに、第３のエミッタ帰還抵抗３４での
直流電位降下が生じないため、より低電圧での動作が可
能である。Furthermore, since a DC potential drop does not occur in the third emitter feedback resistor 34, operation at a lower voltage is possible.
【０１３７】また、本発明をその好適な実施形態に基づ
いて説明したが、本発明の利得可変増幅回路は、上記実
施形態の構成のみに限定されるものではなく、上記実施
形態の構成から種々の修正及び変更を施した利得可変増
幅回路も、本発明の範囲に含まれる。Although the present invention has been described based on the preferred embodiment, the variable gain amplifier circuit of the present invention is not limited to only the configuration of the above-described embodiment, but may be variously changed from the configuration of the above-described embodiment. The variable gain amplifier circuit modified and changed in the above is also included in the scope of the present invention.
【０１３８】[0138]
【発明の効果】本発明の利得可変増幅回路は以下に示す
ような効果を生じる。The variable gain amplifier circuit of the present invention has the following effects.
【０１３９】第１の誘導素子が第１の出力端子と電源端
子との間に接続され、第２の誘導素子が第２の出力端子
と電源端子との間に接続されているので、利得可変幅に
影響を与えずに直流成分を逃がし、負荷抵抗回路による
直流電位降下を解消することができ、低電圧動作時でも
高利得かつ高出力な利得可変増幅回路を提供することが
できる。[0139] Since the first inductive element is connected between the first output terminal and the power supply terminal and the second inductive element is connected between the second output terminal and the power supply terminal, the gain is variable. The DC component can be released without affecting the width, the DC potential drop caused by the load resistance circuit can be eliminated, and a high-gain and high-output variable gain amplifier circuit can be provided even at low voltage operation.
【０１４０】さらに、最大及び最小利得、つまり、利得
可変幅を負荷抵抗の抵抗比と利得制御差動回路のトラン
ジスタのエミッタ面積比との積で容易に設定でき、また
ペレットサイズの縮小が可能である。Further, the maximum and minimum gains, that is, the gain variable width, can be easily set by the product of the resistance ratio of the load resistance and the emitter area ratio of the transistor of the gain control differential circuit, and the pellet size can be reduced. is there.
【０１４１】また、所望の信号周波数で第１および第２
の誘電素子と共振するように、容量素子を第１の出力端
子と第２の出力端子との間に接続し、小さなインダクタ
ンスまたは低い信号周波数においても、利得可変幅に影
響を与えずに直流電位降下を解消することが可能であ
る。At the desired signal frequency, the first and second
A capacitive element is connected between the first output terminal and the second output terminal so as to resonate with the dielectric element, and the DC potential is not affected even with a small inductance or a low signal frequency without affecting the gain variable width. It is possible to eliminate the descent.
【０１４２】さらに、エミッタ帰還抵抗が挿入されたこ
とにより、入力端子への入力信号の振幅が大きい場合で
も歪み特性が劣化しない。Further, since the emitter feedback resistor is inserted, the distortion characteristics do not deteriorate even when the amplitude of the input signal to the input terminal is large.
【図１】本発明の第１の実施形態の利得可変増幅回路を
示す回路図である。FIG. 1 is a circuit diagram showing a variable gain amplifier circuit according to a first embodiment of the present invention.
【図２】第１の実施形態の利得可変増幅回路において、
最大利得時に電源電圧を変化させた場合の出力電圧振幅
の変化を示す特性図である。FIG. 2 illustrates a variable gain amplifier circuit according to a first embodiment.
FIG. 9 is a characteristic diagram illustrating a change in output voltage amplitude when the power supply voltage is changed at the time of the maximum gain.
【図３】本発明の第２の実施形態の利得可変増幅回路を
示す回路図である。FIG. 3 is a circuit diagram showing a variable gain amplifier circuit according to a second embodiment of the present invention.
【図４】第２の実施形態の利得可変増幅回路において、
最大利得時に電源電圧を変化させた場合の出力電圧振幅
の変化を示す特性図である。FIG. 4 illustrates a variable gain amplifier circuit according to a second embodiment.
FIG. 9 is a characteristic diagram illustrating a change in output voltage amplitude when the power supply voltage is changed at the time of the maximum gain.
【図５】本発明の第３の実施形態の利得可変増幅回路を
示す回路図である。FIG. 5 is a circuit diagram illustrating a variable gain amplifier circuit according to a third embodiment of the present invention.
【図６】本発明の第４の実施形態の利得可変増幅回路を
示す回路図である。FIG. 6 is a circuit diagram showing a variable gain amplifier circuit according to a fourth embodiment of the present invention.
【図７】特開平１１−１３６０５１号公報に記載された
第１の従来例の利得可変増幅回路を示す回路図である。FIG. 7 is a circuit diagram showing a first conventional variable gain amplifier circuit disclosed in Japanese Patent Application Laid-Open No. 11-136051.
【図８】第１の従来例の利得可変増幅回路において、最
大利得時に電源電圧を変化させた場合の出力電圧振幅の
変化を示す特性図である。FIG. 8 is a characteristic diagram showing a change in output voltage amplitude when the power supply voltage is changed at the maximum gain in the variable gain amplifier circuit of the first conventional example.
【図９】特開平１１−０５５０５４号公報に記載された
第２の従来例の利得可変増幅回路を示す回路図である。FIG. 9 is a circuit diagram showing a second conventional variable gain amplifier circuit disclosed in Japanese Patent Application Laid-Open No. H11-055054.
【図１０】第２の従来例の利得可変増幅回路６０１にお
いて、最大利得時に電源電圧を変化させた場合の出力電
圧振幅の変化を示す特性図である。FIG. 10 is a characteristic diagram showing a change in the output voltage amplitude when the power supply voltage is changed at the maximum gain in the variable gain amplifier circuit 601 of the second conventional example.
【図１１】寄生抵抗を含む誘導素子の等価回路を示す回
路図である。FIG. 11 is a circuit diagram showing an equivalent circuit of an inductive element including a parasitic resistance.
【図１２】寄生抵抗が小さい場合の誘導素子の等価回路
を示す回路図である。FIG. 12 is a circuit diagram showing an equivalent circuit of the inductive element when the parasitic resistance is small.
【図１３】本発明の第１の実施形態に係る利得可変増幅
回路の交流等価回路を示す回路図である。FIG. 13 is a circuit diagram showing an AC equivalent circuit of the variable gain amplifier circuit according to the first embodiment of the present invention.
１ 第１の利得制御端子 ２ 第２の利得制御端子 ３ 第１の入力端子 ４ 第２の入力端子 ５ 第１の容量素子 ６ 第２の容量素子 ７ 第１のバイアス抵抗 ８ 第２のバイアス抵抗 ９ 第１のバイアス電源 １０ 接地端子 １１ 第１のトランジスタ １２ 第２のトランジスタ １３ 第３のトランジスタ １４ 第４のトランジスタ １５ 第５のトランジスタ １６ 第６のトランジスタ １７ 第７のトランジスタ １８ 第８のトランジスタ １９ 第１の誘導素子 ２０ 第２の誘導素子 ２１ 第１の負荷抵抗 ２２ 第２の負荷抵抗 ２３ 第３の負荷抵抗 ２４ 第４の負荷抵抗 ２５ 電源端子 ２６ 第１の出力端子 ２７ 第２の出力端子 ２８ 第１の電流源抵抗 ２９ 第３の容量素子 ３０ 第１のエミッタ帰還抵抗 ３１ 第２のエミッタ帰還抵抗 ３２ 第２の電流源抵抗 ３３ 第３の電流源抵抗 ３４ 第３のエミッタ帰還抵抗 １００ 入力差動回路 ２００ 利得制御差動回路 ３００ 負荷抵抗回路 DESCRIPTION OF SYMBOLS 1 1st gain control terminal 2 2nd gain control terminal 3 1st input terminal 4 2nd input terminal 5 1st capacitive element 6 2nd capacitive element 7 1st bias resistance 8 2nd bias resistance Reference Signs List 9 first bias power supply 10 ground terminal 11 first transistor 12 second transistor 13 third transistor 14 fourth transistor 15 fifth transistor 16 sixth transistor 17 seventh transistor 18 eighth transistor 19 1st inductive element 20 2nd inductive element 21 1st load resistance 22 2nd load resistance 23 3rd load resistance 24 4th load resistance 25 Power supply terminal 26 1st output terminal 27 2nd output terminal 28 first current source resistance 29 third capacitance element 30 first emitter feedback resistance 31 second emitter feedback resistance 32 second current source resistance 33 3 current source resistor 34 third emitter feedback resistor 100 input differential circuit 200 a gain control differential circuit 300 load resistance circuit
Claims (8)
１のトランジスタと、ベースが第２の入力端子に接続さ
れた第２のトランジスタとを有する入力差動回路と、 ベースが第１の利得制御端子に接続されエミッタが前記
第１のトランジスタのコレクタに接続された第３のトラ
ンジスタと、ベースが前記第１の利得制御端子に接続さ
れエミッタが前記第２のトランジスタのコレクタに接続
された第４のトランジスタと、ベースが第２の利得制御
端子に接続されエミッタが前記第１のトランジスタのコ
レクタに接続された第５トランジスタと、ベースが前記
第２の利得制御端子に接続されエミッタが前記第２のト
ランジスタのコレクタに接続された第６のトランジスタ
と、ベースが前記第２の利得制御端子に接続されエミッ
タが前記第１のトランジスタのコレクタに接続されコレ
クタが電源端子に接続された第７トランジスタと、ベー
スが前記第２の利得制御端子に接続されエミッタが前記
第２のトランジスタのコレクタに接続されコレクタが前
記電源端子に接続された第８のトランジスタとを有し、
前記第３のトランジスタのコレクタが第１の出力端子に
接続され、前記第４のトランジスタのコレクタが第２の
出力端子に接続された利得制御差動回路と、 前記第３のトランジスタのコレクタと前記第５のトラン
ジスタのコレクタとの間に接続された第１の負荷抵抗
と、前記第４のトランジスタのコレクタと前記第６のト
ランジスタのコレクタとの間に接続された第２の負荷抵
抗と、前記第５のトランジスタのコレクタと前記電源端
子との間に接続された第３の負荷抵抗と、前記第６のト
ランジスタのコレクタと前記電源端子との間に接続され
た第４の負荷抵抗とからなる負荷抵抗回路と、を有し、 前記第１及び第２の利得制御端子の信号に基づいて可変
に制御された利得で前記第１及び第２の入力端子の信号
を差動増幅し、前記第１及び第２の出力端子に出力する
利得可変増幅回路であって、 前記電源端子と前記第１の出力端子との間に設けられた
第１の誘導素子と、 前記電源端子と前記第２の出力端子との間に設けられた
第２の誘導素子と、を有する利得可変増幅回路。1. An input differential circuit having a first transistor having a base connected to a first input terminal, a second transistor having a base connected to a second input terminal, and a base having a first transistor. A third transistor whose emitter is connected to the collector of the first transistor and whose base is connected to the first gain control terminal and whose emitter is connected to the collector of the second transistor; A fourth transistor, a fifth transistor having a base connected to the second gain control terminal and an emitter connected to the collector of the first transistor, and a base connected to the second gain control terminal and an emitter connected to the second gain control terminal. A sixth transistor connected to the collector of the second transistor, and a base connected to the second gain control terminal and an emitter connected to the first transistor. A seventh transistor having a collector connected to the power supply terminal and a base connected to the second gain control terminal, an emitter connected to the collector of the second transistor, and a collector connected to the power supply terminal; An eighth transistor,
A gain control differential circuit in which a collector of the third transistor is connected to a first output terminal and a collector of the fourth transistor is connected to a second output terminal; A first load resistance connected between the collector of the fifth transistor, a second load resistance connected between the collector of the fourth transistor and the collector of the sixth transistor, A third load resistance is connected between the collector of the fifth transistor and the power supply terminal, and a fourth load resistance is connected between the collector of the sixth transistor and the power supply terminal. And a load resistor circuit, wherein differentially amplifying the signals of the first and second input terminals with a gain variably controlled based on the signals of the first and second gain control terminals, 1 and 2. A variable gain amplifier circuit that outputs to the output terminal of No. 2; a first inductive element provided between the power supply terminal and the first output terminal; and the power supply terminal and the second output terminal. And a second inductive element provided therebetween.
子との間に接続された容量素子を有する請求項１記載の
利得可変増幅回路。2. The variable gain amplifier circuit according to claim 1, further comprising a capacitor connected between said first output terminal and said second output terminal.
ランジスタとはエミッタ面積が同一であり、 前記第５のトランジスタと前記第６のトランジスタとは
エミッタ面積が同一であり、 前記第７のトランジスタと前記第８のトランジスタとは
エミッタ面積が同一であり、 前記第３または第４のトランジスタのエミッタ面積と前
記第５または第６のトランジスタのエミッタ面積と前記
第７または第８のトランジスタのエミッタ面積との比が
任意の比であることを特徴とする請求項１または２に記
載の利得可変増幅回路。3. The third transistor and the fourth transistor have the same emitter area, the fifth transistor and the sixth transistor have the same emitter area, and the seventh transistor And the eighth transistor have the same emitter area. The emitter area of the third or fourth transistor, the emitter area of the fifth or sixth transistor, and the emitter area of the seventh or eighth transistor. 3. The variable gain amplifying circuit according to claim 1, wherein the ratio of the variable gain amplifier to the variable gain amplifier is an arbitrary ratio.
抗とは抵抗値が同一であり、 前記第３の負荷抵抗と前記第４の負荷抵抗とは抵抗値が
同一であり、 前記第１または第２の負荷抵抗の抵抗値と前記第３また
は第４の負荷抵抗の抵抗値との比が任意の比であること
を特徴とする請求項１乃至３のいずれか１項に記載の利
得可変増幅回路。4. The first load resistance and the second load resistance have the same resistance value, the third load resistance and the fourth load resistance have the same resistance value, The ratio between the resistance value of the first or second load resistor and the resistance value of the third or fourth load resistor is an arbitrary ratio. Variable gain amplifier circuit.
され、他方の端子が接地された電流源抵抗を有し、 前記第１のトランジスタのエミッタと前記第２のトラン
ジスタのエミッタとが接続された、請求項１乃至４のい
ずれか１項に記載の利得可変増幅回路。5. The input differential circuit has a current source resistor having one terminal connected to the emitter of the first transistor and the other terminal grounded, and the emitter of the first transistor is connected to the emitter of the first transistor. 5. The variable gain amplifier circuit according to claim 1, wherein the emitter of the second transistor is connected to the emitter.
抵抗との間に接続された第１のエミッタ帰還抵抗と、 前記第２のトランジスタのエミッタと前記電流源抵抗と
の間に接続された第２のエミッタ帰還抵抗と、を有する
請求項５記載の利得可変増幅回路。6. The input differential circuit further comprises: a first emitter feedback resistor connected between an emitter of the first transistor and the current source resistance; an emitter of the second transistor; 6. The variable gain amplifier circuit according to claim 5, further comprising: a second emitter feedback resistor connected between the current source resistor.
と接続され、他方の端子が接地された第１の電流源抵抗
と、 一方の端子が前記第２のトランジスタのエミッタと接続
され、他方の端子が接地された第２の電流源抵抗と、 前記第１のトランジスタのエミッタと前記第２のトラン
ジスタのエミッタとの間に接続されたエミッタ帰還抵抗
と、を有する請求項１乃至４のいずれか１項に記載の利
得可変増幅回路。7. The input differential circuit further includes: a first current source resistor having one terminal connected to the emitter of the first transistor, the other terminal grounded, and one terminal connected to the first transistor. A second current source resistor connected to the emitter of the second transistor and the other terminal grounded; an emitter feedback resistor connected between the emitter of the first transistor and the emitter of the second transistor; The variable gain amplifier circuit according to any one of claims 1 to 4, comprising:
間に接続された第１の容量素子と、 前記第２のトランジスタのベースと第２の入力端子との
間に接続された第２の容量素子と、 前記第１のトランジスタのベースに一方の端子が接続さ
れた第１のバイアス抵抗と、 前記第２のトランジスタのベースに一方の端子が接続さ
れ他方の端子が前記第１のバイアス抵抗の他方の端子に
接続された第２のバイアス抵抗と、 前記第１バイアス抵抗の他方の端子にバイアス電圧を供
給するバイアス電源とを有する、請求項１乃至７のいず
れか１項に記載の利得可変増幅回路。8. The input differential circuit includes: a first capacitor connected between a base of the first transistor and a first input terminal; and a second capacitor connected to a base of the second transistor. A second capacitor connected between the input terminal and the input terminal; a first bias resistor having one terminal connected to the base of the first transistor; and one terminal connected to the base of the second transistor. 2. A second bias resistor having a second terminal connected to the other terminal of the first bias resistor, and a bias power supply for supplying a bias voltage to the other terminal of the first bias resistor. 3. The variable gain amplifier circuit according to any one of claims 1 to 7.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34874799A JP2001168660A (en) | 1999-12-08 | 1999-12-08 | Gain variable amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34874799A JP2001168660A (en) | 1999-12-08 | 1999-12-08 | Gain variable amplifier circuit |
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| Publication Number | Publication Date |
|---|---|
| JP2001168660A true JP2001168660A (en) | 2001-06-22 |
Family
ID=18399106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34874799A Pending JP2001168660A (en) | 1999-12-08 | 1999-12-08 | Gain variable amplifier circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001168660A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100464418B1 (en) * | 2002-06-20 | 2005-01-03 | 삼성전자주식회사 | Variable gain control circuit and Integrated circuit device having the variable gain control circuit |
| KR100468358B1 (en) * | 2002-05-29 | 2005-01-27 | 인티그런트 테크놀로지즈(주) | Variable Gain Amplifier Having Improved Gain Slope Characteristic |
| US20230299724A1 (en) * | 2020-07-21 | 2023-09-21 | Nippon Telegraph And Telephone Corporation | Amplifier and Driver Circuit |
-
1999
- 1999-12-08 JP JP34874799A patent/JP2001168660A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100468358B1 (en) * | 2002-05-29 | 2005-01-27 | 인티그런트 테크놀로지즈(주) | Variable Gain Amplifier Having Improved Gain Slope Characteristic |
| KR100464418B1 (en) * | 2002-06-20 | 2005-01-03 | 삼성전자주식회사 | Variable gain control circuit and Integrated circuit device having the variable gain control circuit |
| US20230299724A1 (en) * | 2020-07-21 | 2023-09-21 | Nippon Telegraph And Telephone Corporation | Amplifier and Driver Circuit |
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