JP2001168287A - Semiconductor device and its manufacturing method - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、特に薄膜抵抗素子を有する半導体装
置及びその製造方法に関するものである。The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device having a thin-film resistance element and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】近年の半導体集積回路の高集積化、高性
能化に伴い、トランジスタ等の能動素子だけでなく、抵
抗素子などの受動素子の高精度化が要求されるようにな
っている。半導体集積回路において使用される抵抗素子
は、代表的なものとして、半導体基板表面に形成された
不純物拡散層を用いた拡散抵抗素子と、絶縁膜上に形成
された多結晶シリコン（Poly-Silicon）薄膜を用いた薄
膜抵抗素子の２種類がある。特に、薄膜抵抗素子は、寄
生容量が少なく、ＦＥＴ（Field Effect Transistor ）
効果もなく、バイアス制限もないことから、多結晶シリ
コンを用いるプロセスにおいて活用されている。2. Description of the Related Art With the recent high integration and high performance of semiconductor integrated circuits, not only active elements such as transistors but also passive elements such as resistive elements have been required to have high precision. A typical example of a resistance element used in a semiconductor integrated circuit is a diffusion resistance element using an impurity diffusion layer formed on a semiconductor substrate surface and a poly-silicon (Poly-Silicon) formed on an insulating film. There are two types of thin film resistance elements using thin films. In particular, the thin-film resistance element has a small parasitic capacitance and has an FET (Field Effect Transistor).
Since it has no effect and no bias limitation, it is used in a process using polycrystalline silicon.
【０００３】以下、従来の多結晶シリコン抵抗素子の製
造方法を、図１１の断面図を用いて説明する。先ず、半
導体基板４０上に、例えばＳｉＯ2 膜（シリコン酸化
膜）からなる第１層間絶縁膜４２を形成した後、基体全
面に多結晶シリコン膜を堆積する。続いて、この多結晶
シリコン膜の抵抗形成領域に所定の不純物を導入した
後、この不純物を添加した多結晶シリコン膜を所定の形
状にパターニングして、所定の抵抗値を有する多結晶シ
リコン抵抗層４４を形成する。Hereinafter, a conventional method for manufacturing a polycrystalline silicon resistance element will be described with reference to a cross-sectional view of FIG. First, a first interlayer insulating film 42 made of, for example, an SiO 2 film (silicon oxide film) is formed on a semiconductor substrate 40, and then a polycrystalline silicon film is deposited on the entire surface of the base. Subsequently, after a predetermined impurity is introduced into the resistance forming region of the polycrystalline silicon film, the polycrystalline silicon film doped with the impurity is patterned into a predetermined shape to form a polycrystalline silicon resistance layer having a predetermined resistance value. 44 is formed.
【０００４】次いで、基体全面に、例えばＳｉＯ2 膜か
らなる第２層間絶縁膜４６を形成し、更にこの第２層間
絶縁膜４６を選択的にエッチング除去して、多結晶シリ
コン抵抗層４４の両端部上に２つのコンタクト窓をそれ
ぞれ開口する。続いて、基体全面に、Ｔｉ（チタン）系
バリヤメタル膜及びＡｌ（アルミニウム）系導電膜を順
に成膜した後、この積層膜を所定の形状にパターニング
する。そして、この積層膜のパターニングにより、多結
晶シリコン抵抗層４４の両端部にそれぞれに接続するＴ
ｉ系バリヤメタル膜４８ａ、４８ｂ及びＡｌ系導電膜５
０ａ、５０ｂからなる２つの電極５２ａ、５２ｂを形成
する。同時に、多結晶シリコン抵抗層４４上方の第２層
間絶縁膜４６上に、Ｔｉ系バリヤメタル膜４８ｃ及びＡ
ｌ系導電膜５０ｃからなる配線層５２ｃを形成する。Next, a second interlayer insulating film 46 made of, for example, an SiO 2 film is formed on the entire surface of the substrate, and the second interlayer insulating film 46 is selectively etched away to remove both ends of the polycrystalline silicon resistance layer 44. Two contact windows are respectively opened on the part. Subsequently, after a Ti (titanium) -based barrier metal film and an Al (aluminum) -based conductive film are sequentially formed on the entire surface of the substrate, the laminated film is patterned into a predetermined shape. Then, by patterning this laminated film, T
i-based barrier metal films 48a and 48b and Al-based conductive film 5
Two electrodes 52a and 52b composed of 0a and 50b are formed. At the same time, the Ti-based barrier metal film 48c and the Ti-based barrier metal film 48c are formed on the second interlayer insulating film 46 above the polysilicon resistance layer 44.
A wiring layer 52c made of the l-based conductive film 50c is formed.
【０００５】なおここで、電極５２ａ、５２ｂ及び配線
層５２ｃの構造として、Ｔｉ系バリヤメタル膜４８ｃ／
Ａｌ系導電膜５０ｃの積層構造を採用するのは、次の理
由による。即ち、多結晶シリコン抵抗層４４上にＡｌ系
導電膜５０ｃを直接に形成すると、そのコンタクト部に
おいてＳｉ（シリコン）とＡｌとが反応するＡｌスパイ
ク現象が生じ、特性不良を招く恐れがある。このため、
多結晶シリコン抵抗層４４とＡｌ系導電膜５０ｃとの間
にＴｉ系バリヤメタル膜４８ｃを介在させて、Ａｌスパ
イク現象の発生を抑制しているのである。また、Ｔｉ系
バリヤメタル膜４８ａ、４８ｂ、４８ｃとしては、例え
ばＴｉ膜、ＴｉＮ膜、ＴｉＯＮ膜、ＴｉＷ膜などを用い
る。また、Ａｌ系導電膜５０ａ、５０ｂ、５０ｃとして
は、例えばＡｌ膜、Ａｌ−Ｃｕ膜などを用いる。Here, the structure of the electrodes 52a and 52b and the wiring layer 52c is a Ti-based barrier metal film 48c /
The reason why the laminated structure of the Al-based conductive film 50c is adopted is as follows. That is, if the Al-based conductive film 50c is formed directly on the polycrystalline silicon resistance layer 44, an Al spike phenomenon in which Si (silicon) reacts with Al occurs in the contact portion, which may cause poor characteristics. For this reason,
The occurrence of the Al spike phenomenon is suppressed by interposing the Ti-based barrier metal film 48c between the polycrystalline silicon resistance layer 44 and the Al-based conductive film 50c. As the Ti-based barrier metal films 48a, 48b, 48c, for example, a Ti film, a TiN film, a TiON film, a TiW film, or the like is used. As the Al-based conductive films 50a, 50b, and 50c, for example, an Al film, an Al—Cu film, or the like is used.
【０００６】こうして、半導体基板４０上に第１層間絶
縁膜４２を介して形成されている多結晶シリコン抵抗層
４４、この多結晶シリコン抵抗層４４の両端部にそれぞ
れ接続する２つの電極５２ａ、５２ｂから構成される多
結晶シリコン抵抗素子を作製する。Thus, the polycrystalline silicon resistance layer 44 formed on the semiconductor substrate 40 with the first interlayer insulating film 42 interposed therebetween, and the two electrodes 52a and 52b connected to both ends of the polycrystalline silicon resistance layer 44, respectively. Is manufactured.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、上記従
来の多結晶シリコン抵抗素子においては、多結晶シリコ
ン抵抗層４４の抵抗値の変動が問題になる。即ち、通常
の状態においては、多結晶シリコン抵抗層４４中に水素
（Ｈ）が存在し安定している。しかし、この多結晶シリ
コン抵抗層４４中の水素が何らかの理由で消失すると、
多結晶シリコン抵抗層４４の抵抗値に変動が生じること
が知られている。そしてまた、Ｔｉ系バリヤメタル膜４
８ａ、４８ｂ、４８ｃを構成するＴｉは水素原子の吸蔵
能が極めて高い金属であることも知られている。However, in the above-described conventional polycrystalline silicon resistance element, the fluctuation of the resistance value of the polycrystalline silicon resistance layer 44 becomes a problem. That is, in a normal state, hydrogen (H) exists in the polycrystalline silicon resistance layer 44 and is stable. However, if hydrogen in the polysilicon resistance layer 44 disappears for some reason,
It is known that the resistance value of the polycrystalline silicon resistance layer 44 varies. Further, the Ti-based barrier metal film 4
It is also known that Ti constituting 8a, 48b, and 48c is a metal having an extremely high hydrogen atom storage capacity.
【０００８】このため、図１１のＡ部を拡大した図１２
に示されるように、多結晶シリコン抵抗層４４上方に第
２層間絶縁膜４６を介してＴｉ系バリヤメタル膜４８ｃ
及びＡｌ系導電膜５０ｃが順に積層された配線層５２ｃ
が形成される場合、多結晶シリコン抵抗層４４中の水素
が第２層間絶縁膜４６を通って配線層５２ｃのＴｉ系バ
リヤメタル膜４８ｃによって吸収される現象が起きる。
なお、図１２におけるＨは、水素を模式的に表現したも
のである。そして、その多結晶シリコン抵抗層４４から
の水素の吸収の度合いは、Ｔｉ系バリヤメタル膜４８ｃ
によって多結晶シリコン抵抗層４４がカバーされている
割合、即ちＴｉ系バリヤメタル膜４８ｃによる多結晶シ
リコン抵抗層４４のカバー率によって異なる。[0008] For this reason, FIG.
As shown in FIG. 3, a Ti-based barrier metal film 48c is formed above the polycrystalline silicon resistance layer 44 with a second interlayer insulating film 46 interposed therebetween.
And a wiring layer 52c in which an Al-based conductive film 50c is sequentially stacked
Is formed, a phenomenon occurs in which hydrogen in the polycrystalline silicon resistance layer 44 is absorbed by the Ti-based barrier metal film 48c of the wiring layer 52c through the second interlayer insulating film 46.
It should be noted that H in FIG. 12 schematically represents hydrogen. The degree of absorption of hydrogen from the polycrystalline silicon resistance layer 44 depends on the Ti-based barrier metal film 48c.
Of the polycrystalline silicon resistance layer 44, that is, the coverage of the polycrystalline silicon resistance layer 44 by the Ti-based barrier metal film 48c.
【０００９】従って、同一回路内において同一形状の多
結晶シリコン抵抗層が複数隣り合って形成される場合で
あっても、その多結晶シリコン抵抗層がＴｉ系メタル膜
によってカバーされているかどうか、カバーされている
場合にはそのカバー率がどの程度であるかによって、多
結晶シリコン抵抗層からの水素の吸収に差が生じるた
め、この水素吸収のバラツキに起因して、隣り合う同一
形状の多結晶シリコン抵抗層であってもその抵抗値に差
が生じる。Therefore, even when a plurality of polycrystalline silicon resistance layers having the same shape are formed adjacent to each other in the same circuit, whether or not the polycrystalline silicon resistance layer is covered by the Ti-based metal film is determined. In this case, there is a difference in the absorption of hydrogen from the polycrystalline silicon resistance layer depending on the coverage ratio. Even in the case of a silicon resistance layer, a difference occurs in the resistance value.
【００１０】そして、このような多結晶シリコン抵抗層
の抵抗値の変動は、回路の設計時に計算した多結晶シリ
コン抵抗素子の抵抗値に誤差を発生させることになるた
め、目的としていた特性が実現されずに特性不良を招い
たり、信頼性を劣化させたり、更には製造歩留りを低下
させたりするという問題を生じていた。[0010] Such a variation in the resistance value of the polycrystalline silicon resistance layer causes an error in the resistance value of the polycrystalline silicon resistance element calculated at the time of designing the circuit, thereby realizing the intended characteristic. However, there has been a problem that characteristic defects are caused, reliability is deteriorated, and furthermore, manufacturing yield is lowered.
【００１１】そこで、本発明は上記問題点に鑑みてなさ
れたものであり、薄膜抵抗素子の多結晶シリコン抵抗層
上方に形成されたＴｉ系メタル膜による多結晶シリコン
抵抗層のカバー率に差異が生じる場合であっても、Ｔｉ
系メタル膜による多結晶シリコン抵抗層からの水素吸収
のバラツキに起因する多結晶シリコン抵抗層の抵抗値の
変動を防止することが可能な半導体装置及びその製造方
法を提供することを目的とする。Therefore, the present invention has been made in view of the above problems, and there is a difference in the coverage of the polycrystalline silicon resistance layer by the Ti-based metal film formed above the polycrystalline silicon resistance layer of the thin film resistance element. Even if it occurs, Ti
It is an object of the present invention to provide a semiconductor device capable of preventing a change in resistance value of a polycrystalline silicon resistance layer due to a variation in hydrogen absorption from a polycrystalline silicon resistance layer by a base metal film, and a method for manufacturing the same.
【００１２】[0012]
【課題を解決するための手段】上記課題は、以下の本発
明に係る半導体装置及びその製造方法によって達成され
る。即ち、請求項１に係る半導体装置は、薄膜抵抗素子
を有する半導体装置であって、薄膜抵抗素子の多結晶シ
リコン抵抗層が少なくともその上面の大部分をチタン系
メタル膜によって直に被覆されていることを特徴とす
る。The above objects can be attained by the following semiconductor device and a method of manufacturing the same according to the present invention. That is, a semiconductor device according to claim 1 is a semiconductor device having a thin-film resistance element, in which a polycrystalline silicon resistance layer of the thin-film resistance element is at least largely covered directly with a titanium-based metal film. It is characterized by the following.
【００１３】このように請求項１に係る半導体装置にお
いては、薄膜抵抗素子の多結晶シリコン抵抗層が少なく
ともその上面の大部分をチタン系メタル膜によって直に
被覆されていることにより、多結晶シリコン抵抗層に含
有される水素はチタン系メタル膜によって均一に吸収さ
れることになるため、多結晶シリコン抵抗層上方にチタ
ン系配線層が存在するか否かに拘らず、また多結晶シリ
コン抵抗層上方のチタン系配線層による多結晶シリコン
抵抗層のカバー率に差異があっても、チタン系配線層に
よる多結晶シリコン抵抗層からの水素吸収に起因する多
結晶シリコン抵抗層の抵抗値の変動が防止される。従っ
て、安定かつ信頼性の高い抵抗値を有する薄膜抵抗素子
が実現される。As described above, in the semiconductor device according to the first aspect, the polycrystalline silicon resistance layer of the thin film resistance element has at least a large part of its upper surface directly covered with the titanium-based metal film, so that the polycrystalline silicon Since the hydrogen contained in the resistance layer is uniformly absorbed by the titanium-based metal film, regardless of whether or not the titanium-based wiring layer is present above the polysilicon resistance layer, Even if there is a difference in the coverage of the polysilicon resistance layer due to the upper titanium-based wiring layer, the variation in the resistance value of the polysilicon resistance layer due to hydrogen absorption from the polysilicon resistance layer due to the titanium-based wiring layer is small. Is prevented. Therefore, a thin-film resistance element having a stable and highly reliable resistance value is realized.
【００１４】なお、上記請求項１に係る半導体装置にお
いて、多結晶シリコン抵抗層の上面の大部分を直に被覆
しているチタン系メタル膜の膜厚は３０ｎｍ以上３００
ｎｍ以下であることが好適である。この場合、チタン系
メタル膜の膜厚が３０ｎｍ以上であれば、チタン系メタ
ル膜による水素吸収作用が十分に発揮される。この水素
吸収作用は、チタン系メタル膜の膜厚を３０ｎｍ以上幾
ら厚くしても変わることはない。但し、チタン系メタル
膜の膜厚が余りに厚くなると、成膜の際のスループット
が低下する。これらの点を考慮すると、チタン系メタル
膜の膜厚は３０ｎｍ以上３００ｎｍ以下であることが望
ましい。In the semiconductor device according to the first aspect, the titanium-based metal film directly covering most of the upper surface of the polycrystalline silicon resistance layer has a thickness of 30 nm or more and 300 nm or more.
It is preferably not more than nm. In this case, if the thickness of the titanium-based metal film is 30 nm or more, the hydrogen absorption effect of the titanium-based metal film is sufficiently exhibited. This hydrogen absorbing effect does not change even if the thickness of the titanium-based metal film is increased to 30 nm or more. However, if the thickness of the titanium-based metal film is too large, the throughput at the time of film formation decreases. In consideration of these points, the thickness of the titanium-based metal film is desirably 30 nm or more and 300 nm or less.
【００１５】また、請求項３に係る半導体装置の製造方
法は、薄膜抵抗素子を有する半導体装置の製造方法であ
って、半導体基体上に、第１層間絶縁膜を介して、所定
の形状の多結晶シリコン抵抗層を形成する第１工程と、
基体全面に、チタン系メタル膜を堆積して、多結晶シリ
コン抵抗層の上面及び側面をチタン系メタル膜によって
直に被覆する第２工程と、チタン系メタル膜を選択的に
エッチングし、第１層間絶縁膜上のチタン系メタル膜を
除去して多結晶シリコン抵抗層の上面及び側面を直に被
覆しているチタン系メタル膜を残存させると共に、多結
晶シリコン抵抗層の両端の２つの電極形成予定領域に挟
まれた所定の位置に、チタン系メタル膜を分断するチタ
ン系メタル膜切断部を形成する第３工程と、基体全面
に、第２層間絶縁膜を堆積し、更に第２層間絶縁膜を選
択的にエッチングして、２つの電極形成予定領域にコン
タクト孔を開口した後、コンタクト孔を介して、多結晶
シリコン抵抗層の上面を直に被覆しているチタン系メタ
ル膜に接続する２つの電極を形成する第４工程と、を有
することを特徴とする。According to a third aspect of the present invention, there is provided a method of manufacturing a semiconductor device having a thin-film resistance element, wherein a semiconductor device having a predetermined shape is formed on a semiconductor substrate via a first interlayer insulating film. A first step of forming a crystalline silicon resistance layer;
A second step of depositing a titanium-based metal film over the entire surface of the substrate and directly covering the upper surface and side surfaces of the polycrystalline silicon resistance layer with the titanium-based metal film; The titanium-based metal film on the interlayer insulating film is removed to leave a titanium-based metal film directly covering the top and side surfaces of the polycrystalline silicon resistance layer, and two electrodes at both ends of the polycrystalline silicon resistance layer are formed. A third step of forming a titanium-based metal film cut portion for separating the titanium-based metal film at a predetermined position sandwiched between the predetermined regions; and depositing a second interlayer insulating film on the entire surface of the base, and furthermore, a second interlayer insulating film. The film is selectively etched to open contact holes in two electrode formation planned regions, and then connected to the titanium-based metal film directly covering the upper surface of the polycrystalline silicon resistance layer via the contact holes. Two And having a fourth step of forming an electrode, the.
【００１６】このように請求項３に係る半導体装置の製
造方法においては、多結晶シリコン抵抗層を形成した
後、多結晶シリコン抵抗層の上面及び側面をチタン系メ
タル膜によって直に被覆することにより、このチタン系
メタル膜によって多結晶シリコン抵抗層に含有される水
素は均一に吸収されることになるため、後の工程におい
て、多結晶シリコン抵抗層上方にチタン系配線層が形成
されたり、そのチタン系配線層による多結晶シリコン抵
抗層のカバー率に差異が生じたりしても、チタン系配線
層による多結晶シリコン抵抗層からの水素吸収に起因す
る多結晶シリコン抵抗層の抵抗値の変動が防止される。
従って、安定かつ信頼性の高い抵抗値を有する薄膜抵抗
素子が実現される。Thus, in the method of manufacturing a semiconductor device according to the third aspect, after forming the polycrystalline silicon resistance layer, the upper surface and the side surfaces of the polycrystalline silicon resistance layer are directly covered with the titanium-based metal film. Since hydrogen contained in the polysilicon resistance layer is uniformly absorbed by the titanium-based metal film, a titanium-based wiring layer is formed above the polysilicon resistance layer in a later step, Even if a difference occurs in the coverage of the polycrystalline silicon resistance layer due to the titanium-based wiring layer, the variation in the resistance value of the polycrystalline silicon resistance layer due to the absorption of hydrogen from the polycrystalline silicon resistance layer by the titanium-based wiring layer may occur. Is prevented.
Therefore, a thin-film resistance element having a stable and highly reliable resistance value is realized.
【００１７】また、請求項４に係る半導体装置の製造方
法は、薄膜抵抗素子を有する半導体装置の製造方法であ
って、半導体基体全面に、第１層間絶縁膜を介して、多
結晶シリコン層を形成した後、この多結晶シリコン層上
にチタン系メタル膜を堆積し、多結晶シリコン層の上面
を前記チタン系メタル膜によって直に被覆する第１工程
と、これらチタン系メタル膜及び多結晶シリコン層を同
一形状のマスクを用いて選択的にエッチングし、所定の
形状の多結晶シリコン抵抗層を形成すると共に、この多
結晶シリコン抵抗層の上面を直に被覆しているチタン系
メタル膜を残存させる第２工程と、このチタン系メタル
膜を選択的にエッチングし、多結晶シリコン抵抗層の両
端の２つの電極形成予定領域に挟まれた所定の位置に、
チタン系メタル膜を分断するチタン系メタル膜切断部を
形成する第３工程と、基体全面に、第２層間絶縁膜を堆
積し、更にこの第２層間絶縁膜を選択的にエッチングし
て、２つの電極形成予定領域にコンタクト孔を開口した
後、このコンタクト孔を介して、多結晶シリコン抵抗層
の上面を直に被覆しているチタン系メタル膜に接続する
２つの電極を形成する第４工程と、を有することを特徴
とする。According to a fourth aspect of the present invention, there is provided a method of manufacturing a semiconductor device having a thin film resistance element, wherein a polycrystalline silicon layer is formed on the entire surface of a semiconductor substrate via a first interlayer insulating film. After the formation, a first step of depositing a titanium-based metal film on the polycrystalline silicon layer and directly covering the upper surface of the polycrystalline silicon layer with the titanium-based metal film; The layers are selectively etched using a mask of the same shape to form a polycrystalline silicon resistance layer of a predetermined shape, and the titanium-based metal film directly covering the upper surface of the polycrystalline silicon resistance layer remains. And a second step of selectively etching the titanium-based metal film to a predetermined position sandwiched between two electrode formation regions at both ends of the polycrystalline silicon resistance layer.
A third step of forming a titanium-based metal film cut portion for dividing the titanium-based metal film, and depositing a second interlayer insulating film over the entire surface of the base, and further selectively etching the second interlayer insulating film to form a second step. A fourth step of forming two electrodes connected to the titanium-based metal film directly covering the upper surface of the polycrystalline silicon resistance layer through the contact holes after opening the contact holes in the two electrode formation regions. And the following.
【００１８】このように請求項４に係る半導体装置の製
造方法においては、多結晶シリコン層の上面をチタン系
メタル膜によって直に被覆した後、これらチタン系メタ
ル膜及び多結晶シリコン層を同一形状のマスクを用いて
選択的にエッチングして、多結晶シリコン抵抗層を形成
すると共に、この多結晶シリコン抵抗層の上面を直に被
覆しているチタン系メタル膜を残存させることにより、
このチタン系メタル膜によって多結晶シリコン抵抗層に
含有される水素は均一に吸収されることになるため、後
の工程において、多結晶シリコン抵抗層上方にチタン系
配線層が形成されたり、そのチタン系配線層による多結
晶シリコン抵抗層のカバー率に差異が生じたりしても、
チタン系配線層による多結晶シリコン抵抗層からの水素
吸収に起因する多結晶シリコン抵抗層の抵抗値の変動が
防止される。従って、安定かつ信頼性の高い抵抗値を有
する薄膜抵抗素子が実現される。Thus, in the method of manufacturing a semiconductor device according to the fourth aspect, after the upper surface of the polycrystalline silicon layer is directly covered with the titanium-based metal film, the titanium-based metal film and the polycrystalline silicon layer are formed in the same shape. By selectively etching using the mask of (1) to form a polycrystalline silicon resistance layer and leaving a titanium-based metal film directly covering the upper surface of the polycrystalline silicon resistance layer,
Since the hydrogen contained in the polycrystalline silicon resistance layer is uniformly absorbed by the titanium-based metal film, a titanium-based wiring layer is formed above the polycrystalline silicon resistance layer in a later step, Even if the difference occurs in the coverage of the polycrystalline silicon resistance layer by the system wiring layer,
Variations in the resistance of the polycrystalline silicon resistance layer due to the absorption of hydrogen from the polycrystalline silicon resistance layer by the titanium-based wiring layer are prevented. Therefore, a thin-film resistance element having a stable and highly reliable resistance value is realized.
【００１９】なお、上記請求項３又は４に係る半導体装
置の製造方法において、多結晶シリコン抵抗層の上面及
び側面又は上面を直に被覆しているチタン系メタル膜の
膜厚は、前述したように、チタン系メタル膜による水素
吸収作用を十分に発揮させると共に成膜の際のスループ
ットの低下を防止する観点から、３０ｎｍ以上３００ｎ
ｍ以下であることが好適である。In the method of manufacturing a semiconductor device according to claim 3 or 4, the thickness of the titanium-based metal film directly covering the upper surface and the side surface or the upper surface of the polycrystalline silicon resistance layer is as described above. From the viewpoint of sufficiently exhibiting the hydrogen absorbing effect of the titanium-based metal film and preventing a decrease in throughput during film formation, a thickness of 30 nm or more and 300 n
m or less.
【００２０】[0020]
【発明の実施の形態】以下、添付図面を参照しながら、
本発明の実施の形態を説明する。 （第１の実施形態）図１は本発明の第１の実施形態に係
る多結晶シリコン抵抗素子を示す断面図、図２〜図５は
それぞれ図１に示す多結晶シリコン抵抗素子の製造方法
を説明するための工程断面図である。BRIEF DESCRIPTION OF THE DRAWINGS FIG.
An embodiment of the present invention will be described. (First Embodiment) FIG. 1 is a sectional view showing a polycrystalline silicon resistance element according to a first embodiment of the present invention, and FIGS. 2 to 5 each show a method of manufacturing the polycrystalline silicon resistance element shown in FIG. It is a process sectional view for explaining.
【００２１】図１に示されるように、半導体基板１０上
に、例えばＳｉＯ2 膜からなる第１層間絶縁膜１２を介
して、所定の不純物が導入されて所定の抵抗値を有して
いる多結晶シリコン抵抗層１４ａが形成されている。ま
た、この多結晶シリコン抵抗層１４ａは、その上面及び
側面を例えば厚さ３０ｎｍの均一なＴｉ膜１８ａ、１８
ｂによって直に被覆されている。そして、これら多結晶
シリコン抵抗層１４ａの上面及び側面を直に被覆してい
るＴｉ膜１８ａ、１８ｂは、Ｔｉ膜切断用の溝２２によ
って２つに分断されている。即ち、このＴｉ膜切断用の
溝２２が、多結晶シリコン抵抗層１４ａの上面及び側面
を直に被覆しているＴｉ膜が一体となって薄膜抵抗素子
の抵抗体となることを防止している。As shown in FIG. 1, a predetermined impurity is introduced onto a semiconductor substrate 10 via a first interlayer insulating film 12 made of, for example, an SiO 2 film and has a predetermined resistance. A crystalline silicon resistance layer 14a is formed. The polycrystalline silicon resistance layer 14a has a uniform thickness of 30 nm, for example, on the top and side surfaces thereof.
b. The Ti films 18a and 18b that directly cover the upper and side surfaces of the polycrystalline silicon resistance layer 14a are separated into two by a groove 22 for cutting the Ti film. In other words, the groove 22 for cutting the Ti film prevents the Ti film directly covering the upper surface and the side surface of the polycrystalline silicon resistance layer 14a from being integrated into a resistor of the thin film resistance element. .
【００２２】また、第１層間絶縁膜１２及びＴｉ膜１８
ａ、１８ｂ上には、例えばＳｉＯ2膜からなる第２層間
絶縁膜２４が形成され、この第２層間絶縁膜２４に開口
された２つのコンタクト窓を介して、Ｔｉ膜１８ａに接
続するＴｉ系バリヤメタル膜２６ａ及びＡｌ系導電膜２
８ａからなる電極３０ａ並びにＴｉ膜１８ｂに接続する
Ｔｉ系バリヤメタル膜２６ｂ及びＡｌ系導電膜２８ｂか
らなる電極３０ｂがそれぞれ形成されている。即ち、多
結晶シリコン抵抗層１４ａの両端部に、Ｔｉ膜１８ａ、
１８ｂを介してそれぞれ接続する２つの電極３０ａ、３
０ｂが形成されている。Also, the first interlayer insulating film 12 and the Ti film 18
A second interlayer insulating film 24 made of, for example, a SiO 2 film is formed on a and 18b, and is connected to the Ti film 18a through two contact windows opened in the second interlayer insulating film 24. Barrier metal film 26a and Al-based conductive film 2
An electrode 30a made of 8a and an electrode 30b made of a Ti-based barrier metal film 26b and an Al-based conductive film 28b connected to the Ti film 18b are formed respectively. That is, a Ti film 18a is provided on both ends of the polycrystalline silicon resistance layer 14a.
Two electrodes 30a, 3a connected to each other via 18b
0b is formed.
【００２３】また、多結晶シリコン抵抗層１４ａ上方の
第２層間絶縁膜２４上には、Ｔｉ系バリヤメタル膜２６
ｃ及びＡｌ系導電膜２８ｃからなる配線層３０ｃが形成
されている。なおここで、Ｔｉ系バリヤメタル膜２６
ａ、２６ｂ、２６ｃとしては、例えばＴｉ膜、ＴｉＮ
膜、ＴｉＯＮ膜、ＴｉＷ膜などを用いる。また、Ａｌ系
導電膜２８ａ、２８ｂ、２８ｃとしては、例えばＡｌ
膜、Ａｌ−Ｃｕ膜などを用いる。On the second interlayer insulating film 24 above the polysilicon resistance layer 14a, a Ti-based barrier metal film 26 is formed.
A wiring layer 30c made of c and an Al-based conductive film 28c is formed. Here, the Ti-based barrier metal film 26 is used.
As a, 26b, and 26c, for example, a Ti film, TiN
A film, a TiON film, a TiW film, or the like is used. Further, as the Al-based conductive films 28a, 28b, 28c, for example, Al
A film, an Al—Cu film, or the like is used.
【００２４】次に、図１に示す多結晶シリコン抵抗素子
の製造方法を、図２〜図５の工程断面図を用いて説明す
る。先ず、図２に示されるように、半導体基板１０上
に、例えばＣＶＤ（ChemicalVapor Deposition ；化学
的気相成長）法等によりＳｉＯ2 膜からなる第１層間絶
縁膜１２を形成した後、例えばＣＶＤ法等により基体全
面に多結晶シリコン膜１４を堆積する。続いて、この多
結晶シリコン膜１４上に、フォトリソグラフィ技術を用
いて、抵抗形成領域を開口させたレジストパターン１６
を形成した後、このレジストパターン１６をマスクとし
て、イオン注入法により、多結晶シリコン膜１４の抵抗
形成領域に所定の不純物を導入する。Next, a method of manufacturing the polycrystalline silicon resistance element shown in FIG. 1 will be described with reference to the process sectional views of FIGS. First, as shown in FIG. 2, a first interlayer insulating film 12 made of a SiO 2 film is formed on a semiconductor substrate 10 by, for example, a CVD (Chemical Vapor Deposition) method, and then, for example, by a CVD method. A polycrystalline silicon film 14 is deposited on the entire surface of the substrate by the above method. Subsequently, on the polycrystalline silicon film 14, a resist pattern 16 having an opening in a resistance forming region is formed by photolithography.
Is formed, a predetermined impurity is introduced into the resistance forming region of the polycrystalline silicon film 14 by ion implantation using the resist pattern 16 as a mask.
【００２５】次いで、図３に示されるように、レジスト
パターン１６を除去した後、不純物を添加した多結晶シ
リコン膜１４を所定の形状にパターニングして、多結晶
シリコン抵抗層１４ａを形成する。続いて、例えばスパ
ッタ法等により、基体全面に、厚さ３０ｎｍのＴｉ膜１
８を均一に堆積する。こうして、厚さ３０ｎｍの均一な
Ｔｉ膜１８により、多結晶シリコン抵抗層１４ａの上面
及び側面を直に被覆する。Next, as shown in FIG. 3, after removing the resist pattern 16, the polycrystalline silicon film 14 to which impurities are added is patterned into a predetermined shape to form a polycrystalline silicon resistance layer 14a. Subsequently, a Ti film 1 having a thickness of 30 nm is formed on the entire surface of the substrate by, for example, a sputtering method.
8 is deposited uniformly. Thus, the top and side surfaces of the polycrystalline silicon resistance layer 14a are directly covered with the uniform Ti film 18 having a thickness of 30 nm.
【００２６】次いで、図４に示されるように、このＴｉ
膜１８上に、フォトリソグラフィ技術を用いて、所定の
形状のレジストパターン２０を形成した後、このレジス
トパターン２０をマスクとして、Ｔｉ膜１８を選択的に
エッチング除去する。こうして、多結晶シリコン抵抗層
１４ａの上面及び側面を直に被覆しているＴｉ膜１８を
残存させると共に、多結晶シリコン抵抗層１４ａの両端
部の２つの電極形成予定領域に挟まれた所定の位置に、
Ｔｉ膜切断用の溝２２を形成する。そして、このＴｉ膜
切断用の溝２２により、多結晶シリコン抵抗層１４ａの
上面及び側面を直に被覆しているＴｉ膜１８を、Ｔｉ膜
１８ａとＴｉ膜１８ｂとの２つに分断する。Next, as shown in FIG.
After a resist pattern 20 having a predetermined shape is formed on the film 18 by using the photolithography technique, the Ti film 18 is selectively removed by etching using the resist pattern 20 as a mask. Thus, the Ti film 18 directly covering the upper surface and the side surface of the polycrystalline silicon resistance layer 14a is left, and a predetermined position sandwiched between two electrode formation regions at both ends of the polycrystalline silicon resistance layer 14a. To
A groove 22 for cutting the Ti film is formed. Then, the Ti film 18 directly covering the upper surface and the side surface of the polycrystalline silicon resistance layer 14a is divided into two parts, the Ti film 18a and the Ti film 18b, by the groove 22 for cutting the Ti film.
【００２７】もし、ここで、Ｔｉ膜切断用の溝２２が形
成されず、多結晶シリコン抵抗層１４ａの上面及び側面
を直に被覆しているＴｉ膜１８が一体的に残存している
場合には、このＴｉ膜１８が薄膜抵抗素子の抵抗体とな
り、多結晶シリコン抵抗層１４ａが薄膜抵抗素子の抵抗
体とならなくなる。このため、Ｔｉ膜切断用の溝２２を
形成して、多結晶シリコン抵抗層１４ａの上面及び側面
を直に被覆しているＴｉ膜１８をＴｉ膜１８ａとＴｉ膜
１８ｂとの２つに分断し、Ｔｉ膜が薄膜抵抗素子の抵抗
体となることを防止している。If the groove 22 for cutting the Ti film is not formed and the Ti film 18 directly covering the upper surface and the side surface of the polycrystalline silicon resistance layer 14a remains integrally, In this case, the Ti film 18 becomes a resistor of the thin film resistor, and the polycrystalline silicon resistor layer 14a does not become a resistor of the thin film resistor. Therefore, a groove 22 for cutting the Ti film is formed, and the Ti film 18 directly covering the upper surface and the side surface of the polycrystalline silicon resistance layer 14a is divided into two, a Ti film 18a and a Ti film 18b. , Ti film is prevented from becoming a resistor of the thin film resistance element.
【００２８】次いで、図５に示されるように、レジスト
パターン２０を除去した後、例えばＣＶＤ法等により、
基体全面に、ＳｉＯ2 膜からなる第２層間絶縁膜２４を
形成し、この第２層間絶縁膜２４を選択的にエッチング
除去して、多結晶シリコン抵抗層１４ａの上面及び側面
を直に被覆しているＴｉ膜１８ａ、Ｔｉ膜１８ｂ上に２
つのコンタクト窓をそれぞれ開口する。Next, as shown in FIG. 5, after the resist pattern 20 is removed, for example, by a CVD method or the like.
A second interlayer insulating film 24 made of a SiO 2 film is formed on the entire surface of the substrate, and the second interlayer insulating film 24 is selectively etched away to directly cover the upper surface and side surfaces of the polycrystalline silicon resistance layer 14a. 2 on the remaining Ti film 18a and Ti film 18b.
Each contact window is opened.
【００２９】続いて、基体全面に、Ｔｉ膜、ＴｉＮ膜、
ＴｉＯＮ膜、ＴｉＷ膜などのＴｉ系バリヤメタル膜、及
びＡｌ膜、Ａｌ−Ｃｕ膜などのＡｌ系導電膜を順に成膜
した後、この積層膜を所定の形状にパターニングする。
そして、この積層膜のパターニングにより、Ｔｉ膜１８
ａに接続するＴｉ系バリヤメタル膜２６ａ及びＡｌ系導
電膜２８ａからなる電極３０ａ、並びにＴｉ膜１８ｂに
接続するＴｉ系バリヤメタル膜２６ｂ及びＡｌ系導電膜
２８ｂからなる電極３０ｂをそれぞれ形成する。即ち、
多結晶シリコン抵抗層１４ａの両端部に、Ｔｉ膜１８
ａ、１８ｂを介してそれぞれ接続する２つの電極３０
ａ、３０ｂを形成する。同時に、多結晶シリコン抵抗層
１４ａ上方の第２層間絶縁膜２４上に、Ｔｉ系バリヤメ
タル膜２６ｃ及びＡｌ系導電膜２８ｃからなる配線層３
０ｃを形成する。Subsequently, a Ti film, a TiN film,
After sequentially forming a Ti-based barrier metal film such as a TiON film and a TiW film, and an Al-based conductive film such as an Al film and an Al-Cu film, the laminated film is patterned into a predetermined shape.
Then, by patterning the laminated film, the Ti film 18 is formed.
An electrode 30a made of a Ti-based barrier metal film 26a and an Al-based conductive film 28a connected to a, and an electrode 30b made of a Ti-based barrier metal film 26b and an Al-based conductive film 28b connected to the Ti film 18b are formed. That is,
A Ti film 18 is provided on both ends of the polycrystalline silicon resistance layer 14a.
a and two electrodes 30 connected to each other via 18b
a and 30b are formed. At the same time, the wiring layer 3 composed of the Ti-based barrier metal film 26c and the Al-based conductive film 28c is formed on the second interlayer insulating film 24 above the polycrystalline silicon resistance layer 14a.
0c is formed.
【００３０】こうして、半導体基板１０上にＳｉＯ2 膜
からなる第１層間絶縁膜１２を介して形成されている多
結晶シリコン抵抗層１４ａ、この多結晶シリコン抵抗層
１４ａの上面及び側面を直に被覆しているＴｉ膜１８
ａ、１８ｂ、これらＴｉ膜１８ａ、１８ｂを介して多結
晶シリコン抵抗層１４ａの両端部にそれぞれ接続する２
つの電極３０ａ、３０ｂから構成される多結晶シリコン
抵抗素子を作製する。そしてまた、多結晶シリコン抵抗
層１４ａ上方の第２層間絶縁膜２４上に、Ｔｉ系バリヤ
メタル膜２６ｃ及びＡｌ系導電膜２８ｃからなる配線層
３０ｃを形成する。Thus, the polycrystalline silicon resistance layer 14a formed on the semiconductor substrate 10 via the first interlayer insulating film 12 of SiO 2 film, and directly covers the upper surface and side surfaces of the polycrystalline silicon resistance layer 14a. Ti film 18
a, 18b connected to both ends of the polycrystalline silicon resistance layer 14a via the Ti films 18a, 18b, respectively.
A polycrystalline silicon resistance element composed of two electrodes 30a and 30b is manufactured. Further, a wiring layer 30c including a Ti-based barrier metal film 26c and an Al-based conductive film 28c is formed on the second interlayer insulating film 24 above the polycrystalline silicon resistance layer 14a.
【００３１】以上のように本実施形態によれば、半導体
基板１０上に第１層間絶縁膜１２を介して多結晶シリコ
ン抵抗層１４ａを形成した後、この多結晶シリコン抵抗
層１４ａの上面及び側面を直に被覆している厚さ３０ｎ
ｍの均一なＴｉ膜１８を形成し、更にこのＴｉ膜１８を
Ｔｉ膜切断用の溝２２によりＴｉ膜１８ａとＴｉ膜１８
ｂとの２つに分断することにより、多結晶シリコン抵抗
層１４ａに含有される水素はＴｉ膜１８（又はＴｉ膜１
８ａ、１８ｂ）によって均一に吸収されることになるた
め、多結晶シリコン抵抗層１４ａ上方の第２層間絶縁膜
２４上に形成したＴｉ系バリヤメタル膜２６ｃによる多
結晶シリコン抵抗層１４ａからの水素吸収に起因する多
結晶シリコン抵抗層１４ａの抵抗値の変動を防止するこ
とができる。従って、安定かつ信頼性の高い抵抗値を有
する多結晶シリコン抵抗素子を実現することができる。
このため、例えば同一回路内の他の多結晶シリコン抵抗
層上方にチタン系配線層が形成されなくとも、また他の
多結晶シリコン抵抗層上方のチタン系配線層による多結
晶シリコン抵抗層のカバー率がＴｉ系バリヤメタル膜２
６ｃによる多結晶シリコン抵抗層１４ａのカバー率と異
なっていても、同一の形状であれば、同一の抵抗値を得
ることができる。As described above, according to the present embodiment, after the polysilicon resistance layer 14a is formed on the semiconductor substrate 10 with the first interlayer insulating film 12 interposed therebetween, the upper surface and the side surfaces of the polysilicon resistance layer 14a are formed. 30n thickness directly covering
The Ti film 18 is formed with a uniform thickness of the Ti film 18a.
b, the hydrogen contained in the polycrystalline silicon resistance layer 14a is reduced to Ti film 18 (or Ti film 1).
8a and 18b), the Ti-based barrier metal film 26c formed on the second interlayer insulating film 24 above the polycrystalline silicon resistance layer 14a absorbs hydrogen from the polycrystalline silicon resistance layer 14a. Variations in the resistance value of the polycrystalline silicon resistance layer 14a due to this can be prevented. Therefore, a polycrystalline silicon resistance element having a stable and highly reliable resistance value can be realized.
Therefore, for example, even if a titanium-based wiring layer is not formed above another polysilicon resistance layer in the same circuit, the coverage of the polysilicon resistance layer by the titanium-based wiring layer above the other polysilicon resistance layer Is Ti-based barrier metal film 2
Even if the coverage of the polycrystalline silicon resistance layer 14a is different from that of the polysilicon resistance layer 6c, the same resistance value can be obtained as long as it has the same shape.
【００３２】（第２の実施形態）図６は本発明の第２の
実施形態に係る多結晶シリコン抵抗素子を示す断面図、
図７〜図１０はそれぞれ図６に示す多結晶シリコン抵抗
素子の製造方法を説明するための工程断面図である。な
お、上記図１〜図５に示す構成要素と同一の要素には同
一の符号を付して説明を省略する。(Second Embodiment) FIG. 6 is a sectional view showing a polycrystalline silicon resistance element according to a second embodiment of the present invention.
7 to 10 are process cross-sectional views for describing a method of manufacturing the polycrystalline silicon resistance element shown in FIG. The same components as those shown in FIGS. 1 to 5 are denoted by the same reference numerals, and description thereof will be omitted.
【００３３】図６に示されるように、半導体基板１０上
に、例えばＳｉＯ2 膜からなる第１層間絶縁膜１２を介
して、所定の不純物が導入されて所定の抵抗値を有して
いる多結晶シリコン抵抗層１４ａが形成されている。ま
た、この多結晶シリコン抵抗層１４ａは、その上面を例
えば厚さ３０ｎｍの均一なＴｉ膜３２ａ、３２ｂによっ
て直に被覆されている。そして、これら多結晶シリコン
抵抗層１４ａの上面を直に被覆しているＴｉ膜３２ａ、
３２ｂは、Ｔｉ膜切断用の溝３８によって２つに分断さ
れている。即ち、このＴｉ膜切断用の溝３８が、多結晶
シリコン抵抗層１４ａの上面を直に被覆しているＴｉ膜
が一体となって薄膜抵抗素子の抵抗体となることを防止
している。As shown in FIG. 6, a predetermined impurity is introduced on a semiconductor substrate 10 via a first interlayer insulating film 12 made of, for example, an SiO 2 film and has a predetermined resistance. A crystalline silicon resistance layer 14a is formed. The upper surface of the polycrystalline silicon resistance layer 14a is directly covered with uniform Ti films 32a and 32b having a thickness of, for example, 30 nm. Then, a Ti film 32a directly covering the upper surfaces of the polycrystalline silicon resistance layers 14a,
32b is divided into two parts by a groove 38 for cutting the Ti film. That is, the groove 38 for cutting the Ti film prevents the Ti film directly covering the upper surface of the polycrystalline silicon resistance layer 14a from being integrated with the resistor of the thin film resistance element.
【００３４】また、第１層間絶縁膜１２及びＴｉ膜３２
ａ、３２ｂ上には、例えばＳｉＯ2膜からなる第２層間
絶縁膜２４が形成され、この第２層間絶縁膜２４に開口
された２つのコンタクト窓を介して、Ｔｉ膜３２ａに接
続するＴｉ系バリヤメタル膜２６ａ及びＡｌ系導電膜２
８ａからなる電極３０ａ並びにＴｉ膜３２ｂに接続する
Ｔｉ系バリヤメタル膜２６ｂ及びＡｌ系導電膜２８ｂか
らなる電極３０ｂがそれぞれ形成されている。即ち、多
結晶シリコン抵抗層１４ａの両端部に、Ｔｉ膜３２ａ、
３２ｂを介してそれぞれ接続する２つの電極３０ａ、３
０ｂが形成されている。また、多結晶シリコン抵抗層１
４ａ上方の第２層間絶縁膜２４上には、Ｔｉ系バリヤメ
タル膜２６ｃ及びＡｌ系導電膜２８ｃからなる配線層３
０ｃが形成されている。The first interlayer insulating film 12 and the Ti film 32
A second interlayer insulating film 24 made of, for example, a SiO 2 film is formed on a and 32b, and a Ti-based film is connected to the Ti film 32a through two contact windows opened in the second interlayer insulating film 24. Barrier metal film 26a and Al-based conductive film 2
An electrode 30a made of 8a, a Ti-based barrier metal film 26b connected to the Ti film 32b, and an electrode 30b made of an Al-based conductive film 28b are formed. That is, a Ti film 32a is formed on both ends of the polycrystalline silicon resistance layer 14a.
Two electrodes 30a, 3 connected to each other via
0b is formed. Also, the polycrystalline silicon resistance layer 1
On the second interlayer insulating film 24 above the wiring layer 3a, a wiring layer 3 composed of a Ti-based barrier metal film 26c and an Al-based conductive film 28c is formed.
0c is formed.
【００３５】次に、図６に示す多結晶シリコン抵抗素子
の製造方法を、図７〜図１０の工程断面図を用いて説明
する。先ず、上記第１の実施形態の図２に示される工程
と同様にして、半導体基板１０上に、例えばＣＶＤ法等
によりＳｉＯ2 膜からなる第１層間絶縁膜１２を形成
し、更に例えばＣＶＤ法等により基体全面に多結晶シリ
コン膜１４を堆積した後、この多結晶シリコン膜１４上
に、フォトリソグラフィ技術を用いて、抵抗形成領域を
開口させたレジストパターン１６を形成し、このレジス
トパターン１６をマスクとして、イオン注入法により多
結晶シリコン膜１４の抵抗形成領域に所定の不純物を導
入する。Next, a method of manufacturing the polycrystalline silicon resistance element shown in FIG. 6 will be described with reference to the process sectional views of FIGS. First, in the same manner as in the step shown in FIG. 2 of the first embodiment, a first interlayer insulating film 12 made of a SiO 2 film is formed on a semiconductor substrate 10 by, for example, a CVD method or the like. After depositing a polycrystalline silicon film 14 over the entire surface of the base by, for example, a resist pattern 16 having an opening in a resistance forming region is formed on the polycrystalline silicon film 14 by using a photolithography technique. As a mask, a predetermined impurity is introduced into the resistance forming region of the polycrystalline silicon film 14 by an ion implantation method.
【００３６】次いで、図７に示されるように、レジスト
パターン１６を除去した後、例えばスパッタ法等によ
り、基体全面に厚さ３０ｎｍのＴｉ膜３２を均一に堆積
する。こうして、厚さ３０ｎｍの均一なＴｉ膜３２によ
り、多結晶シリコン膜１４の上面を直に被覆する。Next, as shown in FIG. 7, after removing the resist pattern 16, a 30 nm-thick Ti film 32 is uniformly deposited on the entire surface of the substrate by, for example, a sputtering method. Thus, the upper surface of the polycrystalline silicon film 14 is directly covered with the uniform Ti film 32 having a thickness of 30 nm.
【００３７】次いで、図８に示されるように、このＴｉ
膜３２上に、フォトリソグラフィ技術を用いて、抵抗形
成領域を被覆したレジストパターン３４を形成した後、
このレジストパターン３４をマスクとして、Ｔｉ膜３２
及び多結晶シリコン膜１４を連続して選択的にエッチン
グ除去する。こうして、多結晶シリコン抵抗層１４ａ及
びその上面を直に被覆しているＴｉ膜３２を形成する。Next, as shown in FIG.
After forming a resist pattern 34 covering the resistance forming region on the film 32 by using a photolithography technique,
Using this resist pattern 34 as a mask, the Ti film 32
Then, the polycrystalline silicon film 14 is continuously selectively etched away. Thus, the polycrystalline silicon resistance layer 14a and the Ti film 32 directly covering the upper surface thereof are formed.
【００３８】次いで、図９に示されるように、第１層間
絶縁膜１２及びＴｉ膜３２上に、フォトリソグラフィ技
術を用いて、所定の形状のレジストパターン３６を形成
した後、このレジストパターン３６をマスクとして、Ｔ
ｉ膜３２を選択的にエッチング除去する。こうして、多
結晶シリコン抵抗層１４ａの両端部の２つの電極形成予
定領域に挟まれた所定の位置に、Ｔｉ膜切断用の溝３８
を形成する。そして、このＴｉ膜切断用の溝３８によ
り、多結晶シリコン抵抗層１４ａの上面を直に被覆して
いるＴｉ膜３２を、Ｔｉ膜３２ａとＴｉ膜３２ｂとの２
つに分断する。なお、ここで、Ｔｉ膜切断用の溝３８を
形成する理由は、上記第１の実施形態においてＴｉ膜切
断用の溝２２を形成した理由と同じである。Next, as shown in FIG. 9, after a resist pattern 36 having a predetermined shape is formed on the first interlayer insulating film 12 and the Ti film 32 by using a photolithography technique, the resist pattern 36 is formed. T as a mask
The i-film 32 is selectively removed by etching. In this manner, the grooves 38 for cutting the Ti film are formed at predetermined positions between the two electrode formation regions at both ends of the polycrystalline silicon resistance layer 14a.
To form Then, the Ti film 32 directly covering the upper surface of the polycrystalline silicon resistance layer 14a is changed by the Ti film cutting groove 38 into two portions of the Ti film 32a and the Ti film 32b.
Divide into two. Here, the reason for forming the groove 38 for cutting the Ti film is the same as the reason for forming the groove 22 for cutting the Ti film in the first embodiment.
【００３９】次いで、図１０に示されるように、レジス
トパターン３６を除去した後、例えばＣＶＤ法等によ
り、基体全面にＳｉＯ2 膜からなる第２層間絶縁膜２４
を形成し、この第２層間絶縁膜２４を選択的にエッチン
グ除去して、多結晶シリコン抵抗層１４ａの上面を直に
被覆しているＴｉ膜３２ａ、Ｔｉ膜３２ｂ上に２つのコ
ンタクト窓をそれぞれ開口する。Next, as shown in FIG. 10, after removing the resist pattern 36, the second interlayer insulating film 24 made of a SiO 2 film is formed on the entire surface of the substrate by, for example, a CVD method.
Is formed, and the second interlayer insulating film 24 is selectively removed by etching, so that two contact windows are respectively formed on the Ti film 32a and the Ti film 32b which directly cover the upper surface of the polycrystalline silicon resistance layer 14a. Open.
【００４０】続いて、基体全面に、Ｔｉ膜、ＴｉＮ膜、
ＴｉＯＮ膜、ＴｉＷ膜などのＴｉ系バリヤメタル膜、及
びＡｌ膜、Ａｌ−Ｃｕ膜などのＡｌ系導電膜を順に成膜
した後、この積層膜を所定の形状にパターニングする。
そして、この積層膜のパターニングにより、Ｔｉ膜１８
ａに接続するＴｉ系バリヤメタル膜２６ａ及びＡｌ系導
電膜２８ａからなる電極３０ａ、並びにＴｉ膜１８ｂに
接続するＴｉ系バリヤメタル膜２６ｂ及びＡｌ系導電膜
２８ｂからなる電極３０ｂをそれぞれ形成する。即ち、
多結晶シリコン抵抗層１４ａの両端部に、Ｔｉ膜１８
ａ、１８ｂを介してそれぞれ接続する２つの電極３０
ａ、３０ｂを形成する。同時に、多結晶シリコン抵抗層
１４ａ上方の第２層間絶縁膜２４上に、Ｔｉ系バリヤメ
タル膜２６ｃ及びＡｌ系導電膜２８ｃからなる配線層３
０ｃを形成する。Subsequently, a Ti film, a TiN film,
After sequentially forming a Ti-based barrier metal film such as a TiON film and a TiW film, and an Al-based conductive film such as an Al film and an Al-Cu film, the laminated film is patterned into a predetermined shape.
Then, by patterning the laminated film, the Ti film 18 is formed.
An electrode 30a made of a Ti-based barrier metal film 26a and an Al-based conductive film 28a connected to a, and an electrode 30b made of a Ti-based barrier metal film 26b and an Al-based conductive film 28b connected to the Ti film 18b are formed. That is,
A Ti film 18 is provided on both ends of the polycrystalline silicon resistance layer 14a.
a and two electrodes 30 connected to each other via 18b
a and 30b are formed. At the same time, the wiring layer 3 composed of the Ti-based barrier metal film 26c and the Al-based conductive film 28c is formed on the second interlayer insulating film 24 above the polycrystalline silicon resistance layer 14a.
0c is formed.
【００４１】こうして、半導体基板１０上にＳｉＯ2 膜
からなる第１層間絶縁膜１２を介して形成されている多
結晶シリコン抵抗層１４ａ、この多結晶シリコン抵抗層
１４ａの上面を直に被覆しているＴｉ膜３２ａ、３２
ｂ、これらＴｉ膜３２ａ、３２ｂを介して多結晶シリコ
ン抵抗層１４ａの両端部にそれぞれ接続する２つの電極
３０ａ、３０ｂから構成される多結晶シリコン抵抗素子
を作製する。そしてまた、多結晶シリコン抵抗層１４ａ
上方の第２層間絶縁膜２４上に、Ｔｉ系バリヤメタル膜
２６ｃ及びＡｌ系導電膜２８ｃからなる配線層３０ｃを
形成する。Thus, the polysilicon resistance layer 14a formed on the semiconductor substrate 10 via the first interlayer insulating film 12 made of SiO 2 film, and the upper surface of the polysilicon resistance layer 14a is directly covered. Ti film 32a, 32
b. A polycrystalline silicon resistance element composed of two electrodes 30a and 30b connected to both ends of the polycrystalline silicon resistance layer 14a via the Ti films 32a and 32b is manufactured. Also, the polycrystalline silicon resistance layer 14a
On the upper second interlayer insulating film 24, a wiring layer 30c including a Ti-based barrier metal film 26c and an Al-based conductive film 28c is formed.
【００４２】以上のように本実施形態によれば、半導体
基板１０上に第１層間絶縁膜１２を介して多結晶シリコ
ン膜１４及び厚さ３０ｎｍの均一なＴｉ膜３２を順に積
層して形成した後、これらＴｉ膜３２及び多結晶シリコ
ン膜１４を連続して選択的にエッチング除去して、多結
晶シリコン抵抗層１４ａ及びその上面を直に被覆してい
るＴｉ膜３２を形成し、更にこのＴｉ膜３２をＴｉ膜切
断用の溝３８によりＴｉ膜３２ａとＴｉ膜３２ｂとの２
つに分断することにより、多結晶シリコン抵抗層１４ａ
に含有される水素はＴｉ膜３２（又はＴｉ膜３２ａ、３
２ｂ）によって均一に吸収されることになるため、多結
晶シリコン抵抗層１４ａ上方の第２層間絶縁膜２４上に
形成したＴｉ系バリヤメタル膜２６ｃによる多結晶シリ
コン抵抗層１４ａからの水素吸収に起因する多結晶シリ
コン抵抗層１４ａの抵抗値の変動を防止することができ
る。従って、安定かつ信頼性の高い抵抗値を有する多結
晶シリコン抵抗素子を実現することができる。このた
め、例えば同一回路内の他の多結晶シリコン抵抗層上方
にチタン系配線層が形成されなくとも、また他の多結晶
シリコン抵抗層上方のチタン系配線層による多結晶シリ
コン抵抗層のカバー率がＴｉ系バリヤメタル膜２６ｃに
よる多結晶シリコン抵抗層１４ａのカバー率と異なって
いても、同一の形状であれば、同一の抵抗値を得ること
ができる。As described above, according to the present embodiment, the polycrystalline silicon film 14 and the uniform Ti film 32 having a thickness of 30 nm are sequentially laminated on the semiconductor substrate 10 with the first interlayer insulating film 12 interposed therebetween. Thereafter, the Ti film 32 and the polycrystalline silicon film 14 are successively selectively removed by etching to form a polycrystalline silicon resistance layer 14a and a Ti film 32 directly covering the upper surface thereof. The film 32 is divided into two portions of the Ti film 32a and the Ti film 32b by the groove 38 for cutting the Ti film.
By dividing the polycrystalline silicon resistance layer 14a
Contained in the Ti film 32 (or Ti film 32a,
2b), the Ti-based barrier metal film 26c formed on the second interlayer insulating film 24 above the polycrystalline silicon resistance layer 14a causes hydrogen absorption from the polycrystalline silicon resistance layer 14a. A change in the resistance value of the polycrystalline silicon resistance layer 14a can be prevented. Therefore, a polycrystalline silicon resistance element having a stable and highly reliable resistance value can be realized. Therefore, for example, even if a titanium-based wiring layer is not formed above another polysilicon resistance layer in the same circuit, the coverage of the polysilicon resistance layer by the titanium-based wiring layer above the other polysilicon resistance layer Is different from the coverage of the polycrystalline silicon resistance layer 14a by the Ti-based barrier metal film 26c, the same resistance can be obtained with the same shape.
【００４３】なお、上記第１の実施形態においては、Ｔ
ｉ膜１８（又はＴｉ膜１８ａ、１８ｂ）によって多結晶
シリコン抵抗層１４ａの上面及び側面が直に被覆されて
いる場合を、また、上記第２の実施形態においては、Ｔ
ｉ膜３２（又はＴｉ膜３２ａ、３２ｂ）によって多結晶
シリコン抵抗層１４ａの上面が直に被覆去れている場合
をそれぞれ説明しているが、こうしたＴｉ膜の代わり
に、例えばＴｉＮ膜、ＴｉＯＮ膜、ＴｉＷ膜など、多結
晶シリコン層に含有される水素を吸収する性質をもつ他
のＴｉ系メタル膜を用いてもよい。In the first embodiment, T
The case where the upper surface and the side surface of the polycrystalline silicon resistance layer 14a are directly covered with the i film 18 (or the Ti films 18a and 18b), and in the second embodiment, T
The case where the upper surface of the polycrystalline silicon resistance layer 14a is directly covered with the i film 32 (or the Ti films 32a and 32b) has been described. Instead of such a Ti film, for example, a TiN film, a TiON film, Another Ti-based metal film having a property of absorbing hydrogen contained in the polycrystalline silicon layer, such as a TiW film, may be used.
【００４４】[0044]
【発明の効果】以上、詳細に説明した通り、本発明に係
る半導体装置及びその製造方法によれば、次のような効
果を奏することができる。即ち、請求項１に係る半導体
装置によれば、薄膜抵抗素子の多結晶シリコン抵抗層が
チタン系メタル膜によって直に被覆されていることによ
り、多結晶シリコン抵抗層に含有される水素はチタン系
メタル膜によって均一に吸収されることになるため、多
結晶シリコン抵抗層上方にチタン系配線層が存在するか
否かに拘らず、また多結晶シリコン抵抗層上方のチタン
系配線層による多結晶シリコン抵抗層のカバー率に差異
があっても、チタン系配線層による多結晶シリコン抵抗
層からの水素吸収に起因する多結晶シリコン抵抗層の抵
抗値の変動を防止することができる。従って、安定かつ
信頼性の高い抵抗値を有する薄膜抵抗素子が実現するこ
とができ、延いては、こうした薄膜抵抗素子を含む集積
回路の特性の向上、信頼性の向上に寄与することができ
る。As described above, according to the semiconductor device and the method of manufacturing the same of the present invention, the following effects can be obtained. That is, according to the semiconductor device of the first aspect, since the polycrystalline silicon resistance layer of the thin-film resistance element is directly covered with the titanium-based metal film, hydrogen contained in the polycrystalline silicon resistance layer is made of titanium-based material. Since it is absorbed uniformly by the metal film, regardless of whether or not a titanium-based wiring layer is present above the polycrystalline silicon resistance layer, the polycrystalline silicon is formed by the titanium-based wiring layer above the polycrystalline silicon resistance layer. Even if there is a difference in the coverage of the resistance layer, it is possible to prevent a change in the resistance value of the polysilicon resistance layer due to the absorption of hydrogen from the polysilicon resistance layer by the titanium-based wiring layer. Therefore, a thin-film resistance element having a stable and highly reliable resistance value can be realized, which in turn contributes to improvement of characteristics and reliability of an integrated circuit including such a thin-film resistance element.
【００４５】また、請求項３に係る半導体装置の製造方
法によれば、多結晶シリコン抵抗層を形成した後、基体
全面にチタン系メタル膜を堆積して、多結晶シリコン抵
抗層の上面及び側面をチタン系メタル膜によって直に被
覆することにより、このチタン系メタル膜によって多結
晶シリコン抵抗層に含有される水素は均一に吸収される
ことになるため、多結晶シリコン抵抗層上方にチタン系
配線層が形成されたり、そのチタン系配線層による多結
晶シリコン抵抗層のカバー率に差異が生じたりしても、
チタン系配線層による多結晶シリコン抵抗層からの水素
吸収に起因する多結晶シリコン抵抗層の抵抗値の変動を
防止することができる。従って、安定かつ信頼性の高い
抵抗値を有する薄膜抵抗素子を実現することができ、延
いては、こうした薄膜抵抗素子を含む集積回路の特性の
向上、信頼性の向上、更に製造歩留りの向上に寄与する
ことができる。Further, according to the method of manufacturing a semiconductor device according to the third aspect, after forming the polycrystalline silicon resistance layer, a titanium-based metal film is deposited on the entire surface of the base, and the upper and side surfaces of the polycrystalline silicon resistance layer are formed. Is directly covered with a titanium-based metal film, the hydrogen contained in the polycrystalline silicon resistance layer is uniformly absorbed by the titanium-based metal film. Even if a layer is formed or a difference occurs in the coverage of the polycrystalline silicon resistance layer by the titanium-based wiring layer,
Variations in the resistance of the polycrystalline silicon resistance layer due to the absorption of hydrogen from the polycrystalline silicon resistance layer by the titanium-based wiring layer can be prevented. Therefore, it is possible to realize a thin-film resistance element having a stable and highly reliable resistance value, thereby improving the characteristics, reliability, and the production yield of an integrated circuit including such a thin-film resistance element. Can contribute.
【００４６】また、請求項４に係る半導体装置の製造方
法によれば、多結晶シリコン層上にチタン系メタル膜を
堆積して多結晶シリコン層の上面を直に被覆した後、こ
れらチタン系メタル膜及び多結晶シリコン層を同一形状
のマスクを用いて選択的にエッチングして、多結晶シリ
コン抵抗層を形成すると共に、この多結晶シリコン抵抗
層の上面を直に被覆しているチタン系メタル膜を残存さ
せることにより、このチタン系メタル膜によって多結晶
シリコン抵抗層に含有される水素は均一に吸収されるこ
とになるため、多結晶シリコン抵抗層上方にチタン系配
線層が形成されたり、そのチタン系配線層による多結晶
シリコン抵抗層のカバー率に差異が生じたりしても、チ
タン系配線層による多結晶シリコン抵抗層からの水素吸
収に起因する多結晶シリコン抵抗層の抵抗値の変動を防
止することができる。従って、安定かつ信頼性の高い抵
抗値を有する薄膜抵抗素子を実現することができ、延い
ては、こうした薄膜抵抗素子を含む集積回路の特性の向
上、信頼性の向上、更に製造歩留りの向上に寄与するこ
とができる。According to the method of manufacturing a semiconductor device of the present invention, a titanium-based metal film is deposited on the polycrystalline silicon layer to directly cover the upper surface of the polycrystalline silicon layer. The film and the polycrystalline silicon layer are selectively etched using a mask having the same shape to form a polycrystalline silicon resistance layer, and a titanium-based metal film directly covering the upper surface of the polycrystalline silicon resistance layer. , The hydrogen contained in the polycrystalline silicon resistance layer is uniformly absorbed by the titanium-based metal film, so that a titanium-based wiring layer is formed above the polycrystalline silicon resistance layer, Even if a difference occurs in the coverage of the polycrystalline silicon resistance layer due to the titanium-based wiring layer, the polycondensation caused by hydrogen absorption from the polycrystalline silicon resistance layer by the titanium-based wiring layer may occur. It is possible to prevent variation in the resistance value of the silicon resistive layer. Therefore, it is possible to realize a thin-film resistance element having a stable and highly reliable resistance value, thereby improving the characteristics, reliability, and the production yield of an integrated circuit including such a thin-film resistance element. Can contribute.
【図１】本発明の第１の実施形態に係る多結晶シリコン
抵抗素子を示す断面図である。FIG. 1 is a sectional view showing a polycrystalline silicon resistance element according to a first embodiment of the present invention.
【図２】図１に示す多結晶シリコン抵抗素子の製造方法
を説明するための工程断面図（その１）である。FIG. 2 is a process cross-sectional view (part 1) for describing the method for manufacturing the polycrystalline silicon resistance element shown in FIG.
【図３】図１に示す多結晶シリコン抵抗素子の製造方法
を説明するための工程断面図（その３）である。FIG. 3 is a process sectional view (part 3) for describing the method for manufacturing the polycrystalline silicon resistance element shown in FIG.
【図４】図１に示す多結晶シリコン抵抗素子の製造方法
を説明するための工程断面図（その３）である。FIG. 4 is a process sectional view (part 3) for describing the method for manufacturing the polycrystalline silicon resistance element shown in FIG.
【図５】図１に示す多結晶シリコン抵抗素子の製造方法
を説明するための工程断面図（その４）である。FIG. 5 is a process sectional view (part 4) for describing the method for manufacturing the polycrystalline silicon resistance element shown in FIG.
【図６】本発明の第２の実施形態に係る多結晶シリコン
抵抗素子を示す断面図である。FIG. 6 is a cross-sectional view showing a polycrystalline silicon resistance element according to a second embodiment of the present invention.
【図７】図６に示す多結晶シリコン抵抗素子の製造方法
を説明するための工程断面図（その１）である。FIG. 7 is a process sectional view (part 1) for describing the method for manufacturing the polycrystalline silicon resistance element shown in FIG.
【図８】図６に示す多結晶シリコン抵抗素子の製造方法
を説明するための工程断面図（その３）である。FIG. 8 is a process sectional view (part 3) for describing the method for manufacturing the polycrystalline silicon resistance element shown in FIG.
【図９】図６に示す多結晶シリコン抵抗素子の製造方法
を説明するための工程断面図（その３）である。FIG. 9 is a process sectional view (part 3) for describing the method for manufacturing the polycrystalline silicon resistance element shown in FIG.
【図１０】図６に示す多結晶シリコン抵抗素子の製造方
法を説明するための工程断面図（その４）である。FIG. 10 is a process sectional view (part 4) for describing the method for manufacturing the polycrystalline silicon resistance element shown in FIG.
【図１１】従来の多結晶シリコン抵抗素子の製造方法を
説明するための断面図である。FIG. 11 is a cross-sectional view for explaining a method for manufacturing a conventional polycrystalline silicon resistance element.
【図１２】図１１の一部拡大図であって、Ｔｉ系バリヤ
メタル膜による多結晶シリコン抵抗層からの水素の吸収
を説明するための図である。FIG. 12 is a partially enlarged view of FIG. 11, illustrating the absorption of hydrogen from a polycrystalline silicon resistance layer by a Ti-based barrier metal film.
１０……半導体基板、１２……第１層間絶縁膜、１４…
…多結晶シリコン膜、１４ａ……多結晶シリコン抵抗
層、１６……レジストパターン、１８、１８ａ、１８ｂ
……Ｔｉ膜、２０……レジストパターン、２２……Ｔｉ
膜切断用の溝、２４……第２層間絶縁膜、２６ａ、２６
ｂ、２６ｃ……Ｔｉ系バリヤメタル膜、２８ａ、２８
ｂ、２８ｃ……Ａｌ系導電膜、３０ａ、３０ｂ……電
極、３０ｃ……配線層、３２、３２ａ、３２ｂ……Ｔｉ
膜、３４……レジストパターン、３６……レジストパタ
ーン、３８……Ｔｉ膜切断用の溝、４０……半導体基
板、４２……第１層間絶縁膜、４４……多結晶シリコン
抵抗層、４６……第２層間絶縁膜、４８ａ、４８ｂ、４
８ｃ……Ｔｉ系バリヤメタル膜、５０ａ、５０ｂ、５０
ｃ……Ａｌ系導電膜、５２ａ、５２ｂ……電極、５２ｃ
……配線層。10 semiconductor substrate, 12 first interlayer insulating film, 14
... polycrystalline silicon film, 14a ... polycrystalline silicon resistance layer, 16 ... resist pattern, 18, 18a, 18b
... Ti film, 20 ... resist pattern, 22 ... Ti
Groove for film cutting, 24... Second interlayer insulating film, 26a, 26
b, 26c... Ti-based barrier metal film, 28a, 28
b, 28c... Al-based conductive film, 30a, 30b... electrode, 30c... wiring layer, 32, 32a, 32b... Ti
Film 34 resist pattern 36 resist pattern 38 groove for cutting Ti film 40 semiconductor substrate 42 first interlayer insulating film 44 polycrystalline silicon resistance layer 46 ... Second interlayer insulating film, 48a, 48b, 4
8c: Ti-based barrier metal film, 50a, 50b, 50
c: Al-based conductive film, 52a, 52b: Electrode, 52c
... Wiring layer.
Claims (5)
て、 前記薄膜抵抗素子の多結晶シリコン抵抗層が、少なくと
もその上面の大部分をチタン系メタル膜によって直に被
覆されていることを特徴とする半導体装置。1. A semiconductor device having a thin-film resistance element, wherein a polycrystalline silicon resistance layer of the thin-film resistance element has at least a large part of its upper surface directly covered with a titanium-based metal film. Semiconductor device.
ｍ以下であることを特徴とする半導体装置。2. The semiconductor device according to claim 1, wherein said titanium-based metal film has a thickness of 30 nm or more and 300 n or more.
m or less.
方法であって、 半導体基体上に、第１層間絶縁膜を介して、所定の形状
の多結晶シリコン抵抗層を形成する第１工程と、 基体全面に、チタン系メタル膜を堆積して、前記多結晶
シリコン抵抗層の上面及び側面を前記チタン系メタル膜
によって直に被覆する第２工程と、 前記チタン系メタル膜を選択的にエッチングし、前記第
１層間絶縁膜上の前記チタン系メタル膜を除去して前記
多結晶シリコン抵抗層の上面及び側面を直に被覆してい
る前記チタン系メタル膜を残存させると共に、前記多結
晶シリコン抵抗層の両端の２つの電極形成予定領域に挟
まれた所定の位置に前記チタン系メタル膜を分断するチ
タン系メタル膜切断部を形成する第３工程と、 基体全面に、第２層間絶縁膜を堆積し、更に前記第２層
間絶縁膜を選択的にエッチングして、前記２つの電極形
成予定領域にコンタクト孔を開口した後、前記コンタク
ト孔を介して、前記多結晶シリコン抵抗層の上面を直に
被覆している前記チタン系メタル膜に接続する２つの電
極を形成する第４工程と、 を有することを特徴とする半導体装置の製造方法。3. A method for manufacturing a semiconductor device having a thin-film resistance element, comprising: a first step of forming a polycrystalline silicon resistance layer of a predetermined shape on a semiconductor substrate via a first interlayer insulating film; A second step of depositing a titanium-based metal film over the entire surface of the substrate and directly covering the upper surface and side surfaces of the polycrystalline silicon resistance layer with the titanium-based metal film; and selectively etching the titanium-based metal film. Removing the titanium-based metal film on the first interlayer insulating film to leave the titanium-based metal film directly covering the top and side surfaces of the polycrystalline silicon resistance layer; A third step of forming a titanium-based metal film cut portion for dividing the titanium-based metal film at a predetermined position sandwiched between two electrode formation regions at both ends of the layer; and forming a second interlayer insulating film on the entire surface of the base. Heap Further, after selectively etching the second interlayer insulating film to open a contact hole in the two electrode formation planned regions, the upper surface of the polycrystalline silicon resistance layer is directly covered via the contact hole. A fourth step of forming two electrodes connected to the titanium-based metal film.
方法であって、 半導体基体全面に、第１層間絶縁膜を介して、多結晶シ
リコン層を形成した後、前記多結晶シリコン層上にチタ
ン系メタル膜を堆積し、前記多結晶シリコン層の上面を
前記チタン系メタル膜によって直に被覆する第１工程
と、 前記チタン系メタル膜及び前記多結晶シリコン層を同一
形状のマスクを用いて選択的にエッチングし、所定の形
状の多結晶シリコン抵抗層を形成すると共に、前記多結
晶シリコン抵抗層の上面を直に被覆している前記チタン
系メタル膜を残存させる第２工程と、 前記チタン系メタル膜を選択的にエッチングし、前記多
結晶シリコン抵抗層の両端の２つの電極形成予定領域に
挟まれた所定の位置に前記チタン系メタル膜を分断する
チタン系メタル膜切断部を形成する第３工程と、 基体全面に、第２層間絶縁膜を堆積し、更に前記第２層
間絶縁膜を選択的にエッチングして、前記２つの電極形
成予定領域にコンタクト孔を開口した後、前記コンタク
ト孔を介して、前記多結晶シリコン抵抗層の上面を直に
被覆している前記チタン系メタル膜に接続する２つの電
極を形成する第４工程と、 を有することを特徴とする半導体装置の製造方法。4. A method for manufacturing a semiconductor device having a thin-film resistance element, comprising: forming a polycrystalline silicon layer over the entire surface of a semiconductor substrate via a first interlayer insulating film; A first step of depositing a titanium-based metal film and directly covering the upper surface of the polycrystalline silicon layer with the titanium-based metal film; and selecting the titanium-based metal film and the polycrystalline silicon layer using a mask having the same shape. A second step of forming a polycrystalline silicon resistance layer having a predetermined shape and leaving the titanium-based metal film directly covering the upper surface of the polycrystalline silicon resistance layer; A titanium-based metal film that selectively etches a metal film to divide the titanium-based metal film at a predetermined position sandwiched between two electrode formation regions at both ends of the polycrystalline silicon resistance layer; A third step of forming a cut portion, a second interlayer insulating film is deposited on the entire surface of the base, and the second interlayer insulating film is selectively etched to form contact holes in the two electrode formation planned regions. And forming a second electrode connected to the titanium-based metal film directly covering the upper surface of the polycrystalline silicon resistance layer through the contact hole. Semiconductor device manufacturing method.
造方法において、 前記チタン系メタル膜の膜厚が、３０ｎｍ以上３００ｎ
ｍ以下であることを特徴とする半導体装置の製造方法。5. The method for manufacturing a semiconductor device according to claim 3, wherein the titanium-based metal film has a thickness of 30 nm or more and 300 n or more.
m or less.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34917199A JP2001168287A (en) | 1999-12-08 | 1999-12-08 | Semiconductor device and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34917199A JP2001168287A (en) | 1999-12-08 | 1999-12-08 | Semiconductor device and its manufacturing method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001168287A true JP2001168287A (en) | 2001-06-22 |
Family
ID=18401958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34917199A Pending JP2001168287A (en) | 1999-12-08 | 1999-12-08 | Semiconductor device and its manufacturing method |
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| Country | Link |
|---|---|
| JP (1) | JP2001168287A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008227061A (en) * | 2007-03-12 | 2008-09-25 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacturing method |
-
1999
- 1999-12-08 JP JP34917199A patent/JP2001168287A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008227061A (en) * | 2007-03-12 | 2008-09-25 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacturing method |
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