JP2001154863A - 処理メカニズム - Google Patents

Abstract

(57)【要約】 【課題】 スループットを大きく増大させる、プログラ
マブルマイクロデバイスをプログラムするプログラマシ
ステムおよび方法を提供する。 【解決手段】 プログラマシステムは、複数のマイクロ
デバイスを同時にプログラムするための複数のソケット
（２０Ａ−２０Ｄ）を含む。多数のマイクロデバイスを
同時にプログラムするよう設計されるプログラマシステ
ムのためのバッファ回路（３２）もまた提供される。プ
ログラマブルマイクロデバイスをプログラミングするた
めの方法がさらに提供され、これはプロセッサ（１２）
からの標準のバスサイクルを使用してプログラミングす
る。最後に、単一のリードバック動作を用いて複数個の
プログラムされたマイクロデバイスにプログラマによっ
てプログラムされたデータをベリファイするための方法
およびデータ比較回路もまた開示される。

Description

【発明の詳細な説明】

【０００１】

【技術分野】この発明は、一般的には、電子製品の製造
システムに関し、より特定的には、プログラマブル集積
回路を組入れる電子回路基板の連続生産に関する。

【０００２】

【背景技術】従来、電子回路基板アセンブリのある種の
作業は、主な生産アセンブリラインから離れて行なわれ
てきた。さまざまなフィーダ機械およびロボット操作シ
ステムが集積回路を電子回路基板に組入れる一方で、プ
ログラミング、テスト、校正および測定などの、集積回
路の処理に関する作業は、主生産アセンブリラインに統
合されるのではなく別個の区域で別個の装置上で行なわ
れてきた。

【０００３】たとえば、電気的消去再書込可能なリード
オンリメモリ（ＥＥＰＲＯＭ）およびフラッシュＥＥＰ
ＲＯＭなどのプログラマブルデバイスのプログラミング
においては、別個のプログラミング装置を使用するが、
これは回路基板アセンブリラインとは別個の区域にしば
しば位置していた。プログラミングをオフラインで行な
ってきた理由は多数あった。

【０００４】第１に、プログラミング装置は、比較的大
きく嵩張るものであった。これは、プログラマブルデバ
イスを高速で、プログラマ内のプログラミングソケット
に正確に挿入しかつそこから除去する必要があったため
である。挿入および除去は、高速での比較的長い走行お
よび非常に精密な位置決めが必要であったので、非常に
堅固なロボット操作装置が必要とされた。この堅固性の
要求は、さまざまな構成要素が、高速で動くピックアン
ドプレースシステムの構造的一体性および位置決めの精
密性を維持するために強力な構造支持部材を備えて比較
的大規模でなければならないことを意味した。プログラ
ミング装置のサイズと、さらにより大きなアセンブリ装
置の限られたスペースとのために、それらは異なった区
域に位置していた。

【０００５】第２に、単一の高速生産アセンブリシステ
ムは、プログラムされたデバイスを、単一のプログラミ
ングメカニズムでこれらのデバイスがプログラムされ得
るよりも速く使い果たす可能性があった。このため、生
産アセンブリシステムのためにプログラムされたデバイ
スを取っておくために、より長い間一般的には動作する
多数のプログラマが必要とされた。これは、動作時間お
よび入力要求が、２つのシステムの間では異なっている
ことを意味した。

【０００６】第３に、誰も、生産アセンブリシステムの
機械的部分および電子的部分の両方と容易に統合し得る
単一のシステムを構築することができなかった。これら
のシステムは、複雑で、一般的には、付加的な装置を組
入れる変更をするのに多大な費用のかかる技術的時間が
必要となる。

【０００７】プログラマブルデバイスを別個の区域でプ
ログラムしてから、プログラムされたデバイスを生産ア
センブリ区域に持っていって電子回路基板に挿入するの
に関連する主要な問題は、２つの別個のプロセスが異な
った区域で行なわれることと、２つの別個のシステムの
間の調整をすることとが困難なことであった。しばし
ば、生産アセンブリラインがプログラマブルデバイスを
切らすと、生産アセンブリライン全体をシャットダウン
しなければならないことがあった。そうでなければ、プ
ログラミング装置を使用して生産アセンブリラインがシ
ャットダウンしてしまわないように、プログラムされた
デバイスの十分な在庫をプログラムしたものであった。
しかしながら、これは在庫コストを増大させた。プログ
ラミングが変更されなければならず、プログラムされた
集積回路の大量の在庫が手元に残ってしまった場合に、
さらに問題が生じた。この場合、在庫のプログラマブル
デバイスは再プログラムされなければならず、それに伴
い時間および金銭が浪費されたものであった。

【０００８】よりよいシステムが望まれるのは明らかで
あったが、状況を真に改善するための方法はないように
思われた。改善の障害となる明らかな克服しがたい問題
が多くあった。

【０００９】第１に、現在の生産アセンブリラインの動
作速度は、従来のプログラマのプログラミング速度能力
をはるかに上回るので、プログラマは、従来のシステム
で可能であると考えられるよりもさらにスループットを
増大させる必要があるだろう。

【００１０】第２に、プログラマは既存のプログラマよ
りも高速でなければならないだけでなく、それははるか
に小さくなければならない。理想的なシステムは、生産
アセンブリラインに統合されるものであるが、既存の生
産アセンブリラインを妨げることなく、または新しい生
産アセンブリラインを理想的システムなしのその長さを
超える長さにする必要なしに統合されるものである。さ
らに、これらの生産アセンブリラインのほとんどは、さ
まざまなタイプの供給および操作モジュールで既に一杯
になっているか、または一杯になるように設計されてお
り、これはいかなる付加的な装置のための場所も制限し
てしまう。

【００１１】第３に、生産アセンブリラインに結ばれて
いるいかなるプログラマも、生産アセンブリの電子フィ
ーダにもまた結ばれなければならないだろう。このた
め、通信およびスケジューリングの目的のために、任意
の制御ソフトウェアを生産システムソフトウェアに統合
する必要がある。生産アセンブリラインシステムソフト
ウェアは、複雑であるだけでなく、これらのシステムの
製造業者には機密かつ／または財産であるために、これ
が問題となるであろう。これは、自らのシステムを改良
する以外のどんな技術的努力もしたがらない製造業者の
協力によって、または、プログラマの制御ソフトウェア
に取組む前に製造業者のソフトウェアの理解に多大な技
術的努力を費やすことによって、統合が行なわれなけれ
ばならないことを意味する。

【００１２】第４に、プログラマと生産装置との間の機
械的インターフェイスは、生産アセンブリシステムのピ
ックアンドプレース操作装置に相関してプログラムされ
たデバイスを置くために高精度である必要があった。

【００１３】第５に、生産操作装置にも生産製造装置に
も多数の異なった製造業者がいる。これは、多数の異な
った生産アセンブリライン構成が研究されなければなら
ず、設計において大きな妥協が異なった製造業者のため
に必要とされるであろうことを意味する。

【００１４】第６に、理想的なシステムは、異なった構
成およびサイズを有する異なったマイクロデバイス間の
迅速な変更を見込んだものであろう。

【００１５】第７に、理想的なシステムは、テープ、テ
ープスタッカ、チューブ、チューブスタッカならびにテ
ープおよびリールを含む、多数の異なったマイクロデバ
イス供給メカニズムを収容できるようなものである必要
があった。

【００１６】最後に、プログラミングの間に失敗したマ
イクロデバイスを迅速にはねることができるようにする
必要があった。

【００１７】主な問題点は、この技術の現在の状況で
は、プログラミング装置が生産ラインに追いつくことが
不可能であるということであり、上記の課題のすべてを
効果的に解決するのは不可能であるように思える。基本
的には、電子デバイスのプログラムには時間がかかる。
集積回路プログラミングシステムのスループットを増大
させるための解決策が長い間模索されてきた。

【００１８】

【発明の開示】この発明は、スループットを大きく増大
させるプログラマシステムを提供する。このシステム
は、システム全体の効率的動作を提供するよう最適化さ
れながらも、従来のプログラマシステムの速度／スルー
プット能力について以前生じていた課題のほとんどを解
決する。

【００１９】この発明は、複数のマイクロデバイスを同
時にプログラミングするための複数のソケットを備える
プログラマシステムを提供する。これによって、プログ
ラミングスループットを大きく増大させることができ
る。

【００２０】この発明は、多数の異なったマイクロデバ
イスをプログラムするよう設計されるプログラマシステ
ムのためのバッファ回路をさらに提供する。バッファ回
路は、プログラミングの間異なったマイクロデバイスを
駆動するのに好適である複数個の論理レベルを提供す
る。

【００２１】この発明は、プロセッサのアドレスおよび
データを使用してマイクロデバイスが必要とするアドレ
スおよびデータを供給するようなプロセッサを用いてプ
ログラマブルマイクロデバイスをプログラムするための
方法をさらに提供する。特殊なバスサイクルを使用する
代わりに、この発明は、プロセッサからの標準のバスサ
イクルを使用してプログラミングする。これによって、
プログラミング速度およびプログラミングスループット
は大きく増大する。

【００２２】この発明は、単一のリードバック動作を用
いてプログラマによって複数個のプログラムされたマイ
クロデバイスにプログラムされたデータをベリファイす
るためのデータ比較回路および方法をさらに提供する。
これによって、複数デバイスのプログラミングを行なう
プログラマのプログラミング速度およびプログラミング
スループットを大きく増大させることができる。

【００２３】この発明は、以下のものを含む処理メカニ
ズムをさらに提供する。すなわち、この処理メカニズム
は、アドレス信号、データ信号および制御信号を生成す
るプロセッサと、プロセッサに結合されるピンドライバ
モジュールと、ピンドライバモジュールに結合されるバ
ックプレーンモジュールと、バックプレーンモジュール
に結合される少なくとも１つのソケットとを含む。少な
くとも１つのソケットは、処理されていないマイクロデ
バイスを置くために使用される。ピンドライバモジュー
ルは、アドレス信号、データ信号および制御信号をバッ
クプレーンモジュールに送り、第１の複数個の電圧をバ
ッファ回路に与える。バックプレーンモジュールは、ア
ドレス信号、データ信号および制御信号を少なくとも１
つのソケットに送り、第２の複数個の電圧を少なくとも
１つのソケットに与える。プログラミングメカニズム
は、そのようなシステムが以前直面していたスループッ
トの課題を実質的に解決する。

【００２４】この発明は、処理されていないマイクロデ
バイスを処理されたマイクロデバイスに処理することの
できる処理メカニズムのためのバッファ回路をさらに提
供する。処理メカニズムは、制御データ信号および処理
データ信号を生成しかつデバイスデータ信号を受取るプ
ロセッサと、電圧基準を与える電圧基準源およびＶ_{CC 1}
電圧を与えるＶ_CC1電圧源と、処理されていないマイク
ロデバイスを置くための少なくとも１つのソケットとを
含む。バッファ回路は、プロセッサおよび電圧基準源に
結合されるデジタル−アナログ変換器（ＤＡＣ）と、Ｄ
ＡＣに結合される増幅器と、増幅器、プロセッサ、Ｖ
_CC1電圧源およびソケットに結合され処理データ信号を
プロセッサから処理されていないマイクロデバイスに転
送し、デバイスデータ信号を処理されたマイクロデバイ
スからプロセッサに転送するレベルシフト変換バッファ
とを含む。ＤＡＣは、制御データ信号および電圧基準に
応答して第１の可変ＤＣ電圧を生成する。増幅器は、第
１の可変ＤＣ電圧に応答して第２の可変ＤＣ電圧を生成
する。レベルシフト変換バッファは、Ｖ_CC1電圧および
第２の可変ＤＣ電圧に応答してデバイスデータ信号につ
いて複数個の論理レベルを与える。バッファ回路は、プ
ログラマシステムなどの処理メカニズムが以前直面して
いたスループットの課題を実質的に解決する。

【００２５】この発明は、プロセッサを用いてプログラ
マブルマイクロデバイスをプログラムするための方法を
さらに提供する。プログラマブルマイクロデバイスは、
データを記憶するための複数個のメモリ場所を含む。メ
モリ場所は、複数個のアドレスそれぞれによって識別さ
れる。プログラマブルマイクロデバイスは、アドレスバ
ス、データバスおよび制御バスを介してプロセッサに結
合される。この方法は、以下のステップを含む、すなわ
ち、（ａ）アドレスバスを介してプロセッサからプログ
ラマブルマイクロデバイスへ第１のアドレスを与えるス
テップと、（ｂ）データバスを介してプロセッサからプ
ログラマブルマイクロデバイスへ第１のアドレスに対応
する第１のデータを与えるステップと、（ｃ）制御バス
を介してプロセッサからプログラマブルマイクロデバイ
スへ第１の制御信号を与えて、プログラマブルマイクロ
デバイスが、プログラマブルマイクロデバイス内の第１
のアドレスによって識別されるメモリ場所でプロセッサ
からの第１のデータを受付けることを可能にするステッ
プとを含む。このプログラミング方法は、プログラマシ
ステムが以前直面していたスループットの課題を実質的
に解決する。

【００２６】この発明は、プログラムされていないマイ
クロデバイスをプログラムされたマイクロデバイスにプ
ログラムすることのできるプログラミングメカニズムを
さらに提供する。プログラムされたマイクロデバイス
は、データを記憶するための複数個のメモリ場所を有す
る。複数個のメモリ場所は、複数個のアドレスそれぞれ
によって識別される。このプログラミングメカニズム
は、処理されたマイクロデバイスを置くための複数個の
ソケットと、複数個のデータバッファ／レジスタとを含
み、複数個のデータバッファ／レジスタの各々は、複数
個のソケットのそれぞれ１つに結合されて、プログラム
されたマイクロデバイスの各々における第１のアドレス
に記憶される第１のデータを受取り、前記プログラミン
グメカニズムはさらに、複数個の比較回路を含み、複数
個の比較回路の各々は、第１の入力、第２の入力および
１つの出力を有し、複数個の比較回路の各々の第１の入
力は、データバッファ／レジスタのそれぞれ１つに結合
されて第１のデータを受取り、前記プログラミングメカ
ニズムはさらに、それぞれの複数個の比較回路の各々の
第２の入力に結合されて第１の期待データを与える期待
データレジスタと、プロセッサバスと、プロセッサバス
を介して複数個の比較回路の各々の出力に結合されるプ
ロセッサとを含み、比較回路の各々は、もし第１のデー
タが第１の期待データに一致していれば第１の論理レベ
ルを出力で与え、もし第１のデータが第１の期待データ
に一致していなければ第２の論理レベルを出力で与え
る。プログラミングメカニズムは、プログラマシステム
が以前直面していたスループットの課題を実質的に解決
する。

【００２７】この発明の上記およびさらなる利点は、添
付の図面と関連付けて以下の詳細な説明を読むことによ
って当業者には明らかとなるであろう。

【００２８】

【発明を実施する最良の態様】プログラミングシステム この発明は、複数のマイクロデバイスを同時にプログラ
ムするための、複数のソケットを備えるプログラマシス
テムを提供する。これによって、プログラミングスルー
プットを大きく増大させることができる。

【００２９】図１を参照すると、プログラマシステム１
０が示される。プログラマシステム１０は、プロセッサ
カード１１を含み、プロセッサ１２などのマイクロプロ
セッサがその上に位置し、さらに、ピンドライバモジュ
ール１４と、バックプレーンモジュール１６と、ソケッ
トアダプタ１８とを含み、４つのソケット２０Ａから２
０Ｄがその上に設けられている。

【００３０】プロセッサ１２は、アドレスバス２２およ
びデータ／制御バス２４を介してピンドライバモジュー
ル１４に結合される。プロセッサ１２は、アドレス信
号、データ信号および制御信号を生成する。

【００３１】ピンドライバモジュール１４は、アドレス
信号、データ信号および制御信号をバックプレーンモジ
ュール１６に送る論理回路２６と、バックプレーンモジ
ュール１６に電圧を与える電圧源回路２８とを含む。論
理回路２６は、専用集積回路またはフィールドプログラ
マブルゲートアレイ（ＦＰＧＡ）であってもよい。電圧
源回路２８は、従来のデジタル−アナログ変換器（ＤＡ
Ｃ）と、従来の校正回路（図示せず）とを含む。電圧源
回路２８は、プログラムされるべきマイクロデバイスの
通常の動作電源電圧であるＶ_CC電源電圧と、Ｖ_PPとして
知られるプログラミング電圧とを生成する。

【００３２】バックプレーンモジュール１６は、複数個
のリレースイッチ回路、４つのリレースイッチ回路３０
Ａから３０Ｄと、複数個のバッファ回路、４つのバッフ
ァ回路３２Ａから３２Ｄとを含む。電圧源回路２８は、
電力バス３４を介してリレースイッチ回路／バッファ回
路３０Ａ／３２Ａから３０Ｄ／３２Ｄに結合される。論
理回路２６は、データ／制御バスＤ／Ｃ０、Ｄ／Ｃ１、
Ｄ／Ｃ２およびＤ／Ｃ３を介して、それぞれ、リレース
イッチ回路／バッファ回路３０Ａ／３２Ａから３０Ｄ／
３２Ｄの各々に結合される。論理回路２６はまた、アド
レスバス３６を介して、リレースイッチ回路／バッファ
回路３０Ａ／３２Ａから３０Ｄ／３２Ｄの各々に結合さ
れる。

【００３３】リレースイッチ回路／バッファ回路３０Ａ
／３２Ａから３０Ｄ／３２Ｄは、バス３８Ａから３８Ｄ
を介してソケット２０Ａから２０Ｂに結合される。

【００３４】バックプレーンモジュール１６はまた、プ
ログラムされているマイクロデバイスのソケット（２０
Ａから２０Ｄ）のステータスに対してステータス発光ダ
イオード（ＬＥＤ）を制御する。ステータスは、マイク
ロデバイスが何らかの理由で失敗しているか、または何
らかの理由でそれが成功していることを示してもよい。
なお、この発明の実施ではＬＥＤは任意である。

【００３５】ソケットアダプタ１８は、バックプレーン
モジュール１６の上に位置付けられ、マイクロデバイス
（図示せず）を位置付けるための４個のソケット２０Ａ
から２０Ｄを有する。ソケットアダプタ１８の機能の１
つは、マイクロデバイスを、それらがプログラムされて
いる間、適所に物理的に保持することである。ソケット
アダプタ１８は、１０ビットの識別（ＩＤ）フィールド
を含み、このため、それは、それが保持するソケットの
タイプ、したがってはそれが保持可能であろうマイクロ
デバイスのタイプについて独自に識別可能であろう。互
換性のあるソケットアダプタ１８の各々は、製造業者の
デバイスおよびパッケージのタイプによって、異なった
タイプのソケットを有するので、ソケットアダプタ１８
の各々は、そのようなＩＤフィールドを使用して独自に
識別される必要がある。

【００３６】動作時には、プロセッサ１２は、まず、プ
ログラムされるべきマイクロデバイスのための電源電圧
および接地電圧を設定する。そうするために、プロセッ
サ１２は、論理回路２６を介して、リレースイッチ回路
３０Ａから３０Ｄに制御信号を与える。これが、電源お
よび接地が、各マイクロデバイスおよび各ソケット２０
Ａから２０Ｄに適切に送られるような適切なリレー構成
を設定する。一旦、電源および接地が正しく設定される
と、プロセッサ１２は、データ／制御バス２４を介して
電圧源回路２８に対して書込を行ない、プログラムされ
る必要があるマイクロデバイスについて適切な電圧レベ
ルを設定する。これらの電圧レベルは、マイクロデバイ
スのためのＶ_CC源とプログラミング電源電圧としても知
られるＶ _PP源と、マイクロデバイスを、これがプログラ
ムされている間に駆動するのに使用される信号の電圧で
ある第３の電圧Ｖ_IHとを含むであろう。

【００３７】論理回路２６は、アドレスバス２２および
データ／制御バス２４から、ソケット２０Ａから２０Ｄ
の各々においてプログラムされるマイクロデバイスの各
々に直接に、アドレスおよびデータを与える。この構成
によって、このインターフェイスは、あたかもマイクロ
デバイスがプロセッサカード１１の一部であって、これ
がプロセッサ１２のアドレスおよびデータバスに直接に
接続され直接に書込可能であるかのように見える。

【００３８】異なったタイプのマイクロデバイスについ
ては、各バスサイクルの間アクセスされる必要のあるア
ドレスラインの数および／またはデータラインの数に対
して異なった要求が存在する。異なったタイプのマイク
ロデバイスを収容するために、論理回路２６は、プログ
ラムされるべきマイクロデバイスのサイズに一致するよ
うに、各マイクロデバイスについての各バスのサイズ決
めをすることができる。

【００３９】一旦、マイクロデバイスがプロセッサ１２
のバスの一部であると考えられ、直接に書込可能となる
と、マイクロデバイス製造業者によって記述されたよう
なプログラミングアルゴリズムに従って、プログラムす
るためにマイクロデバイスに正しいコマンドのシーケン
スを与える。この実施例での（４個のソケット設計）な
どの、複数ソケット設計については、４個のマイクロデ
バイスのすべてが同時にプログラムされるように、プロ
セッサ１２からマイクロデバイスに書込まれるデータ
は、他の３つのマイクロデバイスに同時に送られる。

【００４０】このようにして、複数のマイクロデバイス
は、この発明に従って構成されたプログラマシステムを
使用して同時にプログラム可能である。それゆえ、プロ
グラミングスループットを大きく増大させることができ
る。

【００４１】ソケット内のマイクロデバイスをランダム
な順序でプログラムすることを可能にするような変形が
可能であることが当業者には明らかであろう。これは、
ソケットをできる限り埋めておき、プログラミング動作
をできる限り継続させておくことが所望されるときに望
ましいであろう。マイクロデバイスがプログラムされた
かまたは欠陥があるとわかれば、交換されてプログラミ
ングが即座に開始するであろう。

【００４２】電圧レベルシフト変換バッファ この発明は、多数の異なったマイクロデバイスをプログ
ラムするよう設計されるプログラマシステムのためのバ
ッファ回路を提供する。バッファ回路は、プログラミン
グの間、異なったタイプのマイクロデバイスを駆動する
のに好適である複数個の論理レベルを提供する。

【００４３】図２を参照すると、図１の、プログラマシ
ステム１０などのプログラマシステムのためのバッファ
回路６０が示される。バッファ回路６０は、デジタル−
アナログ変換器（ＤＡＣ）６２と、増幅器６４と、校正
回路６６と、レベルシフト変換バッファ６８とを含む。
ＤＡＣ６２は、ライン７０を介して図１のプロセッサ１
２などのプロセッサに結合される読出／書込（Ｗ／Ｒ）
端子と、導電性ライン７２を介して基準電圧源（図示せ
ず）に結合されるＶ_REF端子とを含む。ＤＡＣ６２はま
たプロセッサ１２に結合され、データバス７４を介して
そこから制御データ信号を受取る。

【００４４】増幅器６４は、第１の端子がＤＡＣ６２の
出力に結合されるレジスタ７６と、第１の端子がレジス
タ７６の第２の端子に結合され第２の端子が接地８０に
結合されるキャパシタ７８と、正端子がキャパシタ７８
の第１の端子に結合されその出力端子が負端子に結合さ
れる演算増幅器８２とを含む。

【００４５】校正回路６６は、演算増幅器８４を含み、
その正端子は増幅器６４の出力端子に結合され、その負
端子はライン８６を介して精密電圧基準に結合され、そ
の出力端子は、レジスタ８８の第１の端子と、ライン９
０を介して校正ロールバックとに結合される。レジスタ
８８の第２の端子は、＋５Ｖに結合される。

【００４６】レベルシフト変換バッファ６８は、ラッチ
９２と、＋５Ｖに結合されるＶ_CC1端子と、増幅器６４
の出力端子に結合されるＶ_CC2端子と、接地８０に結合
される第２の端子と、読出／書込方向（ＤＩＲ）端子
と、出力イネーブル（ＯＥ）端子とを含む。レベルシフ
ト変換バッファ６８は、プロセッサ１２に結合されてプ
ログラミングデータをバス９４を介して処理されていな
いマイクロデバイスに転送し、さらに、マイクロデバイ
スに結合されてバス９６を介してプロセッサ１２へデバ
イスデータを転送する。

【００４７】動作時には、プロセッサ１２は、データバ
ス７４を介してＤＡＣ６２へ制御データ信号を送る。次
に、ＤＡＣ６２は、制御データ信号および電圧基準Ｖ
_REFに基づいて第１の可変ＤＣ電圧を生成する。この電
圧基準Ｖ_REFは、ＤＡＣ６２が出力することのできる電
圧の全範囲を規定する。たとえば、もし電圧基準Ｖ_REF
が１０ボルトに等しいならば、ＤＡＣ６２は、０から１
０ボルトの範囲にわたる電圧を出力する能力を有する。
第１の可変ＤＣ電圧に応答して、増幅器６４は、第２の
可変ＤＣ電圧を生成する。次に、第２の可変ＤＣ電圧
は、レベルシフト変換バッファ６８に与えられる。

【００４８】第２の可変ＤＣ電圧は、レベルシフト変換
バッファ６８のための電源として使用される。Ｖ
_CC1は、定電圧源に接続され、プロセッサ１２からのプ
ログラミングデータをその適当な電圧レベル、この場合
５ボルトにインターフェイスさせるのに使用される。Ｖ
_CC2は、第２の可変ＤＣ電圧に結合され、マイクロデバ
イスへと出ていくバス９６を制御するのに使用される。
第２の可変ＤＣ電圧は、バス９６への出力レベルを制御
するので、バス９６は、１．５ボルトから５ボルトの論
理マイクロデバイスをサポートすることができる。

【００４９】この実施例では、レベルシフト変換バッフ
ァ６８は、プロセッサ１２からマイクロデバイスへデー
タを転送するのに使用される。この特定の構成では、プ
ロセッサ１２から来るデータは、プロセッサ１２がどの
ように設計されて使用されようとも、常に、ある論理レ
ベルであるとわかっている。プロセッサ１２の側で５ボ
ルトの論理の場合、レベルシフト変換バッファ６８は、
５ボルトの論理レベルを、レベルシフト変換バッファ６
８のＶ_CC2端子に印加されるいかなる電圧にも変換す
る。

【００５０】このようにして、プログラミングの間異な
った電圧要求でマイクロデバイスを駆動するのに好適な
複数の論理レベルを提供するように、プログラマシステ
ムのためのバッファ回路を、この発明に従って形成する
ことができる。

【００５１】直接書込プログラミング この発明は、プロセッサアドレスおよびデータを使用し
てマイクロデバイスが必要とするアドレスおよびデータ
を供給するようなプロセッサを使用してプログラマブル
マイクロデバイスをプログラミングするための方法を提
供する。特殊バスサイクルを使用する代わりに、この発
明は、プロセッサからの標準のバスサイクルを使用して
プログラミングする。したがって、プログラミング速度
およびプログラミングスループットは大きく増大する。

【００５２】図３を参照すると、アドレスバス１１４、
データバス１１６および制御バス１１８を介して、フラ
ッシュメモリデバイス１１２などのプログラマブルマイ
クロデバイスに接続される、プロセッサ１２などのプロ
セッサが示される。Ｖ_PPスイッチ１２０が示され、これ
はプロセッサ１２とフラッシュメモリデバイス１１２の
Ｖ_PP端子との間に結合されている。フラッシュメモリデ
バイス１１２は、データを記憶するための複数個のメモ
リ場所（図示せず）を含む。メモリ場所は、複数のアド
レスのそれぞれ（図示せず）によって識別される。メモ
リ場所および識別は、そのようなデバイスの特性を示
す。

【００５３】プロセッサ１２によって書込まれるかまた
は読出されるメモリアドレス場所は、アドレスバス１１
４を介して送られる。データバス１１６は、プロセッサ
１２からフラッシュメモリデバイス１１２へデータを運
ぶ。プロセッサ１２はこのデータをフラッシュメモリデ
バイス１１２に書込むことができ、または、フラッシュ
メモリデバイス１１２はデータを出力してプロセッサ１
２が読出すことができるという点で、データバス１１６
は双方向である。

【００５４】制御バス１１８は、プロセッサ１２からフ
ラッシュメモリデバイス１１２へ制御信号を運んで、チ
ップイネーブル信号、ライトイネーブル信号および出力
イネーブル信号を生成する。これらの信号は、いつフラ
ッシュメモリデバイス１１２がプログラムを行ない、か
つ、いつこれがデータを出力して読出動作を行なうのか
を制御する。

【００５５】動作時には、プロセッサ１２は、これがデ
ータバス１１６を介して書込をしたい有効データととも
に、アドレスバス１１４を介してフラッシュメモリデバ
イスへ有効アドレスを与える。プロセッサ１２は、確実
に、フラッシュメモリデバイス１１２のチップイネーブ
ルが、典型的にはローである活性状態にあるようにし、
次に、制御バス１１８を介してフラッシュメモリデバイ
ス１１２へライトイネーブルパルスを送るようにする。

【００５６】制御バス１１８上の、ライトイネーブルパ
ルスでのハイからローへの遷移は、フラッシュメモリデ
バイス１１２内でのプログラミング動作を開始させる。
そのとき、プロセッサ１２は特定のアドレスに戻らなけ
ればならない。プログラミング動作が開始した後、プロ
セッサ１２は、典型的には、特定のアドレスを出力し、
プログラミング仕様に規定される特定のデータがデータ
ライン上にリードバックされるまでデータをポーリング
する。

【００５７】データバス１１６上に戻されたデータをチ
ェックし、それを、データバス１１６を介してプロセッ
サ１２によって送られたデータと比較することによっ
て、プロセッサ１２は、プログラミングがうまく行なわ
れたかどうかを決定することができる。プロセッサ１２
によって送られたデータがリードバックされたデータと
異なっていれば、フラッシュメモリデバイス１１２はう
まくプログラムされなかったことになる。フラッシュメ
モリデバイス１１２は、再度プログラムされてから同じ
データ比較を経てもよい。フラッシュメモリデバイス１
１２が不良であるとみなされるより先に、データ比較の
前のプログラミングを予め定められた回数（Ｎ）繰返す
ことができる。これが起きると、プロセッサ１２は、Ｌ
ＥＤをオンにするかまたはアラームを鳴らすなど、信号
を与えてプログラミング失敗を示す。これは、アドレス
空間全体にわたって、または、フラッシュメモリデバイ
ス１１２にプログラムされる必要のあるデータの少なく
ともブロックにおいて繰返される。一旦、この動作が完
了すると、デバイスはプログラムされたとみなされる。

【００５８】さらに、動作は通常、フラッシュメモリデ
バイス１１２が適切にプログラムされたことを確実にす
るためのベリファイを必要とする。この場合、プロセッ
サ１２は、それが期待データを記憶している任意の場所
に戻って、それから、各アドレスを出力し、データをリ
ードバックし、これを、それがフラッシュメモリデバイ
ス１１２へ書込むことを意図していたデータと比較する
という先のプロセスを繰返す。これによって、プログラ
ミング動作が実際に正しく行なわれたことと、フラッシ
ュメモリデバイス１１２が適切にプログラムされたこと
とが確証されるであろう。

【００５９】Ｖ_PPスイッチが、特殊なプログラミング電
圧を必要とするより古いメモリデバイスで使用された場
合、Ｖ_PPスイッチは、リードバックまたはベリファイモ
ードの間、不活性であるかまたはオフになるであろう。

【００６０】したがって、この発明に従って、プロセッ
サからの標準のバスサイクルを用いてプロセッサを使用
してマイクロデバイスをプログラミングすることによっ
て、プログラミング速度およびプログラミングスループ
ットを大きく増大させることができる。

【００６１】ギャングデータ比較 この発明は、単一のリードバック動作を用いて複数個の
プログラムされたマイクロデバイスにプログラマによっ
てプログラムされたデータをベリファイするための方法
およびデータ比較回路を提供する。これによって、複数
デバイスのプログラミングを行なうプログラマのプログ
ラミング速度およびプログラミングスループットを大き
く増大させることができる。

【００６２】図４を参照すると、プログラムされていな
いマイクロデバイスをプログラムされたマイクロデバイ
スにプログラミングすることのできる、この発明に従っ
て構成されるプログラマ１４０が示される。プログラマ
１４０は、処理されたマイクロデバイス（図示せず）を
置くための４個のソケット（１４２Ａから１４２Ｄ）
と、データバス１４６Ａから１４６Ｄを介して、それぞ
れ、４個のソケット（１４２Ａから１４２Ｄ）に結合さ
れ４個の処理されたマイクロデバイスの各々における第
１のアドレスに記憶されるデータを受取る４個のデータ
バッファ／レジスタ（１４４Ａから１４４Ｄ）と、４個
の比較回路（１４８Ａから１４８Ｄ）と、期待データレ
ジスタ１５２と、プロセッサバス１５６と、プロセッサ
バス１５６に結合されるプロセッサ１２とを含む。この
実施例では、比較回路は、排他的ＯＲゲートを含む。

【００６３】４個のデータバッファ／レジスタ１４４Ａ
から１４４Ｄの各々は、データバス１５０Ａから１５０
Ｄを介して、それぞれ、比較回路１４８Ａから１４８Ｄ
のそれぞれ１つの第１の端子に結合される。期待データ
バッファ／レジスタ１５２は、比較回路１４８Ａから１
４８Ｄの各々の第２の端子に結合される。比較回路１４
８Ａから１４８Ｄの出力端子は、ライン１５４Ａから１
５４Ｄを介して、それぞれ、プロセッサバス１５６に結
合される。

【００６４】ベリファイプロセス（データ比較またはリ
ードバック動作）を始めるために、４個のデータバッフ
ァ／レジスタ１４４Ａから１４４Ｄは、ソケット１４２
Ａから１４２Ｄに挿入される４個のマイクロデバイス
（図示せず）から読出されるデータを与える。データ
は、読出動作の間、マイクロデバイスの各々における第
１のアドレスから来る。次に、データバッファ／レジス
タ１４４Ａから１４４Ｄの各々にラッチされたデータの
出力は、比較回路１４８Ａから１４８Ｄを用いて、期待
データレジスタ１５２によって与えられる期待データと
比較される。この実施例では、比較回路１４８Ａから１
４８Ｄの各々は、排他的ＯＲゲートを含む。比較回路１
４８Ａから１４８Ｄの各々の出力は、もしマイクロデバ
イスからのデータが期待データレジスタ１５２からの期
待データと一致していれば、第１の論理レベルとなる。
もしそうでなければ、出力は第２の論理レベルとなる。
次に、比較回路１４８Ａから１４８Ｄの各々の出力は、
ビット（第１の論理レベルまたは第２の論理レベルによ
って表わされる）として、ライン１５４Ａから１５４Ｄ
の各々を介してプロセッサバス１５６に出力される。プ
ロセッサ１２は、比較回路１４８Ａから１４８Ｄの各々
の出力を、マイクロプロセッサバス１５６を介して、こ
の読出動作の読出サイクルの一部としてリードバックす
る。

【００６５】比較回路１４８Ａから１４８Ｄから出てく
る４個のビットによって表わされる論理レベルは、比較
動作を失敗に終わらせたマイクロデバイスを識別する。
もし失敗がなければ、ベリファイが次のアドレスについ
て続行可能とされる。もし失敗があれば、ソケット１４
２Ａから１４２Ｄからのデータは、データバッファ／レ
ジスタ１４４Ａから１４４Ｄから直接に読出可能であ
る。期待データは、期待データレジスタ１５２から読出
可能である。次に、比較は、プロセッサ１２によってな
され、データのどのビットに誤りがあったのかを決定す
ることができる。

【００６６】マイクロデバイスがデータ比較動作を失敗
に終わらせたときに、これは、欠陥としてみなされても
よい。代替的に、データ比較動作を失敗に終わらせたマ
イクロデバイスを、それを欠陥であるとみなすより前
に、複数回で再プログラムしてもよい。

【００６７】データバス１５０Ａから１５０Ｄの幅は、
マイクロデバイスの通常のデータバスと同じ幅であるこ
とが注目される。たとえば、もしマイクロデバイスが１
６ビットのデバイスであれば、データバス１５０Ａから
１５０Ｄの各々は、１６ビット幅となるであろう。した
がって、比較回路１４８Ａから１４８Ｄは１６個のデー
タラインを比較し、単一の出力がこれらの１６個のライ
ンが成功か失敗かを示す。

【００６８】このように、この発明に従うデータ比較回
路および方法は、単一のリードバック動作を用いること
によって、複数個のプログラムされたマイクロデバイス
にプログラマによってプログラムされたデータをベリフ
ァイする。ゆえに、複数デバイスのプログラミングを行
なうプログラマについてのプログラミング速度およびプ
ログラミングスループットを大きく増大させることがで
きる。

【００６９】上記から、この発明は、「マイクロデバイ
ス」として表わし得るものに適用可能であることが理解
されるであろう。マイクロデバイスは、広範囲の電子的
および機械的デバイスを含む。最良の態様は、プログラ
マブルデバイスのためのプログラミングを行なう処理を
記載するが、これは、フラッシュメモリ（Ｆｌａｓ
ｈ）、電気的に消去再書込可能なリードオンリメモリ
（Ｅ²ＰＲＯＭ）、プログラマブルロジックデバイス
（ＰＬＤ）、フィールドプログラマブルゲートアレイ
（ＦＰＧＡ）、およびマイクロコントローラなどのデバ
イスを含むがこれらに限るものではない。しかしなが
ら、この発明は、テスト、デバイス特性の測定、校正、
および他の処理動作を必要とするすべての電子的、機械
的、ハイブリッド、および他のデバイスのための処理を
包含する。たとえば、これらのタイプのマイクロデバイ
スは、マイクロプロセッサ、集積回路（ＩＣ）、特定用
途向け集積回路（ＡＳＩＣ）、マイクロメカニカルマシ
ン、マイクロエレクトロメカニカル（ＭＥＭ）デバイ
ス、マイクロモジュール、および流体工学システムなど
の装置を含むが、これらに限るものではない。

【００７０】この発明は、特定の最良の態様に関連づけ
て記載されるが、多くの代替、修正および変形が、前の
説明に鑑みて当業者には明らかとなることが理解され
る。したがって、含まれるクレームの精神および範囲内
にあるそのような代替、変形および修正のすべてを含む
ことが意図される。ここに述べられまたは添付の図面に
示されるすべての事項は、例示的であって非制限的であ
るものとして解釈されるべきである。

【図面の簡単な説明】

【図１】 この発明のプログラマシステムの全体ブロッ
ク図である。

【図２】 この発明の電圧レベルシフト変換バッファの
概略図である。

【図３】 動作時のこの発明のプログラマシステムの概
略図である。

【図４】 この発明のプログラマシステムの一部の概略
図である。

【符号の説明】

１１ プロセッサカード、１２ プロセッサ、１４ ピ
ンドライバモジュール、１６ バックプレーンモジュー
ル、１８ ソケットアダプタ、２８ 電圧源回路、２６
論理回路、３０ リレースイッチ回路、３２ バッフ
ァ回路、２０ソケット、６０ バッファ回路、６２ デ
ジタルアナログ変換器、６４ 増幅器、６６ 校正回
路、６８ レベルシフト変換バッファ、１２０ Ｖ_PPス
イッチ、１１２ フラッシュメモリデバイス、１１４
アドレスバス、１１６ データバス、１１８ 制御バ
ス、１４０ プログラマ、１５６ プロセッサバス、１
４８比較回路、１４４ データバッファ／レジスタ、１
４２ ソケット。

フロントページの続き (72)発明者 ジョージ・レランド・アンダーソン アメリカ合衆国、98012 ワシントン州、 ボテル、トゥーハンドレッドス・プレイ ス・エス・イー、3233 (72)発明者 ロビン・エドワード・キャメロン アメリカ合衆国、98296 ワシントン州、 スノホミシュ、トゥーハンドレッドアンド セブンティーンス・ストリート・エス・イ ー、12531 (72)発明者 スコット・アレン・ファーン アメリカ合衆国、98042 ワシントン州、 ケント、エス・イー・トゥーハンドレッド アンドナインティサード、21430 Ｆターム(参考） 5B060 CA14 MM10 5B076 BA04 EB02

Claims (10)

【特許請求の範囲】
1. 【請求項１】 処理されていないマイクロデバイスを処
   理されたマイクロデバイスに処理するための処理メカニ
   ズムであって、 アドレス信号、データ信号および制御信号を生成するプ
   ロセッサ（１２）と、 プロセッサ（１２）に結合されるピンドライバモジュー
   ル（１４）と、 ピンドライバモジュール（１４）に結合されるバックプ
   レーンモジュール（１６）と、 バックプレーンモジュール（１６）に結合される少なく
   とも１つのソケット（２０）とを含み、少なくとも１つ
   のソケット（２０）は処理されていないマイクロデバイ
   スを置くためのものであり、 ピンドライバモジュール（１４）は、アドレス信号、デ
   ータ信号および制御信号をバックプレーンモジュール
   （１６）に送り、第１の複数個の電圧をバックプレーン
   モジュール（１６）に与え、 バックプレーンモジュール（１６）は、アドレス信号、
   データ信号および制御信号を少なくとも１つのソケット
   （２０）に送り、第２の複数個の電圧を少なくとも１つ
   のソケット（２０）に与える、処理メカニズム。
2. 【請求項２】 ピンドライバモジュール（１４）は、 アドレス信号、データ信号および制御信号をバックプレ
   ーンモジュール（１６）に送る論理回路（２６）と、 第１の複数個の電圧をバックプレーンモジュール（１
   ６）に与える電圧源回路（２８）とを含む、請求項１に
   記載の処理メカニズム。
3. 【請求項３】 バックプレーンモジュール（１６）は、 アドレス信号、データ信号および制御信号を少なくとも
   １つのソケット（２０）に送るリレースイッチ回路（３
   ０）と、 第２の複数個の電圧を少なくとも１つのソケット（２
   ０）に与えるバッファ回路（３２）とを含む、請求項１
   に記載の処理メカニズム。
4. 【請求項４】 論理回路（２６）はフィールドプログラ
   マブルゲートアレイを含む、請求項２に記載の処理メカ
   ニズム。
5. 【請求項５】 電圧源回路（２８）は、デジタル−アナ
   ログ変換器を含む、請求項２に記載の処理メカニズム。
6. 【請求項６】 第１の複数個の電圧は、処理されていな
   いマイクロデバイスを処理するための処理電圧およびＶ
   _CC電圧を含む、請求項２に記載の処理メカニズム。
7. 【請求項７】 第１の複数個の電圧は、処理されていな
   いマイクロデバイスを処理するための処理電圧およびＶ
   _PP電圧を含む、請求項２に記載の処理メカニズム。
8. 【請求項８】 プロセッサ（１２）は、制御データ信号
   および処理データ信号を生成しかつデバイスデータ信号
   を受取る回路を含み、前記処理メカニズムは、電圧基準
   を与える電圧基準源と、Ｖ_CC1電圧を与えるＶ_CC1電圧源
   とを含み、プログラミングデータ信号はＶ_CC1ボルトの
   論理レベルであって、さらに、処理されていないマイク
   ロデバイスを置くための少なくとも１つのソケット（２
   ０）を含み、バッファ回路（３２）は、 プロセッサ（１２）および電圧基準源に結合されるデジ
   タル−アナログ変換器（ＤＡＣ）（６２）を含み、ＤＡ
   Ｃ（６２）は、制御データ信号および電圧基準に応答し
   て第１の可変ＤＣ電圧を生成し、さらに、 ＤＡＣ（６２）に結合される増幅器（６４）を含み、増
   幅器（６４）は、第１の可変ＤＣ電圧に応答して第２の
   可変ＤＣ電圧を生成し、さらに、 増幅器（６４）、プロセッサ（１２）、Ｖ_CC1電圧源、
   およびソケット（２０）に結合され処理データ信号をプ
   ロセッサ（１２）から処理されていないマイクロデバイ
   スに転送し、デバイスデータ信号を処理されたマイクロ
   デバイスからプロセッサ（１２）に転送するレベルシフ
   ト変換バッファ（６８）を含み、レベルシフト変換バッ
   ファ（６８）は、Ｖ_CC1電圧および第２の可変ＤＣ電圧
   に応答してデバイスデータ信号について複数個の論理レ
   ベルを与える、請求項１に記載の処理メカニズム。
9. 【請求項９】 第１の可変電圧は、０ボルトと電圧基準
   との間の値を有する、請求項８に記載の処理メカニズ
   ム。
10. 【請求項１０】 複数個の論理レベルは、０ボルトとＶ
    _CC1ボルトとの間である、請求項８に記載の処理メカニ
    ズム。