JP2001154846A - ディジタル信号処理回路とこの回路を備えた通信装置 - Google Patents

Abstract

(57)【要約】 【課題】 メモリ容量を減らしてハードウエアリソース
を小型かつ安価にし、かつ語長の異なる複数種のディジ
タル信号に対し高精度の演算処理を可能にする。 【解決手段】 メインプロセッサ２０に加えて専用エン
ジン３０を設け、通常精度のディジタル信号については
メインプロセッサ２０内の演算器２１６で演算を行い、
高精度のディジタル信号についてはメインプロセッサ２
０のデータメモリ２３から専用エンジン３０へＤＭＡコ
ントローラ４０により転送して、専用エンジン３０の高
精度演算器３１１により演算を行わせ、その演算結果を
ＤＭＡコントローラ４０によりメインプロセッサ２０に
戻すように構成する。そして、メインプロセッサ２０の
データメモリ２３に高精度ディジタル信号を格納する場
合には、１ワードを分割して空き領域に詰めた状態で格
納する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えば映像信号
や音声信号の符号化及び復号処理を行うディジタル信号
処理回路と、この回路を備えた携帯情報端末や携帯電話
機、車載情報通信端末等の通信装置に関する。

【０００２】

【従来の技術】ＭＰＥＧ（Moving Picture Coding Expe
rts Group）等をはじめとするディジタル・コンテンツ
の普及につれ、ディジタル信号処理技術の重要性が一層
増している。この様なディジタル信号処理を携帯情報端
末や携帯電話機等の通信装置において実現する場合に
は、ＤＳＰ（Digital Signal Processor）やＲＩＳＣ
（Reduced Instruction Set Computer）等のプロセッサ
を使用するのが一般的である。

【０００３】ところで、これらのプロセッサを使用して
ディジタル信号処理を行う際には、ディジタル信号の語
長が演算精度に直接関係する。語長が短ければ演算器の
ビット幅やメモリ容量等のハードウエア・リソースが少
なくて済む。しかし、信号処理の内容によっては品質に
与える影響が大きくなり、特にビデオ信号やオーディオ
信号を取り扱うマルチメディア信号処理を行う場合に
は、語長が足りないと十分な品質が得られなくなる。そ
こで、品質を確保するために、ディジタル信号の語長を
要求される品質を満足する最短の語長に合わせる手法
と、語長の不足をソフトウエア処理により補って演算精
度を確保する手法が検討されている。

【０００４】

【発明が解決しようとする課題】しかし、ディジタル信
号処理の中で品質に大きな影響を及ぼすものは、演算結
果に対しさらに演算を行うことで誤差が蓄積されるよう
な場合であり、この様な演算処理は処理全体のごく一部
であることが多い。このため、一部の演算処理に合わせ
てすべての演算処理について最大語長を与えることは、
演算器のビット幅やメモリ容量等のハードウエア・リソ
ースの面で回路規模の大型化やコストの増加を招き好ま
しくない。

【０００５】一方、語長の不足をソフトウエア処理で補
う手法は、ハードウエア・リソースの面で効果がある
が、処理遅延を生じ易いためリアルタイム性が要求され
る信号処理には不向きである。また、処理量の増加は消
費電力の増加を招くため、特に携帯情報端末や携帯電話
機等のバッテリ駆動型の通信装置においては非常に好ま
しくない。

【０００６】例えば、リアルタイム性が要求されるマル
チメディア信号処理では、フィルタ演算や相関演算等の
定型の演算処理を高速に行う必要がある。しかも、この
種の演算処理は有限語長による演算誤差が蓄積され易い
ため、高精度の演算処理が求められる。しかし、この種
の演算処理を行う際に、ＲＩＳＣではアドレッシング等
のオーバヘッドが大きく効率的な演算が困難である。

【０００７】一方ＤＳＰでは、フィルタ演算等の定型演
算を高速演算することが可能であるが、演算の種類が限
られているため不定形の演算処理を高速に行うことは苦
手であり、また通常の処理についても高級言語でロジッ
クを記述することが難しく、開発効率に問題がある。

【０００８】この発明は上記事情に着目してなされたも
ので、その目的とするところは、メモリ容量を減らして
ハードウエア・リソースを小型かつ安価にし、かつ語長
の異なる複数種のディジタル信号に対し高精度の演算処
理を可能にしたディジタル信号処理回路とこの回路を備
えた通信装置を提供することにある。

【０００９】

【課題を解決するための手段】上記目的を達成するため
にこの発明は、第１の語長を持つ第１のディジタル信号
及び上記第１の語長よりも長い第２の語長を持つ第２の
ディジタル信号をそれぞれ演算処理するディジタル信号
処理回路において、主演算処理回路と、この主演算処理
回路に接続される専用演算処理回路とを設け、上記主演
算処理回路に、上記第１の語長に対応する演算処理機能
を有する主演算部と、単位記憶領域の記憶容量が上記第
１の語長に対応して構成された第１のメモリと、ディジ
タル信号記憶制御手段と、演算制御手段とを備え、第１
のメモリに上記第１のディジタル信号を記憶する場合に
はその１語長を第１のメモリの単位記憶領域に記憶し、
第２のディジタル信号を記憶する場合にはその１語長を
区切って前記第１のメモリの複数の単位記憶領域に渡り
詰めて記憶する。そして、第１のディジタル信号につい
ては上記主演算部に供給して演算処理を行わせ、第２の
ディジタル信号については上記専用演算処理回路に転送
する。

【００１０】一方上記専用演算処理回路には、上記第２
の語長に対応する演算処理機能を有する専用演算部と、
単位記憶領域の記憶容量が上記第２の語長に対応して構
成された第２のメモリと、専用演算制御手段とを備え
る。そして、この専用演算制御手段により、上記専用演
算部及び第２のメモリを使用することで、上記主演算処
理回路から転送された第２のディジタル信号を専用演算
部に供給して演算処理を行わせ、その演算処理結果を上
記主演算処理回路に返送するようにしたものである。

【００１１】したがってこの発明によれば、例えば通常
語長の第１のディジタル信号については主演算処理回路
で演算処理され、これに対し語長の長い第２のディジタ
ル信号については専用演算処理回路に転送されて演算処
理される。このため、主演算処理回路は通常語長のディ
ジタル信号処理のみを行えばよいことになり、これによ
り演算部及びメモリに第２のディジタル信号の語長に対
応したものを用意する必要がなくなって、その分主演算
処理回路のハードウエア・リソースを小型で安価なもの
にすることができる。またソフトウエアの面では、語長
の不足をソフトウエアで補う必要がないため、リアルタ
イムで高品質の処理が可能となる。

【００１２】また、専用演算処理回路に必要なメモリ
は、主演算処理回路から転送される少数ワードのディジ
タル信号を一時記憶できる程度でよいので比較的小容量
で済み、また演算部は定型の演算処理に対応したもので
よいため比較的小規模で済む。このため、専用演算処理
回路の構成についても比較的小規模に抑えることができ
る。

【００１３】さらにこの発明では、第２のディジタル信
号を主演算処理回路のメモリに記憶する際に、その語長
を区切って複数の単位記憶領域に渡り詰めて記憶するよ
うにしているので、メモリを無駄な余剰記憶領域を発生
させずに効率良く使用できる利点がある。

【００１４】またこの発明は、上記主演算処理回路及び
専用演算処理回路の少なくとも一方に語長変換手段を設
け、この語長変換手段により、第２のディジタル信号を
転送する際にその語長を第１の語長と第２の語長との間
で変換することも特徴としている。

【００１５】このように構成することで、主演算処理回
路の第１のメモリにおいて、第２のディジタル信号がそ
の語長を区切って複数の単位記憶領域に渡り詰めて記憶
されていても、第２のディジタル信号の転送時に語長変
換されるため、主演算処理回路では上記第２のディジタ
ル信号のデータ順の入れ替え処理が不要となり、これに
より多くのメモリアクセス回数やシフト演算処理が不要
となってオーバヘッドの発生を低減することができる。

【００１６】さらにこの発明は、上記主演算処理回路及
び専用演算処理回路の少なくとも一方にデータ順序変換
手段を設け、このデータ順序変換手段により、第２のデ
ィジタル信号を転送する際に専用演算部における処理内
容に応じてそのデータ順序を変換するように構成するこ
とも特徴としている。このように構成することで、専用
演算処理回路の演算部における演算処理ステップ数を減
らして演算処理の効率を高めることができる。

【００１７】さらにこの発明は、専用演算処理回路へ第
２のディジタル信号の転送してからその演算処理結果が
返送されるまでの期間に、主演算処理回路において別の
処理を実行することも特徴としている。このように構成
することで、主演算処理回路と専用演算処理回路とを並
列に動作させることができ、これにより回路全体として
信号処理効率を高めることができる。

【００１８】さらにこの発明は、専用演算処理回路へ第
２のディジタル信号の転送してからその演算処理結果が
返送されるまでの期間に、主演算処理回路が自己の動作
状態を休止状態に設定することも特徴としている。この
ように構成することで、主演算処理回路を常時動作させ
る場合に比べ、主演算処理回路の消費電力を低減して回
路全体の省電力化を図ることができる。

【００１９】

【発明の実施の形態】以下、図面を参照してこの発明の
実施形態を説明する。図１は、この発明に係わる通信装
置の一実施形態を示すもので、マルチメディア移動通信
端末装置の回路ブロック図である。

【００２０】先ず受信系は次のように構成される。すな
わち、図示しない基地局或いは中継局から到来した無線
周波信号は、アンテナ１で受信されたのち無線部２に入
力され、ここで周波数変換とディジタル復調処理が行わ
れる。ベースバンド処理部３では、上記無線部２から出
力された復調ディジタル信号に対し誤り訂正復号処理や
デ・インタリーブ処理等の受信ベースバンド処理が行わ
れ、この処理後の受信ディジタル信号は多重分離部４に
入力される。多重分離部４では、上記受信ディジタル信
号から、そのヘッダ情報の内容に従いオーディオ・デー
タ、ビデオ・データ及びコンピュータ・データが分離さ
れ、それぞれオーディオ信号処理部５、ビデオ信号処理
部６及びデータ処理部７に入力される。

【００２１】オーディオ信号処理部５は、音声コーデッ
クを構成するディジタル信号処理回路を備え、上記受信
オーディオ・データに対し音声復号処理を行う。そし
て、復号したオーディオ信号をスピーカ５１から拡声出
力する。

【００２２】ビデオ信号処理部６は、上記受信ビデオ・
データに対し例えばＭＰＥＧ４に規定される映像復号処
理を行い、これにより再生したビデオ信号を表示制御部
８に供給する。

【００２３】データ処理部７は、上記受信したコンピュ
ータ・データを表示可能な形態に変換して表示制御部８
に入力する。表示制御部８は、上記ビデオ信号及びコン
ピュータ・データを選択的に液晶表示部（ＬＣＤ）９に
表示する。

【００２４】一方、送信系は次のように構成される。す
なわち、マイクロホン５２から入力された音声信号はオ
ーディオ信号処理部５に入力され、ここで音声コーデッ
クにより符号化される。またカメラ６１の撮像により得
られたビデオ信号は、ビデオ信号処理部６でＭＰＥＧ４
に規定される符号化方式により符号化される。さらに、
入力部１４から入力されるか又は記憶部１３から読み出
された文書ファイル等のコンピュータ・データは、主制
御部１０からデータ処理部７に入力され、ここで必要に
応じて送信のための処理が行われたのち多重分離部４に
入力される。

【００２５】多重分離部４は、上記オーディオ信号処理
部５から出力された送信オーディオ・データ、ビデオ信
号処理部６から出力された送信ビデオ・データ及びデー
タ処理部７から出力されたコンピュータ・データを、所
定のフォーマットに従い多重化して、例えば送信パケッ
トを生成する。

【００２６】ベースバンド処理部３は、上記送信パケッ
トに対し誤り訂正符号化やインタリーブ等の送信ベース
バンド信号処理を行い、この処理後の送信パケットを無
線部２に入力する。無線部２では、上記送信パケットに
対しディジタル変調処理、無線伝送周波数への周波数変
換及び送信電力レベルの制御がそれぞれ行われ、これに
より生成された無線周波信号はアンテナ１から基地局又
は中継局に向け送信される。

【００２７】なお、図中１２は電源回路部であり、バッ
テリ１１の出力電圧をもとに所定の動作電圧Ｖccを生成
して装置内の各回路モジュールに供給する。

【００２８】ところで、前記オーディオ信号処理部５や
ビデオ信号処理部６には、この発明に係わるディジタル
信号処理回路が設けられている。なお、ここではオーデ
ィオ信号処理部５に設けられるディジタル信号処理回路
を例にとって説明する。

【００２９】図２は、オーディオ信号処理用のディジタ
ル信号処理回路の概略構成を示すブロック図である。こ
のディジタル信号処理回路は、メインプロセッサ２０
と、このメインプロセッサ２０に対し制御信号線６０を
介して接続された専用エンジン３０と、ＤＭＡ（Direct
Memory Access）コントローラ４０と、外部インタフェ
ース（Ｉ／Ｆ）回路５０とから構成される。

【００３０】メインプロセッサ２０は、演算コア２１
と、この演算コア２１に信号処理を実行させるための命
令（プログラム）を格納した命令メモリ（ＩＭＥＭ）２
２と、処理対象のディジタル信号を格納するデータメモ
リ（ＤＭＥＭ）２３とを備えている。演算コア２１は、
演算幅等が、通常精度のディジタル信号、例えば１６bi
t を１ワードとしたオーディオ・データに対応して構成
される。データメモリ２３も、上記通常精度のディジタ
ル信号に対応して、１アドレスで指定できる記憶領域が
１６bit に設定されている。

【００３１】これに対し専用エンジン３０は、高精度演
算コア３１と、データメモリ（ＤＭＥＭ）３２とを備え
ている。高精度演算コア３１は、演算幅等が、上記通常
精度のディジタル信号より語長の長い高精度のディジタ
ル信号、例えば２４bit のオーディオ・データに対応し
て構成される。またデータメモリ３２は、前記メインプ
ロセッサ２０から転送された高精度のディジタル信号
と、演算終了後にメインプロセッサ２０に返送するデー
タとをそれぞれ格納するもので、上記高精度のディジタ
ル信号に対応して、１アドレスで指定できる記憶領域が
２４bit に設定されている。

【００３２】ところで、メインプロセッサ２０の演算コ
ア２１は、次のように構成される。図３はその構成を示
す回路ブロック図である。すなわち、デコード回路２１
４は、命令メモリ２２からプログラム・カウンタ（Ｐ
Ｃ）２１２が示すアドレスの記憶領域に格納されている
命令を命令メモリインタフェース（ＩＭＥＭ ＩＦ）２
１３を介して読み出し、この命令をデコードして制御回
路２１１に与える。なお、プログラム・カウンタ２１２
の値は、制御回路２１１により更新されない限り、順次
インクリメントされて次に読み出すべきアドレスを示
す。

【００３３】制御回路２１１は、上記命令のデコード結
果に基づいて、データメモリ２３からデータメモリイン
タフェース（ＤＭＥＭ ＩＦ）２１７を介して１６bit
ワードのレジスタファイル２１５にデータをロードした
り、逆にレジスタファイル２１５からデータメモリ２３
にデータをストアしたり、レジスタファイル２１５のデ
ータを演算器２１６に渡して演算させたり、さらにはプ
ログラムカウンタ２１２の値を制御するというように、
各モジュールを制御する。演算器２１６は、加減算器と
乗算器とから構成される。

【００３４】制御回路２１１はまた、ＤＭＡコントロー
ラ４０とのインタフェース機能を有し、外部インタフェ
ース５０や専用エンジン３０へデータをＤＭＡ転送する
際のアドレスやサイズを指定する。制御回路２１１はさ
らに、専用エンジン３０との間のインタフェース機能を
有し、制御信号線６０を介して専用エンジン３０に対し
演算内容（ＣＡＬＣ ＭＯＤＥ）の指定、データメモリ
２３から専用エンジン３０のデータメモリにデータ転送
する際のデータ入替順序（ＤＭＡ ＭＯＤＥ）の指定、
及び演算開始の指示を行う。

【００３５】制御回路２１１はまた、専用エンジン３０
から演算の状態を示すｂｕｓｙ信号を受け取る機能も有
し、このｂｕｓｙ信号より専用エンジン３０の演算状態
を判定する。そして、この判定結果に基づいて、専用エ
ンジン３０がビジー状態、つまり演算動作を行っている
期間中に、メインプロセッサ２０自身の動作を制御す
る。

【００３６】例えば、専用エンジン３０の演算結果に依
存しない処理を実行可能な場合には、その命令を実行す
る。すなわち、専用エンジン３０と並列動作を行う。ま
た専用エンジン３０の演算結果に依存し処理が継続でき
ない場合には、クロック制御回路（ＣＬＫ制御回路）２
１８に指示を出すことで各モジュールへのクロックの供
給を止め、これにより専用エンジン３０の演算が終了す
るまでメインプロセッサ２０をスリープ状態に設定す
る。

【００３７】一方、専用エンジン３０の高精度演算コア
３１は次のように構成される。図４はその構成を示す回
路ブロック図である。

【００３８】すなわち、ＤＭＡ ＭＯＤＥレジスタ３１
６には、ＤＭＡコントローラ４０を介してＤＭＡ転送す
るデータの並べ替え順序を表すモードが格納され、この
モードはメインプロセッサ２０により設定される。アド
レス変換回路３１５は、ＤＭＡ ＭＯＤＥレジスタ３１
６に記憶されたモードに従って、高精度のディジタル信
号の順序を入れ替える処理を行う。そして、この入替処
理後のデータを、データメモリ・インタフェース（デー
タメモリＩ／Ｆ）３１４を介してデータメモリ３２の所
定アドレス領域に格納するように制御する。

【００３９】データメモリ３２は、演算のための係数を
格納するテーブル領域３２１と、２read２writeタイプ
のデータ領域３２２とから構成される。このデータ領域
３２２は、例えば１アドレス領域が２４bit により構成
され、２４bit １ワードの高精度ディジタル信号及びそ
の演算結果のデータをそのまま１アドレス領域に格納可
能となっている。

【００４０】ＣＡＬＣ ＭＯＤＥレジスタ３１３には、
メインプロセッサ２０から指定された高精度演算器３１
１の演算内容を示すモードが記憶される。演算制御回路
３１２は、メインプロセッサ２０から演算開始の信号を
受けると、上記ＣＡＬＣ ＭＯＤＥレジスタ３１３に記
憶されているモードに従って、高精度演算器３１１及び
データメモリ３２を制御する。

【００４１】高精度演算器３１１は、２個の乗算器と２
個の加減算器とを備え、これらの演算器により例えば４
ポイントの複素高速フーリエ変換（ＦＦＴ）演算を行
う。図５にその構成の一例を示す。

【００４２】次に、以上のように構成されたディジタル
信号処理回路の動作を説明する。例えば、多重分離部４
から出力されたオーディオ・データは、オーディオ信号
処理部５に入力されると、外部インタフェース回路５０
からＤＭＡコントローラ４０を介してメインプロセッサ
２０に取り込まれ、データメモリ２３に格納される。格
納されたオーディオ・データに対して復号処理を行う際
に、復号過程の中間データとして、演算精度が再生品質
にセンシティブでないものは通常精度(16bit)で処理す
る。つまり、１ワードずつそのままデータメモリ２３の
各アドレス領域に格納される。

【００４３】これに対し演算精度が再生品質にセンシテ
ィブな演算は、中間データとして高精度(24bit)な演算
およびデータの保持が必要になる。この場合、高精度デ
ィジタル信号は１ワードのサイズがデータメモリ２３の
１アドレス領域のサイズ（１６bit ）よりも大きいた
め、そのままでは格納できない。そこで、２４bit １ワ
ードからなる高精度ディジタル信号をＭＳＢ側の１６bi
t とＬＳＢ側の８bit とに分割し、ＭＳＢ側の１６bit
をデータメモリ２３の１アドレス領域に格納し、ＬＳＢ
側の８bit を次のアドレス領域又は一つ前のアドレス領
域に格納する。

【００４４】すなわち、各高精度ディジタル信号のＬＳ
Ｂ側の８bit は、データメモリ２３の空き領域に詰めら
れて格納される。図６はその格納状態の一例を示すもの
である。この様にすることで、データメモリ２３に無駄
な空き領域を生じさせることなく高精度ディジタルデー
タを効率良く格納できる。

【００４５】さて、この状態でメインプロセッサ２０が
命令メモリ２２に格納された命令に従い演算処理を開始
すると、データメモリ２３に格納された通常精度ディジ
タル信号および高精度ディジタル信号にアクセスする必
要がある。この場合、通常精度のデータであれば、制御
回路２１１は、演算器２１６に供給して演算を行わせ
る。

【００４６】これに対し高精度ディジタル信号の場合に
は、メインプロセッサ２０からＤＭＡコントローラ４０
を介して専用エンジン３０に転送され、この専用エンジ
ン３０において演算される。

【００４７】すなわち、メインプロセッサ２０の制御回
路２１１は、先ず専用エンジン３０に対し、転送データ
のアドレス及びサイズ及びデータの入替順序を指定する
モード情報と、演算内容を指定するモード情報をそれぞ
れ制御信号線６０を介して通知する。専用エンジン３０
は、これらの情報をそれぞれＤＭＡ ＭＯＤＥレジスタ
３１６及びＣＡＬＣ ＭＯＤＥレジスタ３１３に記憶す
る。続いてメインプロセッサ２０は、データメモリ２３
に格納された高精度ディジタル信号を順次ＤＭＡコント
ローラ４０により専用エンジン３０へ転送する。

【００４８】専用エンジン３０は、上記ＤＭＡコントロ
ーラ４０によりメインプロセッサ２０から高精度ディジ
タル信号が転送されると、先に通知された転送データの
アドレスやサイズ、入替順序を指定するモード情報に従
い、アドレス変換回路３１５においてデータの入れ替え
処理を行う。

【００４９】例えば、いま高精度ディジタル信号は、デ
ータメモリ２３において図６に示すように１ワードが分
割されたうえ空き領域に詰めた状態で格納されていたた
め、その格納ルールに従い、アドレス１，４，７，…に
それぞれ格納されていた２個のＬＳＢ側８bit データを
分割し、この分割された２個のＬＳＢ側８bit データを
それぞれ対応する１バイト前のＭＳＢ側１６bit データ
及び１バイト後のＭＳＢ側１６bit データに付加し、こ
れにより２４bit １ワードの高精度ディジタル信号を構
成する。

【００５０】またそれと同時にアドレス変換回路３１５
は、先に通知された高精度演算の指定内容に応じ、高精
度演算を効率良く行うためのデータ入れ替え処理も行
う。例えば、いま高精度演算の処理内容が後述する高速
フーリエ変換（ＦＦＴ）だとすると、図７に示すように
データ[5]，データ[13]，…の順序をそれぞれデータ
[7]，データ[15]，…の次に位置するように入れ替え
る。

【００５１】そうしてデータ順序の入れ替えが行われた
高精度ディジタル信号は、データメモリインタフェース
３１４を介してデータメモリ３２内のデータ領域３２２
に順次格納される。

【００５２】次に専用エンジン３０は、高精度演算器３
１１において、上記データメモリ３２に格納された高精
度ディジタル信号に対し、先にメインプロセッサ２０か
ら指定された内容の演算処理を実行する。

【００５３】以下、４ポイントの複素ＦＦＴ演算を行う
場合を例にとって説明する。図８はその演算処理のデー
タフローを示すものである。同図において、データａ，
ｂ，ｃ，ｄはそれぞれ複素データであり、実部（xxx.r
e）と虚部（xxx.im）を持つ。ｊは虚数単位、Ｗは複素
係数である。高精度演算器３１１では、データメモリ３
２のデータ領域３２２に格納されているデータａ，ｂ，
ｃ，ｄに対し、図８に示すデータフローの〜の順
に、バタフライ演算と、テーブル領域３２１に格納され
ている複素係数Ｗとの複素乗算とが、インプレイス演算
により繰り返し行われる。

【００５４】すなわち、先ずバタフライ演算は、 (x+jy)＋(u+jv)＝(x+u)＋j(y+v) (x+jy)−(u+jv)＝(x-u)＋j(y-v) が計算できればよい。各データｘ，ｙ，ｕ，ｖはデータ
メモリ３２に格納されている２４bit １ワードのデータ
である。

【００５５】先ずデータメモリ３２から、図５に示すポ
ートＰ0 及びＰ1 を介してラッチ回路部３１１１の対応
するラッチＬ0 ，Ｌ1 にそれぞれデータｘ，ｕを取り込
む。次に、セレクタ３１１２，３１１５をそれぞれ制御
して、上記ラッチＬ0 のデータＸを加算器３１１６及び
減算器３１１７にそれぞれ入力すると共に、上記ラッチ
Ｌ1 のデータｕを加算器３１１６及び減算器３１１７に
それぞれ入力して、それぞれ加算及び減算を行う。そし
て、その加算出力(x+u)及び減算出力(x-u)をそれぞれラ
ッチ３１１８，３１１９で一旦ラッチしたのち、セレク
タ３１２０によりポートＰ4 ，Ｐ5 を介してデータメモ
リ３２へ出力し、前記データｘ，ｕが格納されていたア
ドレス領域に格納する。以後、データｙ，ｖについても
同様の演算を行う。かくして、バタフライ演算がなされ
る。

【００５６】次に複素乗算は、 (x+jy)×(u-jv)＝(xu+yv)＋(yu-xv) が計算できればよい。ここで、左辺の第２項の虚部がマ
イナスになっている理由は、途中の演算を少なくするた
めである。なお、上記左辺の第２項はデータメモリ３２
のテーブル領域３２１に格納されている係数データＷで
あるため、予めマイナス値を用意しておけば演算上問題
はない。

【００５７】先ずデータメモリ３２から、ポートＰ0 ，
Ｐ1 ，Ｐ2 ，Ｐ3 を介してラッチＬ0 ，Ｌ1 ，Ｌ2 ，Ｌ
3 にそれぞれデータｘ，ｙ，ｕ，ｖを取り込む。次に、
セレクタ３１１２を制御して、ラッチＬ0 のデータｘを
乗算器３１１３に、またラッチＬ2 のデータｕを乗算器
３１１３，３１１４にそれぞれ入力し、さらにラッチＬ
1 のデータｙを乗算器３１１４に入力し、これにより各
乗算器３１１３，３１１４に乗算を行わせる。そして、
セレクタ３１１５を制御して、乗算器３１１３の乗算出
力(x×u)を加算器３１１６に入力すると共に、乗算器３
１１４の乗算出力(y×u)を減算器３１１７に入力し、さ
らにこれらの加算器３１１６及び減算器３１１７の他方
の入力端には“０”値を入力して、それぞれ加算及び減
算を行わせる。これらの加算器３１１６及び減算器３１
１７の加算出力(x×u)及び減算出力(y×u)はそれぞれラ
ッチ３１１８，３１１９にラッチされる。

【００５８】次に、セレクタ３１１２を制御して、ラッ
チＬ1 のデータｙを乗算器３１１３に、またラッチＬ0
のデータｘを乗算器３１１４にそれぞれ入力し、さらに
ラッチＬ3 のデータｖを乗算器３１１３，３１１４にそ
れぞれ入力し、これにより各乗算器３１１３，３１１４
に乗算を行わせる。そして、セレクタ３１１５，３１２
０を制御して、乗算器３１１３の乗算出力(y×v)を加算
器３１１６に入力すると共に、乗算器３１１４の乗算出
力(x×v)を加算器３１１６に入力し、さらに先に算出し
たラッチ３１１９のデータ(y×u)を減算器３１１７に、
またラッチ３１１８のデータ(x×u)を加算器３１１６に
それぞれ帰還入力して、加算器３１１６及び減算器３１
１７にそれぞれ加算及び減算を行わせる。この結果、加
算器３１１６及び減算器３１１７からはそれぞれ(y×v)
＋(x×u)及び(y×u)−(x×v)が出力され、これらの値は
それぞれラッチ３１１８，３１１９でラッチされる。

【００５９】そして、これらのラッチ３１１８，３１１
９でラッチされた(y×v)＋(x×u)及び(y×u)−(x×v)
は、セレクタ３１２０によりポートＰ4 ，Ｐ5 を介して
データメモリ３２へ出力され、前記データｘ，ｕが格納
されていたアドレス領域に格納される。かくして、複素
乗算演算がなされる。

【００６０】そうして、得られた演算データは、データ
メモリ３２のデータ領域３２２から読み出されてアドレ
ス変換回路３１５で１ワード２４bit のデータを１ワー
ド１６bit のデータに語長変換されたのち、ＤＭＡコン
トローラ４０によりメインプロセッサ２０へ転送されて
そのデータメモリ２３に格納される。

【００６１】一方、専用エンジン３０において上記した
演算処理が行われている状態では、専用エンジン３０か
らメインプロセッサ２０に対しビジー状態を表す信号が
通知されている。メインプロセッサ２０は、このｂｕｓ
ｙ信号により専用エンジン３０がビジー状態であること
を検出すると、専用エンジン３０の演算結果に依存せず
に他の処理を実行可能であるか否かを判定する。そし
て、実行可能な処理がある場合には、当該処理を実行す
る。

【００６２】これに対し他の処理を実行不可能な場合に
は、制御回路２１１以外の各モジュールに対するクロッ
クの供給を断って、メインプロセッサ２０をスリープ状
態に設定する。なお、この場合、制御回路２１１以外の
各モジュールに対する動作電源電圧Ｖccの供給を断つよ
うにしてもよい。この様にすることで、回路全体の処理
効率を高めることができ、さらには低消費電力化を図る
ことができる。

【００６３】以上述べたようにこの実施形態では、メイ
ンプロセッサ２０に加えて専用エンジン３０を設け、通
常精度のディジタルデータについてはメインプロセッサ
２０内の演算器２１６で演算を行い、高精度のディジタ
ルデータについてはメインプロセッサ２０のデータメモ
リ２３から専用エンジン３０へＤＭＡコントローラ４０
により転送して、専用エンジン３０の高精度演算器３１
１により演算を行わせるようにし、しかもメインプロセ
ッサ２０のデータメモリ２３に高精度ディジタル信号を
格納する際には、１ワードを分割して空き領域に詰めた
状態で格納するようにしている。

【００６４】従ってこの実施形態によれば、高精度ディ
ジタル信号の演算はそれ専用に構成された専用エンジン
３０で行われるため、常に高品質の演算結果を得ること
ができる。また、メインプロセッサ２０において語長不
足を補うためのソフトウエア演算処理を行う必要がなく
なるので、これにより処理遅延の発生を防止して信号処
理のリアルタイム性を保持することができる。

【００６５】また、メインプロセッサ２０では高精度の
ディジタルデータの演算処理を行う必要がないので、メ
インプロセッサ２０の演算器２１６のサイズ、及びデー
タメモリ２３の１アドレス領域のサイズを通常精度のデ
ィジタルデータに対応するサイズに限定することができ
る。しかも、データメモリ２３において高精度ディジタ
ル信号は詰めた状態で格納されるので、無駄な空き領域
は発生せず高密度の記憶が可能となる。従って、データ
メモリ２３の小容量化を図ることが可能となり、これに
よりメインプロセッサ２０の回路規模及び価格を低く抑
えることができる。

【００６６】ただし、本実施形態では専用エンジン３０
を追加したことで全体の回路規模の大型化が懸念される
が、専用エンジン３０の高精度演算器３１１はＦＦＴ演
算等の定型演算を専用に行うべく構成されるので比較的
小規模な回路にすることができ、さらにデータメモリ３
２についても第２のディジタルデータを少数バイト分格
納できれば十分であり、小容量のものを用いることがで
きる。このため、専用エンジン３０を追加したとして
も、全体のハードウエアの大型化を最小限度に止めるこ
とが可能である。

【００６７】またこの実施形態では、専用エンジン３０
にアドレス変換回路３１５を設け、メインプロセッサ２
０のデータメモリ２３に格納されている高精度ディジタ
ル信号をそのまま専用エンジン３０にＤＭＡ転送し、上
記アドレス変換回路３１５でデータ順序の変換を行った
のち専用エンジン３０内のデータメモリ３２に格納する
ようにしている。このため、メインプロセッサ２０では
高精度ディジタル信号のデータ順序を変換する必要がな
く、このため複数のアドレッシング等によるオーバヘッ
ドの発生を防止することができる。

【００６８】さらにこの実施形態では、専用エンジン３
０がビジー状態（演算中）の期間において、メインプロ
セッサ２０が専用エンジン３０の演算結果に依存しない
処理を実行可能なときには当該処理を実行し、一方専用
エンジン３０の演算結果に依存する処理を実行せざるを
得ない場合には、メインプロセッサ２０をスリープ状態
に設定するようにしている。このため、回路全体の処理
効率の向上及び低消費電力化を図ることができる。

【００６９】なお、この発明は上記実施形態に限定され
るものではない。例えば、前記実施形態では専用エンジ
ン３０に設けたアドレス変換回路３１５においてデータ
順序の入れ替えを行うようにしたが、ＤＭＡコントロー
ラ４０にアドレス変換回路を設けてここでアドレス変換
を行うように構成してもよい。

【００７０】また前記実施形態では、専用エンジンでＦ
ＦＴ演算を行う場合を例にとって説明したが、他にフィ
ルタリング処理や窓掛け処理、オーディオ信号の符号化
処理で必要なＭＤＣＴ（Modified Discrete Cosine Tra
nsform）演算、ＩＭＤＣＴ（Inverse ＭＤＣＴ）演算を
行うようにしてもよい。

【００７１】例えば窓掛け処理の場合には、被乗算デー
タをデータメモリ３２のデータ領域３２２に、乗算係数
をテーブル領域３２１にそれぞれ格納する。そして、こ
れらのデータを順次読み出して乗算を行い、加算及び減
算処理をスルーして上記乗算結果のデータをデータ領域
３２２のもとの領域に格納することで、実現可能であ
る。

【００７２】なお、窓掛け処理は、乗算係数として例え
ば図9に示すような左右対称な窓係数を持つことが多い
(例えばsinデータ等)。この場合には、メインプロセッ
サ２０から専用エンジン３０への係数データ転送時に、
前半部分は通常どおり転送して(データ転送順序A)窓掛
け処理を行い、後半部分は前半部分の逆順(データ転送
順序B)で転送して窓掛け処理を行なえば、保持しておか
なければいけない係数データが半分で済む。また、専用
エンジンの演算制御回路において、係数データの取り込
み時に逆順に読み込むモードを追加して処理すれば、デ
ータ転送回数も削減可能である。

【００７３】なお、メインプロセッサ及び専用エンジン
の回路構成や、データ転送手段の構成（ＤＭＡ転送に限
らない）、通信装置の種類とその構成等についても、こ
の発明の要旨を逸脱しない範囲で種々変形して実施でき
る。

【００７４】

【発明の効果】以上詳述したようにこの発明では、通常
語長の第１の語長に対応する主演算処理回路に加え、長
語長の第２の語長に対応する専用演算処理回路を設け、
第１のディジタル信号については主演算処理回路の演算
部に供給して演算処理を行わせ、第２のディジタル信号
については専用演算処理回路に転送して演算処理を行わ
せるようにし、かつ上記主演算処理回路の第１のメモリ
に第１のディジタル信号を記憶する場合にはその１語長
を第１のメモリの単位記憶領域に記憶し、第２のディジ
タル信号を記憶する場合にはその１語長を区切って第１
のメモリの複数の単位記憶領域に渡り詰めて記憶するよ
うに構成している。

【００７５】したがってこの発明によれば、メモリ容量
を減らしてハードウエアリソースを小型かつ安価に保持
し、かつ語長の異なる複数種のディジタル信号に対し高
精度の演算処理を可能にしたディジタル信号処理回路と
この回路を備えた通信装置を提供することができる。

【図面の簡単な説明】

【図１】 この発明に係わる通信装置の一実施形態を示
すもので、マルチメディア移動通信端末装置の回路ブロ
ック図。

【図２】 オーディオ信号処理用のディジタル信号処理
回路の概略構成を示すブロック図。

【図３】 メインプロセッサの演算コアの構成を示す回
路ブロック図。

【図４】 専用エンジンの高精度演算コアの構成を示す
回路ブロック図。

【図５】 ４ポイントの複素高速フーリエ変換（ＦＦ
Ｔ）演算を行う高精度演算器の構成例を示す回路ブロッ
ク図。

【図６】 メインプロセッサのデータメモリにおける高
精度ディジタル信号の格納状態の一例を示す図。

【図７】 高精度ディジタル信号のデータ順序を入れ替
えるときの一例を示す図。

【図８】 ４ポイントの複素ＦＦＴ演算を行う場合の演
算処理のデータフローを示す図。

【図９】 特性が左右対称なフィルタリング演算を行う
場合のデータ反転転送動作を説明するための図。

【符号の説明】

１…アンテナ ２…無線部 ３…ベースバンド処理部 ４…多重分離部 ５…オーディオ信号処理部 ６…ビデオ信号処理部 ７…データ処理部 ８…表示制御部 ９…液晶表示器（ＬＣＤ） １０…主制御部 １０…多重分離部 １１…バッテリ １２…電源回路部 １３…記憶部 １４…入力部 ２０…メインプロセッサ ２１…演算コア ２２…命令メモリ（ＩＭＥＭ） ２３…データメモリ（ＤＭＥＭ） ３０…専用エンジン ３１…高精度演算コア ３２…データメモリ（ＤＭＥＭ） ４０…ＤＭＡコントローラ ５０…外部インタフェース回路 ５１…スピーカ ５２…マイクロホン ６０…制御信号線 ６１…カメラ ２１１…制御回路 ２１２…プログラムカウンタ（ＰＣ） ２１３…命令メモリインタフェース（ＩＭＥＭ ＩＦ） ２１４…デコード回路 ２１５…レジスタファイル ２１６…演算器 ３１１…高精度演算器 ３１２…演算制御回路 ３１３…ＣＡＬＣ ＭＯＤＥレジスタ ３１４…データメモリインタフェース ３１５…アドレス変換回路 ３１６…ＤＭＡ ＭＯＤＥレジスタ ３２１…テーブル領域 ３２２…データ領域 ３１１１…ラッチ回路部 ３１１２，３１１５，３１２０…セレクタ ３１１３，３１１４…乗算器 ３１１６…加算器 ３１１７…減算器 ３１１８，３１１９…ラッチ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 第１の語長を持つ第１のディジタル信号
   及び前記第１の語長よりも長い第２の語長を持つ第２の
   ディジタル信号をそれぞれ演算処理するディジタル信号
   処理回路において、 主演算処理回路と、この主演算処理回路に接続される専
   用演算処理回路とを具備し、 前記主演算処理回路は、 前記第１の語長に対応する演算処理機能を有する主演算
   部と、 単位記憶領域の記憶容量が前記第１の語長に対応して構
   成された第１のメモリと、 この第１のメモリに前記第１のディジタル信号を記憶す
   る場合には、その１語長を第１のメモリの単位記憶領域
   に記憶し、前記第２のディジタル信号を記憶する場合に
   は、その１語長を区切って前記第１のメモリの複数の単
   位記憶領域に渡り詰めて記憶するディジタル信号記憶制
   御手段と、 前記第１のメモリに記憶された第１及び第２のディジタ
   ル信号のうち、第１のディジタル信号については前記主
   演算部に供給して演算処理を行わせ、第２のディジタル
   信号については前記専用演算処理回路に転送する演算制
   御手段とを備え、 前記専用演算処理回路は、 前記第２の語長に対応する演算処理機能を有する専用演
   算部と、 前記主演算処理回路から転送された第２のディジタル信
   号を前記専用演算部に供給して演算処理を行わせ、その
   演算処理結果を前記主演算処理回路に転送する専用演算
   制御手段と、 単位記憶領域の記憶容量が前記第２の語長に対応して構
   成され、前記主演算処理回路から転送された第２のディ
   ジタル信号及び前記専用演算部により得られた演算処理
   結果を一時保持する第２のメモリとを備えたことを特徴
   とするディジタル信号処理回路。
2. 【請求項２】 前記主演算処理回路及び専用演算処理回
   路の少なくとも一方は、第２のディジタル信号を転送す
   る際にその語長を第１の語長と第２の語長との間で変換
   する語長変換手段を、さらに備えたことを特徴とする請
   求項１記載のディジタル信号処理回路。
3. 【請求項３】 前記主演算処理回路及び専用演算処理回
   路の少なくとも一方は、第２のディジタル信号を転送す
   る際に、専用演算部における処理内容に応じてそのデー
   タ順序を変換するデータ順序変換手段を、さらに備えた
   ことを特徴とする請求項１記載のディジタル信号処理回
   路。
4. 【請求項４】 前記主演算処理回路は、前記専用演算処
   理回路へ第２のディジタル信号の転送してからその演算
   処理結果が返送されるまでの期間に、別の処理を実行す
   ることを特徴とする請求項１記載のディジタル信号処理
   回路。
5. 【請求項５】 前記主演算処理回路は、前記専用演算処
   理回路へ第２のディジタル信号の転送してからその演算
   処理結果が返送されるまでの期間に、自己を動作休止状
   態に設定することを特徴とする請求項１記載のディジタ
   ル信号処理回路。
6. 【請求項６】 ディジタル信号に対し伝送のための所定
   の信号処理を施し、この処理されたディジタル信号を通
   信回線を介して伝送する通信装置において、 主演算処理回路及びこの主演算処理回路に接続される専
   用演算処理回路を備え、第１の語長を持つ第１のディジ
   タル信号及び前記第１の語長よりも長い第２の語長を持
   つ第２のディジタル信号に対しそれぞれ前記伝送のため
   の演算処理を行うディジタル信号処理回路を具備し、 前記主演算処理回路は、 前記第１の語長に対応する演算処理機能を有する主演算
   部と、 単位記憶領域の記憶容量が前記第１の語長に対応して構
   成された第１のメモリと、 この第１のメモリに前記第１のディジタル信号を記憶す
   る場合には、その１語長を第１のメモリの単位記憶領域
   に記憶し、前記第２のディジタル信号を記憶する場合に
   は、その１語長を区切って前記第１のメモリの複数の単
   位記憶領域に渡り詰めて記憶するディジタル信号記憶制
   御手段と、 前記第１のメモリに記憶された第１及び第２のディジタ
   ル信号のうち、第１のディジタル信号については前記主
   演算部に供給して演算処理を行わせ、第２のディジタル
   信号については前記専用演算処理回路に転送する演算制
   御手段とを備え、 前記専用演算処理回路は、 前記第２の語長に対応する演算処理機能を有する専用演
   算部と、 前記主演算処理回路から転送された第２のディジタル信
   号を前記専用演算部に供給して演算処理を行わせ、その
   演算処理結果を前記主演算処理回路に転送する専用演算
   制御手段と、 単位記憶領域の記憶容量が前記第２の語長に対応して構
   成され、前記主演算処理回路から転送された第２のディ
   ジタル信号及び前記専用演算部により得られた演算処理
   結果を一時保持する第２のデータメモリとを備えたこと
   を特徴とするディジタル信号処理回路を備えた通信装
   置。