JP2001135825A - Device simulation method - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、デバイスシミュレ
ーション方法、特に、結晶粒および各前記結晶粒の間に
存在する結晶粒界を含む多結晶薄膜トランジスタに対す
る、デバイスシミュレーション方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a device simulation method, and more particularly to a device simulation method for a polycrystalline thin film transistor including crystal grains and crystal grain boundaries existing between the crystal grains.
【０００２】[0002]
【従来の技術】半導体素子のデバイスシミュレーション
とは、半導体素子の構造・材料等から、半導体素子のデ
バイス特性を予測する、あるいは、動作を解析するもの
である。その目的は、試作回数の低減による開発効率向
上、多数のデバイス特性の比較による最適設計実現、未
達の構造・材料でのデバイス特性予測による開発指針提
示、等である。現在、結晶シリコントランジスタに対し
て、デバイスシミュレーションは、開発に不可欠なツー
ルとなっている。2. Description of the Related Art A device simulation of a semiconductor device is to predict the device characteristics of a semiconductor device or analyze the operation of the semiconductor device from the structure and material of the semiconductor device. The objectives are to improve development efficiency by reducing the number of prototypes, to achieve optimal design by comparing a large number of device characteristics, and to present development guidelines by predicting device characteristics for unachieved structures and materials. At present, device simulation is an indispensable tool for development of crystalline silicon transistors.
【０００３】最近、液晶ディスプレイやエレクトロルミ
ネッセンスディスプレイに代表される軽量・薄型の表示
装置、あるいは、スキャナやディテクターやその他の装
置を実現する手段として、多結晶薄膜トランジスタは、
広く用いられている。この多結晶薄膜トランジスタに対
しても、結晶シリコントランジスタと同様、デバイスシ
ミュレーションは非常に有用なツールと成り得る。Recently, as a means for realizing a lightweight and thin display device represented by a liquid crystal display or an electroluminescence display, or a scanner, a detector or other devices, a polycrystalline thin film transistor has been developed.
Widely used. Device simulation can be a very useful tool for the polycrystalline thin film transistor as well as the crystalline silicon transistor.
【０００４】多結晶薄膜トランジスタの特徴は、半導体
膜が、結晶粒および各結晶粒の間に存在する結晶粒界を
含む、ということである。現実には、結晶粒は体積をも
った領域であるのに対し、結晶粒は体積を持たない境界
である。一般に、結晶粒界はキャリアのトラップ密度が
高い。A feature of the polycrystalline thin film transistor is that the semiconductor film includes crystal grains and crystal grain boundaries existing between the crystal grains. In reality, a crystal grain is a region having a volume, whereas a crystal grain is a boundary having no volume. Generally, crystal grain boundaries have a high carrier trap density.
【０００５】[0005]
【発明が解決しようとする課題】デバイスシミュレーシ
ョンの最も一般的な方法は、半導体素子の半導体膜・絶
縁膜・電極膜・その周囲の空間等をメッシュに分割し、
各メッシュで電位方程式・キャリア連続方程式等の物理
方程式を解くというものである。方程式の立式方法とし
ては、有限要素法や差分法が用いられる。また、方程式
の解法としては、各種の行列解法が用いられる。The most general method of device simulation is to divide a semiconductor film, an insulating film, an electrode film, a space around the semiconductor film, etc. of a semiconductor element into meshes.
In each mesh, a physical equation such as a potential equation and a carrier continuity equation is solved. As a method of formulating the equation, a finite element method or a difference method is used. Various matrix solutions are used as the solution of the equations.
【０００６】電位方程式（ポアソン方程式）は、次式で
表わされる。The potential equation (Poisson equation) is represented by the following equation.
【０００７】d2V/dx2 = -ρ/ε また、キャリア連続方程式は、次式で表わされる。D 2 V / dx 2 = −ρ / ε Further, the carrier continuity equation is expressed by the following equation.
【０００８】I = q・Dn・(dn/dx)+q・μ・n・E （半導体回路設計技術、玉井徳迪監修、日経BP出版セン
ター、参照。）しかしながら、結晶粒および結晶粒の間
に存在する結晶粒界を含む多結晶薄膜トランジスタに対
して、デバイスシミュレーションを行う際には、結晶粒
界において、特異点、すなわち、ρ=∞となってしま
い、電位方程式を解くことが不可能になってしまうとい
う問題が生じる。I = q · D n · (dn / dx) + q · μ · n · E (Refer to semiconductor circuit design technology, supervised by Tokumichi Tamai, Nikkei BP Publishing Center.) When performing a device simulation for a polycrystalline thin film transistor including a crystal grain boundary that exists between them, a singular point, i.e., ρ = ∞, is found at the crystal grain boundary, making it impossible to solve the potential equation. A problem arises.
【０００９】そこで、本発明の目的は、結晶粒および結
晶粒の間に存在する結晶粒界を含む多結晶薄膜トランジ
スタに対して、デバイスシミュレーションを行う際に、
結晶粒界において、特異点、すなわち、ρ=∞となって
しまう現象を回避し、電位方程式を解くことを可能にす
ることである。これにより、多結晶薄膜トランジスタに
対しても、結晶シリコントランジスタと同様、半導体素
子の構造・材料等から、半導体素子のデバイス特性を予
測する、あるいは、動作を解析することが可能となる。
そして、試作回数の低減による開発効率向上、多数のデ
バイス特性の比較による最適設計実現、未達の構造・材
料でのデバイス特性予測による開発指針提示、等が可能
となる。Therefore, an object of the present invention is to provide a device simulation for a polycrystalline thin film transistor including a crystal grain and a crystal grain boundary existing between the crystal grains.
An object of the present invention is to avoid a singular point, that is, a phenomenon in which ρ = ∞, at a crystal grain boundary, and to solve a potential equation. This makes it possible to predict the device characteristics of the semiconductor element or analyze the operation of the polycrystalline thin film transistor from the structure and material of the semiconductor element as in the case of the crystalline silicon transistor.
Then, development efficiency can be improved by reducing the number of trial productions, optimal design can be realized by comparing a large number of device characteristics, and development guidelines can be presented by predicting device characteristics for unachieved structures and materials.
【００１０】[0010]
【課題を解決するための手段】請求項１記載の本発明
は、半導体素子をメッシュに分割し、各メッシュで電位
方程式・キャリア連続方程式等の物理方程式を解く、デ
バイスシミュレーション方法において、結晶粒および各
結晶粒の間に存在する結晶粒界を含む多結晶薄膜トラン
ジスタに対して、デバイスシミュレーションを行う際
に、結晶粒界を複数のメッシュを含む微小領域で表現す
ることを特徴とする、デバイスシミュレーション方法で
ある。According to a first aspect of the present invention, there is provided a device simulation method for dividing a semiconductor element into meshes and solving physical equations such as a potential equation and a carrier continuity equation with each mesh. A device simulation method characterized in that, when performing a device simulation for a polycrystalline thin film transistor including a crystal grain boundary present between crystal grains, the crystal grain boundary is represented by a minute region including a plurality of meshes. It is.
【００１１】本方法によれば、結晶粒および結晶粒の間
に存在する結晶粒界を含む多結晶薄膜トランジスタに対
して、結晶粒界において、特異点、すなわち、ρ=∞と
なってしまう現象を回避し、電位方程式を解くことが、
可能となる。According to the present method, a phenomenon that a singular point, that is, ρ = ∞, occurs at a crystal grain boundary in a polycrystalline thin film transistor including crystal grains and crystal grain boundaries existing between crystal grains. Avoiding and solving the potential equation
It becomes possible.
【００１２】請求項２記載の本発明は、請求項１記載
の、デバイスシミュレーション方法において、結晶粒の
不純物濃度をN(m-3)、結晶粒界のトラップ濃度をQ(m-2)
とするとき、微小領域の幅w(m)が、次式で表わされるこ
とを特徴とする、デバイスシミュレーション方法であ
る。According to a second aspect of the present invention, in the device simulation method of the first aspect, the impurity concentration of the crystal grain is set to N (m −3 ), and the trap concentration of the crystal grain boundary is set to Q (m −2 ).
Where the width w (m) of the minute region is represented by the following equation.
【００１３】(N・w)/Q < 0.1 本方法によれば、結晶粒界において特異点を回避しつ
つ、電位の計算誤差を10%以下に低減可能である。(N · w) / Q <0.1 According to this method, the potential calculation error can be reduced to 10% or less while avoiding a singular point at a crystal grain boundary.
【００１４】請求項３記載の本発明は、請求項１記載
の、デバイスシミュレーション方法において、微小領域
が、少なくとも4以上のメッシュに分割されることを特
徴とする、デバイスシミュレーション方法である。According to a third aspect of the present invention, there is provided the device simulation method according to the first aspect, wherein the minute region is divided into at least four or more meshes.
【００１５】本方法によれば、電位・キャリア密度など
の計算誤差を、さらに低減可能である。According to this method, calculation errors such as potential and carrier density can be further reduced.
【００１６】[0016]
【発明の実施の形態】以下、本発明の好ましい実施の形
態を説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described.
【００１７】図１は、実際の結晶粒界付近の電荷分布を
示す図である。図２は、実際の結晶粒界付近の電位を示
す図である。一方、図３は、本発明のデバイスシミュレ
ーション方法における結晶粒界付近の電荷分布を示す図
である。図４は、本発明のデバイスシミュレーション方
法における結晶粒界付近の電位を示す図である。FIG. 1 is a diagram showing an actual charge distribution near a crystal grain boundary. FIG. 2 is a diagram showing an actual potential near a crystal grain boundary. On the other hand, FIG. 3 is a diagram showing a charge distribution near a crystal grain boundary in the device simulation method of the present invention. FIG. 4 is a diagram showing a potential near a crystal grain boundary in the device simulation method of the present invention.
【００１８】図１に示されているように、基板1上に多
結晶シリコン2が形成されている。多結晶シリコン2中に
は、結晶粒3と結晶粒界4が存在する。トランジスタのチ
ャネルは、この多結晶シリコン2中に形成され、キヤリ
アは結晶粒3と結晶粒界4を横切って、移動する。ゲート
絶縁膜5が形成され、本図には示されていないが、この
上層に、ゲート電極、ソース電極、ドレイン電極および
層間絶縁膜などが、形成される。また、本図には示され
ていないが、この側方に、ソース高濃度不純物領域、ド
レイン高濃度不純物領域および低濃度不純物領域など
が、形成される。なお、本実施例では、多結晶シリコン
を材料とし、コプレナ型、トップゲート型の薄膜トラン
ジスタに対して説明しているが、他の多結晶材料を材料
とした、あるいは、ボトムゲート型など他の構造の薄膜
トランジスタに対しても、本発明の思想は効果がある。As shown in FIG. 1, a polycrystalline silicon 2 is formed on a substrate 1. In the polycrystalline silicon 2, crystal grains 3 and crystal grain boundaries 4 exist. The channel of the transistor is formed in the polycrystalline silicon 2, and the carrier moves across the crystal grains 3 and the crystal grain boundaries 4. A gate insulating film 5 is formed. Although not shown in the figure, a gate electrode, a source electrode, a drain electrode, an interlayer insulating film, and the like are formed thereon. Although not shown in the figure, a high-concentration source region, a high-concentration drain region and a low-concentration impurity region are formed on the sides. Note that, in this embodiment, a coplanar type or a top gate type thin film transistor is described using polycrystalline silicon as a material. However, another polycrystalline material is used as a material, or another structure such as a bottom gate type is used. The idea of the present invention is also effective for the thin film transistor described above.
【００１９】結晶粒3の不純物濃度はN(m-3)で、結晶粒
界4のトラップ密度はQ(m-2)である。結晶粒界4では、ト
ラップに捕獲されたキャリアにより、電荷が存在してい
る。この電荷により、結晶粒3中に逆符号の電荷が誘起
され、空乏層7が形成される。不純物濃度N(m-3)と、結
晶粒界4のトラップ密度Q(m-3)との間には、空乏層幅をd
(m)として、電荷のつりあいの条件から、次式が成り立
つ。The impurity concentration of the crystal grain 3 is N (m −3 ), and the trap density of the crystal grain boundary 4 is Q (m −2 ). At the crystal grain boundaries 4, charges are present due to the carriers captured by the traps. Due to this charge, a charge of the opposite sign is induced in the crystal grain 3, and a depletion layer 7 is formed. Between the impurity concentration N (m −3 ) and the trap density Q (m −3 ) of the crystal grain boundary 4, the width of the depletion layer is d.
As (m), the following equation holds from the condition of charge balance.
【００２０】Q=2・N・d 空乏層7中では、電位方程式は次式のようになる。ここ
で、εは、結晶粒3の誘電率である。Q = 2 · N · d In the depletion layer 7, the potential equation is as follows. Here, ε is the dielectric constant of the crystal grain 3.
【００２１】d2V/dx2 = (q・N)/ε この方程式を、以下の境界条件を用いて、xに関して積
分する。D 2 V / dx 2 = (q · N) / ε This equation is integrated with respect to x using the following boundary conditions:
【００２２】dV/dx(x=0) = 0 V(x=0) = 0 すると、以下の式を得る。If dV / dx (x = 0) = 0 V (x = 0) = 0, the following equation is obtained.
【００２３】V = (q・N)/(2・ε)・x2 結晶粒界4における電位障壁は、次式で表わされる。V = (q · N) / (2 · ε) · x 2 The potential barrier at the crystal grain boundary 4 is expressed by the following equation.
【００２４】 V(x=d) = (q・N)/(2・ε)・d2 = (q・Q2)/(8・ε・N) 電位および電位障壁は、図２に示されている。V (x = d) = (q · N) / (2 · ε) · d 2 = (q · Q 2 ) / (8 · ε · N) The potential and potential barrier are shown in FIG. ing.
【００２５】結晶粒界は、電位方程式の特異点、すなわ
ち、ρ=∞となる。故に、結晶粒3および結晶粒界4の両
方にわたって、上記のような方法を、統一的に用いるこ
とは不可能である。結晶粒界4を境界条件として取り扱
えば、解を求めることは可能であるが、デバイスシミュ
レーションを行う際には、アルゴリズムが複雑化し、ま
た、特異的な方程式が必要となるので、ベクトル化計算
などの計算高速化技術の妨げになるので、好ましくな
い。The crystal grain boundary is a singular point of the potential equation, that is, ρ = ∞. Therefore, it is impossible to use the above method uniformly over both the crystal grain 3 and the crystal grain boundary 4. If the crystal grain boundary 4 is treated as a boundary condition, it is possible to find a solution.However, when performing device simulation, the algorithm becomes complicated, and a specific equation is required. It is not preferable because it hinders the calculation speedup technique.
【００２６】図３に示されているように、本発明のデバ
イスシミュレーション方法では、結晶粒界4を複数のメ
ッシュを含む微小領域6で表現している。実際の結晶粒
界4のトラップ密度Q(m-2)と、微小領域6のトラップ密度
R(m-3)との間には、次式が成り立つ。ここで、w(m)は、
微小領域の幅である。As shown in FIG. 3, in the device simulation method of the present invention, the crystal grain boundaries 4 are represented by minute regions 6 including a plurality of meshes. The actual trap density Q (m -2 ) of the crystal grain boundary 4 and the trap density of the minute region 6
The following equation holds between R (m −3 ). Where w (m) is
This is the width of the minute area.
【００２７】Q=R・w 空乏層7中では、電位方程式は実際の場合と全く同一と
なり、結晶粒3と微小領域6との境界では、電位は次式で
表わされる。In the depletion layer 7, the potential equation is exactly the same as in the actual case. At the boundary between the crystal grain 3 and the minute region 6, the potential is expressed by the following equation.
【００２８】V(x=d) = (q・Q2)/(8・ε・N) 微小領域6中では、電位方程式は次式のようになる。V (x = d) = (q · Q 2 ) / (8 · ε · N) In the minute region 6, the potential equation is as follows.
【００２９】d2V/dx2 = -(q・R)/ε この方程式を、以下の境界条件を用いて、xに関して積
分する。ここで、 結晶粒3と微小領域6との境界を、xの
原点とする。D 2 V / dx 2 = − (q · R) / ε This equation is integrated with respect to x using the following boundary conditions: Here, the boundary between the crystal grain 3 and the minute region 6 is defined as the origin of x.
【００３０】dV/dx(x=0) = (q・Q)/(2・ε) V(x=0) = (q・Q2)/(8・ε・N) すると、以下の式を得る。DV / dx (x = 0) = (q · Q) / (2 · ε) V (x = 0) = (q · Q 2 ) / (8 · ε · N) obtain.
【００３１】V = -(q・Q)/(2・ε・w)・x2+(q・Q)/(2・ε)・x+
(q・Q2)/(8・ε・N) 微小領域6における電位障壁すなわち電位の最大値は、
微小領域6の中心で現れ、次式で表わされる。V =-(q · Q) / (2 · ε · w) · x 2 + (q · Q) / (2 · ε) · x +
(qQ 2 ) / (8εN) The potential barrier or the maximum value of the potential in the minute region 6 is
It appears at the center of the minute area 6 and is expressed by the following equation.
【００３２】 V(x=w/2) = (q・Q)/(8・ε)・w+(q・Q2)/(8・ε・N) 電位および電位障壁は、図４に示されている。V (x = w / 2) = (q · Q) / (8 · ε) · w + (q · Q 2 ) / (8 · ε · N) The potential and potential barrier are shown in FIG. ing.
【００３３】本発明のデバイスシミュレーション方法で
は、結晶粒界4を微小領域6で表現することで、特異点、
すなわち、ρ=∞となってしまう現象を回避し、電位方
程式を解くことが、可能となっている。In the device simulation method of the present invention, the singular point, the singular point,
That is, it is possible to solve the potential equation while avoiding the phenomenon that ρ = ∞.
【００３４】実際の結晶粒界4の電位障壁は、(q・Q2)/(8
・ε・N)である。一方、本発明のデバイスシミュレーショ
ン方法における微小領域6の電位障壁は、(q・Q)/(8・ε)・
w+(q・Q2)/(8・ε・N)である。故に、両者には(q・Q)/(8・
ε)・wの差がある。これを比で表わすと、次式のように
なる。The actual potential barrier at the grain boundary 4 is (q · Q 2 ) / (8
.Epsilon.N). On the other hand, the potential barrier of the small region 6 in the device simulation method of the present invention is (qQ) / (8
w + (q · Q 2 ) / (8 · ε · N). Therefore, both have (q ・ Q) / (8 ・
ε) · w. Expressing this as a ratio, the following equation is obtained.
【００３５】 [(q・Q)/(8・ε)・w]/[ (q・Q2)/(8・ε・N)] = (N・w)/Q そこで、次式を満たすように、wを決定する。[(Q · Q) / (8 · ε) · w] / [(q · Q 2 ) / (8 · ε · N)] = (N · w) / Q Then, w is determined.
【００３６】(N・w)/Q < 0.1 こうしてwを決定することで、電位の計算誤差を10%以下
に低減している。(N · w) / Q <0.1 By determining w in this manner, the potential calculation error is reduced to 10% or less.
【００３７】図４に示されているように、微小領域6内
での電位変化は大きいので、少なくとも4以上のメッシ
ュに分割されていることが望ましい。微小領域6内での
電位変化は、2次関数で表わされるので、少なくとも3以
上の節点が必要とされる。それ以上の節点は、高精度化
に役立つ。As shown in FIG. 4, since the potential change in the minute area 6 is large, it is preferable that the area is divided into at least four or more meshes. Since the potential change in the minute region 6 is represented by a quadratic function, at least three or more nodes are required. Nodes larger than this contribute to higher accuracy.
【００３８】本発明のデバイスシミュレーション方法で
は、請求項１に述べられているように、半導体素子をメ
ッシュに分割し、各メッシュで電位方程式・キャリア連
続方程式等の物理方程式を解く、デバイスシミュレーシ
ョン方法において、結晶粒3および各結晶粒の間に存在
する結晶粒界4を含む多結晶薄膜トランジスタに対し
て、デバイスシミュレーションを行う際に、結晶粒界4
を複数のメッシュを含む微小領域6で表現している。本
方法によって、結晶粒3および結晶粒の間に存在する結
晶粒界4を含む多結晶薄膜トランジスタに対して、結晶
粒界4において、特異点、すなわち、ρ=∞となってしま
う現象を回避し、電位方程式を解くことが、可能となっ
ている。According to the device simulation method of the present invention, a semiconductor element is divided into meshes, and physical equations such as a potential equation and a carrier continuity equation are solved by each mesh. When performing device simulation on a polycrystalline thin film transistor including crystal grains 3 and crystal grain boundaries 4 existing between the crystal grains, the crystal grain boundaries 4
Is represented by a small region 6 including a plurality of meshes. According to the present method, for a polycrystalline thin film transistor including a crystal grain 3 and a crystal grain boundary 4 existing between crystal grains, a singular point at the crystal grain boundary 4, that is, a phenomenon that ρ = ∞ is avoided. , It is possible to solve the potential equation.
【００３９】本発明のデバイスシミュレーション方法で
は、請求項２に述べられているように、結晶粒3の不純
物濃度をN(m-3)、結晶粒界4のトラップ濃度をQ(m-2)と
するとき、微小領域6の幅w(m)が、次式で表わされてい
る。According to the device simulation method of the present invention, the impurity concentration of the crystal grain 3 is set to N (m −3 ), and the trap concentration of the crystal grain boundary 4 is set to Q (m −2 ). In this case, the width w (m) of the minute region 6 is expressed by the following equation.
【００４０】(N・w)/Q < 0.1 本方法によって、結晶粒界4において特異点を回避しつ
つ、電位の計算誤差を10%以下に低減している。(N · w) / Q <0.1 By this method, the potential calculation error is reduced to 10% or less while avoiding the singular point in the crystal grain boundary 4.
【００４１】本発明のデバイスシミュレーション方法で
は、請求項３に述べられているように、微小領域6が、4
以上のメッシュに分割されている。本方法によって、電
位・キャリア密度などの計算誤差を、さらに低減してい
る。According to the device simulation method of the present invention, as described in claim 3, the minute regions 6
It is divided into the above meshes. By this method, calculation errors such as potential and carrier density are further reduced.
【００４２】本発明のデバイスシミュレーション方法に
より、実際にデバイスシミュレーションを行った。図５
は、デバイスシミュレーションによる結晶粒界付近の電
位を示す図である。また、図６は、デバイスシミュレー
ションによる結晶粒界付近の電位を示す図の拡大図であ
る。N=7.0x1015(cm-3)、Q=2.0x1011(cm-2)、w=10(nm)で
ある。請求項１に述べられているように、結晶粒界4を
複数のメッシュを含む微小領域6で表現している。これ
により、結晶粒界4において、特異点、すなわち、ρ=∞
となってしまう現象を回避し、電位方程式を解くこと
が、可能となっている。また、請求項２に述べられてい
るように、次式が成り立つ。The device simulation was actually performed by the device simulation method of the present invention. FIG.
FIG. 3 is a diagram showing a potential near a crystal grain boundary by device simulation. FIG. 6 is an enlarged view of a diagram showing a potential near a crystal grain boundary by device simulation. N = 7.0 × 10 15 (cm −3 ), Q = 2.0 × 10 11 (cm −2 ), and w = 10 (nm). As described in claim 1, the crystal grain boundary 4 is represented by a minute region 6 including a plurality of meshes. Thereby, at the crystal grain boundary 4, a singular point, that is, ρ = ∞
It is possible to solve the potential equation and avoid the phenomenon of Further, as stated in claim 2, the following equation is established.
【００４３】(N・w)/Q < 0.1 これにより、電位の計算誤差を10%以下に低減してい
る。実際、解析計算によれば、電位障壁は0.109Vである
のに対し、シミュレーションによれば、電位障壁は0.11
6Vとなり、誤差は6%になっている。さらに、請求項３に
述べられているように、微小領域6が、4以上のメッシュ
に分割されている。これにより、微小領域6内の電位分
布が滑らかに表現され、電位・キャリア密度などの計算
誤差が発生しない。(N · w) / Q <0.1 This reduces the potential calculation error to 10% or less. In fact, according to the analytical calculation, the potential barrier is 0.109 V, whereas according to the simulation, the potential barrier is 0.11 V.
6V, the error is 6%. Further, as described in claim 3, the minute region 6 is divided into four or more meshes. Thereby, the potential distribution in the minute region 6 is smoothly expressed, and calculation errors such as potential and carrier density do not occur.
【００４４】[0044]
【発明の効果】以上説明したように本発明によれば、結
晶粒および各結晶粒の間に存在する結晶粒界を含む多結
晶薄膜トランジスタに対して、デバイスシミュレーショ
ンを行う際に、結晶粒界を複数のメッシュを含む微小領
域で表現するようにしたので、結晶粒および結晶粒の間
に存在する結晶粒界を含む多結晶薄膜トランジスタに対
して、結晶粒界において、特異点、すなわち、ρ=∞と
なってしまう現象を回避し、電位方程式を解くことが、
可能となる。As described above, according to the present invention, when a device simulation is performed on a polycrystalline thin film transistor including crystal grains and crystal grain boundaries existing between the crystal grains, the crystal grain boundaries are formed. Since a polycrystalline thin film transistor including a crystal grain and a crystal grain boundary existing between crystal grains is represented by a singular point, that is, ρ = ∞ Solving the potential equation, avoiding the phenomenon of
It becomes possible.
【００４５】また、結晶粒の不純物濃度をN(m-3)、結晶
粒界のトラップ濃度をQ(m-2)とするとき、微小領域の幅
w(m)が、(N・w)/Q < 0.1で表わされることにより、結晶
粒界において特異点を回避しつつ、電位の計算誤差を10
%以下に低減可能である。When the impurity concentration of the crystal grains is N (m −3 ) and the trap concentration at the crystal grain boundaries is Q (m −2 ), the width of the minute region is
Since w (m) is represented by (Nw) / Q <0.1, potential calculation errors can be reduced by 10 while avoiding singular points at the grain boundaries.
%.
【００４６】さらに、微小領域を少なくとも4以上のメ
ッシュに分割されることにより、電位・キャリア密度な
どの計算誤差を、さらに低減可能である。Further, by dividing the minute area into at least four or more meshes, calculation errors such as potential and carrier density can be further reduced.
【図１】実際の結晶粒界付近の電荷分布を示す図。FIG. 1 is a diagram showing an actual charge distribution near a crystal grain boundary.
【図２】実際の結晶粒界付近の電位を示す図。FIG. 2 is a view showing an actual potential near a crystal grain boundary;
【図３】本発明のデバイスシミュレーション方法におけ
る結晶粒界付近の電荷分布を示す図。FIG. 3 is a diagram showing a charge distribution near a crystal grain boundary in the device simulation method of the present invention.
【図４】本発明のデバイスシミュレーション方法におけ
る結晶粒界付近の電位を示す図。FIG. 4 is a diagram showing a potential near a crystal grain boundary in the device simulation method of the present invention.
【図５】デバイスシミュレーションによる結晶粒界付近
の電位を示す図。FIG. 5 is a diagram showing a potential near a crystal grain boundary by device simulation.
【図６】デバイスシミュレーションによる結晶粒界付近
の電位を示す図の拡大図。FIG. 6 is an enlarged view of a diagram showing a potential near a crystal grain boundary by device simulation.
１ 基板 ２ 多結晶シリコン ３ 結晶粒 ４ 結晶粒界 ５ ゲート絶縁膜 ６ 微小領域 ７ 空乏層 Reference Signs List 1 substrate 2 polycrystalline silicon 3 crystal grain 4 crystal grain boundary 5 gate insulating film 6 minute area 7 depletion layer
Claims (3)
メッシュで電位方程式・キャリア連続方程式等の物理方
程式を解く、デバイスシミュレーション方法において、 結晶粒および各前記結晶粒の間に存在する結晶粒界を含
む多結晶薄膜トランジスタに対して、デバイスシミュレ
ーションを行う際に、前記結晶粒界を複数のメッシュを
含む微小領域で表現することを特徴とする、デバイスシ
ミュレーション方法。1. A device simulation method for dividing a semiconductor element into meshes and solving a physical equation such as a potential equation and a carrier continuity equation in each of said meshes, wherein a crystal grain and a crystal grain boundary existing between said crystal grains are provided. A device simulation method, wherein, when performing device simulation for a polycrystalline thin film transistor including: a), the crystal grain boundaries are represented by minute regions including a plurality of meshes.
ョン方法において、前記結晶粒の不純物濃度をN(m-3)、
前記結晶粒界のトラップ濃度をQ(m-2)とするとき、前記
微小領域の幅w(m)が、次式で表わされることを特徴とす
る、、デバイスシミュレーション方法。 (N・w)/Q < 0.12. The device simulation method according to claim 1, wherein the impurity concentration of the crystal grains is N (m −3 ),
A device simulation method, wherein the width w (m) of the minute region is represented by the following equation, where Q (m −2 ) is the trap concentration at the crystal grain boundary. (N ・ w) / Q <0.1
ョン方法において、前記微小領域が、少なくとも4以上
のメッシュに分割されることを特徴とする、デバイスシ
ミュレーション方法。3. The device simulation method according to claim 1, wherein the minute region is divided into at least four or more meshes.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31880299A JP2001135825A (en) | 1999-11-09 | 1999-11-09 | Device simulation method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31880299A JP2001135825A (en) | 1999-11-09 | 1999-11-09 | Device simulation method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001135825A true JP2001135825A (en) | 2001-05-18 |
Family
ID=18103116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31880299A Withdrawn JP2001135825A (en) | 1999-11-09 | 1999-11-09 | Device simulation method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001135825A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100483985B1 (en) * | 2001-11-27 | 2005-04-15 | 삼성에스디아이 주식회사 | Polysilicon thin layer for thin film transistor and device using thereof |
| CN107515990A (en) * | 2017-09-01 | 2017-12-26 | 北京金恒博远科技股份有限公司 | The emulation mode of grain nucleation growth, apparatus and system |
-
1999
- 1999-11-09 JP JP31880299A patent/JP2001135825A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100483985B1 (en) * | 2001-11-27 | 2005-04-15 | 삼성에스디아이 주식회사 | Polysilicon thin layer for thin film transistor and device using thereof |
| CN107515990A (en) * | 2017-09-01 | 2017-12-26 | 北京金恒博远科技股份有限公司 | The emulation mode of grain nucleation growth, apparatus and system |
| CN107515990B (en) * | 2017-09-01 | 2020-06-09 | 北京金恒博远科技股份有限公司 | Simulation method, device and system for grain nucleation growth |
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